WO2024190403A1 - 半導体装置、およびそれを備えた情報処理装置 - Google Patents

半導体装置、およびそれを備えた情報処理装置 Download PDF

Info

Publication number
WO2024190403A1
WO2024190403A1 PCT/JP2024/007100 JP2024007100W WO2024190403A1 WO 2024190403 A1 WO2024190403 A1 WO 2024190403A1 JP 2024007100 W JP2024007100 W JP 2024007100W WO 2024190403 A1 WO2024190403 A1 WO 2024190403A1
Authority
WO
WIPO (PCT)
Prior art keywords
register
data
semiconductor device
data group
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2024/007100
Other languages
English (en)
French (fr)
Inventor
彰恭 岩瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2025506675A priority Critical patent/JPWO2024190403A1/ja
Publication of WO2024190403A1 publication Critical patent/WO2024190403A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

Definitions

  • This disclosure relates to a semiconductor device and an information processing device including the same.
  • Patent Document 1 there is a semiconductor device that includes a register and an internal control circuit (Patent Document 1).
  • the register described in Patent Document 1 is capable of storing various data.
  • the internal control circuit reads out the data group stored in the register as necessary to perform specified internal control.
  • the semiconductor device disclosed in this specification includes a register and a register monitoring circuit.
  • the register is capable of storing predetermined data.
  • the register monitoring circuit is configured to monitor the register so as to periodically determine whether the data group stored in the register is normal.
  • the information processing device disclosed in this specification includes a semiconductor device having the above configuration and a control circuit.
  • the control circuit is configured to be able to write a data group to the register.
  • the semiconductor device disclosed in this specification makes it possible to monitor whether data in a register is corrupted.
  • the information processing device disclosed in this specification can provide an information processing device that can monitor whether data in a register is corrupted.
  • FIG. 1 is a block diagram showing the overall configuration of an information processing apparatus.
  • FIG. 2 is a diagram showing an outline of a data group.
  • FIG. 3 is a block diagram illustrating a register and a register monitoring circuit.
  • FIG. 4 is a timing chart showing the operation of the semiconductor device.
  • Figure 1 is a block diagram showing the overall configuration of an information processing device 1.
  • the information processing device 1 includes a control circuit 2 and a semiconductor device 3.
  • the control circuit 2 and the semiconductor device 3 are electrically connected to each other.
  • the control circuit 2 is a CPU [Central Processing Unit] (more specifically, an MCU [Micro Controller Unit]).
  • the control circuit 2 controls the semiconductor device 3.
  • FIG. 2 is a diagram showing an outline of data group D.
  • the areas in which the bit data b0 to b15 are stored are shown hatched, and the areas in which the bit data b0 to b15 are not stored are shown as blank.
  • FIG. 2 also shows the addresses adr0 to adrn in which the data d0 to d28 are stored, respectively.
  • data group D is composed of data d0 to d27.
  • Data d0 to d27 include parameter data necessary for the internal control of the internal control circuit 13 described below, or execution flags necessary for the internal processing executed by the internal control circuit 13, etc.
  • Each of the data d0 to d28 is bit data of multiple bits (up to 16 bits in this case).
  • Each of the data d0 to d28 may store all of the bit data b0 to b15, or may store any of the bit data b0 to b15.
  • data d0 includes one 1-bit data (such as a flag of 0 or 1), as indicated by bit b0.
  • Data d2 includes one 3-bit data (such as a parameter that can take eight values from 0 to 7), as indicated by bits b1 to b3.
  • Data d27 includes one 1-bit data and two 2-bit data (such as a parameter that can take four values from 0 to 3), as indicated by bit b0, bits b2 to b3, and bits b14 to b15, respectively.
  • Each of the data d0 to d28 is stored in the area specified by the storage address adr0 to adrn (more specifically, in one of the data storage areas 9 in register 6, which will be described later).
  • the judgment data CRCW is calculated by a CRC (Cyclic Redundancy Check) calculation based on the normal data group D.
  • the control circuit 2 calculates the judgment data CRCW in advance and then transmits the data group D and the judgment data CRCW to the semiconductor device 3.
  • control circuit 2 can be configured to include a non-volatile memory 12. In this case, the control circuit 2 transmits the data group D stored in this non-volatile memory 12 to the semiconductor device 3.
  • the semiconductor device 3 is an integrated circuit (IC) that integrates multiple elements.
  • the semiconductor device 3 includes a receiving circuit 4, a receiving judgment circuit 5, a register 6, a register monitoring circuit 7, an internal control circuit 13, and a transmitting circuit 8.
  • the receiving circuit 4 is a circuit that receives various data from the control circuit 2.
  • the receiving circuit 4 can transmit the data group D and the judgment data CRCW received from the control circuit 2 to the register 6.
  • the reception judgment circuit 5 is electrically connected to the receiving circuit 4.
  • the reception judgment circuit 5 judges whether the data group D and judgment data CRCW received by the receiving circuit 4 are normal or not. More specifically, it judges whether data d0 to data d28 are normal values or not.
  • the reception judgment circuit 5 transmits the result of this judgment (hereinafter referred to as the "judgment result S1") to the transmitting circuit 8, which will be described later. The judgment by the reception judgment circuit 5 will be described in detail later.
  • the register 6 is electrically connected to the receiving circuit 4.
  • the register 6 can store predetermined data. Specifically, the register 6 can store the data group D and the judgment data CRCW.
  • the register monitoring circuit 7 is electrically connected to the register 6.
  • the register monitoring circuit 7 monitors the register 6. Specifically, the register monitoring circuit 7 monitors the register 6 by periodically determining whether the data group D stored in the register 6 is normal or not (more specifically, whether the data d0 to data d27 stored in the register 6 are normal values or not).
  • the register monitoring circuit 7 compares the check code CRCR with the judgment data CRCW and determines whether they match or not. If the check code CRCR and the judgment data CRCW match, the data group D is determined to be normal (more specifically, data d0 to data d27 are normal values). If the check code CRCR and the judgment data CRCW do not match, the data group D is determined to be abnormal (more specifically, at least one of data d0 to data d27 is not a normal value).
  • the register monitoring circuit 7 transmits a judgment result S2 indicating whether the data group D is normal or not to the transmission circuit 8. If the judgment result S2 indicates that the data group D is normal, then after a predetermined time has elapsed since the transmission of the judgment result S2, the register monitoring circuit 7 again reads out the data group D stored in the register 6, calculates the check code CRCR, and judges whether the data group D is normal or not as described above. Thereafter, the calculation of the check code CRCR and the judgment of whether the data group D is normal or not are periodically performed. At this time, the register monitoring circuit 7 reads out the data group D stored in the register 6 each time and calculates the check code CRCR.
  • the transmission circuit 8 receives the judgment result S1 and outputs the judgment result S1 to the outside (more specifically, the control circuit 2).
  • the transmission circuit 8 also receives the judgment result S2 and outputs the judgment result S2 to the outside (more specifically, the control circuit 2).
  • control circuit 2 When the control circuit 2 receives the judgment result S1 or S2 from the transmission circuit 8 indicating that the data group D is abnormal, it transmits the data group D to the semiconductor device 3 (more specifically, the receiving circuit 4).
  • FIG. 3 is a block diagram showing the register 6 and the register monitoring circuit 7. As shown in FIG. 3, the register 6 is composed of multiple (28 in this case) parameter storage areas 9, a judgment data storage area 10, and a code storage unit 11. Addresses adr0 to adr27 are assigned to each parameter storage area 9. Address adrn is assigned to the judgment data storage area 10.
  • the data d0 to d27 are assigned and stored one by one in each parameter storage area 9.
  • the check code CRCR is stored in the code storage unit 11.
  • the receiving circuit 4 receives data d0 through d28 one by one in sequence from the control circuit 2.
  • control circuit 2 When the control circuit 2 transmits data d0 to d28 to the semiconductor device 3 (more specifically, to the receiving circuit 4), it transmits the corresponding determination code together with the data d0 to d28. That is, when the control circuit 2 transmits data d0, it transmits the determination code corresponding to data d0 together with the data d0. When the control circuit 2 transmits data d1, it transmits the determination code corresponding to data d1 together with the data d1. The same applies to data d2 to data d28.
  • the details of the judgment made by the reception judgment circuit 5 described above are as follows: When the reception circuit 4 receives one of the data d0 to d28, the reception judgment circuit 5 compares that one of the data d0 to d28 with the judgment code received along with it, and judges whether they match or not.
  • the judgment result S1 is sent to the transmitting circuit 8 each time a judgment is made. If the judgment result S1 indicates that the data d0 to d28 received by the receiving circuit 4 are normal values, the control circuit 2 sends the subsequent data d1 to d28 to the receiving circuit 4.
  • the reception judgment circuit 5 judges whether the data d0 is normal or not. If it is normal, the receiving circuit 4 stores the data d0 in a predetermined parameter storage area 9 (more specifically, the parameter storage area 9 corresponding to address adr0) (see Figure 3). Then, it receives data d1 from the control circuit 2. Similarly, the reception judgment circuit 5 judges whether the data d1 is normal or not, and if it is normal, the receiving circuit 4 stores the data d1 in the parameter storage area 9 (more specifically, the parameter storage area 9 corresponding to address adr1). Thereafter, it similarly receives data d2 to d28 and stores them in the parameter storage area 9 and the judgment data storage area 10.
  • the control circuit 2 upon receiving the judgment result S1, suspends the transmission of the data d0 to d28 to the semiconductor device 3 at the point in time when it receives the judgment result S1.
  • the control circuit 2 then retransmits the data d0 to d28 to the semiconductor device 3 in sequence, starting with the first data d0.
  • the register monitoring circuit 7 includes a calculation circuit 14 and a register determination circuit 15.
  • the calculation circuit 14 is a circuit that performs a CRC calculation based on the data d0 to d27 to generate a check code CRCR.
  • the calculation circuit 14 stores the generated check code CRCR in the code storage unit 11.
  • the register determination circuit 15 compares the check code CRCR stored in the code storage unit 11 with the determination data CRCW stored in the determination data storage area 10, determines whether the two match, and outputs the determination result S2 to the transmission circuit 8.
  • FIG. 4 is a timing chart showing the operation of the semiconductor device 3. From the top, it shows the chip select signal CSB, the serial input signal SDI, the monitoring status of the register monitoring circuit 7 (CRC status), the error flag (Error REG), and the state of the semiconductor device 3 (IC status).
  • the control circuit 2 starts writing data group D (data d0) to the register 6. Then, the chip select signal CSB falls to a low level. At this time, the state of the semiconductor device 3 is a standby state in which internal control has been stopped.
  • the chip select signal CSB rises to a high level.
  • judgment data CRCW is then stored in register 6. More specifically, data d28 is stored in judgment data storage area 10.
  • the monitoring state of the register monitoring circuit 7 becomes the monitoring state (CRC calc). Specifically, at time t6, the register monitoring circuit 7 starts monitoring the register 6.
  • the calculation circuit 14 acquires data d0 to d27 from each parameter storage area 9 and starts generating the check code CRCR. Then, by the time t7, the calculation circuit 14 stores the generated check code CRCR in the code storage unit 11, and the register judgment circuit 15 acquires and compares the check code CRCR with the judgment data CRCW, judges whether the judgment of the data group D is normal or not, and transmits the judgment result S2 to the transmission circuit 8.
  • the check code CRCR and the judgment data CRCW match, and the data group D is judged to be normal (more specifically, the data d0 to d27 stored in register 6 are normal values).
  • One judgment process (the process performed between time t6 and time t7) is completed in a few ⁇ S to a few tens of ⁇ S.
  • semiconductor device 3 (more specifically, internal control circuit 13) starts internal control. Therefore, when time t7 arrives, the state of semiconductor device 3 becomes active state.
  • the error flag (Error REG) rises to a high level. Also, when the error flag (Error REG) rises to a high level, the semiconductor device 3 again transitions to a standby state in which internal control is stopped.
  • an error clear command ERCLR is sent from the control circuit 2, and data dx for executing error clear is stored in the parameter storage area 9.
  • the chip select signal CSB falls from high to low.
  • the error flag (Error REG) falls from high to low.
  • the data dx can be one that is not included in the data group D described above (i.e. does not correspond to data d0 to d27).
  • the monitoring state of the register monitoring circuit 7 becomes the monitoring state (CRC calc). Specifically, when time t13 arrives, the register monitoring circuit 7 starts monitoring the register 6. Then, when time t14 arrives and it is determined that the data group D is normal, the semiconductor device 3 starts internal control again and becomes active (not shown). Thereafter, the register monitoring circuit 7 continues monitoring the register 6.
  • Register corruption is a phenomenon in which data in a register is unintentionally changed or corrupted.
  • control circuit CPU, MCU, etc.
  • a group of data is sent from the control circuit to the semiconductor device and stored in the register.
  • Some of these semiconductor devices are configured to include a non-volatile memory inside the semiconductor device.
  • the semiconductor device stores the data group written to the non-volatile memory in a register.
  • the internal control circuit then reads out the data group stored in the register and performs the specified internal control.
  • semiconductor devices that can read data groups from a non-volatile memory that is located outside the semiconductor device (for example, inside the control circuit) and store the data groups in a register.
  • the control circuit stores the data groups from the non-volatile memory in the register.
  • control circuit in a semiconductor device configured to store data groups in a register from an external non-volatile memory, the control circuit must periodically store the data groups in the register of the semiconductor device. This means that extra resources of the control circuit must be allocated to deal with register corruption, which is inefficient.
  • the register monitoring circuit 7 is configured to periodically determine whether the data group D stored in the register 6 is normal or not. This eliminates the need to periodically re-store the data group D that is not necessarily abnormal, thereby shortening the time required to overwrite the register 6. This makes it possible to reduce the time required for internal control while suppressing the occurrence of malfunctions in the internal control.
  • the calculation circuit 14 is able to calculate the check code CRCW based on the data group D stored in the register 6.
  • the judgment data that the register judgment circuit 15 uses to compare with the check code CRCW is also stored in the register 6. Therefore, when judging whether the data group D in the register 6 is normal or not, there is no need to read out additional data from outside the semiconductor device 3 (here, the non-volatile memory 12), which simplifies the monitoring of the register 6. Therefore, the time required for the above-mentioned judgment can be shortened.
  • control circuit 2 when determining whether the data group D in the register 6 is normal or not, the control circuit 2 does not need to store the data group D in the register 6. Therefore, there is no need to allocate the resources of the control circuit 2 to measures against register corruption.
  • the register monitoring circuit 7 can determine whether the data group D is normal or not by a cyclic redundancy check using the check code CRCR calculated by the CRC calculation and the determination data CRCW. This makes it possible to more appropriately determine whether the data group D is normal or not compared to the case where other error detection methods are used.
  • the register monitoring circuit 7 stops monitoring the register 6. While the data group D is in an abnormal state and a normal data group D is being written to the register 6 again, it is clear that the data group D stored in the register 6 is abnormal, so there is no need to monitor the register 6. For this reason, by temporarily stopping monitoring by the register monitoring circuit 7 during this time, the power consumption of the semiconductor device 3 can be reduced.
  • the reception judgment circuit 5 is capable of judging whether the data group D received by the receiving circuit 12 is normal or not. If the judgment result S1 indicates that the data group D is not normal, the data group D is stored again in the register 6. This makes it possible to discover any defects in the data group D during reception when the data group D is stored in the register 6 from outside. Therefore, it is possible to re-store a normal data group D in the register 6 before a defect occurs in the internal control of the semiconductor device 3.
  • the method of monitoring register 6 in the above embodiment is to calculate the check code CRCR by CRC calculation and determine whether data group D is normal or not, but this is not limited to this.
  • the non-volatile memory 12 is included in the control circuit 2, but this is not limiting.
  • the data group D and the judgment data CRCW are written from the control circuit 2 to this non-volatile memory.
  • the data group D and the judgment data CRCW are stored from this non-volatile memory to the register 6.
  • the register monitoring circuit 7 periodically monitors the register 6, eliminating the need to repeatedly read data from the non-volatile memory as in the conventional semiconductor device described above. As a result, the time required to take measures against data corruption in the register 6 is relatively short.
  • the data group D can be composed of n-1 pieces of data, and the data related to the CRCW for validity determination can be the nth piece of data following the last piece of data in the data group D, as in the above embodiment.
  • the data group D is incremented by one in order from data d0 to data d27, but this is not limited to this. In other words, it may not include any of the data d0 to d27.
  • the semiconductor device (3) disclosed in the specification has a configuration (first configuration) including a register (6) capable of storing predetermined data, and a register monitoring circuit (7) configured to monitor the register (6) so as to periodically determine whether a data group (D) stored in the register (6) is normal or not.
  • the semiconductor device (3) having the first configuration may be configured such that the data group (D) and judgment data (CRCW) based on the normal data group (D) are stored in the register (6), and the register monitoring circuit (7) compares the check code (CRCR) calculated from the data group (D) stored in the register (6) with the judgment data (CRCW) to determine whether the data group (D) stored in the register (6) is a normal value or not (second configuration).
  • the register monitoring circuit (7) compares the check code (CRCR) calculated from the data group (D) stored in the register (6) with the judgment data (CRCW) to determine whether the data group (D) stored in the register (6) is a normal value or not (second configuration).
  • the register monitoring circuit (7) may be configured to calculate the check code (CRCR) by CRC calculation (third configuration).
  • the semiconductor device (3) having the third configuration may be configured such that the judgment data (CRCW) is a value calculated in advance by CRC calculation of the data group (D) based on the normal values of the configuration data (d0 to d27), and the register monitoring circuit (7) determines whether the judgment data (CRCW) and the check code (CRCR) match/mismatch to determine whether the data group (D) is normal or not (fourth configuration).
  • the judgment data (CRCW) is a value calculated in advance by CRC calculation of the data group (D) based on the normal values of the configuration data (d0 to d27)
  • the register monitoring circuit (7) determines whether the judgment data (CRCW) and the check code (CRCR) match/mismatch to determine whether the data group (D) is normal or not (fourth configuration).
  • the semiconductor device (3) having the first configuration may be configured to include a transmission circuit (8) that transmits the judgment result (S2) of the data group (D) to the outside (fifth configuration).
  • the register monitoring circuit (7) may be configured to stop monitoring the register (6) while the data group (D) is being written to the register (6) from outside, and to resume monitoring the register (6) after the writing of the data group (D) to the register (6) from outside is completed (sixth configuration).
  • the semiconductor device (3) having the first configuration may also be configured to include a receiving circuit (4) that receives from the outside a data group (D) to be written to the register (6), and a receiving judgment circuit (5) that judges whether the data group (D) received by the receiving circuit (4) is normal or not (seventh configuration).
  • the information processing device (1) disclosed in the specification has a configuration (8th configuration) including a semiconductor device (3) having any of the first to seventh configurations and a control circuit (2) configured to be able to write a data group (D) to a register (6).
  • the information processing device (1) disclosed in the specification includes a semiconductor device (3) of the fifth or sixth configuration, and a control circuit (2) configured to be able to write data group (D) to a register (6), and the control circuit (2) is configured (ninth configuration) to write data group (D) to register (6) when a monitoring result indicates that data group (D) is abnormal.
  • the semiconductor device (3) of the first configuration can periodically determine whether the data group (D) stored in the register (6) is normal. This eliminates the need to periodically re-store the data group (D), and shortens the time required to overwrite the register (6). This makes it possible to monitor the register (6) in a relatively short read time, thereby preventing malfunctions in the internal control.
  • the semiconductor device (3) of the second configuration makes it possible to calculate the check code (CRCR) based on the data group (D) stored in the register (6).
  • the judgment data (CRCW) used for comparison with the check code (CRCR) is also stored in the register (6). Therefore, when judging whether the data group (D) in the register (6) is normal or not, there is no need to read out additional data from outside the semiconductor device (3), and monitoring of the register (6) becomes easier. Therefore, the time required for the above-mentioned judgment can be shortened.
  • the semiconductor device (3) of the third configuration makes it possible to more efficiently calculate the check code (CRCR), and efficiently determine whether the data group (D) is normal or not.
  • the semiconductor device (3) of the fourth configuration makes it possible to more efficiently calculate the check code (CRCR) and the determination data (CRCW), and can more efficiently determine whether the data group (D) is normal or not.
  • the semiconductor device (3) according to the fifth configuration makes it possible to configure a system capable of various controls using the judgment result (S2) output to the outside.
  • the semiconductor device (3) of the seventh configuration makes it possible to discover defects in the data group (D) during reception when the data group (D) is stored in the register (6) from outside. This makes it possible to re-store a normal data group (D) in the register (6) before a defect occurs in the internal control of the semiconductor device (3).
  • the information processing device (1) according to the eighth configuration can provide an information processing device (1) capable of monitoring the register (6) in a relatively short read time and preventing malfunctions from occurring in the internal control of the semiconductor device (3).

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

半導体装置３は、レジスタ６と、レジスタ監視回路７と、を備える。レジスタ６は、所定のデータを格納可能である。レジスタ監視回路７は、レジスタ６に格納されたデータ群Ｄが正常であるか否かを定期的に判定するようにレジスタ６を監視するよう構成されている。

Description

半導体装置、およびそれを備えた情報処理装置
　本開示は、半導体装置、およびそれを備えた情報処理装置に関する。
　従来、レジスタと、内部制御回路とを備える半導体装置がある（特許文献１）。特許文献１に記載されているレジスタには、種々のデータを格納可能である。内部制御回路は、所定の内部制御を行うために、必要に応じてレジスタに格納されたデータ群を読み出す。
特開２０１２－２２７９１７号公報
　従来の半導体装置では、レジスタのデータ化け対策について、更なる検討の余地があった。
　本明細書中に開示されている半導体装置は、レジスタと、レジスタ監視回路と、を備える。レジスタは、所定のデータを格納可能である。レジスタ監視回路は、レジスタに格納されたデータ群が正常であるか否かを定期的に判定するようにレジスタを監視するよう構成されている。
　本明細書中に開示されている情報処理装置は、上記構成の半導体装置と、制御回路と、を備える。制御回路は、レジスタにデータ群を書き込み可能なように構成されている。
　本明細書中に開示されている半導体装置によれば、レジスタのデータ化けの有無を監視可能になる。
　また、本明細書中に開示されている情報処理装置によれば、レジスタのデータ化けの有無を監視可能な情報処理装置を提供できる。
図１は、情報処理装置の全体の構成を示すブロック図である。 図２は、データ群の概略を示す図である。 図３は、レジスタおよびレジスタ監視回路を示すブロック図である。 図４は、半導体装置の動作を示すタイミングチャートである。
　以下、図面を参照しながら本開示の実施形態について説明する。図１は、情報処理装置１の全体の構成を示すブロック図である。
　図１に示すように、情報処理装置１は、制御回路２と、半導体装置３と、を備える。制御回路２と半導体装置３とは、互いに電気的に接続されている。制御回路２は、ＣＰＵ[Central　Processing　Unit]（より詳細には、ＭＣＵ[Micro　Controller　Unit]）である。制御回路２は、半導体装置３の制御を行う。
　制御回路２は、半導体装置３にデータ群Ｄ（＝データｄ０～ｄ２７）と、判定用データＣＲＣＷ（＝データｄ２８）とを送信する。
　図２は、データ群Ｄの概略を示す図である。図２では、ビットデータｂ０～ｂ１５が格納された領域をハッチングで示し、ビットデータｂ０～ｂ１５が格納されていない領域を白抜き状態で示している。また、図２では、データｄ０～ｄ２８のそれぞれの格納先のアドレスａｄｒ０～ａｄｒｎを示している。
　図２に示すように、データ群Ｄは、データｄ０～ｄ２７を含んで構成されている。データｄ０～データ２７は、後述する内部制御回路１３の内部制御に必要なパラメータデータ、または内部制御回路１３が実行する内部処理に必要な実行フラグ等を含む。
　データｄ０～ｄ２８のそれぞれは、複数ビット（ここでは最大１６ビット）のビットデータである。データｄ０～ｄ２８のそれぞれは、ビットデータｂ０～ｂ１５の全てを格納していてもよく、ビットデータｂ０～ｂ１５のいずれかを格納していてもよい。
　具体的には、データｄ０は、ビットｂ０で示されるように、１つの１ビットデータ（０または１のフラグ等）を含む。また例えば、データｄ２は、ビットｂ１～ｂ３で示されるように、１つの３ビットのビットデータ（０～７の８値を取り得るパラメータ等）を含む。また例えば、データｄ２７は、ビットｂ０、ビットｂ２～ｂ３およびビットｂ１４～ｂ１５でそれぞれ示されるように、１つの１ビットデータと、２つの２ビットデータ（０～３の４値を取り得るパラメータ等）を含む。
　データｄ２８は、ビットｂ０～ｂ１５で示されるように、１つの１６ビットデータ（正規判定用の判定用データＣＲＣＷ）である。データｄ２８は、データ群Ｄの末尾（＝データｄ２７）に付帯する。以下、データｄ２８について、判定用データＣＲＣＷとも称する。
　データｄ０～ｄ２８のそれぞれは、格納先のアドレスａｄｒ０～ａｄｒｎで指定された領域（より詳細には、後述するレジスタ６内の各データ格納領域９のいずれか）に格納される。
　判定用データＣＲＣＷは、正常なデータ群Ｄに基づいて、ＣＲＣ［Cyclic　Redundancy　Check］演算により算出される。制御回路２は、判定用データＣＲＣＷを予め算出した上で、データ群Ｄおよび判定用データＣＲＣＷを半導体装置３に送信する。
　図１に戻って、制御回路２は、不揮発性メモリ１２を含むように構成することができる。この場合、制御回路２は、この不揮発性メモリ１２に記憶されたデータ群Ｄを半導体装置３に送信する。
　半導体装置３は、複数の要素を集積化した集積回路（ＩＣ[Integrated　Circuit]）である。半導体装置３は、受信回路４と、受信判定回路５と、レジスタ６と、レジスタ監視回路７と、内部制御回路１３と、送信回路８と、を備える。
　受信回路４は、制御回路２から種々のデータを受信する回路である。受信回路４は、制御回路２から受信したデータ群Ｄおよび判定用データＣＲＣＷを、レジスタ６に送信可能である。
　受信判定回路５は、受信回路４に電気的に接続されている。受信判定回路５は、受信回路４で受信したデータ群Ｄおよび判定用データＣＲＣＷが正常であるか否かを判定する。より詳細には、データｄ０～データｄ２８が正常値であるか否か判定する。受信判定回路５は、この判定の結果（以下、「判定結果Ｓ１」と称する）を、後述する送信回路８に送信する。受信判定回路５の判定についての詳細は後述する。
　レジスタ６は、受信回路４に電気的に接続されている。レジスタ６は、所定のデータを格納可能である。具体的には、レジスタ６は、データ群Ｄと、判定用データＣＲＣＷとを格納可能である。
　レジスタ監視回路７は、レジスタ６に電気的に接続されている。レジスタ監視回路７は、レジスタ６を監視する。具体的には、レジスタ監視回路７は、レジスタ６に格納されたデータ群Ｄが正常であるか否か（より詳細には、レジスタ６に格納されたデータｄ０～データｄ２７が正常値であるか否か）を定期的に判定することで、レジスタ６を監視する。
　レジスタ６の監視についての詳細は、次の通りである。レジスタ監視回路７は、レジスタ６からデータ群Ｄ（＝データｄ０～データｄ２７）を読み出して、読み出したデータ群Ｄに基づいて所定の検査符号ＣＲＣＲ（図３参照）を算出する。検査符号ＣＲＣＲの算出方法は、データ群Ｄ（＝データｄ０～ｄ２７）に基づいたＣＲＣ演算を採用することができる。
　レジスタ監視回路７は、検査符号ＣＲＣＲと、判定用データＣＲＣＷとを比較し、一致／不一致を判定する。検査符号ＣＲＣＲと、判定用データＣＲＣＷとが一致していれば、データ群Ｄは正常（より詳細には、データｄ０～データｄ２７が正常値）と判定される。検査符号ＣＲＣＲと、判定用データＣＲＣＷとが不一致であれば、データ群Ｄは正常ではない（より詳細には、データｄ０～データｄ２７の少なくともいずれかが正常値ではない）と判定される。
　レジスタ監視回路７は、データ群Ｄが正常か否かの判定結果Ｓ２を、送信回路８に送信する。判定結果Ｓ２が、データ群Ｄが正常であるとする結果であれば、判定結果Ｓ２の送信後所定時間経過後に、レジスタ監視回路７が、再びレジスタ６に格納されたデータ群Ｄを読み出して検査符号ＣＲＣＲを算出し、かつ上述したデータ群Ｄが正常か否かの判定を行う。以後、上述した検査符号ＣＲＣＲの算出とデータ群Ｄが正常か否かの判定とを、定期的に行う。このとき、レジスタ監視回路７は、その都度レジスタ６に格納されるデータ群Ｄを読み出して検査符号ＣＲＣＲを算出する。
　内部制御回路１３は、レジスタ６に格納されたデータ群Ｄ（＝データｄ０～データｄ２７）に基づいて、所定の内部制御を行う。
　送信回路８は、判定結果Ｓ１を受けて、判定結果Ｓ１を外部（より詳細には、制御回路２）へ出力する。また、送信回路８は、判定結果Ｓ２を受けて、判定結果Ｓ２を外部（より詳細には、制御回路２）へ出力する。
　制御回路２は、データ群Ｄが正常でないとする判定結果Ｓ１または判定結果Ｓ２を送信回路８から受けると、データ群Ｄを半導体装置３（より詳細には、受信回路４）に送信する。
　次に、データ群Ｄのレジスタ６への格納と、検査符号ＣＲＣＲの算出について、詳細に説明する。
　図３は、レジスタ６およびレジスタ監視回路７を示すブロック図である。図３に示すように、レジスタ６は、複数（ここでは２８個）のパラメータ格納領域９と、判定用データ格納領域１０と、符号格納部１１と、を含んで構成されている。各パラメータ格納領域９には、アドレスａｄｒ０～ａｄｒ２７が割り振られている。判定用データ格納領域１０には、アドレスａｄｒｎが割り振られている。
　制御回路２から受信回路４にデータ群Ｄおよび判定用データＣＲＣＷが送信される際に、データｄ０～ｄ２７は、各パラメータ格納領域９に１つずつ割り振られて格納される。判定用データＣＲＣＷ（＝データｄ２８）は、判定用データ格納領域１０に格納される。検査符号ＣＲＣＲは、符号格納部１１に格納される。
　図１に戻って、受信回路４は、データｄ０からデータｄ２８にかけて、１つずつ順番に制御回路２から受信する。
　制御回路２は、データｄ０～ｄ２８を半導体装置３（より詳細には、受信回路４）に送信する際に、データｄ０～ｄ２８と共に、それぞれに対応する判定用符号を合わせて送信する。すなわち、制御回路２がデータｄ０を送信する際には、データｄ０に対応する判定用符号を、データｄ０と共に送信する。制御回路２がデータｄ１を送信する際には、データｄ１に対応する判定用符号を、データｄ１と共に送信する。データｄ２～データｄ２８についても、同様である。
　ここで、上述した受信判定回路５の判定についての詳細は、次の通りである。受信回路４がデータｄ０～ｄ２８の１つを受信すると、受信判定回路５は、当該データｄ０～ｄ２８の１つと、これに併せて受信した判定用符号とを比較し、一致／不一致を判定する。
　一致している場合、受信回路４で受信した当該データｄ０～ｄ２８の１つは、正常であると判定する。不一致である場合、当該データｄ０～ｄ２８の１つは、正常ではないと判定する。
　受信回路４がデータｄ０～ｄ２８を受信する度に受信判定回路５による判定がされる。判定結果Ｓ１は、この判定の度に送信回路８に送信される。仮に、受信回路４で受信したデータｄ０～ｄ２８が正常値であるとした判定結果Ｓ１の場合、制御回路２は、続くデータｄ１～２８を受信回路４に送信する。
　受信判定回路５の判定について具体的に説明すると、先ず、受信回路４がデータｄ０を制御回路２から受信すると、受信判定回路５が、データｄ０が正常であるか否かの判定をする。正常であれば、受信回路４は、データｄ０を所定のパラメータ格納領域９（より詳細には、アドレスａｄｒ０に対応するパラメータ格納領域９）に格納する（図３参照）。そして、データｄ１を制御回路２から受信する。同様に、受信判定回路５が、データｄ１が正常であるか否かの判定をし、正常であれば、受信回路４はデータｄ１をパラメータ格納領域９（より詳細には、アドレスａｄｒ１に対応するパラメータ格納領域９）に格納される。以下、同様にデータｄ２～ｄ２８を受信してパラメータ格納領域９と判定用データ格納領域１０とに格納する。
　受信回路４が受信したデータｄ０～ｄ２８の少なくとも一つが正常でないと受信判定回路５によって判定された場合、判定結果Ｓ１を受けた制御回路２は、判定結果Ｓ１を受けた時点で半導体装置３へのデータｄ０～ｄ２８の送信を中断する。そして、制御回路２は、改めてデータｄ０～ｄ２８を半導体装置３へ、先頭のデータｄ０から順次送信する。
　図３に示すように、レジスタ監視回路７は、計算回路１４と、レジスタ判定回路１５と、を含んで構成されている。計算回路１４は、データｄ０～ｄ２７に基づいてＣＲＣ演算を行って検査符号ＣＲＣＲを生成する回路である。計算回路１４は、生成した検査符号ＣＲＣＲを、符号格納部１１に格納する。
　レジスタ判定回路１５は、符号格納部１１に格納された検査符号ＣＲＣＲと、判定用データ格納領域１０に格納された判定用データＣＲＣＷとを比較し、双方が一致しているか否かを判定し、判定結果Ｓ２を送信回路８に出力する。
　次に、半導体装置３の動作について、図４に示すタイミングチャートを参照しつつ説明する。図４は、半導体装置３の動作を示すタイミングチャートである。上から順に、チップセレクト信号ＣＳＢ、シリアル入力信号ＳＤＩ、レジスタ監視回路７の監視状態（CRC　status）、エラーフラグ（Error　REG）、半導体装置３の状態（IC　status）を示している。
　図４に示すように、先ず、時刻ｔ１で、制御回路２がデータ群Ｄ（データｄ０）のレジスタ６への書き込みを開始する。すると、チップセレクト信号ＣＳＢがローレベルに立下る。このとき、半導体装置３の状態は、内部制御を停止したスタンバイ状態（standby　state）である。
　時刻ｔ２でデータｄ０のパラメータ格納領域９への格納処理が終了すると、チップセレクト信号ＣＳＢがハイレベルに立上る。
　その後、所定時間が経過し、時刻ｔ３が到来すると、データｄ１のパラメータ格納領域９への格納処理が開始される。すると、チップセレクト信号ＣＳＢが再びローレベルに立下がる。時刻ｔ４でデータｄ１の格納処理が終了すると、チップセレクト信号ＣＳＢがハイレベルに立上る。以下同様に、データｄ２～ｄ２７がパラメータ格納領域９に順次格納される。
　時刻ｔ５が到来し、データｄ２７の格納処理が終了すると、続いて、判定用データＣＲＣＷがレジスタ６に格納される。より詳細には、データｄ２８が判定用データ格納領域１０に格納される。
　データ群Ｄおよび判定用データＣＲＣＷがレジスタ６に書き込まれている間（＝時刻ｔ１から時刻ｔ６までの間）、レジスタ監視回路７の監視状態（CRC　status）は、停止状態（Stop　calc）となっている。
　時刻ｔ６でデータｄ２８の格納処理が終了すると、レジスタ監視回路７の監視状態が、監視状態（CRC　calc）になる。具体的には、時刻ｔ６で、レジスタ監視回路７は、レジスタ６の監視を開始する。
　より詳細には、時刻ｔ６が到来すると、計算回路１４が、各パラメータ格納領域９からデータｄ０～ｄ２７を取得し、検査符号ＣＲＣＲの生成を開始する。そして、時刻ｔ７までの間に、計算回路１４が生成した検査符号ＣＲＣＲを符号格納部１１に格納し、レジスタ判定回路１５が検査符号ＣＲＣＲと判定用データＣＲＣＷとを取得して比較し、データ群Ｄの判定が正常か否かを判定して、判定結果Ｓ２を送信回路８に送信する。
　ここでは、検査符号ＣＲＣＲと判定用データＣＲＣＷとが一致しており、データ群Ｄは正常（より詳細には、レジスタ６に格納されたデータｄ０～ｄ２７は正常値）と判定される。１回の判定処理（時刻ｔ６から時刻ｔ７までの間になされる処理）は、数μＳ～数十μＳで完了する。
　データ群Ｄが正常と判定されると、半導体装置３（より詳細には、内部制御回路１３）は内部制御を開始する。このため、時刻ｔ７が到来すると、半導体装置３の状態はアクティブ状態（Active　state）となる。
　また、時刻ｔ７が到来すると、計算回路１４が、パラメータ格納領域９からデータｄ０～ｄ２７を再び取得し、上述した時刻ｔ６から時刻ｔ７までになされた処理と同様の処理がなされる。そして、レジスタ６の監視（＝上述した時刻ｔ６から時刻ｔ７における処理）は、定期的に繰り返される。レジスタ監視回路７は、レジスタ６の監視中にデータ群Ｄが正常でないと判定されると、レジスタ６の監視を停止する。
　ここでは、仮に、図４に示すように、レジスタ６の監視の途中（＝時刻ｔ８のタイミング）で、静電気等のノイズが発生し、データ群Ｄの値、すなわち、データｄ０～ｄ２７の少なくとも１つが意図せず変更されてしまったとする。すると、検査符号ＣＲＣＲと判定用データＣＲＣＷとが一致しなくなる。そして、レジスタ監視回路７はデータ群Ｄが正常ではないと判定し、判定結果Ｓ２を送信回路８に送信する。なお、上記の不一致は、判定用データＣＲＣＷが意図せずに変更された場合にも起こり得る。
　そして、時刻ｔ９が到来すると、エラーフラグ（Error　REG）がハイレベルに立上る。また、エラーフラグ（Error　REG）がハイレベルに立上ると、半導体装置３は再び内部制御を停止したスタンバイ状態に移行する。
　時刻ｔ９から所定時間が経過し、時刻ｔ１０が到来すると、制御回路２からエラークリア指示ＥＲＣＬＲが送信され、パラメータ格納領域９にエラークリアを実行するためのデータｄｘが格納される。このとき、チップセレクト信号ＣＳＢがハイレベルからローレベルに立下がる。時刻ｔ１１が到来してデータｄｘの格納が終了すると、エラーフラグ（Error　REG）がハイレベルからローレベルに立下がる。なお、データｄｘは、上述したデータ群Ｄに含まれないもの（＝データｄ０～ｄ２７に該当しないもの）とすることができる。
　時刻ｔ１１から所定時間が経過して時刻ｔ１２が到来すると、再度データ群Ｄ（＝データｄ０～ｄ２７）および判定用データＣＲＣＷ（＝データｄ２８）のレジスタ６への書き込みが開始される。そして、上述した時刻ｔ１から時刻ｔ６までの処理と同様の処理がなされる。これにより、レジスタ６内に正常なデータ群Ｄ（より詳細には、データｄ０～ｄ２７の正常値）が格納されることとなる。
　時刻ｔ１３においてデータｄ２８が判定用データ格納領域１０に格納されると、レジスタ監視回路７の監視状態が、監視状態（CRC　calc）になる。具体的には、時刻ｔ１３が到来すると、レジスタ監視回路７は、レジスタ６の監視を開始する。そして、時刻ｔ１４が到来して、データ群Ｄが正常であると判定されると、半導体装置３は再び内部制御を開始してアクティブ状態になる（図示省略）。以後、レジスタ監視回路７は、レジスタ６の監視を継続する。
＜レジスタ化け対策に関する考察＞
　ここで、いわゆるレジスタ化け対策に関して考察する。レジスタ化けとは、レジスタ内のデータが意図せず変更されたり、破損したりする現象である。
　レジスタと、内部制御回路とを備えた従来の半導体装置では、制御回路（＝ＣＰＵまたはＭＣＵ等）が接続されているのが一般的である。この場合、データ群は、制御回路から半導体装置に送信されて、レジスタに格納される。
　このような半導体装置は、半導体装置の内部に不揮発性メモリを含んで構成されているものがある。この場合、半導体装置は、不揮発性メモリに書き込まれたデータ群をレジスタに格納する。そして、内部制御回路はレジスタに格納されたデータ群を読み出して、所定の内部制御を行う。
　また、半導体装置の外部（例えば、制御回路の内部）に配置された不揮発性メモリからデータ群を読み出して、レジスタに格納可能な半導体装置もある。この場合、制御回路が不揮発性メモリからデータ群をレジスタに格納する。
　これらのような半導体装置は、レジスタに格納されたデータ群に異常（いわゆる、レジスタ化け）が発生したときに、上述した内部制御に不具合が生じないように種々の考察がなされてきた。例えば、定期的に不揮発性メモリからデータ群をレジスタに格納し直すように構成する手法が考えられている。
　しかしながら、不揮発性メモリからデータを読み出すには、比較的長時間の読み出し時間が必要になる。このため、この手法を採用した場合、半導体装置の内部に不揮発性メモリを含んでいる場合であっても、内部処理に要する時間が、機能安全の観点から要求される時間を満たせないなどの不具合に繋がるおそれがあった。
　また、外部に配置された不揮発性メモリからデータ群をレジスタに格納するように構成された半導体装置では、定期的に、制御回路から半導体装置のレジスタにデータ群の格納をする必要がある。このため、制御回路のリソースを、レジスタ化け対策のために余分に割り振ることとなり、効率が悪いものとなる。
＜本開示について＞
　対して、本開示に係る上記実施形態の半導体装置３は、上述した通り、レジスタ監視回路７が、レジスタ６に格納されたデータ群Ｄが正常であるか否か定期的に判定するように構成されている。これにより、必ずしも異常が生じていないデータ群Ｄを定期的に格納し直す必要がなくなり、レジスタ６の上書きに必要な時間を短縮できる。このため、内部制御に要する時間を短くしつつ、内部制御に不具合が発生するのを抑制できるようになる。
　また、上述した通り、計算回路１４は、レジスタ６に格納されたデータ群Ｄに基づいて検査符号ＣＲＣＷを算出可能になる。また、レジスタ判定回路１５が検査符号ＣＲＣＷとの比較に用いる判定用データも、レジスタ６に格納されている。このため、レジスタ６内のデータ群Ｄが正常か否かを判定する際に、半導体装置３の外部（ここでは、不揮発性メモリ１２）から別途データを読み出す必要がなくなり、レジスタ６の監視が簡易なものとなる。従って、上述した判定に必要な時間を短縮することができる。
　さらに、レジスタ６内のデータ群Ｄが正常か否かを判定する際に、制御回路２からデータ群Ｄのレジスタ６への格納処理も不要となる。このため、制御回路２のリソースをレジスタ化け対策に割り振る必要がなくなる。
　また、上述した通り、レジスタ監視回路７は、ＣＲＣ演算によって算出された検査符号ＣＲＣＲおよび判定用データＣＲＣＷにより、巡回冗長検査によってデータ群Ｄが正常か否かを判定することができる。このため、他の誤り検出方式を採用する場合に比べて、より好適にデータ群Ｄが正常であるか否かを判定することが可能になる。
　また、上述した通り、データ群Ｄがレジスタ６に書き込まれている間は、レジスタ監視回路７は、レジスタ６の監視を停止する。データ群Ｄが正常ではない状態から、改めて正常なデータ群Ｄがレジスタ６に書き込まれている間は、レジスタ６に格納されているデータ群Ｄが正常ではないことが明らかなため、レジスタ６を監視する必要がない。このため、この間に、レジスタ監視回路７の監視を一時的に停止することで、半導体装置３の消費電力の低減できる。
　また、上述した通り、受信判定回路５は、受信回路１２で受信したデータ群Ｄが正常か否かを判定可能となっている。そして、この判定結果Ｓ１が、データ群Ｄが正常でないとする結果である場合、改めてレジスタ６にデータ群Ｄが格納される。これにより、データ群Ｄが外部からレジスタ６に格納される際に、受信中にデータ群Ｄの不具合を発見することができる。従って、半導体装置３の内部制御に不具合が生じる前に、レジスタ６に正常なデータ群Ｄを格納し直すことができる。
　その他本発明は、上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、上記実施形態に係るレジスタ６の監視手法として、ＣＲＣ演算によって検査符号ＣＲＣＲを算出し、データ群Ｄが正常か否かを判定する、としたがこれに限られない。例えば、パリティ、またはチェックサム等の誤り検出方式を用いてデータ群Ｄが正常であるか否かを判定するようにしてもよい。
　また、上記実施形態では、不揮発性メモリ１２が制御回路２に含まれている構成を例に説明したが、これに限られない。例えば、不揮発性メモリ１２を省略し、半導体装置３の内部に不揮発性メモリが含まれている構成を採用することができる。この場合、制御回路２からこの不揮発性メモリにデータ群Ｄおよび判定用データＣＲＣＷが書き込まれる。そして、この不揮発性メモリからレジスタ６へデータ群Ｄおよび判定用データＣＲＣＷが格納される。
　この場合、レジスタ監視回路７がレジスタ６を定期的に監視することで、上述した従来の半導体装置のように不揮発性メモリから繰り返しデータを読み出す必要がなくなる。このため、レジスタ６のデータ化け対策に要する時間が比較的短時間なものとなる。
　また、上記実施形態では、データ群Ｄを２８個のデータ（＝データｄ０～ｄ２７）で構成されている態様を例に説明したが、これに限られない。データ群Ｄをｎ―１個のデータからなるものとし、正規判定用のＣＲＣＷに係るデータを、上記実施形態と同様に、データ群Ｄの末尾のデータに続くｎ個目のデータとすることができる。
　また、上記実施形態では、データ群Ｄはデータｄ０からデータｄ２７まで１つずつ順番にインクリメントされた態様を示したが、これに限られない。すなわち、データｄ０～ｄ２７のいずれかを含まないものであってもよい。
　明細書に開示されている半導体装置（３）は、所定のデータを格納可能なレジスタ（６）と、レジスタ（６）に格納されたデータ群（Ｄ）が正常であるか否かを定期的に判定するようにレジスタ（６）を監視するよう構成されたレジスタ監視回路（７）と、を備える構成（第１の構成）とされている。
　なお、第１の構成からなる半導体装置（３）は、正常なデータ群（Ｄ）に基づく判定用データ（ＣＲＣＷ）と、データ群（Ｄ）とがレジスタ（６）に格納され、レジスタ監視回路（７）は、レジスタ（６）に格納されたデータ群（Ｄ）から算出した検査符号（ＣＲＣＲ）と、判定用データ（ＣＲＣＷ）とを比較して、レジスタ（６）に格納されたデータ群（Ｄ）が正常値であるか否かを判定するように構成するとよい（第２の構成）。
　また、第２の構成からなる半導体装置（３）は、レジスタ監視回路（７）は、ＣＲＣ演算によって検査符号（ＣＲＣＲ）を算出するように構成するとよい（第３の構成）。
　また、第３の構成からなる半導体装置（３）は、判定用データ（ＣＲＣＷ）は、データ群（Ｄ）を構成データ（ｄ０～ｄ２７）の正常値に基づいてＣＲＣ演算によって予め算出された値であり、レジスタ監視回路（７）は、判定用データ（ＣＲＣＷ）と検査符号（ＣＲＣＲ）との一致／不一致を判定することで、データ群（Ｄ）が正常であるか否かを判定するように構成するとよい（第４の構成）。
　また、第１の構成からなる半導体装置（３）は、データ群（Ｄ）の判定結果（Ｓ２）を外部に送信する送信回路（８）を備えるように構成するとよい（第５の構成）。
　また、第５の構成からなる半導体装置（３）は、レジスタ監視回路（７）は、データ群（Ｄ）が外部からレジスタ（６）に書き込まれている間に、レジスタ（６）の監視を停止し、外部からデータ群（Ｄ）のレジスタ（６）への書き込みが完了した後にレジスタ（６）の監視を再開するように構成するとよい（第６の構成）。
　また、第１の構成からなる半導体装置（３）は、レジスタ（６）への書き込み対象であるデータ群（Ｄ）を外部から受信する受信回路（４）と、受信回路（４）が受信したデータ群（Ｄ）が正常であるか否か判定する受信判定回路（５）と、を備えるように構成するとよい（第７の構成）。
　明細書に開示されている情報処理装置（１）は、第１の構成から第７の構成のいずれかの半導体装置（３）と、レジスタ（６）にデータ群（Ｄ）を書き込み可能なように構成された制御回路（２）と、を備える構成（第８の構成）とされている。
　また、明細書に開示されている情報処理装置（１）は、第５の構成または第６の構成の半導体装置（３）と、レジスタ（６）にデータ群（Ｄ）を書き込み可能なように構成された制御回路（２）と、を備え、制御回路（２）は、データ群（Ｄ）が正常ではないとする監視結果を受けた場合に、データ群（Ｄ）をレジスタ（６）に書き込む構成（第９の構成）とされている。
　第１の構成に係る半導体装置（３）によれば、レジスタ（６）に格納されたデータ群（Ｄ）が正常であるか否か定期的に判定できる。これにより、データ群（Ｄ）を定期的に格納し直す必要がなくなり、レジスタ（６）の上書きに必要な時間を短縮できる。このため、比較的短い読み出し時間でレジスタ（６）を監視して、内部制御に不具合が発生するのを抑制できるようになる。
　第２の構成に係る半導体装置（３）によれば、レジスタ（６）に格納されたデータ群（Ｄ）に基づいて検査符号（ＣＲＣＲ）を算出可能になる。また、検査符号（ＣＲＣＲ）との比較に用いる判定用データ（ＣＲＣＷ）も、レジスタ（６）に格納されている。このため、レジスタ（６）内のデータ群（Ｄ）が正常か否かを判定する際に、半導体装置（３）の外部から別途データを読み出したりする必要がなくなり、レジスタ（６）の監視が簡易なものとなる。従って、上述した判定に必要な時間を短縮することができる。
　第３の構成に係る半導体装置（３）によれば、より好適に検査符号（ＣＲＣＲ）を算出することが可能になり、データ群（Ｄ）が正常か否かを好適に判定できる。
　第４の構成に係る半導体装置（３）によれば、より好適に検査符号（ＣＲＣＲ）および判定用データ（ＣＲＣＷ）を算出することが可能になり、データ群（Ｄ）が正常か否かを好適に判定できる。
　第５の構成に係る半導体装置（３）によれば、外部出力された判定結果（Ｓ２）を用いた種々の制御が可能なシステムを構成することが可能になる。
　第６の構成に係る半導体装置（３）によれば、データ群（Ｄ）が正常値ではない状態から、改めて正常なデータ群（Ｄ）がレジスタ（６）に書き込まれている間は、レジスタ（６）に格納されているデータ群（Ｄ）が正常であるか否かを判定する必要がない。このため、この間に、レジスタ監視回路（７）の監視を中断することで、半導体装置（３）の効率の低下を抑制できる。
　第７の構成に係る半導体装置（３）によれば、データ群（Ｄ）が外部からレジスタ（６）に格納される際に、受信中にデータ群（Ｄ）の不具合を発見することができる。このため、半導体装置（３）の内部制御に不具合が生じる前に、レジスタ（６）に正常なデータ群（Ｄ）を格納し直すことが可能なものとすることができる。
　第８の構成に係る情報処理装置（１）によれば、比較的短い読み出し時間でレジスタ（６）を監視して、半導体装置（３）の内部制御に不具合が発生するのを抑制可能な情報処理装置（１）を提供できる。また、制御回路（２）のリソースをレジスタ（６）の監視に割り振ることなく、レジスタ（６）内のデータ群（Ｄ）を監視できるようになる。このため、制御回路（２）の効率低下を抑制できる。
　第９の構成に係る情報処理装置（１）によれば、レジスタ（６）に格納されたデータ群（Ｄ）が正常でないと判定された場合に、改めて、正常なデータ群（Ｄ）をレジスタ（６）に格納することが可能になる。
　　　　　　　　　１　　　情報処理装置
　　　　　　　　　２　　　制御回路
　　　　　　　　　３　　　半導体装置
　　　　　　　　　４　　　受信回路
　　　　　　　　　５　　　受信判定回路
　　　　　　　　　６　　　レジスタ
　　　　　　　　　７　　　レジスタ監視回路
　　　　　　　　　８　　　送信回路
　　　　　　　　　９　　　パラメータ格納領域
　　　　　　　　１０　　　判定用データ格納領域
　　　　　　　　１１　　　符号格納部
　　　　　　　　１２　　　不揮発性メモリ
　　　　　　　　１３　　　内部制御回路
　　　　　　　　１４　　　計算回路
　　　　　　　　１５　　　レジスタ判定回路
ａｄｒ０～ａｄｒ２７、ａｄｒｎ　　　アドレス
　　　　　　ＣＲＣＷ　　　判定結果
　　　　　　ＣＲＣＲ　　　検査符号
　　　　　　　ＣＳＢ　　　チップセレクト信号
　ｄ０～ｄ２８、ｄｘ　　　データ
　　　　　　　　　Ｄ　　　データ群
　　　　　Ｓ１、Ｓ２　　　判定結果
　　　　　　　ＳＤＩ　　　シリアル入力信号
　　　　ｔ１～ｔ１４　　　時刻

Claims (9)

  1. 　所定のデータを格納可能なレジスタと、
    　前記レジスタに格納されたデータ群が正常であるか否かを定期的に判定するように前記レジスタを監視するよう構成されたレジスタ監視回路と、
    を備える半導体装置。
  2. 　正常な前記データ群に基づく判定用データと、前記データ群とが前記レジスタに格納され、
    　前記レジスタ監視回路は、前記レジスタに格納された前記データ群から算出した検査符号と、前記判定用データとを比較して、前記レジスタに格納された前記データ群が正常であるか否かを判定する請求項１に記載の半導体装置。
  3. 　前記レジスタ監視回路は、ＣＲＣ演算によって前記検査符号を算出する請求項２に記載の半導体装置。
  4. 　前記判定用データは、前記データ群を構成する各データの正常値に基づいてＣＲＣ演算によって予め算出された値であり、
    　前記レジスタ監視回路は、前記判定用データと前記検査符号との一致／不一致を判定することで、前記データ群が正常であるか否かを判定する請求項３に記載の半導体装置。
  5. 　前記データ群の判定結果を外部に送信する送信回路を備える請求項１に記載の半導体装置。
  6. 　前記レジスタ監視回路は、前記データ群が前記外部から前記レジスタに書き込まれている間に、前記レジスタの監視を停止し、前記外部から前記データ群の前記レジスタへの書き込みが完了した後に前記レジスタの監視を再開する請求項５に記載の半導体装置。
  7. 　前記レジスタへの書き込み対象である前記データ群を外部から受信する受信回路と、
    　前記受信回路が受信した前記データ群が正常であるか否か判定する受信判定回路と、
    を備える請求項１に記載の半導体装置。
  8. 　請求項１から７のいずれかに記載の半導体装置と、
    　前記レジスタに前記データ群を書き込み可能なように構成された制御回路と、
    を備える情報処理装置。
  9. 　請求項５または６に記載の半導体装置と、
    　前記レジスタに前記データ群を書き込み可能なように構成された制御回路と、
    を備え、
    　前記制御回路は、前記データ群が正常ではないとする前記監視結果を受けた場合に、前記データ群を前記レジスタに書き込む情報処理装置。
PCT/JP2024/007100 2023-03-16 2024-02-27 半導体装置、およびそれを備えた情報処理装置 Ceased WO2024190403A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2025506675A JPWO2024190403A1 (ja) 2023-03-16 2024-02-27

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023-041635 2023-03-16
JP2023041635 2023-03-16

Publications (1)

Publication Number Publication Date
WO2024190403A1 true WO2024190403A1 (ja) 2024-09-19

Family

ID=92754961

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/007100 Ceased WO2024190403A1 (ja) 2023-03-16 2024-02-27 半導体装置、およびそれを備えた情報処理装置

Country Status (2)

Country Link
JP (1) JPWO2024190403A1 (ja)
WO (1) WO2024190403A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005234883A (ja) * 2004-02-19 2005-09-02 Nec Corp 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム
US20170031750A1 (en) * 2015-07-28 2017-02-02 Microchip Technology Incorporated Zero Overhead Code Coverage Analysis

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005234883A (ja) * 2004-02-19 2005-09-02 Nec Corp 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム
US20170031750A1 (en) * 2015-07-28 2017-02-02 Microchip Technology Incorporated Zero Overhead Code Coverage Analysis

Also Published As

Publication number Publication date
JPWO2024190403A1 (ja) 2024-09-19

Similar Documents

Publication Publication Date Title
KR101374455B1 (ko) 메모리 에러와 리던던시
US8566672B2 (en) Selective checkbit modification for error correction
US20120079346A1 (en) Simulated error causing apparatus
JP6841698B2 (ja) 半導体装置
US20080126905A1 (en) Memory control device, computer system and data reproducing and recording device
EP2770507A2 (en) Memory circuits, method for accessing a memory and method for repairing a memory
US20130305000A1 (en) Signal processing circuit
CN111880961A (zh) 用于透明寄存器数据错误检测和纠正的系统和方法
JP2008262325A (ja) メモリ制御装置、メモリ制御方法、情報処理システム、そのプログラム及び記憶媒体
JP4373615B2 (ja) 初期不良ブロックのマーキング方法
US8291270B2 (en) Request processing device, request processing system, and access testing method
WO2024190403A1 (ja) 半導体装置、およびそれを備えた情報処理装置
US11831337B2 (en) Semiconductor device and error detection methods
US11630600B2 (en) Device and method for checking register data
CN117524290A (zh) 一种片上存储纠错系统
JP6193112B2 (ja) メモリアクセス制御装置、メモリアクセス制御システム、メモリアクセス制御方法、及び、メモリアクセス制御プログラム
JP7350488B2 (ja) 周辺装置制御システム、および周辺装置制御方法
EP3882774A1 (en) Data processing device and data processing method
US7484147B2 (en) Semiconductor integrated circuit
EP3404547B1 (en) Method for supervising and initializing ports
KR20220144129A (ko) 메모리 장치 및 그것을 포함하는 반도체 시스템
KR102868477B1 (ko) 반도체 칩 내부 sram의 불량 셀 검사 방법 및 그 방법으로 동작하는 장치
US10963344B2 (en) Information processing circuitry, information processing method, and non-transitory computer readable medium
JP4985462B2 (ja) 集積回路、集積回路の動作試験方法および動作試験プログラム
JP2001167002A (ja) 電子ディスク装置の書き込み／読み出し制御方法及びその装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24770515

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2025506675

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2025506675

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 24770515

Country of ref document: EP

Kind code of ref document: A1