WO2024176386A1 - 薄膜トランジスタ及び表示装置 - Google Patents

薄膜トランジスタ及び表示装置 Download PDF

Info

Publication number
WO2024176386A1
WO2024176386A1 PCT/JP2023/006461 JP2023006461W WO2024176386A1 WO 2024176386 A1 WO2024176386 A1 WO 2024176386A1 JP 2023006461 W JP2023006461 W JP 2023006461W WO 2024176386 A1 WO2024176386 A1 WO 2024176386A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor layer
film
electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/006461
Other languages
English (en)
French (fr)
Inventor
忠芳 宮本
好伸 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Display Technology Corp
Original Assignee
Sharp Display Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Display Technology Corp filed Critical Sharp Display Technology Corp
Priority to PCT/JP2023/006461 priority Critical patent/WO2024176386A1/ja
Publication of WO2024176386A1 publication Critical patent/WO2024176386A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • the present invention relates to a thin-film transistor and a display device.
  • TFTs thin film transistors
  • semiconductor layers that make up the TFTs include semiconductor layers made of polysilicon with high mobility and semiconductor layers made of oxide semiconductors such as In-Ga-Zn-O with low leakage current.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are formed on a substrate.
  • the present invention was made in consideration of these points, and its purpose is to improve the on-current of a TFT by using a semiconductor layer made of an oxide semiconductor, rather than a semiconductor layer made of a polysilicon semiconductor.
  • the thin film transistor according to the present invention is characterized by comprising: a first semiconductor layer made of an oxide semiconductor in which a first source region and a first drain region are defined so as to be spaced apart from each other and a first channel region is defined between the first source region and the first drain region; a second semiconductor layer made of an oxide semiconductor in which a second source region and a second drain region are defined so as to be spaced apart from each other and a second channel region is defined between the second source region and the second drain region; a gate electrode provided on the first semiconductor layer and the second semiconductor layer via a first inorganic insulating film and a second inorganic insulating film; a source electrode electrically connected to the first source region and the second source region; and a drain electrode provided so as to be spaced apart from the source electrode and electrically connected to the first drain region and the second drain region.
  • the display device includes a base substrate, and a thin film transistor layer provided on the base substrate, in which a first semiconductor film made of an oxide semiconductor, a first inorganic insulating film, a first metal film, a second inorganic insulating film, a second semiconductor film made of an oxide semiconductor, and a second metal film are laminated in this order, and the thin film transistor layer includes a first thin film transistor having a first semiconductor layer formed by the first semiconductor film and a second semiconductor layer formed by the second semiconductor film, the first thin film transistor being provided in a frame region surrounding a display region, and a second thin film transistor having a third semiconductor layer formed by the first semiconductor film or the second semiconductor film being provided for each sub-pixel constituting the display region, and the first thin film transistor includes a first source region and a first drain region that are defined to be spaced apart from each other, and the first source region and the first drain region are formed in a frame region surrounding a display region.
  • the first semiconductor layer has a first channel region defined between the first and second drain regions
  • the second semiconductor layer has a second source region and a second drain region defined to be spaced apart from each other, and a second channel region defined between the second source region and the second drain region
  • a first gate electrode provided on the first semiconductor layer and the second semiconductor layer via the first inorganic insulating film and the second inorganic insulating film and formed of the first metal film
  • a first source electrode and a first drain electrode provided by the second metal film to be spaced apart from each other and electrically connected to the first source region and the first drain region, respectively
  • a second source electrode and a second drain electrode provided by the second metal film to be spaced apart from each other and electrically connected to the second source region and the second drain region, respectively.
  • the present invention it is possible to improve the on-current of a TFT by using a semiconductor layer made of an oxide semiconductor, rather than a semiconductor layer made of a polysilicon semiconductor.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of a display region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the organic EL display device taken along line III-III in FIG.
  • FIG. 4 is a plan view of an extra-pixel TFT constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is an equivalent circuit diagram of a TFT layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of an organic EL layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a part of a TFT layer forming step for forming a TFT layer of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 9 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 10 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 11 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 12 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 12 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 13 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 14 is a cross-sectional view showing a part of the TFT layer forming step subsequent to FIG.
  • FIG. 15 is a cross-sectional view of an organic EL display device according to a second embodiment of the present invention, and corresponds to FIG.
  • FIG. 16 is a cross-sectional view of an organic EL display device according to a third embodiment of the present invention, and corresponds to FIG.
  • FIG. 17 is a plan view of an extra-pixel TFT constituting an organic EL display device according to a third embodiment of the present invention, and corresponds to FIG.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device 50a of this embodiment.
  • FIG. 2 is a plan view of a display region D of the organic EL display device 50a.
  • FIG. 3 is a cross-sectional view of the organic EL display device 50a taken along line III-III in FIG. 1.
  • FIG. 4 is a plan view of an extra-pixel TFT 9d constituting the organic EL display device 50a.
  • FIG. 5 is an equivalent circuit diagram of a TFT layer 30a constituting the organic EL display device 50a.
  • FIG. 6 is a cross-sectional view of an organic EL layer 33 constituting the organic EL display device 50a.
  • the organic EL display device 50a includes, for example, a rectangular display area D for displaying images, and a frame area F arranged in a frame shape around the display area D.
  • a rectangular display area D is illustrated, but this rectangular shape also includes, for example, an approximately rectangular shape with arc-shaped sides, arc-shaped corners, or a shape with a notch in one of the sides.
  • a plurality of sub-pixels P are arranged in a matrix.
  • a sub-pixel P having a red light-emitting region Er for displaying red a sub-pixel P having a green light-emitting region Eg for displaying green
  • a sub-pixel P having a blue light-emitting region Eb for displaying blue are arranged adjacent to each other.
  • one pixel is composed of three adjacent sub-pixels P having a red light-emitting region Er, a green light-emitting region Eg, and a blue light-emitting region Eb.
  • a terminal portion T is provided at the end of the frame region F on the positive side in the X direction in FIG. 1 so as to extend in one direction (the Y direction in FIG. 1).
  • a folding portion B is provided in the frame region F, between the display region D and the terminal portion T, extending in one direction (the Y direction in FIG. 1) that can be folded, for example, 180° (in a U-shape) with the Y direction in FIG. 1 as the folding axis.
  • a driving circuit M is provided as a peripheral circuit at the end and the end of the frame region F on the positive side and the negative side in the Y direction in FIG. 1.
  • the organic EL display device 50a includes a resin substrate 10 provided as a base substrate, a TFT layer 30a provided on the resin substrate 10, an organic EL element layer 40 provided as a light emitting element layer on the TFT layer 30a, and a sealing film 45 provided on the organic EL element layer 40.
  • the resin substrate 10 is made of, for example, polyimide resin.
  • the TFT layer 30a includes a base coat film 11 provided on a resin substrate 10, a plurality of first in-pixel TFTs 9a (see FIG. 5), a plurality of second in-pixel TFTs 9b, a plurality of capacitors 9c (see FIG. 5), and a plurality of extra-pixel TFTs 9d provided on the base coat film 11, and a protective insulating film 18 and a planarizing film 19 provided in this order on each of the first in-pixel TFTs 9a, each of the second in-pixel TFTs 9b, each of the capacitors 9c, and each of the extra-pixel TFTs 9d.
  • the TFT layer 30a one each of the first in-pixel TFTs 9a, second in-pixel TFTs 9b, and capacitors 9c are provided in each sub-pixel P (see FIG. 5).
  • the TFT layer 30a is provided with a plurality of gate lines 14g that extend parallel to each other in the X direction in the figure. Also, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of source lines 17f that extend parallel to each other in the Y direction in the figure. Also, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of power lines 17g that extend parallel to each other in the Y direction in the figure. Note that each power line 17g is provided adjacent to each source line 17f as shown in FIG. 2.
  • a base coat film 11 a first semiconductor film, a first gate insulating film (first inorganic insulating film) 13, a first metal film, a second gate insulating film (second inorganic insulating film) 15, a second semiconductor film, a second metal film, a protective insulating film 18, and a planarization film 19 are laminated in this order on a resin substrate 10.
  • the gate line 14g is formed of the first metal film.
  • the source line 17f and the power supply line 17g are formed of the second metal film.
  • the first semiconductor film and the second semiconductor film made of oxide semiconductors may be made of oxide semiconductors having the same composition or different compositions.
  • the base coat film 11, the first gate insulating film 13, the second gate insulating film 15, and the protective insulating film 18 are each composed of a single layer or a laminated film of an inorganic insulating film such as silicon nitride, silicon oxide, silicon oxynitride, etc.
  • the third semiconductor layer 12b side of the base coat film 11 described below, the third semiconductor layer 12b side of the first gate insulating film 13, the second semiconductor layer 16a side of the second gate insulating film 15 described below, and the second semiconductor layer 16a side of the protective insulating film 18 are each composed of a silicon oxide film, for example.
  • the first in-pixel TFT 9a is electrically connected to the corresponding gate line 14g and source line 17f in each subpixel P.
  • the first in-pixel TFT 9a also includes a third semiconductor layer (12b), a second gate electrode (14b), a third source electrode (17e), and a third drain electrode (17f), and is provided as a second TFT.
  • the second in-pixel TFT 9b is electrically connected to the corresponding first in-pixel TFT 9a and power supply line 17g in each sub-pixel P.
  • the second in-pixel TFT 9b is provided as a second TFT, and includes a third semiconductor layer 12b provided on the base coat film 11, a second gate electrode 14b provided on the third semiconductor layer 12b via a first gate insulating film 13, and a third source electrode 17e and a third drain electrode 17f provided on the second gate insulating film 15 so as to be spaced apart from each other.
  • the third semiconductor layer 12b is formed of the first semiconductor film made of an oxide semiconductor such as In-Ga-Zn-O, and includes a third source region 12ba and a third drain region 12bb that are defined to be spaced apart from each other, and a third channel region 12bc that is defined between the third source region 12ba and the third drain region 12bb, as shown in FIG. 3.
  • the In-Ga-Zn-O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • the In-Ga-Zn-O-based semiconductor may be amorphous or crystalline.
  • crystalline In-Ga-Zn-O-based semiconductor a crystalline In-Ga-Zn-O-based semiconductor whose c-axis is oriented approximately perpendicular to the layer surface is preferable.
  • another oxide semiconductor instead of the In-Ga-Zn-O-based semiconductor, another oxide semiconductor may be included.
  • Other oxide semiconductors may include, for example, In-Sn-Zn-O based semiconductors (e.g., In 2 O 3 -SnO 2 -ZnO; InSnZnO), where the In-Sn-Zn-O based semiconductor is a ternary oxide of In (indium), Sn (tin) and Zn (zinc).
  • oxide semiconductors may include In-Al-Zn-O based semiconductors, In-Al-Sn-Zn-O based semiconductors, Zn-O based semiconductors, In-Zn-O based semiconductors, Zn-Ti-O based semiconductors, Cd-Ge-O based semiconductors, Cd-Pb-O based semiconductors, CdO (cadmium oxide), Mg-Zn-O based semiconductors, In-Ga-Sn-O based semiconductors, In-Ga-O based semiconductors, Zr-In-Zn-O based semiconductors, Hf-In-Zn-O based semiconductors, Al-Ga-Zn-O based semiconductors, Ga-Zn-O based semiconductors, In-Ga-Zn-Sn-O based semiconductors, InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), and the
  • ZnO in an amorphous state, a polycrystalline state, a microcrystalline state in which the amorphous state and the polycrystalline state are mixed, or a semiconductor in which no impurity element is added may be used, to which one or more impurity elements selected from among group 1 elements, group 13 elements, group 14 elements, group 15 elements, group 17 elements, and the like are added.
  • the second gate electrode 14b is provided so as to overlap the third channel region 12bc of the third semiconductor layer 12b, and is configured to control the conduction between the third source region 12ba and the third drain region 12bb of the third semiconductor layer 12b.
  • the second gate electrode 14b is formed of a first metal film, similar to the gate line 14g.
  • the third source electrode 17e and the third drain electrode 17f are electrically connected to the third source region 12ba and the third drain region 12bb of the third semiconductor layer 12b through the third contact hole Hc and the fourth contact hole Hd formed in the laminated film of the first gate insulating film 13 and the second gate insulating film 15, respectively, as shown in FIG. 3.
  • the third source electrode 17e and the third drain electrode 17f are formed of the second metal film, similar to the source line 17f and the power line 17g.
  • the third drain electrode 17f of the second in-pixel TFT 9b is electrically connected to the first electrode 31, which will be described later, through a contact hole formed in the laminated film of the protective insulating film 18 and the planarizing film 19, as shown in FIG. 3.
  • the capacitor 9c is electrically connected to the corresponding first in-pixel TFT 9a and power supply line 17g in each subpixel P.
  • the capacitor 9c includes, for example, a lower conductive layer formed of a first metal film, an upper conductive layer formed of a second metal film, and a second gate insulating film 15 provided between the lower conductive layer and the upper conductive layer.
  • the lower conductive layer and the upper conductive layer are, for example, electrically connected to the third drain electrode (17f) of the first in-pixel TFT 9a and the power supply line 17g, respectively.
  • the extra-pixel TFT 9d includes a first semiconductor layer 12a provided on the base coat film 11, a second semiconductor layer 16a provided on the second gate insulating film 15, a first gate electrode 14a provided as a gate electrode on the first semiconductor layer 12a and the second semiconductor layer 16a via the first gate insulating film 13 and the second gate insulating film 15, and a first source electrode 17a and a first drain electrode 17b provided as a source electrode and a drain electrode, respectively, on the second semiconductor layer 16a so as to be spaced apart from each other, and is provided as a first TFT constituting a drive circuit M (e.g., a gate driver, etc.).
  • a drive circuit M e.g., a gate driver, etc.
  • the first semiconductor layer 12a is formed of a first semiconductor film, similar to the third semiconductor layer 12b. As shown in FIG. 3, the first semiconductor layer 12a includes a first source region 12aa and a first drain region 12ab that are spaced apart from each other, and a first channel region 12ac that is defined between the first source region 12aa and the first drain region 12ab.
  • the second semiconductor layer 16a is formed of the second semiconductor film made of an oxide semiconductor such as In-Ga-Zn-O, as in the first semiconductor layer 12a and the third semiconductor layer 12b.
  • the second semiconductor layer 16a includes a second source region 16aa and a second drain region 16ab that are spaced apart from each other, and a second channel region 16ac that is defined between the second source region 16aa and the second drain region 16ab.
  • the channel width (length in the Y direction in the figure) of the second semiconductor layer 16a is the same as the channel width (length in the Y direction in the figure) of the first semiconductor layer 12a, as shown in FIG. 4.
  • FIG. 4 In FIG.
  • the upper and lower sides of the second semiconductor layer 16a are drawn slightly inward from the upper and lower sides of the first semiconductor layer 12a in order to show the upper and lower sides of the first semiconductor layer 12a and the upper and lower sides of the second semiconductor layer 16a that are aligned with each other.
  • the channel length of the first semiconductor layer 12a (the horizontal length in the figure (the length in the X direction in FIG. 4)) is longer than the channel length of the second semiconductor layer 16a (the horizontal length in the figure (the length in the X direction in FIG. 4)).
  • the first gate electrode 14a is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a and the second channel region 16ac of the second semiconductor layer 16a, and is configured to control the conduction between the first source region 12aa and the first drain region 12ab of the first semiconductor layer 12a, and the conduction between the second source region 16aa and the second drain region 16ab of the second semiconductor layer 16a.
  • the first gate electrode 14a is formed of a first metal film, similar to the gate line 14g and the second gate electrode 14b.
  • the first source electrode 17a and the first drain electrode 17b are laminated on the second source region 16aa and the second drain region 16ab, and are electrically connected to the second source region 16aa and the second drain region 16ab of the second semiconductor layer 16a, respectively, and are also electrically connected to the first source region 12aa and the first drain region 12ab of the first semiconductor layer 12a, respectively, through the first contact hole Ha and the second contact hole Hb formed in the laminated film of the first gate insulating film 13 and the second gate insulating film 15.
  • the first source electrode 17a and the first drain electrode 17b are formed of the second metal film, like the source line 17f, the power line 17g, the third source electrode 17e, and the third drain electrode 17f.
  • the planarization film 19 has a flat surface in the display area D and is made of an organic resin material such as polyimide resin.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 arranged as a plurality of light-emitting elements in a matrix pattern corresponding to a plurality of sub-pixels P, and edge covers 32 arranged in a lattice pattern common to all the sub-pixels P so as to cover the peripheral edge of the first electrode 31 of each organic EL element 35, which will be described later.
  • the organic EL element 35 includes a first electrode 31 provided on the planarization film 23 of the TFT layer 30a, an organic EL layer 33 provided on the first electrode 31, and a second electrode 34 provided on the organic EL layer 33.
  • the first electrode 31 is electrically connected to the third drain electrode 17f of the second in-pixel TFT 9b of each subpixel P through a contact hole formed in the laminated film of the protective insulating film 18 and the planarizing film 19.
  • the first electrode 31 also has a function of injecting holes (positive holes) into the organic EL layer 33.
  • the first electrode 31 is formed of a material having a large work function in order to improve the efficiency of hole injection into the organic EL layer 33.
  • examples of materials constituting the first electrode 31 include metal materials such as silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au), titanium (Ti), ruthenium (Ru), manganese (Mn), indium (In), ytterbium (Yb), lithium fluoride (LiF), platinum (Pt), palladium (Pd), molybdenum (Mo), iridium (Ir), and tin (Sn).
  • the material constituting the first electrode 31 may be, for example, an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 31 may be, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the first electrode 31 may be formed by stacking a plurality of layers made of the above materials. Examples of compound materials having a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light-emitting layer 3, an electron transport layer 4, and an electron injection layer 5, which are arranged in this order on the first electrode 31.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 31 and the organic EL layer 33 closer together and improving the efficiency of hole injection from the first electrode 31 to the organic EL layer 33.
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, and stilbene derivatives.
  • the hole transport layer 2 has the function of improving the efficiency of transporting holes from the first electrode 31 to the organic EL layer 33.
  • materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylenevinylene, polysilane, triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, hydrogenated amorphous silicon carbide, zinc sulfide, zinc selenide, etc.
  • the light-emitting layer 3 is a region where holes and electrons are injected from the first electrode 31 and the second electrode 34, respectively, and where the holes and electrons recombine when a voltage is applied by the first electrode 31 and the second electrode 34.
  • the light-emitting layer 3 is formed from a material with high luminous efficiency.
  • Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complexes], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, coumarin derivatives, benzoxazole derivatives, oxadiazole derivatives, oxazole derivatives, benzimidazole derivatives, thiadiazole derivatives, benzothiazole derivatives, styryl derivatives, styrylamine derivatives, bisstyrylbenzene derivatives, tristyrylbenzene derivatives, perylene derivatives, perinone derivatives, aminopyrene derivatives, pyridine derivatives, rhodamine derivatives, aquidine derivatives, phenoxazone, quinacridone derivatives, rubrene, poly-p-phenylenevinylene, polysilane, and the like.
  • the electron transport layer 4 has the function of efficiently transferring electrons to the light-emitting layer 3.
  • materials constituting the electron transport layer 4 include organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, fluorenone derivatives, silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 closer to each other and improving the efficiency of electron injection from the second electrode 34 to the organic EL layer 33, and this function makes it possible to reduce the driving voltage of the organic EL element 35.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include inorganic alkali compounds such as lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride (BaF 2 ), aluminum oxide (Al 2 O 3 ), and strontium oxide (SrO).
  • the second electrode 34 is provided in common to all the sub-pixels P so as to cover each organic EL layer 33 and the edge cover 32.
  • the second electrode 34 has a function of injecting electrons into the organic EL layer 33.
  • the second electrode 34 is more preferably made of a material having a small work function in order to improve the efficiency of electron injection into the organic EL layer 33.
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), sodium (Na), manganese (Mn), indium (In), magnesium (Mg), lithium (Li), ytterbium (Yb), and lithium fluoride (LiF).
  • the second electrode 34 may be formed of an alloy such as magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), or lithium fluoride (LiF)/calcium (Ca)/aluminum (Al).
  • the second electrode 34 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the second electrode 34 may be formed by stacking a plurality of layers made of the above materials.
  • materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), and lithium fluoride (LiF)/calcium (Ca)/aluminum (Al).
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the sealing film 45 is provided to cover the second electrode 34, and includes a first inorganic sealing film 41, an organic sealing film 42, and a second inorganic sealing film 43 laminated in that order on the second electrode 34, and has the function of protecting the organic EL layer 33 of the organic EL element 35 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are composed of an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film.
  • the organic sealing film 42 is made of an organic resin material such as, for example, acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50a also includes a plurality of peripheral photo spacers 32b arranged in an island shape on the planarization film 19 in the frame region F, protruding upward in the figure through the conductive layer 31b.
  • each peripheral photo spacer 32b is formed in the same layer and made of the same material as the edge cover 32.
  • the conductive layer 31b is formed in the same layer and made of the same material as the first electrode 31.
  • the organic EL display device 50a also includes a first damming wall provided in a frame shape in the frame region F to surround the display region D, and a second damming wall provided in a frame shape around the first damming wall.
  • the first damming wall and the second damming wall each include, for example, a lower resin layer formed in the same layer and made of the same material as the planarization film 19, and an upper resin layer provided on the lower resin layer and formed in the same layer and made of the same material as the edge cover 32.
  • the first damming wall is provided so as to overlap the outer peripheral end of the organic sealing film 42 of the sealing film 45, and is configured to suppress the spread of ink that becomes the organic sealing film 42.
  • the organic EL display device 50a described above is configured such that, in each subpixel P, a gate signal is input to the first in-pixel TFT 9a via the gate line 14g to turn on the first in-pixel TFT 9a, a data signal is written to the second gate electrode 14b and capacitor 9c of the second in-pixel TFT 9b via the source line 17f, and a current from the power supply line 17g corresponding to the gate voltage of the second in-pixel TFT 9b is supplied to the organic EL element 35, causing the light-emitting layer 3 of the organic EL layer 33 of the organic EL element 35 to emit light, thereby displaying an image.
  • the gate voltage of the second in-pixel TFT 9b is held by the capacitor 9c, so that the light-emitting layer 3 continues to emit light until the gate signal for the next frame is input.
  • Figs. 7 to 14 are cross-sectional views successively illustrating a part of the TFT layer formation process for forming the TFT layer 30a of the organic EL display device 50a.
  • the method for manufacturing the organic EL display device 50a of this embodiment includes a TFT layer formation process, an organic EL element layer formation process, and a sealing film formation process.
  • ⁇ TFT layer formation process First, a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on the resin substrate 10 formed on a glass substrate by, for example, a plasma CVD (Chemical Vapor Deposition) method. In this way, the base coat film 11 is formed.
  • a plasma CVD Chemical Vapor Deposition
  • a first semiconductor film made of an oxide semiconductor such as an InGaZnO4 film (thickness: about 30 nm) is formed by, for example, a sputtering method on the substrate surface on which the base coat film 11 is formed, and then the first semiconductor film is patterned to form a first semiconductor layer 12a, a third semiconductor layer 12b, etc., as shown in FIG. 7.
  • a silicon oxide film (about 100 nm thick) is formed by, for example, plasma CVD on the substrate surface on which the first semiconductor layer 12a and other layers are formed, thereby forming the first gate insulating film 13 as shown in FIG. 8.
  • a first metal film such as a molybdenum film (about 100 nm thick) is formed by, for example, a sputtering method on the substrate surface on which the first gate insulating film 13 is formed, and then the first metal film is patterned to form the first gate electrode 14a, the second gate electrode 14b, and the gate line 14g, as shown in FIG. 9.
  • a silicon nitride film (about 150 nm thick) and a silicon oxide film (about 100 nm thick) are sequentially formed by plasma CVD on the substrate surface on which the first gate electrode 14a and the like are formed, thereby forming the second gate insulating film 15 as shown in FIG. 10.
  • a part of the first semiconductor layer 12a is made conductive, forming the first source region 12aa, the first drain region 12ab, and the first channel region 12ac in the first semiconductor layer 12a
  • a part of the third semiconductor layer 12b is made conductive, forming the third source region 12ba, the third drain region 12bb, and the third channel region 12bc in the third semiconductor layer 12b.
  • a second semiconductor film made of an oxide semiconductor such as an InGaZnO4 film (having a thickness of about 30 nm) is formed by, for example, a sputtering method on the substrate surface on which the second gate insulating film 15 is formed, and then the second semiconductor film is patterned to form a second semiconductor layer 16a, etc., as shown in FIG. 11.
  • the first gate insulating film 13 and the second gate insulating film 15 are appropriately patterned to form a first contact hole Ha, a second contact hole Hb, a third contact hole Hc and a fourth contact hole Hd, as shown in FIG. 12.
  • a titanium film (approximately 50 nm thick), an aluminum film (approximately 400 nm thick), and a titanium film (approximately 200 nm thick) are sequentially formed by, for example, a sputtering method to form a second metal film, and then the second metal film is patterned to form the first source electrode 17a, the first drain electrode 17b, the third source electrode 17e, the third drain electrode 17f, the source line 17f, the power line 17g, etc., as shown in FIG. 13.
  • a silicon oxide film (about 300 nm thick) and a silicon nitride film (about 150 nm thick) are sequentially formed by, for example, plasma CVD to form a protective insulating film 18, and then an acrylic photosensitive resin film (about 2 ⁇ m thick) is applied by, for example, spin coating or slit coating, and the applied film is pre-baked, exposed to light, developed, and post-baked to form a planarization film 19 having contact holes.
  • the TFT layer 30a can be formed.
  • a first electrode 31, an edge cover 32, an organic EL layer 33 (hole injection layer 1, hole transport layer 2, etc.) are formed by using a known method.
  • the organic EL element layer 40 is formed by forming the layer 2, the light-emitting layer 3, the electron transport layer 4, the electron injection layer 5, and the second electrode .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is deposited by plasma CVD using a mask on the substrate surface on which the organic EL element layer 40 formed in the organic EL element layer formation process is formed, thereby forming a first inorganic sealing film 41.
  • an organic resin material such as an acrylic resin is deposited on the substrate surface on which the first inorganic sealing film 41 is formed, for example by an inkjet method, to form an organic sealing film 42.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is deposited by plasma CVD using a mask on the substrate on which the organic sealing film 42 has been formed, forming a second inorganic sealing film 43, thereby forming a sealing film 45.
  • a protective sheet (not shown) is attached to the substrate surface on which the sealing film 45 has been formed, and then laser light is applied from the glass substrate side of the resin substrate 10 to peel the glass substrate from the underside of the resin substrate 10, and a protective sheet (not shown) is further attached to the underside of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50a of this embodiment can be manufactured.
  • the second in-pixel TFT 9b (first in-pixel TFT 9a) having a top gate structure of each subpixel P in the display region D includes a third semiconductor layer 12b formed of a first semiconductor film made of an oxide semiconductor, a second gate electrode 14b provided on the third semiconductor layer 12b via a first gate insulating film 13, and a third source electrode 17e and a third drain electrode 17f provided on the second gate insulating film 15 so as to be spaced apart from each other.
  • a third source region 12ba, a third drain region 12bb, and a third channel region 12bc are defined in the third semiconductor layer 12b, and the third source electrode 17e and the third drain electrode 17f are electrically connected to the third source region 12ba and the third drain region 12bb of the third semiconductor layer 12b, respectively.
  • the light-emitting layer 3 of the organic EL layer 33 of the organic EL element 35 is appropriately caused to emit light via the first in-pixel TFT 9a and the second in-pixel TFT 9b, thereby enabling an image to be displayed in the display region D.
  • each extra-pixel TFT 9d provided in the frame region F includes a first semiconductor layer 12a formed of a first semiconductor film made of an oxide semiconductor, a second semiconductor layer 16a formed of a second semiconductor film made of an oxide semiconductor, a first gate electrode 14a provided on the first semiconductor layer 12a and the second semiconductor layer 16a via a first gate insulating film 13 and a second gate insulating film 15, and a first source electrode 17a and a first drain electrode 17b provided on the second semiconductor layer 16a so as to be spaced apart from each other.
  • the first semiconductor layer 12a is provided with a first source region 12aa, a first drain region 12ab, and a first channel region 12ac
  • the second semiconductor layer 16a is provided with a second source region 16aa, a second drain region 16ab, and a second channel region 16ac.
  • the first source electrode 17a is electrically connected to the first source region 12aa of the first semiconductor layer 12a and the second source region 16aa of the second semiconductor layer 16a
  • the first drain electrode 17b is electrically connected to the first drain region 12ab of the first semiconductor layer 12a and the second drain region 16ab of the second semiconductor layer 16a.
  • the organic EL display device 50a uses only oxide semiconductors to form the first in-pixel TFT 9a, the second in-pixel TFT 9b, and the out-of-pixel TFT 9d, which can simplify the manufacturing process. Therefore, the on-current of the TFT can be improved by using a semiconductor layer made of an oxide semiconductor instead of a semiconductor layer made of a polysilicon semiconductor.
  • an extra-pixel TFT 9d having a double channel structure of a first semiconductor layer 12a and a second semiconductor layer 16a is provided, so that the on-current can be improved without increasing the area occupied by the TFT. Furthermore, since the area occupied by the extra-pixel TFT 9d in the frame region F can be reduced, the width of the frame region F can be narrowed.
  • the channel length (L) of the first semiconductor layer 12a and the channel length (L) of the second semiconductor layer 16a are different from each other, so that it is possible to configure a TFT having different characteristics on the first semiconductor layer 12a side and the second semiconductor layer 16a side.
  • Fig. 15 shows a second embodiment of a TFT and a display device including the same according to the present invention.
  • Fig. 15 is a cross-sectional view of an organic EL display device 50b of this embodiment, and corresponds to Fig. 3 described in the first embodiment.
  • the same parts as those in Figs. 1 to 14 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • an organic EL display device 50a is illustrated in which a second in-pixel TFT 9b (first in-pixel TFT 9a) with a top gate structure is provided, whereas in the present embodiment, an organic EL display device 50b is illustrated in which a second in-pixel TFT 9bb (first in-pixel TFT 9a) with a bottom gate structure is provided.
  • the organic EL display device 50b like the organic EL display device 50a of the first embodiment, includes, for example, a rectangular display area D for displaying images, and a frame area F arranged around the periphery of the display area D.
  • the organic EL display device 50b includes a resin substrate 10 provided as a base substrate, a TFT layer 30b provided on the resin substrate 10, an organic EL element layer 40 provided as a light emitting element layer on the TFT layer 30b, and a sealing film 45 provided on the organic EL element layer 40.
  • the TFT layer 30b includes a base coat film 11 provided on a resin substrate 10, a plurality of first in-pixel TFTs 9a (see FIG. 5), a plurality of second in-pixel TFTs 9bb, a plurality of capacitors 9c (see FIG. 5), and a plurality of extra-pixel TFTs 9d provided on the base coat film 11, and a protective insulating film 18 and a planarizing film 19 provided in order on each of the first in-pixel TFTs 9a, each of the second in-pixel TFTs 9bb, each of the capacitors 9c, and each of the extra-pixel TFTs 9d.
  • the TFT layer 30b In the TFT layer 30b, one each of the first in-pixel TFTs 9a, the second in-pixel TFTs 9bb, and the capacitors 9c are provided in each subpixel P (see FIG. 5).
  • the TFT layer 30b includes a plurality of gate lines 14g, a plurality of source lines 17f, and a plurality of power lines 17g, similar to the TFT layer 30a of the first embodiment.
  • the TFT layer 30b similarly to the TFT layer 30a of the first embodiment, as shown in FIG.
  • a base coat film 11 a first semiconductor film, a first gate insulating film (first inorganic insulating film) 13, a first metal film, a second gate insulating film (second inorganic insulating film) 15, a second semiconductor film, a second metal film, a protective insulating film 18, and a planarizing film 19 are laminated in this order on a resin substrate 10.
  • the first in-pixel TFT 9a is electrically connected to the corresponding gate line 14g and source line 17f in each subpixel P, similar to the TFT layer 30a in the first embodiment. Also, the first in-pixel TFT 9a is provided as a second TFT, similar to the second in-pixel TFT 9bb described later, and includes a third semiconductor layer (16b), a second gate electrode (14b), a third source electrode (17eb) and a third drain electrode (17fb).
  • the second in-pixel TFT 9bb is electrically connected to the corresponding first in-pixel TFT 9a and power supply line 17g in each subpixel P, similar to the TFT layer 30a in the first embodiment.
  • the second in-pixel TFT 9bb is provided as a second TFT, comprising a second gate electrode 14b provided on the first gate insulating film 13, a third semiconductor layer 16b provided on the second gate electrode 14b via the second gate insulating film 15, and a third source electrode 17eb and a third drain electrode 17fb provided on the third semiconductor layer 16b so as to be spaced apart from each other.
  • the third semiconductor layer 16b is formed of the second semiconductor film made of an oxide semiconductor such as an In-Ga-Zn-O system, and as shown in FIG. 15, includes a third source region 16ba and a third drain region 16bb that are spaced apart from each other, and a third channel region 16bc that is defined between the third source region 16ba and the third drain region 16bb.
  • the second gate electrode 14b is provided so as to overlap the third channel region 16bc of the third semiconductor layer 16b, and is configured to control the conduction between the third source region 16ba and the third drain region 16bb of the third semiconductor layer 16b.
  • the third source electrode 17eb and the third drain electrode 17fb are laminated on the third source region 16ba and the third drain region 16bb as shown in FIG. 15, and are electrically connected to the third source region 16ba and the third drain region 16bb of the third semiconductor layer 16b, respectively.
  • the third source electrode 17eb and the third drain electrode 17fb are formed of the second metal film, similar to the source line 17f and the power line 17g.
  • the third drain electrode 17fb of the second in-pixel TFT 9b is electrically connected to the first electrode 31 through a contact hole formed in the laminate film of the protective insulating film 18 and the planarization film 19 as shown in FIG. 15.
  • the organic EL display device 50b configured as described above is flexible, like the organic EL display device 50 of the first embodiment described above, and in each sub-pixel P, an image is displayed by appropriately emitting light from the light-emitting layer 3 of the organic EL layer 33 via the first in-pixel TFT 9a and the second in-pixel TFT 9bb.
  • the organic EL display device 50b of this embodiment can be manufactured by not forming the third semiconductor layer 12b when forming the first semiconductor layer 12a in the TFT layer formation step in the manufacturing method of the organic EL display device 50a of the first embodiment described above, but forming the third semiconductor layer 16b when forming the second semiconductor layer 16a, and forming the third source electrode 17eb and the third drain electrode 17fb when forming the first source electrode 17a and the first drain electrode 17b.
  • the second in-pixel TFT 9bb (first in-pixel TFT 9a) having a bottom gate structure of each subpixel P in the display region D includes a second gate electrode 14b provided on the first gate insulating film 13, a third semiconductor layer 16b provided on the second gate electrode 14b via the second gate insulating film 15 and formed of a second semiconductor film made of an oxide semiconductor, and a third source electrode 17eb and a third drain electrode 17fb provided on the third semiconductor layer 16b so as to be spaced apart from each other.
  • a third source region 16ba, a third drain region 16bb, and a third channel region 16bc are defined in the third semiconductor layer 16b, and the third source electrode 17eb and the third drain electrode 17fb are electrically connected to the third source region 16ba and the third drain region 16bb of the third semiconductor layer 16b, respectively.
  • the light-emitting layer 3 of the organic EL layer 33 of the organic EL element 35 is appropriately caused to emit light via the first in-pixel TFT 9a and the second in-pixel TFT 9bb, thereby enabling an image to be displayed in the display region D.
  • each extra-pixel TFT 9d provided in the frame region F includes a first semiconductor layer 12a formed of a first semiconductor film made of an oxide semiconductor, a second semiconductor layer 16a formed of a second semiconductor film made of an oxide semiconductor, a first gate electrode 14a provided on the first semiconductor layer 12a and the second semiconductor layer 16a via a first gate insulating film 13 and a second gate insulating film 15, and a first source electrode 17a and a first drain electrode 17b provided on the second semiconductor layer 16a so as to be spaced apart from each other.
  • the first semiconductor layer 12a is provided with a first source region 12aa, a first drain region 12ab, and a first channel region 12ac
  • the second semiconductor layer 16a is provided with a second source region 16aa, a second drain region 16ab, and a second channel region 16ac.
  • the first source electrode 17a is electrically connected to the first source region 12aa of the first semiconductor layer 12a and the second source region 16aa of the second semiconductor layer 16a
  • the first drain electrode 17b is electrically connected to the first drain region 12ab of the first semiconductor layer 12a and the second drain region 16ab of the second semiconductor layer 16a.
  • the organic EL display device 50b uses only oxide semiconductors to form the first in-pixel TFT 9a, the second in-pixel TFT 9bb, and the out-of-pixel TFT 9d, which can simplify the manufacturing process. Therefore, the on-current of the TFT can be improved by using a semiconductor layer made of an oxide semiconductor instead of a semiconductor layer made of a polysilicon semiconductor.
  • an extra-pixel TFT 9d having a double channel structure of a first semiconductor layer 12a and a second semiconductor layer 16a is provided, so that the on-current can be improved without increasing the area occupied by the TFT. Furthermore, since the area occupied by the extra-pixel TFT 9d in the frame region F can be reduced, the width of the frame region F can be narrowed.
  • the channel length (L) of the first semiconductor layer 12a and the channel length (L) of the second semiconductor layer 16a are different from each other, so that it is possible to configure a TFT having different characteristics on the first semiconductor layer 12a side and the second semiconductor layer 16a side.
  • Third Embodiment 16 and 17 show a third embodiment of a TFT and a display device including the same according to the present invention.
  • Fig. 16 is a cross-sectional view of an organic EL display device 50c of this embodiment, and corresponds to Fig. 3 described in the first embodiment.
  • Fig. 17 is a plan view of an extra-pixel TFT 9dc constituting the organic EL display device 50c, and corresponds to Fig. 4 described in the first embodiment.
  • an organic EL display device 50a is illustrated in which the second source electrode and the second drain electrode electrically connected to the second source region 16ca and the second drain region 16cb, respectively, in the extra-pixel TFT 9d are integrally provided with the first source electrode 17a and the first drain electrode 17b.
  • an organic EL display device 50c is illustrated in which the second source electrode 17c and the second drain electrode 17d electrically connected to the second source region 16ca and the second drain region 16cb, respectively, in the extra-pixel TFT 9dc are provided separately from the first source electrode 17ac and the first drain electrode 17bc.
  • the organic EL display device 50c like the organic EL display device 50a of the first embodiment, includes, for example, a rectangular display area D for displaying images, and a frame area F arranged around the periphery of the display area D.
  • the organic EL display device 50c includes a resin substrate 10 provided as a base substrate, a TFT layer 30c provided on the resin substrate 10, an organic EL element layer 40 provided as a light emitting element layer on the TFT layer 30c, and a sealing film 45 provided on the organic EL element layer 40.
  • the TFT layer 30c includes a base coat film 11 provided on a resin substrate 10, a plurality of first in-pixel TFTs 9a (see FIG. 5), a plurality of second in-pixel TFTs 9b, a plurality of capacitors 9c (see FIG. 5) and a plurality of extra-pixel TFTs 9dc provided on the base coat film 11, and a protective insulating film 18 and a planarizing film 19 provided in sequence on each of the first in-pixel TFTs 9a, each of the second in-pixel TFTs 9b, each of the capacitors 9c and each of the extra-pixel TFTs 9dc.
  • each sub-pixel P includes one first in-pixel TFT 9a, one second in-pixel TFT 9b and one capacitor 9c (see FIG. 5).
  • the TFT layer 30c is provided with a plurality of gate lines 14g, a plurality of source lines 17f, and a plurality of power lines 17g, similar to the TFT layer 30a of the first embodiment.
  • the TFT layer 30c similar to the TFT layer 30a of the first embodiment, as shown in FIG.
  • a base coat film 11 a first semiconductor film, a first gate insulating film (first inorganic insulating film) 13, a first metal film, a second gate insulating film (second inorganic insulating film) 15, a second semiconductor film, a second metal film, a protective insulating film 18, and a planarizing film 19 are laminated in this order on a resin substrate 10.
  • the extra-pixel TFT 9dc includes a first semiconductor layer 12a provided on the base coat film 11, a second semiconductor layer 16c provided on the second gate insulating film 15, a first gate electrode 14a provided on the first semiconductor layer 12a and the second semiconductor layer 16c via the first gate insulating film 13 and the second gate insulating film 15, a first source electrode 17ac and a first drain electrode 17bc provided on the second gate insulating film 15 so as to be spaced apart from each other, and a second source electrode 17c and a second drain electrode 17d provided on the second semiconductor layer 16c so as to be spaced apart from each other, and is provided as a first TFT constituting a drive circuit M (e.g., a gate driver, etc.).
  • a drive circuit M e.g., a gate driver, etc.
  • the second semiconductor layer 16c is formed of the second semiconductor film made of an oxide semiconductor such as an In-Ga-Zn-O system.
  • the second semiconductor layer 16c includes a second source region 16ca and a second drain region 16cb that are defined to be spaced apart from each other, and a second channel region 16cc defined between the second source region 16ca and the second drain region 16cb.
  • the channel width (length in the Y direction in the figure) of the second semiconductor layer 16c is different from the channel width (length in the Y direction in the figure) of the first semiconductor layer 12a as shown in FIG. 17, and is larger than the channel width of the first semiconductor layer 12a.
  • the channel length of the first semiconductor layer 12a (the horizontal length in the figure (the length in the X direction in FIG. 17)) is longer than the channel length of the second semiconductor layer 16c (the horizontal length in the figure (the length in the X direction in FIG. 17)).
  • the first gate electrode 14a is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a and the second channel region 16cc of the second semiconductor layer 16c, and is configured to control the conduction between the first source region 12aa and the first drain region 12ab of the first semiconductor layer 12a, and the conduction between the second source region 16ca and the second drain region 16cb of the second semiconductor layer 16c.
  • the first source electrode 17ac and the first drain electrode 17bc are electrically connected to the first source region 12aa and the first drain region 12ab of the first semiconductor layer 12a through the first contact hole Ha and the second contact hole Hb formed in the laminate film of the first gate insulating film 13 and the second gate insulating film 15, respectively.
  • the first source electrode 17ca and the first drain electrode 17cb, as well as the second source electrode 17c and the second drain electrode 17d described later, are formed of a second metal film, similar to the source line 17f, the power line 17g, the third source electrode 17e, and the third drain electrode 17f.
  • the second source electrode 17c and the second drain electrode 17d are stacked on the second source region 16ca and the second drain region 16cb, and are electrically connected to the second source region 16ca and the second drain region 16cb of the second semiconductor layer 16c, respectively.
  • the organic EL display device 50c configured as described above is flexible, like the organic EL display device 50 of the first embodiment described above, and in each sub-pixel P, an image is displayed by appropriately emitting light from the light-emitting layer 3 of the organic EL layer 33 via the first pixel TFT 9a and the second pixel TFT 9b.
  • the organic EL display device 50c of this embodiment can be manufactured by forming the first source electrode 17ac, the first drain electrode 17bc, the second source electrode 17c, and the second drain electrode 17d when forming the first source electrode 17a and the first drain electrode 17b in the TFT layer formation step in the manufacturing method of the organic EL display device 50a of the first embodiment described above.
  • the second in-pixel TFT 9b (first in-pixel TFT 9a) having a top gate structure of each subpixel P in the display region D includes a third semiconductor layer 12b formed of a first semiconductor film made of an oxide semiconductor, a second gate electrode 14b provided on the third semiconductor layer 12b via a first gate insulating film 13, and a third source electrode 17e and a third drain electrode 17f provided spaced apart from each other on the second gate insulating film 15.
  • a third source region 12ba, a third drain region 12bb, and a third channel region 12bc are defined in the third semiconductor layer 12b, and the third source electrode 17e and the third drain electrode 17f are electrically connected to the third source region 12ba and the third drain region 12bb of the third semiconductor layer 12b, respectively.
  • the light-emitting layer 3 of the organic EL layer 33 of the organic EL element 35 is appropriately caused to emit light via the first in-pixel TFT 9a and the second in-pixel TFT 9b, thereby enabling image display in the display region D.
  • each extra-pixel TFT 9dc provided in the frame region F includes a first semiconductor layer 12a formed of a first semiconductor film made of an oxide semiconductor, a second semiconductor layer 16c formed of a second semiconductor film made of an oxide semiconductor, a first gate electrode 14a provided on the first semiconductor layer 12a and the second semiconductor layer 16c via a first gate insulating film 13 and a second gate insulating film 15, a first source electrode 17ac and a first drain electrode 17bc provided on the second gate insulating film 15 so as to be spaced apart from each other, and a second source electrode 17c and a second drain electrode 17d provided on the second semiconductor layer 16c so as to be spaced apart from each other.
  • a first source region 12aa, a first drain region 12ab, and a first channel region 12ac are defined in the first semiconductor layer 12a
  • a second source region 16ca, a second drain region 16cb, and a second channel region 16cc are defined in the second semiconductor layer 16c.
  • the first source electrode 17ac is electrically connected to the first source region 12aa of the first semiconductor layer 12a
  • the second source electrode 17c is electrically connected to the second source region 16ca of the second semiconductor layer 16c
  • the first drain electrode 17bc is electrically connected to the first drain region 12ab of the first semiconductor layer 12a
  • the second drain electrode 17d is electrically connected to the second drain region 16cb of the second semiconductor layer 16c.
  • the out-of-pixel TFTs 9dc when the first source electrode 17ac and the second source electrode 17c are electrically connected to each other and the first drain electrode 17bc and the second drain electrode 17d are electrically connected to each other, when each of the out-of-pixel TFTs 9dc is turned on, a channel current flows through both the first channel region 12ac of the first semiconductor layer 12a and the second channel region 16cc of the second semiconductor layer 16c, so that the on-current can be improved.
  • the organic EL display device 50c uses only an oxide semiconductor to form the first in-pixel TFT 9a, the second in-pixel TFT 9b, and the out-of-pixel TFT 9dc, so that the manufacturing process can be simplified. Therefore, the on-current of the TFT can be improved by using a semiconductor layer made of an oxide semiconductor without using a semiconductor layer made of a polysilicon semiconductor.
  • an extra-pixel TFT 9dc having a double channel structure of a first semiconductor layer 12a and a second semiconductor layer 16c is provided, so that the on-current can be improved without increasing the area occupied by the TFT. Furthermore, since the area occupied by the extra-pixel TFT 9dc in the frame region F can be reduced, the width of the frame region F can be narrowed.
  • the channel length (L) of the first semiconductor layer 12a and the channel length (L) of the second semiconductor layer 16c are different from each other, and the channel width (W) of the first semiconductor layer 12a and the channel width (W) of the second semiconductor layer 16c are different from each other, so that it is possible to configure a TFT having different characteristics on the first semiconductor layer 12a side and the second semiconductor layer 16c side.
  • the organic EL layer has a five-layer stacked structure including a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer.
  • the organic EL layer may have a three-layer stacked structure including, for example, a hole injection layer/hole transport layer, a light-emitting layer, and an electron transport layer/electron injection layer.
  • an organic EL display device in which the first electrode is an anode and the second electrode is a cathode is exemplified, but the present invention can also be applied to an organic EL display device in which the layered structure of the organic EL layer is inverted, and the first electrode is a cathode and the second electrode is an anode.
  • an organic EL display device is exemplified in which the electrode of the TFT connected to the first electrode is the drain electrode, but the present invention can also be applied to an organic EL display device in which the electrode of the TFT connected to the first electrode is called the source electrode.
  • an organic EL display device has been described as an example of a display device, but the present invention can be applied to a display device having a plurality of light-emitting elements driven by electric current, for example, a display device having QLEDs (Quantum-dot light emitting diodes), which are light-emitting elements that use a quantum dot-containing layer.
  • QLEDs Quantum-dot light emitting diodes
  • the present invention is useful for TFTs and flexible display devices.

Landscapes

  • Electroluminescent Light Sources (AREA)

Abstract

酸化物半導体からなる第１及び第２半導体層（１２ａ，１６ａ）と、第１及び第２半導体層（１２ａ，１６ａ）に第１及び第２無機絶縁膜（１３，１５）を介して設けられたゲート電極（１４ａ）と、第１半導体層（１２ａ）の第１ソース領域（１２ａａ）及び第２半導体層（１６ａ）の第２ソース領域（１６ａａ）に電気的に接続されたソース電極（１７ａ）と、ソース電極（１７ａ）と離間するように設けられ、第１半導体層（１２ａ）の第１ドレイン領域（１２ａｂ）及び第２半導体層（１６ａ）の第２ドレイン領域（１６ａｂ）に電気的に接続されたドレイン電極（１７ｂ）とを備えている。

Description

薄膜トランジスタ及び表示装置
　本発明は、薄膜トランジスタ及び表示装置に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報
　ところで、上記特許文献１に開示されたハイブリッド構造を有する表示装置では、ポリシリコン半導体からなる半導体層を備えたＴＦＴにおいて、ポリシリコン半導体の特性によりオン電流を高くすることができるものの、ポリシリコン半導体からなる半導体層と、酸化物半導体からなる半導体層とを同一基板上に形成するために、製造プロセスが複雑になるので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ポリシリコン半導体からなる半導体層を用いずに酸化物半導体からなる半導体層を用いて、ＴＦＴのオン電流を向上させることにある。
　上記目的を達成するために、本発明に係る薄膜トランジスタは、互いに離間するように第１ソース領域及び第１ドレイン領域が規定されて該第１ソース領域及び該第１ドレイン領域の間に第１チャネル領域が規定された酸化物半導体からなる第１半導体層と、互いに離間するように第２ソース領域及び第２ドレイン領域が規定されて該第２ソース領域及び該第２ドレイン領域の間に第２チャネル領域が規定された酸化物半導体からなる第２半導体層と、上記第１半導体層及び上記第２半導体層に第１無機絶縁膜及び第２無機絶縁膜を介して設けられたゲート電極と、上記第１ソース領域及び上記第２ソース領域に電気的に接続されたソース電極と、上記ソース電極と離間するように設けられ、上記第１ドレイン領域及び上記第２ドレイン領域に電気的に接続されたドレイン電極とを備えていることを特徴とする。
　また、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、酸化物半導体からなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、酸化物半導体からなる第２半導体膜、及び第２金属膜が順に積層された薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層と、上記第２半導体膜により形成された第２半導体層とを有する第１薄膜トランジスタが表示領域の周囲の額縁領域に設けられ、上記第１半導体膜又は上記第２半導体膜により形成された第３半導体層を有する第２薄膜トランジスタが上記表示領域を構成するサブ画素毎に設けられ、上記第１薄膜トランジスタは、互いに離間するように第１ソース領域及び第１ドレイン領域が規定されて該第１ソース領域及び該第１ドレイン領域の間に第１チャネル領域が規定された上記第１半導体層と、互いに離間するように第２ソース領域及び第２ドレイン領域が規定されて該第２ソース領域及び該第２ドレイン領域の間に第２チャネル領域が規定された上記第２半導体層と、上記第１半導体層及び上記第２半導体層に上記第１無機絶縁膜及び上記第２無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極と、互いに離間するように上記第２金属膜により設けられ、上記第１ソース領域及び上記第１ドレイン領域に電気的にそれぞれ接続された第１ソース電極及び第１ドレイン電極と、互いに離間するように上記第２金属膜により設けられ、上記第２ソース領域及び上記第２ドレイン領域に電気的にそれぞれ接続された第２ソース電極及び第２ドレイン電極とを備えていることを特徴とする。
　本発明によれば、ポリシリコン半導体からなる半導体層を用いずに酸化物半導体からなる半導体層を用いて、ＴＦＴのオン電流を向上させることができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、図１中のIII－III線に沿った有機ＥＬ表示装置の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する画素外ＴＦＴの平面図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の等価回路図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層の断面図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置のＴＦＴ層を形成するＴＦＴ層形成工程の一部を示す断面図である。 図８は、図７に続くＴＦＴ層形成工程の一部を示す断面図である。 図９は、図８に続くＴＦＴ層形成工程の一部を示す断面図である。 図１０は、図９に続くＴＦＴ層形成工程の一部を示す断面図である。 図１１は、図１０に続くＴＦＴ層形成工程の一部を示す断面図である。 図１２は、図１１に続くＴＦＴ層形成工程の一部を示す断面図である。 図１３は、図１２に続くＴＦＴ層形成工程の一部を示す断面図である。 図１４は、図１３に続くＴＦＴ層形成工程の一部を示す断面図である。 図１５は、本発明の第２の実施形態に係る有機ＥＬ表示装置の断面図であり、図３に相当する図である。 図１６は、本発明の第３の実施形態に係る有機ＥＬ表示装置の断面図であり、図３に相当する図である。 図１７は、本発明の第３の実施形態に係る有機ＥＬ表示装置を構成する画素外ＴＦＴの平面図であり、図４に相当する図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図１４は、本発明に係るＴＦＴ及びそれを備えた表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０ａの概略構成を示す平面図である。また、図２は、有機ＥＬ表示装置５０ａの表示領域Ｄの平面図である。また、図３は、図１中のIII－III線に沿った有機ＥＬ表示装置５０ａの断面図である。また、図４は、有機ＥＬ表示装置５０ａを構成する画素外ＴＦＴ９ｄの平面図である。また、図５は、有機ＥＬ表示装置５０ａを構成するＴＦＴ層３０ａの等価回路図である。また、図６は、有機ＥＬ表示装置５０ａを構成する有機ＥＬ層３３の断面図である。
　有機ＥＬ表示装置５０ａは、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中のＸ方向の正側の端部には、端子部Ｔが一方向（図１中のＹ方向）に延びるように設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中のＹ方向を折り曲げの軸として、例えば、１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中のＹ方向）に延びるように設けられている。また、額縁領域Ｆの図１中のＹ方向の正側の端部及び負側の端部には、駆動回路Ｍが周辺回路として設けられている。
　有機ＥＬ表示装置５０ａは、図３に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１画素内ＴＦＴ９ａ（図５参照）、複数の第２画素内ＴＦＴ９ｂ、複数のキャパシタ９ｃ（図５参照）及び複数の画素外ＴＦＴ９ｄと、各第１画素内ＴＦＴ９ａ、各第２画素内ＴＦＴ９ｂ、各キャパシタ９ｃ及び各画素外ＴＦＴ９ｄ上に順に設けられた保護絶縁膜１８及び平坦化膜１９とを備えている。なお、ＴＦＴ層３０ａでは、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及びキャパシタ９ｃが１つずつ設けられている（図５参照）。
　ＴＦＴ層３０ａには、図２に示すように、図中のＸ方向に互いに平行に延びるように複数のゲート線１４ｇが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中のＹ方向に互いに平行に延びるように複数のソース線１７ｆが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中のＹ方向に互いに平行に延びるように複数の電源線１７ｇが設けられている。なお、各電源線１７ｇは、図２に示すように、各ソース線１７ｆと隣り合うように設けられている。
　ＴＦＴ層３０ａでは、図３に示すように、樹脂基板１０上に、ベースコート膜１１、第１半導体膜、第１ゲート絶縁膜（第１無機絶縁膜）１３、第１金属膜、第２ゲート絶縁膜（第２無機絶縁膜）１５、第２半導体膜、第２金属膜、保護絶縁膜１８及び平坦化膜１９が順に積層されている。ここで、ゲート線１４ｇは、上記第１金属膜により形成されている。また、ソース線１７ｆ及び電源線１７ｇは、上記第２金属膜により形成されている。なお、酸化物半導体からなる上記第１半導体膜及び上記第２半導体膜は、互いに同じ組成の酸化物半導体により構成されていても、互いに異なる組成の酸化物半導体により構成されていてもよい。
　ベースコート膜１１、第１ゲート絶縁膜１３、第２ゲート絶縁膜１５及び保護絶縁膜１８は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁膜の単層膜又は積層膜により構成されている。ここで、ベースコート膜１１の後述する第３半導体層１２ｂ側、第１ゲート絶縁膜１３の第３半導体層１２ｂ側、及び第２ゲート絶縁膜１５の後述する第２半導体層１６ａ側、及び保護絶縁膜１８の第２半導体層１６ａ側は、例えば、酸化シリコン膜により構成されている。
　第１画素内ＴＦＴ９ａは、図５に示すように、各サブ画素Ｐにおいて、対応するゲート線１４ｇ及びソース線１７ｆに電気的に接続されている。また、第１画素内ＴＦＴ９ａは、後述する第２画素内ＴＦＴ９ｂと同様に、第３半導体層（１２ｂ）、第２ゲート電極（１４ｂ）、第３ソース電極（１７ｅ）及び第３ドレイン電極（１７ｆ）を備え、第２ＴＦＴとして設けられている。
　第２画素内ＴＦＴ９ｂは、図５に示すように、各サブ画素Ｐにおいて、対応する第１画素内ＴＦＴ９ａ及び電源線１７ｇに電気的に接続されている。また、第２画素内ＴＦＴ９ｂは、図３に示すように、ベースコート膜１１上に設けられた第３半導体層１２ｂと、第３半導体層１２ｂ上に第１ゲート絶縁膜１３を介して設けられた第２ゲート電極１４ｂと、第２ゲート絶縁膜１５上に互いに離間するように設けられた第３ソース電極１７ｅ及び第３ドレイン電極１７ｆとを備え、第２ＴＦＴとして設けられている。
　第３半導体層１２ｂは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる上記第１半導体膜により形成され、図３に示すように、互いに離間するように規定された第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂと、第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂの間に規定された第３チャネル領域１２ｂｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は、特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第２ゲート電極１４ｂは、図３に示すように、第３半導体層１２ｂの第３チャネル領域１２ｂｃに重なるように設けられ、第３半導体層１２ｂの第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂの間の導通を制御するように構成されている。ここで、第２ゲート電極１４ｂは、ゲート線１４ｇと同様に、第１金属膜により形成されている。
　第３ソース電極１７ｅ及び第３ドレイン電極１７ｆは、図３に示すように、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５の積層膜に形成された第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを介して第３半導体層１２ｂの第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂに電気的にそれぞれ接続されている。ここで、第３ソース電極１７ｅ及び第３ドレイン電極１７ｆは、ソース線１７ｆ及び電源線１７ｇと同様に、第２金属膜により形成されている。なお、第２画素内ＴＦＴ９ｂの第３ドレイン電極１７ｆは、図３に示すように、保護絶縁膜１８及び平坦化膜１９の積層膜に形成されたコンタクトホールを介して、後述する第１電極３１に電気的に接続されている。
　キャパシタ９ｃは、図５に示すように、各サブ画素Ｐにおいて、対応する第１画素内ＴＦＴ９ａ及び電源線１７ｇに電気的に接続されている。ここで、キャパシタ９ｃは、例えば、第１金属膜により形成された下側導電層と、第２金属膜により形成された上側導電層と、それらの下側導電層及び上側導電層の間に設けられた第２ゲート絶縁膜１５とを備えている。なお、下側導電層及び上側導電層は、例えば、第１画素内ＴＦＴ９ａの第３ドレイン電極（１７ｆ）及び電源線１７ｇに電気的にそれぞれ接続されている。
　画素外ＴＦＴ９ｄは、図３及び図４に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第２ゲート絶縁膜１５上に設けられた第２半導体層１６ａと、第１半導体層１２ａ及び第２半導体層１６ａに第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介してゲート電極として設けられた第１ゲート電極１４ａと、第２半導体層１６ａ上に互いに離間するようにソース電極及びドレイン電極としてそれぞれ設けられた第１ソース電極１７ａ及び第１ドレイン電極１７ｂとを備え、駆動回路Ｍ（例えば、ゲートドライバ等）を構成する第１ＴＦＴとして設けられている。
　第１半導体層１２ａは、第３半導体層１２ｂと同様に、第１半導体膜により形成されている。また、第１半導体層１２ａは、図３に示すように、互いに離間するように規定された第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂと、第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第２半導体層１６ａは、第１半導体層１２ａ及び第３半導体層１２ｂと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる上記第２半導体膜により形成されている。また、第２半導体層１６ａは、図３に示すように、互いに離間するように規定された第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂと、第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂの間に規定された第２チャネル領域１６ａｃとを備えている。ここで、第２半導体層１６ａのチャネル幅（図中のＹ方向の長さ）は、図４に示すように、第１半導体層１２ａのチャネル幅（図中のＹ方向の長さ）と同じになっている。なお、図４では、互いに揃う第１半導体層１２ａの上辺及び下辺と、第２半導体層１６ａの上辺及び下辺とをそれぞれ示すため、第２半導体層１６ａの上辺及び下辺を第１半導体層１２ａの上辺及び下辺よりも若干内側に描いている。また、第１半導体層１２ａのチャネル長（図中の横方向の長さ（図４中のＸ方向の長さ））は、図３に示すように、第２半導体層１６ａのチャネル長（図中の横方向の長さ（図４中のＸ方向の長さ））よりも長くなっている。
　第１ゲート電極１４ａは、図３及び図４に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃ及び第２半導体層１６ａの第２チャネル領域１６ａｃに重なるように設けられ、第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂの間の導通、並びに第２半導体層１６ａの第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂの間の導通を制御するように構成されている。ここで、第１ゲート電極１４ａは、ゲート線１４ｇ及び第２ゲート電極１４ｂと同様に、第１金属膜により形成されている。
　第１ソース電極１７ａ及び第１ドレイン電極１７ｂは、図３及び図４に示すように、第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂ上に積層されて第２半導体層１６ａの第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂに電気的にそれぞれ接続されていると共に、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５の積層膜に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂに電気的にそれぞれ接続されている。ここで、第１ソース電極１７ａ及び第１ドレイン電極１７ｂは、ソース線１７ｆ、電源線１７ｇ、第３ソース電極１７ｅ及び第３ドレイン電極１７ｆと同様に、第２金属膜により形成されている。
　平坦化膜１９は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂等の有機樹脂材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、後述する各有機ＥＬ素子３５の第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図３に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０ａの平坦化膜２３上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、図３に示すように、保護絶縁膜１８及び平坦化膜１９の積層膜に形成されたコンタクトホールを介して、各サブ画素Ｐの第２画素内ＴＦＴ９ｂの第３ドレイン電極１７ｆに電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　有機ＥＬ層３３は、図６に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。
　第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。
　有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　また、有機ＥＬ表示装置５０ａは、図３に示すように、額縁領域Ｆにおいて、平坦化膜１９上に、導電層３１ｂを介して、図中上方に突出するように、島状に設けられた複数の周辺フォトスペーサ３２ｂを備えている。ここで、各周辺フォトスペーサ３２ｂは、エッジカバー３２と同一材料により同一層に形成されている。また、導電層３１ｂは、第１電極３１と同一材料により同一層に形成されている。
　また、有機ＥＬ表示装置５０ａは、額縁領域Ｆにおいて、表示領域Ｄを囲むように枠状に設けられた第１堰き止め壁と、その第１堰き止め壁の周囲に枠状に設けられた第２堰き止め壁とを備えている。ここで、第１堰き止め壁及び第２堰き止め壁は、例えば、平坦化膜１９と同一材料により同一層に形成された下側樹脂層と、その下側樹脂層上に設けられ、エッジカバー３２と同一材料により同一層に形成された上側樹脂層とをそれぞれ備えている。なお、第１堰き止め壁は、封止膜４５の有機封止膜４２の外周端部に重なるように設けられ、有機封止膜４２となるインクの拡がりを抑制するように構成されている。
　上述した有機ＥＬ表示装置５０ａは、各サブ画素Ｐにおいて、ゲート線１４ｇを介して第１画素内ＴＦＴ９ａにゲート信号を入力することにより、第１画素内ＴＦＴ９ａをオン状態にし、ソース線１７ｆを介して第２画素内ＴＦＴ９ｂの第２ゲート電極１４ｂ及びキャパシタ９ｃにデータ信号を書き込み、第２画素内ＴＦＴ９ｂのゲート電圧に応じた電源線１７ｇからの電流が有機ＥＬ素子３５に供給されることにより、有機ＥＬ素子３５の有機ＥＬ層３３の発光層３が発光して、画像表示を行うように構成されている。なお、有機ＥＬ表示装置５０ａでは、第１画素内ＴＦＴ９ａがオフ状態になっても、第２画素内ＴＦＴ９ｂのゲート電圧がキャパシタ９ｃによって保持されるので、次のフレームのゲート信号が入力されるまで発光層３による発光が維持される。
　次に、本実施形態の有機ＥＬ表示装置５０ａの製造方法について、図面を用いて説明する。ここで、図７～図１４は、有機ＥＬ表示装置５０ａのＴＦＴ層３０ａを形成するＴＦＴ層形成工程の一部を連続的に示す断面図である。なお、本実施形態の有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４膜（厚さ３０ｎｍ程度）等の酸化物半導体からなる第１半導体膜を成膜した後に、その第１半導体膜をパターニングすることにより、図７に示すように、第１半導体層１２ａ及び第３半導体層１２ｂ等を形成する。
　その後、第１半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、図８に示すように、第１ゲート絶縁膜１３を形成する。
　さらに、第１ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ１００ｎｍ程度）等の第１金属膜を成膜した後に、その第１金属膜をパターニングすることにより、図９に示すように、第１ゲート電極１４ａ、第２ゲート電極１４ｂ及びゲート線１４ｇ等を形成する。
　続いて、第１ゲート電極１４ａ等が形成された基板表面に、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）及び酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、図１０に示すように、第２ゲート絶縁膜１５を形成する。なお、第２ゲート絶縁膜１５を形成した後の熱処理により、第１半導体層１２ａの一部を導体化して、第１半導体層１２ａに第１ソース領域１２ａａ、第１ドレイン領域１２ａｂ及び第１チャネル領域１２ａｃが形成されると共に、第３半導体層１２ｂの一部を導体化して、第３半導体層１２ｂに第３ソース領域１２ｂａ、第３ドレイン領域１２ｂｂ及び第３チャネル領域１２ｂｃが形成される。
　その後、第２ゲート絶縁膜１５が形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４膜（厚さ３０ｎｍ程度）等の酸化物半導体からなる第２半導体膜を成膜した後に、その第２半導体膜をパターニングすることにより、図１１に示すように、第２半導体層１６ａ等を形成する。
　さらに、第２半導体層１６ａ等が形成された基板表面において、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を適宜パターニングすることにより、図１２に示すように、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成する。
　続いて、第１コンタクトホールＨａ等が形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ２００ｎｍ程度）等を順に成膜して第２金属膜を形成した後に、その第２金属膜をパターニングすることにより、図１３に示すように、第１ソース電極１７ａ、第１ドレイン電極１７ｂ、第３ソース電極１７ｅ、第３ドレイン電極１７ｆ、ソース線１７ｆ及び電源線１７ｇ等を形成する。
　さらに、第１ソース電極１７ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜して、保護絶縁膜１８を形成した後に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、コンタクトホールを有する平坦化膜１９を形成する。なお、保護絶縁膜１８を形成した後の熱処理により、第２半導体層１６ａの一部を導体化して、第２半導体層１６ａに第２ソース領域１６ａａ、第２ドレイン領域１６ａｂ及び第２チャネル領域１６ａｃが形成される。
　最後に、平坦化膜１９のコンタクトホールから露出する保護絶縁膜１８を除去することにより、図１４に示すように、そのコンタクトホールを第２画素内ＴＦＴ９ｂの第３ドレイン電極１７ｆに到達させる。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの平坦化膜１９上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成することにより、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　さらに、有機封止膜４２が形成された基板に対して、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、さらに、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０ａを製造することができる。
　以上説明したように、本実施形態の画素外ＴＦＴ９ｄを備えた有機ＥＬ表示装置５０ａによれば、表示領域Ｄの各サブ画素Ｐのトップゲート構造を有する第２画素内ＴＦＴ９ｂ（第１画素内ＴＦＴ９ａ）が、酸化物半導体からなる第１半導体膜により形成された第３半導体層１２ｂと、第３半導体層１２ｂ上に第１ゲート絶縁膜１３を介して設けられた第２ゲート電極１４ｂと、第２ゲート絶縁膜１５上に互いに離間するように設けられた第３ソース電極１７ｅ及び第３ドレイン電極１７ｆとを備えている。ここで、第３半導体層１２ｂには、第３ソース領域１２ｂａ、第３ドレイン領域１２ｂｂ及び第３チャネル領域１２ｂｃが規定され、第３ソース電極１７ｅ及び第３ドレイン電極１７ｆが第３半導体層１２ｂの第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂに電気的にそれぞれ接続されている。これにより、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂを介して有機ＥＬ素子３５の有機ＥＬ層３３の発光層３を適宜発光させることにより、表示領域Ｄで画像表示を行うことができる。また、額縁領域Ｆに設けられた各画素外ＴＦＴ９ｄが、酸化物半導体からなる第１半導体膜により形成された第１半導体層１２ａと、酸化物半導体からなる第２半導体膜により形成された第２半導体層１６ａと、第１半導体層１２ａ及び第２半導体層１６ａに第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介して設けられた第１ゲート電極１４ａと、第２半導体層１６ａ上に互いに離間するように設けられた第１ソース電極１７ａ及び第１ドレイン電極１７ｂとを備えている。ここで、第１半導体層１２ａには、第１ソース領域１２ａａ、第１ドレイン領域１２ａｂ及び第１チャネル領域１２ａｃが規定され、第２半導体層１６ａには、第２ソース領域１６ａａ、第２ドレイン領域１６ａｂ及び第２チャネル領域１６ａｃが規定されている。そして、第１ソース電極１７ａが第１半導体層１２ａの第１ソース領域１２ａａ及び第２半導体層１６ａの第２ソース領域１６ａａに電気的に接続され、第１ドレイン電極１７ｂが第１半導体層１２ａの第１ドレイン領域１２ａｂ及び第２半導体層１６ａの第２ドレイン領域１６ａｂに電気的に接続されている。これにより、各画素外ＴＦＴ９ｄがオン状態になると、第１半導体層１２ａの第１チャネル領域１２ａｃと第２半導体層１６ａの第２チャネル領域１６ａｃとの双方にチャネル電流が流れるので、オン電流を向上させることができる。さらに、ポリシリコン半導体を用いたＴＦＴ及び酸化物半導体を用いたＴＦＴが設けられた（製造プロセスが複雑な）ハイブリッド構造を有する有機ＥＬ表示装置とは異なり、有機ＥＬ表示装置５０ａでは、酸化物半導体だけを用いて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及び画素外ＴＦＴ９ｄを形成するので、製造プロセスを簡略化することができる。したがって、ポリシリコン半導体からなる半導体層を用いずに酸化物半導体からなる半導体層を用いて、ＴＦＴのオン電流を向上させることができる。
　また、本実施形態の有機ＥＬ表示装置５０ａによれば、半導体層と重ならない位置に形成されたコンタクトホールを介して、上側のゲート電極と下側のゲート電極とを電気的に接続するダブルゲート構造を有するＴＦＴとは異なり、第１半導体層１２ａと第２半導体層１６ａとのダブルチャネル構造を有する画素外ＴＦＴ９ｄが設けられているので、ＴＦＴの占有面積を増大させることなく、オン電流を向上させることができる。さらに、額縁領域Ｆにおいて、画素外ＴＦＴ９ｄの占有面積を抑制することができるので、額縁領域Ｆの幅を狭くすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ａによれば、ダブルチャネル構造を有する画素外ＴＦＴ９ｄにおいて、第１半導体層１２ａのチャネル長（Ｌ）と第２半導体層１６ａのチャネル長（Ｌ）とが互いに異なっているので、第１半導体層１２ａ側と第２半導体層１６ａ側とで互いに異なる特性を有するＴＦＴを構成することができる。
　《第２の実施形態》
　図１５は、本発明に係るＴＦＴ及びそれを備えた表示装置の第２の実施形態を示している。ここで、図１５は、本実施形態の有機ＥＬ表示装置５０ｂの断面図であり、上記第１の実施形態で説明した図３に相当する図である。なお、以下の各実施形態において、図１～図１４と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、トップゲート構造の第２画素内ＴＦＴ９ｂ（第１画素内ＴＦＴ９ａ）が設けられた有機ＥＬ表示装置５０ａを例示したが、本実施形態では、ボトムゲート構造の第２画素内ＴＦＴ９ｂｂ（第１画素内ＴＦＴ９ａ）が設けられた有機ＥＬ表示装置５０ｂを例示する。
　有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　有機ＥＬ表示装置５０ｂは、図１５に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ｂと、ＴＦＴ層３０ｂ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｂは、図１５に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１画素内ＴＦＴ９ａ（図５参照）、複数の第２画素内ＴＦＴ９ｂｂ、複数のキャパシタ９ｃ（図５参照）及び複数の画素外ＴＦＴ９ｄと、各第１画素内ＴＦＴ９ａ、各第２画素内ＴＦＴ９ｂｂ、各キャパシタ９ｃ及び各画素外ＴＦＴ９ｄ上に順に設けられた保護絶縁膜１８及び平坦化膜１９とを備えている。なお、ＴＦＴ層３０ｂでは、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂｂ及びキャパシタ９ｃが１つずつ設けられている（図５参照）。ここで、ＴＦＴ層３０ｂには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１４ｇ、複数のソース線１７ｆ及び複数の電源線１７ｇが設けられている。また、ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、図１５に示すように、樹脂基板１０上に、ベースコート膜１１、第１半導体膜、第１ゲート絶縁膜（第１無機絶縁膜）１３、第１金属膜、第２ゲート絶縁膜（第２無機絶縁膜）１５、第２半導体膜、第２金属膜、保護絶縁膜１８及び平坦化膜１９が順に積層されている。
　第１画素内ＴＦＴ９ａは、上記第１の実施形態のＴＦＴ層３０ａと同様に、各サブ画素Ｐにおいて、対応するゲート線１４ｇ及びソース線１７ｆに電気的に接続されている。また、第１画素内ＴＦＴ９ａは、後述する第２画素内ＴＦＴ９ｂｂと同様に、第３半導体層（１６ｂ）、第２ゲート電極（１４ｂ）、第３ソース電極（１７ｅｂ）及び第３ドレイン電極（１７ｆｂ）を備え、第２ＴＦＴとして設けられている。
　第２画素内ＴＦＴ９ｂｂは、上記第１の実施形態のＴＦＴ層３０ａと同様に、各サブ画素Ｐにおいて、対応する第１画素内ＴＦＴ９ａ及び電源線１７ｇに電気的に接続されている。また、第２画素内ＴＦＴ９ｂｂは、図１５に示すように、第１ゲート絶縁膜１３上に設けられた第２ゲート電極１４ｂと、第２ゲート電極１４ｂ上に第２ゲート絶縁膜１５を介して設けられた第３半導体層１６ｂと、第３半導体層１６ｂ上に互いに離間するように設けられた第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂとを備え、第２ＴＦＴとして設けられている。
　第３半導体層１６ｂは、画素外ＴＦＴ９ｄの第２半導体層１６ａと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる上記第２半導体膜により形成され、図１５に示すように、互いに離間するように規定された第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂと、第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂの間に規定された第３チャネル領域１６ｂｃとを備えている。
　第２ゲート電極１４ｂは、図１５に示すように、第３半導体層１６ｂの第３チャネル領域１６ｂｃに重なるように設けられ、第３半導体層１６ｂの第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂの間の導通を制御するように構成されている。
　第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂは、図１５に示すように、第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂ上に積層されて第３半導体層１６ｂの第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂに電気的にそれぞれ接続されている。ここで、第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂは、ソース線１７ｆ及び電源線１７ｇと同様に、第２金属膜により形成されている。なお、第２画素内ＴＦＴ９ｂの第３ドレイン電極１７ｆｂは、図１５に示すように、保護絶縁膜１８及び平坦化膜１９の積層膜に形成されたコンタクトホールを介して、第１電極３１に電気的に接続されている。
　上記構成の有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂｂを介して有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、第１半導体層１２ａを形成する際に第３半導体層１２ｂを形成せずに、第２半導体層１６ａを形成する際に、第３半導体層１６ｂを形成し、第１ソース電極１７ａ及び第１ドレイン電極１７ｂを形成する際に、第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂを形成することにより、製造することができる。
　以上説明したように、本実施形態の画素外ＴＦＴ９ｄを備えた有機ＥＬ表示装置５０ｂによれば、表示領域Ｄの各サブ画素Ｐのボトムゲート構造を有する第２画素内ＴＦＴ９ｂｂ（第１画素内ＴＦＴ９ａ）が、第１ゲート絶縁膜１３上に設けられた第２ゲート電極１４ｂと、第２ゲート電極１４ｂ上に第２ゲート絶縁膜１５を介して設けられ、酸化物半導体からなる第２半導体膜により形成された第３半導体層１６ｂと、第３半導体層１６ｂ上に互いに離間するように設けられた第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂとを備えている。ここで、第３半導体層１６ｂには、第３ソース領域１６ｂａ、第３ドレイン領域１６ｂｂ及び第３チャネル領域１６ｂｃが規定され、第３ソース電極１７ｅｂ及び第３ドレイン電極１７ｆｂが第３半導体層１６ｂの第３ソース領域１６ｂａ及び第３ドレイン領域１６ｂｂに電気的にそれぞれ接続されている。これにより、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂｂを介して有機ＥＬ素子３５の有機ＥＬ層３３の発光層３を適宜発光させることにより、表示領域Ｄで画像表示を行うことができる。また、額縁領域Ｆに設けられた各画素外ＴＦＴ９ｄが、酸化物半導体からなる第１半導体膜により形成された第１半導体層１２ａと、酸化物半導体からなる第２半導体膜により形成された第２半導体層１６ａと、第１半導体層１２ａ及び第２半導体層１６ａに第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介して設けられた第１ゲート電極１４ａと、第２半導体層１６ａ上に互いに離間するように設けられた第１ソース電極１７ａ及び第１ドレイン電極１７ｂとを備えている。ここで、第１半導体層１２ａには、第１ソース領域１２ａａ、第１ドレイン領域１２ａｂ及び第１チャネル領域１２ａｃが規定され、第２半導体層１６ａには、第２ソース領域１６ａａ、第２ドレイン領域１６ａｂ及び第２チャネル領域１６ａｃが規定されている。そして、第１ソース電極１７ａが第１半導体層１２ａの第１ソース領域１２ａａ及び第２半導体層１６ａの第２ソース領域１６ａａに電気的に接続され、第１ドレイン電極１７ｂが第１半導体層１２ａの第１ドレイン領域１２ａｂ及び第２半導体層１６ａの第２ドレイン領域１６ａｂに電気的に接続されている。これにより、各画素外ＴＦＴ９ｄがオン状態になると、第１半導体層１２ａの第１チャネル領域１２ａｃと第２半導体層１６ａの第２チャネル領域１６ａｃとの双方にチャネル電流が流れるので、オン電流を向上させることができる。さらに、ポリシリコン半導体を用いたＴＦＴ及び酸化物半導体を用いたＴＦＴが設けられた（製造プロセスが複雑な）ハイブリッド構造を有する有機ＥＬ表示装置とは異なり、有機ＥＬ表示装置５０ｂでは、酸化物半導体だけを用いて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂｂ及び画素外ＴＦＴ９ｄを形成するので、製造プロセスを簡略化することができる。したがって、ポリシリコン半導体からなる半導体層を用いずに酸化物半導体からなる半導体層を用いて、ＴＦＴのオン電流を向上させることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｂによれば、半導体層と重ならない位置に形成されたコンタクトホールを介して、上側のゲート電極と下側のゲート電極とを電気的に接続するダブルゲート構造を有するＴＦＴとは異なり、第１半導体層１２ａと第２半導体層１６ａとのダブルチャネル構造を有する画素外ＴＦＴ９ｄが設けられているので、ＴＦＴの占有面積を増大させることなく、オン電流を向上させることができる。さらに、額縁領域Ｆにおいて、画素外ＴＦＴ９ｄの占有面積を抑制することができるので、額縁領域Ｆの幅を狭くすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｂによれば、ダブルチャネル構造を有する画素外ＴＦＴ９ｄにおいて、第１半導体層１２ａのチャネル長（Ｌ）と第２半導体層１６ａのチャネル長（Ｌ）とが互いに異なっているので、第１半導体層１２ａ側と第２半導体層１６ａ側とで互いに異なる特性を有するＴＦＴを構成することができる。
　《第３の実施形態》
　図１６及び図１７は、本発明に係るＴＦＴ及びそれを備えた表示装置の第３の実施形態を示している。ここで、図１６は、本実施形態の有機ＥＬ表示装置５０ｃの断面図であり、上記第１の実施形態で説明した図３に相当する図である。また、図１７は、有機ＥＬ表示装置５０ｃを構成する画素外ＴＦＴ９ｄｃの平面図であり、上記第１の実施形態で説明した図４に相当する図である。
　上記第１の実施形態では、画素外ＴＦＴ９ｄにおいて、第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂに電気的にそれぞれ接続された第２ソース電極及び第２ドレイン電極が第１ソース電極１７ａ及び第１ドレイン電極１７ｂと一体に設けられた有機ＥＬ表示装置５０ａを例示したが、本実施形態では、画素外ＴＦＴ９ｄｃにおいて、第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂに電気的にそれぞれ接続された第２ソース電極１７ｃ及び第２ドレイン電極１７ｄが第１ソース電極１７ａｃ及び第１ドレイン電極１７ｂｃと別個に設けられた有機ＥＬ表示装置５０ｃを例示する。
　有機ＥＬ表示装置５０ｃは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　有機ＥＬ表示装置５０ｃは、図１６に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ｃと、ＴＦＴ層３０ｃ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｃは、図１６に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１画素内ＴＦＴ９ａ（図５参照）、複数の第２画素内ＴＦＴ９ｂ、複数のキャパシタ９ｃ（図５参照）及び複数の画素外ＴＦＴ９ｄｃと、各第１画素内ＴＦＴ９ａ、各第２画素内ＴＦＴ９ｂ、各キャパシタ９ｃ及び各画素外ＴＦＴ９ｄｃ上に順に設けられた保護絶縁膜１８及び平坦化膜１９とを備えている。なお、ＴＦＴ層３０ｃでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及びキャパシタ９ｃが１つずつ設けられている（図５参照）。ここで、ＴＦＴ層３０ｃには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１４ｇ、複数のソース線１７ｆ及び複数の電源線１７ｇが設けられている。また、ＴＦＴ層３０ｃでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、図１６に示すように、樹脂基板１０上に、ベースコート膜１１、第１半導体膜、第１ゲート絶縁膜（第１無機絶縁膜）１３、第１金属膜、第２ゲート絶縁膜（第２無機絶縁膜）１５、第２半導体膜、第２金属膜、保護絶縁膜１８及び平坦化膜１９が順に積層されている。
　画素外ＴＦＴ９ｄｃは、図１６及び図１７に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第２ゲート絶縁膜１５上に設けられた第２半導体層１６ｃと、第１半導体層１２ａ及び第２半導体層１６ｃに第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介して設けられた第１ゲート電極１４ａと、第２ゲート絶縁膜１５上に互いに離間するように設けられた第１ソース電極１７ａｃ及び第１ドレイン電極１７ｂｃと、第２半導体層１６ｃ上に互いに離間するように設けられた第２ソース電極１７ｃ及び第２ドレイン電極１７ｄとを備え、駆動回路Ｍ（例えば、ゲートドライバ等）を構成する第１ＴＦＴとして設けられている。
　第２半導体層１６ｃは、第１半導体層１２ａ及び第３半導体層１２ｂと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる上記第２半導体膜により形成されている。また、第２半導体層１６ｃは、図１６に示すように、互いに離間するように規定された第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂと、第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂの間に規定された第２チャネル領域１６ｃｃとを備えている。ここで、第２半導体層１６ｃのチャネル幅（図中のＹ方向の長さ）は、図１７に示すように、第１半導体層１２ａのチャネル幅（図中のＹ方向の長さ）と異なり、第１半導体層１２ａのチャネル幅よりも大きくなっている。また、第１半導体層１２ａのチャネル長（図中の横方向の長さ（図１７中のＸ方向の長さ））は、図１６に示すように、第２半導体層１６ｃのチャネル長（図中の横方向の長さ（図１７中のＸ方向の長さ））よりも長くなっている。
　第１ゲート電極１４ａは、図１６及び図１７に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃ及び第２半導体層１６ｃの第２チャネル領域１６ｃｃに重なるように設けられ、第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂの間の導通、並びに第２半導体層１６ｃの第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂの間の導通を制御するように構成されている。
　第１ソース電極１７ａｃ及び第１ドレイン電極１７ｂｃは、図１６及び図１７に示すように、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５の積層膜に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂに電気的にそれぞれ接続されている。ここで、第１ソース電極１７ｃａ及び第１ドレイン電極１７ｃｂ、並びに後述する第２ソース電極１７ｃ及び第２ドレイン電極１７ｄは、ソース線１７ｆ、電源線１７ｇ、第３ソース電極１７ｅ及び第３ドレイン電極１７ｆと同様に、第２金属膜により形成されている。
　第２ソース電極１７ｃ及び第２ドレイン電極１７ｄは、図１６及び図１７に示すように、第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂ上に積層されて第２半導体層１６ｃの第２ソース領域１６ｃａ及び第２ドレイン領域１６ｃｂに電気的にそれぞれ接続されている。
　上記構成の有機ＥＬ表示装置５０ｃでは、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂを介して有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置５０ｃは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、第１ソース電極１７ａ及び第１ドレイン電極１７ｂを形成する際に、第１ソース電極１７ａｃ、第１ドレイン電極１７ｂｃ、第２ソース電極１７ｃ及び第２ドレイン電極１７ｄを形成することにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ｃによれば、表示領域Ｄの各サブ画素Ｐのトップゲート構造を有する第２画素内ＴＦＴ９ｂ（第１画素内ＴＦＴ９ａ）が、酸化物半導体からなる第１半導体膜により形成された第３半導体層１２ｂと、第３半導体層１２ｂ上に第１ゲート絶縁膜１３を介して設けられた第２ゲート電極１４ｂと、第２ゲート絶縁膜１５上に互いに離間するように設けられた第３ソース電極１７ｅ及び第３ドレイン電極１７ｆとを備えている。ここで、第３半導体層１２ｂには、第３ソース領域１２ｂａ、第３ドレイン領域１２ｂｂ及び第３チャネル領域１２ｂｃが規定され、第３ソース電極１７ｅ及び第３ドレイン電極１７ｆが第３半導体層１２ｂの第３ソース領域１２ｂａ及び第３ドレイン領域１２ｂｂに電気的にそれぞれ接続されている。これにより、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂを介して有機ＥＬ素子３５の有機ＥＬ層３３の発光層３を適宜発光させることにより、表示領域Ｄで画像表示を行うことができる。また、額縁領域Ｆに設けられた各画素外ＴＦＴ９ｄｃが、酸化物半導体からなる第１半導体膜により形成された第１半導体層１２ａと、酸化物半導体からなる第２半導体膜により形成された第２半導体層１６ｃと、第１半導体層１２ａ及び第２半導体層１６ｃに第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介して設けられた第１ゲート電極１４ａと、第２ゲート絶縁膜１５上に互いに離間するように設けられた第１ソース電極１７ａｃ及び第１ドレイン電極１７ｂｃと、第２半導体層１６ｃ上に互いに離間するように設けられた第２ソース電極１７ｃ及び第２ドレイン電極１７ｄとを備えている。ここで、第１半導体層１２ａには、第１ソース領域１２ａａ、第１ドレイン領域１２ａｂ及び第１チャネル領域１２ａｃが規定され、第２半導体層１６ｃには、第２ソース領域１６ｃａ、第２ドレイン領域１６ｃｂ及び第２チャネル領域１６ｃｃが規定されている。そして、第１ソース電極１７ａｃが第１半導体層１２ａの第１ソース領域１２ａａに電気的に接続され、第２ソース電極１７ｃが第２半導体層１６ｃの第２ソース領域１６ｃａに電気的に接続され、第１ドレイン電極１７ｂｃが第１半導体層１２ａの第１ドレイン領域１２ａｂに電気的に接続され、第２ドレイン電極１７ｄが第２半導体層１６ｃの第２ドレイン領域１６ｃｂに電気的に接続されている。ここにおいて、例えば、第１ソース電極１７ａｃ及び第２ソース電極１７ｃが互いに電気的に接続され、第１ドレイン電極１７ｂｃ及び第２ドレイン電極１７ｄが互いに電気的に接続された状態で、各画素外ＴＦＴ９ｄｃがオン状態になると、第１半導体層１２ａの第１チャネル領域１２ａｃと第２半導体層１６ｃの第２チャネル領域１６ｃｃとの双方にチャネル電流が流れるので、オン電流を向上させることができる。さらに、ポリシリコン半導体を用いたＴＦＴ及び酸化物半導体を用いたＴＦＴが設けられた（製造プロセスが複雑な）ハイブリッド構造を有する有機ＥＬ表示装置とは異なり、有機ＥＬ表示装置５０ｃでは、酸化物半導体だけを用いて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及び画素外ＴＦＴ９ｄｃを形成するので、製造プロセスを簡略化することができる。したがって、ポリシリコン半導体からなる半導体層を用いずに酸化物半導体からなる半導体層を用いて、ＴＦＴのオン電流を向上させることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｃによれば、半導体層と重ならない位置に形成されたコンタクトホールを介して、上側のゲート電極と下側のゲート電極とを電気的に接続するダブルゲート構造を有するＴＦＴとは異なり、第１半導体層１２ａと第２半導体層１６ｃとのダブルチャネル構造を有する画素外ＴＦＴ９ｄｃが設けられているので、ＴＦＴの占有面積を増大させることなく、オン電流を向上させることができる。さらに、額縁領域Ｆにおいて、画素外ＴＦＴ９ｄｃの占有面積を抑制することができるので、額縁領域Ｆの幅を狭くすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｃによれば、ダブルチャネル構造を有する画素外ＴＦＴ９ｄｃにおいて、第１半導体層１２ａのチャネル長（Ｌ）と第２半導体層１６ｃのチャネル長（Ｌ）とが互いに異なり、第１半導体層１２ａのチャネル幅（Ｗ）と第２半導体層１６ｃのチャネル幅（Ｗ）とが互いに異なっているので、第１半導体層１２ａ側と第２半導体層１６ｃ側とで互いに異なる特性を有するＴＦＴを構成することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、第１電極に接続されたＴＦＴの電極をドレイン電極とした有機ＥＬ表示装置を例示したが、本発明は、第１電極に接続されたＴＦＴの電極をソース電極と呼ぶ有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、ＴＦＴ及びフレキシブルな表示装置について有用である。
Ｄ　　　　　表示領域
Ｆ　　　　　額縁領域
Ｈａ　　　　第１コンタクトホール
Ｈｂ　　　　第２コンタクトホール
Ｐ　　　　　サブ画素
９ａ　　　　第１画素内ＴＦＴ（第２薄膜トランジスタ）
９ｂ　　　　第２画素内ＴＦＴ（第２薄膜トランジスタ）
９ｄ　　　　画素外ＴＦＴ（第１薄膜トランジスタ）
１０　　　　樹脂基板（ベース基板）
１２ａ　　　第１半導体層
１２ａａ　　第１ソース領域
１２ａｂ　　第１ドレイン領域
１２ａｃ　　第１チャネル領域
１２ｂ　　　第３半導体層
１２ｂａ　　第３ソース領域
１２ｂｂ　　第３ドレイン領域
１２ｂｃ　　第３チャネル領域
１３　　　　第１ゲート絶縁膜（第１無機絶縁膜）
１４ａ　　　第１ゲート電極
１４ｂ　　　第２ゲート電極
１５　　　　第２ゲート絶縁膜（第２無機絶縁膜）
１６ａ，１６ｃ　　　　第２半導体層
１６ａａ，１６ｃａ　　第２ソース領域
１６ａｂ，１６ｃｂ　　第２ドレイン領域
１６ａｃ，１６ｃｃ　　第２チャネル領域
１６ｂ　　　第３半導体層
１６ｂａ　　第３ソース領域
１６ｂｂ　　第３ドレイン領域
１６ｂｃ　　第３チャネル領域
１７ａ，１７ａｃ　　　第１ソース電極
１７ｂ，１７ｂｃ　　　第１ドレイン電極
１７ｃ　　　第２ソース電極
１７ｄ　　　第２ドレイン電極
１７ｅ，１７ｅｂ　　　第３ソース電極
１７ｆ，１７ｆｂ　　　第３ドレイン電極
３０ａ，３０ｂ，３０ｃ　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　　有機ＥＬ素子（発光素子、有機エレクトロルミネッセンス素子）
４０　　　　有機ＥＬ素子層（発光素子層）
４５　　　　封止膜
５０ａ，５０ｂ，５０ｃ　　有機ＥＬ表示装置

Claims (12)

  1. 　互いに離間するように第１ソース領域及び第１ドレイン領域が規定されて該第１ソース領域及び該第１ドレイン領域の間に第１チャネル領域が規定された酸化物半導体からなる第１半導体層と、
    　互いに離間するように第２ソース領域及び第２ドレイン領域が規定されて該第２ソース領域及び該第２ドレイン領域の間に第２チャネル領域が規定された酸化物半導体からなる第２半導体層と、
    　上記第１半導体層及び上記第２半導体層に第１無機絶縁膜及び第２無機絶縁膜を介して設けられたゲート電極と、
    　上記第１ソース領域及び上記第２ソース領域に電気的に接続されたソース電極と、
    　上記ソース電極と離間するように設けられ、上記第１ドレイン領域及び上記第２ドレイン領域に電気的に接続されたドレイン電極とを備えていることを特徴とする薄膜トランジスタ。
  2. 　請求項１に記載された薄膜トランジスタにおいて、
    　上記第１半導体層と、上記第１無機絶縁膜と、上記ゲート電極と、上記第２無機絶縁膜と、上記第２半導体層と、上記ソース電極及び上記ドレイン電極とがベース基板上に順に積層されていることを特徴とする薄膜トランジスタ。
  3. 　請求項２に記載された薄膜トランジスタにおいて、
    　上記ソース電極及び上記ドレイン電極は、上記第１無機絶縁膜及び上記第２無機絶縁膜の積層膜に形成された第１コンタクトホール及び第２コンタクトホールを介して上記第１ソース領域及び上記第１ドレイン領域に電気的にそれぞれ接続されていると共に、上記第２ソース領域及び上記第２ドレイン領域上に積層されて該第２ソース領域及び該第２ドレイン領域に電気的にそれぞれ接続されていることを特徴とする薄膜トランジスタ。
  4. 　ベース基板と、
    　上記ベース基板上に設けられ、酸化物半導体からなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、酸化物半導体からなる第２半導体膜、及び第２金属膜が順に積層された薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層と、上記第２半導体膜により形成された第２半導体層とを有する第１薄膜トランジスタが表示領域の周囲の額縁領域に設けられ、上記第１半導体膜又は上記第２半導体膜により形成された第３半導体層を有する第２薄膜トランジスタが上記表示領域を構成するサブ画素毎に設けられ、
    　上記第１薄膜トランジスタは、互いに離間するように第１ソース領域及び第１ドレイン領域が規定されて該第１ソース領域及び該第１ドレイン領域の間に第１チャネル領域が規定された上記第１半導体層と、互いに離間するように第２ソース領域及び第２ドレイン領域が規定されて該第２ソース領域及び該第２ドレイン領域の間に第２チャネル領域が規定された上記第２半導体層と、上記第１半導体層及び上記第２半導体層に上記第１無機絶縁膜及び上記第２無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極と、互いに離間するように上記第２金属膜により設けられ、上記第１ソース領域及び上記第１ドレイン領域に電気的にそれぞれ接続された第１ソース電極及び第１ドレイン電極と、互いに離間するように上記第２金属膜により設けられ、上記第２ソース領域及び上記第２ドレイン領域に電気的にそれぞれ接続された第２ソース電極及び第２ドレイン電極とを備えていることを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　上記第２ソース電極は、上記第１ソース電極と一体に設けられ、
    　上記第２ドレイン電極は、上記第１ドレイン電極と一体に設けられていることを特徴とする表示装置。
  6. 　請求項４又は５に記載された表示装置において、
    　上記第１ソース電極は、上記第１無機絶縁膜及び上記第２無機絶縁膜の積層膜に形成された第１コンタクトホールを介して上記第１ソース領域に電気的に接続され、
    　上記第１ドレイン電極は、上記第１無機絶縁膜及び上記第２無機絶縁膜の積層膜に形成された第２コンタクトホールを介して上記第１ドレイン領域に電気的に接続されていることを特徴とする表示装置。
  7. 　請求項４に記載された表示装置において、
    　上記第１半導体層のチャネル幅と、上記第２半導体層のチャネル幅とは、互いに異なっていることを特徴とする表示装置。
  8. 　請求項４に記載された表示装置において、
    　上記第１半導体層のチャネル幅と、上記第２半導体層のチャネル幅とは、互いに同じになっていることを特徴とする表示装置。
  9. 　請求項４～８の何れか１つに記載された表示装置において、
    　上記第２薄膜トランジスタは、互いに離間するように第３ソース領域及び第３ドレイン領域が規定されて該第３ソース領域及び該第３ドレイン領域の間に第３チャネル領域が規定された上記第１半導体膜により形成された上記第３半導体層と、該第３半導体層上に上記第１無機絶縁膜を介して設けられ、上記第１金属膜により形成された第２ゲート電極と、互いに離間するように上記第２金属膜により設けられ、上記第３ソース領域及び上記第３ドレイン領域に電気的にそれぞれ接続された第３ソース電極及び第３ドレイン電極とを備えていることを特徴とする表示装置。
  10. 　請求項４～８の何れか１つに記載された表示装置において、
    　上記第２薄膜トランジスタは、互いに離間するように第３ソース領域及び第３ドレイン領域が規定されて該第３ソース領域及び該第３ドレイン領域の間に第３チャネル領域が規定された上記第２半導体膜により形成された上記第３半導体層と、該第３半導体層の上記ベース基板側に上記第２無機絶縁膜を介して設けられ、上記第１金属膜により形成された第２ゲート電極と、互いに離間するように上記第２金属膜により設けられ、上記第３ソース領域及び上記第３ドレイン領域に電気的にそれぞれ接続された第３ソース電極及び第３ドレイン電極とを備えていることを特徴とする表示装置。
  11. 　請求項４～１０の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、上記表示領域を構成する複数のサブ画素に対応して複数の発光素子が配列された発光素子層と、
    　上記発光素子層上に設けられた封止膜とを備えていることを特徴とする表示装置。
  12. 　請求項９に記載された表示装置において、
    　上記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
PCT/JP2023/006461 2023-02-22 2023-02-22 薄膜トランジスタ及び表示装置 Ceased WO2024176386A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2023/006461 WO2024176386A1 (ja) 2023-02-22 2023-02-22 薄膜トランジスタ及び表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2023/006461 WO2024176386A1 (ja) 2023-02-22 2023-02-22 薄膜トランジスタ及び表示装置

Publications (1)

Publication Number Publication Date
WO2024176386A1 true WO2024176386A1 (ja) 2024-08-29

Family

ID=92500350

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/006461 Ceased WO2024176386A1 (ja) 2023-02-22 2023-02-22 薄膜トランジスタ及び表示装置

Country Status (1)

Country Link
WO (1) WO2024176386A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025272A (ja) * 2014-07-23 2016-02-08 株式会社ジャパンディスプレイ 表示装置
JP2022013773A (ja) * 2020-06-30 2022-01-18 エルジー ディスプレイ カンパニー リミテッド 表示装置
JP2022014107A (ja) * 2020-07-06 2022-01-19 シャープ株式会社 アクティブマトリクス基板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025272A (ja) * 2014-07-23 2016-02-08 株式会社ジャパンディスプレイ 表示装置
JP2022013773A (ja) * 2020-06-30 2022-01-18 エルジー ディスプレイ カンパニー リミテッド 表示装置
JP2022014107A (ja) * 2020-07-06 2022-01-19 シャープ株式会社 アクティブマトリクス基板およびその製造方法

Similar Documents

Publication Publication Date Title
JP7494383B2 (ja) 表示装置
US20240334741A1 (en) Display device
WO2024176386A1 (ja) 薄膜トランジスタ及び表示装置
US11925078B2 (en) Display device including frame region, and bending region around display region
US12610616B2 (en) Display device and method for manufacturing same
US20250048836A1 (en) Display device
US20250234735A1 (en) Display device
US12592194B2 (en) Display device
US20250056883A1 (en) Display device and method for manufacturing same
WO2025169279A1 (ja) 表示装置
US12550582B2 (en) Display device
US20240365604A1 (en) Display device
US20240276795A1 (en) Display device
WO2024247038A1 (ja) 表示装置
WO2024166389A1 (ja) 表示装置
US20240414940A1 (en) Display device
WO2024154202A1 (ja) 表示装置
WO2024142278A1 (ja) 表示装置
WO2025032676A1 (ja) 表示装置
WO2024236797A1 (ja) 表示装置
US20250294964A1 (en) Display device
US11889729B2 (en) Display device
WO2026042269A1 (ja) 表示装置
WO2025169457A1 (ja) 表示装置
WO2024127448A1 (ja) 表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23924040

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23924040

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP