WO2024139792A1 - 显示面板及显示装置 - Google Patents

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WO2024139792A1
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    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors

Definitions

  • Full display with camera has been gradually applied to display products due to its advantage of large screen-to-body ratio.
  • Full-screen display devices usually place optical components such as cameras under the display panel, greatly improving the screen-to-body ratio.
  • a display panel comprising a main display area and a sub-display area, wherein the main display area surrounds at least a portion of the sub-display area, and the transmittance of the main display area is less than the transmittance of the sub-display area.
  • the display panel comprises a plurality of first pixel circuits located in the sub-display area, wherein the plurality of first pixel circuits are arranged in a plurality of rows and columns, wherein the first pixels in each row are arranged along a first direction, and the first pixel circuits in each column are arranged along a second direction; and the first direction and the second direction intersect.
  • the display panel comprises: a first conductive layer located on the substrate, wherein the plurality of first pixel circuits comprise a conductive pattern located in the first conductive layer; and a first signal line layer located on a side of the first conductive layer away from the substrate and located in the sub-display area, wherein the first signal line layer comprises a first type of signal line extending along the first direction.
  • the conductive patterns of the first pixel circuits located in the same row along the first direction are electrically connected to the first type of signal line through a first via hole, and the first via hole is located on one side of the first pixel circuit along the first direction.
  • each of the first pixel circuits is electrically connected to the first type of signal line through a first via hole, and the first via holes of different first pixel circuits are located on the same side of the first pixel circuit.
  • the first conductive layer is a first gate conductive layer
  • the conductive pattern is a gate pattern
  • the first signal line layer is a first light-transmitting conductive layer.
  • the first gate conductive layer includes a first via hole connecting portion electrically connected to the gate pattern, the first via hole exposes the first via hole connecting portion; the gate pattern is electrically connected to the first type of signal line through the first via hole connecting portion.
  • the first via hole connecting portion is located on a side outside the area occupied by the first pixel circuit, or is located within the area occupied by the first pixel circuit.
  • the first pixel circuit includes a plurality of gate patterns, the plurality of gate patterns are arranged in a plurality of columns along the first direction, and in a plurality of rows along the second direction.
  • the same row of gate patterns includes at least two gate patterns, and the at least two gate patterns are electrically connected to the same first-type signal line through the same first via connection portion.
  • the at least two gate patterns are in an integrated structure; and/or the at least two gate patterns and the first via connection portion electrically connected to the at least two gate patterns are in an integrated structure.
  • the first type of signal line includes at least one of a gate line, a reset signal line, and an enable signal line.
  • the first type of signal lines are located in the same layer as the auxiliary display area and are continuously routed, and the orthographic projection of the first type of signal lines on the substrate overlaps with the orthographic projection of at least one first pixel circuit among the plurality of first pixel circuits on the substrate.
  • the display panel also includes: a semiconductor layer located on a side of the first conductive layer close to the substrate; and a second light-transmitting conductive layer located on a side of the first light-transmitting conductive layer away from the substrate and located in the secondary display area, the second light-transmitting conductive layer including: a fourth type of signal line extending along the second direction; the first pixel circuit also includes a third active pattern located in the semiconductor layer; wherein the third active pattern of each first pixel circuit located in the same column is electrically connected to the fourth type of signal line through a third via hole, and the third via hole is located on one side of the first pixel circuit along the second direction.
  • each of the first pixel circuits is electrically connected to the fourth-type signal line through a third via hole, and the third via holes of different first pixel circuits are located on the same side of the first pixel circuits.
  • the fourth type of signal line is located in the same layer as the auxiliary display area and is continuously routed, and the orthographic projection of the fourth type of signal line on the substrate overlaps with the orthographic projection of at least one first pixel circuit among the multiple first pixel circuits on the substrate.
  • the semiconductor layer includes a third via connection portion to the third active pattern, the third via exposes the third via connection portion, and the third active pattern is electrically connected to the fourth type of signal line through the third via connection portion; wherein the third via connection portion is located on a side outside the area occupied by the first pixel circuit, or is located within the area occupied by the first pixel circuit.
  • the fourth type of signal lines include data signal lines.
  • the display panel also includes: a second gate conductive layer located on the side of the first gate conductive layer away from the substrate; the first pixel circuit includes a capacitor pattern located in the second gate conductive layer; the first pixel circuit also includes a fourth active pattern located in the semiconductor layer; the second light-transmitting conductive layer also includes: a third connecting line; along the second direction, the third connecting line is located between two adjacent first pixel circuits; the fourth active pattern of one of the two adjacent first pixel circuits is electrically connected to one end of the third connecting line through a fourth via hole; the capacitor pattern of the other of the two adjacent first pixel circuits is electrically connected to the other end of the third connecting line through another fourth via hole.
  • FIG1 is a structural diagram of a display device according to some embodiments of the present disclosure.
  • FIG. 7 is a top view of the structure of other film layers of a display panel according to some embodiments of the present disclosure.
  • FIG8 is a structural diagram of yet another display panel according to some embodiments of the present disclosure.
  • FIG9a is a top view of the structure of some film layers in a display panel in one implementation
  • FIG10c is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG12 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG13 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG15 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG16 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG20 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG22 is a schematic diagram of connecting first-type signal lines and second-type signal lines in a display panel according to some embodiments of the present disclosure
  • FIG23 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG25 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG26 is a schematic diagram showing the connection between the fourth type of signal lines and the fifth type of signal lines in a display panel according to some embodiments of the present disclosure
  • FIG27 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG28 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG29 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG33 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • FIG. 34 is a top view of the structure of some film layers in a display panel according to some embodiments of the present disclosure.
  • the switch transistor T3 is turned on under the control of the scan signal
  • the compensation transistor T5 is turned on under the control of the scan signal.
  • the switch transistor T3 transmits the data signal to the second node N2
  • the driving transistor T4 transmits the data signal from the second node N2 to the third node N3.
  • the compensation transistor T5 transmits the data signal from the third node N3 to the fourth node N4, and charges the driving transistor T4 until the threshold voltage of the driving transistor T4 is compensated.
  • all pixel circuits 30 in a row may be first pixel circuits 31 .
  • the first via hole VH1 corresponding to the conductive pattern CW of each first pixel circuit 31 is located on one of the two opposite sides along the first direction X of the corresponding first pixel circuit 31 .
  • the number of the above-mentioned first via holes VH1 is reduced, so that the gap GA between two adjacent first pixel circuits 31 in the auxiliary display area A2 can be larger, that is, the area originally used to form the first via holes VH1 can be used as the incident and transmission area of external light, that is, the light-transmitting area, so that the light-transmitting area in the auxiliary display area A2 is increased, thereby increasing the light transmittance of the auxiliary display area A2 and ensuring the light collection amount of the optical element 50.
  • each first pixel circuit 31 is electrically connected to the first type signal line SL1 through a first via hole VH1. It is understandable that there are various relative position relationships between the first via hole VH1 and the corresponding first pixel circuit 31, which can be set according to actual needs, and the present disclosure does not limit this.
  • the first via holes VH1 corresponding to each first pixel circuit 31 may be located at different sides of the first pixel circuits 31 along the first direction X.
  • one first-type signal line SL1 is electrically connected to the gate patterns GP of a corresponding row of first pixel circuits 31 , and transmits electrical signals to the corresponding row of first pixel circuits 31 .
  • an orthographic projection of a first-type signal line SL1 on the substrate 20 partially overlaps with an orthographic projection of each first pixel circuit 31 in a corresponding row of first pixel circuits 31 on the substrate 20 .
  • the first via connection portion HP1 and the gate pattern GP are formed in the same layer and material.
  • the first via hole VH1 may expose a portion of the first via connection portion HP1.
  • the first via hole connection portion HP1 is located on a side outside the area occupied by the first pixel circuit 31 where the gate pattern GP connected thereto is located, or is located within the area occupied by the first pixel circuit 31 where the gate pattern GP connected thereto is located.
  • the area defined by the dotted box PP is the area occupied by the first pixel circuit 31 .
  • the first-type signal line SL1 may cover at least a portion of the corresponding first via hole VH1 .
  • the gate pattern GP is electrically connected to the first-class signal line SL1 through a first via hole connection portion HP1, which can avoid the limitation of the relative position of the gate pattern GP on the substrate, thereby avoiding the need for the first-class signal line SL1 on the substrate to partially overlap with the gate pattern GP on the substrate, or avoiding the need for the first-class signal line SL1 on the substrate to be located around the gate pattern GP on the substrate, so as to facilitate the electrical connection between the gate pattern GP and the first-class signal line SL1.
  • the above-mentioned arrangement can conveniently arrange the relative positions of the plurality of first-class signal lines SL1 on the first light-transmitting conductive layer TC1, avoiding the small spacing between adjacent first-class signal lines SL1, which causes interference between the electrical signals on the adjacent first-class signal lines SL1, thereby improving the accuracy of the electrical signals transmitted by the first-class signal lines SL1, and further improving the display quality of the images displayed by the display panel 10.
  • FIG11 illustrates a top-down structure after the semiconductor layer Poly, the first gate conductive layer GT1, the second gate conductive layer GT2, the first source and drain conductive layer SD1, the second source and drain conductive layer SD2 and the anode layer AND in the auxiliary display area A2 are stacked in sequence.
  • FIG12 illustrates a top-down structure of the semiconductor layer Poly in the auxiliary display area A2.
  • FIG13 illustrates a top-down structure after the semiconductor layer Poly and the first gate conductive layer GT1 in the auxiliary display area A2 are stacked in sequence.
  • FIG14 illustrates a top-down structure after the first gate conductive layer Gate1 and the second gate conductive layer Gate2 in the auxiliary display area A2 are stacked in sequence.
  • Figure 17 illustrates the top-down structure after the first source-drain conductive layer SD1 and the passivation layer PVX (Figure 17 only illustrates the positions of the vias on the passivation layer PVX in the secondary display area A2) in the secondary display area A2 are stacked in sequence.
  • Figure 18 illustrates the top-down structure after the passivation layer PVX in the secondary display area A2 ( Figure 18 only illustrates the positions of the vias on the passivation layer PVX in the secondary display area A2) and the first light-transmitting conductive layer TC1 are stacked in sequence.
  • the first pixel circuit 31 includes a plurality of gate patterns GP, and the plurality of gate patterns GP are arranged in a plurality of columns along the first direction X and in a plurality of rows along the second direction Y.
  • one first pixel circuit 31 includes a plurality of transistors, and each transistor has at least one gate pattern GP.
  • the same row of gate patterns GP includes at least two gate patterns GP, and the at least two gate patterns GP are electrically connected to the same first-type signal line SL1 .
  • the gate patterns GP of at least two transistors in the same row are also in the same row.
  • the gate patterns GP of the at least two transistors can be connected to the same signal line, for example, the same first type signal line SL1.
  • the same row of gate patterns GP includes two gate patterns GP, the two gate patterns GP may be electrically connected to each other, and the two gate patterns GP are electrically connected to the same first-type signal line SL1.
  • the same row of gate patterns GP includes four gate patterns, and the four gate patterns GP may be electrically connected to each other and to the same first-type signal line SL1.
  • multiple gate patterns GP in the same row can be electrically connected to the first type signal line SL1, thereby reducing the number of first vias VH1, thereby reducing the diffraction phenomenon of external light at the first vias VH1 during the process of entering the optical element 50, thereby avoiding affecting the function of the optical element 50.
  • At least two gate patterns GP are electrically connected to the first-type signal line SL1 through the same first via connection portion HP1 .
  • the at least two gate patterns GP are in an integrated structure; and/or the at least two gate patterns GP and the first via connection portion HP1 electrically connected to the at least two gate patterns GP are in an integrated structure.
  • two gate patterns GP located in the same row are in an integrated structure.
  • two gate patterns GP located in the same row and the first via connection portion HP1 electrically connected to the two gate patterns GP are in an integrated structure.
  • four gate patterns GP located in the same row and the first via connection portion HP1 electrically connected to the four gate patterns GP are in an integrated structure.
  • the above-mentioned integrated structure means that the two connected patterns are arranged in the same layer, and the two patterns are continuous and not separated. Thus, the structure and manufacturing process of the first pixel circuit 31 and the display panel 10 can be simplified.
  • the first type signal line SL1 includes at least one of the gate line Gate, the reset signal line Reset, and the enable signal line EM.
  • the first type signal line SL1 includes a gate line Gate.
  • the gate pattern GP may be a gate pattern of the compensation transistor T5 and a gate pattern of the switch transistor T3.
  • the first type signal line SL1 includes a reset signal line Reset.
  • the gate pattern GP may be a gate pattern of the first reset transistor T1 and a gate pattern of the second reset transistor T2.
  • the first type of signal lines SL1 include gate lines Gate and reset signal lines Reset.
  • the second-type signal line SL2 is electrically connected to a row of second pixel circuits 32 among the plurality of second pixel circuits 32 .
  • the second type of signal line SL2 transmitting the scanning signal is electrically connected to the first type of signal line SL1 transmitting the scanning signal.
  • the second pixel circuit 32 corresponding to the second type of signal line SL2 and the first pixel circuit 31 corresponding to the first type of signal line SL1 are located in the same row.
  • an electrical signal can be input to one of the first type of signal line SL1 and the second type of signal line SL2, so that the first type of signal line SL1 and the second type of signal line SL2 can be connected to the same row of pixels.
  • the circuit 30 transmits the same electrical signal, so that the design of the display panel 10 can be simplified.
  • the first pixel circuit 31 further includes a first active pattern AP1 and a second active pattern AP2 located in the semiconductor layer Poly and arranged along the first direction X at intervals.
  • first active pattern AP1 and the second active pattern AP2 there is a gap between the first active pattern AP1 and the second active pattern AP2 , and they are not electrically connected.
  • the first connection line CL1 extends along the first direction X.
  • the first active pattern AP1 of one of the two adjacent first pixel circuits 31 is electrically connected to one end of the first connection line CL1 through a second via hole VH2.
  • the second active pattern AP2 of the other of the two adjacent first pixel circuits 31 is electrically connected to the other end of the first connection line CL1 through another second via hole VH2.
  • the first source-drain conductive layer SD1 includes a second connection line CL2 located in the auxiliary display area A2. As shown in Figure 19, along the first direction X, the second connection line CL2 is located between two adjacent first connection lines CL1 and connects the two adjacent first connection lines CL1.
  • the first source-drain conductive layer SD1 is located between the second gate conductive layer GT2 and the first light-transmitting conductive layer TC1 .
  • the second connection line CL2 extends substantially along the first direction X.
  • Figure 21 only illustrates two third-type signal lines SL3 of the second gate conductive layer GT2 and two initial signal lines Vinit.
  • the pattern shape of the third-type signal line SL3 in Figure 21 is only for illustration. There are many pattern shapes of the third-type signal line SL3, and the present disclosure does not limit this.
  • a first planar layer PLN1 is disposed between the second light-transmitting conductive layer TC2 and the first light-transmitting conductive layer TC1 .
  • the material of the second light-transmitting conductive layer TC1 may be ITO (Indium Tin Oxide).
  • the third via hole VH3 is a via hole formed to penetrate the film layer (e.g., the first flat layer PLN1, the passivation layer PVX, the interlayer dielectric layer ILD, the second insulating layer, the first insulating layer, etc.) between the second light-transmitting conductive layer TC2 and the semiconductor layer Poly in order to realize the electrical connection between the third active pattern AP3 and the fourth type signal line SL4.
  • the third via hole VH3 can be composed of a plurality of sub-holes connected in sequence along the Z direction, and each sub-hole is roughly concentrically arranged, or each sub-hole is staggered.
  • Each sub-hole is located in a different film layer, and a conductive transfer block is formed in each sub-hole, and the conductive transfer block extends to the upper surface of the film layer where the corresponding sub-hole is located (e.g., the conductive transfer block can be formed by using the material of the first source-drain conductive layer), and each conductive transfer block passes through each sub-hole to realize the electrical connection between the third active pattern AP3 and the fourth type signal line SL4.
  • the orthographic projection of a fourth-category signal line SL4 on the substrate 20 partially overlaps with the orthographic projection of each first pixel circuit 31 in a corresponding column of first pixel circuits 31 on the substrate 20 .
  • a second light-transmitting conductive layer TC2 is provided in the secondary display area A2, and the second light-transmitting conductive layer TC2 includes a fourth-type signal line SL4, and the fourth-type signal line SL4 extends along the second direction Y, and the third active pattern AP3 of the first pixel circuit 31 in the same column of the secondary display area A2 is electrically connected to the fourth-type signal line SL4 through a third via hole VH3, so that the number of the fourth-type signal lines SL4 around or inside the area occupied by a first pixel circuit 31 is smaller, compared with one implementation method, the number of the fourth-type signal lines SL4 around or inside the area occupied by each first pixel circuit 31 is reduced, thereby reducing the number of via holes in the secondary display area A2, thereby alleviating the diffraction phenomenon of external light when it is incident on the optical element 50, and reducing the photographic diffraction phenomenon of the optical element 50 to a certain extent.
  • the number of the fourth type of signal lines SL4 is reduced, so that the gap between two adjacent first pixel circuits 31 in the sub-display area A2 can be increased. That is to say, the area originally used to form the first via hole VH1 can be used as an incident transmission area for external light, that is, a light-transmitting area, so that the light-transmitting area in the sub-display area A2 is increased, thereby increasing the light transmittance of the sub-display area A2 and ensuring the light collection amount of the optical element 50.
  • FIG20 illustrates a top-down structure after the semiconductor layer Poly, the first gate conductive layer Gate1, the second gate conductive layer Gate2 and the first light-transmitting conductive layer TC1 in the auxiliary display area A2 are stacked in sequence.
  • FIG23 illustrates a top-down structure after the first light-transmitting conductive layer TC1 and the first flat layer PLN1 (FIG. 23 only illustrates the position of the via hole on the first flat layer PLN1 in the auxiliary display area A2) are stacked in sequence.
  • FIG24 illustrates a top-down structure after the first flat layer PLN1 (FIG.
  • FIG 24 only illustrates the position of the via hole on the first flat layer PLN1 in the auxiliary display area A2) and the second light-transmitting conductive layer TC2 are stacked in sequence in the auxiliary display area A2.
  • FIG25 illustrates a top-down structure of the second light-transmitting conductive layer TC2 in the auxiliary display area A2.
  • Figure 27 illustrates a top-down structure of the second light-transmitting conductive layer TC2 and the second flat layer PLN2 ( Figure 27 only illustrates the position of the via hole on the second flat layer PLN2 in the sub-display area A2) in the sub-display area A2 after being stacked in sequence.
  • Figure 28 illustrates a top-down structure of the second source-drain conductive layer SD2 in the sub-display area A2.
  • Figure 29 illustrates a top-down structure of the semiconductor layer Poly, the first gate conductive layer Gate1, the second gate conductive layer Gate2, the second light-transmitting conductive layer TC2 and the second source-drain conductive layer SD2 in the sub-display area A2 after being stacked in sequence.
  • Figure 30 illustrates a top-down structure of the second source-drain conductive layer SD2 and the third flat layer PLN3 ( Figure 30 only illustrates the position of the via hole on the third flat layer PLN3 in the sub-display area A2) in the sub-display area A2 after being stacked in sequence.
  • Figure 31 illustrates a top-down structure of the second light-transmitting conductive layer TC2, the second source-drain conductive layer SD2 and the third flat layer PLN3 in the sub-display area A2.
  • FIG. 31 only shows the position of the via hole on the third flat layer PLN3 in the auxiliary display area A2
  • the top view structure after being stacked in sequence.
  • FIG33 shows the top view structure after the semiconductor layer Poly, the first gate conductive layer Gate1, the second gate conductive layer Gate2, the first source and drain conductive layer SD1, the first light-transmitting conductive layer TC1, the second light-transmitting conductive layer TC2 and the second source and drain conductive layer SD2 in the auxiliary display area A2 are stacked in sequence.
  • FIG34 shows the top view structure of the anode layer AND in the auxiliary display area A2.
  • the fourth-type signal line SL4 covers the third via hole VH3 .
  • the first pixel circuit 31 further includes a fourth active pattern AP4 located in the semiconductor layer Poly.
  • the fourth active pattern AP4 of one of the two adjacent first pixel circuits 31 is electrically connected to one end of the third connection line CL3 through a fourth via hole VH4.
  • the capacitor pattern CP of the other of the two adjacent first pixel circuits 31 is electrically connected to the other end of the third connection line CL3 through another fourth via hole VH4.
  • two adjacent third connection lines CL3 can be connected together, and multiple third connection lines CL3 connected to a column of first pixel circuits 31 can be connected to each other through the fourth connection line CL4.
  • the signal on the third connection line CL3 can be more conveniently transmitted to the corresponding column of first pixel circuits 31, which can simplify the design of the display panel 10 and avoid separately transmitting electrical signals to each third connection line CL3 in the same column of first connection lines.

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Abstract

一种显示面板，具有主显示区和副显示区，主显示区围绕副显示区的至少一部分，主显示区的透光率小于副显示区的透光率；显示面板包括位于副显示区的多个第一像素电路，多个第一像素电路排列为多行多列，每行第一像素电路沿第一方向排列，每列第一像素电路沿第二方向排列；第一方向和第二方向相交；显示面板包括：衬底；位于衬底上的第一栅导电层，第一像素电路包括位于第一栅导电层的栅极图案；位于第一栅导电层上、且位于副显示区的第一透光导电层，第一透光导电层包括沿第一方向延伸的第一类信号线；其中，位于同一行的各第一像素电路的栅极图案，通过一个第一过孔，与第一类信号线电连接。

Description

显示面板及显示装置
本申请要求于2022年12月26日提交的、申请号为202211676069.7的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
随着显示技术的发展，具有摄像头的全面屏(Full Display with Camera，简称FDC)以其具有较大的屏占比的优点，已逐步应用于显示产品中。全面屏显示装置通常将摄像头等光学元件放置于显示面板的屏下区域，极大地提高了屏占比。
发明内容
一方面，提供一种显示面板，包括主显示区和副显示区，所述主显示区围绕所述副显示区的至少一部分，所述主显示区的透光率小于所述副显示区的透光率。所述显示面板包括位于所述副显示区的多个第一像素电路，所述多个第一像素电路排列为多行多列，每行第一像素沿第一方向排列，每列第一像素电路沿第二方向排列；所述第一方向和所述第二方向相交。所述显示面板包括：位于所述衬底上的第一导电层，所述多个第一像素电路包括位于所述第一导电层的导电图案；位于所述第一导电层远离所述衬底的一侧、且位于所述副显示区的第一信号线层，所述第一信号线层包括沿所述第一方向延伸的第一类信号线。其中，沿所述第一方向位于同一行的各第一像素电路的导电图案，通过第一过孔与所述第一类信号线电连接，所述第一过孔位于所述第一像素电路沿所述第一方向的一侧。
在一些实施例中，每个所述第一像素电路通过一个第一过孔与所述第一类信号线电连接，不同第一像素电路的第一过孔都位于所述第一像素电路的同一侧。
在一些实施例中，所述第一导电层为第一栅导电层，所述导电图案为栅极图案，所述第一信号线层为第一透光导电层。
在一些实施例中，所述第一栅导电层包括与所述栅极图案电连接的第一过孔连接部，所述第一过孔暴露所述第一过孔连接部；所述栅极图案通过所述第一过孔连接部与所述第一类信号线电连接。其中，所述第一过孔连接部位于所述第一像素电路所占据区域外的一侧，或者，位于所述第一像素电路所占据区域内。
在一些实施例中，所述第一像素电路所包括的栅极图案的数量为多个，多个所述栅极图案沿所述第一方向排列为多列，沿所述第二方向排列为多行。同一行栅极图案包括至少两个栅极图案，所述至少两个栅极图案通过同一所述第一过孔连接部，与同一条所述第一类信号线电连接。
在一些实施例中，所述至少两个栅极图案，呈一体结构；和/或，所述至少两个栅极图案，及与所述至少两个栅极图案电连接的所述第一过孔连接部，呈一体结构。
在一些实施例中，所述第一类信号线包括栅线、复位信号线和使能信号线中的至少一者。
在一些实施例中，所述第一类信号线在所述副显示区位于同一层且为连续走线，所述第一类信号线在所述衬底的正投影与所述多个第一像素电路中的至少一个第一像素电路在所述衬底的正投影交叠。
在一些实施例中，所述显示面板还包括位于所述主显示区的多个第二像素电路；所述第一栅导电层还包括位于所述主显示区的第二类信号线；所述第二类信号线沿所述第一方向延伸，且与所述多个第二像素电路中的至少部分第二像素电路电连接；传输相同电信号的第一类信号线和第二类信号线电连接。
在一些实施例中，所述显示面板还包括：位于所述第一导电层靠近所述衬底一侧的半导体层；以及，位于所述第一透光导电层远离所述衬底一侧、且位于所述副显示区的第二透光导电层，所述第二透光导电层包括：沿所述第二方向延伸的第四类信号线；所述第一像素电路还包括位于所述半导体层的第三有源图案；其中，位于同一列的各第一像素电路的第三有源图案，通过第三过孔，与所述第四类信号线电连接，所述第三过孔沿所述第二方向位于所述第一像素电路的一侧。
在一些实施例中，每个所述第一像素电路通过一个第三过孔与所述第四类信号线电连接，不同第一像素电路的第三过孔都位于所述第一像素电路的同一侧。
在一些实施例中，所述第四类信号线在所述副显示区位于同一层且为连续走线，所述第四类信号线在所述衬底的正投影与所述多个第一像素电路中的至少一个第一像素电路在所述衬底的正投影交叠。
在一些实施例中，所述半导体层包括与所述第三有源图案的第三过孔连接部，所述第三过孔暴露所述第三过孔连接部，所述第三有源图案通过第三过孔连接部与所述第四类信号线电连接；其中，所述第三过孔连接部位于所述第一像素电路所占据区域外的一侧，或者，位于所述第一像素电路所占据区域内。
在一些实施例中，所述第四类信号线包括数据信号线。
在一些实施例中，所述显示面板还包括：位于第二透光导电层远离所述衬底一侧的第二源漏导电层；所述第二源漏导电层包括：位于所述主显示区的多条第五类信号线；所述多条第五类信号线沿所述第二方向延伸，且与所述多个第二像素电路中的至少部分第二像素电路电连接；所述第五类信号线和所述第四类信号线电连接。
在一些实施例中，所述显示面板还包括：位于所述第一栅导电层远离衬底一侧的第二栅导电层；所述第一像素电路包括位于所述第二栅导电层的电容器图案；所述第一像素电路还包括位于所述半导体层的第四有源图案；所述第二透光导电层还包括：第三连接线；沿所述第二方向，所述第三连接线位于相邻两个第一像素电路之间；所述相邻两个第一像素电路中的一者的第四有源图案，通过一个第四过孔与所述第三连接线的一端电连接；所述相邻两个第一像素电路中的另一者的电容器图案，通过另一个第四过孔与所述第三连接线的另一端电连接。
在一些实施例中，所述显示面板还包括：位于第二透光导电层远离所述衬底一侧的第二源漏导电层；所述第二源漏导电层包括位于所述副显示区的第四连接线；沿所述第二方向，所述第四连接线位于相邻两条第三连接线之间，且连接所述相邻两条第三连接线。
在一些实施例中，沿所述第二方向，多条所述第三连接线和多条所述第四连接线交替设置，且依次连接，被配置为传输第一电压信号。
在一些实施例中，所述显示面板还包括位于主显示区的多个第二像素电路。单位面积内，多个所述第二像素电路所占据的面积，大于多个所述第一像素电路所占据的面积。
另一方面，提供一种显示装置，包括：如上述任一实施例所述的显示面板；以及，位于所述显示面板的非出光侧、且位于所述显示面板的副显示区的光学元件。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸等的限制。
图1为根据本公开的一些实施例中的一种显示装置的结构图；
图2为根据本公开的一些实施例中的一种显示面板的结构图；
图3为根据本公开的一些实施例中的一种像素电路的结构图；
图4a为根据本公开的一些实施例中的另一种显示面板的结构图；
图4b为根据本公开的一些实施例中的又一种显示面板的结构图；
图5为根据本公开的一些实施例中的又一种显示装置的结构图；
图6为根据本公开的一些实施例中的一种显示面板的一些膜层的俯视结构图；
图7为根据本公开的一些实施例中的一种显示面板的另一些膜层的俯视结构图；
图8为根据本公开的一些实施例中的又一种显示面板的结构图；
图9a为一种实现方式中一种显示面板中一些膜层的俯视结构图；
图9b为一种实现方式中一种显示面板中另一些膜层的剖视结构图；
图10a为根据本公开的一些实施例中的一种显示面板中一些膜层的俯视结构图；
图10b为根据本公开的一些实施例中的一种显示面板中另一些膜层的剖视结构图；
图10c为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图10d为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图11为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图12为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图13为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图14为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图15为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图16为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图17为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图18为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图19为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图20为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图21为根据本公开的一些实施例中的一种显示面板中第三类信号线与初始信号线的连接示意图；
图22为根据本公开的一些实施例中的一种显示面板中第一类信号线与第二类信号线的连接示意图；
图23为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图24为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图25为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图26为根据本公开的一些实施例中的一种显示面板中第四类信号线与第五类信号线的连接示意图；
图27为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图28为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图29为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图30为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图31为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图32为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图33为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图；
图34为根据本公开的一些实施例中的一种显示面板中又一些膜层的俯视结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围 例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如图1所示，本公开的一些实施例提供了一种显示装置1。该显示装置1可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字的还是图像的任何显示装置中。更明确地说，预期所述实施例的显示装置可实施应用在多种电子中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
在一些示例中，上述显示装置1例如可以是OLED(Organic Light Emitting Diode，有机发光二极管)显示装置。
示例性的，显示装置1包括：框架、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。
在一些示例中，如图1所示，上述显示装置1还包括：显示面板10。
示例性的，如图2所示，上述显示面板10包括：衬底20、设置在衬底20一侧的多个像素电路30、设置在该多个像素电路30远离衬底20一侧的多个发光器件40。
图2中Z方向为衬底20的厚度方向。
示例性的，上述衬底20可以为柔性衬底，也可以为刚性衬底。
例如，在衬底20为柔性衬底的情况下，衬底20的材料可以为二甲基硅氧烷、PI(Polyimide，聚酰亚胺)、PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)等具有高弹性的材料。
又如，在衬底20为刚性衬底的情况下，衬底20的材料可以为玻璃等。
在一些示例中，上述多个像素电路30分别与上述多个发光器件40电连接。
例如，上述多个像素电路30和多个发光器件40可以一一对应电连接。又如，一个像素电路30和多个发光器件40电连接，或者，多个像素电路30可以与一个发光器件40电连接。
下面，本公开以一个像素电路30与一个发光器件40电连接为例，对显示面板10的结构进行示意性说明。
示例性的，显示面板10中，各发光器件40可以在相应的像素电路30的驱动作用下发出光，多个发光器件40发出的光相互配合，从而使得显示面板10实现显示功能。
例如，发光器件40可以包括依次层叠设置的阳极、发光功能层、阴极等。其中，发光功能层可以包括发光层。可选地，发光功能层还可以包括空穴注入层、空穴传输层、电子传输层和电子注入层中的至少一者。
通过给发光器件40的阴极施加公共电压，并利用相应的像素电路30给发光器件40的阳极施加驱动电压，便可以在阳极和阴极之间形成电场，该电场可以驱动载流子(也即空穴和电子)在发光层中复合，从而使得发光器件40发光。
在一些示例中，像素电路30的结构包括多种，可以根据实际需要选择设置。例如，像素电路30的结构可以包括“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。此处，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。
示例性的，本公开中以像素电路30的结构为“7T1C”结构为例进行说明。其中，图3示意出了像素电路30的一种等效电路图。
可以理解的是，在像素电路30工作的过程中，需要信号线为其提供相应的电信号。
示例性的，显示面板10还包括：多条栅线Gate、多条数据线Data、多条复位信号线Reset、多条第一电压信号线VDD、多条初始信号线Vinit、以及多条使能信号线EM。其中，栅线Gate用于传输扫描信号，数据线Data用于传输数据信号，复位信号线Reset用于传输复位信号，第一电压信号线VDD用于传输第一电压信号，初始信号线Vinit用于传输初始信号，使能信号线EM用于传输使能信号。
例如，上述多条栅线Gate、多条复位信号线Reset、多条初始信号线Vinit、多条使能信号线EM可以均沿第一方向X延伸，上述多条第一电压信号线VDD、多条数据线Data可以沿第二方向Y延伸。例如，第一方向X与第二方向Y相互垂直。
示例性的，显示面板10还包括：多条第二电压信号线VSS，第二电压信号线VSS用于传输第二电压信号，该第二电压信号例如为公共电压信号。
示例性的，如图3所示，像素电路30包括：第一复位晶体管T1、第二复位晶体管T2、开关晶体管T3、驱动晶体管T4、补偿晶体管T5、第一发光控制晶体管T6、第二发光控制晶体管T7和存储电容器Cst。
示例性的，如图3所示，第一复位晶体管T1的栅极与复位信号线Reset电连接，第一复位晶体管T1的第一极与初始信号线Vinit电连接，第一复位晶体管T1的第二极与第四节点N4电连接，也即与补偿晶体管T5的第二极电连接。其中，第一复位晶体管T1被配置为，在复位信号线Reset所传输的复位信号的控制下导通，将在初始信号线Vinit处接收的第一初始信号传输至第四节点N4，对第四节点N4进行复位。
示例性的，如图3所示，第二复位晶体管T2的栅极与复位信号线Reset电连接，第二复位晶体管T2的第一极与初始信号线Vinit电连接，第二复位晶体管T2的第二极与第一节点N1电连接，也即与发光器件40电连接。其中，第二复位晶体管T2被配置为，在复位信号线Reset所传输的复位信号的控制下导通，将在初始信号线Vinit处接收的初始信号传输至第一节点N1，对第一节点N1进行复位。
示例性的，如图3所示，开关晶体管T3的栅极与栅线Gate电连接，开关晶体管T3的第一极与数据线Data电连接，开关晶体管T3的第二极与第二节点N2电连接，也即与驱动晶体管T4的第一极电连接。其中，开关晶体管T3被配置为，在栅线Gate所传输的扫描信号的控制下导通，将在数据线Data处接收的数据信号传输至第二节点N2。
示例性的，如图3所示，驱动晶体管T4的栅极与第四节点N4电连接，驱动晶体管T4的第一极与第二节点N2电连接，驱动晶体管T4的第二极与第三节点N3电连接。其中，驱动晶体管T4被配置为，在第四节点N4的电压的控制下导通，将来自第二节点N2的信号(例如为数据信号)传输至第三节点N3。
示例性的，如图3所示，补偿晶体管T5的栅极与栅线Gate电连接，补偿晶体管T5的第一极与第三节点N3电连接，也即与驱动晶体管T4的第二极电连接，补偿晶体管T5的第二极与第四节点N4电连接，也即与驱动晶体管T4的栅极电连接。其中，补偿晶体管T5被配置为，在栅线Gate所传输的扫描信号的控制下导通，将来自第三节点N3的电信号(例如为数据信号)传输至第四节点N4。
示例性的，如图3所示，第一发光控制晶体管T6的栅极与使能信号线EM电连接，第一发光控制晶体管T6的第一极与第一电压信号线VDD电连接，第一发光控制晶体管T6的第二极与第二节点N2电连接。其中，第一发光控制晶体管T6被配置为，在使能信号线EM所传输的使能信号的控制下导通，将在第一电压信号线VDD处接收的电压信号传输至第二节点N2。
示例性的，如图3所示，第二发光控制晶体管T7的栅极与使能信号线EM电连接，第二发光控制晶体管T7的第一极与第三节点N3电连接，第二发光控制晶体管T7的第二极与第一节点N1电连接。其中，第二发光控制晶体管T7被配置为，在使能信号线EM所传输的使能信号的控制下导通，将来自第三节点N3的电信号(例如电压信号)传输至第一节点N1。
示例性的，如图3所示，存储电容器Cst的第二极(或称第二极板)与第四节点N4电连接，存储电容器Cst的第一极(或称第一极板)与第一电压信号线VDD电连接。
示例性的，像素电路30的工作过程包括依次进行的复位阶段、数据写入及补偿阶段、发光阶段。
例如，在复位阶段，在复位信号的控制下，第一复位晶体管T1导通，将第一初始信号传输至第四节点N4，对第四节点N4进行复位。由于第四节点N4与存储电容器Cst的第一极、驱动晶体管T4的栅极及补偿晶体管T5的第二极电连接，因此，在对第四节点N4复位时，便可以同步对存储电容器Cst的第一极、驱动晶体管T4的栅极及补偿晶体管T5的第二极进行复位。其中，驱动晶体管T4可以在初始信号的控制下导通。其次，在复位信号的控制下，第二复位晶体管T2在复位信号的控制下导通，第二复位晶体管T2将始信号传输至第一节点N1，对第一节点N1进行复位。由于第一节点N1与发光器件40的阳极电连接，因此，在对第一节点N1进行复位时，便可以同步对发光器件40的阳极进行复位。
例如，在数据写入及补偿阶段，开关晶体管T3在扫描信号的控制下导通，补偿晶体管T5在扫描信号的控制下导通。开关晶体管T3将数据信号传输至第二节点N2，驱动晶体管T4将来自第二节点N2的数据信号传输至第三节点N3。补偿晶体管T5将来自第三节点N3的数据信号传输至第四节点N4，对驱动晶体管T4进行充电，直至完成对驱动晶体管T4的阈值电压的补偿。
例如，在发光阶段，第一发光控制晶体管T6和第二发光控制晶体管T7在使能信号的控制下同时导通。第一发光控制晶体管T6将电压信号传输至第二节点N2。驱动晶体管T4将来自第二节点N2的电压信号传输至第三节点N3。第二发光控制晶体管T7将来自第三节点N3的电压信号传输至第一节点N1。
发光器件40在来自第一节点N1的电压信号和来自公共电压线VSS的公共电压的作用下发光。
在一些实施例中，如图4a及图4b所示，显示面板10具有显示区A及周边区B。
例如，周边区B可以位于显示区A的周边。周边区B可以用于设置移位寄存器，为显示区A提供所需电信号等。
示例性的，显示区A包括主显示区A1和副显示区A2，主显示区A1围绕副显示区A2的至少一部分。
例如，如图4a所示，沿第一方向X，副显示区A2可以位于主显示区A1的中部。或者，如图4b所示，沿第一方向X，副显示区A2可以位于主显示区A1的一侧。
示例性的，上述显示面板10位于主显示区A1的部分和位于副显示区A2的部分均可以用来进行画面显示。
示例性的，主显示区A1的透光率小于副显示区A2的透光率。
在一些示例中，如图5所示，显示装置1还包括：位于显示面板10的非出光侧、且位于显示面板10的副显示区A2的光学元件50。
示例性的，显示面板10的出光侧为显示面板10显示画面的一侧，显示面板10的非出光侧指的是，与显示面板10出光侧相背的一侧。
在一些示例中，上述光学元件50位于副显示区A2。这样外界光线便可以穿过显示面板10中位于副显示区A2的部分，入射至光学元件50，被光学元件50采集，进而使得光学元件50能够正常工作。
示例性的，上述光学元件50可以为摄像头、指纹识别传感器以及红外传感器等。
本公开实施例以光学元件50为摄像头为例。
示例性的，在摄像头进行工作的过程中，外界光线可以穿过显示面板10中位于副显示区A2的部分。这样摄像头便可以采集该光线，实现拍照的功能。例如，在摄像头工作(例如用户自拍)的情况下，上述副显示区A2可以呈现黑色画面，主显示区A1呈现用户自拍的画面，较为明确的显示出摄像头所在位置。或者，主显示区A1和副显示区A2整体呈现用户自拍的画面，未显示出摄像头所在位置。
示例性的，在摄像头未进行工作的情况下，显示面板10位于主显示区A1和副显示区A2的部分均能够进行显示，使得显示面板10及显示装置1整体能够显示图像。
示例性的，在副显示区A2进行显示的情况下，光学元件50也可以进行工作。
通过对显示面板10的位于副显示区A2的部分的透光率进行设置，并将光学元件50设置在副显示区A2，既可以确保光学元件50能够正常工作，又能够提高显示面板10及显示装置1的显示面积，提高屏占比。
在一些示例中，如图6及图7所示，显示面板10包括：依次层叠设置在上述衬底20一侧的半导体层Poly、第一栅导电层GT1、第二栅导电层GT2、第一源漏导电层SD1和阳极层AND。
当然，显示面板10还可以包括设置第一源漏导电层SD1和阳极层AND之间的第二源漏导电层。
例如，半导体层Poly和第一栅导电层GT1之间可以设置有第一栅绝缘层，第一栅导电层GT1和第二栅导电层GT2之间可以设置有第二栅绝缘层，第二栅导电层GT2与第一源漏导电层之间可以设置层间介质层，第一源漏导电层SD1和第二源漏导电层之间可以设 置平坦层，第二源漏导电层和阳极层AND之间可以设置有钝化层等。
例如，第一绝缘层GI1和第二绝缘层GI2的材料可以为氧化硅、氮化硅、氮氧化硅等。
例如，钝化层的材料可以为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等。
为方便看出其他膜层的图案结构，未示意出第一绝缘层、第二绝缘层、层间介质层、钝化层等。
示例性的，半导体层Poly的材料可以包括非晶硅、单晶硅、多晶硅或金属氧化物半导体材料。
示例性的，第一栅导电层GT1、第二栅导电层GT2、第一源漏导电层SD1、第二源漏导电层均为可导电材料。第一栅导电层GT1和第二栅导电层GT2的材料例如可以相同，第一源漏导电层SD1和第二源漏导电层的材料例如可以相同。
例如，第一栅导电层GT1、第二栅导电层GT2、第一源漏导电层SD1或第二源漏导电层SD2的材料可以为金属材料，该材料例如为Al(铝)、Ag(银)、Cu(铜)、Cr(铬)、钼(Mo)、钛(Ti)中的一种或多种的组合。
需要说明的是，半导体层Poly在衬底20上的正投影，与第一栅导电层GT1在衬底上的正投影具有交叠。其中，在半导体层Poly远离衬底的一侧形成第一栅导电层GT1后，可以以第一栅导电层GT1为掩膜，对半导体层Poly进行掺杂处理，使得半导体层Poly中被第一栅导电层GT1覆盖的部分，形成各晶体管的有源图案(也即沟道区)，使得半导体层Poly中未被第一栅导电层GT1覆盖的部分，形成导体，该导体可以作为各晶体管的第一极或第二极。第一栅导电层GT1与半导体层Poly交叠的部分，形成各晶体管的栅极图案(也即栅极)。
可以理解的是，上述第一源漏导电层SD1、第二源漏导电层SD2与半导体成Poly、第一栅导电层GT1、第二栅导电层GT2形成多个像素电路30。
示例性的，像素电路30所包括的各晶体管及存储电容器之间的相对位置关系如图6所示。第一发光控制晶体管T6和第二发光控制晶体管T7沿第一方向X依次设置，第一复位晶体管T1、开关晶体管T3和第一发光控制晶体管T6沿第二方向Y依次设置，第二复位晶体管T2和第二发光控制晶体管T7沿第二方向Y依次设置。
设定垂直于显示面板10的衬底20且沿第一方向X的面为第一参考面，在向第一参考面的正投影中，驱动晶体管T4位于补偿晶体管T5和开关晶体管T3之间；设定垂直于显示面板10的衬底20且沿第二方向Y的面为第二参考面，在向第二参考面的正投影中，驱动晶体管T4位于开关晶体管T3和第一发光控制晶体管T6之间。
沿第二方向Y，第二复位晶体管T2还位于驱动晶体管T4远离第二发光控制晶体管T7的一侧。其中，存储电容器Cst的位置，与驱动晶体管T4的位置相同。
采用上述设置方式，可以使得像素电路30的排布较为规整，便于显示面板10的制备。
在一些示例中，如图8所示，显示面板10包括位于副显示区A2的多个第一像素电路31，多个第一像素电路31排列为多行多列，每行第一像素电路31沿第一方向X排列，每列第一像素电路31沿第二方向Y排列；显示面板10还包括位于主显示区A1的多个第二像素电路32；多个第二像素电路32排列为多行多列，每行第二像素电路32沿第一方向X排列，每列第二像素电路32沿第二方向Y排列。
可以理解的是，第一像素电路31和第二像素电路32的电路结构可以均为上述“7T1C”结构。
示例性的，第一方向X和第二方向Y相交。
例如，第一方向X与第二方向Y的夹角为85°、90°、95°等。
为方便描述，本公开中的实施例以第一方向X与第二方向Y的夹角为90°为例进行说明。
示例性的，多个第一像素电路31与多个第二像素电路32呈阵列排布。
例如，一行像素电路30中，可以全部为第一像素电路31。
又如，一行像素电路30中的多个像素电路，可以部分像素电路为第一像素电路31，另一部分像素电路为第二像素电路32。
示例性的，相邻两个第一像素电路31之间存在间隙，外界光线可以从上述间隙射入光学元件50，从而使得光学元件50可以采集到足够的光线，从而实现拍照功能等。
示例性的，如图2所示，多个发光器件40包括多个第一发光器件41和多个第二发光器件42。
例如，多个第二发光器件42位于主显示区A1，多个第一发光器件41位于副显示区A2。
例如，多个第一发光器件41与多个第一像素电路31电连接，多个第二发光器件42与多个第二像素电路32电连接。
为了提高副显示区的透光率，如图7所示，一般设置第一发光器件的阳极AD’覆盖与其电连接的第一像素电路。由于像素电路制备工艺的限制，该第一像素电路无法完全隐藏在相应的阳极AD’之下。外界光线从相邻两个第一像素电路之间的间隙入射至光学元件的过程中，外界光线会在上述间隙周围的第一像素电路中金属结构(例如第一栅导电层等)上发生衍射等，从而容易影响光学元件采集光线，使得光学元件出现严重的拍照衍射现象。且相邻两个第一像素电路之间的间隙较小，使得副显示区的透光率较低，影响光学元件的光线采光量，进而影响光学元件的功能。
为此，本公开的一些实施例，如图8所示，设置单位面积内，多个第二像素电路32所占据的面积，大于多个第一像素电路31所占据的面积。例如，单位面积内的第一像素电路31的数量，和单位面积内第二像素电路32的数量相同，而单个第二像素电路32所占据的面积，大于单个第一像素电路31所占据的面积。相对于主显示区A1，对位于副显示区A2的像素电路的面积进行了压缩，因此，相邻两个第一像素电路31之间的间隙较大，从而使得副显示区A2的透光率得到提高，从而可以增加光学元件50的采光量，进而可以提高光学元件50的拍照质量。此外，上述设置方式，可以增大第一像素电路31隐藏于相应的第一发光器件的阳极下的面积占第一像素电路31总面积的占比，减小第一像素电路31暴露于上述阳极外的面积占第一像素电路31总面积的占比，从而降低外界光线入射至光学元件50的过程中拍照衍射的概率，有效地缓解光学元件发生拍照衍射的现象。
在一种实现方式中，如图6所示，显示面板10还包括：位于第一栅导电层GT1上、且位于副显示区A2的第一透光导电层(图6中未示出)。
例如，第一透光导电层位于第一栅导电层GT1上的钝化层远离衬底一侧的表面上。
可以理解的是，在第一栅导电层GT1远离衬底的一侧依次层叠的膜层可以有第二绝缘层、第二栅导电层、层间介质层、第一源漏导电层SD1、钝化层、第一透光导电层。
第一透光导电层的材料具有透光性能，也具有导电性能。
例如，第一透光导电层TC1的材料可以为ITO(Indium Tin Oxide，氧化铟锡)。
在一些示例中，上述第一像素电路31(参考图8)包括位于第一栅导电层GT1的栅极图案GP。
例如，栅极图案GP形成上述第一像素电路31中晶体管的栅极。晶体管的栅极与信号线连接。
在另一种实现方式中，副显示区A2中相邻两个第一像素电路31之间的间隙用于透光。一条信号线(例如上文中提到的栅线、复位信号线、使能信号线等，该一条信号线与一行第一像素电路中的多个第一像素电路电连接)中，位于相邻两个第一像素电路之间的部分可以由透光导电材料形成的连接线组成，采用透光导电的连接线实现该信号线在一行第一像素电路之间的连接，从而增加副显示区的透光率。
以上述信号线为栅线为例，该栅线与像素电路的栅极图案连接。例如，如图9a所示，可以在第一透光导电层TC1’设置上述连接线CL’。而如图9b所示，由于第一像素电路的栅线及栅极图案位于第一栅导电层GT1’，连接线CL’位于第一透光导电层TC1’，栅极图案GP’与连接线CL’位于不同的膜层，连接线CL’需要通过过孔与栅线及栅极图案GP’实现电连接(如图9b所示，为方便看出栅极图案与连接线的电连接，图9b中仅示意出了第一透光导电层TC1’与栅极图案GP’之间的钝化层PVX，图9b为沿栅线或连接线CL’的延伸方向剖开所得到的剖视图)。由此，在一行第一像素电路中，每个第一像素电路所占据区域的两侧(例如沿该第一像素电路所在行方向的相对两侧)需要各设置一个过孔即共两个过孔VH’，实现栅线及栅极图案GP’与连接线CL’的连接。
然而，上述设置，使得位于副显示区的过孔数量较多，进而使得外界光线入射至光学元件的过程中，容易在上述多个过孔发生衍射，从而影响光学元件的采光，进而使得光学元件容易出现拍照衍射等不良现象。此外，由于过孔VH’占据了相邻两个第一像素电路之间的间隙GA’的面积，也即占据了副显示区中用于外界光线的入射透光的区域，使得副显示区的透光面积较小，副显示区的透光率较低，从而使得光学元件的采光量较少，影响光学元件的功能。以LTPS(low temperature poly-silicon，低温多晶硅)类型的像素电路为例，在像素密度为400PPI(Pixels Per Inch，像素密度)的情况下，副显示区的透光面积比(或者称为开口率，指的是透光区域的面积与副显示区A2的面积的比值)约为48.3％。
本公开的一些实施例提供了一种显示面板10，如图10a及图10b所示，显示面板10还包括：位于衬底上的第一导电层CT，多个第一像素电路31包括位于第一导电层CT的导电图案CW。
在一些示例中，显示面板10还包括：位于第一导电层CT远离衬底的一侧、且位于副显示区A2的第一信号线层SN，第一信号线层SN包括沿第一方向X延伸的第一类信号线SL1。
示例性的，第一类信号线SL1用于传输电信号。
在一些示例中，沿第一方向X位于同一行的各第一像素电路31的导电图案CW，通过第一过孔VH1与第一类信号线SL1电连接，第一过孔VH1位于第一像素电路31沿第一方向X的一侧。
例如，与每个第一像素电路31的导电图案CW对应的第一过孔VH1，位于相应的第一像素电路31沿第一方向X的相对两侧中的一侧。
示例性的，如图10b所示，上述第一过孔VH1指的是，为实现导电图案CW与第一类信号线SL1的电连接，而形成的贯穿第一信号线层SN与第一导电层CT之间的膜层(例 如，图10b中的钝化层PVX、层间介质层ILD等)的过孔。由于打孔工艺的限制以及膜层厚度的限制，第一过孔VH1可以由沿Z方向依次连接的多个子孔组成，各个子孔大致为同心设置，或者各个子孔之间相互错开。各个子孔分别位于不同的膜层，各个子孔内形成有导电转接块，导电转接块延伸至相应子孔所在膜层的上表面(例如，图10b中采用第一源漏导电层SD1的材料形成导电转接块)，各个导电转接块穿过各个子孔，实现导电图案CP与第一类信号线SL1的电连接。
本公开的一些实施例，通过设置位于副显示区A2的第一信号线层SN，第一信号线层SN包括第一类信号线SL1，第一类信号线SL1沿第一方向X延伸，且位于副显示区A2的同一行第一像素电路31的导电图案CW通过一个第一过孔VH1与第一类信号线SL1电连接，第一过孔VH1位于第一像素电路31沿第一方向X的一侧，从而使得一个第一像素电路31所占据区域的周边或内部的第一过孔VH1的数量较少，相比于一种实现方式中，每个第一像素电路31所占据区域的周边或内部的第一过孔VH1的数量减少，从而使得副显示区A2内的过孔数量减少，从而缓解了外界光线在入射至光学元件50的过程中发生衍射的现象，在一定程度上避免了光学元件50发生的拍照衍射现象。此外，上述第一过孔VH1数量减少了，从而可以使得副显示区A2中相邻两个第一像素电路31之间的间隙GA较大，也就是说，原用于形成第一过孔VH1的区域可以用作外界光线的入射透过区域，也即透光区，使得副显示区A2中的透光面积增大，从而使得副显示区A2的透光率增大，保证光学元件50的光线采集量。以LTPS类型的像素电路为例，在像素密度为400PPI的情况下，副显示区A2的透光面积比(或者称为开口率，指的是透光区域的面积与副显示区A2的面积的比值)约为52.5％，副显示区A2的透光面积比增加了4.2％，明显增加了副显示区A2的透光面积，且缓解了光学元件的拍照衍射现象。
在一些实施例中，每个第一像素电路31通过一个第一过孔VH1与第一类信号线SL1电连接。可以理解的是，第一过孔VH1与相应的第一像素电路31的相对位置关系有多种，可以根据实际需要进行设置，本公开对此不作限制。
例如，同一行第一像素电路31中，每个第一像素电路31所对应的第一过孔VH1可以位于各第一像素电路31沿第一方向X的不同侧。
又如，同一行第一像素电路31中，不同第一像素电路31所对应的第一过孔VH1都位于第一像素电路31的同一侧。
采用上述设置方式，可以使得显示面板中第一过孔VH1的排布较为规整，进而可以降低显示面板的制备难度。
在一些实施例中，上述第一导电层CT包括第一栅导电层GT1，上述导电图案CP包括栅极图案GP，上述第一信号线层SN包括第一透光导电层TC1。
例如，第一透光导电层TC1的材料具有透光性能，也具有导电性能。第一透光导电层TC1的材料可以为ITO(Indium Tin Oxide，氧化铟锡)。
例如，一条第一类信号线SL1与一行第一像素电路31电连接。
例如，一条第一类信号线SL1与相应的一行第一像素电路31的栅极图案GP电连接，并向相应的一行第一像素电路31传输电信号。
在一些实施例中，如图10a及图10b所示，第一类信号线SL1在副显示区A2位于同一层且为连续走线，第一类信号线SL1在衬底的正投影与多个第一像素电路31中的至少一个第一像素电路31在衬底的正投影交叠。
示例性的，第一类信号线SL1由大致沿第一方向的一整体的、未断开的条状图案形成的。第一类信号线SL1的整体均位于副显示区内的同一层，均位于第一透光导电层TC1。由此，可以简化显示面板的制备工艺。
例如，一条第一类信号线SL1的一部分位于相邻两个第一像素电路31之间的间隙，该第一类信号线SL1的另一部分覆盖相应的第一像素电路31的一部分。
例如，一条第一类信号线SL1在衬底20上的正投影，与相应的一行第一像素电路31中的每个第一像素电路31在衬底20上的正投影，均部分交叠。
在一些实施例中，如图10b、图10c、图10d所示，第一栅导电层GT1包括与栅极图案GP电连接的第一过孔连接部HP1，第一过孔VH1暴露第一过孔连接部HP1；栅极图案GP通过第一过孔连接部HP1与第一类信号线SL1电连接。
例如，第一过孔连接部HP1与栅极图案GP同层同材料。
例如，第一过孔VH1可以暴露第一过孔连接部HP1的一部分。
示例性的，第一过孔连接部HP1位于与其连接的栅极图案GP所在的第一像素电路31所占据区域外的一侧，或者，位于与其连接的栅极图案GP所在的第一像素电路31所占据区域内。
图10c中，虚线方框PP所划定的区域为第一像素电路31所占据的区域。
例如，第一过孔连接部HP1位于第一像素电路31所占据区域外的周边区域。
又如，第一过孔连接部HP1在衬底20上的正投影，位于第一像素电路31在衬底20上的正投影的范围之内。由此，可以减少第一过孔所占据的副显示区A2中透光区域的面积，从而使得副显示区A2的透光区域的面积较大，从而可以增大副显示区A2的透光率，增加光学元件50的采光量，保证光学元件50的正常工作。
例如，第一类信号线SL1可以覆盖相应的第一过孔VH1的至少一部分。
采用上述设置方式，通过一个第一过孔连接部HP1实现栅极图案GP与第一类信号线SL1电连接，可以避免由于栅极图案GP在衬底上正投影的相对位置的限制，从而避免使得第一类信号线SL1在衬底上正投影需要与栅极图案GP在衬底上正投影存在部分交叠，或避免使得第一类信号线SL1在衬底上正投影需要位于栅极图案GP在衬底上正投影的周边，以方便该栅极图案GP与该第一类信号线SL1的电连接。在第一透光导电层TC1上的第一类信号线SL1的数量较多的情况下，上述设置方式，可以方便地排布第一透光导电层TC1上的多条第一类信号线SL1的相对位置，避免相邻的第一类信号线SL1之间的间距较小而使得该相邻的第一类信号线SL1上的电信号之间发生干扰，从而可以提高第一类信号线SL1所传输的电信号的准确性，进而提高显示面板10所显示画面的显示质量。
可以理解的是，图11示意出了副显示区A2中半导体层Poly、第一栅导电层GT1、第二栅导电层GT2、第一源漏导电层SD1、第二源漏导电层SD2及阳极层AND依次层叠设置后的俯视结构。图12示意出了副显示区A2中半导体层Poly的俯视结构。图13示意出了副显示区A2中半导体层Poly与第一栅导电层GT1依次层叠设置后的俯视结构。图14示意出了副显示区A2中第一栅导电层Gate1、第二栅导电层Gate2依次层叠设置后的俯视结构。图15示意出了副显示区A2中半导体层Poly、第一栅导电层Gate1、第二栅导电层Gate2、层间介质层ILD(图15中仅示意出了副显示区A2中层间介质层ILD上的过孔的位置)依次层叠设置后的俯视结构。图16示意出了副显示区A2中层间介质层ILD(图16中仅示意出了副显示区A2中层间介质层ILD上的过孔的位置)、第一源漏导电层SD1依 次层叠设置后的俯视结构。图17示意出了副显示区A2中第一源漏导电层SD1、钝化层PVX(图17中仅示意出了副显示区A2中钝化层PVX上的过孔的位置)依次层叠设置后的俯视结构。图18示意出了副显示区A2中钝化层PVX(图18中仅示意出了副显示区A2中钝化层PVX上的过孔的位置)、第一透光导电层TC1依次层叠设置后的俯视结构。图19示意出了副显示区A2中第一源漏导电层SD1、钝化层PVX(图19中仅示意出了副显示区A2中钝化层PVX上的过孔的位置)、第一透光导电层TC1依次层叠设置后的俯视结构。
当然，半导体层Poly位于衬底的一侧。在衬底和第一透光导电层TC1之间还可以有其他膜层，可以根据实际需要进行设置，本公开对此不作限制。
在一些实施例中，如图13及图20所示，第一像素电路31所包括的栅极图案GP的数量为多个，多个栅极图案GP沿第一方向X排列为多列，沿第二方向Y排列为多行。
例如，多个栅极图案GP呈阵列状排布。
例如，一个第一像素电路31包括多个晶体管，每个晶体管具有至少一个栅极图案GP。
示例性的，如图20所示，同一行栅极图案GP包括至少两个栅极图案GP，至少两个栅极图案GP与同一条第一类信号线SL1电连接。
例如，位于同一行的至少两个晶体管的栅极图案GP，也位于同一行。在至少两个晶体管在同一个电信号的控制下开启或关闭的情况下，该至少两个晶体管的栅极图案GP可以连接同一条信号线，例如连接同一条第一类信号线SL1。
例如，同一行栅极图案GP包括两个栅极图案GP，两个栅极图案GP之间可以相互电连接，该两个栅极图案GP与同一条第一类信号线SL1电连接。
又如，同一行栅极图案GP包括四个栅极图案，该四个栅极图案GP可以相互电连接。该四个栅极图案GP与同一条第一类信号线SL1电连接。
采用上述设置方式，可以使得同一行的多个栅极图案GP均与第一类信号线SL1电连接，从而可以减少第一过孔VH1的数量，从而可以减少外界光线入射至光学元件50的过程中在第一过孔VH1处发生衍射的现象，进而避免影响光学元件50的功能。
在一些实施例中，如图14及图20所示，至少两个栅极图案GP通过同一第一过孔连接部HP1，与第一类信号线SL1电连接。
例如，位于同一行的两个栅极图案GP之间可以相互电连接，两个栅极图案GP中的一个可以与第一过孔连接部HP1电连接，从而使得该两个栅极图案GP通过一个过孔连接部HP1与同一条第一类信号线SL1电连接，从而可以减少第一过孔VH1的数量，从而可以减少外界光线入射至光学元件50的过程中在第一过孔VH1处发生衍射的现象，进而避免影响光学元件50的功能。
又如，位于同一行的四个栅极图案GP之间可以相互电连接，四个栅极图案GP中的一个可以与第一过孔连接部HP1电连接，从而使得该四个栅极图案GP通过一个过孔连接部HP1与同一条第一类信号线SL1电连接从而可以减少第一过孔VH1的数量，从而可以减少外界光线入射至光学元件50的过程中在第一过孔VH1处发生衍射的现象，进而避免影响光学元件50的功能。
在一些实施例中，如图14所示，上述至少两个栅极图案GP，呈一体结构；和/或，上述至少两个栅极图案GP，及与至少两个栅极图案GP电连接的第一过孔连接部HP1，呈一体结构。
例如，位于同一行的两个栅极图案GP，呈一体结构。
又如，位于同一行的四个栅极图案GP，呈一体结构。
例如，位于同一行的两个栅极图案GP，及与该两个栅极图案GP电连接的第一过孔连接部HP1，呈一体结构。
又如，位于同一行的四个栅极图案GP，及与该四个栅极图案GP电连接的第一过孔连接部HP1，呈一体结构。
上述一体结构指的是，相连接的两个图案同层设置，且该两个图案是连续的，未分隔开。由此，可以简化第一像素电路31及显示面板10的结构、制备工艺。
在一些实施例中，如图18及图20所示，第一类信号线SL1包括上述栅线Gate、复位信号线Reset和使能信号线EM中的至少一者。
例如，上述第一类信号线SL1包括栅线Gate。上述栅极图案GP可以为补偿晶体管T5的栅极图案和开关晶体管T3的栅极图案。
又如，上述第一类信号线SL1包括复位信号线Reset。上述栅极图案GP可以为第一复位晶体管T1的栅极图案和第二复位晶体管T2的栅极图案。
又如，上述第一类信号线SL1包括使能信号线EM。上述栅极图案GP可以为第一发光控制晶体管T6的栅极图案和第二发光控制晶体管T7的栅极图案。
又如，上述第一类信号线SL1包括栅线Gate和复位信号线Reset。
又如，上述第一类信号线SL1包括栅线Gate和使能信号线EM。
又如，上述第一类信号线SL1包括复位信号线Reset和使能信号线EM。
又如，上述第一类信号线SL1包括栅线Gate、复位信号线Reset和使能信号线EM。
采用上述设置方式，可以使得栅线Gate、复位信号线Reset和使能信号线EM中的至少一者，与一行第一像素电路31通过一个第一过孔VH1实现电连接，从而使得副显示区A2内的过孔数量减少，从而缓解了外界光线在入射至光学元件50的过程中发生衍射的现象，在一定程度上避免了光学元件50发生的拍照衍射现象。此外，上述第一过孔VH1数量减少了，从而可以使得副显示区A2中相邻两个第一像素电路31之间的间隙增大，也就是说，原用于形成第一过孔VH1的区域可以用作外界光线的入射透过区域，也即透光区域的面积增大，使得副显示区A2中的透光面积增大，从而使得副显示区A2的透光率增大，保证光学元件50的光线采集量。
在一些实施例中，如图22所示，第一栅导电层GT1还包括位于主显示区A1的第二类信号线SL2。第二类信号线SL2沿第一方向X延伸，且与多个第二像素电路中的至少部分第二像素电路32电连接(图22中虚线框示意的是第二像素电路32所在的区域)。
例如，第二类信号线SL2与多个第二像素电路32中的一行第二像素电路32电连接。
在一些示例中，传输相同电信号的第一类信号线SL1和第二类信号线SL2电连接，且两者所对应的各第一像素电路31和各第二像素电路32位于同一行。
例如，第二类信号线SL2向相应的同一行第二像素电路32传输的电信号的类型可以为扫描信号、复位信号或使能信号。
在一些示例中，传输扫描信号的第二类信号线SL2，与传输扫描信号的第一类信号线SL1电连接。且该第二类信号线SL2所对应的第二像素电路32，与该第一类信号线SL1所对应的第一像素电路31，位于同一行。由此，可以向第一类信号线SL1和第二类信号线SL2中的一者输入电信号，即可使得第一类信号线SL1和第二类信号线SL2向同一行像素 电路30传输相同的电信号，从而可以简化显示面板10的设计。
可以理解的是，图22仅示意出了第一栅导电层GT1的三条第二类信号线SL2，以及第一透光导电层TC1的三条第一类信号线SL1，图22中第二类信号线SL2的图案形状仅为示意，第二类信号线SL2的图案形状有多种，本公开的一些实施例对此不作限制。
在一些实施例中，如图12及图20所示，第一像素电路31还包括位于半导体层Poly、且沿第一方向X间隔排列的第一有源图案AP1和第二有源图案AP2。
可以理解的是，半导体层Poly位于衬底20和第一栅导电层GT1之间。
例如，上述第一有源图案AP1和第二有源图案AP2之间具有间隙，未进行电连接。
在一些示例中，如图18～图20及图23所示，第一透光导电层TC1还包括：第一连接线CL1；沿第一方向X，第一连接线CL1位于相邻两个第一像素电路31之间。
例如，第一连接线CL1沿第一方向X延伸。
在一些示例中，上述相邻两个第一像素电路31中的一者的第一有源图案AP1，通过一个第二过孔VH2与第一连接线CL1的一端电连接。相邻两个第一像素电路31中的另一者的第二有源图案AP2，通过另一个第二过孔VH2与第一连接线CL1的另一端电连接。
在一些实施例中，如图16～图17所示，第一源漏导电层SD1包括位于副显示区A2的第二连接线CL2。如图19所示，沿第一方向X，第二连接线CL2位于相邻两条第一连接线CL1之间，且连接相邻两条第一连接线CL1。
如图33所示，第一源漏导电层SD1位于第二栅导电层GT2和第一透光导电层TC1之间。
例如，第二连接线CL2大致沿第一方向X延伸。
例如，如图19所示，第一连接线CL1可以通过位于钝化层PVX上的过孔VH与第二连接线CL2连接。
采用上述设置方式，可以使得相邻的两个第一连接线CL1连接在一起，可以使得与一行第一像素电路31相连接多个第一连接线CL1通过第二连接线CL2相互连接在一起，可以更加方便地将第一连接线CL1上的信号传输至相应的一行第一像素电路31上，可以简化显示面板10的设计，避免向同一行第一连接线中的各个第一连接线CL1分别输送电信号。
在一些实施例中，如图19所示，沿第一方向X，多条第一连接线CL1和多条第二连接线CL2交替设置，且依次连接，形成初始信号线Vinit。
例如，初始信号线Vinit沿第一方向X延伸。
例如，初始信号线Vinit与一行第一像素电路31电连接，并向一行第一像素电路31传输初始信号。
例如，在多条第一连接线CL1和多条第二连接线CL2依次连接，形成初始信号线Vinit的情况下，上述第一有源图案AP1可以为第一复位晶体管T1的有源图案，上述第二有源图案AP2可以为第二复位晶体管T2的有源图案，初始信号线Vinit通过第一有源图案AP1向第一复位晶体管T1传输初始信号，通过第二有源图案AP2向第二复位晶体管T2传输初始信号。
在一些实施例中，如图21所示，第二栅导电层GT2包括：位于主显示区A1的多条第三类信号线SL3。多条第三类信号线SL3沿第一方向X延伸；且与位于同一行的各第二像素电路32电连接。
例如，上述第二导电层GT2位于第一栅导电层GT1和第一透光导电层TC1之间。
示例性的，第三类信号线SL3和初始信号线Vinit电连接，且两者所对应的各第一像素电路31和各第二像素电路32位于同一行(图21中的虚线框示意的是第一像素电路和第二像素电路的位置)。
例如，第三类信号线SL3用于向一行第二像素电路32传输初始信号，该第三类信号线SL3与初始信号线Vinit电连接，从而使得显示面板10中同一行像素电路30所接收的初始信号相同，使得同一行像素电路30所对应的发光器件40在发光前的初始状态相同，从而使得显示面板10能够正常显示画面。
可以理解的是，图21仅示意出了第二栅导电层GT2的两条第三类信号线SL3，以及两条初始信号线Vinit，图21中第三类信号线SL3的图案形状仅为示意，第三类信号线SL3的图案形状有多种，本公开对此不作限制。
在一些实施例中，如图24、图25及图27所示，显示面板10还包括：位于第一透光导电层TC1上、且位于副显示区A2的第二透光导电层TC2，第二透光导电层TC2包括：沿第二方向Y延伸的第四类信号线SL4。
可以理解的是，如图23及图24所示，第二透光导电层TC2与第一透光导电层TC1之间设置有第一平坦层PLN1。
示例性的，第二透光导电层TC2的材料具有透光性能，也具有导电性能。
例如，第一透光导电层TC1和第二透光导电层TC2的材料可以相同。
例如，第二透光导电层TC1的材料可以为ITO(Indium Tin Oxide，氧化铟锡)。
在一些示例中，如图12及图29所示，第一像素电路31还包括位于半导体层Poly的第三有源图案AP3。其中，位于同一列的各第一像素电路31的第三有源图案AP3，通过第三过孔VH3，与第四类信号线SL4电连接。第三过孔VH3位于第一像素电路31沿第二方向Y的一侧。
在一些实施例中，每个第一像素电路31通过一个第三过孔VH3与第四类信号线SL4电连接，可以理解的是，第三过孔VH3与相应的第一像素电路31的相对位置关系有多种，可以根据实际需要进行设置，本公开对此不作限制。
例如，同一列第一像素电路31中，不同第一像素电路31所对应的第三过孔VH3可以位于各第一像素电路31沿第二方向Y的不同侧。
又如，同一列第一像素电路31中，不同第一像素电路31所对应的第三过孔VH3都位于第一像素电路31沿第二方向Y的同一侧。
采用上述设置方式，可以使得显示面板中第三过孔VH3的排布较为规整，进而可以降低显示面板的制备难度。
例如，一条第四类信号线SL4与一列第一像素电路31电连接。
在一些示例中，第四类信号线SL4在副显示区A2位于同一层且为连续走线，第四类信号线SL4在衬底的正投影与多个第一像素电路31中的至少一个第一像素电路31在衬底的正投影交叠。
例如，第四类信号线SL4在衬底的正投影与一个第一像素电路31在衬底的正投影交叠。
又如，第四类信号线SL4在衬底的正投影与多个第一像素电路31在衬底的正投影交叠。
例如，如图29所示，上述第四类信号线SL4的一部分位于一列第一像素电路31中相邻两个第一像素电路31之间的间隙，另一部分覆盖相应的第一像素电路31。
示例性的，第四类信号线SL4由大致沿第二方向Y的一整体的、未断开的条状图案形成的。第四类信号线SL4的整体均位于副显示区内的同一层，均位于第二透光导电层TC2。由此，可以简化显示面板的制备工艺。
示例性的，如图29所示，上述第三过孔VH3指的是，为实现第三有源图案AP3与第四类信号线SL4的电连接，而形成的贯穿第二透光导电层TC2与半导体层Poly之间的膜层(例如，第一平坦层PLN1、钝化层PVX、层间介质层ILD、第二绝缘层、第一绝缘层等)的过孔。由于打孔工艺的限制以及膜层厚度的限制，第三过孔VH3可以由沿Z方向依次连接的多个子孔组成，各个子孔大致为同心设置，或者各个子孔之间相互错开。各个子孔分别位于不同的膜层，各个子孔内形成有导电转接块，导电转接块延伸至相应子孔所在膜层的上表面(例如，可以采用第一源漏导电层的材料形成导电转接块)，各个导电转接块穿过各个子孔，实现第三有源图案AP3与第四类信号线SL4的电连接。
例如，一条第四类信号线SL4在衬底20上的正投影，与相应的一列第一像素电路31中的每个第一像素电路31在衬底20上的正投影，均部分交叠。
本公开的一些实施例，通过设置位于副显示区A2的第二透光导电层TC2，第二透光导电层TC2包括第四类信号线SL4，第四类信号线SL4沿第二方向Y延伸，且位于副显示区A2的同一列第一像素电路31的第三有源图案AP3通过一个第三过孔VH3与第四类信号线SL4电连接，从而使得一个第一像素电路31所占据区域的周边或内部的第四类信号线SL4的数量较少，相比于一种实现方式中，每个第一像素电路31所占据区域的周边或内部的第四类信号线SL4的数量减少，从而使得副显示区A2内的过孔数量减少，从而缓解了外界光线在入射至光学元件50的过程中发生衍射的现象，在一定程度上减低了光学元件50发生拍照衍射的现象。此外，上述第四类信号线SL4数量减少了，从而可以使得副显示区A2中相邻两个第一像素电路31之间的间隙增大，也就是说，原用于形成第一过孔VH1的区域可以用作外界光线的入射透过区域，也即透光区，使得副显示区A2中的透光面积增大，从而使得副显示区A2的透光率增大，保证光学元件50的光线采集量。
可以理解的是，图20示意出了副显示区A2中半导体层Poly、第一栅导电层Gate1、第二栅导电层Gate2及第一透光导电层TC1依次层叠设置后的俯视结构。图23示意出了副显示区A2中第一透光导电层TC1、第一平坦层PLN1(图23中仅示意出了副显示区A2中第一平坦层PLN1上的过孔的位置)依次层叠设置后的俯视结构。图24示意出了副显示区A2中第一平坦层PLN1(图24中仅示意出了副显示区A2中第一平坦层PLN1上的过孔的位置)及第二透光导电层TC2依次层叠设置后的俯视结构。图25示意出了副显示区A2中第二透光导电层TC2的俯视结构。图27示意出了副显示区A2中第二透光导电层TC2及第二平坦层PLN2(图27中仅示意出了副显示区A2中第二平坦层PLN2上的过孔的位置)依次层叠设置后的俯视结构。图28示意出了副显示区A2中第二源漏导电层SD2的俯视结构。图29示意出了副显示区A2中半导体层Poly、第一栅导电层Gate1、第二栅导电层Gate2、第二透光导电层TC2及第二源漏导电层SD2依次层叠设置后的俯视结构。图30示意出了副显示区A2中第二源漏导电层SD2、第三平坦层PLN3(图30中仅示意出了副显示区A2中第三平坦层PLN3上的过孔的位置)依次层叠设置后的俯视结构。图31示意出了副显示区A2中第二透光导电层TC2、第二源漏导电层SD2及第三平坦层PLN3 (图31中仅示意出了副显示区A2中第三平坦层PLN3上的过孔的位置)依次层叠设置后的俯视结构。图33示意出了副显示区A2中半导体层Poly、第一栅导电层Gate1、第二栅导电层Gate2、第一源漏导电层SD1、第一透光导电层TC1、第二透光导电层TC2及第二源漏导电层SD2依次层叠设置后的俯视结构。图34示意出了副显示区A2中阳极层AND的俯视结构。
上述第一平坦层PLN1、第二平坦层PLN2和第三平坦层PLN3的材料可以相同。
示例性的，第一平坦层PLN1的材料可以为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等。
例如，在第一透光导电层TC1远离衬底的一侧依次层叠的膜层可以有第一平坦层PLN1、第二透光导电层TC2、第二平坦层PLN2、第二源漏导电层SD2、第三平坦层PLN3及阳极层AND。
当然，在衬底和阳极层AND之间还可以有其他膜层，可以根据实际需要进行设置，本公开对此不作限制。
在一些实施例中，如图12及图29所示，半导体层Poly包括与第三有源图案AP3连接的第三过孔连接部HP3，第三过孔VH3暴露第三过孔连接部HP3，第三有源图案AP3通过第三过孔连接部HP3与第四类信号线SL4电连接。
其中，第三过孔连接部HP3位于第一像素电路31所占据区域外的一侧，或者，位于第一像素电路31所占据区域内。
例如，第三过孔VH3可以暴露第三过孔连接部HP3的一部分。
例如，第三有源图案AP3与第三过孔连接部HP3同层同材料。
例如，第三过孔连接部HP3位于与其电连接的第三有源图案AP3所在的第一像素电路31所占据区域外的周边区域。
又如，第三过孔连接部HP3在衬底20上的正投影，位于与其电连接的第三有源图案AP3所在的第一像素电路31在衬底20上的正投影的范围之内。由此，可以减少第三过孔VH3所占据的副显示区A2中透光区域的面积，从而使得副显示区A2的透光区域的面积较大，从而可以增大副显示区A2的透光率，增加光学元件50的采光量，保证光学元件50的正常工作。
例如，第四类信号线SL4覆盖上述第三过孔VH3。
采用上述设置方式，通过一个第三过孔连接部HP3实现第三有源图案AP3与第四类信号线SL4电连接，可以避免由于第三有源图案AP3在衬底上正投影的相对位置的限制，从而避免使得第四类信号线SL4在衬底上正投影需要与第三有源图案AP3在衬底上正投影存在部分交叠，或避免使得第四类信号线SL4在衬底上正投影需要位于第三有源图案AP3在衬底上正投影的周边，以方便该第三有源图案AP3与该第四类信号线SL4的电连接。
并且，在第二透光导电层TC2上的第四类信号线SL4的数量较多的情况下，可以方便地排布第二透光导电层TC2上的多条第四类信号线SL4的相对位置，通过一个第三过孔连接部HP3实现第三有源图案AP3与第四类信号线SL4电连接，可以避免相邻的第四类信号线SL4之间的间距较小而使得该相邻的第四类信号线SL4上的电信号之间发生干扰，从而可以提高第四类信号线SL4所传输的电信号的准确性，进而提高显示面板10所显示画面的显示质量。
在一些实施例中，如图25所示，第四类信号线SL4包括数据信号线Data。
例如，数据信号线Data与一列第一像素电路31电连接，并向该列第一像素电路31传输数据信号。
例如，如图33所示，在第四类信号线SL4包括数据信号线Data的情况下，上述第三有源图案AP3可以为第一像素电路31中开关晶体管T3的有源图案。
采用上述设置方式，可以使数据信号线Data，与一列第一像素电路31通过一个第三过孔VH3实现电连接，从而使得副显示区A2内的过孔数量减少，从而缓解了外界光线在入射至光学元件50的过程中发生衍射的现象，在一定程度上避免了光学元件50发生的拍照衍射现象。此外，上述第三过孔VH3数量减少了，从而可以使得副显示区A2中相邻两个第一像素电路31之间的间隙增大，也就是说，原用于形成第三过孔VH3的区域可以用作外界光线的入射透过区域，也即透光区域的面积增大，使得副显示区A2中的透光面积增大，从而使得副显示区A2的透光率增大，保证光学元件50的光线采集量。
在一些实施例中，如图26所示，第二源漏导电层SD2包括：位于主显示区A1的多条第五类信号线SL5。多条第五类信号线SL5沿第二方向Y延伸；且与位于同一列的各第二像素电路32电连接。
例如，多条第五类信号线SL5间隔排布。
例如，第五类信号线SL5与一列第二像素电路32电连接(图26中虚线框表示第二像素电路所在的区域)。在第四类信号线SL4包括数据信号线的情况下，第五类信号线SL5向与其电连接的一列第二像素电路32传输数据信号。
在一些示例中，第五类信号线SL5和第四类信号线SL4电连接，且两者所对应的各第一像素电路31和各第二像素电路32位于同一列。由此，可以向第四类信号线SL4和第五类信号线SL5中的一者输入电信号例如数据信号，即可利用第四类信号线SL4和第五类信号线SL5向同一行像素电路30传输相同的电信号，从而可以简化显示面板10的设计。
可以理解的是，图26仅示意出了第二源漏导电层SD2的两条第五类信号线SL5，以及第二透光导电层TC2的两条第四类信号线SL4，图26中第五类信号线SL5的图案形状仅为示意，第五类信号线SL5的图案形状有多种，本公开对此不作限制。
在一些实施例中，如图14所示，第一像素电路31包括位于第二栅导电层GT2的电容器图案CP。
在一些示例中，如图12所示，第一像素电路31还包括位于半导体层Poly的第四有源图案AP4。
在一些示例中，如图25、图29及图33所示，第二透光导电层TC2还包括：第三连接线CL3；沿第二方向Y，第三连接线CL3位于相邻两个第一像素电路31之间。
示例性的，相邻两个第一像素电路31中的一者的第四有源图案AP4，通过一个第四过孔VH4与第三连接线CL3的一端电连接。相邻两个第一像素电路31中的另一者的电容器图案CP，通过另一个第四过孔VH4与第三连接线CL3的另一端电连接。
示例性的，第三连接线CL3沿第二方向Y延伸。
采用第三连接线CL3将第一像素电路31的第四有源图案AP4，和沿第二方向Y上与上述第一像素电路31相邻的第一像素电路31的电容器图案CP连接在一起，由于第三连接线CL3为透光材料，可以使得沿第二方向Y上相邻两个第一像素电路31之间的间隙的透光率较高，从而使得副显示区A2的透光率较高，从而使得光学元件50可以获得足量的 光线，从而提高拍照质量。此外，上述设置还可以使得第一像素电路31中的第四有源图案AP4和电容器图案CP均与第三连接线CL3电连接，从而使得第四有源图案AP4和电容器图案CP分别接收第三连接线CL3上的电信号，使得第四有源图案AP4和电容器图案CP接收来自第三连接线CL3上相同的电信号。
在一些实施例中，如图28～图31所示，第二源漏导电层SD2包括位于副显示区A2的第四连接线CL4。沿第二方向Y，第四连接线CL4位于相邻两条第三连接线CL3之间，且连接相邻两条第三连接线CL3。
例如，第四连接线CL4沿第二方向Y延伸。
例如，第三连接线CL3可以通过过孔与第四连接线CL4连接。
采用上述设置方式，可以使得相邻的两个第三连接线CL3连接在一起，可以使得与一列第一像素电路31相连接多个第三连接线CL3通过第四连接线CL4相互连接在一起，可以更加方便地将第三连接线CL3上的信号传输至相应的一列第一像素电路31上，可以简化显示面板10的设计，避免向同一列第一连接线中的各个第三连接线CL3分别输送电信号。
在一些实施例中，如图31所示，沿第二方向Y，多条第三连接线CL3和多条第四连接线CL4交替设置，且依次连接，被配置为传输第一电压信号。
例如，上述多条条第三连接线CL3和多条第四连接线CL4依次连接，形成第一电压信号线VDD。
例如，第一电压信号线VDD沿第二方向Y延伸。第一电压信号线VDD通过第四有源图案AP4和电容器图案CP与一列第一像素电路31电连接，并向该列第一像素电路31传输第一电压信号。
如图33所示，在沿第二方向Y，多条第三连接线CL3和多条第四连接线CL4交替设置，形成第一电压信号线VDD的情况下，上述第四有源图案AP4可以为第一发光控制晶体管T6的有源图案，电容器图案CP可以为上述存储电容器Cst的第一极板。
在一些实施例中，如图32所示，第一源漏导电层SD1还包括：位于主显示区A1的多条第五类信号线SL5。多条第五类信号线SL5沿第二方向Y延伸。且与位于同一列的各第二像素电路32电连接。
在一些示例中，第五类信号线SL5与第一电压信号线VDD连接，且两者所对应的各第一像素电路31和各第二像素电路32位于同一列。
示例性的，第五类信号线SL5用于向一列第二像素电路32传输第一电压信号。
例如，第五类信号线SL5用于向一列第二像素电路32传输初始信号，该第五类信号线SL5与第一电压信号线VDD电连接，从而使得显示面板10中同一列像素电路30所接收的第一电压信号相同，使得同一列像素电路30所对应的发光器件40接收到驱动电压相同，从而使得显示面板10能够正常显示画面。
示例性的，如图29所示，第二透光导电层TC2还包括第五连接线CL5。第五连接线CL5位于在第二方向Y上相邻的两个第一像素电路31之间，用于连接其中一个第一像素电路31的第二复位晶体管T2的第二极与另外一个第一像素电路31的第二发光控制晶体管T7的第二极。
示例性的，如图34所示，位于副显示区A2的阳极层AND包括多个阳极AD。
例如，多个阳极AD与相应的多个第一像素电路31电连接。具体的，阳极AD与第一 像素电路31中的第二复位晶体管T2的第二极电连接，阳极AD还与第二发光控制晶体管T7的第二极电连接。
当然，上述阳极层也位于主显示区。位于主显示区的多个阳极与相应的第二像素电路电连接。具体的，阳极与第二像素电路中的第二复位晶体管T2的第二极电连接，阳极还与第二发光控制晶体管T7的第二极电连接。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种显示面板，包括主显示区和副显示区，所述主显示区围绕所述副显示区的至少一部分，所述主显示区的透光率小于所述副显示区的透光率；
    所述显示面板包括位于所述副显示区的多个第一像素电路，所述多个第一像素电路排列为多行多列，每行第一像素沿第一方向排列，每列第一像素电路沿第二方向排列；所述第一方向和所述第二方向相交；
    所述显示面板包括：
    衬底；
    位于所述衬底上的第一导电层，所述多个第一像素电路包括位于所述第一导电层的导电图案；
    位于所述第一导电层远离所述衬底的一侧、且位于所述副显示区的第一信号线层，所述第一信号线层包括沿所述第一方向延伸的第一类信号线；
    其中，沿所述第一方向位于同一行的各第一像素电路的导电图案，通过第一过孔与所述第一类信号线电连接，所述第一过孔位于所述第一像素电路沿所述第一方向的一侧。
  2. 根据权利要求1所述的显示面板，其中，每个所述第一像素电路通过一个第一过孔与所述第一类信号线电连接，不同第一像素电路所对应的第一过孔都位于所述第一像素电路的同一侧。
  3. 根据权利要求1或2所述的显示面板，其中，所述第一导电层为第一栅导电层，所述导电图案为栅极图案，所述第一信号线层为第一透光导电层。
  4. 根据权利要求3所述的显示面板，其中，所述第一栅导电层包括与所述栅极图案电连接的第一过孔连接部，所述第一过孔暴露所述第一过孔连接部；所述栅极图案通过所述第一过孔连接部与所述第一类信号线电连接；
    其中，所述第一过孔连接部位于所述第一像素电路所占据区域外的一侧，或者，位于所述第一像素电路所占据区域内。
  5. 根据权利要求4所述的显示面板，其中，所述第一像素电路所包括的栅极图案的数量为多个，多个所述栅极图案沿所述第一方向排列为多列，沿所述第二方向排列为多行；
    同一行栅极图案包括至少两个栅极图案，所述至少两个栅极图案通过同一所述第一过孔连接部，与同一条所述第一类信号线电连接。
  6. 根据权利要求5所述的显示面板，其中，所述至少两个栅极图案，呈一体结构；和/或，
    所述至少两个栅极图案，及与所述至少两个栅极图案电连接的所述第一过孔连接部，呈一体结构。
  7. 根据权利要求1～6中任一项所述的显示面板，其中，
    所述第一类信号线包括栅线、复位信号线和使能信号线中的至少一者。
  8. 根据权利要求1～7中任一项所述的显示面板，其中，所述第一类信号线在所述副显示区位于同一层且为连续走线，所述第一类信号线在所述衬底的正投影与所述多个第一像素电路中的至少一个第一像素电路在所述衬底的正投影交叠。
  9. 根据权利要求1～8中任一项所述的显示面板，其中，所述显示面板还包括位于所述主显示区的多个第二像素电路；
    所述第一栅导电层还包括位于所述主显示区的第二类信号线；所述第二类信号线沿所述第一方向延伸，且与所述多个第二像素电路中的至少部分第二像素电路电连接；
    传输相同电信号的第一类信号线和第二类信号线电连接。
  10. 根据权利要求1～9中任一项所述的显示面板，还包括：位于所述第一导电层靠近所述衬底一侧的半导体层；以及，位于所述第一信号线层远离所述衬底一侧、且位于所述副显示区的第二透光导电层，所述第二透光导电层包括：沿所述第二方向延伸的第四类信号线；
    所述第一像素电路还包括位于所述半导体层的第三有源图案；
    其中，位于同一列的各第一像素电路的第三有源图案，通过第三过孔，与所述第四类信号线电连接，所述第三过孔位于所述第一像素电路沿所述第二方向的一侧。
  11. 根据权利要求10所述的显示面板，其中，每个所述第一像素电路通过一个第三过孔与所述第四类信号线电连接，不同第一像素电路的第三过孔都位于所述第一像素电路的同一侧。
  12. 根据权利要求10或11所述的显示面板，其中，所述第四类信号线在所述副显示区位于同一层且为连续走线，所述第四类信号线在所述衬底的正投影与所述多个第一像素电路中的至少一个第一像素电路在所述衬底的正投影交叠。
  13. 根据权利要求10～12中任一项所述的显示面板，其中，所述半导体层包括与所述第三有源图案电连接的第三过孔连接部，所述第三过孔暴露所述第三过孔连接部，所述第三有源图案通过第三过孔连接部与所述第四类信号线电连接；
    其中，所述第三过孔连接部位于所述第一像素电路所占据区域外的一侧，或者，位于所述第一像素电路所占据区域内。
  14. 根据权利要求10～13中任一项所述的显示面板，其中，所述第四类信号线包括数据信号线。
  15. 根据权利要求10～14中任一项所述的显示面板，还包括：位于第二透光导电层远离所述衬底一侧的第二源漏导电层；
    所述第二源漏导电层包括：位于所述主显示区的多条第五类信号线；所述多条第五类信号线沿所述第二方向延伸，且与所述多个第二像素电路中的至少部分第二像素电路电连接；
    所述第五类信号线和所述第四类信号线电连接。
  16. 根据权利要求10～15中任一项所述的显示面板，还包括：位于所述第一栅导电层远离衬底一侧的第二栅导电层；所述第一像素电路包括位于所述第二栅导电层的电容器图案；
    所述第一像素电路还包括位于所述半导体层的第四有源图案；
    所述第二透光导电层还包括：第三连接线；沿所述第二方向，所述第三连接线位于相邻两个第一像素电路之间；
    所述相邻两个第一像素电路中的一者的第四有源图案，通过一个第四过孔与所述第三连接线的一端电连接；
    所述相邻两个第一像素电路中的另一者的电容器图案，通过另一个第四过孔与所述第三连接线的另一端电连接。
  17. 根据权利要求16所述的显示面板，还包括：位于第二透光导电层远离所述衬底一侧的第二源漏导电层；其中，所述第二源漏导电层包括位于所述副显示区的第四连接线；
    沿所述第二方向，所述第四连接线位于相邻两条第三连接线之间，且连接所述相邻两 条第三连接线。
  18. 根据权利要求17所述的显示面板，其中，沿所述第二方向，多条所述第三连接线和多条所述第四连接线交替设置，且依次连接，被配置为传输第一电压信号。
  19. 根据权利要求1～18中任一项所述的显示面板，其中，所述显示面板还包括位于所述主显示区的多个第二像素电路；
    单位面积内，多个所述第二像素电路所占据的面积，大于多个所述第一像素电路所占据的面积。
  20. 一种显示装置，包括：如权利要求1～19中任一项所述的显示面板；
    以及，位于所述显示面板的非出光侧、且位于所述显示面板的副显示区的光学元件。
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