WO2024124476A1 - 级联编码方法、级联译码方法及装置 - Google Patents

级联编码方法、级联译码方法及装置 Download PDF

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WO2024124476A1
WO2024124476A1 PCT/CN2022/139258 CN2022139258W WO2024124476A1 WO 2024124476 A1 WO2024124476 A1 WO 2024124476A1 CN 2022139258 W CN2022139258 W CN 2022139258W WO 2024124476 A1 WO2024124476 A1 WO 2024124476A1
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王献斌
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Abstract

一种级联编码方法、级联译码方法及装置。发送端获取第二比特序列，基于校验矩阵对该第二比特序列进行LDPC编码得到第三比特序列，并输出该第三比特序列。对应的，接收端获取该第三比特序列的待译码信息，并分别对第一比特序列的待译码信息和第三比特序列的待译码信息进行译码，基于译码结果确定K1个第一比特和K2个第二比特。其中，第二比特序列包括长度为N1的第一比特序列和K2个第二比特，该第一比特序列基于K1个第一比特编码得到。校验矩阵基于第一信息列的对应关系与第一基图确定或者校验矩阵对应第二基图。本申请实施例通过耦合的LDPC码实现对关键核心比特的保护，有效保证了译码性能。

Description

级联编码方法、级联译码方法及装置 技术领域
本申请涉及通信技术领域，尤其涉及一种级联编码方法、级联译码方法及装置。
背景技术
低密度奇偶校验(low-density parity-check，LDPC)码是一种接近香农线的信道编码方案，具有性能好，复杂度低等特点，目前已经被第三代合作伙伴计划(3rd generation partnership project，3GPP)确定成为第五代(5 thgeneration，5G)数据信道编码方案。
示例性的，LDPC码可以解决局部可解码问题，该局部可解码如下所示：信息比特中存放了少量的关键核心比特，这些关键核心比特需要进行更精确地保护。在整体译码失败时，仍可以恢复出其中的关键核心比特部分。关键核心比特为一定比例的核心比特，是信息比特中更为重要的部分。
因此，如何进行信息比特中的关键核心比特以及信息比特中的其他非关键核心比特进行编码亟待解决。
发明内容
本申请实施例提供一种级联编码方法、级联译码方法及装置，通过耦合的LDPC码对关键核心比特进行编码保证了译码性能。
第一方面，本申请实施例提供一种级联编码方法，所述方法包括：获取第二比特序列，所述第二比特序列包括长度为N 1的第一比特序列和K 2个第二比特，所述第一比特序列基于K 1个第一比特编码得到，K 1、K 2、N 1均为正整数；基于校验矩阵对所述第二比特序列进行低密度奇偶校验LDPC编码，得到第三比特序列；其中，所述校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；输出所述第三比特序列。
本申请实施例提供的级联编码方法，不仅能够有效保证关键核心比特(即上述K 1个第一比特)的性能，而且还尽可能地保证其他信息比特(即上述K 2个第二比特)性能，尽可能地少损失或不损失其他信息比特的性能。
结合第一方面，在一种可能的实现方式中，所述方法还包括：
对所述第三比特序列进行速率匹配；其中，缩短的信息比特包含于如下至少一项中：所述第一信息列对应的所述长度为N 1的第一比特序列、所述第二基图中的信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第一信息列对应的长度为N 1的第一比特序列、所述第二基图中的信息列对应的所述K 2个第二比特；或者，缩短的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特。
第二方面，本申请实施例提供一种级联译码方法，所述方法包括：
获取第三比特序列的待译码信息，所述第三比特序列的待译码信息包括长度为N 1的第一 比特序列的待译码信息和K 2个第二比特的待译码信息，所述第一比特序列基于K 1个第一比特编码得到；基于校验矩阵对所述第一比特序列的待译码信息进行译码，以及基于所述校验矩阵对所述第三比特序列进行低密度奇偶校验LDPC译码；其中，所述校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；基于译码结果确定所述K 1个第一比特和所述K 2个第二比特。
本申请实施例提供的级联译码方法，不仅能够有效保证关键核心比特(即上述K 1个第一比特)的性能，而且还尽可能地保证其他信息比特(即上述K 2个第二比特)性能，尽可能地少损失或不损失其他信息比特的性能。
结合第二方面，在一种可能的实现方式中，在所述长度为N 1的第一比特序列未通过校验，且所述长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且所述第三比特序列未通过校验的情况下，所述基于译码结果确定所述K 1个第一比特和所述K 2个第二比特包括：对所述第三比特序列的待译码信息中除所述第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到所述K 2个第二比特。
结合第一方面或第二方面，在一种可能的实现方式中，所述第一信息列的对应关系包括所述第一信息列中的列索引、所述第一信息列的行索引以及平移值之间的关系。
结合第一方面或第二方面，在一种可能的实现方式中，所述第一信息列的第一部分的行重大于所述第一信息列的第二部分的行重，所述第一部分和所述第二部分不重叠。
结合第一方面或第二方面，在一种可能的实现方式中，所述第一信息列包括打孔列。
本申请实施例中，若短码对应长码的打孔信息列，则接收端进行译码时，短码和长码的译码可以理解为是完全独立的，短码和长码的共同出错概率为这两者共同出错概率乘积。
结合第一方面或第二方面，在一种可能的实现方式中，所述第三比特序列包括所述第一信息列中的打孔列对应的编码后的比特。
结合第一方面或第二方面，在一种可能的实现方式中，所述第二信息列基于第一可靠度顺序确定。
本申请实施例中，通过可靠度顺序确定第二信息列，可以有效保证关键核心比特出错概率低或者降低关键核心比特的译码出错概率。
结合第一方面或第二方面，在一种可能的实现方式中，所述第一可靠度顺序基于所述第二基图中信息列的度数分布或打孔列中的至少一项确定。
结合第一方面或第二方面，在一种可能的实现方式中，所述第一可靠度顺序为基于如下至少一项从多个可靠度顺序中确定的可靠度顺序：K 1与K 2的比值关系、所述第三比特序列的长度N 2、所述第二比特序列的编码码率确定。
结合第一方面或第二方面，在一种可能的实现方式中，所述第二信息列包括打孔列。
结合第一方面或第二方面，在一种可能的实现方式中，所述第三比特序列包括所述第二信息列中的打孔列对应的编码后的比特。
结合第一方面，在一种可能的实现方式中，所述方法还包括：发送指示信息，所述指示信息用于指示如下至少一项：N 1、K 1、K 2、所述第一比特序列在所述第三比特序列中的位置、所述校验矩阵的扩展因子。
结合第一方面，在一种可能的实现方式中，所述方法还包括：发送指示信息，所述指示 信息用于指示如下指示一项：所述第三比特序列中的缩短位置或所述第三比特序列中的打孔位置。
结合第二方面，在一种可能的实现方式中，所述方法还包括：接收指示信息，所述指示信息用于指示如下至少一项：N 1、K 1、K 2、所述第一比特序列在所述第三比特序列中的位置、所述校验矩阵的扩展因子。
结合第二方面，在一种可能的实现方式中，所述方法还包括：接收指示信息，所述指示信息用于指示如下指示一项：所述第三比特序列中的缩短位置或所述第三比特序列中的打孔位置。
第三方面，本申请实施例提供一种通信装置，用于执行第一方面或第一方面的任意可能的实现方式中的方法。所述通信装置包括具有执行第一方面或第一方面的任意可能的实现方式中的方法的单元。示例性的，该通信装置可以包括处理单元和收发单元。
第四方面，本申请实施例提供一种通信装置，用于执行第二方面或第二方面的任意可能的实现方式中的方法。所述通信装置包括具有执行第二方面或第二方面的任意可能的实现方式中的方法的单元。示例性的，该通信装置可以包括处理单元和收发单元。
第五方面，本申请实施例提供一种通信装置，所述通信装置包括处理器，用于执行上述第一方面或第一方面的任意可能的实现方式所示的方法。或者，所述处理器用于执行存储器中存储的程序，当所述程序被执行时，上述第一方面或第一方面的任意可能的实现方式所示的方法被执行。
在一种可能的实现方式中，所述存储器位于所述通信装置之外。
在一种可能的实现方式中，所述存储器位于所述通信装置之内。
本申请实施例中，处理器和存储器还可以集成于一个器件中，即处理器和存储器还可以被集成在一起。
在一种可能的实现方式中，所述通信装置还包括收发器，所述收发器，用于接收信号和/或发送信号。
第六方面，本申请实施例提供一种通信装置，所述通信装置包括处理器，用于执行上述第二方面或第二方面的任意可能的实现方式所示的方法。或者，所述处理器用于执行存储器中存储的程序，当所述程序被执行时，上述第二方面或第二方面的任意可能的实现方式所示的方法被执行。
在一种可能的实现方式中，所述存储器位于所述通信装置之外。
在一种可能的实现方式中，所述存储器位于所述通信装置之内。
在本申请实施例中，处理器和存储器还可以集成于一个器件中，即处理器和存储器还可以被集成在一起。
在一种可能的实现方式中，所述通信装置还包括收发器，所述收发器，用于接收信号和/或发送信号。
第七方面，本申请实施例提供一种通信装置，所述通信装置包括逻辑电路和接口，所述逻辑电路和所述接口耦合；所述逻辑电路，用于获取第二比特序列，并基于校验矩阵对所述第二比特序列进行LDPC编码，获得第三比特序列；所述接口，用于输出所述第三比特序列。
在一种可能的实现方式中，所述逻辑电路，还用于对所述第三比特序列进行速率匹配。
在一种可能的实现方式中，所述接口，还用于输出指示信息。
可理解，关于逻辑电路和接口的说明可以参考第一方面，这里不再详述。
可理解，本申请实施例所示的通信装置可以称为芯片，或编码器，或具有编码功能的装 置等，本申请实施例对此不作限定。
第八方面，本申请实施例提供一种通信装置，所述通信装置包括逻辑电路和接口，所述逻辑电路和所述接口耦合；所述逻辑电路，用于获取第三比特序列的待译码信息，基于第一比特序列的校验矩阵对所述第一比特序列的待译码信息进行译码，以及基于第三比特序列的校验矩阵对所述第三比特序列的待译码信息进行LDPC译码，并基于译码结果确定K 1个第一比特和K 2个第二比特。
在一种可能的实现方式中，所述逻辑电路，具体用于对所述第三比特序列的待译码信息中除所述第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到所述K 2个第二比特。
在一种可能的实现方式中，所述接口，用于输入指示信息。
可理解，关于逻辑电路和接口的说明可以参考第二方面，这里不再详述。
可理解，本申请实施例所示的通信装置可以称为芯片，或译码器，或具有译码功能的装置等，本申请实施例对此不作限定。
第九方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质用于存储计算机程序，当其在计算机上运行时，使得上述第一方面或第一方面的任意可能的实现方式所示的方法被执行。
第十方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质用于存储计算机程序，当其在计算机上运行时，使得上述第二方面或第二方面的任意可能的实现方式所示的方法被执行。
第十一方面，本申请实施例提供一种计算机程序产品，所述计算机程序产品包括计算机程序，当其在计算机上运行时，使得上述第一方面或第一方面的任意可能的实现方式所示的方法被执行。
第十二方面，本申请实施例提供一种计算机程序产品，所述计算机程序产品包括计算机程序，当其在计算机上运行时，使得上述第二方面或第二方面的任意可能的实现方式所示的方法被执行。
第十三方面，本申请实施例提供一种计算机程序，所述计算机程序在计算机上运行时，上述第一方面或第一方面的任意可能的实现方式所示的方法被执行。
第十四方面，本申请实施例提供一种计算机程序，所述计算机程序在计算机上运行时，上述第二方面或第二方面的任意可能的实现方式所示的方法被执行。
第十五方面，本申请实施例提供一种通信系统，该通信系统包括发送端和接收端，所述发送端用于执行上述第一方面或第一方面的任意可能的实现方式所示的方法，所述接收端用于执行上述第二方面或第二方面的任意可能的实现方式所示的方法。
附图说明
图1是本申请实施例提供的一种通信系统的架构示意图；
图2a是本申请实施例提供的一种BG1的结构示意图；
图2b是本申请实施例提供的一种BG2的结构示意图；
图3是本申请实施例提供的一种级联编码的场景示意图；
图4是本申请实施例提供的一种级联编码方法和级联译码方法的流程示意图；
图5a是本申请实施例提供的一种编码方式一的示意图；
图5b是本申请实施例提供的一种编码方式二的示意图；
图6a是本申请实施例提供的一种级联译码方法的场景示意图；
图6b是本申请实施例提供的一种硬件结构示意图；
图7a是本申请实施例提供的一种仿真结果示意图；
图7b是本申请实施例提供的一种仿真结果示意图；
图7c是本申请实施例提供的一种仿真结果示意图；
图7d是本申请实施例提供的一种仿真结果示意图；
图8是本申请实施例提供的一种通信装置的结构示意图；
图9是本申请实施例提供的一种通信装置的结构示意图；
图10是本申请实施例提供的一种通信装置的结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地描述。
本申请的说明书、权利要求书及附图中的术语“第一”和“第二”等仅用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备等，没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元等，或可选地还包括对于这些过程、方法、产品或设备等固有的其它步骤或单元。
在本文中提及的“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员可以显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上，“至少两个(项)”是指两个或三个及三个以上，“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。“A或B”可以表示：只存在A，只存在B，以及在A和B不冲突的情况下存在A和B三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”。
本申请实施例提供的技术方案可以应用于各类通信系统，例如，可以是物联网(internet of things，IoT)系统、窄带物联网(narrow band internet of things，NB-IoT)系统、长期演进(long term evolution，LTE)系统，也可以是第五代(5th-generation，5G)通信系统，新无线(newradio，NR)系统，以及未来通信发展中出现的新的通信系统。
本申请实施例提供的技术方案还可以应用于非地面网络(non-terrestrial networks，NTN)通信(也可以称为非陆地网络通信)、机器类通信(machine type communication，MTC)、机器间通信长期演进技术(long term evolution-machine，LTE-M)、设备到设备(device-to-device，D2D)网络、机器到机器(machine to machine，M2M)网络、物联网(internet of things，IoT)网络、工业互联网或者其他网络。其中，IoT网络例如可以包括车联网。其中，车联网系统中的通信方式统称为车与任何事物(vehicle-to-everything，V2X，X可以代表任何事物)，例如，该V2X可以包括：车辆到车辆(vehicle to vehicle，V2V)通信，车辆与基础设施(vehicle  to infrastructure，V2I)通信、车辆与行人之间的通信(vehicle to pedestrian，V2P)或车辆与网络(vehicle to network，V2N)通信等。示例性的，下文示出的图1中，终端设备与终端设备之间便可以通过D2D技术、M2M技术或V2X技术通信等。
本申请实施例提供的技术方案还可以应用于无线局域网(wireless local area network，WLAN)系统，如Wi-Fi等。如本申请实施例提供的方法可以适用于电气与电子工程师协会(institute of electrical and electronics engineers，IEEE)802.11系列协议，例如802.11a/b/g协议、802.11n协议、802.11ac协议、802.11ax协议、802.11be协议或下一代的协议等，这里不再一一列举。又如还可以适用于基于超宽带(ultra wideband，UWB)技术的无线个人局域网(wireless personal area network，WPAN)，如IEEE802.15系列协议中802.15.4a协议、802.15.4z协议或802.15.4ab协议，或者未来某代UWB WPAN协议等，这里不再一一列举。本领域技术人员容易理解，本申请实施例涉及的各个方面可以扩展到采用各种标准或协议的其它网络。例如，蓝牙(bluetooth)，高性能无线LAN(high performance radio LAN，HIPERLAN)(一种与IEEE 802.11标准类似的无线标准，主要在欧洲使用)以及广域网(WAN)或其它现在已知或以后发展起来的网络。因此，无论使用的覆盖范围和无线接入协议如何，本申请实施例提供的技术方案可以适用于任何合适的无线网络。
作为一种可能的实现方式，图1是本申请实施例提供的一种通信系统的架构示意图。如图1所示，该通信系统可以包括至少一个网络设备，以及至少一个终端设备，如图1中的终端设备1至终端设备4。示例性的，如图1所示的终端设备3与终端设备4之间可以直接通信，如可以通过D2D技术实现终端设备之间的直接通信。示例性的，终端设备1至终端设备4可以分别与网络设备通信，如终端设备3和终端设备4可以直接与网络设备通信，也可以间接地与网络设备通信，如经由其他终端设备(图1未示出)与网络设备通信。应理解，图1示例性地示出了一个网络设备和四个终端设备，以及各通信设备之间的通信链路。可选地，该通信系统可以包括多个网络设备，并且每个网络设备的覆盖范围内可以包括其它数量的终端设备，例如更多或更少的终端设备，本申请实施例对此不做限定。以下对终端设备和网络设备进行详细说明。
终端设备是一种具有无线收发功能的装置。终端设备可以与无线接入网(radio access network，RAN)中的接入网设备(或者也可以称为接入设备)进行通信。终端设备也可以称为用户设备(user equipment，UE)、接入终端、终端(terminal)、用户单元(subscriber unit)、用户站、移动站、远方站、远程终端、移动设备、用户终端、用户代理或用户装置等。在一种可能的实现方式中，终端设备可以部署在陆地上，包括室内或室外、手持或车载；也可以部署在水面上(如轮船等)等。在一种可能的实现方式中，终端设备可以是具有无线通信功能的手持设备、车载设备、可穿戴设备、传感器、物联网中的终端、车联网中的终端、无人机、5G网络或未来网络中的任意形态的终端设备等，本申请实施例对此不作限定。可理解，本申请实施例示出的终端设备不仅可以包括车联网中的车辆(如汽车)、而且还可以包括车联网中的车载设备或车载终端等，本申请实施例对于该终端设备应用于车联网时的具体形态不作限定。可理解，本申请实施例示出的终端设备与终端设备之间还可以通过D2D、V2X或M2M等技术进行通信，本申请实施例对于终端设备与终端设备之间的通信方法不作限定。
网络设备可以是一种部署在无线接入网中，为终端设备提供无线通信服务的装置。该网络设备也可以称为接入网设备、接入设备或RAN设备等。示例性的，网络设备可以是下一代节点B(next generation node B，gNB)、下一代演进型基站(next generation evolved nodeB， ng-eNB)、或者6G通信中的网络设备等。网络设备可以是任意一种具有无线收发功能的设备，包括但不限于以上所示的基站(包括部署于卫星上的基站)。该网络设备还可以是6G中具有基站功能的装置。可选的，该网络设备可以为Wi-Fi系统中的接入节点、无线中继节点、无线回传节点等。可选的，该网络设备可以是云无线接入网络(cloud radio access network，CRAN)场景下的无线控制器。可选的，该网络设备可以是可穿戴设备或车载设备等。可选的，该网络设备还可以是小站，传输接收节点(transmission reception point，TRP)(或也可以称为传输点)等。
可理解，该网络设备还可以是未来演进的公共陆地移动网络(public land mobile network，PLMN)中的基站、卫星等。该网络设备还可以为非地面通信系统、D2D、V2X或M2M中承载基站功能的通信装置等，本申请实施例对网络设备的具体类型不作限定。在不同的无线接入技术的系统中，具备网络设备功能的通信装置的名称可能会有所不同，本申请实施例不再一一列举。可选的，在网络设备的一些部署中，网络设备可以包括集中式单元(centralized unit，CU)和分布式单元(distributed unit，DU)等。在网络设备的另一些部署中，CU还可以划分为CU-控制面(control plane，CP)和CU-用户面(user plan，UP)等。在网络设备的又一些部署中，网络设备还可以是天线单元(radio unit，RU)等。在网络设备的又一些部署中，网络设备还可以是开放的无线接入网(openradioaccessnetwork，ORAN)架构等，本申请实施例对于网络设备的具体部署方式不作限定。示例性的，在网络设备是ORAN架构时，本申请实施例所示的网络设备可以是ORAN中的接入网设备，或者是接入网设备中的模块等。在ORAN系统中，CU还可以称为开放(open，O)-CU，DU还可以称为O-DU，CU-CP还可以称为O-CU-CP，CU-UP还可以称为O-CU-UP，RU还可以称为O-RU。这里所列举的网络设备的部署方式仅为示例，随着标准技术的演进，网络设备可能会存在其他部署形式，但凡能够实现本申请实施例所示的频段切换方法均属于本申请实施例的保护范围之内。
本申请实施例描述的网络架构以及业务场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定。本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
一般来说，LDPC码可以具有准循环(qusai-cyclic，QC)结构，通过设置每个分块的平移值(shiftvalue)可以有效改善短圈等坏结构，提高码距。示例性的，实际使用的LDPC码为将基图(basegraph，BG)(或基础矩阵)中的1扩展成循环位移矩阵，如图2a所示的BG1中各个节点上的取值1，如图2b所示的BG2中各个节点的取值1。关于BG1的分块情况可以参考图2a中的块A(或称为A区域)、块B(或称为B区域)、块C(或称为C区域)、块D(或称为D区域)和块E(或称为E区域)，关于BG2的分块情况可以参考图2b中的块A、块B、块C、块D和块E。QC-LDPC码的BG模型为BG＝(X，Y，F)，其中X对应变量，Y对应校验方程，F对应X和Y的连边关系。BG模型经过扩展因子(lifting size)(或称为拓展因子)为Zc的QC扩展之后得到LDPC因子图(或称为导出子图等如tanner图)G＝(V，C，E)，其中，V为变量节点，C为校验节点，E为该变量节点与该校验节点之间的连边关系(或称为连接关系)，对应校验矩阵列数N＝|V|＝Zc*|X|，校验矩阵行数M＝|C|＝Zc*|Y|，校验矩阵的非0元个数为|E|＝Zc*|F|。tanner图可以理解为一种表示校验节点和变量节点连接关系的图。如图2a和图2b所示，一个变量节点与一个校验节点之间的连接关系可以用基图中节点的取值来确定，如某个节点的取值为1，则表示该节点对应的变量节点和校验节点之间具有 连接关系，如某个节点的取值为0，则表示该节点对应的变量节点和校验节点之间不具有连接关系。
示例性的，通过LDPC码可以解决局部可解码问题，如下所示：信息比特中存放了少量的关键核心比特，这些关键核心比特可以进行更精确地保护。在整体译码失败时，可以恢复出关键核心比特。关键核心比特为一定比例的核心比特，是信息比特中相对于其他非关键核心比特较为重要的部分，在编码时可以将关键核心比特放置在选定的信息位。例如，关键核心比特可以适用于通过编码进行存储的场景，如存储信息(如可以理解为关键核心比特)时，可以对该信息进行编码，通过存储编码后的信息，可以有效保证该信息的安全性，提高该信息的纠错能力。又例如，关键核心比特可以适用于数据控制信道融合中承载信令的场景，如在数据控制信道融合的场景中，控制信令可以理解为关键核心比特，通过该关键核心比特的保护，可以有效提高控制信令的可靠性。对于本申请实施例所示的关键核心比特所适用的场景，不再一一列举。
可理解，本申请实施例所示的信息比特还可以称为信息位等，校验比特还可以称为校验位等。可理解，本申请实施例所示的非关键核心比特还可以称为其余信息比特或其他信息比特等，即待编码比特中关键核心比特之外的信息比特。
目前存在的一种局部保护的方法(如可以理解为非级联编码方法)可以通过优化度数分布来实现局部保护，依据的主要原理是大度变量节点(如可以理解为关键核心比特)出错概率相对小度数变量节点(如可以理解为其余信息比特或其他信息比特或非关键核心比特等)低。示例性的，关键核心比特的度数为d m，其余信息比特度数为d l，变量节点中的校验位度数为d p，校验节点度数为d c。举例来说，d m＝23，d l＝3，d p＝2，d c＝7。又举例来说，d m＝24，d l＝4，d p＝2，d c＝8。然而，由于LDPC解码是全局收敛的过程，因此加性高斯白噪声(additive white gaussian noise，AWGN)信道下LDPC码不同信息比特的出错概率相差较小，无法对少量关键核心比特提供与整体出错概率相差1-2个数量级(如10 -1或10 -2)上的保护。也就是说，通过上述优化度数的方式采用LPDC编码时，无法保证关键核心比特的译码性能高于其他信息比特的译码性能。另外，通过重新设计度数分布的方法相比于最优矩阵(如目前已有的基矩阵)具有较大性能损失。一般来说，1个数量级是10 -1，2个数量级是10 -2，3个数量级是10 -3。
目前存在的另一种局部保护的方法是通过独立分别编码保护关键核心比特和其他信息比特，控制关键核心比特部分的码率低于整体码率，从而保证关键核心比特的误码率更低。然而，由于关键核心比特在全部信息比特中所占比例较少，造成编码后的关键核心比特的码长较短，由此导致有限长带来的编码损失如误块率(block error rate，BLER)-信噪比(signal-to-noise ratio，SNR)性能斜率差。同时，不同信道场景下，资源分配难以持平，如编码后的关键核心比特的码长较短，会导致关键核心比特的码率不够低，以及关键核心比特的性能差达不到更高程度地保护；如编码后的关键核心比特的码长较长，会导致关键核心比特的码率太低，以及其他信息比特的性能损失较大。
鉴于此，本申请实施例提供一种级联编码方法、级联译码方法及装置，通过关键核心比特和其他信息比特耦合的LDPC码来实现关键核心比特的保护，不仅能够有效保证关键核心比特的性能，而且还尽可能地保证其他信息比特性能，尽可能地少损失或不损失其他信息比特的性能。
在介绍本申请实施例提供的方法之前，以下详细说明本申请实施例涉及的术语。
1.关键核心比特
关键核心比特可以包括K 1个第一比特。该关键核心比特可以称为内码的信息比特或短码 的信息比特，即内码也可以称为短码。对关键核心比特进行编码后生成的校验比特(或校验位)可以称为关键校验比特，或内码的校验比特，或短码的校验比特。即内码(或短码)的信息比特编码形成的校验位可以称为内码(或短码)的校验比特。
如图3所示，长度为N 1的第一比特序列可以理解为对K 1个第一比特进行编码后得到的序列。即该第一比特序列可以包括K 1个第一比特以及(N 1-K 1)个校验比特。长度为N 1的第一比特序列可以用C 1表示，如基于内码编码矩阵(或称为内码校验矩阵)对K 1个第一比特进行编码可以得到内码C 1。
2.其他信息比特
其他信息比特可以包括K 2个第二比特。该其他信息比特是相对于关键核心比特而言的，如其他信息比特、内码的信息比特以及内码的校验比特可以组成外码的信息比特，外码也可以称为长码。外码(或长码)的信息比特编码形成的校验位可以称为作是外码(或长码)的校验比特。
如图3所示，第二比特序列可以理解为基于K 2个第二比特、第一比特序列形成的序列。至于该第二比特序列中的第一比特序列的位置可以基于不同的级联编码方法确定。对于第二比特序列中的第一比特序列的具体位置可以参考下文，这里先不详述。可理解，图3所示的第三比特序列中的第二比特序列的位置仅为示例，不应将其理解为对本申请实施例的限定。
如图3所示，长度为N 2的第三比特序列可以理解为对第二比特序列进行LDPC编码后得到的序列。如该第三比特序列的长度可以为N 2(即外码码长为N 2)，长度为N 2的第三比特序列可以用C 2表示，如基于外码编码矩阵(或称为外码校验矩阵)对第二比特序列进行LDPC编码可以得到外码C 2。
可理解，本申请实施例所示的第一比特和第二比特是为了便于区分级联编码时不同类型的比特，在实际应用中，可能不会对不同的信息比特进行名字上的区分。一般来说，第一比特的重要性高于第二比特，或者，第一比特相对于第二比特更为重要。示例性的，在数据控制信道融合的场景，K 1个第一比特可以对应控制信令，K 2个第二比特可以对应数据信息。
图4是本申请实施例提供的一种级联编码方法和级联译码方法的流程示意图。该方法可以应用于发送端和接收端，发送端可以理解为发送信息(如第三比特序列)的一端，接收端可以理解为接收信息的一端。或者，发送端可以理解为编码端，接收端可以理解为译码端。示例性的，发送端可以是网络设备(如基站)，接收端可以是终端设备；或者，发送端可以是AP，接收端可以是STA；或者，发送端和接收端都可以是终端设备(或STA)等，本申请实施例不作限定。关于本申请实施例所应用的通信系统可以参考图1，这里不再详述。可理解，本申请实施例是以发送端和接收端两侧来描述本申请实施例提供的方法，但是该发送端和接收端在传输信息的过程中，还可以有其他装置的存在，如通过转发装置来转发发送端与接收端之间的信息等。因此，本申请实施例中信息的互相传递以本领域技术人员可以完成的技术手段实现即可，本申请实施例对于发送端和接收端之外的其他装置不作限定。
如图4所示，该方法包括：
401、发送端获取第二比特序列，该第二比特序列包括长度为N 1的第一比特序列和K 2个第二比特，该第一比特序列基于K 1个第一比特编码得到。
K 1个第一比特可以理解为包含信息量的需要传输的比特。可选的，K 1个比特可以包括循环冗余校验(cyclic redundancy check，CRC)。可选的，K 1个信息比特可以不包括CRC，该情况下，发送端在后续对K 1个第一比特编码的过程中可以添加CRC(或不添加CRC)。示例性的，下文所示的级联译码方法中，若接收端需要根据短码中的信息比特是否通过了CRC来 对长码进行译码，则K 1个比特包括CRC，或者，K 1个比特不包括CRC但是发送端在后续对K1个第一比特编码的过程中需要添加CRC。若下文所示的级联译码方法中，接收端不需要根据短码中的信息比特是否通过了CRC来对长码进行译码，则对于K 1个比特是否包括CRC，或者，在后续对K 1个比特进行编码的过程中是否添加CRC，本申请实施例不作限定。
如上文关于关键核心比特和其他信息比特的介绍，第二比特序列中的第一比特序列的位置可以基于不同的级联编码方法确定，如下文所示的编码方式一和编码方式二。可理解，下文所示的编码方式一和编码方式二均是级联的编码方式，即内码已完成编码，然后基于内码和其他信息比特的编码方式。
可选的，第一比特序列可以基于K 1个第一比特进行LDPC编码得到。如K 1个第一比特进行LDPC编码时的校验矩阵可以与第二比特序列进行LDPC编码时的校验矩阵不同。也就是说，即使内码和外码的编码方式均是LDPC码，但是，内码和外码可以使用不同的校验矩阵、扩展因子、平移值等。K 1个第一比特的编码方式和第二比特序列的编码方式相同的情况下，接收端可以使用同一套硬件进行译码，降低译码复杂度。
可选的，K 1个第一比特的编码方式和第二比特序列的编码方式可以不相同，由此可以保证编码方式的灵活性。如第一比特序列可以基于K 1个第一比特进行极化(polar)码编码得到。一般来说，内码码长短，因此用polar码进行编码，可以有效保证关键核心比特的译码性能。又如，第一比特序列基于K 1个第一比特进行代数码(如RM码、BCH码)得到，由此码距好。对于K 1个第一比特的编码方式不再一一列举。
402、发送端基于校验矩阵对第二比特序列进行LDPC编码，得到第三比特序列。
编译码过程中除了需要使用校验矩阵，还可以使用目标码率、目标码长中的至少一项。如下文均以校验矩阵和目标码率为例，如发送端可以根据校验矩阵和目标码率对第二比特序列进行LDPC编码，对应的，接收端可以根据校验矩阵和该目标码率对第三比特序列的待译码信息进行LDPC译码。目标码率可以由网络设备以动态或静态的方式配置给终端设备。例如，网络设备可以通过无线资源控制(radioresourcecontrol，RRC)信令将包括目标码率的信息发送给终端设备；又例如，网络设备可以通过下行控制信息(downlinkcontrolinformation，DCI)将包括目标码率的信息发送给终端设备；网络设备可以将包括目标码率的信息通过广播的方式下发给终端设备等，本申请实施例对此不作限定。
可选地，基础矩阵(或称为基矩阵)中的元素可以包括0和1，校验矩阵(也可以称为编码矩阵或译码矩阵等)为基于扩展因子、平移值、以及基矩阵扩展得到，如校验矩阵中的元素可以包括0和1。可选地，为节省存储空间，校验矩阵可以为如下形式：校验矩阵中的“-1”可以表示Zc*Zc的全零矩阵，校验矩阵中的“0”可以表示Zc*Zc的单位阵，校验矩阵中的非零元素可以表示Zc*Zc的循环位移矩阵(circulant permutation matrix，CPM)，Zc表示基图(或基矩阵)扩展得到校验矩阵时的扩展因子。这里所示的基图与下文所示的编码方式一或编码方式二有关，因此，对于基图的说明可以参考下文，如该基图可以基于第一信息列的对应关系以及第一基图确定，或者，该基图为第三基图，或者，该基图为第二基图。类似地，关于扩展因子Zc的说明可以参考下文。
以下详细介绍本申请实施例涉及的校验矩阵以及该校验矩阵中对应于第一比特序列的位置。
编码方式一
校验矩阵基于第一信息列的对应关系以及第一基图确定，如图5a所示，该第一信息列对应长度为N 1的第一比特序列，第一基图中的信息列对应K 2个第二比特。
第一基图可以为目前已存在的基图，如该第一基图可以包括BG1或BG2或其他基图等，本申请实施例不再一一列举。为便于描述，在举例说明时，下文均以第一基图包括BG2或BG1为例说明，但是不应将其理解为对本申请实施例的限定。如图5a所示，在对第二比特序列进行LDPC编码时，长度为N 1的第一比特序列对应第一信息列，K 2个第二比特对应BG2中的10列信息列。
第一信息列可以理解是在第一基图的基础上新增的信息列，该新增的信息列对应长度为N 1的第一比特序列。也就是说，发送端可以在目前标准已存储的基图上增加额外的信息列(或描述为发送端可以在目前标准已存储的基矩阵的基础上增加额外的信息列)，这些新增的信息列对应短码。可理解，下文所示的关于第一信息列所满足的条件同样适用于新增的用于对应短码的信息列。
本申请实施例涉及的第一信息列可以满足如下至少一项条件：
条件1、第一信息列的对应关系包括第一信息列中的列索引、第一信息列的行索引以及平移值之间的关系。
第一信息列的行索引可以理解为与该第一信息列所对应的行的行索引。示例性的，发送端基于该第一信息列中的列索引、第一信息列的行索引以及行索引与列索引所对应的平移值，可以获知新增信息列中变量节点和校验节点之间的连接关系。由此，发送端可以基于该第一信息列的对应关系以及第一基图确定校验矩阵。示例性的，上述条件1还可以描述为：第一信息列的对应关系包括如下至少一项：以变量节点为索引的连接关系(或称为连边关系)、以校验节点为索引的连接关系以及该变量节点和该校验节点所对应的平移值。或者，第一信息列的对应关系包括如下至少一项：以第一信息列中的列为索引的映射关系、以第一信息列的行为索引的映射关系以及对应的平移值。
作为一个示例，第一信息列的对应关系可以包括以变量节点为索引的连接关系以及对应的平移值。也就是说，发送端中可以存储第一基图，以及以新增信息列为索引的校验连接关系以及对应的平移值。示例性的，以新增信息列为索引的校验连接关系可以理解为：以第一信息列的每一列为基本索引(或称为以第一信息列中的变量节点为基本索引)，以及基本索引所对应的行索引之间的连接关系。如以第一信息列中的某一列为基本索引，该某一列可以对应i LS+1列，该i LS+1列中的第一列可以按照从小到大的顺序依次对应该某一列所关联的校验节点(或行索引)，该i LS+1列中的第2至i LS+1列对应扩展因子列表的平移值。
示例性的，表1示出的是以第一信息列中的列为基本索引的示意表格。表1是以第一信息列中的列索引j为0(如新增信息列中从左到右第一列)为例示出的，表1中所列出的行索引表示该行索引与列索引0之间具有连接关系，表1中未列出的行索引则表示该行索引与列索引0之间不具有连接关系(或不具有连边关系)。举例来说，表1中列出的行索引i＝0、i＝2、i＝3，则表示j＝0所对应的变量节点与i＝0所对应的校验节点之间具有连接关系(或者j＝0，i＝0所对应的节点的取值为1)，j＝0所对应的变量节点与i＝2所对应的校验节点之间具有连接关系(或者j＝0，i＝2所对应的节点的取值为1)，j＝0所对应的变量节点与i＝3所对应的校验节点之间具有连接关系(或者j＝0，i＝3所对应的节点的取值为1)，以及j＝0所对应的变量节点与i＝1所对应的校验节点之间不具有连接关系(或者j＝0，i＝1所对应的节点的取值为0)。可理解，这里所示的取值为“0”和“1”是相对而言的，本申请实施例是以如下取值与含义为例示出的：校验矩阵所对应的基图中某个节点的取值为1表示该节点所对应的变量节点和校验节点之间具有连接关系，某个节点的取值为0表示该节点所对应的变量节点和校验节点之间不具有连接关系。
表1
Figure PCTCN2022139258-appb-000001
可理解，表1仅示例性地示出了j＝0时所对应的行索引之间的关系，在具体实现中，第一信息列的列数可以为多列，该情况下，发送端中还需要存储以j＝1为基本索引时对应的行索引以及对应的平移值，以及j＝2为基本索引时对应的行索引以及对应的平移值等，这里不再一一列举。表1中的x11至x18、x21至x28、x31至x38分别表示对应的扩展因子下的平移值，对于具体的取值，本申请实施例不再一一列举。
作为另一个示例，第一信息列的对应关系可以包括以校验节点为索引的连接关系以及对应的平移值。也就是说，发送端中可以存储第一基图、以校验节点为索引的新增信息列连接关系以及对应的平移值。示例性的，以校验节点为索引的新增信息列连接关系可以理解为：以第一信息列所对应的行作为基本索引，以及该基本索引所对应的列索引之间的连接关系。如以第一信息列的某一行作为基本索引，该某一行可以对应i LS+1列，该i LS+1列中的第一列可以按照从小到大的顺序依次对应该某一行所关联的变量节点(或行索引)，该i LS+1列中的第2至i LS+1列对应扩展因子列表的平移值。
示例性的，表2示出的是以第一信息列所对应的行为基本索引的示意表格。表2是以第一信息列中的行索引i＝0(如如新增信息列中从上到下第一行)为例示出的，表2中所列出的列索引表示该列索引与行索引0之间具有连接关系，表2中未列出的列索引则表示该列索引与行索引0之间不具有连接关系。举例来说，表2列出的列索引j＝1、j＝2、j＝4，则表示i＝1所对应的校验节点与j＝0所对应的变量节点之间不具有连接关系(或i＝1，j＝0所对应的节点的取值为0)，i＝1所对应的校验节点与j＝1所对应的变量节点之间具有连接关系(或i＝1，j＝1所对应的节点的取值为1)，i＝1所对应的校验节点与j＝2所对应的变量节点之间具有连接关系(或i＝1，j＝2所对应的节点的取值为1)，i＝1所对应的校验节点与j＝3所对应的变量节点之间不具有连接关系(或i＝1，j＝3所对应的节点的取值为0)，i＝1所对应的校验节点与j＝4所对应的变量节点之间具有连接关系(或i＝1，j＝4所对应的节点的取值为1)。
表2
Figure PCTCN2022139258-appb-000002
可理解，表2仅示例性地示出了i＝0时所对应的行索引之间的关系，在具体实现中，第一信息列的行数可以为多行，该情况下，发送端中还需要存储以i＝1为基本索引时对应的列索引以及对应的平移值，以及i＝2为基本索引时对应的行索引以及对应的平移值等，这里不再一一列举。表2中的y11至y18、y21至y28、y31至y38分别表示对应的扩展因子下的平移值，对于具体的取值，本申请实施例不再一一列举。
可理解，表1和表2所示的新增信息列支持的扩展因子与第一基图支持的扩展因子相同，以及平移值与扩展因子相对应。可理解，上文所示的第一信息列的行索引和列索引的方式仅为示例，如行索引和列索引还可以分别以字母区分，如索引A、索引B等。
需要说明的是，以上所示的发送端需要存储的内容，对于接收端同样适用。也就是说，通信双方均可以存储第一信息列的对应关系以及第一基图。通信双方通过增加存储内容即第一信息列的对应关系，相对于目前标准中通信双方所存储的第一基图来说，改动幅度小。如通信双方在目前存储的第一基图(或该第一基图所对应的基矩阵)的基础上，额外增加如表1或表2(仅为示例)所示的存储内容。
作为又一个示例，通信双方可以更新目前已存储的第一基图(或该第一基图所对应的基矩阵)。示例性的，通信双方可以在第一基图所对应的存储内容上增加新的连边关系和平移值，并注明该增加的内容为新增信息列。如通信双方可以在目前存储的与第一基图所对应的表格的基础上增加第一信息列所对应的行索引、列索引之间的对应关系，以及平移值。示例性的，通信双方可以基于第一信息列的对应关系以及第一基图确定一个新的基图，如称为第三基图。由此，通信双方可以存储该第三基图，或者，存储该第三基图所对应的基矩阵。可选的，对于第三基图中相对于第一基图新增的部分进行指示说明。示例性的，指示第三基图中的信息列是否为新增信息列的方式可以如下所示：第三基图中各个连接关系(或各个节点、或一个行索引和一个列索引所对应的节点)可以对应一个序列，该序列取值为0，可以表示该序列所对应的连接关系为新增的连接关系，如该序列取值为1，可以表示该序列所对应的连接关系为第一基图中已有的连接关系。
可理解，本申请实施例所示的新增信息列的连接关系的存储方式可以与第一基图的连接关系的存储方式一致，如该新增信息列和第一基图可以均是基于QC结构，新增信息列与第一基图的校验方程之间的关联可以是通过第一基图和平移值确定。
条件2、第一信息列不改变第一基图中各个节点的值。
一般来说，第一基图中各个节点的值表示该节点所对应的校验节点与变量节点之间的连接关系。也就是说，校验矩阵中第一信息列的增加不影响第一基图中校验节点与变量节点之间的连接关系。由此，新增的信息列不仅可以适用于级联编码，而且不影响第一基图中各个节点的取值还可以兼容目前已存在的LDPC编码。
新增信息列的校验方程可以涉及第一基图的校验节点和变量节点，即不会有新的只与新增信息列关联的校验方程。
条件3、第一信息列的第一部分的行重大于第一信息列的第二部分的行重，该第一部分和该第二部分不重叠。
可选的，第一部分可以为第一基图中的第一块的行所对应的第一信息列的行。该第一块可以如图2a或图2b所示的A块，或B块，或C块。第二部分可以为第一基图中的第二块的行所对应的第一信息列的行。该第二块可以如图2a或图2b所示的D块或E块。可理解，第一部分可以存在一些行重不大于第二部分的行重，如第一部分可以存在一行或两行(仅为示例)的行重小于第二部分的行重。
示例性的，如用边密度表示，则上述条件3还可以描述为：第一信息列的因子图(如tanner图)中关于这一部分列的因子图的边密度(以下简称为第一信息列的边密度)与第一基图的边密度接近(如小于或等于第一边密度阈值)，如第一信息列的第一部分稠密，第一信息列的第二部分稀疏，整体密度小。边密度可以满足如下关系：边密度＝E/(M*N)，其中M为行数，N为列数，E为连边数。如第一基图的边密度可以基于第一基图的行数、第一基图的列数、连边数和上述关系确定。又如第一信息列的边密度可以基于第一信息列的行数、第一信息列的列数、连边数和上述关系确定。新增信息列的边密度与第一基图的边密度接近，可以使得高码率稠密，低码率稀疏，边密度随码率降低呈下降的趋势，从而保证译码门限，使得译码门限更好(如降低译码门限)。
可选的，第一部分可以为第一基图中的第二块的行所对应的第一信息列的行，第二部分可以为第一基图中的第一块的行所对应的第一信息列的行。示例性的，如用边密度表示，则上述条件3可以描述为：第一信息列的连边的边密度与第一基图的边密度相差较大(如大于第二边密度阈值)，如第一信息列的第一部分稀疏，第一信息列的第二部分稠密，整体密度较大。核心部分稀疏，使得低码率的译码门限更好，适用于中低码率，泛用性更好。本申请实施例对于第一边密度阈值和第二边密度阈值的具体取值不作限定，第一边密度阈值可以小于或等于第二边密度阈值。
条件4、第一信息列包括打孔列。
在第一基图的基础上新增的信息列可以包括打孔列。可理解，即使是第一信息列中包括打孔列，但是第三比特序列中仍包括第一信息列中的打孔列对应的编码后的比特。一般来说，基图中包括打孔列时，该打孔列所对应的编码后的比特会被打孔，即编码后的比特中不包括打孔列所对应的信息比特。但是，本申请实施例中，与第一信息列所对应的长度为N 1的第一比特序列所对应的编码后的比特中仍然包括基于该打孔列编码后的比特。如在长码未编码完成之前，发送端可以忽略打孔列的打孔操作，使得第三比特序列包括打孔列对应的编码后的比特。如长码编码完成之后进行关于打孔列的速率匹配，即编码完成时仍具有打孔位置。打孔列所对应的编码后的比特是否发送需要基于速率匹配的方式确定。对于长码来说，该第一信息列中的打孔列所对应的编码后的比特被打孔，但是，对于短码来说，该第一信息列中的打孔列所对应的编码后的比特未被打孔，仍需要发送。内外码均打孔的位置(如也可以称为公共打孔位)可以不发送，否则需要发送。由此新增信息列全部为长码的打孔列情况下，长码译码可以不使用到短码的对数似然比(log likelihood ratio，LLR)，从长码中恢复短码和短码译码可以独立，整体译码的出错概率为这两者出错概率的乘积，以及短码的出错概率更低。
可选的，第一信息列中可以不包括打孔列。由此长码有更多的信息去译码，码长更长，保证长码增益。
在具体实现中，上述条件1至条件4之间可以相互组合，如新增信息列中的部分可以对应打孔列，该新增信息列中另一部分对应非打孔列等，这里不再一一列举。示例性的，新增的用于对应短码的信息列(包括信息列中各个节点的取值以及列数)可以由标准定义，或者由通信双方协商，如发送端向接收端发送用于指示该新增信息列的信息，接收端基于该信息反馈确认信息等，对于协商过程，本申请实施例不作限定。举例来说，标准定义新增信息列的最大列数K max以及该最大列数所对应的各个节点的取值，发送端基于速率匹配的方式和用于发送信息的资源情况中的至少一项确定第一信息列的列数K e。例如，基于场景的不同，新增信息列中的打孔列数量可以为0或1，如对于数据控制信道融合场景，在信道质量稳定的情况下，第一信息列中包括打孔列；又如对于基于编码进行存储的场景，第一信息列中可以 不包括打孔列。可选的，发送端可以向接收端发送包括K e的信息。关于K e的具体说明可以参考下文关于速率匹配的描述。
编码方式二
校验矩阵对应第二基图，该第二基图中的第二信息列对应长度为N 1的第一比特序列。该第二基图中除第二信息列之外的其他信息列对应K 2个第二比特。这里所示的第二基图可以理解为目前已存在的基图，如该第二基图可以包括BG1或BG2或其他基图等，这里不再一一列举。关于第二基图的说明可以参考第一基图，但是，编码方式二与编码方式一不同的是编码方式二中长度为N 1的第一比特序列对应于第二基图中的部分信息列，该第二基图中的其他信息列对应K 2个第二比特。如图5b所示，第二基图中的第二信息列(图5b中矩形框中的信息列)可以对应长度为N 1的第一比特序列，第二基图中的除矩形框之外的其他信息列对应K 2个第二比特。
示例性的，标准定义第二基图中对应于短码的信息列，或者，通信双方协商第二基图中对应于短码的信息列。对于具体的协商方式，这里不再一一列举。如通信双方可以存储第二基图(或基矩阵)，以及第二基图(或基矩阵)中对应于短码的信息列的位置指示信息。该位置指示信息可以用于指示第二基图中对应于短码的信息列的位置。示例性的，对应于短码的信息列可以是基于QC结构的，位置指示信息可以基于BG的层面进行指示。对应于短码的信息列可以与扩展因子相关，如可以是扩展因子的倍数。又如，对应于短码的信息列可以与扩展因子和短码长度有关。对应于短码的信息列可以是列重大于第一阈值的信息列，如列重大于第一阈值的信息列中包含节点的方程数多，比特误码率较低。可选的，对应于短码的信息列可以是列重小于第二阈值但是具有其他可靠性保证的信息列，如列重小于第二阈值的信息列中包含节点的校验方程行重小，可靠度高，保护性更可靠(如出错率更低)。同时重传时，重传的起点不一样，每个变量节点被重传到的概率可以不同，从而增加有额外的保护，特定的信息列位置如重传的位置决定了第9，10列信息列的信息有额外的保护。可选的，第二基图中对应于短码的信息列的位置可以包括对应于短码的信息列的列索引。可选的，第二基图中对应于短码的信息列的位置可以包括短码的放置起始位置(如列索引)以及该放置起始位置对应的长度(如列数)。可理解，短码的放置起始位置可以包括一个放置起始位置，也可以包括多个放置起始位置。在短码的放置起始位置包括多个放置起始位置的请下，第二基图中对应于短码的信息列的位置中还包括每个放置起始位置所对应的长度。示例性的，发送端基于可靠度顺序中的至少一项确定从对应于短码的信息列中确定第二信息列。又如发送端可以基于可靠度顺序、速率匹配的方式以及用于发送信息的资源情况从对应于短码的信息列中确定第二信息列。关于第二信息列的说明还可以参考下文条件5至条件7。
可理解，长度为N 1的第一比特序列所对应的第二信息列小于或等于对应于短码的信息列的列数，第二基图中除第二信息列之外的其余信息列均对应K 2个第二比特。
本申请实施例涉及的第二信息列可以满足如下至少一项条件：
条件5、第二信息列基于第一可靠度顺序确定。
示例性的，该第一可靠度顺序基于第二基图中信息列的列重(或度数分布)或打孔列中的至少一项确定。如第二基图中某一信息列的列重越大，则该某一信息列所对应的可靠度越高，即列重可以与可靠度之间成正相关。一般来说，打孔列对应的可靠度低，但是由于打孔列所对应的列重高，因此本申请实施例中可以打孔列所对应的可靠度提高。
示例性的，第一可靠度顺序可以为基于如下至少一项从多个可靠度顺序中确定的可靠度顺序：K 1与K 2的比值关系、第三比特序列的长度N 2、第二比特序列的编码码率确定。也就 是说，基于可靠度顺序确定的对应于短码的信息列可以有多种，发送端可以基于应用场景、长码码长和长码码率从确定的多种信息列中确定一种信息列作为第二信息列。示例性的，长码码率不同，则包含各个比特的校验方程数会发生变化，则可能会对应不同的可靠度顺序。示例性的，应用场景不同，则上述比值关系以及长码码率可能会所有不同，因此基于可靠度顺序确定的第二信息列也不同。作为示例，如数据控制信道融合场景，K 1/K 2小于某一阈值时，第二信息列可以对应BG2的第一列、第二列和第七列。又如用于存储的场景，K 1/K 2小于某一阈值时，第二信息列可以对应BG2中的第四列和第五列等。
条件6、第二信息列包括打孔列。
示例性的，BG1和BG2中的前两列均为打孔列，因此在第二基图包括BG1或BG2时，该BG1中的前两列中的至少一列可以包含于第二信息列中，BG2中的前两列中的至少一列可以包含于第二信息列中。即使是第二信息列中包括打孔列，但是第三比特序列中仍包括第二信息列中的打孔列对应的编码后的比特。也就是说，在长码未编码完成之前，发送端可以忽略打孔列的打孔操作，使得第三比特序列仍包括第二信息列中的打孔列所对应的编码后的比特。但是，该打孔列所对应的编码后的比特是否发送需要基于速率匹配的方式确定。如接收端需要使用打孔列(如除内外码均打孔的位置接收端不使用外，其余外码或者内码打孔列均为接收端需要适合用的打孔列)，则该打孔列所对应的编码后的比特需要发送；接收端不需要使用打孔列，则该打孔列所对应的编码后的比特可以不发送。举例来说，比如短码是100个比特，其中1-10个比特需要打孔，则长码编码之前不能打孔，长码需要打孔掉一些位置，如5-20个比特，则长码中的5-10个比特可以不发送，1-4个比特需要发送，以及11-20个比特也需要发送(短码译码需要使用，如果不发送11-20个比特则会导致短码无法独立译码)。这里所示的需要发送的比特均可以理解为译码需要使用的比特。
可理解，以上所示的条件4指的是新增信息列中可以包括打孔列，条件6指的是对应于短码的信息列可以为第二基图中的打孔列。
可选的，第二信息列中可以不包括打孔列。也就是说，第二信息列可以不包括第二基图中的打孔列。
条件7、第二信息列不包括度为1的节点。
由于第二信息列对应的是信息比特，因此该第二信息列不包括列重为1的信息列。如第二信息列不包括BG1中的第27列至第68列。又如第二信息列不包括BG2中的第15列至52列。
结合上述编码方式一和编码方式二进行总体说明。本申请实施例可以涉及如下几种情况：
情况1、短码C 1(N 1,K 1)。
情况2、长码C 2打孔：(N 2-N 1,K 2+N 1)，短码对应长码的打孔信息列。情况2是将长码中的短码均进行打孔为例示出的。
情况3、码C 2不打孔：(N 2,K 2+N 1)，短码对应长码的不打孔信息列。
情况4、对长码C 2的新增信息列执行缩短处理之后的码(N 2-N 1,K 2)。情况4是以接收端译码出短码之后，缩短掉短码为例示出的，即对其他信息比特的译码情况。
可理解，以上所示的情况2和情况3可以理解为两种极端情况，本申请实施例未列举短码对应部分打孔列和部分非打孔列的情况，但是不应将其理解为对本申请实施例的限定。
系统的整体性能受到上述四种情况的编码方案影响，其中情况1完全是短码，不涉及到耦合等问题，因此对短码起作用的主要有情况2和情况3，对长码有作用的情况是4。对于情况2来说，若短码对应长码的打孔信息列，则接收端进行译码时，短码和长码的译码可以理 解为是完全独立的，短码和长码的共同出错概率为这两者共同出错概率乘积。若短码对应长码的非打孔信息列，则接收端进行译码时，短码和长码的译码可以理解为不是独立的，但是长码的码率更低，因此长码和短码共同出错概率一定程度上也会降低。对于编码方式一来说，将短码放置于长码的新增(新增的信息列可以被打孔)信息列(不对原有基矩阵进行改变)，长码的校验矩阵可以按照需求增加信息列(可以包括打孔列)。由此，接收端对其他信息比特进行译码时，可以缩短掉新增信息列，使用的校验矩阵可以是最优校验矩阵(默认第一基图所对应的校验矩阵是最优的)。对于编码方式二来说，将短码放置于长码的信息列(可以包括打孔列)位置，长码的校验矩阵不进行修改。接收端对短码进行译码时，情况2和情况3种的长码性能较优。
403、发送端输出第三比特序列。
可理解，在输出第三比特序列之后，该第三比特序列还可以经过速率匹配、调制、变频等操作后得到符号序列。发送端发送该符号序列。对应的，接收端通过有线信道或无线信道接收上述符号序列经过信道传输后得到的序列。然后，接收端通过与发送端相对应的操作后获得第三比特序列的待译码信息。
以下详细说明第三比特序列的速率匹配方法。在一种可能的实现方式中，图4所示的方法还包括步骤404：
404、发送端对第三比特序列进行速率匹配。
一般来说，速率匹配的方式可以包括打孔(puncture)、缩短(shorten)的至少一项。而且一般来说，缩短的信息比特一般对应于校验矩阵中信息列中的最后一列或最后几列。然而，本申请实施例中，缩短的信息比特包含于如下至少一项中：第一信息列对应的长度为N 1的第一比特序列、第二基图中的信息列对应的K 2个第二比特。也就是说，缩短的信息比特不局限于校验矩阵中最后一列信息列或最后几列信息列所对应的信息比特。如对于编码方式一来说，缩短的信息比特可以包含于如下至少一项中：第一信息列对应的长度为N 1的第一比特序列中的信息比特、第二基图中的信息列对应的K 2个第二比特中的信息比特。如对于编码方式二来说，缩短的信息比特包含于如下至少一项中：第二信息列对应的长度为N 1的第一比特序列中的信息比特、第二基图中除第二信息列之外的其他信息列对应的K 2个第二比特中的信息比特。当然，在发送的比特数是扩展因子的整数倍情况不需要缩短。即在第三比特序列中的比特数是扩展因子的整数倍的情况下，发送端可能不需要执行缩短操作。
对于编码方式一来说，打孔的信息比特包含于如下至少一项中：第一信息列对应的长度为N 1的第一比特序列、第二基图中的信息列对应的K 2个第二比特。对于编码方式二来说，打孔的信息比特包含于如下至少一项中：第二信息列对应的长度为N 1的第一比特序列、第二基图中除第二信息列之外的其他信息列对应的K 2个第二比特。
以下分别对编码方式一和编码方式二的速率匹配方式进行说明：
可理解，不论是编码方式一还是编码方式二，都需要进行内码速率匹配和外码速率匹配。不同的是，内码的扩展因子和外码的扩展因子可能会不同，或者，基图使用的行数或列数的差异。也就是说，内码的校验矩阵与外码的校验矩阵、扩展因子等可能会所有不同，因此内码速率匹配和外码速率匹配也会不同。
本申请实施例中，发送端可以先基于内码速率匹配的方式确定内码的扩展因子、校验矩阵等，从而进行内码编码，在完成内码编码后进行信息比特的缩短操作和/或校验比特的打孔操作等。可理解，这里所示的校验比特的打孔操作实际是需要打孔掉的，而在外码未完成编码之前，内码的信息比特的打孔操作可以忽略。由于在外码未编码完成之前，内码需要忽略 信息比特的打孔操作，因此本申请实施例所示的内码速率匹配可以称为部分速率匹配等。
示例性的，内码速率匹配的方式可以如下所示：根据内码信息比特的长度K 1选取扩展因子Zc 1，如对于BG2来说，10*Zc 1≥K 1(仅为示例)。根据Zc 1对信息比特部分未使用的位置进行缩短处理，以及根据内码码率R 1计算需要使用的校验比特的数量，对未使用的校验比特进行打孔处理，如对于BG2来说，(52-10)*Zc 1-实际的校验比特数量＝打孔的校验比特数量。本申请实施例所示的内码速率匹配的方式对于上述编码方式一和编码方式二均适用。
示例性的，对于上述编码方式一来说，外码的速率匹配的方式可以参考下文所示的速率匹配方式一，对于上述编码方式二来说，外码的速率匹配的方式可以参考下文所示的速率匹配方式二。
速率匹配方式一
发送端可以根据外码的信息比特(即第二比特)长度K 2，选取扩展因子Zc 2，根据Zc 2和内码码长N 1进行新增信息列的数量K e的选择。如外码的信息比特长度K 2、扩展因子Zc 2、内码码长N 1、第二信息列的列数K e、第一基图中总信息列的列数K BG1之间可以满足如下关系：Zc 2*K BG1≥K 2，Zc 2*K BG1+K e)≥K 2+N 1。如对于BG2来说，Zc 2*10≥K 2，Zc 2*10+K e)≥K 2+N 1。发送端还可以对新增信息列和第一基图中的信息列没有使用的信息比特进行缩短处理，根据外码码率R 2计算校验比特的数量，对没有使用的校验比特进行打孔处理。可选的，Zc 2的选取原则可以与新增信息列的数量进行联合优化，如上述两个公式的优化目标可以为其他信息比特和/或关键核心比特的缩短比特数最少。可理解，该方法中可能会存在一些其他信息比特承载于新增信息列所对应的信息列中，新增信息列对应的信息比特可以不需要缩短，需要缩短的部分可以是外码没有使用的信息比特。关于Zc 2的选取原则，本申请实施例不再一一列举。可理解，本申请实施例中可以只在第一基图中的信息列对应的信息比特进行缩短处理，或者，只在新增信息列对应的信息比特进行缩短处理，或者，同时在新增信息列对应的信息比特和第一基图中的信息列对应的信息比特进行缩短处理。
速率匹配方式一是基于新增信息列的方式，对不同码长进行的速率匹配方案，当目标码长(K 2+N 1)不为扩展因子列表中某个元素与信息列的乘积时，可以采用新增信息列的方式来进行速率匹配，减少缩短的比特数，对度数分布影响更小，性能更加稳定。
速率匹配方式二
发送端可以基于内码码长N 1、第二信息列的列数K n以及扩展因子Zc 2确定Zc 2。如内码码长N 1、第二信息列的列数K n、扩展因子Zc 2、第二基图中总信息列的列数K BG2之间满足如下关系：Zc 2*K n≥N 1，K BG2*Zc 2≥N 1+K 2。可选的，K n的取值可以由标准定义，如K n的取值为固定值；或者，K n的取值可以由上述扩展因子Zc 2确定。可选的，发送端可以基于上述公式选取Zc 2为满足K BG2*Zc 2≥N 1+K 2的最小正整数。由此可以保证所有的内码比特的承载位置是对应于短码的信息列(如标准规定位置)，其他信息比特可能对应于短码的信息列，也可能全部对应于第二基图中除第二信息列之外的其他信息列，保证需要缩短的位置中不包括短码中的信息比特，如只包括外码中没有使用的信息比特。
可理解，无论是内码还是外码，被缩短和被打孔的信息列、校验列在编码过程中使用，公共打孔位可以不进行发送。可选的，发送端可以通过指示信息指示缩短位置和/或打孔位置，或者上述速率匹配方式在标准中定义，由此保证发送端和接收端都可以根据内码的信息比特长度K 1，其他信息比特长度K 2，内码长度N 1和外码长度N 2完成速率匹配。从上述速率匹配方式一和速率匹配方式二可以看出，内码对应的信息列、校验列以及打孔列一定会参与外码编码；内码的缩短列可以参与外码编码，也可以不参与外码编码。
405、发送端发送第三比特序列经过速率匹配之后的符号序列，对应的，接收端接收该符号序列。
可理解，如上述步骤403的说明，在发送端对第三比特序列进行速率匹配之后，还可以进行调制、变频等操作。
406、接收端获取第三比特序列的待译码信息，该第三比特序列的待译码信息包括长度为N 1的第一比特序列的待译码信息和K 2个第二比特的待译码信息，第一比特序列基于K 1个第一比特编码得到。
可理解，接收端接收第三比特序列的待译码信息之前，还可以进行解调等操作。
可选的，为保证接收端能够正确译码，因此发送端还可以向接收端发送指示信息，该指示信息可以用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、长码对应的校验矩阵的扩展因子。示例性的，指示信息可以用于指示N 1、K 1、K 2、K e(或K n)、长码对应的校验矩阵的扩展因子。示例性的，指示信息可以用于指示N 1、K 1、K 2、编码方式一(或编码方式二)、长码对应的校验矩阵的扩展因子。本申请实施例对于指示信息的具体内容不作限定，但凡接收端在译码时需要获知的信息，均可以由发送端向接收端指示。关于指示信息的说明可以参考上述包括目标码率的信息的描述。
当然，本申请实施例所示的指示信息所指示的内容也可以通过标准定义，如通信双方出厂时，设置于通信双方，如通信双方通过存储器存储上述指示信息中的内容。
407、接收端基于第一比特序列的校验矩阵对第一比特序列的待译码信息进行译码，以及基于第三比特序列的该校验矩阵对第三比特序列的待译码信息进行LDPC译码。
关于第三比特序列的校验矩阵的说明可以参考上述编码方式一和编码方式二，这里不再详述。示例性的，第三比特序列的校验矩阵基于第一信息列的对应关系与第一基图确定，第一信息列对应长度为N 1的第一比特序列，第一基图中的信息列对应K 2个第二比特。或者，第三比特序列的校验矩阵对应第二基图，第二基图中的第二信息列对应长度为N 1的第一比特序列。
可选的，在步骤407之前，接收端可以接收指示信息，基于该指示信息以及第一比特序列的校验矩阵对第一比特序列的待译码信息进行译码，基于该指示信息以及第三比特序列的该校验矩阵对第三比特序列的待译码信息进行LDPC译码。
可理解，对于接收端所使用的译码方法，本申请实施例不作限定，如译码方法可能是与码率、码长或者应用场景相关的译码方法，如对于LDPC译码来说，可能是置信度传播(belief propagation，BP)译码算法或者最小和(min-sum)译码算法等，又如对于polar译码来说，可能是串行消除(successive cancellation，SC)译码或串行抵消列表(successive cancellation list，SCL)译码，又如对于代数码译码来说，可能是有序统计解码(ordered statistics decoder，OSD)等，对于具体的译码方法，不再一一列举。
408、接收端基于译码结果确定K 1个第一比特和K 2个第二比特。
示例性的，在长度为N 1的第一比特序列未通过校验方程，且长度为N 1的第一比特序列中的K 1个第一比特通过CRC校验的情况下，基于译码结果确定K 1个第一比特和K 2个第二比特包括：对第三比特序列的待译码信息中除第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到K 2个第二比特。也就是说，在短码的译码结果未通过校验方程，但是短码的K 1个第一比特(即短码的信息比特)通过了CRC校验的情况下，接收端可以基于译码恢复出的K 1个第一比特通过第一比特序列的校验矩阵编码出短码的校验比特。然后基 于短码在长码的对应位置进行缩短处理，使用长码对K 2个第二比特进行译码。
示例性的，在长度为N 1的第一比特序列通过校验，且第三比特序列未通过校验的情况下，基于译码结果确定K 1个第一比特和K 2个第二比特包括：对第三比特序列的待译码信息中除第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到K 2个第二比特。也就是说，短码的译码结果通过校验方程，则接收端可以在长码中对应位置进行缩短处理，如将短码对应位置设置LLR符号为译码结果对应的符号，幅值为正无穷(如为Inf或硬件最大值或无法通过其他数字运算得到的值)。也就是说，在进行LLR译码，如果关键核心比特译码出来，则可以基于译码出的关键核心比特对K 2个第二比特进行译码。
示例性的，一般的译码流程为：接收端基于其接收到的符号和信道估计结果确定LLR，将该LLR输入到译码器，然后进行迭代，接着可以输出LLR的软值v all，最后基于判决标准判决与该LLR对应的码字是1或0。
以下详细说明译码过程。
示例性的，关键核心比特的译码过程可以包括：1.分别译码，对短码和长码分别译码得到关键核心比特的符号。2.分别判决，短码译码得到关键核心比特，并输出软值v all1，对长码译码得到关键核心比特，并输出软值v all2，根据译码得到的v all1和v all2来进行符号的硬判决，通过短码和长码的自校验或者通过在关键核心比特内添加的CRC，来判断是否译码成功。3.得到关键核心比特的符号，若基于短码恢复的关键核心比特或通过长码恢复出的关键核心比特的符号通过判决，则得到取对应的符号作为关键核心比特的译码结果；若基于短码恢复的关键核心比特和通过长码恢复出的关键核心比特的输出符号均未通过校验，则将v all1和v all2对应关键核心比特的位置进行叠加然后硬判决，再次通过校验。若均未通过判决，则输出译码失败。可理解，本申请实施例中短码的码率低于长码的码率。
示例性的，本申请实施例提供的编码方法可以结合MCS调用、长短码资源分配等保证关键核心比特的出错概率比其他信息比特低1-2个数量级。由此在译码得到关键核心比特后，根据关键核心比特译码结果可以进行其他信息比特的恢复。如若长码译码结果通过校验方程，或者通过CRC检验，则可以直接输出译码正确。又如若长码译码结果均未通过校验方程和CRC校验，但是短码译码结果通过校验方程，则在长码中对应位置进行缩短处理，即将短码对应位置设置LLR符号为译码结果对应的符号，幅值为正无穷，然后使用缩短处理后的长码进行其他信息比特译码。或者，若长码译码结果均未通过校验方程和CRC校验，短码译码结果未通过校验方程，但短码的信息比特通过了CRC校验，则可以根据译码恢复出的关键核心比特通过短码的校验矩阵编码出短码的校验比特，然后在长码中对应位置进行缩短处理，使用缩短处理后的长码进行其他信息比特的译码。又如若关键核心比特均未通过校验方程和CRC校验，则结束译码，译码失败。
图6a是本申请实施例提供的一种译码过程的示意图。如图6a所示，接收端确定LLR，对短码C 1和长码C 2分别进行译码。然后基于C 1和C 2的译码结果进行自校验(如校验方程)或CRC校验，若C 1和C 2中至少有一个译码结果通过校验，则接收端可以缩短掉长码中的短码，基于缩短处理后的长码进行译码恢复第二比特。C 1和C 2中至少有一个译码结果通过校验包括如下至少一项：C 1和C 2均通过校验方程；C 1和C 2均通过CRC校验；C 1的译码结果通过校验方程，C 2的译码结果未通过校验方程且未通过CRC校验；C 1的译码结果未通过校验方程，C 1的信息比特通过CRC校验，C 2的译码结果未通过校验方程且未通过CRC校验。也就是说，关键核心比特译码正确，则长码也可能译码正确；但是只要关键核心比特译码失败，则会导致长码会译码失败。
可理解，图6a所示的译码流程仅为示例，对于具体的译码方法本申请实施例不再一一详述。
示例性的，在短码和长码均使用同一个LDPC校验矩阵(码率不同，则截取的LDPC校验矩阵可能不同)的情况下，接收端中的芯片实现可以如图6b所示。可理解，图6b的相关说明对于上述编码方式一和编码方式二均适用。
初始信道LLR值，其他信息比特的LLR值可以置于变量节点存储位(如图6b中A部分)，同时将关键核心比特的LLR复制两份，其中一份置于对应关键核心比特的变量节点处(如图6b中C部分)，另外一份按照内码编码方式，放入每一个所使用的变量节点存储位置(如图6b中B部分)，即存在变量节点包含长码中的其他信息比特也包含短码(图6b中同时包含A和B的方块)。
由图6b可以看出C部分的变量节点LLR值和A部分的LLR值共同组成了长码的输入LLR值，B部分与这两部分(如A部分和C部分)完全正交的部分，是短码的输入LLR值。在译码过程中，硬件实现部分的信息交换(如译码器内计算变量到校验、校验到变量的信息传递)与传统的译码器没有区别，但是信息存储读取时的同时包含A部分和B部分，准循环移位网络(qusai-cyclicnetwork，QSN)需要进行重新设计，通过四段函数来实现其他信息比特和短码的平移值。在进行短码的译码过程中，C部分和B部分的输入是完全一致的，但是其译码结果会不同，在译码完成之后，B部分和C部分的存储v all分别为短码恢复出的关键核心比特和长码恢复出的关键核心比特的译码结果软信息，分别进行硬判决。然后通过校验方程或CRC校验，若有任何一部分校验通过则关键核心比特译码成功，否则对这两部分的v all进行叠加再次进行校验。在进行其他信息比特译码过程中，只有关键核心比特译码通过才有机会实现其他信息比特的恢复，在此种情况下除A部分外，其他部分全部进行缩短，特别的B部分可以完全不考虑(如在长码译码过程中，可以不考虑B部分的存在)，然后使用完全相同的硬件流程进行信息传递。
本申请实施例提供的译码方法之外，图6b所示的芯片还可以实现混合扩展因子(hybrid lifting size)。单一扩展因子的情况，芯片的QSN是两段分段函数，所需要激活的部分一一对应于BG的1(即基矩阵中有连边的位置，或节点取值为1的位置)。由于级联编码的特性，芯片需要调用的变量节点中同时包含短码和长码的信息，这两部分信息长度不同，平移值不同，因此计算单元调用的两部分起始是混合的扩展因子，以及需要使用的QSN方法是四段函数。关于混合扩展因子的特性，可以在标准中给出说明，用于指导速率匹配和接收端进行译码的方式；也可以通过信令将混合扩展因子的相关信息发送给接收端。
一种基于LDPC码的长短码耦合的方式，主要特征是外码使用LDPC码通过级联编码进行信息比特的不均等保护，发送端通过信令指示编码方式(如上文所示的编码方式一或编码方式二)，或是标准对编码方式进行描述。
通过本申请实施例提供的级联编码方法以及级联译码方法，不仅能够有效保证关键核心比特的性能，而且还尽可能地保证其他信息比特性能，尽可能地少损失或不损失其他信息比特的性能(如可以用更少的长码资源对短码进行校验，尽可能少的减少长码其他信息比特的损失)。
以下对本申请实施例提供的级联编码方法和级联译码方法进行仿真说明。
仿真1
图7a是本申请实施例提供的一种仿真结果示意图。图7a中的横坐标表示码率，如码率从0.3至1。图7a中的纵坐标表示信噪比(signal-to-noise ratio，SNR)，单位是10 -2分贝(dB)。 图7a中的连续的曲线表示在BG1的基础上新增信息列时对应的仿真性能，图7a中的圆圈表示BG1在对应码率下的仿真性能。即图7a是新增信息列的各个码率细粒度仿真，在BG1的基础上新增信息列，然后在各个码率进行仿真对比，增加额外的信息列可以做到在码率0.33-0.91性能无损。从图7a可以看出，校验矩阵基于新增信息列的对应关系和BG1得到时，不会存在性能损失。也就是说，虽然在BG1的基础上新增了信息列，但是性能依然可以保持最优矩阵性能。
仿真2
图7b是本申请实施例提供的一种仿真结果示意图。图7b中的横坐标表示SNR(如Es/N0)，单位是分贝(dB)，纵坐标表示BLER。图7b中对各个线条的说明分别与数字对应，如第一条线条的说明对应图7b中的数字1，第二条线条的说明对应图7b中的数字2，依次类推。线条的相关说明如下所示：第一条线条(如图7b中的数字1)：长码短码分别编码，如独立分别编码保护关键核心比特和其他信息比特的方案，该线条对应长码性能。第二条线条(如图7b中的数字2)：长码短码分别编码，在长码中挑选可靠位置放置关键核心比特的方案，该线条对应关键核心比特性能。第三条线条(如图7b中的数字3)：本申请实施例提供的方案，如上述编码方式一，该线条对应长码性能。第四条线条(如图7b中的数字4)：本申请实施例提供的方案，如上述编码方式一，该线条对应关键核心比特的综合性能，如短码性能来自于基于短码恢复关键核心比特和基于长码恢复关键核心比特。第五条线条(如图7b中的数字5)：本申请实施例提供的方案，如上述编码方式一，该线条对应基于短码恢复关键核心比特的性能。第六条线条(如图7b中的数字6)：本申请实施例提供的方案，该线条对应基于长码恢复关键核心比特的性能。
从图7b可以看出，AWGN信道，综合码率0.5情况下，关键核心比特相较于综合长码根据度数来差异保护的方法在各个工作点均有显著性能提升，相较于短码长码分别编码的方式有显著的性能斜率提升。其余信息比特与基线相比性能差距在0.2dB以内。
仿真3
图7c是本申请实施例提供的一种仿真结果示意图。关于图7c的相关说明可以参考图7b，这里不再详述。可理解，图7c和图7b的码率不同。
从图7c可以看出，AWGN信道，综合码率0.75情况下，关键核心比特相较于综合长码根据度数来差异保护的方法在各个工作点均有显著性能提升，相较于短码长码分别编码的方式有显著的性能斜率提升。其余信息比特与基线相比性能差距在0.2dB以内。
仿真4
图7d是本申请实施例提供的一种仿真结果示意图。关于图7d的相关说明可以参考图7b，这里不再详述。可理解，图7d、图7c和图7b的码率均不同。从图7d可以看出，衰落(fading)信道(如3Gpp-ETU)，综合码率0.5情况下，关键核心比特相较于综合长码根据度数来差异保护的方法在各个工作点均有显著性能提升，相较于短码长码分别编码的方式有显著的性能斜率提升。其余信息比特与基线相比性能差距在0.3dB以内。
以下将介绍本申请实施例提供的通信装置。
本申请根据上述方法实施例对通信装置进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方 式。下面将结合图8至图10详细描述本申请实施例的通信装置。
图8是本申请实施例提供的一种通信装置的结构示意图，如图8所示，该通信装置包括处理单元801和收发单元802。收发单元802可以实现相应的通信功能，处理单元801用于进行数据处理。如收发单元802还可以称为通信接口或通信单元等。
在本申请的一些实施例中，该通信装置可以用于执行上文方法实施例中发送端所执行的动作，这时，该通信装置可以为发送端或者可配置于发送端的部件(如芯片或系统等)，收发单元802用于执行上文方法实施例中发送端的收发相关的操作，处理单元801用于执行上文方法实施例中发送端处理相关的操作。即该通信装置可以用于执行上文方法实施例中由发送端执行的步骤或功能等。
处理单元801，用于获取第二比特序列，该第二比特序列包括长度为N 1的第一比特序列和K 2个第二比特，该第一比特序列基于K 1个第一比特编码得到，K 1、K 2、N 1均为正整数；
处理单元801，还用于基于校验矩阵对第二比特序列进行LDPC编码，得到第三比特序列；其中，校验矩阵基于第一信息列的对应关系与第一基图确定，第一信息列对应长度为N 1的第一比特序列，第一基图中的信息列对应K 2个第二比特；或者，校验矩阵对应第二基图，第二基图中的第二信息列对应长度为N 1的第一比特序列；
处理单元801，还用于输出第三比特序列。
可理解，这里所示的处理单元输出第三比特序列可以理解为：处理单元可以通过收发单元向其他部件发送该第三比特序列(如向用于调制的装置发送，或者向用于变频的装置发送等)，或者，处理单元通过收发单元向接收端发送第三比特序列的调制符号等，本申请实施例不再一一列举。
在一种可能的实现方式中，处理单元801，还用于对第三比特序列进行速率匹配；其中，缩短的信息比特包含于如下至少一项中：第一信息列对应的长度为N 1的第一比特序列、第二基图中的信息列对应的K 2个第二比特；打孔的信息比特包含于如下至少一项中：第一信息列对应的长度为N 1的第一比特序列、第二基图中的信息列对应的K 2个第二比特；或者，缩短的信息比特包含于如下至少一项中：第二信息列对应的长度为N 1的第一比特序列、第二基图中除第二信息列之外的其他信息列对应的K 2个第二比特；打孔的信息比特包含于如下至少一项中：第二信息列对应的长度为N 1的第一比特序列、第二基图中除第二信息列之外的其他信息列对应的K 2个第二比特。
在一种可能的实现方式中，收发单元802，用于发送指示信息，指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子。
在一种可能的实现方式中，收发单元802，用于发送指示信息，指示信息用于指示如下指示一项：第三比特序列中的缩短位置或第三比特序列中的打孔位置。
可选地，该通信装置还可以包括存储单元，该存储单元可以用于存储指令和/或数据，处理单元801可以读取存储单元中的指令和/或数据，以使得通信装置实现前述方法实施例。示例性的，存储单元可以用于存储第一信息列的对应关系和第一基图；或者，用于存储第二基图等。
可理解，本申请实施例示出的收发单元和处理单元的具体说明仅为示例，对于收发单元和处理单元的具体功能或执行的步骤等，可以参考上述方法实施例，这里不再详述。以上所示的处理单元和收发单元的说明仅为示例，对于上文涉及到的各个术语的说明可以参考方法实施例。如关于第一比特序列、第二比特序列、第三比特序列、关键核心比特、非关键核心比特、第一比特、第二比特、第一信息列、第二信息列等的说明可以参考上文的方法实施例， 这里不再详述。
复用图8，在本申请的另一些实施例中，该通信装置可以用于执行上文方法实施例中接收端所执行的动作，这时，该通信装置可以为接收端或者可配置于接收端的部件，收发单元802用于执行上文方法实施例中接收端的收发相关的操作，处理单元801用于执行上文方法实施例中接收端处理相关的操作。即该通信装置可以用于执行上文方法实施例中由接收端执行的步骤或功能等。
处理单元801，用于获取第三比特序列的待译码信息，该第三比特序列的待译码信息包括长度为N 1的第一比特序列的待译码信息和K 2个第二比特的待译码信息，第一比特序列基于K 1个第一比特编码得到；
处理单元801，还用于基于第一比特序列的校验矩阵对第一比特序列的待译码信息进行译码，以及基于第三比特序列的校验矩阵对第三比特序列进行LDPC译码；其中，第三比特序列的校验矩阵基于第一信息列的对应关系与第一基图确定，第一信息列对应长度为N 1的第一比特序列，第一基图中的信息列对应K 2个第二比特；或者，第三比特序列的校验矩阵对应第二基图，第二基图中的第二信息列对应长度为N 1的第一比特序列；
处理单元801，还用于基于译码结果确定K 1个第一比特和K 2个第二比特。
示例性的，收发单元802，可以用于接收调制符号；处理单元801，用于基于输入的调制符号获取第三比特序列的待译码信息。
在一种可能的实现方式中，在长度为N 1的第一比特序列未通过校验，且长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且第三比特序列未通过校验的情况下，处理单元801，具体用于对第三比特序列的待译码信息中除第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到K 2个第二比特。
在一种可能的实现方式中，收发单元802，用于接收指示信息，指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子。
在一种可能的实现方式中，收发单元802，用于接收指示信息，指示信息用于指示如下指示一项：第三比特序列中的缩短位置或第三比特序列中的打孔位置。
可选地，该通信装置还可以包括存储单元，该存储单元可以用于存储指令和/或数据，处理单元801可以读取存储单元中的指令和/或数据，以使得通信装置实现前述方法实施例。示例性的，存储单元可以用于存储第一信息列的对应关系和第一基图；或者，用于存储第二基图等。
可理解，本申请实施例示出的收发单元和处理单元的具体说明仅为示例，对于收发单元和处理单元的具体功能或执行的步骤等，可以参考上述方法实施例，这里不再详述。可理解，以上所示的处理单元和收发单元的说明仅为示例，对于上文涉及到的各个术语的说明可以参考方法实施例。如关于第一比特序列、第二比特序列、第三比特序列、关键核心比特、非关键核心比特、第一比特、第二比特、第一信息列、第二信息列等的说明可以参考上文的方法实施例，这里不再详述。
以上介绍了本申请实施例的通信装置，以下介绍所述通信装置可能的产品形态。应理解，但凡具备上述图8所述的通信装置的功能的任何形态的产品，都落入本申请实施例的保护范围。
在一种可能的实现方式中，图8所示的通信装置中，处理单元801可以是一个或多个处 理器，收发单元802可以是收发器，或者收发单元802还可以是发送单元和接收单元，发送单元可以是发送器，接收单元可以是接收器，该发送单元和接收单元集成于一个器件，例如收发器。本申请实施例中，处理器和收发器可以被耦合等，对于处理器和收发器的连接方式，本申请实施例不作限定。在执行上述方法的过程中，上述方法中有关发送信息的过程，可以理解为由处理器输出上述信息的过程。在输出上述信息时，处理器将该上述信息输出给收发器，以便由收发器进行发射。该上述信息在由处理器输出之后，还可能需要进行其他的处理，然后才到达收发器。类似的，上述方法中有关接收信息的过程，可以理解为处理器接收输入的上述信息的过程。处理器接收输入的信息时，收发器接收该上述信息，并将其输入处理器。更进一步的，在收发器收到该上述信息之后，该上述信息可能需要进行其他的处理，然后才输入处理器。
如图9所示，该通信装置90包括一个或多个处理器920和收发器910。
示例性的，当该通信装置用于执行上述发送端执行的步骤或方法或功能时，处理器920，用于获取第二比特序列；处理器920，还用于基于校验矩阵对第二比特序列进行LDPC编码，得到第三比特序列；处理器920，还用于输出第三比特序列。
在一种可能的实现方式中，处理器920，还用于对第三比特序列进行速率匹配。
在一种可能的实现方式中，收发器910，用于发送指示信息，指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子、第三比特序列中的缩短位置、第三比特序列中的打孔位置。
示例性的，当该通信装置用于执行上述接收端执行的步骤或方法或功能时，处理器920，用于获取第三比特序列的待译码信息；处理器920，还用于基于第一比特序列的校验矩阵对第一比特序列的待译码信息进行译码，以及基于第三比特序列的校验矩阵对第三比特序列进行LDPC译码；处理器920，还用于基于译码结果确定K 1个第一比特和K 2个第二比特。
在一种可能的实现方式中，在长度为N 1的第一比特序列未通过校验，且长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且第三比特序列未通过校验的情况下，处理器920，具体用于对第三比特序列的待译码信息中除第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到K 2个第二比特。
在一种可能的实现方式中，收发器910，用于接收指示信息，指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子、第三比特序列中的缩短位置、第三比特序列中的打孔位置。
可理解，对于处理器和收发器的具体说明还可以参考图8所示的处理单元和收发单元的介绍，这里不再赘述。对于上文涉及到的各个术语的说明可以参考方法实施例。如关于第一比特序列、第二比特序列、第三比特序列、关键核心比特、非关键核心比特、第一比特、第二比特、第一信息列、第二信息列等的说明可以参考上文的方法实施例，这里不再详述。
在图9所示的通信装置的各个实现方式中，收发器可以包括接收机和发射机，该接收机用于执行接收的功能(或操作)，该发射机用于执行发射的功能(或操作)。以及收发器用于通过传输介质和其他设备/装置进行通信。
可选的，通信装置90还可以包括一个或多个存储器930，用于存储程序指令和/或数据等。存储器930和处理器920耦合。本申请实施例中的耦合是装置、单元或模块之间的间接耦合或通信连接，可以是电性，机械或其它的形式，用于装置、单元或模块之间的信息交互。处理器920可能和存储器930协同操作。处理器920可可以执行存储器930中存储的程序指令。 可选的，上述一个或多个存储器中的至少一个可以包括于处理器中。可选地，一个或多个存储器中可以用于存储本申请实施例中的第一基图、第一信息列的对应关系(或第三基图)，或者，存储本申请实施例中的第二基图等。
本申请实施例中不限定上述收发器910、处理器920以及存储器930之间的具体连接介质。本申请实施例在图9中以存储器930、处理器920以及收发器910之间通过总线940连接，总线在图9中以粗线表示，其它部件之间的连接方式，仅是进行示意性说明，并不引以为限。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图9中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
在本申请实施例中，处理器可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成等。
本申请实施例中，存储器可包括但不限于硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)等非易失性存储器，随机存储记忆体(Random Access Memory，RAM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、只读存储器(Read-Only Memory，ROM)或便携式只读存储器(Compact Disc Read-Only Memory，CD-ROM)等等。存储器是能够用于携带或存储具有指令或数据结构形式的程序代码，并能够由计算机(如本申请示出的通信装置等)读和/或写的任何存储介质，但不限于此。本申请实施例中的存储器还可以是电路或者其它任意能够实现存储功能的装置，用于存储程序指令和/或数据。
示例性的，处理器920主要用于对通信协议以及通信数据进行处理，以及对整个通信装置进行控制，执行软件程序，处理软件程序的数据。存储器930主要用于存储软件程序和数据。收发器910可以包括控制电路和天线，控制电路主要用于基带信号与射频信号的转换以及对射频信号的处理。天线主要用于收发电磁波形式的射频信号。输入输出装置，例如触摸屏、显示屏，键盘等主要用于接收用户输入的数据以及对用户输出数据。
当通信装置开机后，处理器920可以读取存储器930中的软件程序，解释并执行软件程序的指令，处理软件程序的数据。当需要通过无线发送数据时，处理器920对待发送的数据进行基带处理后，输出基带信号至射频电路，射频电路将基带信号进行射频处理后将射频信号通过天线以电磁波的形式向外发送。当有数据发送到通信装置时，射频电路通过天线接收到射频信号，将射频信号转换为基带信号，并将基带信号输出至处理器920，处理器920将基带信号转换为数据并对该数据进行处理。
在另一种实现中，所述的射频电路和天线可以独立于进行基带处理的处理器而设置，例如在分布式场景中，射频电路和天线可以与独立于通信装置，呈拉远式的布置。
可理解，本申请实施例示出的通信装置还可以具有比图9更多的元器件等，本申请实施例对此不作限定。以上所示的处理器和收发器所执行的方法仅为示例，对于该处理器和收发器具体所执行的步骤可参照上文介绍的方法。
在另一种可能的实现方式中，图8所示的通信装置中，处理单元801可以是一个或多个逻辑电路，收发单元802可以是输入输出接口，又或者称为通信接口，或者接口电路，或接口等等。或者收发单元802还可以是发送单元和接收单元，发送单元可以是输出接口，接收单元可以是输入接口，该发送单元和接收单元集成于一个单元，例如输入输出接口。如图10所示， 图10所示的通信装置包括逻辑电路1001和接口1002。即上述处理单元801可以用逻辑电路1001实现，收发单元802可以用接口1002实现。其中，该逻辑电路1001可以为芯片、处理电路、集成电路或片上系统(system on chip，SoC)芯片等，接口1002可以为通信接口、输入输出接口、管脚等。示例性的，图10是以上述通信装置为芯片为例出的，该芯片包括逻辑电路1001和接口1002。
本申请实施例中，逻辑电路和接口还可以相互耦合。对于逻辑电路和接口的具体连接方式，本申请实施例不作限定。
示例性的，当通信装置用于执行上述发送端执行的方法或功能或步骤时，逻辑电路1001，用于获取第二比特序列；逻辑电路1001，还用于基于校验矩阵对第二比特序列进行LDPC编码，得到第三比特序列；接口1002，用于输出第三比特序列。
可理解，接口可以输出第三比特序列，以使得发送端中的其他器件处理该第三比特序列；或者，接口用于输出第三比特序列经过速率匹配、调制、变频等操作之后的符号序列。
可选地，通信装置还可以包括存储器，该存储器可以用于存储第一基图、第一信息列的对应关系(或第三基图)；或者，用于存储第二基图。
在一种可能的实现方式中，逻辑电路1001，还用于对第三比特序列进行速率匹配。
在一种可能的实现方式中，接口1002，用于输出指示信息，指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子、第三比特序列中的缩短位置、第三比特序列中的打孔位置。
示例性的，当通信装置用于执行上述接收端执行的方法或功能或步骤时，逻辑电路1001，用于获取第三比特序列的待译码信息；逻辑电路1001，还用于基于第一比特序列的校验矩阵对第一比特序列的待译码信息进行译码，以及基于第三比特序列的校验矩阵对第三比特序列进行LDPC译码；逻辑电路1001，还用于基于译码结果确定K 1个第一比特和K 2个第二比特。
可理解，接口1002，可以用于输入通过信道传输的调制符号等信号，然后逻辑电路1001可以对该信号进行处理获得第三比特序列的待译码信息。当然，对该调制符号进行处理的逻辑电路与上述进行LDPC译码的逻辑电路可以相同，也可以不同，本申请实施例对此不作限定。
在一种可能的实现方式中，在长度为N 1的第一比特序列未通过校验，且长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且第三比特序列未通过校验的情况下，逻辑电路1001，具体用于对第三比特序列的待译码信息中除第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到K 2个第二比特。
在一种可能的实现方式中，接口1002，用于输入指示信息，该指示信息用于指示如下至少一项：N 1、K 1、K 2、第一比特序列在第三比特序列中的位置、校验矩阵的扩展因子、第三比特序列中的缩短位置、第三比特序列中的打孔位置。
对于上文涉及到的各个术语的说明可以参考方法实施例。如关于第一比特序列、第二比特序列、第三比特序列、关键核心比特、非关键核心比特、第一比特、第二比特、第一信息列、第二信息列等的说明可以参考上文的方法实施例，这里不再详述。
可理解，本申请实施例示出的通信装置可以采用硬件的形式实现本申请实施例提供的方法，也可以采用软件的形式实现本申请实施例提供的方法等，本申请实施例对此不作限定。
对于图10所示的各个实施例的具体实现方式，还可以参考上述各个实施例，这里不再详述。
本申请实施例还提供了一种无线通信系统，该无线通信系统包括发送端和接收端，该发送端和该接收端可以用于执行前述任一实施例中的方法。或者，该发送端和接收端可以参考图8至图10所示的通信装置。
此外，本申请还提供一种计算机程序，该计算机程序用于实现本申请提供的方法中由发送端执行的操作和/或处理。
本申请还提供一种计算机程序，该计算机程序用于实现本申请提供的方法中由接收端执行的操作和/或处理。
本申请还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机代码，当计算机代码在计算机上运行时，使得计算机执行本申请提供的方法中由发送端执行的操作和/或处理。
本申请还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机代码，当计算机代码在计算机上运行时，使得计算机执行本申请提供的方法中由接收端执行的操作和/或处理。
本申请还提供一种计算机程序产品，该计算机程序产品包括计算机代码或计算机程序，当该计算机代码或计算机程序在计算机上运行时，使得本申请提供的方法中由发送端执行的操作和/或处理被执行。
本申请还提供一种计算机程序产品，该计算机程序产品包括计算机代码或计算机程序，当该计算机代码或计算机程序在计算机上运行时，使得本申请提供的方法中由接收端执行的操作和/或处理被执行。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本申请实施例提供的方案的技术效果。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个可读存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的可读存储介质包括：U盘、移动硬盘、只读存储器(read-only memory,ROM)、 随机存取存储器(random access memory,RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (34)

  1. 一种级联编码方法，其特征在于，所述方法包括：
    获取第二比特序列，所述第二比特序列包括长度为N 1的第一比特序列和K 2个第二比特，所述第一比特序列基于K 1个第一比特编码得到，K 1、K 2、N 1均为正整数；
    基于校验矩阵对所述第二比特序列进行低密度奇偶校验LDPC编码，得到第三比特序列；其中，所述校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；
    输出所述第三比特序列。
  2. 根据权利要求1所述的方法，其特征在于，所述方法还包括：
    对所述第三比特序列进行速率匹配；其中，缩短的信息比特包含于如下至少一项中：所述第一信息列对应的所述长度为N 1的第一比特序列、所述第一基图中的信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第一信息列对应的长度为N 1的第一比特序列、所述第一基图中的信息列对应的所述K 2个第二比特；或者，缩短的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特。
  3. 一种级联译码方法，其特征在于，所述方法包括：
    获取第三比特序列的待译码信息，所述第三比特序列的待译码信息包括长度为N 1的第一比特序列的待译码信息和K 2个第二比特的待译码信息，所述第一比特序列基于K 1个第一比特编码得到；
    基于所述第一比特序列的校验矩阵对所述第一比特序列的待译码信息进行译码，以及基于所述第三比特序列的校验矩阵对所述第三比特序列的待译码信息进行低密度奇偶校验LDPC译码；其中，所述第三比特序列的校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述第三比特序列的校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；
    基于译码结果确定所述K 1个第一比特和所述K 2个第二比特。
  4. 根据权利要求3所述的方法，其特征在于，在所述长度为N 1的第一比特序列未通过校验，且所述长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且所述第三比特序列未通过校验的情况下，所述基于译码结果确定所述K 1个第一比特和所述K 2个第二比特包括：
    对所述第三比特序列的待译码信息中除所述第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到所述K 2个第二比特。
  5. 根据权利要求1-4任一项所述的方法，其特征在于，所述第一信息列的对应关系包括所述第一信息列中的列索引、所述第一信息列的行索引以及平移值之间的关系。
  6. 根据权利要求1-5任一项所述的方法，其特征在于，所述第一信息列的第一部分的行 重大于所述第一信息列的第二部分的行重，所述第一部分和所述第二部分不重叠。
  7. 根据权利要求1-6任一项所述的方法，其特征在于，所述第一信息列包括打孔列。
  8. 根据权利要求1-7任一项所述的方法，其特征在于，所述第三比特序列包括所述第一信息列中的打孔列对应的编码后的比特。
  9. 根据权利要求1-4任一项所述的方法，其特征在于，所述第二信息列基于第一可靠度顺序确定。
  10. 根据权利要求9所述的方法，其特征在于，所述第一可靠度顺序基于所述第二基图中信息列的列重或打孔列中的至少一项确定。
  11. 根据权利要求9或10所述的方法，其特征在于，所述第一可靠度顺序为基于如下至少一项从多个可靠度顺序中确定的可靠度顺序：
    K 1与K 2的比值关系、所述第三比特序列的长度N 2、所述第二比特序列的编码码率确定。
  12. 根据权利要求9-11任一项所述的方法，其特征在于，所述第二信息列包括打孔列。
  13. 根据权利要求7-12任一项所述的方法，其特征在于，所述第三比特序列包括所述第二信息列中的打孔列对应的编码后的比特。
  14. 根据权利要求1或2所述的方法，其特征在于，所述方法还包括：
    发送指示信息，所述指示信息用于指示如下至少一项：N 1、K 1、K 2、所述第一比特序列在所述第三比特序列中的位置、所述校验矩阵的扩展因子。
  15. 根据权利要求1、2或14任一项所述的方法，其特征在于，所述方法还包括：
    发送指示信息，所述指示信息用于指示如下指示一项：所述第三比特序列中的缩短位置或所述第三比特序列中的打孔位置。
  16. 一种通信装置，其特征在于，所述装置包括：
    处理单元，用于获取第二比特序列，所述第二比特序列包括长度为N 1的第一比特序列和K 2个第二比特，所述第一比特序列基于K 1个第一比特编码得到，K 1、K 2、N 1均为正整数；
    所述处理单元，还用于基于校验矩阵对所述第二比特序列进行低密度奇偶校验LDPC编码，得到第三比特序列；其中，所述校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；
    所述处理单元，还用于输出所述第三比特序列。
  17. 根据权利要求16所述的装置，其特征在于，
    所述处理单元，还用于对所述第三比特序列进行速率匹配；其中，缩短的信息比特包含于如下至少一项中：所述第一信息列对应的所述长度为N 1的第一比特序列、所述第一基图中的信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第一信息列对应的长度为N 1的第一比特序列、所述第一基图中的信息列对应的所述K 2个第二比特；或者，缩短的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特，打孔的信息比特包含于如下至少一项中：所述第二信息列对应的所述长度为N 1的第一比特序列、所述第二基图中除所述第二信息列之外的其他信息列对应的所述K 2个第二比特。
  18. 一种通信装置，其特征在于，所述装置包括：
    处理单元，用于获取第三比特序列的待译码信息，所述第三比特序列的待译码信息包括长度为N 1的第一比特序列的待译码信息和K 2个第二比特的待译码信息，所述第一比特序列 基于K 1个第一比特编码得到；
    所述处理单元，还用于基于所述第一比特序列的校验矩阵对所述第一比特序列的待译码信息进行译码，以及基于所述第三比特序列的校验矩阵对所述第三比特序列的待译码信息进行低密度奇偶校验LDPC译码；其中，所述第三比特序列的校验矩阵基于第一信息列的对应关系与第一基图确定，所述第一信息列对应所述长度为N 1的第一比特序列，所述第一基图中的信息列对应所述K 2个第二比特；或者，所述第三比特序列的校验矩阵对应第二基图，所述第二基图中的第二信息列对应所述长度为N 1的第一比特序列；
    所述处理单元，还用于基于译码结果确定所述K 1个第一比特和所述K 2个第二比特。
  19. 根据权利要求18所述的装置，其特征在于，在所述长度为N 1的第一比特序列未通过校验，且所述长度为N 1的第一比特序列中的K 1个第一比特通过循环冗余校验CRC校验的情况下，或者，在长度为N 1的第一比特序列通过校验，且所述第三比特序列未通过校验的情况下，所述处理单元，具体用于对所述第三比特序列的待译码信息中除所述第一比特序列的待译码信息之外的其他待译码信息进行LDPC译码，得到所述K 2个第二比特。
  20. 根据权利要求16-19任一项所述的装置，其特征在于，所述第一信息列的对应关系包括所述第一信息列中的列索引、所述第一信息列的行索引以及平移值之间的关系。
  21. 根据权利要求16-20任一项所述的装置，其特征在于，所述第一信息列的第一部分的行重大于所述第一信息列的第二部分的行重，所述第一部分和所述第二部分不重叠。
  22. 根据权利要求16-21任一项所述的装置，其特征在于，所述第一信息列包括打孔列。
  23. 根据权利要求16-22任一项所述的装置，其特征在于，所述第三比特序列包括所述第一信息列中的打孔列对应的编码后的比特。
  24. 根据权利要求16-19任一项所述的装置，其特征在于，所述第二信息列基于第一可靠度顺序确定。
  25. 根据权利要求24所述的装置，其特征在于，所述第一可靠度顺序基于所述第二基图中信息列的列重或打孔列中的至少一项确定。
  26. 根据权利要求24或25所述的装置，其特征在于，所述第一可靠度顺序为基于如下至少一项从多个可靠度顺序中确定的可靠度顺序：
    K 1与K 2的比值关系、所述第三比特序列的长度N 2、所述第二比特序列的编码码率确定。
  27. 根据权利要求24-26任一项所述的装置，其特征在于，所述第二信息列包括打孔列。
  28. 根据权利要求22-27任一项所述的装置，其特征在于，所述第三比特序列包括所述第二信息列中的打孔列对应的编码后的比特。
  29. 根据权利要求16或17所述的装置，其特征在于，所述装置还包括：
    收发单元，用于发送指示信息，所述指示信息用于指示如下至少一项：N 1、K 1、K 2、所述第一比特序列在所述第三比特序列中的位置、所述校验矩阵的扩展因子。
  30. 根据权利要求16、17或29任一项所述的装置，其特征在于，所述装置还包括：
    收发单元，用于发送指示信息，所述指示信息用于指示如下指示一项：所述第三比特序列中的缩短位置或所述第三比特序列中的打孔位置。
  31. 一种通信装置，其特征在于，包括处理器和存储器；
    所述处理器用于存储计算机指令；
    所述处理器用于执行所述计算机指令，以使权利要求1、2、5-15任一项所述的方法被执行，或者，以使权利要求3-13任一项所述的方法被执行。
  32. 一种通信装置，其特征在于，包括逻辑电路和接口，所述逻辑电路和所述接口耦合；
    所述接口用于输入待处理的数据，所述逻辑电路按照如权利要求1-15任一项所述的方法对所述待处理的数据进行处理，获得处理后的数据，所述接口用于输出所述处理后的数据。
  33. 一种计算机可读存储介质，其特征在于，所述计算机可读存储介质用于存储指令，当所述指令被执行时，如权利要求1-15任一项所述的方法被执行。
  34. 一种计算机程序产品，其特征在于，当所述指令在计算机上运行时，使得权利要求1-15任一项所述的方法被执行。
PCT/CN2022/139258 2022-12-15 级联编码方法、级联译码方法及装置 WO2024124476A1 (zh)

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