WO2024116045A1 - 電子機器 - Google Patents

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WO2024116045A1
WO2024116045A1 PCT/IB2023/061898 IB2023061898W WO2024116045A1 WO 2024116045 A1 WO2024116045 A1 WO 2024116045A1 IB 2023061898 W IB2023061898 W IB 2023061898W WO 2024116045 A1 WO2024116045 A1 WO 2024116045A1
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transistor
insulator
conductor
element layer
circuit
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PCT/IB2023/061898
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山崎舜平
木村肇
宮口厚
及川欣聡
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株式会社半導体エネルギー研究所
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    • H01L29/772—Field effect transistors
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/129—Chiplets
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/90—Assemblies of multiple devices comprising at least one organic light-emitting element

Definitions

  • This specification describes electronic devices, display systems having the electronic devices, and semiconductor devices that the electronic devices have.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices, input/output devices, driving methods thereof, and manufacturing methods thereof.
  • wrist-worn electronic devices may have a display, as well as various sensors, a CPU for controlling the various sensors, and memory for storing data (see, for example, Patent Document 1).
  • SoC System on Chip
  • GPU Graphics Processing Unit
  • CPU Central Processing Unit
  • One aspect of the present invention has an object to provide a novel electronic device, etc.
  • one aspect of the present invention has an object to provide an electronic device, etc. with a novel structure that can reduce the size of a semiconductor device in an electronic device having a semiconductor device with improved performance due to SoC.
  • one aspect of the present invention has an object to provide an electronic device, etc. with a novel structure that can suppress increases in heat generation and power consumption in an electronic device having a semiconductor device with improved performance due to SoC.
  • one aspect of the present invention has an object to provide an electronic device, etc. with a novel structure that can achieve both improved performance of the semiconductor device and suppression of power consumption or heat generation of the semiconductor device.
  • one aspect of the present invention has an object to provide an electronic device, etc. with a novel structure that is highly convenient.
  • One aspect of the present invention is an electronic device having a semiconductor device, the semiconductor device having a structure in which a first element layer, a second element layer, and a third element layer are stacked, the first element layer has a first transistor having a semiconductor layer having silicon in a channel formation region, the second element layer has a second transistor having a semiconductor layer having metal oxide in a channel formation region, the third element layer has a light-emitting device, the first element layer has an arithmetic circuit having a scan flip-flop, and the second element layer has a backup circuit electrically connected to the scan flip-flop and a pixel circuit electrically connected to the light-emitting device.
  • One aspect of the present invention is an electronic device having a semiconductor device, the semiconductor device having a structure in which a first element layer, a second element layer, and a third element layer are stacked, the first element layer has a first transistor having a semiconductor layer having silicon in a channel formation region, the second element layer has a second transistor having a semiconductor layer having metal oxide in a channel formation region, the third element layer has a light-emitting device, the first element layer has an arithmetic circuit having a scan flip-flop and a first driver circuit that drives a pixel circuit electrically connected to the light-emitting device, and the second element layer has a backup circuit electrically connected to the scan flip-flop, a pixel circuit, and a second driver circuit that drives the pixel circuit.
  • One aspect of the present invention is an electronic device having a semiconductor device, the semiconductor device having a structure in which a first element layer, a second element layer, a third element layer, and a fourth element layer are stacked, the first element layer has a first transistor having a semiconductor layer having silicon in a channel formation region, the second element layer has a second transistor having a first semiconductor layer having a metal oxide in a channel formation region, the third element layer has a third transistor having a second semiconductor layer having a metal oxide in a channel formation region, the fourth element layer has a light-emitting device, the first element layer has an arithmetic circuit having a scan flip-flop and a first driver circuit that drives a pixel circuit electrically connected to the light-emitting device, the second element layer has a backup circuit electrically connected to the scan flip-flop and a second driver circuit that drives the pixel circuit, and the third element layer has a pixel circuit.
  • the backup circuit is preferably an electronic device that has a function of retaining data held in the scan flip-flops while the arithmetic circuit is not operating, even when the supply of power supply voltage is stopped.
  • the electronic device is preferably such that the second transistor and the third transistor are transistors having different transistor shapes.
  • the electronic device is preferably such that the second transistor and the third transistor are transistors having different channel lengths and channel widths.
  • the electronic device preferably contains a metal oxide containing In, Ga, and Zn.
  • One aspect of the present invention can provide a novel electronic device, etc.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can reduce the size of a semiconductor device in an electronic device having a semiconductor device whose performance has been improved by adopting SoC.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can suppress increases in heat generation and power consumption in an electronic device having a semiconductor device whose performance has been improved by adopting SoC.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can achieve both high performance of the semiconductor device and suppression of power consumption or heat generation of the semiconductor device.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that is highly convenient.
  • FIG. 1A and 1B are diagrams illustrating an example of the configuration of a semiconductor device.
  • FIG. 2 is a diagram illustrating an example of the configuration of a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of the configuration of a semiconductor device.
  • 4A and 4B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 5 is a timing chart illustrating an example of the configuration of a semiconductor device.
  • 6A and 6B are diagrams illustrating a configuration example of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • 8A and 8B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 10 is a diagram illustrating an example of the configuration of a semiconductor device.
  • FIG. 11 is a diagram illustrating an example of the configuration of a semiconductor device.
  • 12A to 12C are diagrams showing examples of the configuration of a transistor.
  • 13A to 13C are diagrams showing examples of the configuration of a transistor.
  • 14A and 14B are schematic cross-sectional views showing configuration examples of a transistor.
  • 15A and 15B are schematic cross-sectional views showing configuration examples of a transistor.
  • Fig. 16A is a schematic top view showing a configuration example of a semiconductor device
  • Figs. 16B to 16D are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • 17A and 17B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 18 is a layout diagram showing a configuration example of a semiconductor device.
  • FIG. 19 is a circuit diagram showing a configuration example of a semiconductor device.
  • 20A to 20D are circuit diagrams showing configuration examples of pixel circuits.
  • 21A and 21B are circuit diagrams showing configuration examples of pixel circuits.
  • 22A and 22B are circuit diagrams showing configuration examples of pixel circuits.
  • FIG. 23 is a circuit diagram showing a configuration example of a pixel circuit.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 25A to 25C are schematic cross-sectional views showing configuration examples of a semiconductor device.
  • FIG. 26 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 27 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 28 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 29 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 30 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • Fig. 31A is a schematic top view showing a configuration example of a semiconductor device
  • Fig. 31B to Fig. 31D are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 32 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 33 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 34 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 35 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 36 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 37A and 37B are diagrams showing a configuration example of a display module.
  • 38A to 38E are diagrams illustrating configuration examples of electronic devices.
  • 39A to 39G show configuration examples of electronic devices.
  • the off-state current refers to the drain current when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state).
  • the off-state refers to a state in which the voltage Vgs between the gate and the source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. In other words, when a transistor is referred to as an OS transistor, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • Fig. 1A is a perspective view of a semiconductor device 100 included in an electronic device 1000 according to one embodiment of the present invention.
  • Fig. 1B is a perspective view illustrating a structure of the semiconductor device 100.
  • Fig. 2 is a block diagram illustrating a structure of the semiconductor device.
  • the electronic device 1000 shown as an example in FIG. 1A is a wristwatch-type electronic device.
  • the electronic device 1000 has a semiconductor device 100 housed in a housing 1001 to which an operating unit 1002 and a band 1003 are attached.
  • the electronic device 1000 is configured to house a battery, a sensor (not shown), and the like.
  • the electronic device 1000 shown in FIG. 1A functions as a so-called smart watch (registered trademark).
  • Electronic devices 1000 to which the semiconductor device 100 can be applied include, in addition to smart watches, information terminal devices such as smartphones, notebook PCs, and tablet PCs, display units of bracelet-type and other information terminal devices (wearable devices), as well as VR devices such as head-mounted displays and wearable devices that can be worn on the head, such as glasses-type AR devices.
  • the semiconductor device 100 shown in FIG. 1A has an element layer 30 on the element layer 20, and a sealing substrate 40 on the element layer 30.
  • An element layer 60 (not shown) is provided between the sealing substrate 40 and the element layer 30.
  • the semiconductor device 100 shown in FIG. 1B shows the element layer 20, element layer 30, element layer 60, sealing substrate 40, etc. shown in FIG. 1A separated from each other.
  • the element layer 20 has a terminal portion 19. Also, as shown in Figure 1B, the element layer 20 has an arithmetic circuit 10 and a drive circuit 11 in the area where it overlaps with the element layer 30. Also shown in Figure 1B are a sensor circuit 15, a communication circuit 16, a control circuit 17, and an input/output circuit 18 as examples of functional circuits that the element layer 20 has.
  • the functional circuitry of the element layer 20 does not have to include all of these components, and may include other components.
  • it may include a power supply circuit and/or a power management circuit that controls the stopping of power supply.
  • It may also include, for example, a DSP (Digital Signal Processor) and/or an FPGA (Field Programmable Gate Array).
  • DSP Digital Signal Processor
  • FPGA Field Programmable Gate Array
  • It may also include, for example, a super-resolution circuit.
  • the super-resolution circuit has the function of up-converting image data with a lower resolution than the display unit.
  • the super-resolution circuit has the function of down-converting image data with a higher resolution than the display unit.
  • the arithmetic circuit 10, drive circuit 11 and other functional circuits in the element layer 20 are preferably configured with Si CMOS, i.e., transistors having silicon in the channel formation region (Si transistors).
  • the element layer 20 is a layer having Si transistors.
  • silicon with high crystallinity such as single crystal silicon or polycrystalline silicon, because this allows for high field effect mobility and faster operation.
  • the element layer 30 is a layer having an OS transistor, that is, a transistor having an oxide semiconductor in a channel formation region. With this configuration, the element layer 30 having an OS transistor can be stacked with the element layer 20.
  • the element layer 30 has a plurality of regions 50. In the regions 50, a pixel circuit PX and a backup circuit 52 are provided.
  • the pixel circuit PX is a circuit for controlling the display by driving a light-emitting device provided in the element layer 60 on the element layer 30 in the display unit 31.
  • the pixel circuit PX corresponds to a pixel circuit of a sub-pixel for performing color display.
  • a light-emitting element (not shown) is provided in the element layer 60 on the pixel circuit PX.
  • OS transistors have the characteristic of having a very low off-state current. Therefore, when an OS transistor is used as a transistor provided in a pixel circuit PX, image data written to the pixel circuit PX can be retained for a long period of time. This reduces the frequency with which image data is rewritten, leading to low power consumption.
  • the backup circuit 52 has a function of holding charge for a long time.
  • the backup circuit 52 is electrically connected to a plurality of scan flip-flops 51 included in the arithmetic circuit 10.
  • the backup circuit 52 can hold charge according to the data held in the scan flip-flops 51.
  • the backup circuit 52 can be a circuit that functions as a memory having a function of holding charge for a long time by turning off the OS transistor.
  • the backup circuit 52 can be configured to be arranged in the same element layer 30 as the pixel circuit PX by configuring it with OS transistors. By configuring the display unit 31 and the memory unit 32 to be arranged in the same layer, the memory unit 32 can be arranged by utilizing the area in the element layer 30 where the display unit 31 is not arranged.
  • the memory unit 32 can be arranged so as to fill the area in the element layer 30 where the display unit 31 is not provided. Therefore, the backup circuit 52 of the memory unit 32 can be arranged without impairing the display quality, such as by narrowing the area of the display unit 31.
  • the pixel circuits PX are provided in the display section 31, and the backup circuit 52 is provided in the memory section 32.
  • the block diagram shown in FIG. 2 illustrates the display section 31 having the pixel circuits PX, and the memory section 32 having the backup circuit 52.
  • FIG. 1B shows a state in which the area having the pixel circuits PX and the backup circuit 52 is arranged over the entire surface of the element layer 30. Therefore, FIG. 1B illustrates the display section 31 and the memory section 32 as being in the same area. With this configuration, the area of the display section 31 and the area of the memory section 32 can be increased, thereby increasing the degree of freedom in arranging the pixel circuits PX and the backup circuit 52.
  • the display unit 31 and the memory unit 32 are shown in the same region in FIG. 1B, they may be arranged in different regions. Specifically, the backup circuit 52 provided in region 50 in FIG. 1B may be provided outside region 50. Alternatively, the display unit 31 and the memory unit 32 may be separately arranged in multiple element layers 30 provided in different layers. With this configuration, the display unit 31 and the memory unit 32 can be arranged on top of each other in the pixel circuit arrangement, resulting in a configuration with increased density per unit area.
  • the element layer 60 has a light-emitting device (not shown) such as an organic EL element.
  • the light emission of the light-emitting device is controlled by a pixel circuit PX of a sub-pixel for color display. Therefore, the element layer 60 can also be considered as part of the display unit 31.
  • Each of the three sub-pixels controls the amount of light emitted, for example, red light, green light, or blue light.
  • the color of light controlled by each of the three sub-pixels is not limited to a combination of red (R), green (G), and blue (B), but may also be cyan (C), magenta (M), or yellow (Y).
  • the area of each of the three sub-pixels does not have to be the same. If the light-emitting efficiency and reliability differ depending on the emitted color, the area of the sub-pixel may be changed for each emitted color.
  • the light-emitting device is not limited to an organic EL element, but may be a self-luminous light-emitting device such as an LED (Light Emitting Diode), a micro LED, a QLED (Quantum-dot Light Emitting Diode), or a semiconductor laser.
  • LED Light Emitting Diode
  • micro LED a micro LED
  • QLED Quadantum-dot Light Emitting Diode
  • semiconductor laser a semiconductor laser.
  • the term “element” may sometimes be referred to as "device.”
  • a display element and a light-emitting element may be referred to as a display device and a light-emitting device, respectively.
  • the arithmetic circuit 10 is a circuit that has the function of performing arithmetic processing.
  • the arithmetic circuit 10 corresponds to a circuit that processes image data, such as a CPU or GPU.
  • the arithmetic circuit 10 has a CPU core and a cache memory, as an example.
  • the CPU core of the arithmetic circuit 10 has a scan flip-flop 51.
  • the scan flip-flop 51 has a function of holding data held by the arithmetic circuit 10 and outputting it sequentially in response to a clock signal or the like.
  • the scan flip-flop 51 has a configuration in which it is electrically connected to a backup circuit 52 provided in the element layer 30. With this configuration, the data held by the scan flip-flop 51 can be output (backed up) to the backup circuit 52, and the data held in the backup circuit 52 can be input (recovered) to the scan flip-flop 51.
  • the scan flip-flop 51 in the arithmetic circuit 10 is a circuit having a transistor (Si transistor) having a semiconductor layer having silicon in the channel formation region, that is, a Si CMOS.
  • the backup circuit 52 has an OS transistor.
  • the backup circuit 52 having an OS transistor can function as a memory having a function of retaining charge for a long time by turning off the OS transistor.
  • the sleep power power during a non-display period
  • the backup circuit 52 and the scan flip-flop 51 can be arranged to overlap.
  • the connection distance (wiring length) between the arithmetic circuit 10 and the memory unit 32 can be made extremely short.
  • the wiring resistance and parasitic capacitance are reduced, the time required for charging and discharging is shortened, and high-speed driving for transmitting and receiving data can be achieved.
  • power consumption can be reduced. Also, a smaller size and lighter weight can be achieved.
  • the driving circuit 11 is electrically connected to the display unit 31 provided in the element layer 30, and has a function of supplying image data and a selection signal to the display unit 31.
  • the driving circuit that supplies the selection signal to the display unit 31 may be called a gate driver circuit or a scanning line driving circuit.
  • the driving circuit that supplies image data to the display unit 31 may be called a source driver circuit or a signal line driving circuit.
  • the driving circuit 11 may be a variety of circuits such as a shift register, a level shifter, an inverter, a latch, an analog switch, or a logic circuit.
  • the sensor circuit 15 has a function of acquiring information from one or more of human vision, hearing, touch, taste, and smell. More specifically, the sensor circuit 15 has at least one of the functions of detecting or measuring force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, magnetism, temperature, sound, time, electric field, current, voltage, power, radiation, humidity, gradient, vibration, odor, and infrared light. The sensor circuit 15 may also have other functions.
  • the communication circuit 16 has the ability to communicate wirelessly or via a wire.
  • the ability to communicate wirelessly is preferable, since it reduces the number of components, such as cables, required for connection.
  • the communication circuit 16 can communicate via an antenna.
  • communication standards such as LTE (Long Term Evolution), GSM (Global System for Mobile Communication: registered trademark), EDGE (Enhanced Data Rates for GSM Evolution), CDMA2000 (Code Division Multiple Access 2000), and W-CDMA (registered trademark), or specifications standardized by the IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), and ZigBee (registered trademark), can be used.
  • the communication circuit 16 can connect the semiconductor device 100 to other devices and input and output information via computer networks such as the Internet, an intranet, an extranet, a PAN (Personal Area Network), a LAN (Local Area Network), a CAN (Campus Area Network), a MAN (Metropolitan Area Network), a WAN (Wide Area Network), and a GAN (Global Area Network), which are the foundations of the World Wide Web (WWW).
  • computer networks such as the Internet, an intranet, an extranet, a PAN (Personal Area Network), a LAN (Local Area Network), a CAN (Campus Area Network), a MAN (Metropolitan Area Network), a WAN (Wide Area Network), and a GAN (Global Area Network), which are the foundations of the World Wide Web (WWW).
  • the control circuit 17 has the function of controlling the operation of each functional circuit provided in the element layer 20 based on signals from circuits that process image data, such as the arithmetic circuit 10.
  • the input/output circuit 18 has a function of distributing signals supplied to the semiconductor device 100 via the terminal portion 19 to each circuit such as the control circuit 17.
  • the input/output circuit 18 also has a function of distributing signals supplied to the semiconductor device 100 via the communication circuit 16 to each circuit such as the control circuit 17.
  • the input/output circuit 18 also has a function of outputting a signal to the outside via the terminal unit 19.
  • the input/output circuit 18 also has a function of outputting a signal to the outside via the communication circuit 16.
  • FPCs flexible printed circuits
  • the element layer 30 and the sealing substrate 40 are not formed in the area overlapping with the terminal portion 19.
  • electronic device 1000 having semiconductor device 100 shown in FIG. 1A, in addition to semiconductor device 100, other electronic equipment such as a battery and sensors can be stored in the limited volume of housing 1001.
  • semiconductor device 100 by configuring backup circuit 52 electrically connected to scan flip-flop 51 in arithmetic circuit 10, power gating of arithmetic circuit 10 can be achieved. Therefore, sleep power (power during non-display period) when electronic device 1000 is in sleep state can be significantly reduced, and convenience can be improved even if the battery capacity is small.
  • FIG. 3 shows an example of the configuration of the arithmetic circuit 10.
  • the arithmetic circuit 10 has a CPU core (CPU Core) 53, an L1 (level 1) cache memory device (L1 Cache) 54, an L2 cache memory device (L2 Cache) 55, a bus interface unit (Bus I/F) 56, power switches 57A to 57C, and a level shifter (LS) 58.
  • the CPU core 53 has a flip-flop 80.
  • the CPU core 53, the L1 cache memory device 54, and the L2 cache memory device 55 are interconnected by the bus interface unit 56.
  • the PMU (Power Management Unit) 59 shown in FIG. 3 generates a clock signal GCLK1 and various PG (power gating) control signals (PG control signals) in response to interrupt signals (Interrupts) input from the outside and signals such as the signal SLEEP1 output by the arithmetic circuit 10.
  • the clock signal GCLK1 and the PG control signal are input to the arithmetic circuit 10.
  • the PG control signal controls the power switches 57A to 57C and the flip-flop 80.
  • Power switches 57A and 57B shown in FIG. 3 control the supply of voltages VDDD and VDD1 to the virtual power line V_VDD (hereinafter referred to as the V_VDD line).
  • Power switch 57C controls the supply of voltage VDDH to the V_VDD line.
  • Voltage VSSS is input to the arithmetic circuit 10 and PMU 59 without passing through a power switch.
  • Voltage VDDD is input to PMU 59 without passing through a power switch.
  • the voltages VDDD and VDD1 shown in FIG. 3 are drive voltages for the CMOS circuit in the arithmetic circuit 10.
  • the voltage VDD1 is lower than the voltage VDDD and is the drive voltage in the sleep state.
  • the voltage VDDH is the drive voltage for the OS transistors in the backup circuit 52 and is higher than the voltage VDDD.
  • Each of the L1 cache memory device 54, L2 cache memory device 55, and bus interface unit 56 shown in FIG. 3 has at least one power domain that can be power gated.
  • the power domain that can be power gated has one or more power switches. These power switches are controlled by a PG control signal.
  • the flip-flop 80 shown in FIG. 3 has a configuration including a scan flip-flop connected to a backup circuit.
  • the flip-flop 80 will be described below.
  • FIG. 4A shows an example of the circuit configuration of a flip-flop 80.
  • the flip-flop 80 has a scan flip-flop 51 and a backup circuit 52.
  • the scan flip-flop 51 shown in FIG. 4A has nodes D1, Q1, SD, SE, RT, CK, and a clock buffer circuit 51A.
  • node D1 is a data input node
  • node Q1 is a data output node
  • node SD is an input node for scan test data.
  • Node SE is an input node for signal SCE.
  • Node CK is an input node for clock signal GCLK1.
  • Clock signal GCLK1 is input to clock buffer circuit 51A.
  • the analog switch of scan flip-flop 51 is connected to nodes CK1 and CKB1 of clock buffer circuit 51A.
  • Node RT is an input node for a reset signal.
  • Signal SCE shown in FIG. 4A is a scan enable signal and is generated by PMU 59.
  • PMU 59 generates signals BK and RC.
  • Level shifter 58 shifts the levels of signals BK and RC to generate signals BKH and RCH.
  • Signals BK and RC are a backup signal and a recovery signal.
  • the circuit configuration of the scan flip-flop 51 is not limited to that shown in FIG. 4A. Flip-flops available in a standard circuit library can be applied.
  • the backup circuit 52 shown in FIG. 4A has a node SD_IN, a node SN11, transistors M11 to M13, and a capacitor C11.
  • the node SD_IN shown in FIG. 4A is an input node for scan test data and is connected to node Q1 of the scan flip-flop 51.
  • the node SN11 is a retention node of the backup circuit 52.
  • the capacitance C11 is a retention capacitance for retaining the voltage of the node SN11.
  • Transistor M11 shown in FIG. 4A controls the conduction state between node Q1 and node SN11.
  • Transistor M12 controls the conduction state between node SN11 and node SD.
  • Transistor M13 controls the conduction state between node SD_IN and node SD.
  • the on/off of transistors M11 and M13 is controlled by signal BKH, and the on/off of transistor M12 is controlled by signal RCH.
  • the transistors M11 to M13 shown in FIG. 4A are OS transistors, similar to the transistors in the pixel circuit PX.
  • the transistors M11 to M13 are shown to have a backgate.
  • the backgates of the transistors M11 to M13 are connected to a power supply line that supplies a voltage VBG1.
  • At least the transistors M11 and M12 provided in the element layer 30 are OS transistors.
  • OS transistors have an extremely small off-state current, which makes it possible to suppress a drop in the voltage of the node SN11. Since almost no power is consumed to retain data, the backup circuit 52 has non-volatile characteristics. Since data is rewritten by charging and discharging the capacitor C11, the backup circuit 52 is theoretically not limited in the number of rewrites and can write and read data with low energy.
  • the backup circuit 52 can be stacked on a scan flip-flop 51 that is composed of a Si CMOS circuit.
  • the backup circuit 52 shown in FIG. 4A has a much smaller number of elements than the scan flip-flop 51, so there is no need to change the circuit configuration and layout of the scan flip-flop 51 in order to stack the backup circuit 52.
  • the backup circuit 52 is a highly versatile backup circuit.
  • the backup circuit 52 can be provided so as to overlap within the area in which the scan flip-flop 51 is formed, the area overhead of the flip-flop 80 can be reduced to zero even when the backup circuit 52 is incorporated. Therefore, by providing the backup circuit 52 in the flip-flop 80, power gating of the CPU core 53 becomes possible. Since little energy is required for power gating, power gating of the CPU core 53 can be performed with high efficiency.
  • the low power consumption state (non-operating state) of the CPU core 53 can be set to, for example, a clock gating state, a power gating state, or a hibernation state.
  • the PMU 59 selects the low power consumption mode of the CPU core 53 based on an interrupt signal, the signal SLEEP1, etc. For example, when transitioning from a normal operating state to a clock gating state, the PMU 59 stops generating the clock signal GCLK1.
  • the PMU 59 when transitioning from a normal operating state to a hibernation state, the PMU 59 performs voltage and/or frequency scaling. For example, when performing voltage scaling, the PMU 59 turns off the power switch 57A and turns on the power switch 57B to input the voltage VDD1 to the CPU core 53.
  • the voltage VDD1 is a voltage that does not cause the data in the scan flip-flop 51 to be lost.
  • the PMU 59 reduces the frequency of the clock signal GCLK1.
  • FIG. 5 shows an example of a power gating sequence for CPU core 53.
  • t1 to t7 represent time.
  • Signals PSE0 to PSE2 are control signals for power switches 57A to 57C, and are generated by PMU 59.
  • PSE0 is "H”/"L”
  • power switches 57A to 57C are on/off. The same is true for signals PSE1 and PSE2.
  • the normal operation state (Normal Operation) is established.
  • the power switch 57A is on, and the voltage VDDD is input to the CPU core 53.
  • the scan flip-flop 51 performs normal operation.
  • the power switch 57C is off, and the signals SCE, BK, and RC are "L”. Since the node SE is "L”, the scan flip-flop 51 stores the data of the node D1. Note that in the example of FIG. 5, at time t1, the node SN11 of the backup circuit 52 is "L".
  • the PMU 59 stops the clock signal GCLK1 and sets the signals PSE2 and BK to "H".
  • the level shifter 58 becomes active and outputs the "H" signal BKH to the backup circuit 52.
  • Transistor M11 of backup circuit 52 turns on, and the data at node Q1 of scan flip-flop 51 is written to node SN11 of backup circuit 52. If node Q1 of scan flip-flop 51 is "L”, node SN11 remains “L”, and if node Q1 is "H”, node SN11 becomes "H".
  • the PMU 59 sets signals PSE2 and BK to "L” at time t2, and sets signal PSE0 to "L” at time t3. At time t3, the state of the CPU core 53 transitions to a power gating state. Note that signal PSE0 may be lowered at the same time that signal BK is lowered.
  • the PMU 59 changes the signal PSE0 to "H", transitioning from the power gating state to the recovery state. Charging of the V_VDD line begins, and when the voltage of the V_VDD line reaches VDDD (time t5), the PMU 59 changes the signals PSE2, RC, and SCE to "H".
  • Transistor M12 turns on, and the charge of capacitor C11 is distributed to node SN11 and node SD. If node SN11 is "H”, the voltage of node SD rises. Since node SE is "H”, the data of node SD is written to the input latch circuit of scan flip-flop 51. When clock signal GCLK1 is input to node CK at time t6, the data of the input latch circuit is written to node Q1. In other words, the data of node SN11 is written to node Q1.
  • PMU59 sets signals PSE2, SCE, and RC to "L" and the recovery operation ends.
  • the backup circuit 52 using OS transistors is very suitable for normally-off computing because it consumes little power both dynamically and statically. Even if the flip-flop 80 is installed, it is possible to hardly cause a decrease in performance of the CPU core 53 or an increase in dynamic power.
  • the CPU core 53 may have multiple power domains that can be power gated.
  • the multiple power domains are provided with one or more power switches for controlling the input of voltage.
  • the CPU core 53 may also have one or more power domains in which power gating is not performed.
  • a power gating control circuit for controlling the flip-flop 80 and the power switches 57A to 57C may be provided in a power domain in which power gating is not performed.
  • the application of the flip-flop 80 is not limited to the arithmetic circuit 10.
  • the flip-flop 80 can be applied to a register provided in a power domain that is capable of power gating.
  • the arithmetic circuit 10 can retain data even when the supply of power supply voltage is stopped by having a scan flip-flop electrically connected to the backup circuit 52. This enables power gating of the arithmetic circuit 10, enabling a significant reduction in power consumption.
  • the backup circuit 52 can be stacked with a circuit composed of Si transistors such as the scan flip-flop 51. This allows the circuit to be placed without increasing the circuit area.
  • FIG. 6A is a perspective view for explaining the configuration of semiconductor device 100_X1.
  • FIG. 6B is a block diagram for explaining the configuration of semiconductor device 100_X1.
  • the semiconductor device 100_X1 shown in Figures 6A and 6B differs from the semiconductor device 100 in that the element layer 20 includes multiple arithmetic circuits 10A, 10B.
  • the arithmetic circuit 10B provided in the element layer 20 is disposed in an area corresponding to the outer periphery of the element layer 20.
  • the memory unit 32 in which the backup circuit 52 is provided is disposed in an area separate from the display unit 31, on the outer periphery of the element layer 30.
  • the memory unit 32 in which the backup circuit 52 is provided is electrically connected to the scan flip-flop 51 of the arithmetic circuit 10B.
  • the memory unit 32 in which the backup circuit 52 is provided can be disposed on the outer periphery of the display unit 31, and can be disposed in an area where the display unit of an electronic device having the semiconductor device 100 is covered by a housing. Therefore, the memory unit 32 can be disposed in an area of the element layer 30 where the display unit 31 is not disposed, and therefore the memory unit 32 can be disposed without degrading the display quality of the display unit 31.
  • the semiconductor device 100_X1 shown in Figures 6A and 6B can be configured such that the pixel circuit PX is arranged in the region 50 provided in the display section 31, but the backup circuit 52 is not arranged. Also, the element layer 60 having the light-emitting device is not arranged on the memory section 32 of the element layer 30.
  • This configuration makes it possible to increase the density per unit area of the pixel circuits PX in the display section 31. This makes it possible to improve the display quality of the semiconductor device 100_X1. In addition, the area in which the light-emitting devices are provided can be reduced, leading to cost reduction.
  • FIG. 7A is a perspective view for explaining the configuration of semiconductor device 100_X2.
  • FIG. 7B is a block diagram for explaining the configuration of semiconductor device 100_X2.
  • the semiconductor device 100_X2 shown in FIG. 7A and FIG. 7B is different from the semiconductor device 100 in that the driver circuit 11 is configured such that the driver circuit 11GD is disposed in the element layer 30 and the driver circuit 11SD is disposed in the element layer 20.
  • the driver circuit 11GD is a driver circuit that functions as a gate driver circuit or a scanning line driver circuit.
  • the driver circuit 11SD is a circuit that functions as a source driver circuit or a signal line driver circuit.
  • the driver circuit 11GD that functions as a gate driver circuit can be operated at a slower speed than the driver circuit 11SD that functions as a source driver circuit, and therefore can be provided in the element layer 30 having an OS transistor.
  • Part of the driver circuit 11GD provided in the element layer 30 can be distributed and provided in the element layer 30 (the region where the display unit 31 or the memory unit 32 is provided) by disposing it in the region 50.
  • the display unit 31 is not limited to a rectangular shape, and can be made to have a shape with excellent design, such as a circular or elliptical shape.
  • FIG. 8A is a perspective view of a semiconductor device 100_Y according to one embodiment of the present invention.
  • FIG. 8B is a block diagram for explaining the configuration of the semiconductor device 100_Y.
  • FIG. 9 is a perspective view for explaining the configuration of the semiconductor device 100_Y.
  • the semiconductor device 100_Y shown in FIG. 8A and FIG. 8B differs from the semiconductor device 100 in that the element layer 30 is divided into a plurality of element layers 30_1 and 30_2.
  • the semiconductor device 100_Y has an element layer 30_1 on the element layer 20, an element layer 30_2 on the element layer 30_1, and a sealing substrate 40 on the element layer 30_2.
  • An element layer 60 (not shown) is provided between the sealing substrate 40 and the element layer 30_2.
  • the semiconductor device 100_Y shown in FIG. 8B has an element layer 30_1 having a memory section 32 having a backup circuit 52, and an element layer 30_2 having a display section 31 having a pixel circuit PX.
  • FIG. 9 shows the element layer 20, the element layer 30_1, the element layer 30_2, the element layer 60, and the sealing substrate 40, etc., separated from each other.
  • the element layer 30_1 can be an element layer having transistors with an increased driving frequency in order to improve the performance of the backup circuit 52
  • the element layer 30_2 can be an element layer having transistors with an increased voltage resistance in order to improve the performance of the pixel circuit PX. Therefore, the semiconductor device 100_Y1 can be a semiconductor device that can achieve high performance.
  • FIG. 10 is a block diagram for explaining the configuration of semiconductor device 100_Y1.
  • the semiconductor device 100_Y1 shown in FIG. 10 differs from the semiconductor device 100_Y shown in FIG. 9 in that part of the configuration of the pixel circuit PX is provided in the element layer 30_1 in addition to the element layer 30_2.
  • FIG. 11 is a block diagram for explaining the configuration of semiconductor device 100_Y2.
  • the semiconductor device 100_Y2 shown in FIG. 11 differs from the semiconductor device 100_Y shown in FIG. 9 in that the drive circuit 11GD, which is part of the configuration of the drive circuit 11, is provided not only in the element layer 20 but also in the element layer 30_1.
  • a transistor drive transistor connected to a pixel electrode of a light-emitting device in the upper element layer 60, and to provide other transistors in element layer 30_1.
  • the size of the transistor provided in element layer 30_2 can be increased, and the amount of current flowing through the light-emitting device can be increased.
  • a transistor that controls the amount of current flowing to the light-emitting device is preferably provided in the element layer 30_2, and other transistors are preferably provided in the element layer 30_1.
  • the transistor structure has a back gate electrode, and the transistor is designed to have a long channel length, thereby improving the controllability of the transistor.
  • the structure of the transistor provided in the element layer 30_1 is preferably the transistor structure described in the transistor structure example 1 of the second embodiment.
  • the transistor structure described in the transistor structure example 1 of the second embodiment can be provided in the same layer as the transistor structure having a back gate electrode.
  • the wiring connected to the gates of each transistor in the pixel circuit PX is arranged on the upper layer of element layer 30_1 and on the upper layer of element layer 30_2.
  • the driver circuit 11GD When the driver circuit 11GD is provided in the element layer 30_1 or the element layer 30_2, it is preferable to provide the driver circuit 11GD and the pixel circuit PX in the same layer.
  • the driver circuit 11GD When the driver circuit 11GD is provided across the element layer 30_1 and the element layer 30_2, the clock signal line and the power supply line may be provided using common wiring for the driver circuit 11GD provided in the element layer 30_1 and the element layer 30_2.
  • One aspect of the present invention can provide a novel electronic device, etc.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can reduce the size of a semiconductor device in an electronic device having a semiconductor device whose performance has been improved by adopting SoC.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can suppress increases in heat generation and power consumption in an electronic device having a semiconductor device whose performance has been improved by adopting SoC.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that can achieve both high performance of the semiconductor device and suppression of power consumption or heat generation of the semiconductor device.
  • one aspect of the present invention can provide an electronic device, etc. with a novel configuration that is highly convenient.
  • Embodiment 2 In this embodiment, a structural example of a transistor that can be used for the element layer 30 (element layers 30_1 and 30_2) of the semiconductor device 100 described in the above embodiment 1 will be described. In particular, in this embodiment, a structural example of a transistor that can be used as an OS transistor will be described.
  • FIG. 12A to 12C show an example of a semiconductor device (e.g., a pixel circuit or a driving circuit) including a transistor MTCK.
  • FIG. 12A shows a schematic plan view of the transistor MTCK.
  • FIG. 12B is a schematic cross-sectional view corresponding to the portion of the dashed line A1-A2 shown in FIG. 12A.
  • FIG. 12C is a schematic cross-sectional view corresponding to the portion of the dashed line A3-A4 shown in FIG. 12A.
  • the direction of the dashed line A1-A2 is the X direction
  • the direction of the dashed line A3-A4 is the Y direction.
  • the direction perpendicular to the X and Y directions is the Z direction.
  • the X and Y directions can be perpendicular to each other.
  • the definitions of the X, Y, and Z directions may be the same or different in the following drawings.
  • the right side may be called the X direction, the left side the -X direction, the upper side the Y direction, and the lower side the -Y direction.
  • the right side may be called the X direction, the left side the -X direction, the upper side the Z direction, and the lower side the -Z direction.
  • the right side may be called the -Y direction, the left side the Y direction, the upper side the Z direction, and the lower side the -Z direction.
  • the transistor MTCK shown in Figures 12A to 12C has insulators IS1 to IS3, insulators GI1 and GI2, conductors ME1 to ME3, and a semiconductor SC1.
  • the insulator IS1 functions as a base film for providing the source, drain, and channel formation regions of the transistor MTCK thereon, for example.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used.
  • silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies can be used.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator IS1 can be a resin.
  • the material used for the insulator IS1 may be an appropriate combination of the insulating materials described above.
  • the conductor ME1 is a conductor (which may be referred to as a terminal, wiring, etc.) that functions as one of the source and drain in the transistor MTCK.
  • the conductor ME2 is a conductor (which may be referred to as a terminal, wiring, etc.) that functions as the other of the source and drain in the transistor MTCK.
  • the conductor ME1 is provided as a wiring extending in the Y direction, as an example.
  • the conductor ME2 is provided as a wiring extending in the X direction, as an example.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, or an alloy containing two or more of the above-mentioned metal elements, or an alloy combining two or more of the above-mentioned metal elements.
  • conductive film ME1 it is preferable to use, for example, tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel.
  • Tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred because they are conductive materials that are difficult to oxidize, or materials that maintain their conductivity even when they absorb oxygen.
  • the conductor may be, for example, a semiconductor with high electrical conductivity, such as polycrystalline silicon containing an impurity element (e.g., phosphorus or arsenic), or a silicide (e.g., nickel silicide).
  • a layered structure may be used that combines the above-mentioned material containing a metal element and a conductive material containing oxygen.
  • a specific layered structure of a conductive film may be, for example, a layered structure of indium oxide and a metal film containing ruthenium.
  • a layered structure may be used that combines the above-mentioned material containing a metal element and a conductive material containing nitrogen.
  • a layered structure may be used that combines the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen.
  • the insulator IS2 functions as an interlayer film that separates the source and drain in the transistor MTCK.
  • a material applicable to the insulator IS1 can be used for the insulating film IS2.
  • the semiconductor SC1 is a metal oxide that functions as an oxide semiconductor
  • silicon oxide, silicon oxynitride, and silicon oxide having vacancies These materials can easily form a region containing oxygen that is desorbed by heating, and can supply the desorbed oxygen to the metal oxide.
  • the carrier concentration of the metal oxide decreases at the interface and near the interface of the semiconductor SC1 that is in contact with the insulator IS2, and the interface and near the interface of the semiconductor SC1 become i-type or substantially i-type. Therefore, the interface and near the interface of the semiconductor SC1 can function as a channel formation region in the transistor MTCK.
  • the semiconductor SC1 can be, for example, a metal oxide that functions as an oxide semiconductor.
  • the transistor MTCK is an OS transistor.
  • the metal oxide preferably contains at least indium or zinc.
  • the metal oxide contains indium and zinc.
  • the element M is contained.
  • the element M one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, and antimony can be used.
  • the element M is preferably one or more of aluminum, gallium, yttrium, and tin. Furthermore, it is more preferable that the element M contains one or both of gallium and tin.
  • the semiconductor SC1 is a metal oxide that functions as an oxide semiconductor
  • the microwave treatment refers to a treatment using a device having a power source that generates high-density plasma using microwaves, for example.
  • a crystalline metal oxide layer for the semiconductor SC1 It is preferable to use a crystalline metal oxide layer for the semiconductor SC1.
  • a metal oxide layer having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a nano-crystalline (nc: nano-crystal) structure, or the like can be used.
  • CAAC c-axis aligned crystal
  • nc nano-crystalline
  • the density of defect levels in the semiconductor SC1 can be reduced, and a highly reliable semiconductor device can be realized.
  • In-Ga-Zn oxide for the semiconductor SC1.
  • it is more preferable to use a metal oxide having a composition of In:Ga:Zn 1:1:1 [atomic ratio] or a composition close thereto, a composition of 4:2:3 [atomic ratio] or a composition close thereto, or a composition of 3:1:2 [atomic ratio] or a composition close thereto.
  • it is more preferable to use a metal oxide having a composition of In:Zn 4:1 [atomic ratio] or a composition close thereto.
  • the semiconductor SC1 preferably has a laminated structure of multiple oxide layers with different atomic ratios of each metal atom.
  • a first metal oxide and a second metal oxide formed on the first metal oxide as metal oxides.
  • each metal oxide contains at least indium (In) and element M
  • the ratio of the number of atoms of element M contained in the first metal oxide to the number of atoms of all elements constituting the first metal oxide is higher than the ratio of the number of atoms of element M contained in the second metal oxide to the number of atoms of all elements constituting the second metal oxide.
  • the atomic ratio of element M contained in the first metal oxide to In is higher than the atomic ratio of element M contained in the second metal oxide to In.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • the main carrier path is the second metal oxide.
  • an opening KK1 is formed in the region of the insulator IS2 where the transistor MTCK is provided, and the side surface is approximately perpendicular to the X-Y plane (taper angle is 70° or more and 110° or less). Furthermore, the semiconductor SC1 including the channel formation region of the transistor MTCK is provided so as to be in contact with the conductors ME1 and ME2 through the opening KK1.
  • an insulator GI1 is provided on the semiconductor SC1. Specifically, in a plan view, the insulator GI1 is positioned so as to overlap above the channel formation region included in the semiconductor SC1. Furthermore, in the transistor MTCK, an insulator GI2 is provided on the insulator GI1. Therefore, the insulators GI1 and GI2 function as gate insulating films in the transistor MTCK.
  • insulators GI1 and GI2 it is preferable to use a single layer or a multilayer of an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • an oxide having aluminum and hafnium, an oxynitride having aluminum and hafnium, an oxide having silicon and hafnium, an oxynitride having silicon and hafnium, or a nitride having silicon and hafnium may be used as an insulator having a high relative dielectric constant.
  • the conductor ME3 is provided on the insulator GI2 so as to fill the opening KK1.
  • the conductor ME3 is a conductor (which may also be referred to as a terminal, wiring, etc.) that functions as a gate in the transistor MTCK.
  • the conductor ME3 is provided as wiring extending in the Y direction, as an example.
  • the insulator IS3 is, for example, a film that functions as an interlayer film. Therefore, it is preferable that the insulator IS3 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between the wirings can be reduced.
  • the material that can be used for the insulator IS1 can be used as the insulator IS3.
  • the transistor MTCK shown in Figures 12A to 12C the conductor ME1 functioning as either the source or the drain is located below the insulator IS2, which serves as the interlayer film, and the conductor ME2 functioning as the other of the source or the drain is located above the insulator IS2. Therefore, the transistor MTCK is configured such that each channel formation region is provided along the opening of the insulator IS2.
  • the formation area of the transistor can be made smaller than when the channel formation region of the transistor is provided along the X-Y plane. Therefore, by forming a circuit using the transistor MTCK, the area of the circuit can be made smaller. As a result, it is possible to reduce the size of a semiconductor device or display device that includes the circuit.
  • the gate insulating film of the transistor MTCK contains the insulator GI2
  • the gate insulating film of the transistor MTCK is thicker by the amount of the insulator GI2.
  • the gate insulating film of the transistor is made thicker, the voltage gradient between the gate of the transistor and the channel formation region of the semiconductor can be made gentler, and the tolerance to the gate potential can be increased.
  • the gate insulating film of the transistor is made thin, a configuration without the insulator GI2 can be used. In this case, the change in the electric field applied from the gate to the channel formation region of the semiconductor becomes faster when the gate potential is changed, so the drive frequency of the transistor can be increased by not providing the insulator GI2.
  • the transistor MTCK when the transistor MTCK has the insulator GI2, it functions as a transistor with high resistance to high gate potentials (in other words, sometimes referred to as high gate-source voltages or high gate-drain voltages), and when it does not have the insulator GI2, it functions as a transistor with a high drive frequency. Note that the transistor MTCK may also function as a transistor with high resistance to high source potentials or high drain potentials.
  • the thickness of the insulator GI2 which is formed after the insulator GI1 is provided, can be determined at the stage of the film formation process of the insulator GI2. In other words, the thickness of the gate insulating film of the transistor MTCK may be adjusted even after the insulator GI1 is provided.
  • the transistor MTCK2 shown in Figures 13A to 13C is a modified example of the transistor MTCK in Figures 12A to 12C, and the channel formation region of the transistor MTCK2 is formed along the direction of the dotted line A1-A2 (the X direction in the X-Z plane in Figure 13B).
  • the transistor MTCK2 shown in Figures 13A to 13C has a conductor ME4 that functions as a gate electrode, one of a pair of conductors ME2 that functions as one of the source electrode or drain electrode, the other of the pair of conductors ME2 that functions as the other of the source electrode or drain electrode, and a semiconductor SC1 that includes a channel formation region.
  • the transistor MTCK2 is sometimes called a TGTC (Top Gate Top Contact) type transistor because the gate electrode is located above the channel formation region and the semiconductor SC1 is in contact with the conductor ME2.
  • the transistor MTCK2 shown in Figures 13A to 13C also has a conductor ME1 that functions as a backgate electrode.
  • the backgate electrode like the gate electrode, has the function of generating an electric field in the semiconductor SC1.
  • the backgate electrode can change the number of carriers in the semiconductor SC1 depending on the potential applied to the backgate electrode, and as a result, can change the threshold voltage of the transistor MTCK2.
  • the insulator IS2 when the conductor ME1 functions as a back gate electrode, the insulator IS2 functions as a gate insulating film in the transistor MTCK2.
  • the insulator IS2 can be made of a material that can be used for the insulator GI1 or the insulator GI2.
  • the former is sometimes called the second gate insulating film or back gate insulating film, and the latter is sometimes called the first gate insulating film.
  • the transistor MTCK2 shown in Figures 13A to 13C includes insulators GI1 and GI2 as gate insulating films. Therefore, the transistor MTCK2 can be said to be a transistor that has high resistance to gate voltage.
  • the gate insulating film of the transistor MTCK2 in Figures 13A to 13C does not need to include the insulator GI2.
  • a conductor ME4 that functions as a first gate electrode is embedded in an opening provided in an insulator IS3.
  • an insulator IS3 is formed on the insulators GI1 and GI2. After that, an opening is formed in the region of the insulator IS3 where the conductor ME1, the semiconductor SC1, and the insulator GI2 overlap, and an insulator GI4 and a conductor ME4 are formed in that order in the opening. Then, a planarization process such as a CMP method is performed, and the insulator IS3 is polished until it is exposed, thereby completing the manufacturing process.
  • the insulating film GI4 is an insulator that functions as part of the gate insulating film of the transistor MTCK2, similar to the insulators GI1 and GI2. For this reason, the insulating film GI4 can be made of a material that can be used for the insulators GI1 and GI2. Note that since the insulator GI4 is formed on the side of the opening of the insulator IS3, it is preferable to use the ALD method, which has high coverage, as a method for depositing the insulator GI4.
  • the insulator GI4 functions as a film that prevents impurities such as oxygen contained in the insulator IS3 from diffusing into the conductor ME4, which would cause the conductor ME4 to be oxidized.
  • the insulator GI4 functions as a barrier insulating film. Note that if there is no need to prevent the diffusion of impurities from the insulator IS3 to the conductor ME4, the insulator GI4 does not need to be provided in the transistor MTCK2.
  • the conductor ME4 functions as the gate electrode of the transistor MTCK2. Therefore, the conductor ME4 can be made of a material that can be used for the conductor ME3.
  • the conductor ME4 that functions as the gate electrode is formed in a self-aligned manner so as to fill the opening formed in the insulator IS3.
  • the transistor MTCK2 in which the gate electrode is thus formed in a self-aligned manner so as to fill the opening is sometimes called a TGSA FET (Trench Gate Self Aligned FET).
  • the transistor MTCK2 shown in Figures 13A to 13C includes insulators GI1 and GI2 as gate insulating films. For this reason, it can be said that the transistor MTCK2 is a transistor that has high resistance to gate voltage. By configuring the transistor MTCK2 in Figures 13A to 13C without providing insulator GI2, the gate insulating film can be made thinner, resulting in a transistor with a high driving frequency.
  • Fig. 14A shows a cross-sectional view in the X-Z plane of a transistor MTCK5 having a different configuration from that in Fig. 12B
  • Fig. 14B shows a cross-sectional view in the X-Y plane.
  • Transistor MTCK5 differs from transistor MTCK mainly in that it does not have conductor ME1, it has conductors ME2_S and ME2_D instead of conductor ME2, and the shape of semiconductor SC1 is different.
  • Conductor ME2_S functions as a source electrode
  • conductor ME2_D functions as a drain electrode.
  • the semiconductor SC1 has a ring shape in a plan view.
  • the semiconductor SC1 has a region in contact with the side surface of the conductor ME2_S, a region in contact with the side surface of the conductor ME2_D, and a region in contact with the side surface of the insulator IS2.
  • the semiconductor SC1 is configured not to contact the top surfaces of the conductors ME2_S and ME2_D.
  • the semiconductor SC1 having such a shape can be formed by processing it using anisotropic etching, for example. Note that, as shown in FIG. 12B, the semiconductor SC1 may be in contact with the top surface of the conductor ME2.
  • the width H of conductor ME2_S and conductor ME2_D is smaller than the maximum width D of opening KK1.
  • the circumferential direction of opening KK1 corresponds to the channel length direction of transistor MTCK5.
  • semiconductor SC1 since semiconductor SC1 has an annular shape, there are two types of current paths (i.e., channels) from conductor ME2_S to conductor ME2_D. Note that semiconductor SC1 does not necessarily have to have an annular shape, and may be configured to be in contact with both conductor ME2_S and conductor ME2_D.
  • the channel length can be controlled by the shape and size of the opening KK1. For example, if the channel length is to be increased, the perimeter L of the opening KK1 can be increased.
  • the opening KK1 can be circular in plan view, as well as an ellipse, a rectangle with rounded corners, etc.
  • it may be a regular polygon such as an equilateral triangle, a square, a regular pentagon, or a polygon other than a regular polygon.
  • the channel length can be increased by making it a concave polygon, such as a star-shaped polygon, which is a polygon with at least one interior angle exceeding 180 degrees.
  • it can be an ellipse, a polygon with rounded corners, a closed curve combining straight lines and curves, etc.
  • the maximum width of the opening KK1 may be calculated appropriately according to the shape of the top of the opening KK1. For example, if the opening is a square or a rectangle in plan view, the maximum width of the opening KK1 may be the length of the diagonal line at the top of the opening KK1.
  • the channel length of the transistor MTCK5 is the distance along the circumferential direction of the opening KK1, so that a current flows horizontally. Furthermore, since the transistor MTCK5 has a component through which a current also flows in the thickness direction of the conductors ME2_S and ME2_D, i.e., in the height direction (vertical direction), a transistor according to one embodiment of the present invention can be called a VLFET (Vertical Lateral Field Effect Transistor).
  • VLFET Vertical Lateral Field Effect Transistor
  • the height of the semiconductor SC1 is the channel width W of the transistor MTCK5. Therefore, the channel width W of the transistor MTCK5 can be controlled by the thickness of the insulator IS2. Therefore, the channel width of the transistor MTCK5 can be made into an extremely fine structure below the exposure limit of photolithography.
  • Transistor MTCK is a transistor with an extremely small channel length and a large channel width, which allows it to achieve a high on-current.
  • transistor MTCK5 is a transistor with an extremely small channel width and a large channel length, which allows it to achieve a moderate on-current and makes design easier.
  • Transistors MTCK and MTCK5 can share part of the manufacturing process and can be fabricated separately on the same substrate.
  • transistor MTCK5 can be used as a drive transistor for controlling the current flowing through a light-emitting device, and transistor MTCK can be used as a transistor that functions as a switch.
  • transistors MTCK and MTCK5 can be combined to form a drive circuit, which allows for high functionality and high reliability of semiconductor devices.
  • FIG. 14B illustrates an example of an arrangement in which conductor ME2_S and conductor ME2_D face each other in a plan view, but this is not limiting.
  • conductor ME2_S and conductor ME2_D may be arranged so as to be perpendicular to each other.
  • conductor ME2_S and conductor ME2_D may be arranged so as to face each other and be perpendicular to each other.
  • the arrangement shown in FIG. 15A and FIG. 15B allows for greater freedom in layout, making it possible to provide a semiconductor device with a high degree of integration.
  • FIG. 16A shows a top view of a transistor 800 having a different configuration from the above-mentioned configuration example.
  • FIG. 16B shows a cross-sectional view between dashed and dotted lines A1-A2 in FIG. 16A.
  • FIG. 16B is also a cross-sectional view of the transistor 800 in the channel length direction.
  • FIG. 16C shows a cross-sectional view between dashed and dotted lines A3-A4 in FIG. 16A.
  • FIG. 16C is also a cross-sectional view in a direction parallel to the channel width of the transistor 800.
  • FIG. 16D shows a cross-sectional view between dashed and dotted lines A5-A6 in FIG. 16A.
  • FIG. 16D is also a cross-sectional view of the transistor 800 in the channel width direction. Note that some elements are omitted in the top view of FIG. 16A for clarity.
  • the transistor 800 has a conductor 805 (conductor 805a and conductor 805b) embedded in the insulator 816, an insulator 821 on the insulator 816 and the conductor 805, an insulator 822 on the insulator 821, an insulator 824 on the insulator 822, an oxide 820 (oxide 820a and oxide 820b) on the insulator 824, a conductor 842a (conductor 842a1 and conductor 842a2) and a conductor 842b (conductor 842b1 and conductor 842b2) on the oxide 820, an insulator 871a on the conductor 842a, an insulator 871b on the conductor 842b, an insulator 850 on the oxide 820, and a conductor 860 (conductor 860a and conductor 860b) on the insulator 850.
  • a conductor 805 conductor 805a and conductor 805b
  • An insulator 875 is provided on the insulators 871a and 871b, and an insulator 885 is provided on the insulator 875.
  • the insulators 855, 850, and conductor 860 are disposed inside openings provided in the insulators 885 and 875.
  • An insulator 882 is provided on the insulator 885 and the conductor 860.
  • An insulator 883 is provided on the insulator 882.
  • An insulator 815 is provided below the insulator 816 and the conductor 805.
  • An insulator 855 is provided between the insulator 842a2, the conductor 842b2, the insulator 871a, the insulator 871b, the insulator 875, and the insulator 885 and the insulator 850.
  • insulator 815, insulator 816, conductor 805, insulator 821, insulator 822, insulator 824, oxide 820, conductor 842a, conductor 842b, insulator 871a, insulator 871b, insulator 875, insulator 885, insulator 855, insulator 850, conductor 860, insulator 882, and insulator 883 may each have a single layer structure or a laminated structure.
  • Oxide 820 has a region that functions as a channel formation region of transistor 800.
  • Conductor 860 has a region that functions as a first gate electrode (upper gate electrode) of transistor 800.
  • Insulator 850 has a region that functions as a first gate insulator of transistor 800.
  • Conductor 805 has a region that functions as a second gate electrode (lower gate electrode) of transistor 800.
  • Insulator 824, insulator 822, and insulator 821 each have a region that functions as a second gate insulator of transistor 800.
  • the conductor 842a has a region that functions as one of the source electrode or drain electrode of the transistor 800.
  • the conductor 842b has a region that functions as the other of the source electrode or drain electrode of the transistor 800.
  • the oxide 820 preferably has an oxide 820a on the insulator 824 and an oxide 820b on the oxide 820a. By having the oxide 820a below the oxide 820b, it is possible to suppress the diffusion of impurities from structures formed below the oxide 820a to the oxide 820b.
  • the oxide 820 is not limited to a two-layer structure of the oxide 820a and the oxide 820b.
  • the oxide 820 may be, for example, a single-layer structure of the oxide 820b, or may be a laminated structure of three or more layers.
  • a channel formation region and a source region and a drain region are formed, sandwiching the channel formation region, in the transistor 800. At least a portion of the channel formation region overlaps with the conductor 860.
  • the source region overlaps with the conductor 842a, and the drain region overlaps with the conductor 842b. Note that the source region and the drain region can be interchanged.
  • the channel formation region is a high-resistance region with a low carrier concentration because it has fewer oxygen vacancies or a lower impurity concentration than the source and drain regions. Therefore, the channel formation region can be said to be i-type (intrinsic) or substantially i-type.
  • the source and drain regions are low-resistance regions with high carrier concentrations due to a large amount of oxygen vacancies or a high concentration of impurities such as hydrogen, nitrogen, and metal elements.
  • the source and drain regions are n-type regions (low-resistance regions) with a high carrier concentration compared to the channel formation region.
  • channel formation region, source region, and drain region may each be formed with not only oxide 820b but also oxide 820a.
  • concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region may change continuously within each region, not necessarily in a gradual manner from region to region. In other words, the concentrations of metal elements and impurity elements such as hydrogen and nitrogen may decrease in the region closer to the channel formation region.
  • oxide 820 oxide 820a and oxide 820b.
  • the oxide 820 preferably has a laminated structure of multiple oxide layers with different chemical compositions.
  • the atomic ratio of element M to the main metal element is preferably greater than the atomic ratio of element M to the main metal element in the metal oxide used for the oxide 820b.
  • the atomic ratio of element M to In is preferably greater than the atomic ratio of element M to In in the metal oxide used for the oxide 820b. This configuration can suppress the diffusion of impurities and oxygen from structures formed below the oxide 820a to the oxide 820b.
  • the atomic ratio of In to element M is greater than the atomic ratio of In to element M in the metal oxide used for oxide 820a.
  • oxide 820a and oxide 820b have a common element other than oxygen as a main component, the defect state density at the interface between oxide 820a and oxide 820b can be reduced. As a result, the effect of interface scattering on carrier conduction is reduced, and the transistor 800 can obtain a large on-current and high frequency characteristics.
  • Gallium is preferably used as the element M.
  • the metal oxide that can be used for the oxide 820a may be applied as the oxide 820b.
  • composition of the metal oxide that can be used for the oxide 820a and the oxide 820b is not limited to the above.
  • the composition of the metal oxide that can be used for the oxide 820a may be applied to the oxide 820b.
  • the composition of the metal oxide that can be used for the oxide 820b may be applied to the oxide 820a.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide film, but may be the atomic ratio of the sputtering target used to form the metal oxide film.
  • the oxide 820b is preferably crystalline. In particular, it is preferable to use CAAC-OS as the oxide 820b.
  • the oxide 820b By using a crystalline oxide such as CAAC-OS as the oxide 820b, it is possible to suppress the extraction of oxygen from the oxide 820b by the source or drain electrode. As a result, even when heat treatment is performed, the extraction of oxygen from the oxide 820b can be reduced, and the transistor 800 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • Materials that can be used for each conductor in the transistor 800 include the various materials that can be used for the conductors ME1 to ME3 described above. Representative examples are described below.
  • the conductor 842a has a layered structure of a conductor 842a1 and a conductor 842a2 on the conductor 842a
  • the conductor 842b has a layered structure of a conductor 842b1 and a conductor 842b2 on the conductor 842b1.
  • the conductors 842a1 and 842b1 in contact with the oxide 820b are preferably conductors that are difficult to oxidize, such as metal nitrides. This can prevent the conductors 842a and 842b from being excessively oxidized by the oxygen contained in the oxide 820b.
  • the conductors 842a2 and 842b2 are preferably conductors such as metal layers that have higher conductivity than the conductors 842a1 and 842b1. This allows the conductors 842a and 842b to function as wiring or electrodes with high conductivity.
  • tantalum nitride or titanium nitride can be used as the conductor 842a1 and the conductor 842b1, and tungsten can be used as the conductor 842a2 and the conductor 842b2.
  • the openings in insulator 885 and insulator 875 overlap the region between conductor 842a2 and conductor 842b2.
  • the side of the opening in insulator 885 coincides or roughly coincides with the side of conductor 842a2 and the side of conductor 842b2.
  • parts of conductors 842a1 and 842b1 are formed to protrude into the opening.
  • a part of the upper surface of conductor 842a1 contacts conductor 842a2, and a part of the upper surface of conductor 842b1 contacts conductor 842b2.
  • insulator 855 contacts another part of the upper surface of conductor 842a1, another part of the upper surface of conductor 842b1, the side of conductor 842a2, and the side of conductor 842b2 within the opening. Additionally, the insulator 850 contacts the top surface of the oxide 820, the side surface of the conductor 842a1, the side surface of the conductor 842b1, and the side surface of the insulator 855.
  • the insulator 855 is preferably an insulator that is difficult to oxidize, such as a nitride.
  • the insulator 855 is formed in a sidewall shape by anisotropic etching in contact with the side wall of an opening provided in the insulator 885 or the like (here, the side wall of the opening corresponds to, for example, the side surface of the insulator 885, etc.).
  • the insulator 855 is formed in contact with the side surface of the conductor 842a2 and the side surface of the conductor 842b2, and has the function of protecting the conductor 842a2 and the conductor 842b2.
  • the conductor 842a1 and the conductor 842b1 are separated and before the insulator 850 is formed.
  • the insulator 855 is formed in contact with the side surface of the conductor 842a2 and the side surface of the conductor 842b2, the conductor 842a2 and the conductor 842b2 can be prevented from being excessively oxidized.
  • silicon nitride can be used as the insulator 855.
  • oxygen can be supplied from the insulator to the oxide semiconductor, thereby reducing oxygen vacancies and VOH .
  • excess oxygen oxygen can be supplied from the insulator to the oxide semiconductor, thereby reducing oxygen vacancies and VOH .
  • excess oxygen oxygen can be supplied from the insulator to the oxide semiconductor, thereby reducing oxygen vacancies and VOH .
  • the on-current of the transistor 800 may be reduced or the field-effect mobility may be reduced.
  • the amount of oxygen supplied to the source region or drain region varies within the substrate surface, the characteristics of a semiconductor device including a transistor may vary.
  • the conductor When oxygen supplied from the insulator to the oxide semiconductor diffuses to a conductor such as a gate electrode, a source electrode, or a drain electrode, the conductor may be oxidized and its conductivity may be impaired, which may adversely affect the electrical characteristics and reliability of the transistor.
  • the channel formation region preferably has a reduced carrier concentration and is i-type or substantially i-type, whereas the source and drain regions preferably have a high carrier concentration and are n-type. That is, it is preferable to reduce oxygen vacancies and VOH in the channel formation region of the oxide semiconductor. It is also preferable to prevent an excessive amount of oxygen from being supplied to the source and drain regions and to prevent the amount of VOH in the source and drain regions from being excessively reduced. It is also preferable to have a structure in which the conductivity of the conductor 860, the conductor 842a, the conductor 842b, and the like is not likely to decrease.
  • the oxide semiconductor can form VOH , and therefore the hydrogen concentration needs to be reduced in order to reduce the amount of VOH .
  • Transistor 800 is configured to reduce the hydrogen concentration in the channel formation region, suppress oxidation of conductor 842a, conductor 842b, and conductor 860, and suppress reduction in the hydrogen concentration in the source and drain regions.
  • the insulator 850 in contact with the channel formation region in the oxide 820b preferably has a function of capturing or fixing hydrogen. This can reduce the hydrogen concentration in the channel formation region of the oxide 820b. As a result, VOH in the channel formation region can be reduced, and the channel formation region can be made i-type or substantially i-type.
  • the insulator 850 functions as a gate insulator.
  • the insulator 850 is provided in an opening formed in the insulator 885 together with the insulator 855 and the conductor 860.
  • the thickness of the insulator 850 is thin.
  • the thicknesses of the layers constituting the insulator 850 are preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5.0 nm or less, more preferably 0.5 nm or more and 5.0 nm or less, more preferably 1.0 nm or more and less than 5.0 nm, and even more preferably 1.0 nm or more and 3.0 nm or less.
  • each layer constituting the insulator 850 may have a region with the above thickness in at least a portion.
  • ALD methods include the thermal ALD method, in which the reaction of the precursor and the reactant is carried out using only thermal energy, and the PEALD (Plasma Enhanced ALD) method, in which a plasma-excited reactant is used.
  • PEALD Pulsma Enhanced ALD
  • the use of plasma allows film formation at a lower temperature, which may be preferable.
  • the thickness of the insulator 855 is preferably 0.5 nm or more and 20 nm or less, more preferably 0.5 nm or more and 10 nm or less, and even more preferably 0.5 nm or more and 3 nm or less.
  • the insulator 855 only needs to have a region with the above thickness in at least a portion. If the thickness of the insulator 855 is made excessively thick, the deposition time of the insulator 855 by the ALD method will increase and productivity will decrease, so the thickness of the insulator 855 is preferably within the above range.
  • the 16A and the like is preferably configured to suppress hydrogen from being mixed into the transistor 800 and the like.
  • aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and zirconium (hafnium zirconium oxide), gallium oxide, indium gallium zinc oxide, silicon nitride, or silicon nitride oxide can be used.
  • the insulators 883 and 821 are preferably made of silicon nitride or the like, which has a higher hydrogen barrier property.
  • the insulator 882 is preferably made of aluminum oxide or the like, which has a high ability to capture or fix hydrogen.
  • the insulator 822 is preferably made of hafnium oxide or the like, which is a high dielectric constant (high-k) material that has a high ability to capture or fix hydrogen.
  • high-k high dielectric constant
  • the region of the insulator 875 that does not overlap with the oxide 820 contacts the insulator 822, the side end of the insulator 875 contacts the insulator 855, and the upper end of the insulator 855 and the upper end of the insulator 850 contact the insulator 882.
  • the insulator 885 is separated from the oxide 820 by the insulator 875, and the insulator 885 is separated from the insulator 850 by the insulator 855.
  • the conductor 805 is disposed so as to overlap the oxide 820 and the conductor 860.
  • the conductor 805 is preferably provided by being embedded in an opening formed in the insulator 816.
  • the conductor 805 is preferably provided extending in the channel width direction as shown in Figures 16A and 16C. With this configuration, the conductor 805 functions as wiring when multiple transistors are provided.
  • the conductor 805 has conductor 805a and conductor 805b.
  • Conductor 805a is provided in contact with the bottom surface and side wall of the opening.
  • Conductor 805b is provided so as to fill a recess on conductor 805a formed along the opening.
  • the height of the upper surface of conductor 805 coincides or approximately coincides with the height of the upper surface of insulator 816.
  • a conductive material having a function of reducing hydrogen diffusion for the conductor 805a By using a conductive material having a function of reducing hydrogen diffusion for the conductor 805a, it is possible to prevent impurities such as hydrogen contained in the conductor 805b from diffusing to the oxide 820 via the insulator 816, etc.
  • a conductive material having a function of suppressing oxygen diffusion for the conductor 805a it is possible to suppress the conductor 805b from being oxidized and its conductivity from decreasing.
  • Examples of conductive materials having a function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductor 805a can have a single layer structure or a multilayer structure of the above conductive materials.
  • the conductor 805a preferably has titanium nitride.
  • the conductor 805b is made of a conductive material mainly composed of tungsten, copper, or aluminum.
  • the conductor 805b contains tungsten.
  • the conductor 805 can function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 800 can be controlled by changing the potential applied to the conductor 805 independently of the potential applied to the conductor 860.
  • applying a negative potential to the conductor 805 can increase the Vth of the transistor 800 and reduce the off-current. Therefore, applying a negative potential to the conductor 805 can reduce the drain current when the potential applied to the conductor 860 is 0 V, compared to when no negative potential is applied.
  • the electrical resistivity of the conductor 805 is designed taking into consideration the potential applied to the conductor 805, and the film thickness of the conductor 805 is set to match this electrical resistivity.
  • the film thickness of the insulator 816 is approximately the same as the film thickness of the conductor 805.
  • the insulator 824 in contact with the oxide 820 preferably comprises, for example, silicon oxide or silicon oxynitride. This allows oxygen to be supplied from the insulator 824 to the oxide 820, reducing oxygen deficiency.
  • the insulator 824 is preferably processed into an island shape, similar to the oxide 820. As a result, when multiple transistors 800 are provided, the insulators 824 are provided with approximately the same size for each transistor 800. As a result, the amount of oxygen supplied from the insulator 824 to the oxide 820 in each transistor 800 is approximately the same. This makes it possible to suppress variation in the electrical characteristics of the transistors 800 within the substrate surface. However, this is not limited to the above, and the insulator 824 may also be configured without being patterned, similar to the insulator 822.
  • a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing the diffusion of oxygen As conductor 842a, conductor 842b, and conductor 860.
  • conductive materials include conductive materials that contain nitrogen and conductive materials that contain oxygen. This can suppress a decrease in the conductivity of conductor 842a, conductor 842b, and conductor 860.
  • the insulators 871a and 871b are inorganic insulators that function as etching stoppers when the conductors 842a2 and 842b2 are processed, and protect the conductors 842a2 and 842b2. Furthermore, since the insulators 871a and 871b are in contact with the conductors 842a2 and 842b2, it is preferable that the insulators 871a and 871b are inorganic insulators that are unlikely to oxidize the conductors 842a and 842b. It is preferable that the insulators 871a and 871b have a layered structure of, for example, a nitride insulator and an oxide insulator.
  • the transistor structure in which the electric field of at least the first gate electrode electrically surrounds the channel formation region is called a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification can also be considered as a type of Fin type structure.
  • the Fin type structure refers to a structure in which the gate electrode is arranged to surround at least two or more sides of the channel (specifically, two, three, or four sides, etc.).
  • the channel formation region can be electrically surrounded. Since the S-channel structure electrically surrounds the channel formation region, it can be said that it is substantially the same structure as a GAA (Gate All Around) structure or a LGAA (Lateral Gate All Around) structure.
  • the transistor 800 By making the transistor 800 have an S-channel structure, a GAA structure, or a LGAA structure, the channel formation region formed at or near the interface between the oxide 820 and the gate insulator can be the entire bulk of the oxide 820. Therefore, it is possible to improve the current density flowing through the transistor, and it is expected that the on-current of the transistor or the field effect mobility of the transistor can be improved.
  • the insulator 824 is configured to be arranged in an island shape. Therefore, as shown in FIG. 16C, at least a portion of the lower surface of the conductor 860 can be arranged below the lower surface of the oxide 820b. This allows the conductor 860 to be arranged facing the upper surface and side surface of the oxide 820b, so that the electric field of the conductor 860 can be applied to the upper surface and side surface of the oxide 820b. In this way, by configuring the insulator 824 to be arranged in an island shape, the transistor 800 can have an S-channel structure.
  • the conductor 860 preferably has a conductor 860a and a conductor 860b arranged on the conductor 860a.
  • the conductor 860a is preferably arranged so as to surround the bottom and side surfaces of the conductor 860b.
  • the conductor 860a has a function of suppressing the diffusion of oxygen, so that the conductor 860b can be prevented from being oxidized by oxygen contained in the insulator 885, etc., and the conductivity can be prevented from decreasing.
  • titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, etc. are preferably used as the conductive material that has a function of suppressing the diffusion of oxygen.
  • the conductor 860b is preferably a conductor with high conductivity.
  • the conductor 860b may be a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 860b may also have a layered structure, for example, a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the insulators 816 and 885 each have a lower dielectric constant than the insulator 822.
  • the parasitic capacitance that occurs between wirings can be reduced.
  • the pulse output circuit has a function of holding a start pulse signal and outputting the held signal in response to a clock signal.
  • the pulse output circuit is a circuit that outputs pulses for one row (one column).
  • the pulse output circuit is sometimes called a memory circuit.
  • FIG. 17A shows an example of the circuit configuration of a pulse output circuit RESA that can be applied to the pulse output circuit of the drive circuit 11GD.
  • the pulse output circuit RESA for example, has transistors MN1 to MN10 and capacitors C3 to C5. As shown in FIG. 17A, the pulse output circuit RESA does not include p-channel transistors, but is a unipolar circuit (meaning a circuit composed of transistors of the same polarity) that includes n-channel transistors.
  • the pulse output circuit RESA also has terminals IT, CLK1, CLK2, PWC, GT, and OT, which function as input terminals or output terminals.
  • the gate of the transistor MN1 is electrically connected to the terminal IT, and the first terminal of the transistor MN1 is electrically connected to the wiring VDE1.
  • the gate of the transistor MN3 is electrically connected to the terminal CLK2, and the first terminal of the transistor MN3 is electrically connected to the wiring VDE2.
  • the gate of the transistor MN2 is electrically connected to the second terminal of the transistor MN3, the first terminal of the transistor MN4, the gate of the transistor MN7, the gate of the transistor MN10, and the first terminal of the capacitor C5, the first terminal of the transistor MN2 is electrically connected to the second terminal of the transistor MN1, the first terminal of the transistor MN5, and the first terminal of the transistor MN8, and the second terminal of the transistor MN2 is electrically connected to the wiring VSE1.
  • the gate of the transistor MN4 is electrically connected to the terminal IT, and the second terminal of the transistor MN4 is electrically connected to the wiring VSE3.
  • the gate of transistor MN5 is electrically connected to wiring VDE3, and the second terminal of transistor MN5 is electrically connected to the gate of transistor MN6 and the first terminal of capacitor C3.
  • the first terminal of transistor MN6 is electrically connected to terminal CLK1, and the second terminal of transistor MN6 is electrically connected to the first terminal of transistor MN7, the second terminal of capacitor C3, and terminal OT.
  • the second terminal of transistor MN7 is electrically connected to wiring VSE4.
  • the gate of transistor MN8 is electrically connected to wiring VDE4, and the second terminal of transistor MN8 is electrically connected to the gate of transistor MN9 and the first terminal of capacitor C4.
  • the first terminal of transistor MN9 is electrically connected to terminal PWC, and the second terminal of transistor MN9 is electrically connected to the first terminal of transistor MN10, the second terminal of capacitor C4, and terminal GT.
  • the second terminal of transistor MN10 is electrically connected to wiring VSE5.
  • Terminal IT is a terminal that corresponds to the first input terminal of the pulse output circuit.
  • terminals CLK1, CLK2, and PWC are terminals that correspond to the second input terminal of the pulse output circuit.
  • the wiring electrically connected to terminal CLK1 or terminal CLK2 and the wiring electrically connected to terminal PWC function as wiring that applies a pulse potential.
  • the pulse widths of the pulse potential applied by the wiring electrically connected to terminal CLK1 or terminal CLK2 and the wiring electrically connected to terminal PWC may be different from each other.
  • Terminal OT is a terminal that corresponds to the first output terminal of the pulse output circuit.
  • Terminal GT is a terminal that corresponds to the second output terminal of the pulse output circuit.
  • Each of the wirings VDE1 to VDE4 functions as a wiring that applies a constant potential, for example.
  • the constant potential can be, for example, a high-level potential.
  • the wirings VDE1 to VDE4 may be applied with the same constant potential or different constant potentials. Two or more wirings selected from the wirings VDE1 to VDE4 may be applied with the same constant potential, and the remaining wirings may be applied with a potential different from the constant potential.
  • two or more wirings that apply the same constant potential may be the same wiring. For example, if the wirings VDE1 and VDE2 apply the same constant potential, the wirings VDE1 and VDE2 may be the same wiring.
  • one or more of the wirings VDE1 to VDE4 may be wirings that provide a variable potential instead of a constant potential.
  • Each of the wirings VSE1 to VSE5 functions as a wiring that applies a constant potential, for example.
  • the constant potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wirings VSE1 to VSE5 may apply the same constant potential to each other, or may apply different constant potentials to each other.
  • two or more wirings selected from each of the wirings VSE1 to VSE5 may apply the same constant potential to each other, and the remaining wirings may apply a potential different from the constant potential.
  • two or more wirings that apply the same constant potential to each other may be the same wiring.
  • the wirings VSE1 and VSE2 may be the same wiring.
  • one or more of the wirings VSE1 to VSE4 may be wirings that provide a variable potential instead of a constant potential.
  • FIG. 18 is a layout diagram (plan view) of the pulse output circuit RESA of FIG. 17A.
  • the pulse output circuit RESA has a conductor GEM, a conductor SDD, a conductor SDU, a semiconductor SMC, and a conductor PLG. Note that FIG. 18 does not show the insulators included in the pulse output circuit RESA.
  • the conductor SDD is located below the conductor SDU.
  • the conductor SDU has an opening KK in the area where it overlaps with the conductor SDD. Note that the opening KK is indicated by a dashed line in FIG. 18.
  • the semiconductor SMC is located on the conductor SDU outside the area of the opening KK, and on the conductor SDD in the area of the opening KK.
  • the conductor GEM is located above the semiconductor SMC so as to fill the opening KK.
  • the conductor SDD corresponds to the conductor ME1 in Figs. 12A to 12C
  • the conductor SDU corresponds to the conductor ME2 in Figs. 12A to 12C
  • the semiconductor SMC corresponds to the semiconductor SC1 in Figs. 12A to 12C
  • the conductor GEM corresponds to the conductor ME3 in Figs. 12A to 12C.
  • the opening KK corresponds to the opening KK1 in Figs. 12A to 12C.
  • the semiconductor SMC, conductor GEM, conductor SDD, and conductor SDU can each be formed using, for example, a lithography method.
  • the conductive material that will become the conductor GEM can be formed using one or more methods selected from the sputtering method, the CVD (Chemical Vapor Deposition) method, the PLD (Pulsed Laser Deposition) method, and the ALD method, and then the desired pattern can be formed using a lithography method.
  • the semiconductor SMC, conductor SDD, and conductor SDU can also be formed using the same method as above.
  • Insulators may be provided between the semiconductor SMC and the conductor GEM, between the conductor SDU and the conductor GEM, and between the conductor SDU and the conductor SDD.
  • the insulator provided between the semiconductor SMC and the conductor GEM may function as a gate insulating film.
  • a conductor PLG that functions as a wiring or plug is provided between the conductor SDD and the conductor SDU, and between the conductor SDU and the conductor GEM.
  • the conductor PLG is formed, for example, by forming an opening in the insulator and filling the opening with a conductive material that will become the conductor PLG. After the conductor PLG is formed, it may be planarized by a planarization process using a chemical mechanical polishing method or the like in order to align the film surface heights of the conductor PLG and the surrounding insulator.
  • an opening may be provided in the insulator between the conductor SDU and the conductor GEM, and the conductor SDU and the conductor GEM may be brought into direct contact with each other to electrically connect the conductor SDU and the conductor GEM.
  • the capacitance C4 in FIG. 18 a part of the conductor GEM is used as the first terminal of the capacitance C4, and a part of the conductor SDD is used as the second terminal of the capacitance C4.
  • the insulator between the conductor GEM and the conductor SDD may be thinned in the region of the capacitance C4 in FIG. 18.
  • an insulator with a high relative dielectric constant may be provided between the conductor GEM and the conductor SDD. Note that the explanation of the capacitance C4 can also be referred to for the capacitance C5.
  • the conductor SDU is used as the first terminal of the capacitance C3, and a part of the conductor SDD is used as the second terminal of the capacitance C3. Therefore, in the region of the capacitance C3 of FIG. 18, the conductor GEM and the conductor SDU are electrically connected, but the conductor SDU and the conductor SDD are not electrically connected. Note that, in order to increase the electrostatic capacitance of the capacitance C3, the insulator between the conductor SDD and the conductor SDU may be thinned in the region of the capacitance C3 of FIG. 18. Also, an insulator with a high relative dielectric constant may be provided between the conductor SDD and the conductor SDU.
  • the configuration of the pulse output circuit applicable to the pulse output circuit of the drive circuit 11GD is not limited to the pulse output circuit RESA shown in Fig. 17A.
  • the configuration of the pulse output circuit applicable to the pulse output circuit of the drive circuit 11GD may be the pulse output circuit RESB shown in Fig. 17B.
  • the pulse output circuit RESB in FIG. 17B is a modified example of the pulse output circuit RESA in FIG. 17A, and differs from the pulse output circuit RESA in that each transistor included in the pulse output circuit RESB is provided with a backgate.
  • connection configuration in which "the gate is electrically connected to the first wiring, and the backgate is electrically connected to the second wiring" can be replaced with a connection configuration in which "the backgate is electrically connected to the first wiring, and the gate is electrically connected to the second wiring".
  • the electrical connection destination of each backgate of transistors MN1 to MN10 can be determined at the design stage.
  • the gate and the backgate may be electrically connected to increase the on-current of the transistor (in FIG. 17B, this applies to transistors MN1, MN3, MN5, MN6, MN8, and MN9).
  • wiring may be provided to electrically connect the backgate of the transistor to an external circuit, and a potential may be applied to the backgate of the transistor by the external circuit (in FIG. 17B, this applies to transistors MN2, MN4, MN7, and MN10).
  • transistors MN1 to MN10 are n-channel transistors, but depending on the situation, transistors MN1 to MN10 may be p-channel transistors.
  • transistors 17A and 17B may be applicable not only to Figures 17A and 17B, but also to transistors described elsewhere in the specification or shown in other drawings.
  • the gates of transistors MN1, MN3, MN5, MN6, MN8, and MN9 are electrically connected to the back gate.
  • the second gate of transistor MN2 is electrically connected to wiring BG1.
  • the second gate of transistor MN4 is electrically connected to wiring BG2.
  • the second gates of transistors MN7 and MN10 are electrically connected to wiring BG3.
  • Each of the wirings BG1 to BG3 functions as a wiring that applies a constant potential, for example.
  • the constant potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wirings BG1 to BG3 may be applied with the same constant potential or with different constant potentials.
  • the two or more selected wirings may be the same wiring.
  • one or more wirings selected from the wirings BG1 to BG3 may be wirings that apply a variable potential instead of a constant potential.
  • the wirings BG1 to BG3 are different wirings, different constant potentials can be applied to the back gates of the transistors MN2, MN4, MN7, and MN10.
  • the threshold voltage of the transistor MN2, the threshold voltage of the transistor MN4, and the threshold voltages of the transistors MN7 and MN10 can be controlled independently.
  • the amount of off-current of transistors MN7 and MN10 can be made larger than the amount of off-current of transistor MN4. Therefore, by applying the pulse output circuit RESB of FIG. 17B to the pulse output circuit of drive circuit 11GD, the drive speed of the shift register provided in drive circuit 11SD can be further increased.
  • the configuration of a pulse output circuit that can be applied to the pulse output circuit included in the drive circuit 11GD may be the pulse output circuit RESC shown in FIG.
  • the pulse output circuit RESC has terminals ITA and ITB that function as first input terminals of the pulse output circuit, and terminals OTA and OTB that function as first output terminals of the pulse output circuit.
  • the pulse output circuit RESC differs from the pulse output circuit RESA in that it has two first input terminals and two first output terminals.
  • terminal OTA of the pulse output circuit RESC of the previous stage is electrically connected to the terminal ITA of the pulse output circuit RESC of the next stage
  • terminal OTB of the pulse output circuit RESC of the previous stage is electrically connected to the terminal ITB of the pulse output circuit RESC of the next stage.
  • the pulse output circuit RESC also has a terminal CLK3 and a terminal CLK4. Terminals CLK3 and CLK4 are terminals that correspond to the second input terminal of the pulse output circuit.
  • the wiring electrically connected to terminal CLK3 or terminal CLK4 and the wiring electrically connected to terminal PWC function as wiring that applies a pulse potential.
  • the pulse widths of the pulse potentials applied to terminal CLK3 and terminal CLK4 may be different from each other.
  • the pulse output circuit RESC for example, has transistors MN51 through MN59 and capacitors C6 through C8. As shown in FIG. 19, the pulse output circuit RESC is a unipolar circuit that does not include a p-channel transistor and includes an n-channel transistor.
  • transistors MN51 to MN59 have a single-gate structure, but they may also have a multi-gate structure with gates above and below the channel.
  • the first terminal of the capacitor C6 is electrically connected to the first terminal of the transistor MN52 and the terminal CLK4, and the second terminal of the capacitor C6 is electrically connected to the first terminal of the transistor MN51, the gate of the transistor MN52, and the first terminal of the transistor MN53.
  • the second terminal of the transistor MN51 is electrically connected to the wiring VSE6, and the gate of the transistor MN51 is electrically connected to the terminal ITB.
  • the second terminal of the transistor MN53 is electrically connected to the wiring VSE7, and the gate of the transistor MN53 is electrically connected to the terminal CLK3.
  • the second terminal of the transistor MN52 is electrically connected to the gate of the transistor MN56, the first terminal of the transistor MN57, the gate of the transistor MN59, and the first terminal of the capacitor C8.
  • the second terminal of the transistor MN57 is electrically connected to the wiring VSE9.
  • the second terminal of the capacitor C8 is electrically connected to the wiring VSE10.
  • the first terminal of the transistor MN54 is electrically connected to the wiring VDE6, and the second terminal of the transistor MN54 is electrically connected to the first terminal of the transistor MN55, the gate of the transistor MN57, the first terminal of the transistor MN56, and the terminal OTB.
  • the second terminal of the transistor MN56 is electrically connected to the wiring VSE8.
  • the second terminal of the transistor MN55 is electrically connected to the gate of the transistor MN58 and the first terminal of the capacitor C7, and the gate of the transistor MN55 is electrically connected to the wiring VDE7.
  • the first terminal of the transistor MN58 is electrically connected to the terminal CLK4, the second terminal of the transistor MN58 is electrically connected to the second terminal of the capacitor C7, the first terminal of the transistor MN59, the terminal OTA, and the terminal GT, and the second terminal of the transistor MN59 is electrically connected to the wiring VSE11.
  • each of the wirings VDE6 and VDE7 functions as a wiring that applies a constant potential.
  • the constant potential can be, for example, a high-level potential.
  • each of the wirings VDE6 and VDE7 may apply the same constant potential or different constant potentials.
  • the wirings VDE6 and VDE7 may be the same wiring.
  • one or both of the wirings VDE6 and VDE7 may be wirings that provide a variable potential instead of a constant potential.
  • Each of the wirings VSE6 to VSE11 functions as a wiring that applies a constant potential, for example.
  • the constant potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wirings VSE6 to VSE11 may apply the same constant potential to each other, or may apply different constant potentials to each other.
  • two or more wirings selected from each of the wirings VSE6 to VSE11 may apply the same constant potential to each other, and the remaining wirings may apply a potential different from the constant potential.
  • two or more wirings that apply the same constant potential to each other may be the same wiring.
  • the wirings VSE6 and VSE7 may be the same wiring.
  • one or more of the wirings VSE6 to VSE11 may be wirings that provide a variable potential instead of a constant potential.
  • the display unit 31 having the pixel circuit PX of the semiconductor device 100 in order to increase the frame frequency of the display unit 31, it is preferable to use transistors with a high driving frequency in the pulse output circuit of the driving circuit 11GD. For this reason, it is preferable to use transistors without the insulator GI2 of the transistor MTCK or MTCK2 described in the second embodiment for the transistors MN51 to MN59.
  • the semiconductor device according to one embodiment of the present invention is not limited to the configuration of each circuit described above.
  • the semiconductor device according to one embodiment of the present invention may have a configuration in which each circuit described above is modified as appropriate.
  • FIG. 20A is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the semiconductor device 100 described in the first embodiment.
  • the pixel circuit PX1 shown in FIG. 20A includes, as an example, a transistor Tr1, a transistor Tr2, a capacitance Cs1, a capacitance Cs2, and a light-emitting device ED.
  • the light-emitting device ED may be, for example, a light-emitting device containing an organic EL material, a light-emitting device containing an inorganic EL material, or a light-emitting diode (for example, a micro LED).
  • the pixel circuit PX1 may be a pixel circuit to which one or more of the above-mentioned light-emitting devices are applied. In this embodiment, the pixel circuit PX is described as being applied with a light-emitting device containing an organic EL material.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring IL
  • the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance Cs1, the first terminal of the capacitance Cs2, and the anode of the light-emitting device ED.
  • the second terminal of the capacitance Cs2 is electrically connected to the wiring VCOM.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • the wiring SL functions as a wiring for transmitting an image signal from the drive circuit 11SD described in embodiment 1 to the pixel circuit PX1.
  • the wiring GL functions as a wiring for transmitting a selection signal from the drive circuit 11GD described in embodiment 1 to the pixel circuit PX1.
  • the wiring IL functions as a wiring for supplying current to the anode of the light-emitting device ED. For this reason, the wiring IL is sometimes called a current supply line.
  • the wiring VCOM functions as a wiring that provides a constant potential to the second terminal of the capacitance Cs2.
  • the constant potential may be called a common potential.
  • the common potential may be a low-level potential, a ground potential, or a negative potential.
  • the wiring VCOM may also be a wiring that provides a common potential to the second terminal of the capacitance Cs2 provided in another pixel circuit PX1.
  • the wiring VCAT functions as a wiring that provides a constant potential to the cathode of the light-emitting device ED.
  • this constant potential may be called a cathode potential.
  • the cathode potential may be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wiring VCAT may also be a wiring that provides a cathode potential to the cathode of a light-emitting device ED provided in another pixel circuit PX1.
  • the common potential provided by the wiring VCOM and the cathode potential provided by the wiring VCAT may be equal to each other.
  • the wiring VCOM and the wiring VCAT may be the same wiring (not shown).
  • Transistor Tr1 functions as an image signal writing transistor in pixel circuit PX. If it is desired to use a transistor with high voltage resistance for transistor Tr1, it is effective to use, for example, transistor MTCK described in embodiment 2 above.
  • the transistor Tr2 also functions as a drive transistor for controlling the amount of current flowing between the anode and cathode of the light emitting device ED in the pixel circuit PX. For this reason, when the potential according to the image signal is high, it is preferable to use a transistor having high resistance to voltage for the transistor Tr2. For example, it is preferable to use a transistor with a thick gate insulating film for the transistor Tr2. Specifically, it is preferable to use the transistor MTCK2 described in the above embodiment for the transistor Tr2. Furthermore, the transistor MTCK2 is particularly preferable because it is a transistor having a back gate.
  • FIG. 20B is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the semiconductor device 100 described in the first embodiment and that is different from the pixel circuit of FIG. 20A.
  • the pixel circuit PX2 shown in FIG. 20B includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr3, a transistor Tr4, a capacitance Cs1, a capacitance Cs3, and a light-emitting device ED.
  • the transistor Tr1, the transistor Tr2, the capacitance Cs1, and the light-emitting device ED please refer to the description of the transistor Tr1, the transistor Tr2, the capacitance Cs1, and the light-emitting device ED included in the pixel circuit PX1 above.
  • the pixel circuit PX2 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of the driving transistor, transistor Tr2.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr3, and the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance Cs1, the first terminal of the capacitance Cs3, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr3 is electrically connected to the wiring VEL
  • the gate of the transistor Tr3 is electrically connected to the wiring GL2.
  • the second terminal of the capacitance Cs3 is electrically connected to the wiring VEL.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL, and the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL and wiring VCAT For information about the wiring SL and wiring VCAT, please refer to the description of the wiring SL and wiring VCAT that are electrically connected to the pixel circuit PX1 in Figure 20A.
  • the wiring GL1, wiring GL2, and wiring GL3 function as wiring for transmitting a selection signal from the drive circuit 11GD described in embodiment 1 to the pixel circuit PX2.
  • the wiring VEL functions as a wiring for applying a potential to the anode of the light-emitting device ED.
  • the wiring INIL functions as a wiring for applying a potential to the anode of the light-emitting device ED.
  • the potential can be, for example, an initialization potential for resetting the anode potential of the light-emitting device ED.
  • transistors Tr3 and Tr4 It is preferable to use transistors with high voltage resistance for transistors Tr3 and Tr4. For example, it is preferable to use transistors with thick gate insulating films for transistors Tr3 and Tr4. Specifically, it is preferable to use, for example, transistor MTCK or transistor MTCK2 described in the above embodiment for transistors Tr3 and Tr4.
  • the transistors Tr1 and Tr2 may be transistors having back gates.
  • the pixel circuit PX2 may be configured such that the back gate of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, and the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2.
  • the transistor MTCK2 having a back gate electrode, as described in the second embodiment above, for the transistor Tr1.
  • FIG. 20C is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the semiconductor device 100 described in the first embodiment and is different from the pixel circuits of FIGS. 20A and 20B.
  • the pixel circuit PX3 shown in FIG. 20C includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr4, a transistor Tr5, a capacitance Cs1, and a light-emitting device ED.
  • pixel circuit PX3 Like pixel circuit PX2, pixel circuit PX3 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of transistor Tr2, which is the drive transistor.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL, the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2, the first terminal of the transistor Tr5, and the first terminal of the capacitance Cs1, and the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring VEL, and the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance Cs1, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr5 is electrically connected to the wiring VBL, and the gate of the transistor Tr5 is electrically connected to the wiring GL4.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL, and the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For the wiring SL, wiring VCAT, wiring VEL, and wiring INIL, refer to the description of the wiring SL, wiring VCAT, wiring VEL, and wiring INIL that are electrically connected to the pixel circuit PX2 in Figure 20B.
  • the wiring GL1, wiring GL3, and wiring GL4 function as wiring for transmitting a selection signal from the drive circuit 11GD described in embodiment 1 to the pixel circuit PX3.
  • the wiring VBL functions as a wiring for applying a constant potential to the first terminal of the capacitor Cs1.
  • the constant potential is, for example, a potential input to the gate of the transistor Tr2 when correcting the threshold voltage of the transistor Tr2, and is preferably approximately equal to the potential applied by the wiring VEL.
  • transistor Tr5 It is preferable to use a transistor having high resistance to voltage for transistor Tr5.
  • transistor Tr5 it is preferable to use a transistor having a thick gate insulating film for transistor Tr5.
  • transistor MTCK or transistor MTCK2 described in the above embodiment for transistor Tr5.
  • FIG. 20D is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the semiconductor device 100 described in the first embodiment and is different from the pixel circuits of FIGS. 20A to 20C.
  • the pixel circuit PX4 shown in FIG. 20D includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr4, a capacitance Cs1, and a light-emitting device ED.
  • pixel circuit PX4 also has the function of emitting light with a luminance according to the input image signal.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring VEL
  • the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance Cs1, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL
  • the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For wiring SL, wiring VCAT, wiring INIL, wiring GL1, and wiring GL3, the description of wiring SL, wiring VCAT, wiring INIL, wiring GL1, and wiring GL3 electrically connected to pixel circuit PX3 in Figure 20C can be referred to.
  • the transistor Tr2 may be a transistor having a back gate.
  • the pixel circuit PX4 may be configured such that the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2.
  • FIG. 22A is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the semiconductor device 100 described in the first embodiment and is different from the pixel circuits of FIGS. 20A to 20D.
  • the pixel circuit PX5 shown in FIG. 22A includes, as an example, transistors Tr1 to Tr4, transistors Tr6, and Tr7, a capacitor Cs1, and a light-emitting device ED.
  • the capacitance Cs1, and the light-emitting device ED please refer to the description of the transistors Tr1 to Tr4, the capacitance Cs1, and the light-emitting device ED included in the pixel circuit PX2 above.
  • pixel circuit PX5 Like pixel circuits PX2 and PX3, pixel circuit PX5 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of transistor Tr2, which is the drive transistor.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the first terminal of the transistor Tr2 and the first terminal of the transistor Tr7
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the second terminal of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr3 and the first terminal of the transistor Tr6, and the gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr6 and the first terminal of the capacitance Cs1.
  • the second terminal of the transistor Tr3 is electrically connected to the wiring VEL
  • the gate of the transistor Tr3 is electrically connected to the wiring GL2.
  • the gate of the transistor Tr6 is electrically connected to the gate of the transistor Tr4 and the wiring GL3.
  • the second terminal of the transistor Tr7 is electrically connected to the first terminal of the transistor Tr4, the second terminal of the capacitance Cs1, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For the wiring SL, wiring VCAT, wiring VEL, and wiring INIL, refer to the description of the wiring SL, wiring VCAT, wiring VEL, and wiring INIL that are electrically connected to the pixel circuit PX2 in Figure 20B.
  • the wiring GL1, wiring GL2, wiring GL3, and wiring GL5 function as wiring for transmitting a selection signal from the drive circuit 11GD described in embodiment 1 to the pixel circuit PX5.
  • transistors Tr6 and Tr7 It is preferable to use transistors with high voltage resistance for transistors Tr6 and Tr7. For example, it is preferable to use transistors with thick gate insulating films for transistors Tr6 and Tr7. Specifically, it is preferable to use, for example, transistor MTCK or transistor MTCK2 described in the second embodiment for transistors Tr6 and Tr7.
  • the pixel circuit of the semiconductor device of one embodiment of the present invention is not limited to the configuration of the pixel circuit PX5 shown in FIG. 22A, and the circuit configuration of the pixel circuit PX5 may be changed as appropriate.
  • a capacitance Cs4 may be provided in the pixel circuit PX5 in FIG. 22A.
  • a first terminal of the capacitance Cs4 is electrically connected to the gate of the transistor Tr1 and the wiring GL1, and a second terminal of the capacitance Cs4 is electrically connected to the first terminal of the transistor Tr4, the second terminal of the transistor Tr7, the second terminal of the capacitance Cs1, and the anode of the light-emitting device ED.
  • the transistors Tr1, Tr2, and Tr6 may be transistors having back gates.
  • the pixel circuit PX5A may be configured such that the back gate of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2, and the back gate of the transistor Tr6 is electrically connected to the gate of the transistor Tr6.
  • the transistor MTCK2 having a back gate electrode, as described in the above embodiment, for the transistor Tr1.
  • the semiconductor device 100A shown in Fig. 24 is a cross-sectional view of an example of the configuration of the semiconductor device 100 described in the above-mentioned first embodiment and the like.
  • the semiconductor device 100A has a configuration in which a pixel circuit, a driving circuit, and the like are provided on a substrate 310.
  • a wiring layer 70 is also illustrated in the semiconductor device 100A in Fig. 24, in addition to the element layer 20, the element layer 30, and the element layer 60.
  • the wiring layer 70 is a layer in which wiring is provided.
  • the element layer 20 has, as an example, a substrate 310, on which a transistor 300d is formed.
  • a wiring layer 70 is provided above the transistor 300d, and wiring layer 70 has wiring that electrically connects the transistor 300d, the transistor MTCK, the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B.
  • An element layer 30 and an element layer 60 are provided above the wiring layer 70, and the element layer 30 has, as an example, a transistor MTCK, etc.
  • the element layer 60 has, as an example, a light-emitting device 130 (in FIG. 24, the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B), etc.
  • Transistor 300d can be a transistor included in element layer 20.
  • Transistor MTCK can be a transistor included in element layer 30.
  • Light-emitting device 130 can be a light-emitting device included in element layer 60.
  • the substrate 310 may be a semiconductor substrate (for example, a single crystal substrate made of silicon or germanium).
  • the substrate 310 may be, for example, an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, paper containing a fibrous material, or a base film.
  • the substrate 310 is described as a semiconductor substrate having silicon as a material. Therefore, the transistors included in the element layer 20 may be Si transistors.
  • the transistor 300d has an element isolation layer 312, a conductor 316, an insulator 315, an insulator 317, a semiconductor region 313 formed of a part of the substrate 310, and a low-resistance region 314a and a low-resistance region 314b that function as a source region or a drain region. Therefore, the transistor 300 is a Si transistor.
  • FIG. 24 shows a configuration in which one of the source and drain of the transistor 300d is electrically connected to the conductor 330, the conductor 356, and the conductor 514 described later via the conductor 328 described later, but the electrical connection configuration of the display device of one embodiment of the present invention is not limited to this.
  • the display device of one embodiment of the present invention may have a configuration in which the gate of the transistor 300d is electrically connected to the conductor 514 via the conductor 328, for example.
  • the transistor 300d can be made into a Fin type by, for example, configuring the top surface and the side surface in the channel width direction of the semiconductor region 313 to cover the conductor 316 via the insulator 315 that functions as a gate insulator.
  • the effective channel width can be increased, and the on characteristics of the transistor 300 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, and the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be a planar type instead of a Fin type.
  • the transistor 300 may be either a p-channel type or an n-channel type. Alternatively, multiple transistors 300 may be provided, and both p-channel and n-channel types may be used.
  • the region in which the channel of the semiconductor region 313 is formed, the region nearby, and the low resistance region 314a and low resistance region 314b that become the source region or drain region preferably contain a silicon-based semiconductor, specifically, single crystal silicon.
  • each of the above-mentioned regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may also be used.
  • the transistor 300d may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
  • HEMT High Electron Mobility Transistor
  • the conductor 316 that functions as the gate electrode can be a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron or aluminum.
  • the conductor 316 can be a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • the work function is determined by the material of the conductor, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride as the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum as a laminated material for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • the element isolation layer 312 is provided to isolate multiple transistors formed on the substrate 310 from each other.
  • the element isolation layer can be formed, for example, by using a LOCOS (Local Oxidation of Silicon) method, a STI (Shallow Trench Isolation) method, or a mesa isolation method.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • an insulator 320 and an insulator 322 are stacked in this order from the substrate 310 side.
  • Insulator 320 and insulator 322 may be, for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • the insulator 322 may function as a planarizing film that flattens steps caused by the insulator 320 and the transistor 300 covered by the insulator 322.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method to improve flatness.
  • CMP chemical mechanical polishing
  • a conductor 328 is embedded in the insulator 320 and the insulator 322, and connects to the transistor MTCK and the like that are provided above the insulator 322.
  • the conductor 328 functions as a plug or wiring.
  • the conductor 328 can be made of a material that can be used for the conductor MPG described above.
  • a wiring layer 70 is provided on the transistor 300d.
  • the wiring layer 70 includes, for example, an insulator 324, an insulator 326, a conductor 330, an insulator 350, an insulator 352, an insulator 354, and a conductor 356.
  • Insulators 324 and 326 are stacked in this order on insulator 322 and conductor 328. In addition, openings are formed in insulators 324 and 326 in the areas where they overlap conductor 328. Conductor 330 is embedded in the openings.
  • Insulators 350, 352, and 354 are stacked in this order on insulator 326 and conductor 330. Insulators 350, 352, and 354 have openings in the regions that overlap conductor 330. Conductor 356 is embedded in the openings.
  • the conductor 330 and the conductor 356 function as plugs or wiring that connect to the transistor 300d. Note that the conductor 330 and the conductor 356 can be formed using the same material as the conductor 328 or the conductor 596 described above.
  • the insulators 324 and 350 are made of an insulator having a barrier property against one or more of hydrogen, oxygen, and water, similar to the insulator 592. It is also preferable that the insulators 326, 352, and 354 are made of an insulator having a relatively low dielectric constant, similar to the insulator 594, in order to reduce the parasitic capacitance generated between wirings.
  • the insulators 326, 352, and 354 function as an interlayer insulating film and a planarizing film. It is also preferable that the insulators 326, 352, and 354 include a conductor having a barrier property against one or more of hydrogen, oxygen, and water.
  • tantalum nitride As a conductor having a barrier property against hydrogen, for example, tantalum nitride may be used.
  • tantalum nitride and highly conductive tungsten it is possible to suppress the diffusion of hydrogen from the transistor 300d while maintaining the conductivity of the wiring.
  • the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • an insulator 512 is provided above the insulator 354 and the conductor 356. Furthermore, an insulator IS1 is provided on the insulator 512. Furthermore, a conductor 514 that functions as a plug or wiring is embedded in the insulator IS1 and the insulator 512. This electrically connects one of the source or drain of the transistor MTCK to one of the source or drain of the transistor 300d. Note that, as an example, a material that can be applied to the conductor MPG can be used for the conductor 514.
  • a transistor MTCK is provided on the insulator IS1 and the conductor 514.
  • An insulator 574 is formed on the transistor MTCK, and an insulator 581 is formed on the insulator 574.
  • a conductor MPG that functions as a plug or wiring is embedded in the insulator IS3, the insulator 574, and the insulator 581. Note that the second embodiment can be referred to for the insulators, conductors, and semiconductors around the transistor MTCK.
  • An insulator IS3 is formed above the transistor MTCK.
  • an insulator 574 and an insulator 581 are stacked in this order on the insulator IS3.
  • the insulator 574 preferably has a function of suppressing the diffusion of impurities such as water and hydrogen (e.g., hydrogen atoms and/or hydrogen molecules).
  • the insulator 574 preferably functions as a barrier insulating film that suppresses the impurities from entering the transistor MTCK.
  • the insulator 574 also preferably has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules).
  • the insulator 574 preferably has lower oxygen permeability than the insulators IS2 and IS3.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen. Therefore, the insulator 574 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O, NO, and NO 2 ), and copper atoms (through which the above impurities are unlikely to permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (through which the above oxygen is unlikely to permeate).
  • oxygen e.g., oxygen atoms and/or oxygen molecules
  • Insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, insulators containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum, used in a single layer or in a multilayer.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxynitride, and silicon nitride.
  • the insulator 574 it is preferable to use aluminum oxide or silicon nitride for the insulator 574. This can prevent impurities such as water and hydrogen from diffusing from above the insulator 574 to the transistor MTCK. Alternatively, it can prevent oxygen contained in the insulator IS3, etc. from diffusing above the insulator 574.
  • the insulator 581 is a film that functions as an interlayer film, and preferably has a lower dielectric constant than the insulator 574.
  • the relative dielectric constant of the insulator 581 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 581 is preferably 0.7 times or less the relative dielectric constant of the insulator 574, and more preferably 0.6 times or less.
  • the insulator 581 has a reduced concentration of impurities such as water and hydrogen in the film.
  • impurities such as water and hydrogen in the film.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used for the insulator 581.
  • silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies can be used for the insulator 581.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • a resin can be used for the insulator 581.
  • the material that can be used for the insulator 581 may be an appropriate combination of the above-mentioned materials.
  • Insulators 592 and 594 are layered in this order on insulators 574 and 581.
  • an insulating film (referred to as a barrier insulating film) having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 310 and the transistor MTCK to a region above the insulator 592 (for example, a region where the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B are provided). Therefore, it is preferable to use an insulating material for the insulator 592 that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (the impurities are unlikely to permeate through the insulating material).
  • an insulating material for the insulator 592 that has a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, and NO 2 ), and copper atoms (the oxygen is unlikely to permeate through the insulating material).
  • an insulating material that has a function of suppressing the diffusion of oxygen for example, one or both of oxygen atoms and oxygen molecules.
  • An example of a film that has barrier properties against hydrogen is silicon nitride formed by the CVD method.
  • the amount of desorption of hydrogen can be analyzed, for example, by thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of desorption of hydrogen from the insulator 324 may be 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less, calculated per area of the insulator 324, when the film surface temperature is in the range of 50° C. to 500° C., as calculated in terms of hydrogen atoms , in TDS .
  • insulator 594 is preferably an interlayer film with a low dielectric constant. For this reason, materials that can be used for insulator 581 can be used for insulator 594.
  • the insulator 594 has a lower dielectric constant than the insulator 592.
  • the relative dielectric constant of the insulator 594 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 594 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of the insulator 592.
  • a conductor MPG that functions as a plug or wiring is embedded in the insulator GI1 and the insulator IS3, and a conductor 596 that functions as a plug or wiring is embedded in the insulator 592 and the insulator 594.
  • the conductor MPG and the conductor 596 are electrically connected to a light-emitting device or the like that is provided above the insulator 594.
  • the same reference numeral may be given to multiple structures.
  • the wiring and the plug that connects to the wiring may be one body. That is, there are cases where a part of the conductor functions as the wiring, and cases where a part of the conductor functions as the plug.
  • the materials for each plug and wiring can be one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials, either in a single layer or in a laminated form. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and tungsten is preferably used. Alternatively, it is preferable to form the wiring from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material, the wiring resistance can be reduced.
  • Insulator 598 and insulator 599 are formed in sequence on insulator 594 and conductor 596.
  • the insulator 598 is an insulator having barrier properties against one or more selected from hydrogen, oxygen, and water, similar to the insulator 592.
  • the insulator 599 is an insulator having a relatively low dielectric constant, similar to the insulator 594, in order to reduce the parasitic capacitance that occurs between wirings.
  • the insulator 599 functions as an interlayer insulating film and a planarizing film.
  • the light-emitting device 130 and the connection portion 140 are formed on the insulator 599.
  • connection portion 140 may be called a cathode contact portion, and is electrically connected to the cathode electrodes of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B.
  • the connection portion 140 has one or more conductors selected from the conductors 112a to 112c described below, at least one conductor from the conductors 126a to 126c described below, one or more conductors selected from the conductors 129a to 129c described below, a common layer 114 described below, and a common electrode 115 described below.
  • connection portion 140 may be provided so as to surround the four sides of the display portion in a plan view, or may be provided within the display portion (e.g., between adjacent light-emitting devices 130) (not shown).
  • Light-emitting device 130R has conductor 112a, conductor 126a on conductor 112a, and conductor 129a on conductor 126a. Conductors 112a, 126a, and 129a can all be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130G has conductor 112b, conductor 126b on conductor 112b, and conductor 129b on conductor 126b. As with light-emitting device 130R, conductors 112b, 126b, and conductor 129b can all be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130B has conductor 112c, conductor 126c on conductor 112c, and conductor 129c on conductor 126c. As with light-emitting device 130R and light-emitting device 130G, conductor 112c, conductor 126c, and conductor 129c may all be referred to as pixel electrodes, or some of them may be referred to as pixel electrodes.
  • the conductors 112a to 112c and the conductors 126a to 126c may be, for example, a conductive layer that functions as a reflective electrode.
  • a conductor with high reflectivity to visible light for example, silver, aluminum, or an alloy film of silver (Ag), palladium (Pd), and copper (Cu) (Ag-Pd-Cu (APC) film) may be applied.
  • the conductors 112a to 112c and the conductors 126a to 126c may be, for example, a laminated film of aluminum sandwiched between a pair of titanium films (a laminated film in the order of Ti, Al, and Ti), or a laminated film of silver sandwiched between a pair of indium tin oxide films (a laminated film in the order of ITO, Ag, and ITO).
  • a conductive layer functioning as a reflective electrode may be used for the conductors 112a to 112c, and a conductor having high light-transmitting properties may be used for the conductors 126a to 126c.
  • Examples of conductors having high light-transmitting properties include an alloy of silver and magnesium, and indium tin oxide (sometimes referred to as ITO).
  • the conductors 129a to 129c can be, for example, a conductive layer that functions as a transparent electrode.
  • the conductive layer that functions as a transparent electrode can be, for example, the above-mentioned conductor with high light-transmitting properties.
  • microcavity structure (microresonator structure) may be provided in the light-emitting device 130, which will be described in detail later.
  • a microcavity structure refers to a structure in which the distance between the bottom surface of the light-emitting layer and the top surface of the lower electrode is set to a thickness that corresponds to the wavelength of the color of light emitted by the light-emitting layer.
  • the microcavity structure refers to a structure in which the optical distance between the lower electrode and the light-emitting layer is adjusted to (2n-1) ⁇ /4 (where n is a natural number equal to or greater than 1, and ⁇ is the wavelength of the light emission to be amplified).
  • n a natural number equal to or greater than 1
  • ⁇ the wavelength of the light emission to be amplified.
  • the conductor 112a is connected to the conductor 596 embedded in the insulator 594 through an opening provided in the insulator 599.
  • the end of the conductor 126a is located outside the end of the conductor 112a.
  • the end of the conductor 126a and the end of the conductor 129a are aligned or approximately aligned.
  • the conductors 112b, 126b, and 129b in the light-emitting device 130G, and the conductors 112c, 126c, and 129c in the light-emitting device 130B are similar to the conductors 112a, 126a, and 129a in the light-emitting device 130R, and therefore will not be described in detail.
  • Conditions are formed in conductor 112a, conductor 112b, and conductor 112c so as to cover the openings provided in insulator 599.
  • Layer 128 is embedded in the depressions.
  • the layer 128 has a function of planarizing the recesses of the conductors 112a to 112c.
  • Conductors 126a to 126c that are electrically connected to the conductors 112a to 112c are provided on the conductors 112a to 112c and on the layer 128. Therefore, the regions that overlap with the recesses of the conductors 112a to 112c can also be used as light-emitting regions, and the aperture ratio of the pixel can be increased.
  • Layer 128 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate for layer 128.
  • layer 128 is preferably formed using an insulating material.
  • an insulating layer containing an organic material can be suitably used.
  • acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins can be applied to layer 128.
  • a photosensitive resin can be used for layer 128. Examples of photosensitive resins include positive-type materials and negative-type materials.
  • layer 128 By using a photosensitive resin, layer 128 can be manufactured by only the steps of exposure and development, and the influence of dry etching or wet etching on the surfaces of conductors 112a, 112b, and 112c can be reduced. In addition, by forming layer 128 using a negative photosensitive resin, layer 128 can sometimes be formed using the same photomask (exposure mask) as the photomask used to form the opening in insulator 599.
  • FIG. 24 shows an example in which the top surface of layer 128 has a flat portion
  • the shape of layer 128 is not particularly limited.
  • the top surface of layer 128 may have a shape that has a concave curved surface at the center and its vicinity in a cross-sectional view.
  • layer 128 may have a shape that has a convex curved surface at the center and its vicinity in a cross-sectional view.
  • layer 128 may have a shape that has a concave curved surface and a convex curved surface at the center and its vicinity.
  • Light-emitting device 130R has a first layer 113a, a common layer 114 on the first layer 113a, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130G has a second layer 113b, a common layer 114 on the second layer 113b, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130B has a third layer 113c, a common layer 114 on the third layer 113c, and a common electrode 115 on the common layer 114.
  • the first layer 113a is formed so as to cover the upper and side surfaces of the conductor 126a and the upper and side surfaces of the conductor 129a.
  • the second layer 113b is formed so as to cover the upper and side surfaces of the conductor 126b and the upper and side surfaces of the conductor 129b.
  • the third layer 113c is formed so as to cover the upper and side surfaces of the conductor 126c and the upper and side surfaces of the conductor 129c.
  • the entire area in which the conductors 126a, 126b, and 126c are provided can be used as the light-emitting area of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B, thereby increasing the aperture ratio of the pixel.
  • first layer 113a and common layer 114 can be collectively referred to as the EL layer.
  • second layer 113b and common layer 114 can be collectively referred to as the EL layer.
  • third layer 113c and common layer 114 can be collectively referred to as the EL layer.
  • the configuration of the light-emitting device of this embodiment may be a single structure or a tandem structure.
  • the first layer 113a, the second layer 113b, and the third layer 113c are processed into an island shape by photolithography. Therefore, the angle between the top surface and the side surface of each of the first layer 113a, the second layer 113b, and the third layer 113c is close to 90 degrees at the end.
  • an organic film formed using FMM Fine Metal Mask
  • the top surface is formed in a slope shape over a range of 1 ⁇ m to 10 ⁇ m, for example, making it difficult to distinguish between the top surface and the side surface.
  • the first layer 113a, the second layer 113b, and the third layer 113c have a clear distinction between the top and side surfaces.
  • one side surface of the first layer 113a and one side surface of the second layer 113b are arranged opposite each other. This is the same for any combination of the first layer 113a, the second layer 113b, and the third layer 113c.
  • the first layer 113a, the second layer 113b, and the third layer 113c each have at least a light-emitting layer.
  • the first layer 113a has a light-emitting layer that emits red light
  • the second layer 113b has a light-emitting layer that emits green light
  • the third layer 113c has a light-emitting layer that emits blue light.
  • each light-emitting layer can be of a color other than cyan, magenta, yellow, or white.
  • the first layer 113a, the second layer 113b, and the third layer 113c preferably have a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer.
  • the surfaces of the first layer 113a, the second layer 113b, and the third layer 113c may be exposed during the manufacturing process of the display device, so by providing the carrier transport layer on the light-emitting layer, it is possible to prevent the light-emitting layer from being exposed to the outermost surface and reduce damage to the light-emitting layer. This can improve the reliability of the light-emitting device.
  • the common layer 114 has, for example, an electron injection layer or a hole injection layer.
  • the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or a hole transport layer and a hole injection layer stacked together.
  • the common layer 114 is shared by the light-emitting devices 130R, 130G, and 130B.
  • the common electrode 115 is shared by the light-emitting devices 130R, 130G, and 130B. As shown in FIG. 24, the common electrode 115 shared by the multiple light-emitting devices is electrically connected to a conductor included in the connection portion 140.
  • the insulator 125 preferably has a function as a barrier insulating layer against water and/or oxygen.
  • the insulator 125 preferably has a function of suppressing the diffusion of water and/or oxygen.
  • the insulator 125 preferably has a function of capturing or fixing (also called gettering) water and/or oxygen.
  • the insulator 125 has a function as a barrier insulating layer or a gettering function, it is possible to suppress the intrusion of impurities (typically, water and/or oxygen) that may diffuse from the outside into each light-emitting device. With this configuration, a highly reliable light-emitting device and further a highly reliable display panel can be provided.
  • the insulator 125 has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulator 125 and causing deterioration of the EL layer. Furthermore, by lowering the impurity concentration in the insulator 125, it is possible to improve the barrier properties against water and/or oxygen. For example, it is desirable that the insulator 125 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, or preferably both.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • the viscosity of the material of the insulator 127 may be 1 cP or more and 1500 cP or less, and preferably 1 cP or more and 12 cP or less. By setting the viscosity of the material of the insulator 127 within the above range, the insulator 127 having a tapered shape, which will be described later, can be formed relatively easily.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to all acrylic polymers in a broad sense.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface.
  • the structure it is preferable for the structure to have a region in which the angle between the inclined side and the substrate surface (also called the taper angle) is less than 90°.
  • the organic material that can be used for the insulator 127 is not limited to the above.
  • the insulator 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins.
  • the insulator 127 may be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • the insulator 127 may be made of a photoresist as a photosensitive resin.
  • the photosensitive resin may be a positive material or a negative material.
  • the insulator 127 may be made of a material that absorbs visible light. By having the insulator 127 absorb the light emitted from the light-emitting device, it is possible to suppress leakage of light from the light-emitting device to an adjacent light-emitting device via the insulator 127 (stray light). This makes it possible to improve the display quality of the display panel. In addition, since the display quality can be improved without using a polarizing plate in the display panel, it is possible to make the display panel lighter and thinner.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, resin materials with light absorbing properties (e.g., polyimide), and resin materials that can be used in color filters (color filter materials).
  • resin materials with light absorbing properties e.g., polyimide
  • color filter materials resin materials that can be used in color filters
  • by mixing three or more colors of color filter materials it is possible to create a resin layer that is black or close to black.
  • the insulator 127 can be formed using a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, or knife coating.
  • a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, or knife coating.
  • the insulator 127 is formed at a temperature lower than the heat resistance temperature of the EL layer.
  • the substrate temperature when forming the insulator 127 is typically 200°C or less, preferably 180°C or less, more preferably 160°C or less, more preferably 150°C or less, and more preferably 140°C or less.
  • the structure of the insulator 127 etc. will be explained using the structure of the insulator 127 between the light-emitting device 130R and the light-emitting device 130G as an example. The same can be said about the insulator 127 between the light-emitting device 130G and the light-emitting device 130B, and the insulator 127 between the light-emitting device 130B and the light-emitting device 130R.
  • the end of the insulator 127 on the second layer 113b may be used as an example below, but the same can be said about the end of the insulator 127 on the first layer 113a and the end of the insulator 127 on the third layer 113c.
  • Insulator 127 preferably has a tapered shape with a taper angle ⁇ 1 on the side in a cross-sectional view of the display device.
  • Taper angle ⁇ 1 is the angle between the side of insulator 127 and the substrate surface.
  • it is not limited to the substrate surface, and may be the angle between the top surface of the flat portion of insulator 125 or the top surface of the flat portion of second layer 113b and the side of insulator 127.
  • the side of insulator 125 and the side of mask layer 118a may also be tapered.
  • the taper angle ⁇ 1 of the insulator 127 is less than 90°, preferably 60° or less, and more preferably 45° or less.
  • the upper surface of the insulator 127 preferably has a convex curved shape.
  • the convex curved shape of the upper surface of the insulator 127 preferably bulges gently toward the center.
  • the convex portion at the center of the upper surface of the insulator 127 preferably has a shape that smoothly connects to the tapered portion at the side end.
  • the insulator 127 is also formed in the region between the two EL layers (e.g., the region between the first layer 113a and the second layer 113b). At this time, a part of the insulator 127 is disposed in a position sandwiched between a side edge of one EL layer (e.g., the first layer 113a) and a side edge of the other EL layer (e.g., the second layer 113b).
  • one end of the insulator 127 overlaps with the conductor 126a that functions as a pixel electrode, and the other end of the insulator 127 overlaps with the conductor 126b that functions as a pixel electrode.
  • the end of the insulator 127 can be formed on a roughly flat region of the first layer 113a (second layer 113b). Therefore, it becomes relatively easy to process the tapered shape of the insulator 127 as described above.
  • the insulator 127 As described above, by providing the insulator 127, etc., it is possible to prevent the formation of discontinuities and locally thin areas in the common layer 114 and common electrode 115 from the roughly flat area of the first layer 113a to the roughly flat area of the second layer 113b. This makes it possible to prevent connection failures caused by discontinuities and increases in electrical resistance caused by locally thin areas in the common layer 114 and common electrode 115 between the light-emitting devices.
  • the display device of this embodiment can narrow the distance between light-emitting devices.
  • the distance between light-emitting devices, between EL layers, or between pixel electrodes can be less than 10 ⁇ m, 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less.
  • the display device of this embodiment has an area where the distance between two adjacent island-shaped EL layers is 1 ⁇ m or less, preferably an area where the distance is 0.5 ⁇ m (500 nm) or less, and more preferably an area where the distance is 100 nm or less. In this way, by narrowing the distance between each light-emitting device, a display device with high definition and large aperture ratio can be provided.
  • a protective layer 131 is provided on the light-emitting device 130.
  • the protective layer 131 is a film that functions as a passivation film that protects the light-emitting device 130.
  • impurities such as water and oxygen
  • aluminum oxide, silicon nitride, or silicon oxynitride can be used for the protective layer 131.
  • the protective layer 131 and the substrate 110 are bonded via an adhesive layer 107.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting device.
  • the space between the substrate 310 and the substrate 110 is filled with an adhesive layer 107, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied.
  • the adhesive layer 107 may be provided so as not to overlap with the light-emitting device.
  • the space may also be filled with a resin different from the adhesive layer 107 provided in a frame shape.
  • various types of curing adhesives can be used, such as ultraviolet-curing photocuring adhesives, reaction-curing adhesives, heat-curing adhesives, and anaerobic adhesives.
  • these adhesives include epoxy resins, acrylic resins, silicone resins, phenolic resins, polyimide resins, imide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, and EVA (ethylene vinyl acetate) resins.
  • epoxy resins with low moisture permeability are preferred.
  • Two-part mixed resins may also be used.
  • An adhesive sheet may also be used.
  • the semiconductor device 100A is a top emission type. Light emitted by the light emitting device is emitted towards the substrate 110. For this reason, it is preferable to use a material that is highly transparent to visible light for the substrate 110. For example, a substrate that is highly transparent to visible light may be selected for the substrate 110 from among the substrates that can be used for the substrate 310.
  • the pixel electrode contains a material that reflects visible light
  • the opposing electrode (common electrode 115) contains a material that transmits visible light.
  • the display device of one embodiment of the present invention may be a bottom emission type in which light emitted from the light-emitting device is emitted toward the substrate 310, rather than a top emission type.
  • a substrate that has high transparency to visible light may be selected as the substrate 310.
  • the element layer 30 of the semiconductor device 100A in FIG. 24 includes a transistor MTCK, but a display device according to one embodiment of the present invention may use a transistor MTCK2 instead of the transistor MTCK, as in the semiconductor device 100B shown in FIG. 26.
  • conductors MPGa, MPGb, MPGc, and conductor 597 functioning as plugs or wiring to electrically connect the transistor MTCK2 and the transistor 300d are embedded in the insulator around the transistor MTCK2.
  • conductor MPGa is embedded in the insulator IS1
  • conductors MPGb and MPGc are embedded in the insulator GI1
  • conductor 597 is embedded in the insulators 592 and 594.
  • the transistor 300d and the transistor MTCK2 are electrically connected via the conductors 328, 330, 356, conductor MPGa, conductor MPGb, conductor 597, and conductor MPGc.
  • materials that can be used for the conductor MPG can be used for the conductor MPGa to the conductor MPGc.
  • materials that can be used for the conductor 596 can be used for the conductor 597.
  • the element layer 30 of the semiconductor device 100A in FIG. 24 is configured so that the transistor MTCK is included in one layer, but the display device of one embodiment of the present invention may be configured as in the semiconductor device 100C shown in FIG. 27, in which element layers 30_1 and 30_2 corresponding to multiple element layers 30 are provided, and each of the multiple element layers 30 includes a transistor MTCK.
  • the semiconductor device 100C in FIG. 27 shows only element layers 30_1, 30_2, and element layer 60, omitting element layer 20, etc., but it is assumed that a wiring layer 70 and element layer 20 are provided below element layer 30_1.
  • the element layer 30 of the semiconductor device 100A in FIG. 24 can be configured to be provided in multiple layers.
  • the semiconductor device 100D_1 can be configured to have an element layer 30_1 including a transistor MTCK2 provided above the element layer 20, and an element layer 30_2 including a transistor MTCK sandwiched between the wiring layer 70.
  • the semiconductor device 100D_1 in FIG. 28 shows only the element layers 30_1, 30_2, and element layer 20, with the element layer 60 and the like omitted, but it is assumed that the element layer 60 is provided above the element layer 30_2.
  • the configuration of FIG. 28 can increase the density of transistors per unit area. This can improve the display quality of the semiconductor device 100. Furthermore, element layers having transistors with different transistor shapes can be stacked using element layers 30_1 and 30_2. Furthermore, element layers having transistors with different transistor sizes, such as the channel length and channel width, can be stacked using element layers 30_1 and 30_2.
  • the element layer 30_1 is an element layer having a transistor that functions as a switch among the transistors in the pixel circuit
  • the element layer 30_2 is a transistor that passes a current to a light-emitting device among the transistors in the pixel circuit.
  • the transistor MTCK in the element layer 30_2 has a conductor that functions as one of the source electrode or drain electrode arranged on the side where the element layer 30_1 is provided (lower layer side), and a conductor that functions as the other of the source electrode or drain electrode arranged on the side where the element layer 60 (not shown) is provided (upper layer side). This makes it easier to make electrical connections between the elements in the display unit.
  • the element layer 30 of the semiconductor device 100A in FIG. 24 may be configured as in the semiconductor device 100D_2 shown in FIG. 29, in which an element layer 30_2 including a transistor MTCK is provided above the element layer 20, and an element layer 30_1 including a transistor MTCK2 is provided with a wiring layer 70 in between.
  • the semiconductor device 100D_2 in FIG. 29 shows only the element layers 30_1, 30_2, and element layer 20 with the element layer 60 and the like omitted, but it is assumed that the element layer 60 is provided above the element layer 30_1.
  • the configuration of FIG. 29 can increase the density of transistors per unit area. This can improve the display quality of the semiconductor device 100D_2. Furthermore, element layers having transistors with different transistor shapes can be stacked using the element layer 30_1 and the element layer 30_2. Furthermore, element layers having transistors with different transistor sizes, such as the channel length and channel width, can be stacked using the element layer 30_1 and the element layer 30_2.
  • element layer 30_1 is a transistor (drive transistor) that passes current through a light-emitting device among the transistors in the pixel circuit
  • element layer 30_2 is an element layer that has a transistor (switching transistor) that functions as a switch among the transistors in the pixel circuit.
  • transistor MTCK2 in element layer 30_1 is disposed on the side (upper layer) where element layer 60 (not shown) is provided. This makes it easier to establish electrical connection between elements in the display section.
  • the wiring layer 70 is provided between the element layer 30_1 and the element layer 30_2. With this configuration, clock signals and power supply potentials supplied to the element layer 30_1 and the element layer 30_2 above and below the wiring layer 70 can be supplied via common wiring, etc.
  • the element layer 30_1 and the element layer 30_2 of the semiconductor device 100D_1 in FIG. 28 may be configured as in the semiconductor device 100D_3 shown in FIG. 30, in which a wiring layer 70_1 is provided above the element layer 30_1 and a wiring layer 70_2 is provided above the element layer 30_2.
  • a wiring layer 70_1 is provided above the element layer 30_1
  • a wiring layer 70_2 is provided above the element layer 30_2.
  • the transistors in element layer 30_1 and element layer 30_2 may have the same structure, but may be transistors in the same element layer or transistors with different structures depending on the circuit configuration.
  • the transistor MTCK shown in FIGS. 12A to 12C can be formed simultaneously with the transistor MTCK2 shown in FIGS. 13A to 13C.
  • the transistor MTCK1 shown in FIGS. 31A to 31D is a modified version of the transistor MTCK shown in FIGS. 12A to 12C, and does not include the insulator GI2 as a gate insulating film, and has a thinner gate insulating film than the transistor MTCK2. For this reason, the transistor MTCK1 can be said to have a high driving frequency.
  • the transistor MTCK3 is a modified version of the transistor MTCK2 shown in FIGS. 13A to 13C, and includes the insulator GI1 and the insulator GI4, and has a thicker gate insulating film than the transistor MTCK2. For this reason, the transistor MTCK3 can be said to have a high resistance to voltage.
  • the conductor ME3 is not formed, and the insulator IS3 is formed on the insulator GI1.
  • an opening is formed in the region of the insulator IS3 that overlaps with the conductor ME1 and the semiconductor SC1, and the insulator GI4 and the conductor ME4 are formed in this order in the opening.
  • a planarization process such as a CMP method is performed, and the insulator IS3 is polished until it is exposed, thereby completing the manufacturing process.
  • the transistor MTCK1 shown in Figures 31A to 31D can be manufactured, for example, by forming a conductor ME3 on the insulator GI1 without forming the insulator GI2 during the manufacturing process of the transistor MTCK.
  • the insulating film GI4 is an insulator that functions as part of the gate insulating film of the transistor MTCK3.
  • the insulating film GI4 can be made of a material that can be used for the insulator GI1 or the insulator GI2. Since the insulator GI4 is formed on the side of the opening of the insulator IS3, it is preferable to use the ALD method, which has high coverage, as a method for forming the insulator GI4.
  • the insulator GI4 functions as a film that prevents impurities such as oxygen contained in the insulator IS3 from diffusing into the conductor ME4, which would cause the conductor ME4 to be oxidized.
  • the insulator GI4 functions as a barrier insulating film. Note that if there is no need to prevent the diffusion of impurities from the insulator IS3 to the conductor ME4, the insulator GI4 does not need to be provided in the transistor MTCK3.
  • the conductor ME4 functions as the gate electrode of the transistor MTCK3. Therefore, the conductor ME4 can be made of a material that can be used for the conductor ME3.
  • FIG. 32 describes a configuration example different from that of the semiconductor device 100A of FIG. 24.
  • the semiconductor device 100DR shown in FIG. 32 is a modified example of the semiconductor device 100A, and the configuration of the transistors provided on the substrate 310 is different from that of the semiconductor device 100A.
  • the semiconductor device 100DR is configured such that a pixel circuit, a drive circuit, etc. are provided on the substrate 310.
  • a region DRV in which the drive circuit is provided, and a region DIS in which the pixel circuit is provided are illustrated.
  • the transistors MTCK1 and MTCK3 described in FIG. 31A to FIG. 31D are formed on the substrate 310.
  • the description of the light-emitting devices 130 in FIG. 24 can be referred to.
  • An insulator 574 is formed on transistor MTCK1 and transistor MTCK3, and an insulator 581 is formed on insulator 574. Openings are provided in insulator IS3, insulator 574, and insulator 581, and conductor MPG is embedded in the openings. Note that insulator 574 and insulator 581 will be described later. Also, for conductor MPG, the description of conductor MPG in FIG. 24 can be referred to.
  • Insulator 592, insulator 594, and conductor 596 are formed on insulator 581 and conductor MPG. Note that for insulator 592, insulator 594, and conductor 596, the description of insulator 592, insulator 594, and conductor 596 in FIG. 24 can be referred to.
  • the region DRV in which the drive circuit is provided and the region DIS in which the pixel circuit is provided can be arranged in the same element layer.
  • the drive circuit 11GD is provided in the element layer 30_1 or the element layer 30_2, it is preferable to provide the drive circuit 11GD and the pixel circuit PX in the same layer.
  • the configuration of the transistor 300d of the semiconductor device 100B in FIG. 26 may be changed to the configuration of the transistor MTCK.
  • the semiconductor device 100E shown in FIG. 33 is a modified example of the semiconductor device 100B in FIG. 26.
  • the element layer 20A of the semiconductor device 100E has a configuration including the transistor MTCK.
  • the configuration of the transistor 300d of the semiconductor device 100A in FIG. 24 may be, for example, a transistor including low-temperature polysilicon in the channel formation region (hereinafter referred to as an LTPS transistor).
  • the semiconductor device 100F shown in FIG. 34 is a modified example of the semiconductor device 100A in FIG. 24.
  • the element layer 20B of the semiconductor device 100F has the configuration of a transistor 300LT, which is an LTPS transistor.
  • the transistor 300LT is provided on a substrate 310.
  • the transistor 300LT has an insulator 361, an insulator 362, an insulator 363, an insulator 364, a conductor 366, a conductor 367, a low-resistance region 368p, a semiconductor region 368i, and a conductor 369.
  • the same hatching pattern is applied to a plurality of layers obtained by processing the same conductive film.
  • the low-resistance region 368p and the semiconductor region 368i are collectively referred to as the semiconductor layer 368.
  • the transistor 300LT can be made into an LTPS transistor.
  • the LTPS transistor has high field-effect mobility and good frequency characteristics.
  • the conductor 367 functions as a first gate (sometimes referred to as one of the gate and backgate) of the transistor 300LT.
  • the conductor 366 functions as a second gate (sometimes referred to as the other of the gate and backgate) of the transistor 300LT.
  • One of the pair of low-resistance regions 368p of the semiconductor layer 368 functions as one of the source and drain of the transistor 300LT, and the other of the pair of low-resistance regions 368p of the semiconductor layer 368 functions as the other of the source and drain of the transistor 300LT.
  • the insulator 363 functions as a first gate insulating film of the transistor 300LT, and the insulator 362 functions as a second gate insulating film of the transistor 300LT.
  • an insulator 361 is formed on a substrate 310.
  • a conductor 366 is formed in a partial region on the insulator 361.
  • An insulator 362 is formed to cover the insulator 361 and the conductor 366.
  • a semiconductor layer 368 is formed to overlap the conductor 366 and the insulator 362 and in a partial region on the insulator 362.
  • An insulator 363 is formed to cover the insulator 362 and the semiconductor layer 368.
  • a conductor 367 is formed to overlap the conductor 366, the insulator 362, the semiconductor layer 368, and the insulator 363 and in a partial region on the insulator 363.
  • An insulator 364 is formed in order to cover the insulator 363 and the conductor 367.
  • an opening is provided in the region of the insulator 363 and the insulator 364 that overlap the low resistance region 368p, and a conductor 369 is formed on the insulator 364 so as to fill the opening.
  • Insulators 361, 362, 363, and 364 may be made of, for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride.
  • a barrier insulating film for the insulator 361 that prevents the diffusion of impurities (e.g., metal ions, metal atoms, oxygen atoms, oxygen molecules, hydrogen atoms, hydrogen molecules, and water molecules) from the region below the insulator 361 (e.g., the substrate 310).
  • impurities e.g., metal ions, metal atoms, oxygen atoms, oxygen molecules, hydrogen atoms, hydrogen molecules, and water molecules
  • the low-resistance region 368p is a region that contains an impurity element.
  • the transistor 300LT is an n-channel type, phosphorus or arsenic may be added to the low-resistance region 368p.
  • the transistor 300LT is a p-channel type, boron or aluminum may be added to the low-resistance region 368p.
  • the above-mentioned impurities may be added to the semiconductor region 368i in order to control the threshold voltage of the transistor 300.
  • the transistor 300LT may be either a p-channel type or an n-channel type. Alternatively, multiple transistors 300LT may be provided in the element layer 20B, and both p-channel and n-channel types may be used.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten can be used.
  • an alloy mainly composed of two or more of the above-mentioned metals can be used.
  • a conductive material having light transmitting properties such as indium oxide, indium tin oxide (ITO), indium oxide containing tungsten, indium zinc oxide containing tungsten, indium oxide containing titanium, ITO containing titanium, indium zinc oxide, zinc oxide (ZnO), ZnO containing gallium, or indium tin oxide containing silicon can be used.
  • a semiconductor for example, polycrystalline silicon or an oxide semiconductor
  • a silicide for example, nickel silicide
  • a film containing graphene can be used for the conductor 366 and the conductor 367.
  • the film containing graphene can be formed, for example, by reducing a film containing graphene oxide.
  • the film may be formed using a conductive paste (e.g., a conductive paste containing silver, carbon, or copper) or a conductive polymer (e.g., polythiophene).
  • a conductive paste is inexpensive and is preferable.
  • a conductive polymer is easy to apply and is preferable.
  • one or both of the conductors 366 and 367 can be used as a single layer structure containing the above material, or a structure (laminate structure) in which two or more materials selected from the above materials are layered.
  • the conductor 369 functions as a wiring electrically connected to the low resistance region 368p of the transistor 300LT.
  • the conductor 369 functions as a source or drain in the transistor 300LT.
  • the conductor 369 can be made of a material that can be used for the conductors 366 and 367.
  • a conductor 329 that functions as a plug or wiring is embedded in the insulator 320. This allows the transistor 300LT and the transistor MTCK to be electrically connected. Note that the conductor 329 can be made of a material that can be used for the conductor 330.
  • the display device of one embodiment of the present invention is not limited to the configuration of the semiconductor device 100A in FIG. 24, the semiconductor device 100B in FIG. 26, the semiconductor device 100C in FIG. 27, the semiconductor device 100DR in FIG. 32, the semiconductor device 100E in FIG. 33, and the semiconductor device 100F in FIG. 34.
  • the display device of one embodiment of the present invention may have the configuration of the display device described above with appropriate modifications.
  • a display device may have a configuration in which multiple substrates are bonded together. Specifically, for example, a first substrate on which element layer 60 and element layer 30 are provided and a second substrate on which element layer 20 is provided may be bonded onto the second substrate using a Cu-Cu (copper-copper) direct bonding technique or the like (not shown).
  • Cu-Cu copper-copper
  • the semiconductor device 100A shown in Fig. 24 may be provided with a panel having a touch sensor function (sometimes referred to as a touch panel).
  • the semiconductor device 100G shown in Fig. 35 has a resin layer 147, an insulator 103, a conductor 104, an insulator 105, and a conductor 106 formed in this order on a protective layer 131.
  • the layer 91 on which the resin layer 147, the insulator 103, the conductor 104, the insulator 105, and the conductor 106 are formed is a functional layer that functions as a touch sensor.
  • the resin layer 147 preferably contains an organic insulating material.
  • organic insulating materials include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, and precursors of these resins.
  • the insulator 103 preferably contains an inorganic insulating material.
  • inorganic insulating materials include oxides or nitrides such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, and hafnium oxide.
  • the conductors 104 and 106 function as electrodes of a touch sensor.
  • a pulse potential may be applied to one of the conductors 104 and 106, and an analog-to-digital (A-D) conversion circuit or a detection circuit such as a sense amplifier may be electrically connected to the other.
  • A-D analog-to-digital
  • a detection circuit such as a sense amplifier
  • a capacitance is formed between the conductors 104 and 106.
  • the capacitance changes (specifically, the capacitance becomes smaller). This change in capacitance appears as a change in the amplitude of the signal generated at one of the conductors 104 and 106 when a pulse potential is applied to the other. This makes it possible to detect contact and proximity of a finger or the like.
  • the insulator 105 may be, for example, an inorganic insulating film or an organic insulating film.
  • the insulator 105 may be, for example, a resin such as an acrylic resin or an epoxy resin.
  • the insulator 105 may be, for example, an inorganic insulating material such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or aluminum oxide.
  • the insulator 105 may have a single-layer structure or a laminated structure.
  • FIG. 35 shows a configuration in which the touch sensor electrode is provided above the light-emitting device 130
  • the touch sensor may be provided in the same layer as the light-emitting device 130 (not shown).
  • the touch sensor can be provided in the same layer as the light-emitting device 130 by forming the touch sensor simultaneously with the light-emitting device 130.
  • the semiconductor device 100A shown in FIG. 24 may include a color layer (color filter).
  • the semiconductor device 100H shown in FIG. 36 includes a color layer 166R, a color layer 166G, and a color layer 166B between the adhesive layer 107 and the substrate 110.
  • the color layer 166R, the color layer 166G, and the color layer 166B can be formed on the substrate 110, for example.
  • the light-emitting device 130R has a light-emitting layer that emits red (R)
  • the light-emitting device 130G has a light-emitting layer that emits green (G)
  • the light-emitting device 130B has a light-emitting layer that emits blue (B)
  • the color layer 166R is red
  • the color layer 166G is green
  • the color layer 166B is blue.
  • the layer 92 in which the color layer 166R, the color layer 166G, and the color layer 166B are formed is a functional layer that functions as a color filter.
  • black matrices may be provided between colored layer 166R and colored layer 166G, between colored layer 166G and colored layer 166B, and between colored layer 166G and colored layer 166B.
  • black matrices may be provided between colored layer 166R and colored layer 166G, between colored layer 166G and colored layer 166B, and between colored layer 166G and colored layer 166B.
  • a display device By applying one of the configuration examples described above to a display device, it may be possible to realize a display device with high resolution and high definition. Specifically, it may be possible to realize a display device with a resolution of, for example, HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • HD 1280 x 720 pixels
  • FHD (1920 x 1080 pixels
  • WQHD 2560 x 1440 pixels
  • WQXGA 2560 x 1600 pixels
  • 4K 3840 x 2160 pixels
  • 8K 8K
  • a display device with a resolution of, for example, 100 ppi or more, 300 ppi or more, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, 5000 ppi or more, or 6000 ppi or more.
  • Example of display module configuration First, a display module including a semiconductor device that can be applied to an electronic device of one embodiment of the present invention will be described.
  • FIG. 37A shows a perspective view of a display module 1280.
  • the display module 1280 includes a semiconductor device 100 and an FPC 1290.
  • the display module 1280 has a substrate 1291 and a substrate 1292.
  • the display module 1280 has a display portion 1281.
  • the display portion 1281 is an area that displays an image in the display module 1280, and is an area in which light from each pixel provided in a pixel portion 1284 described later can be viewed.
  • FIG. 37B is a perspective view showing a schematic configuration on the substrate 1291 side.
  • a circuit portion 1282, a pixel circuit portion 1283 on the circuit portion 1282, and a pixel portion 1284 on the pixel circuit portion 1283 are stacked.
  • a terminal portion 1285 for connecting to the FPC 1290 is provided in a portion of the substrate 1291 that does not overlap with the pixel portion 1284.
  • the terminal portion 1285 and the circuit portion 1282 are electrically connected by a wiring portion 1286 consisting of a plurality of wirings.
  • the pixel section 1284 and the pixel circuit section 1283 correspond to, for example, the configurations provided in the element layer 30 and element layer 60 described above.
  • the circuit section 1282 corresponds to, for example, the configuration provided in the element layer 20 described above.
  • the pixel section 1284 has a number of pixels 1284a arranged periodically. An enlarged view of one pixel 1284a is shown on the right side of FIG. 37B.
  • the pixel 1284a has a light-emitting device 1430a, a light-emitting device 1430b, and a light-emitting device 1430c, which have different light-emitting colors.
  • the light-emitting devices 1430a, 1430b, and 1430c which correspond to the light-emitting devices 130R, 130G, and 130B described above, may be arranged in a stripe array as shown in FIG. 37B.
  • Various arrangement methods such as an S-stripe array, a matrix array, a delta array, a Bayer array, and a Pentile array may also be applied.
  • the pixel circuit section 1283 has a number of pixel circuits 1283a arranged periodically.
  • One pixel circuit 1283a is a circuit that controls the light emission of three light emitting devices in one pixel 1284a.
  • One pixel circuit 1283a may be configured to have three circuits that control the light emission of one light emitting device.
  • the pixel circuit 1283a may be configured to have at least one selection transistor, one current control transistor (drive transistor), and a capacitance for each light emitting device. At this time, a gate signal is input to the gate of the selection transistor, and a source signal is input to one of the source and drain. This realizes an active matrix display device.
  • the circuit section 1282 has a circuit that drives each pixel circuit 1283a of the pixel circuit section 1283.
  • the circuit section 1282 has one or both of a gate line driver circuit and a source line driver circuit.
  • the circuit section 1282 may have one or more selected from an arithmetic circuit, a memory circuit, and a power supply circuit.
  • the FPC 1290 functions as wiring for supplying a video signal or power supply potential from the outside to the circuit section 1282.
  • An IC may also be mounted on the FPC 1290.
  • the display module 1280 can be configured such that one or both of the pixel circuit portion 1283 and the circuit portion 1282 are stacked below the pixel portion 1284, so that the aperture ratio (effective display area ratio) of the display portion 1281 can be made extremely high.
  • the aperture ratio of the display portion 1281 can be set to 40% or more and less than 100%, preferably 50% or more and 95% or less, and more preferably 60% or more and 95% or less.
  • Such a display module 1280 can be suitably used in electronic devices with a relatively small display unit.
  • it can be suitably used in the display unit of a wearable electronic device such as a wristwatch.
  • Electronic devices equipped with a display device include display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, image playback devices that play back still or moving images stored on recording media such as DVDs (Digital Versatile Discs), portable CD players, radios, tape recorders, headphone stereos, stereos, table clocks, wall clocks, cordless telephone handsets, transceivers, mobile phones, car phones, portable game consoles, tablet terminals, large game consoles such as pachinko machines, etc.
  • display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, image playback devices that play back still or moving images stored on recording media such as DVDs (Digital Versatile Discs), portable CD players, radios, tape recorders, headphone stereos, stereos, table clocks, wall clocks, cordless telephone handsets, transceivers, mobile phones, car phones, portable game consoles, tablet terminals, large game consoles such as pachinko machines, etc.
  • DVDs Digital Versa
  • Examples of such equipment include computers, calculators, portable information terminals (also called “mobile information terminals"), electronic organizers, e-book terminals, electronic translators, voice input devices, video cameras, digital still cameras, electric shavers, microwave ovens and other high-frequency heating devices, electric rice cookers, electric washing machines, electric vacuum cleaners, hot water heaters, electric fans, hair dryers, air conditioners, humidifiers, dehumidifiers and other air conditioning equipment, dishwashers, dish dryers, clothes dryers, futon dryers, electric refrigerators, electric freezers, electric refrigerator-freezers, DNA storage freezers, flashlights, tools such as chainsaws, smoke detectors, dialysis machines and other medical equipment. Examples of such equipment also include emergency exit lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, power storage systems, power leveling, and power storage devices for smart grids.
  • emergency exit lights traffic lights, belt conveyors, elevators, escalators, industrial robots, power storage systems, power leveling, and power storage devices for
  • mobile objects propelled by an electric motor using power from a power storage device are also included in the category of electronic devices.
  • mobile objects include electric vehicles (EVs), hybrid electric vehicles (HEVs) that combine an internal combustion engine with an electric motor, plug-in hybrid electric vehicles (PHEVs), tracked vehicles in which the tires and wheels of these vehicles have been converted to tracks, mopeds including electrically assisted bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and spaceships.
  • Electronic devices may have sensors (including those with the ability to measure force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), etc.
  • Electronic devices can have a variety of functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on a display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), wireless communication means, a function to read out programs or data recorded on a recording medium, etc.
  • FIG. 38A shows an example of a band-type information terminal.
  • the information terminal 750 includes a housing 751, a semiconductor device 101, a sensor 752, and the like.
  • the information terminal 750 may also include a secondary battery, a display device, and the like.
  • the information terminal 750 can function as an IoT device that is shock-resistant and has excellent miniaturization and low power consumption.
  • FIG. 38B is a diagram showing an example of how the information terminal 750 shown in FIG. 38A can be used by wrapping the information terminal 750 around the user's head or neck.
  • a sensor (not shown) can be provided on the inside of the band-type information terminal 750, and information obtained from the sensor can be processed by a semiconductor device. This configuration can improve the convenience of IoT devices that are shock-resistant, compact, and have low power consumption.
  • FIG. 38C is a diagram showing another example of the usage of the information terminal 750 shown in FIG. 38A.
  • the information terminal 750 can be used by being wrapped around the arm of the user.
  • a sensor (not shown) can be provided on the inside of the band-type information terminal 750, information obtained from the sensor can be processed by a semiconductor device, and the obtained data can be transmitted and received to and from an external communication device by an antenna 753 or the like provided on the band-type information terminal 750.
  • This configuration can improve the convenience of IoT devices that are shock-resistant, compact, and have low power consumption.
  • the electronic device according to one embodiment of the present invention described in FIG. 38B and FIG. 38C may be attached to an animal such as a dog or a cat.
  • FIG. 38D and FIG. 38E show a dog or a cat to which an information terminal 750 is attached.
  • the collar 754 and the lead 755 shown in FIG. 38D and FIG. 38E have a sensor and a semiconductor device 101, etc., like the information terminal 750 described in FIG. 38B and FIG. 38C.
  • This configuration it is possible to improve the convenience of IoT devices that are shock-resistant, compact, and have low power consumption.
  • Another aspect of the present invention can be applied to a display panel of an electronic device that has a display portion.
  • the electronic device shown in Figures 39A to 39G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.
  • the electronic devices shown in Figures 39A to 39G have various functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc.
  • the functions of the electronic devices are not limited to these, and they can have various functions.
  • the electronic devices may have multiple display units.
  • the electronic devices may have a function to provide a camera or the like, capture still images or videos, and store them on a recording medium (external or built into the camera), a function to display the captured images on the display unit, etc.
  • FIG. 39A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as a smartphone, for example.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces.
  • FIG. 39A shows an example in which three icons 9050 are displayed.
  • Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notifications of incoming e-mail, SNS, telephone calls, etc., the title of e-mail or SNS, the sender's name, the date and time, the remaining battery level, and radio wave strength.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • Figure 39B is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001.
  • information 9052, information 9053, and information 9054 are each displayed on different sides.
  • a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of the pocket and decide, for example, whether or not to answer a call.
  • FIG. 39C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text browsing and creation, music playback, Internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the left side of the housing 9000, and a connection terminal 9006 on the bottom.
  • FIG. 39D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make hands-free calls by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also transmit data to and from other information terminals and charge itself via a connection terminal 9006. Charging may be performed by wireless power supply.
  • Figures 39E to 39G are perspective views showing a foldable mobile information terminal 9201.
  • Figure 39E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • Figure 39G is a folded state
  • Figure 39F is a perspective view of a state in the process of changing from one of Figures 39E and 39G to the other.
  • the mobile information terminal 9201 has excellent portability when folded, and has excellent display visibility due to a seamless wide display area when unfolded.
  • the display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.
  • the content (or a part of the content) described in one embodiment can be applied to, combined with, or replaced by another content (or a part of the content) described in that embodiment and/or the content (or a part of the content) described in one or more other embodiments.
  • a figure (or a part of it) described in one embodiment can be combined with another part of that figure, with another figure (or a part of it) described in that embodiment, and/or with one or more figures (or a part of it) described in another embodiment to form even more figures.
  • the components in the block diagrams are classified by function and shown as independent blocks.
  • it is difficult to separate components by function and there may be cases where one circuit is involved in multiple functions, or where one function is involved across multiple circuits.
  • the blocks in the block diagrams are not limited to the components described in the specification and may be rephrased appropriately depending on the situation.
  • the terms "one of the source or drain” (or first electrode or first terminal) and “the other of the source or drain” (or second electrode or second terminal) are used. This is because the source and drain of a transistor vary depending on the structure or operating conditions of the transistor. Note that the source and drain of a transistor can be appropriately referred to as source (drain) terminal, source (drain) electrode, or the like depending on the situation.
  • electrode and “wiring” used in this specification and elsewhere do not limit the functionality of these components.
  • an “electrode” may be used as part of a “wiring”, and vice versa.
  • the terms “electrode” and “wiring” also include cases where multiple “electrodes” or “wirings” are formed as a single unit.
  • Voltage refers to the potential difference from a reference potential, and if the reference potential is a ground voltage (earth voltage), for example, voltage can be interchanged with potential. Ground potential does not necessarily mean 0V. Note that potential is relative, and the potential applied to wiring, etc. may change depending on the reference potential.
  • film and “layer” may be interchangeable depending on the circumstances.
  • conductive layer may be changed to the term “conductive film.”
  • insulating film may be changed to the term “insulating layer.”
  • a switch refers to a device that has the function of being in a conductive state (on state) or a non-conductive state (off state) and controlling whether or not a current flows.
  • a switch refers to a device that has the function of selecting and switching the path through which a current flows.
  • the channel length refers to, for example, the distance between the source and drain in the region where the semiconductor (or the portion of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of the transistor, or in the region where the channel is formed.
  • the channel width refers to, for example, the length of the area where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate electrode overlap, or the length of the part where the source and drain face each other in the area where the channel is formed.
  • a and B are connected includes not only A and B being directly connected, but also A and B being electrically connected.
  • a and B are electrically connected means that when an object having some kind of electrical effect exists between A and B, it enables the transmission and reception of electrical signals between A and B.

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Abstract

新規な構成の電子機器を提供すること。 半導体装置を有する電子機器において、半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、が積層された構成を有する。第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有する。第２の素子層は、チャネル形成領域に金属酸化物を有する半導体層を有する第２トランジスタを有する。第３の素子層は、発光デバイスを有する。第１の素子層は、スキャンフリップフロップを有する演算回路を有する。第２の素子層は、スキャンフリップフロップに電気的に接続されたバックアップ回路と、発光デバイスに電気的に接続された画素回路と、を有する。

Description

電子機器
　本明細書は、電子機器、当該電子機器を有する表示システム、および当該電子機器が有する半導体装置等について説明する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　モバイル通信などを行うウェアラブル型の電子機器が普及している。例えば、腕装着型の電子機器では、ディスプレイの他、各種センサおよび各種センサを制御するためのＣＰＵ、およびデータを記憶するためのメモリ等を有する構成があり得る（例えば、特許文献１を参照）。
　このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のアクセラレータとＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）とを密結合させた、所謂ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）化がある。
　またＣＰＵなどのＳｏＣ化が図られた半導体装置と、表示デバイスとを一体化した構成が提案されている（例えば特許文献２を参照）。ＳｏＣ化によって高性能化した半導体装置を有する電子機器では、ＣＰＵなどの発熱、及び消費電力の増加が問題となってくる。そのため、ＣＰＵのスキャンフリップフロップのデータをバックアップ回路に退避してパワーゲーティングなどを図ることにより、性能の低下を図ることなく、消費電力の増加、発熱の抑制を図る構成が有効となる。
国際公開第２０１６／０３６４７２号 国際公開第２０２２／１１８１４１号
　ＳｏＣ化によって高性能化した半導体装置は、積層して設けられる素子層が有するトランジスタを用いて小型化および高性能化を実現している。さらなる高性能化を実現する場合、積層する素子層の増加が問題となってくる。また積層する素子層の増加に伴い、消費電力が問題となってくる。半導体装置の高性能化は、半導体装置の消費電力の増加または小型化の要求とトレードオフの関係になる。つまり、半導体装置の高性能化と、半導体装置の消費電力の低減または小型化と、の両立が難しかった。
　本発明の一態様は、新規な電子機器等を提供することを課題の一つとする。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、半導体装置の小型化を図ることができる、新規な構成の電子機器等を提供することを課題の一とする。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、発熱、及び消費電力の増加を抑制できる、新規な構成の電子機器等を提供することを課題の一とする。または、本発明の一態様は、半導体装置の高性能化と、半導体装置の消費電力または発熱の抑制と、の両立を図ることのできる、新規な構成の電子機器等を提供することを課題の一とする。または、本発明の一態様は、利便性に優れた新規な構成の電子機器等を提供することを課題の一とする。
　複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
　本発明の一態様は、半導体装置を有する電子機器において、半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、が積層された構成を有し、第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、第２の素子層は、チャネル形成領域に金属酸化物を有する半導体層を有する第２トランジスタを有し、第３の素子層は、発光デバイスを有し、第１の素子層は、スキャンフリップフロップを有する演算回路を有し、第２の素子層は、スキャンフリップフロップに電気的に接続されたバックアップ回路と、発光デバイスに電気的に接続された画素回路と、を有する、電子機器である。
　本発明の一態様は、半導体装置を有する電子機器において、半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、が積層された構成を有し、第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、第２の素子層は、チャネル形成領域に金属酸化物を有する半導体層を有する第２トランジスタを有し、第３の素子層は、発光デバイスを有し、第１の素子層は、スキャンフリップフロップを有する演算回路と、発光デバイスに電気的に接続された画素回路を駆動する第１駆動回路と、を有し、第２の素子層は、スキャンフリップフロップに電気的に接続されたバックアップ回路と、画素回路と、画素回路を駆動する第２駆動回路と、を有する、電子機器である。
　本発明の一態様は、半導体装置を有する電子機器において、半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、第４の素子層と、が積層された構成を有し、第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、第２の素子層は、チャネル形成領域に金属酸化物を有する第１半導体層を有する第２トランジスタを有し、第３の素子層は、チャネル形成領域に金属酸化物を有する第２半導体層を有する第３トランジスタを有し、第４の素子層は、発光デバイスを有し、第１の素子層は、スキャンフリップフロップを有する演算回路と、発光デバイスに電気的に接続された画素回路を駆動する第１駆動回路と、を有し、第２の素子層は、スキャンフリップフロップに電気的に接続されたバックアップ回路と、画素回路を駆動する第２駆動回路と、を有し、第３の素子層は、画素回路を有する、電子機器である。
　本発明の一態様において、バックアップ回路は、演算回路の非動作時において、スキャンフリップフロップに保持されたデータを電源電圧の供給が停止した状態で保持する機能を有する、電子機器が好ましい。
　本発明の一態様において、第２トランジスタおよび第３トランジスタは互いに、トランジスタの形状の異なるトランジスタである、電子機器が好ましい。
　本発明の一態様において、第２トランジスタおよび第３トランジスタは互いに、トランジスタのチャネル長およびチャネル幅の異なるトランジスタである、電子機器が好ましい。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、電子機器が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一態様は、新規な電子機器等を提供することができる。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、半導体装置の小型化を図ることができる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、発熱、及び消費電力の増加を抑制できる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、半導体装置の高性能化と、半導体装置の消費電力または発熱の抑制と、の両立を図ることのできる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、利便性に優れた新規な構成の電子機器等を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２は、半導体装置の構成例を説明する図である。
図３は、半導体装置の構成例を説明する図である。
図４Ａおよび図４Ｂは、半導体装置の構成例を説明する図である。
図５は、半導体装置の構成例を説明するタイミングチャートである。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８Ａおよび図８Ｂは、半導体装置の構成例を説明する図である。
図９は、半導体装置の構成例を説明する図である。
図１０は、半導体装置の構成例を説明する図である。
図１１は、半導体装置の構成例を説明する図である。
図１２Ａ乃至図１２Ｃは、トランジスタの構成例を示す図である。
図１３Ａ乃至図１３Ｃは、トランジスタの構成例を示す図である。
図１４Ａ及び図１４Ｂは、トランジスタの構成例を示す断面模式図である。
図１５Ａ及び図１５Ｂは、トランジスタの構成例を示す断面模式図である。
図１６Ａは、半導体装置の構成例を示す上面模式図である。図１６Ｂ乃至図１６Ｄは、半導体装置の構成例を示す断面模式図である。
図１７Ａ及び図１７Ｂは、半導体装置の構成例を示す回路図である。
図１８は、半導体装置の構成例を示すレイアウト図である。
図１９は、半導体装置の構成例を示す回路図である。
図２０Ａ乃至図２０Ｄは、画素回路の構成例を示す回路図である。
図２１Ａ及び図２１Ｂは、画素回路の構成例を示す回路図である。
図２２Ａ及び図２２Ｂは、画素回路の構成例を示す回路図である。
図２３は、画素回路の構成例を示す回路図である。
図２４は、半導体装置の構成例を示す断面模式図である。
図２５Ａ乃至図２５Ｃは、半導体装置の構成例を示す断面模式図である。
図２６は、半導体装置の構成例を示す断面模式図である。
図２７は、半導体装置の構成例を示す断面模式図である。
図２８は、半導体装置の構成例を示す断面模式図である。
図２９は、半導体装置の構成例を示す断面模式図である。
図３０は、半導体装置の構成例を示す断面模式図である。
図３１Ａは、半導体装置の構成例を示す上面模式図である。図３１Ｂ乃至図３１Ｄは、半導体装置の構成例を示す断面模式図である。
図３２は、半導体装置の構成例を示す断面模式図である。
図３３は、半導体装置の構成例を示す断面模式図である。
図３４は、半導体装置の構成例を示す断面模式図である。
図３５は、半導体装置の構成例を示す断面模式図である。
図３６は、半導体装置の構成例を示す断面模式図である。
図３７Ａ及び図３７Ｂは、表示モジュールの構成例を示す図である。
図３８Ａ乃至図３８Ｅは、電子機器の構成例を説明する図である。
図３９Ａ乃至図３９Ｇは、電子機器の構成例である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本発明の一態様である電子機器が有する半導体装置の構成例について、図１Ａ乃至図１１を参照して説明する。
＜半導体装置の構成例１＞
　図１Ａは、本発明の一態様に係る電子機器１０００が有する半導体装置１００の斜視図である。図１Ｂは、半導体装置１００の構成を説明するための斜視図である。また図２は、半導体装置の構成を説明するためのブロック図である。
　図１Ａに一例として示す電子機器１０００は、腕時計型の電子機器である。電子機器１０００は、操作部１００２およびバンド１００３が取り付けられた筐体１００１内に、半導体装置１００が納められている。電子機器１０００は、半導体装置１００の他、バッテリー、およびセンサ（図示せず）などが納められる構成を有する。図１Ａに示す電子機器１０００は、いわゆるスマートウォッチ（登録商標）としての機能を有する。
　半導体装置１００を適用可能な電子機器１０００としては、スマートウォッチの他、スマートフォン、ノートＰＣ、タブレット型ＰＣなどの情報端末機、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能なウェアラブル機器などの構成があり得る。
　図１Ａに示す半導体装置１００は、素子層２０上の素子層３０と、素子層３０上の封止基板４０と、を有する。封止基板４０と素子層３０の間に素子層６０（図示せず）が設けられている。図１Ｂに示す半導体装置１００は、図１Ａに示す素子層２０、素子層３０、素子層６０および封止基板４０などを離して示している。
　図１Ａおよび図１Ｂに示すように素子層２０は、端子部１９を有する。また図１Ｂに示すように素子層２０は、素子層３０と重なる領域に、演算回路１０、駆動回路１１を有する。また図１Ｂには、素子層２０が有する機能回路の一例としてセンサ回路１５、通信回路１６、制御回路１７、および入出力回路１８を図示している。
　なお素子層２０が有する機能回路は、これらの構成を全て備えなくてもよいし、これら以外の構成を備えてもよい。例えば、電源回路、および／または、電力の供給停止を制御するパワーマネージメント回路などを備えてもよい。また、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、および／またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などを備えてもよい。また、例えば、超解像回路などを備えていてもよい。超解像回路は、表示部よりも解像度が小さい画像データを、アップコンバートする機能を備える。また、超解像回路は、表示部よりも解像度が大きい画像データを、ダウンコンバートする機能を備える。
　素子層２０が有する演算回路１０、駆動回路１１およびそのほかの機能回路は、Ｓｉ　ＣＭＯＳ、すなわちシリコンをチャネル形成領域に有するトランジスタ（Ｓｉトランジスタ）で構成されることが好ましい。つまり素子層２０は、Ｓｉトランジスタを有する層である。素子層２０をＳｉトランジスタで構成することで、演算回路１０、駆動回路１１といった高速動作が求められる回路を素子層２０に設けることができる。
　Ｓｉトランジスタとしては、特に単結晶シリコンまたは多結晶シリコンなどの結晶性の高いシリコンを用いることで、高い電界効果移動度を実現することができ、より高速な動作が可能となるため好ましい。
　また素子層３０は、ＯＳトランジスタ、すなわち酸化物半導体をチャネル形成領域に有するトランジスタを有する層である。当該構成とすることでＯＳトランジスタを有する素子層３０を素子層２０と積層して設けることができる。素子層３０は、複数の領域５０を有する。領域５０は、画素回路ＰＸおよびバックアップ回路５２が設けられる。
　画素回路ＰＸは、表示部３１において、素子層３０上の素子層６０に設けられる発光デバイスを駆動して表示を制御するための回路である。画素回路ＰＸは、カラー表示を行うためのサブ画素（副画素）が有する画素回路に相当する。画素回路ＰＸ上の素子層６０には、発光素子（図示せず）が設けられる。
　ＯＳトランジスタは、オフ電流が非常に低いという特性を有する。よって、画素回路ＰＸに設けられるトランジスタとしてＯＳトランジスタを用いると、画素回路ＰＸに書き込まれた画像データを長期間保持することができる。そのため、画像データの書き換え頻度を低減でき、低消費電力化を図ることができる。
　バックアップ回路５２は、長時間の電荷の保持を行う機能を有する。バックアップ回路５２は、演算回路１０に含まれる複数のスキャンフリップフロップ（Ｓｃａｎ　Ｆｌｉｐ−ｆｌｏｐ）５１と電気的に接続される。バックアップ回路５２は、スキャンフリップフロップ５１に保持されたデータに応じた電荷を保持することができる。バックアップ回路５２は、ＯＳトランジスタをオフ状態とすることで、長時間の電荷の保持を行う機能を有するメモリとして機能する回路とすることができる。またバックアップ回路５２は、ＯＳトランジスタで構成することで、画素回路ＰＸと同じ素子層３０に配置する構成とすることができる。表示部３１と記憶部３２とを同層に配置する構成とすることで、素子層３０における表示部３１が配置されていない領域を利用して記憶部３２を配置することができる。当該構成とすることで、素子層３０において表示部３１が設けられていない領域を埋めるように記憶部３２を配置することができる。そのため、表示部３１の面積を狭めるなどといった表示品位を損なうことなく、記憶部３２が有するバックアップ回路５２を配置することができる。
　また、素子層３０において、画素回路ＰＸは表示部３１に設けられ、バックアップ回路５２は記憶部３２に設けられる。図２に示すブロック図では、画素回路ＰＸを有する表示部３１、およびバックアップ回路５２を有する記憶部３２を図示している。図１Ｂでは、画素回路ＰＸおよびバックアップ回路５２を有する領域が素子層３０において、全面に配置される様子を表している。そのため、図１Ｂでは、表示部３１および記憶部３２が同じ領域となるよう図示している。当該構成とすることで、表示部３１の面積および記憶部３２の面積を大きくすることができるため、画素回路ＰＸおよびバックアップ回路５２の配置の自由度を高めることができる。
　なお表示部３１および記憶部３２は、図１Ｂでは同じ領域となるよう図示しているが、異なる領域に配置してもよい。具体的には、図１Ｂにおいて領域５０に設けられるバックアップ回路５２は、領域５０の外に設けられていてもよい。または、表示部３１および記憶部３２は、異なる層に設けた複数の素子層３０に別々に配置してもよい。当該構成とすることで、画素回路の配置において、表示部３１および記憶部３２を重ねて配置でき、単位面積当たりの密度が高められた構成とすることができる。
　素子層６０は、有機ＥＬ素子などの発光デバイス（図示せず）を有する。発光デバイスは、カラー表示を行うためのサブ画素（副画素）が有する画素回路ＰＸによって発光が制御される。よって、素子層６０も表示部３１の一部と見なすことができる。なお３つの副画素では、それぞれが赤色光、緑色光、または青色光の、発光量などを制御する。なお、３つの副画素それぞれが制御する光の色は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の組み合わせに限らず、シアン（Ｃ）、マゼンタ（Ｍ）、黄（Ｙ）であってもよい。また、３つの副画素それぞれの面積は同じでなくてもよい。発光色によって発光効率および信頼性などが異なる場合、発光色毎に副画素の面積を変えてもよい。
　なお以下の説明において、発光デバイスは、有機ＥＬ素子に限らず、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、マイクロＬＥＤ、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、半導体レーザ等の、自発光性の発光デバイスとすることが可能である。
　なお、本明細書等において、素子という用語を「デバイス」と言い換えることができる場合がある。例えば、表示素子、および発光素子は、例えば表示デバイス、および発光デバイスと言い換えることができる。
　演算回路１０は、演算処理を行う機能を有する回路である。演算回路１０は、ＣＰＵ、ＧＰＵといった画像データを処理する回路に相当する。演算回路１０は、一例として、ＣＰＵコア、およびキャッシュメモリを有する。演算回路１０が有するＣＰＵコアは、スキャンフリップフロップ５１を有する。スキャンフリップフロップ５１は、演算回路１０が有するデータを保持し、クロック信号等に応じて順次出力する機能を有する。スキャンフリップフロップ５１は、素子層３０に設けられるバックアップ回路５２に電気的に接続された構成を有する。当該構成により、スキャンフリップフロップ５１が有するデータをバックアップ回路５２に出力（バックアップ）する、およびバックアップ回路５２で保持するデータをスキャンフリップフロップ５１に入力（リカバリー）することができる。
　なお演算回路１０におけるスキャンフリップフロップ５１は、チャネル形成領域にシリコンを有する半導体層を有するトランジスタ（Ｓｉトランジスタ）を有する回路、すなわちＳｉ　ＣＭＯＳで構成される。一方、バックアップ回路５２は、ＯＳトランジスタを有する構成とする。ＯＳトランジスタを有するバックアップ回路５２は、ＯＳトランジスタをオフ状態とすることで、長時間の電荷の保持を行う機能を有するメモリとして機能させることができる。半導体装置１００では、演算回路１０内のスキャンフリップフロップ５１に電気的に接続されたバックアップ回路５２を設ける構成とすることで、電子機器１０００をスリープ状態とした際のスリープ電力（非表示期間における電力）を大幅に削減できるため、バッテリーの容量が小さくても利便性を高めることができる。
　バックアップ回路５２が設けられる記憶部３２を素子層３０に設け、演算回路１０が有するスキャンフリップフロップ５１を素子層２０に設けることで、バックアップ回路５２とスキャンフリップフロップ５１とが重なるように配置することができる。演算回路１０と記憶部３２とが重なる領域に設けることで、演算回路１０と、記憶部３２との接続距離（配線長）を極めて短くできる。その結果、配線抵抗および寄生容量が減るため、充放電にかかる時間が少なくなり、データの送受信の高速駆動が実現できる。また、消費電力を低減できる。また、小型化および軽量化が実現できる。
　駆動回路１１は、素子層３０が備える表示部３１と電気的に接続し、表示部３１に画像データおよび選択信号を供給する機能を備える。選択信号を表示部３１に供給する駆動回路は、ゲートドライバ回路または走査線駆動回路という場合がある。画像データを表示部３１に供給する駆動回路は、ソースドライバ回路または信号線駆動回路という場合がある。駆動回路１１には、シフトレジスタ、レベルシフタ、インバータ、ラッチ、アナログスイッチ、または論理回路等の様々な回路を用いることができる。
　センサ回路１５は、人の視覚、聴覚、触覚、味覚、および嗅覚、のいずれか一または複数の情報を取得する機能を備える。より具体的には、センサ回路１５は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、磁気、温度、音声、時間、電場、電流、電圧、電力、放射線、湿度、傾度、振動、におい、および赤外線を検知または測定する機能の少なくとも一を備える。また、センサ回路１５は、これら以外の機能を備えてもよい。
　通信回路１６は、無線または有線で通信する機能を有する。特に、無線で通信する機能を有すると、接続のためのケーブルなどの部品点数を削減できるため好ましい。
　通信回路１６が、無線で通信する機能を有する場合、通信回路１６は、アンテナを介して通信を行うことができる。また、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
　通信回路１６は、Ｗｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのコンピュータネットワークを介して、半導体装置１００を他の機器と接続させて、情報の入出力を行うことができる。
　制御回路１７は、演算回路１０といった画像データを処理する回路からの信号を基に素子層２０に設けられた各機能回路の動作を制御する機能を備える。
　入出力回路１８は、端子部１９を介して半導体装置１００に供給される信号を、制御回路１７などの各回路に分配する機能を備える。また、入出力回路１８は、通信回路１６を介して半導体装置１００に供給される信号を、制御回路１７などの各回路に分配する機能を備える。
　また、入出力回路１８は、端子部１９を介して外部に信号を出力する機能を備える。また、入出力回路１８は、通信回路１６を介して外部に信号を出力する機能を備える。
　端子部１９には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔｓ）などが電気的に接続される。そのため、端子部１９と重なる領域に、素子層３０および封止基板４０は形成されない。
　図１Ａに示す半導体装置１００を有する電子機器１０００では、筐体１００１の限られた容積において、半導体装置１００の他、バッテリーおよびセンサといったその他の電子備品が納められる構成となる。半導体装置１００において、演算回路１０内のスキャンフリップフロップ５１に電気的に接続されたバックアップ回路５２を設ける構成とすることで、演算回路１０のパワーゲーティングを図ることができる。そのため電子機器１０００をスリープ状態とした際のスリープ電力（非表示期間における電力）を大幅に削減できるため、バッテリーの容量が小さくても利便性を高めることができる。
＜演算回路１０の構成例＞
　パワーゲーティングが可能なＣＰＵコアを有する演算回路１０の一例について説明する。
　図３に、演算回路１０の構成例を示す。演算回路１０は、ＣＰＵコア（ＣＰＵ　Ｃｏｒｅ）５３、Ｌ１（レベル１）キャッシュメモリ装置（Ｌ１　Ｃａｃｈｅ）５４、Ｌ２キャッシュメモリ装置（Ｌ２　Ｃａｃｈｅ）５５、バスインターフェース部（Ｂｕｓ　Ｉ／Ｆ）５６、パワースイッチ５７Ａ乃至５７Ｃ、レベルシフタ（ＬＳ）５８を有する。ＣＰＵコア５３はフリップフロップ８０を有する。
　図３に示す演算回路１０では、バスインターフェース部５６によって、ＣＰＵコア５３、Ｌ１キャッシュメモリ装置５４、Ｌ２キャッシュメモリ装置５５が相互に接続される。
　図３に示すＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）５９は、外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、演算回路１０が出力する信号ＳＬＥＥＰ１等の信号に応じて、クロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号は演算回路１０に入力される。ＰＧ制御信号は、パワースイッチ５７Ａ乃至５７Ｃ、フリップフロップ８０を制御する。
　図３に示すパワースイッチ５７Ａ、５７Ｂは、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ５７Ｃは、Ｖ＿ＶＤＤ線への電圧ＶＤＤＨの供給を制御する。演算回路１０およびＰＭＵ５９には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ５９には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
　図３に示す電圧ＶＤＤＤ、ＶＤＤ１は演算回路１０が有するＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはバックアップ回路５２のＯＳトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。
　図３に示すＬ１キャッシュメモリ装置５４、Ｌ２キャッシュメモリ装置５５、バスインターフェース部５６それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
　図３に示すフリップフロップ８０は、バックアップ回路に接続されたスキャンフリップフロップを有する構成である。以下、フリップフロップ８０について説明する。
　図４Ａにフリップフロップ（Ｆｌｉｐ−ｆｌｏｐ）８０の回路構成例を示す。フリップフロップ８０はスキャンフリップフロップ５１、バックアップ回路（Ｂａｃｋｕｐ　Ｃｉｒｃｕｉｔ）５２を有する。
　図４Ａに示すスキャンフリップフロップ５１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路５１Ａを有する。
　図４Ａに示すノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路５１Ａに入力される。スキャンフリップフロップ５１のアナログスイッチは、クロックバッファ回路５１ＡのノードＣＫ１、ＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ　ｓｉｇｎａｌ）の入力ノードである。
　図４Ａに示す信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ５９で生成される。ＰＭＵ５９は信号ＢＫ、ＲＣを生成する。レベルシフタ５８は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫ、ＲＣはバックアップ信号、リカバリ信号である。
　スキャンフリップフロップ５１の回路構成は、図４Ａに限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
　図４Ａに示すバックアップ回路５２は、ノードＳＤ＿ＩＮ、ノードＳＮ１１、トランジスタＭ１１乃至Ｍ１３、容量Ｃ１１を有する。
　図４Ａに示すノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ５１のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路５２の保持ノードである。容量Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
　図４Ａに示すトランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
　図４Ａに示すトランジスタＭ１１乃至Ｍ１３は、画素回路ＰＸが有するトランジスタと同様に、ＯＳトランジスタである。トランジスタＭ１１乃至Ｍ１３はバックゲートを有する構成を図示している。トランジスタＭ１１乃至Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている例を示している。
　少なくとも素子層３０に設けられるトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路５２は不揮発性の特性をもつ。容量Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路５２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
　バックアップ回路５２の全てのトランジスタはＯＳトランジスタであることが非常に好ましい。Ｓｉ　ＣＭＯＳ回路で構成されるスキャンフリップフロップ５１上にバックアップ回路５２を積層することができる。
　図４Ａに示すバックアップ回路５２は、スキャンフリップフロップ５１と比較して素子数が非常に少ないので、バックアップ回路５２を積層するためにスキャンフリップフロップ５１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路５２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ５１が形成されている領域内に重なるようにバックアップ回路５２を設けることができるので、バックアップ回路５２を組み込んでも、フリップフロップ８０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路５２をフリップフロップ８０に設けることで、ＣＰＵコア５３のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア５３のパワーゲーティングを高効率に行うことが可能である。
　バックアップ回路５２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ５１の動作に影響はない。つまり、バックアップ回路５２を設けても、フリップフロップ８０の性能は実質的に低下しない。
　ＣＰＵコア５３の低消費電力状態（非動作状態）として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ５９は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア５３の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ５９はクロック信号ＧＣＬＫ１の生成を停止する。
　例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ５９は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ５９は、電圧ＶＤＤ１をＣＰＵコア５３に入力するため、パワースイッチ５７Ａをオフにし、パワースイッチ５７Ｂをオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ５１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ５９はクロック信号ＧＣＬＫ１の周波数を低下させる。
　ＣＰＵコア５３を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ５１のデータをバックアップ回路５２にバックアップする動作が行われる。ＣＰＵコア５３をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路５２のデータをスキャンフリップフロップ５１に書き戻すリカバリ動作が行われる。
　図５に、ＣＰＵコア５３のパワーゲーティングシーケンスの一例を示す。なお、図５において、ｔ１乃至ｔ７は時刻を表している。信号ＰＳＥ０乃至ＰＳＥ２は、パワースイッチ５７Ａ乃至５７Ｃの制御信号であり、ＰＭＵ５９で生成される。信号ＰＳＥ０が“Ｈ”／“Ｌ”のとき、パワースイッチ５７Ａ乃至５７Ｃはオン／オフである。信号ＰＳＥ１、ＰＳＥ２についても同様である。
　時刻ｔ１以前は、通常動作状態（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ）である。パワースイッチ５７Ａはオンであり、ＣＰＵコア５３には電圧ＶＤＤＤが入力される。スキャンフリップフロップ５１は通常動作を行う。このとき、レベルシフタ５８は動作させる必要がないため、パワースイッチ５７Ｃはオフであり、信号ＳＣＥ、ＢＫ、ＲＣは“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ５１はノードＤ１のデータを記憶する。なお、図５の例では、時刻ｔ１において、バックアップ回路５２のノードＳＮ１１は“Ｌ”である。
　バックアップ（Ｂａｃｋｕｐ）時の動作を説明する。動作時刻ｔ１で、ＰＭＵ５９はクロック信号ＧＣＬＫ１を停止し、信号ＰＳＥ２、ＢＫを“Ｈ”にする。レベルシフタ５８はアクティブになり、“Ｈ”の信号ＢＫＨをバックアップ回路５２に出力する。
　バックアップ回路５２のトランジスタＭ１１がオンになり、スキャンフリップフロップ５１のノードＱ１のデータがバックアップ回路５２のノードＳＮ１１に書き込まれる。スキャンフリップフロップ５１のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
　ＰＭＵ５９は、時刻ｔ２で信号ＰＳＥ２、ＢＫを“Ｌ”にし、時刻ｔ３で信号ＰＳＥ０を“Ｌにする。時刻ｔ３で、ＣＰＵコア５３の状態はパワーゲーティング状態に移行する。なお、信号ＢＫを立ち下げるタイミングで信号ＰＳＥ０を立ち下げてもよい。
　パワーゲーティング（Ｐｏｗｅｒ−ｇａｔｉｎｇ）時の動作を説明する。信号ＰＳＥ０が“Ｌになることで、Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時刻ｔ３でのノードＱ１のデータを保持し続ける。
　リカバリ（Ｒｅｃｏｖｅｒｙ）時の動作を説明する。時刻ｔ４で、ＰＭＵ５９が信号ＰＳＥ０を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始され、Ｖ＿ＶＤＤ線の電圧がＶＤＤＤになった状態（時刻ｔ５）で、ＰＭＵ５９は信号ＰＳＥ２、ＲＣ、ＳＣＥを“Ｈ”にする。
　トランジスタＭ１２はオンになり、容量Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ５１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。時刻ｔ６でノードＣＫにクロック信号ＧＣＬＫ１が入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
　時刻ｔ７で、ＰＭＵ５９は信号ＰＳＥ２、ＳＣＥ、ＲＣを“Ｌ”にし、リカバリ動作が終了する。
　ＯＳトランジスタを用いたバックアップ回路５２は、動的および静的低消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。フリップフロップ８０を搭載しても、ＣＰＵコア５３の性能低下、動的電力の増加をほとんど発生させないようにできる。
　なお、ＣＰＵコア５３は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア５３は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ８０、パワースイッチ５７Ａ乃至５７Ｃの制御を行うためのパワーゲーティング制御回路を設けてもよい。
　なお、フリップフロップ８０の適用は演算回路１０に限定されない。演算装置において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ８０を適用できる。
　以上より、演算回路１０は、バックアップ回路５２に電気的に接続されたスキャンフリップフロップを有することで電源電圧の供給が停止してもデータを保持できる。そのため、演算回路１０のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。またバックアップ回路５２は、スキャンフリップフロップ５１等のＳｉトランジスタで構成される回路と、積層して設けることができる。そのため、回路面積の増加を招くことなく、配置することができる。
＜半導体装置の構成例２＞
　次いで、上記半導体装置１００の構成例とは別の半導体装置の変形例について説明する。上記半導体装置１００で説明した構成と同じ符号が付される構成についての繰り返しの説明を省略する場合がある。
　図６Ａは、半導体装置１００＿Ｘ１の構成を説明するための斜視図である。また図６Ｂは、半導体装置１００＿Ｘ１の構成を説明するためのブロック図である。
　図６Ａおよび図６Ｂに示す半導体装置１００＿Ｘ１は、半導体装置１００と異なる点として、素子層２０に複数の演算回路１０Ａ、１０Ｂを備える点にある。素子層２０に設けられる演算回路１０Ｂは、素子層２０の外周にあたる領域に配置する。また素子層３０において、バックアップ回路５２が設けられる記憶部３２は、素子層３０の外周に配置し、表示部３１とは別の領域に配置する構成とする。バックアップ回路５２が設けられる記憶部３２は、演算回路１０Ｂが有するスキャンフリップフロップ５１に電気的に接続される構成とする。
　当該構成とすることで、演算回路１０Ｂが有する複数のスキャンフリップフロップ５１の直上に、記憶部３２が有する複数のバックアップ回路５２を配置する構成とすることができる。そのため、スキャンフリップフロップ５１とバックアップ回路５２とを電気的に接続するための配線をより短くすることができる。よって、配線抵抗および寄生容量が低減され、半導体装置１００＿Ｘ１の動作速度を高めることができる。また、半導体装置１００＿Ｘ１の消費電力が低減される。
　バックアップ回路５２が設けられる記憶部３２は、表示部３１の外周部に配置することで、半導体装置１００を有する電子機器の表示部が筐体に覆われる領域などに設けることができる。そのため、素子層３０における表示部３１が配置されていない領域を利用して記憶部３２を配置することができるため、表示部３１の表示品位を低下することなく、記憶部３２を配置することができる。
　また図６Ａおよび図６Ｂに示す半導体装置１００＿Ｘ１は、表示部３１に設けられる領域５０において、画素回路ＰＸを配置し、バックアップ回路５２を配置しない構成とすることができる。また、素子層３０が有する記憶部３２上には、発光デバイスを有する素子層６０を配置しない構成とする。
　当該構成とすることで表示部３１における画素回路ＰＸの単位面積当たりの密度を高めることができる。そのため、半導体装置１００＿Ｘ１の表示品位を高めることができる。また発光デバイスを設ける面積を縮小できるため、コスト削減を図ることができる。
　また図７Ａは、半導体装置１００＿Ｘ２の構成を説明するための斜視図である。また図７Ｂは、半導体装置１００＿Ｘ２の構成を説明するためのブロック図である。
　図７Ａおよび図７Ｂに示す半導体装置１００＿Ｘ２は、半導体装置１００と異なる点として、駆動回路１１において、駆動回路１１ＧＤを素子層３０に配置し、駆動回路１１ＳＤを素子層２０に配置する構成とする点にある。駆動回路１１ＧＤは、ゲートドライバ回路または走査線駆動回路として機能する駆動回路である。駆動回路１１ＳＤは、ソースドライバ回路または信号線駆動回路として機能する回路である。ゲートドライバ回路として機能する駆動回路１１ＧＤは、ソースドライバ回路として機能する駆動回路１１ＳＤと比べて低速で動作させることができるため、ＯＳトランジスタを有する素子層３０に設けることが可能である。素子層３０に設けられる駆動回路１１ＧＤの一部は、領域５０に配置することで、素子層３０（表示部３１または記憶部３２が設けられる領域）に分散して配置することが可能である。
　当該構成とすることで、駆動回路１１ＧＤが有するトランジスタを、素子層３０に分散して配置することができるため、駆動回路１１ＧＤを表示部３１の形状に応じて配置することができる。そのため表示部３１を、矩形状に限らず、円形状または楕円形状といったデザイン性に優れた形状とすることができる。
＜半導体装置の構成例３＞
　次いで、上記半導体装置１００の構成例とは別の半導体装置の変形例について説明する。上記半導体装置１００で説明した構成と同じ符号が付される構成についての繰り返しの説明を省略する場合がある。
　図８Ａは、本発明の一態様に係る半導体装置１００＿Ｙの斜視図である。図８Ｂは、半導体装置１００＿Ｙの構成を説明するためのブロック図である。また図９は、半導体装置１００＿Ｙの構成を説明するための斜視図である。
　図８Ａおよび図８Ｂに示す半導体装置１００＿Ｙは、半導体装置１００と異なる点として、素子層３０を複数の素子層３０＿１、３０＿２とする点にある。半導体装置１００＿Ｙは、図８Ａに図示するように、素子層２０上の素子層３０＿１と、素子層３０＿１上の素子層３０＿２と、素子層３０＿２上の封止基板４０と、を有する。封止基板４０と素子層３０＿２の間に素子層６０（図示せず）が設けられている。図８Ｂに示す半導体装置１００＿Ｙは、バックアップ回路５２を有する記憶部３２を有する素子層３０＿１、および画素回路ＰＸを有する表示部３１を有する素子層３０＿２を有する。また図９には、素子層２０、素子層３０＿１、素子層３０＿２、素子層６０および封止基板４０などを離して示している。
　当該構成とすることで、素子層３０＿１と素子層３０＿２とを用いてトランジスタ特性の異なるトランジスタを有する素子層を積層することができる。また、素子層３０＿１と素子層３０＿２とを用いて形状の異なるトランジスタを有する素子層を積層することができる。また、素子層３０＿１と素子層３０＿２とを用いてトランジスタのチャネル長およびチャネル幅といったトランジスタサイズの異なるトランジスタを有する素子層を積層することができる。
　例えば素子層３０＿１は、バックアップ回路５２の高性能化を図るため、駆動周波数が高められたトランジスタを有する素子層とし、素子層３０＿２は、画素回路ＰＸの高性能化を図るため、電圧に対する耐圧が高められたトランジスタを有する素子層とすることができる。そのため、半導体装置１００＿Ｙ１は、高性能化を図ることができる、半導体装置とすることができる。
＜半導体装置の構成例４＞
　次いで、上記半導体装置１００、１００＿Ｘ１、１００＿Ｘ２、１００＿Ｙの構成例とは別の半導体装置の変形例について説明する。上記半導体装置１００、１００＿Ｙで説明した構成と同じ符号が付される構成についての繰り返しの説明を省略する場合がある。
　図１０は、半導体装置１００＿Ｙ１の構成を説明するためのブロック図である。
　図１０に示す半導体装置１００＿Ｙ１は、図９に示す半導体装置１００＿Ｙと、画素回路ＰＸが有する構成の一部が、素子層３０＿２の他、素子層３０＿１にも設けられる点で異なる。
　また図１１は、半導体装置１００＿Ｙ２の構成を説明するためのブロック図である。
　図１１に示す半導体装置１００＿Ｙ２は、図９に示す半導体装置１００＿Ｙと異なる点として、駆動回路１１が有する構成の一部である駆動回路１１ＧＤが、素子層２０の他、素子層３０＿１にも設けられる点にある。
　ＯＳトランジスタが設けられる素子層３０＿１および素子層３０＿２において、上層に設けられる素子層３０＿２に画素回路ＰＸを設ける場合、上層にある素子層６０が有する発光デバイスの画素電極に接続されるトランジスタ（駆動トランジスタ）を配置し、その他のトランジスタは素子層３０＿１に設ける構成が好ましい。当該構成とすることで、素子層３０＿２に設けるトランジスタサイズを大きくすることができ、発光デバイスに流れる電流量を大きくすることができる。
　ＯＳトランジスタが設けられる素子層３０＿１および素子層３０＿２において、上層に設けられる素子層３０＿２に画素回路ＰＸを設ける場合、素子層３０＿２に発光デバイスに流す電流量を制御するトランジスタ（駆動トランジスタ）を配置し、その他のトランジスタは素子層３０＿１に設ける構成が好ましい。当該構成においてトランジスタ構造は、バックゲート電極を有するトランジスタ構造とし、トランジスタのチャネル長が長くなるよう設計することで、トランジスタの制御性を高めることができる。
　上述した構成において、素子層３０＿２に駆動トランジスタを配置する構成において、素子層３０＿１にスイッチとして機能するトランジスタを配置する構成では、素子層３０＿１に設けるトランジスタの構造は、実施の形態２のトランジスタの構成例１で説明するトランジスタ構造が好ましい。なお実施の形態２のトランジスタの構成例１で説明するトランジスタ構造は、バックゲート電極を有するトランジスタ構造と同じ層に設けることができる。
　なお画素回路ＰＸの各トランジスタのゲートに接続される配線は、素子層３０＿１の上層、素子層３０＿２の上層に配置する。
　なお素子層３０＿１または素子層３０＿２に駆動回路１１ＧＤを設ける場合、駆動回路１１ＧＤと画素回路ＰＸを同じ層に設けることが好ましい。また、素子層３０＿１および素子層３０＿２にわたって駆動回路１１ＧＤを設ける場合、クロック信号線および電源線は、素子層３０＿１および素子層３０＿２に設けられる駆動回路１１ＧＤで共通の配線を用いて設ければよい。
　本発明の一態様は、新規な電子機器等を提供することができる。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、半導体装置の小型化を図ることができる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、ＳｏＣ化によって高性能化した半導体装置を有する電子機器において、発熱、及び消費電力の増加を抑制できる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、半導体装置の高性能化と、半導体装置の消費電力または発熱の抑制と、の両立を図ることのできる、新規な構成の電子機器等を提供することができる。または、本発明の一態様は、利便性に優れた新規な構成の電子機器等を提供することができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態１で説明した半導体装置１００の素子層３０（素子層３０＿１、３０＿２）に適用可能なトランジスタの構成例について説明する。特に本実施の形態では、ＯＳトランジスタに適用可能なトランジスタの構成例について説明する。
＜トランジスタの構成例１＞
　図１２Ａ乃至図１２Ｃは、トランジスタＭＴＣＫを含む半導体装置（例えば、画素回路又は駆動回路を指す）の一例を示している。特に、図１２Ａは、トランジスタＭＴＣＫの平面模式図を示している。また、図１２Ｂは、図１２Ａに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図である。また、図１２Ｃは、図１２Ａに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図である。
　なお、図１２Ａ乃至図１２Ｃにおいて、一点鎖線Ａ１−Ａ２の方向をＸ方向とし、一点鎖線Ａ３−Ａ４の方向をＹ方向とする。また、Ｘ方向及びＹ方向に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は互いに垂直な方向とすることができる。また、Ｘ方向、Ｙ方向、及びＺ方向の定義は、以降の図面においても同様の場合があり、また異なる場合がある。また、図１２Ａ等における平面模式図の説明において、右側をＸ方向、左側を−Ｘ方向、上側をＹ方向、下側を−Ｙ方向という場合がある。また、図１２Ｂ等における断面模式図の説明において、右側をＸ方向、左側を−Ｘ方向、上側をＺ方向、下側を−Ｚ方向という場合がある。また、図１２Ｃといった断面模式図の説明において、右側を−Ｙ方向、左側をＹ方向、上側をＺ方向、下側を−Ｚ方向という場合がある。
　図１２Ａ乃至図１２Ｃに示すトランジスタＭＴＣＫは、絶縁体ＩＳ１乃至絶縁体ＩＳ３と、絶縁体ＧＩ１と、絶縁体ＧＩ２と、導電体ＭＥ１乃至導電体ＭＥ３と、半導体ＳＣ１と、を有する。
　絶縁体ＩＳ１は、一例として、その上方にトランジスタＭＴＣＫのソース、ドレイン、及びチャネル形成領域を設けるための下地膜として機能する。絶縁体ＩＳ１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。又は、絶縁体ＩＳ１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。又は、絶縁体ＩＳ１には、例えば、樹脂を用いることができる。また、絶縁体ＩＳ１に用いる材料は、上述した絶縁材料を適宜組み合わせたものとしてもよい。
　導電体ＭＥ１は、トランジスタＭＴＣＫにおいて、ソース又はドレインの一方として機能する導電体（端子、配線などと言い換える場合がある）である。また、導電体ＭＥ２は、トランジスタＭＴＣＫにおいて、ソース又はドレインの他方として機能する導電体（端子、配線などと言い換える場合がある）である。
　なお、図１２Ａ乃至図１２Ｃでは、導電体ＭＥ１は、一例として、配線として、Ｙ方向に延在するように設けられている。また、導電体ＭＥ２は、一例として、配線として、Ｘ方向に延在するように設けられている。
　導電体ＭＥ１、導電体ＭＥ２、および導電体ＭＥ３には、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタンから選ばれた金属元素、または上述した金属元素から選ばれた二以上を成分とする合金、又は上述した金属元素から選ばれた二以上を組み合わせた合金を用いることが好ましい。又は、導電膜ＭＥ１には、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物を用いることが好ましい。窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、導電体には、例えば、不純物元素（例えば、リン又はヒ素）を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。
　また、上記の材料で形成される導電膜を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。具体的な導電膜の積層構造としては、例えば、インジウム酸化物と、ルテニウムを含む金属膜との積層構造などが挙げられる。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　また、絶縁体ＩＳ２は、一例として、トランジスタＭＴＣＫにおいて、ソースとドレインとを隔てる層間膜として機能する。絶縁膜ＩＳ２には、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。半導体ＳＣ１が酸化物半導体として機能する金属酸化物の場合、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンを用いることが好ましい。これらの材料は、加熱により脱離する酸素を含む領域を容易に形成することができ、脱離した当該酸素を当該金属酸化物に供給することができる。これにより、絶縁体ＩＳ２に接触している、半導体ＳＣ１の界面、及び界面近傍において、当該金属酸化物のキャリア濃度が低下して、半導体ＳＣ１の界面、及び界面近傍がｉ型又は実質的にｉ型となる。したがって、半導体ＳＣ１の界面、及び界面近傍をトランジスタＭＴＣＫにおけるチャネル形成領域として機能させることができる。
　半導体ＳＣ１は、例えば、酸化物半導体として機能する金属酸化物とすることができる。この場合、トランジスタＭＴＣＫは、ＯＳトランジスタとなる。当該金属酸化物としては、一例として、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト、及びアンチモンから選ばれた一以上を用いることができる。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、又は錫の一以上とすることが好ましい。また、元素Ｍは、ガリウム及び錫の一方又は双方を有することがさらに好ましい。なお、半導体ＳＣ１が、酸化物半導体として機能する金属酸化物である場合、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成すると好適である。図１２Ｂ、及び図１２Ｃに示すように、段差を有する領域に半導体ＳＣ１を形成する際には、ＡＬＤ法を用いると、被覆性がよく形成することができる。
　また、半導体ＳＣ１に酸化物半導体として機能する金属酸化物を用いる場合、金属酸化物の成膜中、または成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことで、当該金属酸化物中の不純物濃度を低減させる処理を行うと好ましい。なお、不純物としては、特に、水素、及び炭素が挙げられる。また、マイクロ波処理を行うことで、金属酸化物の結晶性を高めることができる場合がある。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　なお、半導体ＳＣ１に、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体ＳＣ１に用いることにより、半導体ＳＣ１中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体ＳＣ１には、一例としては、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｇａ−Ｚｎ酸化物としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物とすることが、より好ましい。また、半導体膜ＳＣ１には、別の一例として、Ｉｎ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｚｎ酸化物としては、Ｉｎ：Ｚｎ＝４：１［原子数比］若しくはその近傍の組成の金属酸化物とすることがより好ましい。
　半導体ＳＣ１は、例えば、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物として、第１の金属酸化物と、第１の金属酸化物上に形成される第２の金属酸化物を考える。それぞれの金属酸化物が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、第１の金属酸化物を構成する全元素の原子数に対する、第１の金属酸化物に含まれる元素Ｍの原子数の割合が、第２の金属酸化物を構成する全元素の原子数に対する、第２の金属酸化物に含まれる元素Ｍの原子数の割合より高いことが好ましい。また、第１の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比が、第２の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　具体的には、第１の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成、１：３：２［原子数比］若しくはその近傍の組成、又は１：１：０．５［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。また、第２の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　このとき、キャリアの主たる経路は第２の金属酸化物となる。第１の金属酸化物を上述した構成とすることで、第１の金属酸化物と第２の金属酸化物との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタは高いオン電流、及び高い周波数特性を得ることができる。
　また、絶縁体ＩＳ２の、トランジスタＭＴＣＫが設けられる領域には、側面がＸ−Ｙ平面に対して概略垂直（テーパー角が７０°以上１１０°以下）になっている開口ＫＫ１が形成されている。また、トランジスタＭＴＣＫのチャネル形成領域を含む半導体ＳＣ１は、開口ＫＫ１を介して、導電体ＭＥ１と導電体ＭＥ２とに接触するように設けられている。
　また、トランジスタＭＴＣＫにおいて、半導体ＳＣ１上には、絶縁体ＧＩ１が設けられている。具体的には、平面視において、半導体ＳＣ１に含まれるチャネル形成領域の上方に絶縁体ＧＩ１が重なるように位置している。更に、トランジスタＭＴＣＫにおいて、絶縁体ＧＩ１上には、絶縁体ＧＩ２が設けられている。このため、絶縁体ＧＩ１及び絶縁体ＧＩ２は、トランジスタＭＴＣＫにおけるゲート絶縁膜として機能する。
　絶縁体ＧＩ１および絶縁体ＧＩ２には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といったいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。又は、絶縁体ＧＩ１および絶縁体ＧＩ２には、比誘電率の高い絶縁体として、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物を用いてもよい。
　また、トランジスタＭＴＣＫにおいて、導電体ＭＥ３は、開口ＫＫ１を埋めるように絶縁体ＧＩ２上に設けられている。導電体ＭＥ３は、トランジスタＭＴＣＫにおける、ゲートとして機能する導電体（端子、配線などと言い換える場合がある）である。
　なお、図１２Ａ乃至図１２Ｃでは、導電体ＭＥ３は、一例として、配線として、Ｙ方向に延在するように設けられている。
　絶縁体ＩＳ３は、一例として、層間膜として機能する膜である。そのため、絶縁体ＩＳ３は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁体ＩＳ３としては、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　上記のとおり、図１２Ａ乃至図１２Ｃに示すトランジスタＭＴＣＫは、層間膜となる絶縁体ＩＳ２の下方にソース又はドレインの一方として機能する導電体ＭＥ１が位置し、絶縁体ＩＳ２の上方にソース又はドレインの他方として機能する導電体ＭＥ２が位置している。このため、トランジスタＭＴＣＫは、それぞれのチャネル形成領域が、絶縁体ＩＳ２の開口に沿って設けられる構成となっている。
　図１２Ａ乃至図１２Ｃに示すとおり、トランジスタのチャネル形成領域を層間膜として機能する絶縁体の開口の側面に沿って設けることによって、トランジスタのチャネル形成領域をＸ−Ｙ平面に沿って設けた場合よりも、トランジスタの形成面積を小さくすることができる。このため、トランジスタＭＴＣＫを用いて回路を形成することによって、当該回路の面積を小さくすることができる。また、その結果として、当該回路を含む半導体装置、又は表示装置の小型化に繋げることができる。
　また、トランジスタＭＴＣＫのゲート絶縁膜には、絶縁体ＧＩ２が含まれているため、トランジスタＭＴＣＫのゲート絶縁膜は、絶縁体ＧＩ２の分だけ厚くなっている。トランジスタのゲート絶縁膜を厚くした場合、当該トランジスタのゲートと半導体のチャネル形成領域との間の電圧の勾配を緩やかにすることができるため、ゲート電位に対する耐性を高めることができる。一方で、トランジスタのゲート絶縁膜を薄くする場合、絶縁体ＧＩ２を設けない構成とすればよい。この場合、ゲート電位を変化させたときの、ゲートから半導体のチャネル形成領域にかかる電界の変化が速くなるため、絶縁体ＧＩ２を設けない構成とすることでトランジスタの駆動周波数を高めることができる。
　つまり、トランジスタＭＴＣＫは、絶縁体ＧＩ２を有する場合、高いゲート電位（換言すると、高いゲート−ソース間電圧、又は高いゲート−ドレイン間電圧という場合がある）に対する耐性が高いトランジスタとして機能し、絶縁体ＧＩ２を有しない場合、駆動周波数が高いトランジスタとして機能する。なお、トランジスタＭＴＣＫについては、高いソース電位又は高いドレイン電位に対する耐性が高いトランジスタとして機能する場合もある。絶縁体ＧＩ１を形成した後、トランジスタＭＴＣＫが形成される領域の絶縁体ＧＩ１上に絶縁体ＧＩ２を形成することによって、ゲート絶縁膜が厚いトランジスタと薄いトランジスタとを、を作り分けることができる。
　また、絶縁体ＧＩ１が設けられた後に形成する、絶縁体ＧＩ２の膜厚は、絶縁体ＧＩ２の成膜工程の段階で決めることができる。つまり、トランジスタＭＴＣＫのゲート絶縁膜の膜厚は、絶縁体ＧＩ１が設けられた後においても調整することができる場合がある。
＜トランジスタの構成例２＞
　図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、図１２Ａ乃至図１２ＣのトランジスタＭＴＣＫの変形例であって、トランジスタＭＴＣＫ２のチャネル形成領域が、一点鎖線Ａ１−Ａ２の方向（図１３ＢのＸ−Ｚ平面におけるＸ方向）に沿うように形成されている。
　なお、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、ゲート電極として機能する導電体ＭＥ４と、ソース電極又はドレイン電極の一方として機能する一対の導電体ＭＥ２の一方と、ソース電極又はドレイン電極の他方として機能する一対の導電体ＭＥ２の他方と、チャネル形成領域が含まれている半導体ＳＣ１と、を有する。また、トランジスタＭＴＣＫ２は、ゲート電極がチャネル形成領域の上方に位置し、導電体ＭＥ２上に半導体ＳＣ１が接している構造となっているため、ＴＧＴＣ（Ｔｏｐ　Ｇａｔｅ　Ｔｏｐ　Ｃｏｎｔａｃｔ）型のトランジスタと呼ばれる場合がある。
　また、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、バックゲート電極として機能する導電体ＭＥ１も有する。バックゲート電極は、ゲート電極と同様に、半導体ＳＣ１に電界を発生させる機能を有する。特に、バックゲート電極は、バックゲート電極に印加する電位に応じて、半導体ＳＣ１内のキャリアの数を変化させることができ、結果として、トランジスタＭＴＣＫ２のしきい値電圧を変化させることができる。
　また、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２において、導電体ＭＥ１がバックゲート電極として機能する場合、絶縁体ＩＳ２は、トランジスタＭＴＣＫ２におけるゲート絶縁膜として機能する。この場合、絶縁体ＩＳ２には、絶縁体ＧＩ１又は絶縁体ＧＩ２に適用できる材料を用いることができる。
　また、導電体ＭＥ１の上方に位置し、半導体ＳＣ１の下方に位置するゲート絶縁膜（絶縁体ＩＳ２）と、半導体ＳＣ１の上方に位置し、導電体ＭＥ４の下方に位置するゲート絶縁膜（絶縁体ＧＩ１及び絶縁体ＧＩ２）と、を区別するため、前者を第２のゲート絶縁膜、又はバックゲート絶縁膜と呼称し、後者を第１のゲート絶縁膜と呼称する場合がある。
　なお、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、ゲート絶縁膜として、絶縁体ＧＩ１及び絶縁体ＧＩ２を含む構成となっている。このため、トランジスタＭＴＣＫ２は、ゲート電圧に対して高い耐性を有するトランジスタであるといえる。
　一方で、図１３Ａ乃至図１３ＣのトランジスタＭＴＣＫ２のゲート絶縁膜には、絶縁体ＧＩ２が含まれていなくてもよい。
　図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、絶縁体ＩＳ３に設けられた開口に、第１のゲート電極として機能する導電体ＭＥ４が埋め込まれている。
　トランジスタＭＴＣＫ２の作製方法としては、例えば、トランジスタＭＴＣＫ２の作製工程において、絶縁体ＧＩ１上及び絶縁体ＧＩ２上に絶縁体ＩＳ３を形成する。その後、絶縁体ＩＳ３の、導電体ＭＥ１と半導体ＳＣ１と絶縁体ＧＩ２と重畳する領域に開口を形成して、当該開口に絶縁体ＧＩ４と、導電体ＭＥ４と、をこの順に形成する。そして、ＣＭＰ法などの平坦化処理を行って、絶縁体ＩＳ３が露出するまで研磨を行うことで作製することができる。
　絶縁膜ＧＩ４は、絶縁体ＧＩ１及び絶縁体ＧＩ２と同様に、トランジスタＭＴＣＫ２のゲート絶縁膜の一部として機能する絶縁体である。このため、絶縁膜ＧＩ４は、絶縁体ＧＩ１又は絶縁体ＧＩ２に適用できる材料を用いることができる。なお、絶縁体ＧＩ４は、絶縁体ＩＳ３の開口の側面に形成されるため、絶縁体ＧＩ４の成膜方法としては、被覆性の高いＡＬＤ法を用いることが好ましい。
　絶縁体ＧＩ４は、一例として、絶縁体ＩＳ３に含まれる酸素などの不純物が導電体ＭＥ４に拡散して、導電体ＭＥ４が酸化されることを防ぐ膜として機能する。つまり、絶縁体ＧＩ４は、バリア絶縁膜として機能する。なお、絶縁体ＩＳ３から導電体ＭＥ４への不純物の拡散を防ぐ必要がない場合は、トランジスタＭＴＣＫ２には絶縁体ＧＩ４を設けなくてもよい。
　導電体ＭＥ４は、トランジスタＭＴＣＫ２のゲート電極として機能する導電体である。このため、導電体ＭＥ４は、導電体ＭＥ３に適用できる材料を用いることができる。
　上記のトランジスタＭＴＣＫ２の作製方法では、ゲート電極として機能する導電体ＭＥ４が、絶縁体ＩＳ３に形成されている開口を埋めるように自己整合（ｓｅｌｆ　ａｌｉｇｎ）的に形成される。このように、ゲート電極が開口を埋めるように自己整合的に形成されているトランジスタＭＴＣＫ２は、ＴＧＳＡ　ＦＥＴ（Ｔｒｅｎｃｈ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎｅｄ　ＦＥＴ）と呼ばれる場合がある。
　なお、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２は、ゲート絶縁膜として、絶縁体ＧＩ１及び絶縁体ＧＩ２を含む構成となっている。このため、トランジスタＭＴＣＫ２は、ゲート電圧に対して高い耐性を有するトランジスタであるといえる。図１３Ａ乃至図１３ＣのトランジスタＭＴＣＫ２において絶縁体ＧＩ２を設けていない構成とすることで、ゲート絶縁膜を薄くすることができるため、駆動周波数が高いトランジスタとすることができる。
＜トランジスタの構成例３＞
　図１４Ａには、図１２Ｂとは異なる構成を有するトランジスタＭＴＣＫ５の、Ｘ−Ｚ平面における断面図を示している。また、図１４Ｂには、Ｘ−Ｙ平面における断面図を示している。
　トランジスタＭＴＣＫ５は、トランジスタＭＴＣＫと比較して、導電体ＭＥ１を有さない点、導電体ＭＥ２に代えて導電体ＭＥ２＿ＳとＭＥ２＿Ｄを有する点、及び、半導体ＳＣ１の形状が異なる点で、主に相違している。導電体ＭＥ２＿Ｓは、ソース電極としての機能を有し、導電体ＭＥ２＿Ｄは、ドレイン電極としての機能を有する。
　半導体ＳＣ１は、平面視において、環状の形状を有する。半導体ＳＣ１は、開口ＫＫ１において、導電体ＭＥ２＿Ｓの側面に接する領域と、導電体ＭＥ２＿Ｄの側面に接する領域と、絶縁体ＩＳ２の側面に接する領域と、を有する。ここでは、半導体ＳＣ１が導電体ＭＥ２＿Ｓ及びＭＥ２＿Ｄの上面と接しない構成としている。このような形状の半導体ＳＣ１は、例えば異方性のエッチングにより加工することで形成することができる。なお、図１２Ｂに示すように、半導体ＳＣ１は、導電体ＭＥ２の上面と接していてもよい。
　図１４Ｂに示すように、導電体ＭＥ２＿Ｓと導電体ＭＥ２＿Ｄの幅Ｈは、開口ＫＫ１の最大幅Ｄよりも小さい。このとき、開口ＫＫ１の円周方向が、トランジスタＭＴＣＫ５のチャネル長方向に相当する。ここでは、半導体ＳＣ１が環状の形状を有するため、導電体ＭＥ２＿Ｓから導電体ＭＥ２＿Ｄへの電流経路（すなわちチャネル）が２種類存在する。なお、半導体ＳＣ１は必ずしも環状の形状とする必要はなく、導電体ＭＥ２＿Ｓと導電体ＭＥ２＿Ｄの両方と接する構成としてもよい。
　チャネル長は、開口ＫＫ１の形状、及び大きさによって制御することができる。例えばチャネル長を大きくしたい場合には、開口ＫＫ１の周長Ｌを長くすればよい。また平面視において開口ＫＫ１が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口ＫＫ１が、円形の他、楕円形、角の丸い四角形などとすることができる。また、正三角形、正方形、正五角形をはじめとした正多角形、正多角形以外の多角形としてもよい。また、星形多角形などの、少なくとも一つの内角が１８０度を超える多角形である、凹多角形とすると、チャネル長を大きくできる。そのほか、楕円形、角の丸い多角形、直線と曲線とを組み合わせた閉曲線などとすることができる。このとき、開口ＫＫ１の最大幅は、開口ＫＫ１の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が正方形または長方形である場合、開口ＫＫ１の最大幅は、開口ＫＫ１の最上部の対角線の長さとするとよい。なお、トランジスタＭＴＣＫ５のチャネル長は、上記のように開口ＫＫ１の周長方向に沿った距離であるため、横方向に電流が流れることとなる。さらに、トランジスタＭＴＣＫ５は、導電体ＭＥ２＿Ｓと導電体ＭＥ２＿Ｄとの厚さ方向、すなわち高さ方向（縦方向）にも電流が流れる成分を有しているということができるため、本発明の一態様のトランジスタは、ＶＬＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｌａｔｅｒａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼ぶことができる。
　また、図１４Ａに示すように、半導体ＳＣ１の高さがトランジスタＭＴＣＫ５のチャネル幅Ｗとなる。そのため、トランジスタＭＴＣＫ５のチャネル幅Ｗは、絶縁体ＩＳ２の厚さによって制御することができる。そのため、トランジスタＭＴＣＫ５のチャネル幅をフォトリソグラフィの露光限界以下の非常に微細な構造にすることができる。
　トランジスタＭＴＣＫは、チャネル長が極めて小さく、チャネル幅を大きくできるトランジスタであり、高いオン電流を実現することができる。一方、トランジスタＭＴＣＫ５はチャネル幅が極めて小さく、チャネル長を大きくできるトランジスタであり、適度なオン電流を実現でき、設計が容易となる。トランジスタＭＴＣＫとトランジスタＭＴＣＫ５とは、作製工程の一部を兼ねることができ、同一基板上に作り分けることができる。例えば、トランジスタＭＴＣＫ５を、発光デバイスに流れる電流を制御するための駆動トランジスタに適用し、トランジスタＭＴＣＫを、スイッチとして機能するトランジスタに適用することができる。また、トランジスタＭＴＣＫと、トランジスタＭＴＣＫ５と、を組み合わせて駆動回路を構成できるため、半導体装置の高機能化及び高信頼性化を図ることができる。
　なお、図１４Ｂにおいて、平面視において、導電体ＭＥ２＿Ｓと、導電体ＭＥ２＿Ｄとが、対向する配置について例示したがこれに限定されない。例えば、図１５Ａに示すように導電体ＭＥ２＿Ｓと、導電体ＭＥ２＿Ｄとが、互いに直交するように配置してもよい。または、図１５Ｂに示すように、導電体ＭＥ２＿Ｓと、導電体ＭＥ２＿Ｄとが、対向し且つ直交するように配置してもよい。図１５Ａ及び図１５Ｂに示す配置とすることで、レイアウトの自由度を高めることが可能となり、集積度の高い半導体装置を提供することができる。
＜トランジスタの構成例４＞
　図１６Ａに、上記構成例とは異なる構成を有するトランジスタ８００の上面図を示す。図１６Ｂに、図１６Ａにおける一点鎖線Ａ１−Ａ２間の断面図を示す。図１６Ｂは、トランジスタ８００のチャネル長方向の断面図でもある。図１６Ｃに、図１６Ａにおける一点鎖線Ａ３−Ａ４間の断面図を示す。図１６Ｃは、トランジスタ８００のチャネル幅に平行な方向の断面図でもある。図１６Ｄに、図１６Ａにおける一点鎖線Ａ５−Ａ６間の断面図を示す。図１６Ｄは、トランジスタ８００のチャネル幅方向の断面図でもある。なお、図１６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ８００は、絶縁体８１６に埋め込まれるように設けられた導電体８０５（導電体８０５ａ及び導電体８０５ｂ）と、絶縁体８１６及び導電体８０５上の絶縁体８２１と、絶縁体８２１上の絶縁体８２２と、絶縁体８２２上の絶縁体８２４と、絶縁体８２４上の酸化物８２０（酸化物８２０ａ及び酸化物８２０ｂ）と、酸化物８２０上の、導電体８４２ａ（導電体８４２ａ１及び導電体８４２ａ２）及び導電体８４２ｂ（導電体８４２ｂ１及び導電体８４２ｂ２）と、導電体８４２ａ上の絶縁体８７１ａと、導電体８４２ｂ上の絶縁体８７１ｂと、酸化物８２０上の絶縁体８５０と、絶縁体８５０上の導電体８６０（導電体８６０ａ及び導電体８６０ｂ）と、を有する。
　絶縁体８７１ａ、８７１ｂ上には、絶縁体８７５が設けられ、絶縁体８７５上には絶縁体８８５が設けられている。絶縁体８５５、絶縁体８５０、及び導電体８６０は、絶縁体８８５及び絶縁体８７５に設けられた開口の内部に配置されている。また、絶縁体８８５上及び導電体８６０上に絶縁体８８２が設けられている。また、絶縁体８８２上に絶縁体８８３が設けられている。また、絶縁体８１６及び導電体８０５の下に絶縁体８１５が設けられている。また、導電体８４２ａ２、導電体８４２ｂ２、絶縁体８７１ａ、絶縁体８７１ｂ、絶縁体８７５、及び絶縁体８８５と、絶縁体８５０の間に、絶縁体８５５が設けられている。
　なお、絶縁体８１５、絶縁体８１６、導電体８０５、絶縁体８２１、絶縁体８２２、絶縁体８２４、酸化物８２０、導電体８４２ａ、導電体８４２ｂ、絶縁体８７１ａ、絶縁体８７１ｂ、絶縁体８７５、絶縁体８８５、絶縁体８５５、絶縁体８５０、導電体８６０、絶縁体８８２、及び、絶縁体８８３は、それぞれ、単層構造であってもよく、積層構造であってもよい。
　酸化物８２０は、トランジスタ８００のチャネル形成領域として機能する領域を有する。また、導電体８６０は、トランジスタ８００の第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁体８５０は、トランジスタ８００の第１のゲート絶縁体として機能する領域を有する。また、導電体８０５は、トランジスタ８００の第２のゲート電極（下側のゲート電極）として機能する領域を有する。絶縁体８２４、絶縁体８２２、及び絶縁体８２１は、それぞれ、トランジスタ８００の第２のゲート絶縁体として機能する領域を有する。
　導電体８４２ａは、トランジスタ８００のソース電極またはドレイン電極の一方として機能する領域を有する。導電体８４２ｂは、トランジスタ８００のソース電極またはドレイン電極の他方として機能する領域を有する。
　酸化物８２０は、絶縁体８２４上の酸化物８２０ａと、酸化物８２０ａ上の酸化物８２０ｂと、を有することが好ましい。酸化物８２０ｂ下に酸化物８２０ａを有することで、酸化物８２０ａよりも下方に形成された構造物から、酸化物８２０ｂへの不純物の拡散を抑制できる。
　なお、酸化物８２０は、酸化物８２０ａ及び酸化物８２０ｂの２層構造に限定されない。酸化物８２０は、例えば、酸化物８２０ｂの単層構造であってもよく、３層以上の積層構造としてもよい。
　酸化物８２０ｂには、トランジスタ８００における、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、が形成される。チャネル形成領域の少なくとも一部は、導電体８６０と重なる。ソース領域は導電体８４２ａと重なり、ドレイン領域は導電体８４２ｂと重なる。なお、ソース領域とドレイン領域は互いに入れ替えることができる。
　チャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、チャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、ソース領域及びドレイン領域は、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
　なお、チャネル形成領域、ソース領域、及び、ドレイン領域は、それぞれ、酸化物８２０ｂだけでなく、酸化物８２０ａまで形成されていてもよい。
　また、酸化物８２０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに、水素、及び窒素などの不純物元素の濃度が減少していてもよい。
　酸化物８２０（酸化物８２０ａ及び酸化物８２０ｂ）には、酸化物半導体を用いることが好ましい。
　酸化物８２０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物８２０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物８２０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物８２０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物８２０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物８２０ａよりも下方に形成された構造物からの、酸化物８２０ｂに対する、不純物及び酸素の拡散を抑制できる。
　また、酸化物８２０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物８２０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、トランジスタ８００は大きいオン電流、及び高い周波数特性を得ることができる。
　また、酸化物８２０ａ及び酸化物８２０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物８２０ａ及び酸化物８２０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ８００は大きいオン電流、及び高い周波数特性を得ることができる。
　具体的には、酸化物８２０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。また、酸化物８２０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物８２０として酸化物８２０ｂの単層を設ける場合、酸化物８２０ｂとして、酸化物８２０ａに用いることができる金属酸化物を適用してもよい。また、酸化物８２０ａ、及び酸化物８２０ｂに用いることのできる金属酸化物の組成については、上記に限定されない。例えば、酸化物８２０ａに用いることのできる金属酸化物の組成は、酸化物８２０ｂに適用してもよい。同様に、酸化物８２０ｂに用いることのできる金属酸化物の組成は、酸化物８２０ａに適用してもよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物８２０ｂは、結晶性を有することが好ましい。特に、酸化物８２０ｂとして、ＣＡＡＣ−ＯＳを用いることが好ましい。
　酸化物８２０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物８２０ｂからの酸素の引き抜きを抑制できる。これにより、熱処理を行っても、酸化物８２０ｂから酸素が引き抜かれることを低減できるため、トランジスタ８００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　トランジスタ８００が有する各導電体に用いることができる材料としては、前述の、導電体ＭＥ１乃至導電体ＭＥ３に用いることができる各種材料が挙げられる。また、以下では、代表例について説明する。
　導電体８４２ａは、導電体８４２ａ１と、導電体８４２ａ１上の導電体８４２ａ２の積層構造であり、導電体８４２ｂは、導電体８４２ｂ１と、導電体８４２ｂ１上の導電体８４２ｂ２の積層構造である。酸化物８２０ｂに接する導電体８４２ａ１及び導電体８４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物８２０ｂに含まれる酸素によって、導電体８４２ａ及び導電体８４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体８４２ａ２及び導電体８４２ｂ２は、導電体８４２ａ１及び導電体８４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体８４２ａ及び導電体８４２ｂを、導電性が高い配線または電極として機能させることができる。
　例えば、導電体８４２ａ１及び導電体８４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体８４２ａ２及び導電体８４２ｂ２として、タングステンを用いることができる。
　絶縁体８８５及び絶縁体８７５に設けられた開口は、導電体８４２ａ２と導電体８４２ｂ２の間の領域と重畳する。平面視において、絶縁体８８５の開口の側面は、導電体８４２ａ２の側面、及び導電体８４２ｂ２の側面と一致または概略一致する。また、導電体８４２ａ１及び導電体８４２ｂ１の一部は、上記開口内に突出するように形成されている。ここで、導電体８４２ａ１の上面の一部が、導電体８４２ａ２に接し、導電体８４２ｂ１の上面の一部が、導電体８４２ｂ２に接する。よって、絶縁体８５５は、上記開口内で、導電体８４２ａ１の上面の他の一部、導電体８４２ｂ１の上面の他の一部、導電体８４２ａ２の側面、及び導電体８４２ｂ２の側面に接する。また、絶縁体８５０は、酸化物８２０の上面、導電体８４２ａ１の側面、導電体８４２ｂ１の側面、及び絶縁体８５５の側面に接する。
　絶縁体８５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体８５５は異方性エッチングを用いて、絶縁体８８５などに設けられた開口の側壁（ここで、開口の側壁とは、例えば、絶縁体８８５等の側面に対応する。）に接して、サイドウォール状に形成される。絶縁体８５５は、導電体８４２ａ２の側面、及び導電体８４２ｂ２の側面に接して形成されており、導電体８４２ａ２、及び導電体８４２ｂ２を保護する機能を有する。酸化物８２０ｂに酸素を供給するため、導電体８４２ａ１と導電体８４２ｂ１を分断した後で、絶縁体８５０を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。このとき、絶縁体８５５が、導電体８４２ａ２の側面、及び導電体８４２ｂ２の側面に接して形成されていることで、導電体８４２ａ２及び導電体８４２ｂ２が過剰に酸化されるのを防ぐことができる。例えば、絶縁体８５５として、窒化シリコンを用いることができる。
　酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ８００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、チャネル形成領域は、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域及びドレイン領域は、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体のチャネル形成領域の酸素欠損、及びＶＯＨを低減することが好ましい。また、ソース領域及びドレイン領域には過剰な量の酸素が供給されないようにすること、及びソース領域及びドレイン領域のＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電体８６０、導電体８４２ａ、及び導電体８４２ｂなどの導電率が低下しにくい構成にすることが好ましい。例えば、導電体８６０、導電体８４２ａ、及び導電体８４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　トランジスタ８００では、チャネル形成領域の水素濃度を低減し、かつ、導電体８４２ａ、導電体８４２ｂ、及び導電体８６０の酸化を抑制し、かつ、ソース領域及びドレイン領域中の水素濃度が低減することを抑制する構成とする。
　酸化物８２０ｂにおけるチャネル形成領域と接する絶縁体８５０は、水素を捕獲または水素を固着する機能を有することが好ましい。これにより、酸化物８２０ｂのチャネル形成領域中の水素濃度を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
　絶縁体８５０は、ゲート絶縁体として機能する。絶縁体８５０は、絶縁体８５５及び導電体８６０とともに、絶縁体８８５に形成された開口に設ける。トランジスタ８００の微細化を図るにあたって、絶縁体８５０の膜厚は薄いことが好ましい。絶縁体８５０を構成する層の膜厚は、それぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁体８５０を構成する各層は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体８５０の膜厚を薄くするためには、ＡＬＤ法を用いて成膜することが好ましい。また、絶縁体８８５等の開口内に、絶縁体８５０及び絶縁体８５５を設けるには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　絶縁体８５５の膜厚は、０．５ｎｍ以上２０ｎｍ以下が好ましく、０．５ｎｍ以上１０ｎｍ以下がより好ましく、０．５ｎｍ以上３ｎｍ以下がより好ましい。絶縁体８５５を上記のような膜厚にすることで、導電体８４２ａ２及び導電体８４２ｂ２が過剰に酸化されることを抑制できる。なお、絶縁体８５５は、少なくとも一部において、上記のような膜厚の領域を有していればよい。絶縁体８５５の膜厚を過剰に厚くすると、ＡＬＤ法による絶縁体８５５の成膜時間が長くなり、生産性が低下するため、絶縁体８５５の膜厚は上記の範囲程度にすることが好ましい。
　また、図１６Ａ等に示す半導体装置は、水素がトランジスタ８００等に混入することを抑制する構成とすることが好ましい。例えば、水素の拡散を抑制する機能を有する絶縁体を、トランジスタ８００等の上下の一方または双方を覆うように設けることが好ましい。したがって、絶縁体８１５、絶縁体８２１、絶縁体８２２、絶縁体８８２、及び絶縁体８８３は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を有することが好ましい。例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びジルコニウムを含む酸化物（ハフニウムジルコニウム酸化物）、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体８８３及び絶縁体８２１は、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体８８２は、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。また、例えば、絶縁体８２２は、水素を捕獲または水素を固着する能力が高く、高誘電率（ｈｉｇｈ−ｋ）材料である、酸化ハフニウムなどを用いることが好ましい。このように、トランジスタ８００の上下を、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体で取り囲む構造にすることで、酸化物半導体に過剰な酸素及び水素が拡散するのを低減することができる。これにより、半導体装置の電気特性、及び信頼性の向上を図ることができる。
　ここで、絶縁体８７５の酸化物８２０と重畳していない領域が絶縁体８２２に接し、絶縁体８７５の側端部が絶縁体８５５に接し、絶縁体８５５の上端部、及び絶縁体８５０の上端部が絶縁体８８２に接することが好ましい。上記のような構成にすることで、絶縁体８８３と絶縁体８２１に挟まれた領域において、絶縁体８８５が、絶縁体８７５によって酸化物８２０と離隔され、絶縁体８８５が、絶縁体８５５によって絶縁体８５０と離隔される。これにより、絶縁体８８５に含まれる水、水素などの不純物が、酸化物８２０及び絶縁体８５０に拡散することを抑制できる。また、絶縁体８５０に含まれる水素を、絶縁体８８２に、捕獲及び固着することができる。このような構成にすることで、酸化物半導体に水素が拡散するのをさらに低減することができる。これにより、半導体装置の電気特性、及び信頼性の向上を図ることができる。
　トランジスタ８００において、導電体８０５は、酸化物８２０及び導電体８６０と重なるように配置する。ここで、導電体８０５は、絶縁体８１６に形成された開口部に埋め込まれて設けることが好ましい。また、導電体８０５は、図１６Ａ及び図１６Ｃに示すように、チャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、複数のトランジスタを設ける場合に、導電体８０５は配線として機能する。
　図１６Ｂ及び図１６Ｃに示すように、導電体８０５は、導電体８０５ａ及び導電体８０５ｂを有することが好ましい。導電体８０５ａは、上記開口部の底面及び側壁に接して設けられる。導電体８０５ｂは、上記開口部に沿って形成された導電体８０５ａ上の凹部を埋め込むように設けられる。ここで、導電体８０５の上面の高さは、絶縁体８１６の上面の高さと一致または概略一致する。
　導電体８０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体８０５ｂに含まれる水素などの不純物が、絶縁体８１６等を介して、酸化物８２０に拡散することを防ぐことができる。また、導電体８０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体８０５ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び、酸化ルテニウムが挙げられる。導電体８０５ａは、上記導電性材料の単層構造または積層構造とすることができる。例えば、導電体８０５ａは、窒化チタンを有することが好ましい。
　また、導電体８０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体８０５ｂは、タングステンを有することが好ましい。
　導電体８０５は、第２のゲート電極として機能することができる。その場合、導電体８０５に印加する電位を、導電体８６０に印加する電位と連動させず、独立して変化させることで、トランジスタ８００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体８０５に負の電位を印加することにより、トランジスタ８００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体８０５に負の電位を印加したほうが、印加しない場合よりも、導電体８６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体８０５の電気抵抗率は、上記の導電体８０５に印加する電位を考慮して設計され、導電体８０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体８１６の膜厚は、導電体８０５の膜厚とほぼ同じになる。ここで、導電体８０５の設計が許す範囲で導電体８０５及び絶縁体８１６の膜厚を薄くすることが好ましい。絶縁体８１６の膜厚を薄くすることで、絶縁体８１６中に含まれる水素などの不純物の絶対量を低減することができるため、当該不純物が酸化物８２０に拡散することを抑制することができる。
　酸化物８２０と接する絶縁体８２４は、例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。これにより、絶縁体８２４から酸化物８２０に酸素を供給し、酸素欠損を低減することができる。
　絶縁体８２４は、酸化物８２０と同様に、島状に加工することが好ましい。これにより、複数のトランジスタ８００を設ける場合、１個のトランジスタ８００に対して、ほぼ同程度の大きさの絶縁体８２４が設けられることになる。これにより、各トランジスタ８００において、絶縁体８２４から酸化物８２０に供給される酸素の量が、同程度になる。よって、基板面内でトランジスタ８００の電気特性のばらつきを抑制できる。ただし、これに限られず、絶縁体８２２と同様に、絶縁体８２４をパターン形成しない構成にすることもできる。
　導電体８４２ａ、導電体８４２ｂ、及び導電体８６０として、それぞれ、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電体８４２ａ、導電体８４２ｂ、及び導電体８６０の導電率が低下することを抑制できる。
　絶縁体８７１ａ及び絶縁体８７１ｂは、導電体８４２ａ２及び導電体８４２ｂ２の加工時にエッチングストッパとして機能し、導電体８４２ａ２及び導電体８４２ｂ２を保護する無機絶縁体である。また、絶縁体８７１ａ及び絶縁体８７１ｂは、導電体８４２ａ２及び導電体８４２ｂ２に接するため、導電体８４２ａ、８４２ｂを酸化させにくい、無機絶縁体であることが好ましい。絶縁体８７１ａ及び絶縁体８７１ｂは、例えば、窒化物絶縁体と、酸化物絶縁体との積層構造であることが好ましい。
　なお、本明細書等において、少なくとも第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、及びＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ８００を、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタ８００をＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物８２０とゲート絶縁体との界面または界面近傍に形成されるチャネル形成領域を、酸化物８２０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　本実施の形態では、絶縁体８２４を島状に設ける構成にする。よって、図１６Ｃに示すように、導電体８６０の下面の少なくとも一部を、酸化物８２０ｂの下面より下に設けることができる。これにより、酸化物８２０ｂの上面及び側面に対向して、導電体８６０を設けることができるため、導電体８６０の電界を酸化物８２０ｂの上面及び側面に作用させることができる。このように、絶縁体８２４を島状に設ける構成にすることで、トランジスタ８００をＳ−ｃｈａｎｎｅｌ構造にすることができる。
　導電体８６０は、導電体８６０ａと、導電体８６０ａの上に配置された導電体８６０ｂと、を有することが好ましい。例えば、導電体８６０ａは、導電体８６０ｂの底面及び側面を包むように配置されることが好ましい。このとき、導電体８６０ａとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体８６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体８８５などに含まれる酸素により、導電体８６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　導電体８６０ｂは、導電性が高い導電体を用いることが好ましい。例えば、導電体８６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体８６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体８１６及び絶縁体８８５は、それぞれ、絶縁体８２２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態１で説明した駆動回路１１ＧＤが有するシフトレジスタに適用可能な回路の構成について説明する。
＜パルス出力回路＞
　初めに、駆動回路１１ＧＤが有するシフトレジスタに含まれているパルス出力回路の構成例について説明する。パルス出力回路は、スタートパルス信号を保持し、クロック信号に応じて保持した信号を出力する機能を有する。パルス出力回路は、１行（１列）分のパルスを出力する回路である。パルス出力回路は、記憶回路という場合がある。
＜＜パルス出力回路の構成例＞＞
　図１７Ａは、駆動回路１１ＧＤが有するパルス出力回路に適用できる、パルス出力回路ＲＥＳＡの回路構成の一例を示している。
　パルス出力回路ＲＥＳＡは、一例として、トランジスタＭＮ１乃至トランジスタＭＮ１０と、容量Ｃ３乃至容量Ｃ５と、を有する。また、図１７Ａに示すとおり、パルス出力回路ＲＥＳＡは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路（同じ極性のトランジスタで構成される回路を意味する）となっている。
　また、パルス出力回路ＲＥＳＡは、入力端子又は出力端子として機能する、端子ＩＴと、端子ＣＬＫ１と、端子ＣＬＫ２と、端子ＰＷＣと、端子ＧＴと、端子ＯＴと、を有する。
　半導体装置１００の画素回路ＰＸを有する表示部３１において、動画を滑らかに表示させる場合、表示部３１のフレーム周波数を高くすることが好ましい。このため、当該フレーム周波数を高くするために、駆動回路１１ＧＤが有するシフトレジスタには、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ１乃至トランジスタＭＮ１０には、上記実施の形態２で説明したトランジスタＭＴＣＫ、またはＭＴＣＫ２の絶縁体ＧＩ２がないトランジスタを用いることが好ましい。
　トランジスタＭＮ１のゲートは、端子ＩＴに電気的に接続され、トランジスタＭＮ１の第１端子は、配線ＶＤＥ１に電気的に接続されている。また、トランジスタＭＮ３のゲートは、端子ＣＬＫ２に電気的に接続され、また、トランジスタＭＮ３の第１端子は、配線ＶＤＥ２に電気的に接続されている。また、トランジスタＭＮ２のゲートは、トランジスタＭＮ３の第２端子と、トランジスタＭＮ４の第１端子と、トランジスタＭＮ７のゲートと、トランジスタＭＮ１０のゲートと、容量Ｃ５の第１端子と、に電気的に接続され、トランジスタＭＮ２の第１端子は、トランジスタＭＮ１の第２端子と、トランジスタＭＮ５の第１端子と、トランジスタＭＮ８の第１端子と、に電気的に接続され、トランジスタＭＮ２の第２端子は、配線ＶＳＥ１に電気的に接続されている。また、トランジスタＭＮ４のゲートは、端子ＩＴに電気的に接続され、トランジスタＭＮ４の第２端子は、配線ＶＳＥ３に電気的に接続されている。
　トランジスタＭＮ５のゲートは、配線ＶＤＥ３に電気的に接続され、トランジスタＭＮ５の第２端子は、トランジスタＭＮ６のゲートと、容量Ｃ３の第１端子と、に電気的に接続されている。トランジスタＭＮ６の第１端子は、端子ＣＬＫ１に電気的に接続され、トランジスタＭＮ６の第２端子は、トランジスタＭＮ７の第１端子と、容量Ｃ３の第２端子と、端子ＯＴと、に電気的に接続されている。トランジスタＭＮ７の第２端子は、配線ＶＳＥ４に電気的に接続されている。
　トランジスタＭＮ８のゲートは、配線ＶＤＥ４に電気的に接続され、トランジスタＭＮ８の第２端子は、トランジスタＭＮ９のゲートと、容量Ｃ４の第１端子と、に電気的に接続されている。トランジスタＭＮ９の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＮ９の第２端子は、トランジスタＭＮ１０の第１端子と、容量Ｃ４の第２端子と、端子ＧＴと、に電気的に接続されている。トランジスタＭＮ１０の第２端子は、配線ＶＳＥ５に電気的に接続されている。
　端子ＩＴは、パルス出力回路の第１の入力端子に相当する端子である。
　また、端子ＣＬＫ１、端子ＣＬＫ２、及び端子ＰＷＣは、パルス出力回路の第２の入力端子に相当する端子である。
　特に、端子ＣＬＫ１又は端子ＣＬＫ２に電気的に接続される配線と、端子ＰＷＣに電気的に接続される配線と、は、パルス電位を与える配線として機能する。また、端子ＣＬＫ１又は端子ＣＬＫ２に電気的に接続される配線と、端子ＰＷＣに電気的に接続される配線と、が与える当該パルス電位のパルス幅は、互いに異なっていてもよい。
　端子ＯＴは、パルス出力回路の第１の出力端子に相当する端子である。
　端子ＧＴは、パルス出力回路の第２の出力端子に相当する端子である。
　配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれは、互いに等しい定電位を与えてもよいし、互いに異なる定電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれから選ばれた二以上の配線は、互いに等しい定電位を与え、且つ残りの配線は、当該定電位とは異なる電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれのうち、互いに等しい定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＤＥ１と配線ＶＤＥ２とのそれぞれが互いに等しい定電位を与える場合、配線ＶＤＥ１と配線ＶＤＥ２とは、同一の配線としてもよい。
　また、配線ＶＤＥ１乃至配線ＶＤＥ４のうちの一以上は、定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、低レベル電位、接地電位、又は負電位とすることができる。なお、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、互いに等しい定電位を与えてもよいし、互いに異なる定電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれから選ばれた二以上の配線は、互いに等しい定電位を与え、且つ残りの配線は、当該定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれのうち、互いに等しい定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ１と配線ＶＳＥ２とのそれぞれが互いに等しい定電位を与える場合、配線ＶＳＥ１と配線ＶＳＥ２とは、同一の配線としてもよい。
　また、配線ＶＳＥ１乃至配線ＶＳＥ４のうちの一以上は、定電位ではなく、可変電位を与える配線としてもよい。
　図１８は、図１７Ａのパルス出力回路ＲＥＳＡのレイアウト図（平面図）である。図１８において、パルス出力回路ＲＥＳＡは、導電体ＧＥＭと、導電体ＳＤＤと、導電体ＳＤＵと、半導体ＳＭＣと、導電体ＰＬＧと、を有する。なお、図１８には、パルス出力回路ＲＥＳＡに含まれている絶縁体を図示していない。
　導電体ＳＤＤは、一例として、導電体ＳＤＵの下方に位置している。また、導電体ＳＤＵは、一例として、導電体ＳＤＤと重なっている領域に開口ＫＫを有する。なお、開口ＫＫは、図１８では、破線で示している。また、半導体ＳＭＣは、一例として、開口ＫＫの領域の外側の導電体ＳＤＵ上と、開口ＫＫの領域の導電体ＳＤＤ上と、に位置している。また、導電体ＧＥＭは、開口ＫＫを埋めるように、半導体ＳＭＣの上方に位置している。
　導電体ＳＤＤは、図１２Ａ乃至図１２Ｃにおける導電体ＭＥ１に相当し、導電体ＳＤＵは、図１２Ａ乃至図１２Ｃにおける導電体ＭＥ２に相当し、半導体ＳＭＣは、図１２Ａ乃至図１２Ｃにおける半導体ＳＣ１に相当し、導電体ＧＥＭは、図１２Ａ乃至図１２Ｃにおける導電体ＭＥ３に相当する。また、開口ＫＫは、図１２Ａ乃至図１２Ｃにおける開口ＫＫ１に相当する。
　半導体ＳＭＣ、導電体ＧＥＭ、導電体ＳＤＤ、及び導電体ＳＤＵのそれぞれは、例えば、リソグラフィ法を用いて形成することができる。具体的には、例えば、導電体ＧＥＭを形成する場合には、導電体ＧＥＭとなる導電材料をスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、及びＡＬＤ法から選ばれた一以上の方法を用いて形成し、その後に、リソグラフィ法によって所望のパターンを形成すればよい。また、半導体ＳＭＣ、導電体ＳＤＤ、及び導電体ＳＤＵについても、上記と同様の方法により形成を行うことができる。
　また、半導体ＳＭＣと導電体ＧＥＭとの間、導電体ＳＤＵと導電体ＧＥＭとの間、及び導電体ＳＤＵと導電体ＳＤＤの間には、絶縁体が設けられていてもよい。特に、半導体ＳＭＣと導電体ＧＥＭとの間に設けられる絶縁体は、ゲート絶縁膜として機能する場合がある。
　また、導電体ＳＤＤと導電体ＳＤＵとの間、及び導電体ＳＤＵと導電体ＧＥＭとの間のそれぞれには、配線又はプラグとして機能する導電体ＰＬＧが設けられている。導電体ＰＬＧは、例えば、上記の絶縁体に開口部を形成し、当該開口部に導電体ＰＬＧとなる導電材料を埋めることにより、形成される。なお、導電体ＰＬＧの形成後には、導電体ＰＬＧ及び周辺の絶縁体のそれぞれの膜面の高さを揃えるために、化学機械研磨法などを用いた平坦化処理によって平坦化がなされていてもよい。
　なお、導電体ＳＤＵと導電体ＧＥＭとの間には、導電体ＰＬＧを設けずに、導電体ＳＤＵと導電体ＧＥＭとの間の絶縁体に開口を設けて、導電体ＳＤＵと導電体ＧＥＭとを直接接触させて、導電体ＳＤＵと導電体ＧＥＭとの間を電気的に接続してもよい。
　また、図１８の容量Ｃ４では、導電体ＧＥＭの一部を容量Ｃ４の第１端子とし、導電体ＳＤＤの一部を容量Ｃ４の第２端子としている。なお、容量Ｃ４の静電容量を大きくするため、図１８の容量Ｃ４の領域において、導電体ＧＥＭと導電体ＳＤＤとの間の絶縁体を薄くしてもよい。また、導電体ＧＥＭと導電体ＳＤＤとの間に、比誘電率が高い絶縁体を設けてもよい。なお、容量Ｃ５についても、容量Ｃ４の説明を参照することができる。
　また、図１８の容量Ｃ３では、導電体ＳＤＵの一部を容量Ｃ３の第１端子とし、導電体ＳＤＤの一部を容量Ｃ３の第２端子としている。このため、図１８の容量Ｃ３の領域において、導電体ＧＥＭと導電体ＳＤＵとは電気的に接続されているが、導電体ＳＤＵと導電体ＳＤＤとは、電気的に接続されていない。なお、容量Ｃ３の静電容量を大きくするため、図１８の容量Ｃ３の領域において、導電体ＳＤＤと導電体ＳＤＵとの間の絶縁体を薄くしてもよい。また、導電体ＳＤＤと導電体ＳＤＵとの間に、比誘電率が高い絶縁体を設けてもよい。
＜＜パルス出力回路の変更例１＞＞
　なお、駆動回路１１ＧＤが有するパルス出力回路に適用できるパルス出力回路の構成は、図１７Ａに示したパルス出力回路ＲＥＳＡに限定されない。例えば、駆動回路１１ＧＤが有するパルス出力回路に適用できるパルス出力回路の構成は、図１７Ｂに示すパルス出力回路ＲＥＳＢを適用してもよい。
　図１７Ｂのパルス出力回路ＲＥＳＢは、図１７Ａのパルス出力回路ＲＥＳＡの変更例であって、パルス出力回路ＲＥＳＢに含まれているそれぞれのトランジスタにバックゲートが設けられている点で、パルス出力回路ＲＥＳＡと異なる。
　図１７Ａに図示しているトランジスタＭＮ１乃至トランジスタＭＮ１０は、一例としては、チャネルの上下にゲートを有するマルチゲート構造（またはデュアルゲート構造ともいう）のｎチャネル型トランジスタとしており、トランジスタＭＮ１乃至トランジスタＭＮ１０はゲートに加えてバックゲートを有する。但し、本明細書等において、便宜上、一例として、ゲートを第１ゲート（フロントゲートと記載する場合がある）、バックゲートを第２ゲートと呼称して、区別するように記載する場合がある。また、本明細書等において、第１ゲートと第２ゲートは互いに入れ替えることができ、そのため、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　なお、図１７Ｂでは、トランジスタＭＮ１乃至トランジスタＭＮ１０のそれぞれのバックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい（図１７Ｂでは、トランジスタＭＮ１、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ６、トランジスタＭＮ８、及びトランジスタＭＮ９が該当する）。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路とを電気的に接続するための配線を設けて、当該外部回路によってそのトランジスタのバックゲートに電位を与える構成としてもよい（図１７Ｂでは、トランジスタＭＮ２、トランジスタＭＮ４、トランジスタＭＮ７、及びトランジスタＭＮ１０が該当する）。
　また、図１７Ａ及び図１７Ｂにおいて、トランジスタＭＮ１乃至トランジスタＭＮ１０はｎチャネル型トランジスタとしているが、状況に応じて、トランジスタＭＮ１乃至トランジスタＭＮ１０はｐチャネル型トランジスタとしてもよい。
　なお、上記のトランジスタの記載については、図１７Ａ及び図１７Ｂだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタに対しても同様に適用できる場合がある。
　トランジスタＭＮ１、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ６、トランジスタＭＮ８、トランジスタＭＮ９のそれぞれにおいて、ゲートは、バックゲートに電気的に接続されている。また、トランジスタＭＮ２の第２ゲートは、配線ＢＧ１に電気的に接続されている。また、トランジスタＭＮ４の第２ゲートは、配線ＢＧ２に電気的に接続されている。また、トランジスタＭＮ７と、トランジスタＭＮ１０と、のそれぞれの第２ゲートは、配線ＢＧ３に電気的に接続されている。
　配線ＢＧ１乃至配線ＢＧ３のそれぞれは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、低レベル電位、接地電位、又は負電位とすることができる。なお、配線ＢＧ１乃至配線ＢＧ３のそれぞれは、互いに等しい定電位を与えてもよいし、互いに異なる定電位を与えてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた２本以上のそれぞれが互いに等しい定電位を与える配線である場合、選ばれた２本以上の配線は同一の配線としてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた１本以上は、定電位ではなく、可変電位を与える配線としてもよい。
　配線ＢＧ１乃至配線ＢＧ３がそれぞれ異なる配線であるとき、トランジスタＭＮ２と、トランジスタＭＮ４と、トランジスタＭＮ７及びトランジスタＭＮ１０と、のそれぞれのバックゲートには、異なる定電位を与えることができる。つまり、トランジスタＭＮ２のしきい値電圧と、トランジスタＭＮ４のしきい値電圧と、トランジスタＭＮ７及びトランジスタＭＮ１０のそれぞれのしきい値電圧と、を独立に制御することができる。
　これにより、例えば、トランジスタＭＮ４のバックゲートに負電位を与えて、かつトランジスタＭＮ７及びトランジスタＭＮ１０のそれぞれのバックゲートに接地電位、又は低レベル電位（当該負電位よりも高い電位）を与えることで、トランジスタＭＮ７及びトランジスタＭＮ１０のオフ電流の量をトランジスタＭＮ４のオフ電流の量よりも大きくすることができる。したがって、駆動回路１１ＧＤが有するパルス出力回路に、図１７Ｂのパルス出力回路ＲＥＳＢを適用することによって、駆動回路１１ＳＤに備わるシフトレジスタの駆動速度を更に速めることができる。
＜＜パルス出力回路の変更例２＞＞
　また、例えば、駆動回路１１ＧＤが有するパルス出力回路に適用できるパルス出力回路の構成は、図１９に示すパルス出力回路ＲＥＳＣを適用してもよい。
　パルス出力回路ＲＥＳＣは、パルス出力回路の第１の入力端子として機能する端子ＩＴＡ及び端子ＩＴＢと、パルス出力回路の第１の出力端子として機能する端子ＯＴＡ及び端子ＯＴＢと、を有する。つまり、パルス出力回路ＲＥＳＣは、２つの第１の入力端子と、２つの第１の出力端子と、を有する点で、パルス出力回路ＲＥＳＡと異なっている。
　また、前段のパルス出力回路ＲＥＳＣの端子ＯＴＡは、後段のパルス出力回路ＲＥＳＣの端子ＩＴＡに電気的に接続され、前段のパルス出力回路ＲＥＳＣの端子ＯＴＢは、後段のパルス出力回路ＲＥＳＣの端子ＩＴＢに電気的に接続されている。
　また、パルス出力回路ＲＥＳＣは、端子ＣＬＫ３と、端子ＣＬＫ４と、を有する。端子ＣＬＫ３及び端子ＣＬＫ４は、パルス出力回路の第２の入力端子に相当する端子である。
　特に、端子ＣＬＫ３又は端子ＣＬＫ４に電気的に接続される配線と、端子ＰＷＣに電気的に接続される配線と、は、パルス電位を与える配線として機能する。なお、端子ＣＬＫ３及び端子ＣＬＫ４のそれぞれに与えられる当該パルス電位のパルス幅は、互いに異なっていてもよい。
　また、パルス出力回路ＲＥＳＣは、パルス出力回路ＲＥＳＡと同様に、端子ＧＴを有する。端子ＧＴは、パルス出力回路の第２の出力端子に相当する端子である。
　パルス出力回路ＲＥＳＣは、一例として、トランジスタＭＮ５１乃至トランジスタＭＮ５９と、容量Ｃ６乃至容量Ｃ８と、を有する。また、図１９に示すとおり、パルス出力回路ＲＥＳＣは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。
　また、図１９のパルス出力回路ＲＥＳＣでは、トランジスタＭＮ５１乃至トランジスタＭＮ５９は、シングルゲート構造としているが、チャネルの上下にゲートを有するマルチゲート構造のトランジスタとしてもよい。
　なお、半導体装置１００の画素回路ＰＸを有する表示部３１において、動画を滑らかに表示させる場合、表示部３１のフレーム周波数を高くすることが好ましい。このため、当該フレーム周波数を高くするために、駆動回路１１ＧＤが有するパルス出力回路には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ５１乃至トランジスタＭＮ５９には、上記実施の形態２で説明したトランジスタＭＴＣＫ、またはＭＴＣＫ２の絶縁体ＧＩ２がないトランジスタを用いることが好ましい。
　容量Ｃ６の第１端子は、トランジスタＭＮ５２の第１端子と、端子ＣＬＫ４に電気的に接続され、容量Ｃ６の第２端子は、トランジスタＭＮ５１の第１端子と、トランジスタＭＮ５２のゲートと、トランジスタＭＮ５３の第１端子と、に電気的に接続されている。トランジスタＭＮ５１の第２端子は、配線ＶＳＥ６に電気的に接続され、トランジスタＭＮ５１のゲートは、端子ＩＴＢに電気的に接続されている。トランジスタＭＮ５３の第２端子は、配線ＶＳＥ７に電気的に接続され、トランジスタＭＮ５３のゲートは、端子ＣＬＫ３に電気的に接続されている。トランジスタＭＮ５２の第２端子は、トランジスタＭＮ５６のゲートと、トランジスタＭＮ５７の第１端子と、トランジスタＭＮ５９のゲートと、容量Ｃ８の第１端子と、に電気的に接続されている。トランジスタＭＮ５７の第２端子は、配線ＶＳＥ９に電気的に接続されている。容量Ｃ８の第２端子は、配線ＶＳＥ１０に電気的に接続されている。
　トランジスタＭＮ５４の第１端子は、配線ＶＤＥ６に電気的に接続され、トランジスタＭＮ５４の第２端子は、トランジスタＭＮ５５の第１端子と、トランジスタＭＮ５７のゲートと、トランジスタＭＮ５６の第１端子と、端子ＯＴＢと、に電気的に接続されている。トランジスタＭＮ５６の第２端子は、配線ＶＳＥ８に電気的に接続されている。トランジスタＭＮ５５の第２端子は、トランジスタＭＮ５８のゲートと、容量Ｃ７の第１端子と、に電気的に接続され、トランジスタＭＮ５５のゲートは、配線ＶＤＥ７に電気的に接続されている。トランジスタＭＮ５８の第１端子は、端子ＣＬＫ４に電気的に接続され、トランジスタＭＮ５８の第２端子は、容量Ｃ７の第２端子と、トランジスタＭＮ５９の第１端子と、端子ＯＴＡと、端子ＧＴと、に電気的に接続され、トランジスタＭＮ５９の第２端子は、配線ＶＳＥ１１に電気的に接続されている。
　配線ＶＤＥ６及び配線ＶＤＥ７のそれぞれは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ６及び配線ＶＤＥ７のそれぞれは、互いに等しい定電位を与えてもよいし、互いに異なる定電位を与えてもよい。また、配線ＶＤＥ６及び配線ＶＤＥ７が、互いに等しい定電位を与える場合、配線ＶＤＥ６及び配線ＶＤＥ７は、同一の配線としてもよい。
　また、配線ＶＤＥ６及び配線ＶＤＥ７の一方又は双方は、定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、低レベル電位、接地電位、又は負電位とすることができる。なお、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれは、互いに等しい定電位を与えてもよいし、互いに異なる定電位を与えてもよい。また、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれから選ばれた二以上の配線は、互いに等しい定電位を与え、且つ残りの配線は、当該定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれのうち、互いに等しい定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ６と配線ＶＳＥ７とのそれぞれが互いに等しい定電位を与える場合、配線ＶＳＥ６と配線ＶＳＥ７とは、同一の配線としてもよい。
　また、配線ＶＳＥ６乃至配線ＶＳＥ１１のうちの一以上は、定電位ではなく、可変電位を与える配線としてもよい。
　半導体装置１００の画素回路ＰＸを有する表示部３１において、表示部３１のフレーム周波数を高くするために、駆動回路１１ＧＤが有するパルス出力回路には、駆動周波数が高いトランジスタを用いることが好ましい。このため、トランジスタＭＮ５１乃至トランジスタＭＮ５９には、上記実施の形態２で説明したトランジスタＭＴＣＫ、またはＭＴＣＫ２の絶縁体ＧＩ２がないトランジスタを用いることが好ましい。
　なお、本発明の一態様の半導体装置は、上述した各回路の構成に限定されない。本発明の一態様の半導体装置は、上述した各回路を適宜変更した構成としてもよい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態１で説明した画素回路ＰＸに適用できる回路構成について説明する。
＜画素回路の構成例１＞
　図２０Ａは、実施の形態１で説明した半導体装置１００の画素回路ＰＸに適用できる回路の構成例を示す回路図である。
　図２０Ａに示す画素回路ＰＸ１は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、容量Ｃｓ１と、容量Ｃｓ２と、発光デバイスＥＤと、を有する。
　発光デバイスＥＤとしては、例えば、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、及び発光ダイオード（例えば、マイクロＬＥＤが挙げられる。また、画素回路ＰＸ１は、上述した発光デバイスから選ばれた１つ以上が適用された画素回路とすることができる。なお、本実施の形態では、画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬに電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＩＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量Ｃｓ１の第２端子と、容量Ｃｓ２の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、容量Ｃｓ２の第２端子は、配線ＶＣＯＭに電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬは、実施の形態１で説明した駆動回路１１ＳＤから画素回路ＰＸ１に画像信号を送信するための配線として機能する。
　配線ＧＬは、実施の形態１で説明した駆動回路１１ＧＤから画素回路ＰＸ１に選択信号を送信するための配線として機能する。
　配線ＩＬは、発光デバイスＥＤのアノードに電流を供給するための配線として機能する。このため、配線ＩＬは、電流供給線と呼ばれる場合がある。
　配線ＶＣＯＭは、容量Ｃｓ２の第２端子に定電位を与える配線として機能する。特に、当該定電位は、共通電位と呼ばれる場合がある。共通電位は、一例として、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＶＣＯＭは、別の画素回路ＰＸ１に備わる容量Ｃｓ２の第２端子にも共通電位を与える配線としてもよい。
　配線ＶＣＡＴは、発光デバイスＥＤのカソードに定電位を与える配線として機能する。特に、当該定電位はカソード電位と呼ばれる場合がある。カソード電位は、一例として、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＶＣＡＴは、別の画素回路ＰＸ１に備わる発光デバイスＥＤのカソードにもカソード電位を与える配線としてもよい。
　なお、配線ＶＣＯＭが与える共通電位と、配線ＶＣＡＴが与えるカソード電位は、互いに等しい電位としてもよい。この場合、配線ＶＣＯＭと配線ＶＣＡＴは同一の配線としてもよい（図示しない）。
　トランジスタＴｒ１は、画素回路ＰＸにおける、画像信号の書き込みトランジスタとして機能する。トランジスタＴｒ１に、電圧に対して高い耐性を有するトランジスタを用いたい場合は、例えば、上記実施の形態２で説明したトランジスタＭＴＣＫを用いることが有効である。
　また、トランジスタＴｒ２は、画素回路ＰＸにおける、発光デバイスＥＤのアノード−カソード間に流れる電流の量を制御するための駆動トランジスタとして機能する。このため、画像信号に応じた電位が高電位となる場合、トランジスタＴｒ２には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ２には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ２には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ２を用いることが好ましい。またトランジスタＭＴＣＫ２は、バックゲートを有するトランジスタであるため、特に好ましい。
＜画素回路の構成例２＞
　図２０Ｂは、実施の形態１で説明した半導体装置１００の画素回路ＰＸに適用でき、かつ図２０Ａの画素回路とは異なる回路の構成例を示す回路図である。
　図２０Ｂに示す画素回路ＰＸ２は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、容量Ｃｓ１と、容量Ｃｓ３と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、容量Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ１に含まれるトランジスタＴｒ１、トランジスタＴｒ２、容量Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ２は、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、トランジスタＴｒ３の第１端子に電気的に接続され、トランジスタＴｒ２の第２端子は、容量Ｃｓ１の第２端子と、容量Ｃｓ３の第１端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ３の第２端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ３のゲートは、配線ＧＬ２に電気的に接続されている。また、容量Ｃｓ３の第２端子は、配線ＶＥＬに電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ及び配線ＶＣＡＴについては、図２０Ａの画素回路ＰＸ１に電気的に接続されている配線ＳＬ及び配線ＶＣＡＴの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ２、及び配線ＧＬ３は、実施の形態１で説明した駆動回路１１ＧＤから画素回路ＰＸ２に選択信号を送信するための配線として機能する。
　配線ＶＥＬは、発光デバイスＥＤのアノードに電位を与えるための配線として機能する。
　配線ＩＮＩＬは、発光デバイスＥＤのアノードに電位を与えるための配線として機能する。特に、当該電位は、例えば、発光デバイスＥＤのアノード電位をリセットするための、初期化用の電位とすることができる。
　トランジスタＴｒ３及びトランジスタＴｒ４には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ３及びトランジスタＴｒ４には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ３及びトランジスタＴｒ４には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又はトランジスタＭＴＣＫ２を用いることが好ましい。
　また、画素回路ＰＸ２において、トランジスタＴｒ１及びトランジスタＴｒ２はバックゲートを有するトランジスタとしてもよい。具体的には、図２１Ａに示すとおり、画素回路ＰＸ２は、トランジスタＴｒ１のバックゲートがトランジスタＴｒ１のゲートに電気的に接続され、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ１には、上記実施の形態２で説明した、バックゲート電極を有するトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例３＞
　図２０Ｃは、実施の形態１で説明した半導体装置１００の画素回路ＰＸに適用でき、かつ図２０Ａ及び図２０Ｂの画素回路とは異なる回路の構成例を示す回路図である。
　図２０Ｃに示す画素回路ＰＸ３は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５と、容量Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ２に含まれるトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ３は、画素回路ＰＸ２と同様に、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、トランジスタＴｒ５の第１端子と、容量Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量Ｃｓ１の第２端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ５の第２端子は、配線ＶＢＬに電気的に接続され、トランジスタＴｒ５のゲートは、配線ＧＬ４に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ、及び配線ＩＮＩＬについては、図２０Ｂの画素回路ＰＸ２に電気的に接続されている配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ、及び配線ＩＮＩＬの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ３、及び配線ＧＬ４は、実施の形態１で説明した駆動回路１１ＧＤから画素回路ＰＸ３に選択信号を送信するための配線として機能する。
　配線ＶＢＬは、容量Ｃｓ１の第１端子に定電位を与えるための配線として機能する。当該定電位は、例えば、トランジスタＴｒ２のしきい値電圧の補正時において、トランジスタＴｒ２のゲートに入力される電位であって、配線ＶＥＬが与える電位とほぼ等しいことが好ましい。
　トランジスタＴｒ５には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ５には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ５には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又はトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例４＞
　図２０Ｄは、実施の形態１で説明した半導体装置１００の画素回路ＰＸに適用でき、かつ図２０Ａ乃至図２０Ｃの画素回路とは異なる回路の構成例を示す回路図である。
　図２０Ｄに示す画素回路ＰＸ４は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、容量Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ３に含まれるトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ４は、画素回路ＰＸ１と同様に、入力された画像信号に応じた発光強度の光を発する機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量Ｃｓ１の第２端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＩＮＩＬ、配線ＧＬ１、及び配線ＧＬ３については、図２０Ｃの画素回路ＰＸ３に電気的に接続されている配線ＳＬ、配線ＶＣＡＴ、配線ＩＮＩＬ、配線ＧＬ１、及び配線ＧＬ３の説明を参照することができる。
　画素回路ＰＸ４において、トランジスタＴｒ２はバックゲートを有するトランジスタとしてもよい。具体的には、図２１Ｂに示すとおり、画素回路ＰＸ４は、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ２には、上記実施の形態で説明した、バックゲート電極を有するトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例５＞
　図２２Ａは、実施の形態１で説明した半導体装置１００の画素回路ＰＸに適用でき、かつ図２０Ａ乃至図２０Ｄの画素回路とは異なる回路の構成例を示す回路図である。
　図２２Ａに示す画素回路ＰＸ５は、一例として、トランジスタＴｒ１乃至トランジスタＴｒ４と、トランジスタＴｒ６と、トランジスタＴｒ７と、容量Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１乃至トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ２に含まれるトランジスタＴｒ１乃至トランジスタＴｒ４、容量Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ５は、画素回路ＰＸ２及び画素回路ＰＸ３と同様に、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２の第１端子と、トランジスタＴｒ７の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３の第１端子と、トランジスタＴｒ６の第１端子と、に電気的に接続され、トランジスタＴｒ２のゲートは、トランジスタＴｒ６の第２端子と、容量Ｃｓ１の第１端子と、に電気的に接続されている。トランジスタＴｒ３の第２端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ３のゲートは、配線ＧＬ２に電気的に接続されている。また、トランジスタＴｒ６のゲートは、トランジスタＴｒ４のゲートと、配線ＧＬ３と、に電気的に接続されている。トランジスタＴｒ７の第２端子は、トランジスタＴｒ４の第１端子と、容量Ｃｓ１の第２端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ、及び配線ＩＮＩＬについては、図２０Ｂの画素回路ＰＸ２に電気的に接続されている配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ、及び配線ＩＮＩＬの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ２、配線ＧＬ３、及び配線ＧＬ５は、実施の形態１で説明した駆動回路１１ＧＤから画素回路ＰＸ５に選択信号を送信するための配線として機能する。
　トランジスタＴｒ６及びトランジスタＴｒ７には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ６及びトランジスタＴｒ７には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ６及びトランジスタＴｒ７には、例えば、上記実施の形態２で説明したトランジスタＭＴＣＫ、又はトランジスタＭＴＣＫ２を用いることが好ましい。
　なお、本発明の一態様の半導体装置に係る画素回路は、図２２Ａに示す画素回路ＰＸ５の構成に限定されず、画素回路ＰＸ５の回路構成が適宜変更されたものでもよい。
　例えば、図２２Ｂに示す画素回路ＰＸ５Ａのとおり、図２２Ａの画素回路ＰＸ５に容量Ｃｓ４を設けた構成としてもよい。容量Ｃｓ４の第１端子は、トランジスタＴｒ１のゲートと、配線ＧＬ１と、に電気的に接続され、容量Ｃｓ４の第２端子は、トランジスタＴｒ４の第１端子と、トランジスタＴｒ７の第２端子と、容量Ｃｓ１の第２端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。
　また、画素回路ＰＸ５Ａにおいて、トランジスタＴｒ１、トランジスタＴｒ２、及びトランジスタＴｒ６はバックゲートを有するトランジスタとしてもよい。具体的には、図２３に示すとおり、画素回路ＰＸ５Ａは、トランジスタＴｒ１のバックゲートがトランジスタＴｒ１のゲートに電気的に接続され、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続され、トランジスタＴｒ６のバックゲートがトランジスタＴｒ６のゲートに電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ１には、上記実施の形態で説明した、バックゲート電極を有するトランジスタＭＴＣＫ２を用いることが好ましい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様の表示装置の断面構成例について説明する。
＜半導体装置の断面構成例１＞
　図２４に示す半導体装置１００Ａは、上記実施の形態１等で説明した半導体装置１００の断面視における構成例である。半導体装置１００Ａは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。なお、図２４の半導体装置１００Ａでは、素子層２０、素子層３０、および素子層６０に加えて、配線層７０についても図示している。配線層７０は、配線が設けられる層である。
　素子層２０は、一例として、基板３１０を有し、基板３１０上には、トランジスタ３００ｄが形成されている。また、トランジスタ３００ｄの上方には、配線層７０が設けられており、配線層７０には、トランジスタ３００ｄ、トランジスタＭＴＣＫ、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂを電気的に接続する配線が設けられている。また、配線層７０の上方には、素子層３０、および素子層６０が設けられており、素子層３０は、一例として、トランジスタＭＴＣＫなどを有する。素子層６０は、発光デバイス１３０（図２４では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂ）などを有する。
　トランジスタ３００ｄは、素子層２０に含まれているトランジスタとすることができる。また、トランジスタＭＴＣＫは、素子層３０に含まれるトランジスタとすることができる。また、発光デバイス１３０は、素子層６０に含まれる発光デバイスとすることができる。
　基板３１０には、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板３１０には、半導体基板以外としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。なお、本実施の形態では、基板３１０は、シリコンを材料として有する半導体基板として説明する。そのため、素子層２０に含まれるトランジスタは、Ｓｉトランジスタとすることができる。
　トランジスタ３００ｄは、素子分離層３１２と、導電体３１６と、絶縁体３１５と、絶縁体３１７と、基板３１０の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。このため、トランジスタ３００は、Ｓｉトランジスタとなっている。なお、図２４では、トランジスタ３００ｄのソース又はドレインの一方が、後述する導電体３２８を介して、後述する導電体３３０、導電体３５６、及び導電体５１４に電気的に接続されている構成を示しているが、本発明の一態様の表示装置の電気的な接続構成は、これに限定されない。本発明の一態様の表示装置は、例えば、トランジスタ３００ｄのゲートが、導電体３２８を介して、導電体５１４に電気的に接続されている構成としてもよい。
　トランジスタ３００ｄは、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁体として機能する絶縁体３１５を介して導電体３１６を覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。また、トランジスタ３００は、Ｆｉｎ型でなくプレーナー型としてもよい。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。またはトランジスタ３００を複数設け、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
　半導体領域３１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。又は、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、又は窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は、トランジスタ３００ｄは、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ゲート電極として機能する導電体３１６には、ヒ素、又はリンといったｎ型の導電性を付与する元素、もしくはホウ又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。又は、導電体３１６には、例えば、金属材料、合金材料、又は金属酸化物材料といった導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、又はメサ分離法を用いて形成することができる。
　図２４に示すトランジスタ３００上には、絶縁体３２０及び絶縁体３２２が、基板３１０側から順に積層して設けられている。
　絶縁体３２０及び絶縁体３２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いればよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２０及び絶縁体３２２には、絶縁体３２２より上方に設けられているトランジスタＭＴＣＫなどと接続する導電体３２８が埋め込まれている。なお、導電体３２８は、プラグ又は配線としての機能を有する。このため、導電体３２８には、前述した導電体ＭＰＧに適用できる材料を用いることができる。
　半導体装置１００Ａでは、トランジスタ３００ｄ上に配線層７０が設けられている。配線層７０は、例えば、絶縁体３２４と、絶縁体３２６と、導電体３３０と、絶縁体３５０と、絶縁体３５２と、絶縁体３５４と、導電体３５６と、を有する。
　絶縁体３２２上及び導電体３２８上には、絶縁体３２４と絶縁体３２６とが順に積層して設けられている。また、導電体３２８に重なる領域において、絶縁体３２４と絶縁体３２６とには、開口が形成されている。また、当該開口には導電体３３０が埋め込まれている。
　また、絶縁体３２６上、及び導電体３３０上には、絶縁体３５０と絶縁体３５２と絶縁体３５４とが順に積層して設けられている。また、導電体３３０に重なる領域において、絶縁体３５０と絶縁体３５２と絶縁体３５４とには、開口が形成されている。また、当該開口には導電体３５６が埋め込まれている。
　導電体３３０及び導電体３５６は、トランジスタ３００ｄと接続するプラグ又は配線としての機能を有する。なお、導電体３３０及び導電体３５６は、前述した導電体３２８又は導電体５９６と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３２４及び絶縁体３５０は、絶縁体５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２、及び絶縁体３５４としては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２、及び絶縁体３５４は、層間絶縁膜及び平坦化膜としての機能を有する。また、絶縁体３２６、絶縁体３５２、及び絶縁体３５４は、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する導電体を含むことが好ましい。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００ｄからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４及び導電体３５６の上方には、絶縁体５１２が設けられている。また、絶縁体５１２上には、絶縁体ＩＳ１が設けられている。また、絶縁体ＩＳ１及び絶縁体５１２には、プラグ又は配線として機能する導電体５１４が埋め込まれている。これにより、トランジスタＭＴＣＫのソース又はドレインの一方とトランジスタ３００ｄのソース又はドレインの一方とが電気的に接続される。なお、導電体５１４には、一例として、導電体ＭＰＧに適用できる材料を用いることができる。
　絶縁体ＩＳ１上及び導電体５１４上には、トランジスタＭＴＣＫが設けられている。また、トランジスタＭＴＣＫ上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。また、絶縁体ＩＳ３と絶縁体５７４と絶縁体５８１とには、プラグ又は配線として機能する導電体ＭＰＧが埋め込まれている。なお、トランジスタＭＴＣＫの周辺の絶縁体、導電体、及び半導体については、実施の形態２を参照することができる。
　トランジスタＭＴＣＫの上方には、絶縁体ＩＳ３が形成されている。また、絶縁体ＩＳ３上には、絶縁体５７４及び絶縁体５８１がこの順に積層して設けられている。
　絶縁体５７４は、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁体５７４は、当該不純物がトランジスタＭＴＣＫに混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体５７４は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７４は、絶縁体ＩＳ２及び絶縁体ＩＳ３より酸素透過性が低いことが好ましい。
　そのため、絶縁体５７４は、水及び水素といった不純物の拡散を抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体５７４には、酸化アルミニウム、又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁体５７４の上方からトランジスタＭＴＣＫに拡散することを抑制できる。または、絶縁体ＩＳ３等に含まれる酸素が、絶縁体５７４の上方に、拡散することを抑制できる。
　絶縁体５８１は、層間膜として機能する膜であって、絶縁体５７４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８１の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５８１の比誘電率は、絶縁体５７４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体５８１を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。この場合、絶縁体５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。また、絶縁体５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体５８１には、樹脂を用いることができる。また、絶縁体５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
　絶縁体５７４上及び絶縁体５８１上には、絶縁体５９２、及び絶縁体５９４がこの順に積層して設けられている。
　また、絶縁体５９２には、基板３１０、トランジスタＭＴＣＫから、絶縁体５９２より上方の領域（例えば、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁体５９２は、水素原子、水素分子、及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁体５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳにおいて、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　絶縁体５９４は、絶縁体５８１と同様に、誘電率が低い層間膜とすることが好ましい。このため、絶縁体５９４には、絶縁体５８１に適用できる材料を用いることができる。
　なお、絶縁体５９４は、絶縁体５９２よりも誘電率が低いことが好ましい。例えば、絶縁体５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５９４の比誘電率は、絶縁体５９２の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体５９４を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体ＧＩ１及び絶縁体ＩＳ３には、プラグ又は配線として機能する導電体ＭＰＧが埋め込まれ、絶縁体５９２及び絶縁体５９４には、プラグ又は配線として機能する導電体５９６が埋め込まれている。特に、導電体ＭＰＧ及び導電体５９６は、絶縁体５９４より上方に設けられている発光デバイスなどと電気的に接続されている。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（例えば、導電体ＭＰＧ及び導電体５９６）の材料としては、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、又は銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体５９４上及び導電体５９６上には、絶縁体５９８及び絶縁体５９９が順に形成されている。
　絶縁体５９８は、一例として、絶縁体５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体５９９としては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体５９９は、層間絶縁膜及び平坦化膜としての機能を有する。
　絶縁体５９９上には、発光デバイス１３０及び接続部１４０が形成されている。
　接続部１４０は、カソードコンタクト部と呼ばれる場合があり、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂのそれぞれのカソード電極に電気的に接続されている。図２４では、接続部１４０は、後述する導電体１１２ａ乃至導電体１１２ｃから選ばれた一以上の導電体と、後述する導電体１２６ａ乃至導電体１２６ｃの少なくとも一の導電体と、後述する導電体１２９ａ乃至導電体１２９ｃから選ばれた一以上の導電体と、後述する共通層１１４と、後述する共通電極１１５と、を有する。
　なお、接続部１４０は、平面視において表示部の四辺を囲むように設けられてもよく、又は、表示部内（例えば、隣り合う発光デバイス１３０同士の間）に設けられてもよい（図示しない）。
　発光デバイス１３０Ｒは、導電体１１２ａと、導電体１１２ａ上の導電体１２６ａと、導電体１２６ａ上の導電体１２９ａと、を有する。導電体１１２ａ、導電体１２６ａ、及び導電体１２９ａの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｇは、導電体１１２ｂと、導電体１１２ｂ上の導電体１２６ｂと、導電体１２６ｂ上の導電体１２９ｂと、を有する。発光デバイス１３０Ｒと同様に、導電体１１２ｂ、導電体１２６ｂ、及び導電体１２９ｂの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｂは、導電体１１２ｃと、導電体１１２ｃ上の導電体１２６ｃと、導電体１２６ｃ上の導電体１２９ｃと、を有する。発光デバイス１３０Ｒ、及び発光デバイス１３０Ｇと同様に、導電体１１２ｃ、導電体１２６ｃ、及び導電体１２９ｃの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。
　導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、例えば、反射電極として機能する導電層を用いることができる。反射電極として機能する導電層には、可視光に対して反射率の高い導電体として、例えば、銀、アルミニウム、銀（Ａｇ）とパラジウム（Ｐｄ）と銅（Ｃｕ）の合金膜（Ａｇ−Ｐｄ−Ｃｕ（ＡＰＣ）膜）を適用することができる。また、導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、一対のチタンで挟まれたアルミニウムの積層膜（Ｔｉ、Ａｌ、Ｔｉの順の積層膜）、又は一対のインジウム錫酸化物で挟まれた銀の積層膜（ＩＴＯ、Ａｇ、ＩＴＯの順の積層膜）を用いることができる。
　また、例えば、導電体１１２ａ乃至導電体１１２ｃに反射電極として機能する導電層を用いて、導電体１２６ａ乃至導電体１２６ｃに、透光性が高い導電体を用いてもよい。透光性が高い導電体としては、例えば、銀とマグネシウムの合金、及びインジウム錫酸化物（ＩＴＯと呼ばれる場合がある）、が挙げられる。
　導電体１２９ａ乃至導電体１２９ｃには、例えば、透明電極として機能する導電層を用いることができる。透明電極として機能する導電層としては、例えば、上述した透光性が高い導電体とすることができる。
　また、後に詳述する発光デバイス１３０に、マイクロキャビティ構造（微小共振器構造）を設けてもよい。マイクロキャビティ構造とは、発光層の下面と下部電極の上面との距離を、当該発光層が発光する光の色の波長に応じた厚さにする構造を指す。この場合、上部電極である導電体１２９ａ乃至導電体１２９ｃに透光性及び光反射性を有する導電材料を用い、下部電極である導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃとして光反射性を有する導電材料を用いること好ましい。
　マイクロキャビティ構造とは、下部電極と発光層の光学的距離を（２ｎ−１）λ／４（ただし、ｎは１以上の自然数、λは増幅したい発光の波長）に調節した構造を指す。これにより、下部電極によって反射されて戻ってきた光（反射光）は、発光層から上部電極に直接入射する光（入射光）と大きな干渉を起こす。そのため、波長λのそれぞれの反射光と入射光との位相を合わせ発光層からの発光をより増幅させることができる。一方で、反射光と入射光とが波長λ以外である場合、位相が合わなくなるため、共振せずに減衰する。
　導電体１１２ａは、絶縁体５９９に設けられた開口を介して、絶縁体５９４に埋め込まれている導電体５９６と接続されている。また、導電体１１２ａの端部よりも外側に導電体１２６ａの端部が位置している。導電体１２６ａの端部と導電体１２９ａの端部は、揃っている、または概略揃っている。
　発光デバイス１３０Ｇにおける導電体１１２ｂ、導電体１２６ｂ、導電体１２９ｂ、及び、発光デバイス１３０Ｂにおける導電体１１２ｃ、導電体１２６ｃ、導電体１２９ｃについては、発光デバイス１３０Ｒにおける導電体１１２ａ、導電体１２６ａ、導電体１２９ａと同様であるため詳細な説明は省略する。
　導電体１１２ａ、導電体１１２ｂ、及び導電体１１２ｃには、絶縁体５９９に設けられた開口を覆うように凹部が形成される。また、当該凹部には、層１２８が埋め込まれている。
　層１２８は、導電体１１２ａ乃至導電体１１２ｃの凹部を平坦化する機能を有する。導電体１１２ａ上乃至導電体１１２ｃ上、及び層１２８上には、導電体１１２ａ乃至導電体１１２ｃと電気的に接続される導電体１２６ａ乃至導電体１２６ｃが設けられている。したがって、導電体１１２ａ乃至導電体１１２ｃの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。
　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましい。
　層１２８には、有機材料を有する絶縁層を好適に用いることができる。例えば、層１２８には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる。また、層１２８として、感光性の樹脂を用いることができる。感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
　感光性の樹脂を用いることにより、露光及び現像の工程のみで層１２８を作製することができ、ドライエッチング、あるいはウェットエッチングによる導電体１１２ａ、導電体１１２ｂ、導電体１１２ｃの表面への影響を低減することができる。また、ネガ型の感光性樹脂を用いて層１２８を形成することにより、絶縁体５９９の開口の形成に用いるフォトマスク（露光マスク）と同一のフォトマスクを用いて、層１２８を形成できる場合がある。
　なお、図２４では、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。図２５Ａに示すとおり、層１２８の上面は、断面視において、中央及びその近傍において凹曲面を有する形状としてもよい。又は、図２５Ｂに示すとおり、層１２８は、断面視において、中央及びその近傍において凸曲面を有する形状としてもよい。また、図２５Ｃに示すとおり、層１２８は、中央及びその近傍において凹曲面及び凸曲面を有する形状としてもよい。
　発光デバイス１３０Ｒは、第１の層１１３ａと、第１の層１１３ａ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｇは、第２の層１１３ｂと、第２の層１１３ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｂは、第３の層１１３ｃと、第３の層１１３ｃ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。
　なお、第１の層１１３ａは、導電体１２６ａの上面及び側面と導電体１２９ａの上面及び側面を覆うように形成されている。同様に、第２の層１１３ｂは、導電体１２６ｂの上面及び側面と導電体１２９ｂの上面及び側面を覆うように形成されている。また、同様に、第３の層１１３ｃは、導電体１２６ｃの上面及び側面と導電体１２９ｃの上面及び側面を覆うように形成されている。したがって、導電体１２６ａ、導電体１２６ｂ、及び導電体１２６ｃが設けられている領域全体を、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
　発光デバイス１３０Ｒにおいて、第１の層１１３ａと共通層１１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光デバイス１３０Ｇにおいて、第２の層１１３ｂと共通層１１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光デバイス１３０Ｂにおいて、第３の層１１３ｃと共通層１１４をまとめてＥＬ層と呼ぶことができる。
　本実施の形態の発光デバイスの構成に、特に限定はなく、シングル構造であってもタンデム構造であってもよい。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する第１の層１１３ａと第２の層１１３ｂにおいて、第１の層１１３ａの側面の一と、第２の層１１３ｂの側面の一は、互いに対向して配置される。これは、第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃのうちいずれの組み合わせにおいても同様である。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、少なくとも発光層を有する。例えば、第１の層１１３ａが、赤色の光を発する発光層を有し、第２の層１１３ｂが緑色の光を発する発光層を有し、第３の層１１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色としては、シアン、マゼンタ、黄、又は白を適用することができる。
　第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光デバイスの信頼性を高めることができる。
　共通層１１４は、例えば電子注入層、または正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。
　また、共通電極１１５は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。また、図２４に示すように、複数の発光デバイスが共通して有する共通電極１１５は、接続部１４０に含まれている導電体に電気的に接続される。
　絶縁体１２５は、水及び酸素の一方又は双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁体１２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光デバイスに拡散しうる不純物（代表的には、水及び酸素の一方又は双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光デバイス、さらには、信頼性の高い表示パネルを提供することができる。
　また、絶縁体１２５は、不純物濃度が低いことが好ましい。これにより、絶縁体１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁体１２５において、不純物濃度を低くすることで、水及び酸素の一方又は双方に対するバリア性を高めることができる。例えば、絶縁体１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁体１２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。また、絶縁体１２７の材料の粘度は、１ｃＰ以上１５００ｃＰ以下とすればよく、１ｃＰ以上１２ｃＰ以下とすることが好ましい。絶縁体１２７の材料の粘度を上記の範囲にすることで、後述するテーパー形状を有する絶縁体１２７を、比較的容易に形成することができる。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（テーパー角ともいう）が９０°未満である領域を有すると好ましい。
　なお、絶縁体１２７は、後述するように側面にテーパー形状を有していればよく、絶縁体１２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁体１２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる場合がある。また、絶縁体１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁体１２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
　絶縁体１２７には可視光を吸収する材料を用いてもよい。絶縁体１２７が発光デバイスからの発光を吸収することで、発光デバイスから絶縁体１２７を介して隣接する発光デバイスに光が漏れること（迷光）を抑制することができる。これにより、表示パネルの表示品位を高めることができる。また、表示パネルに偏光板を用いなくても、表示品位を高めることができるため、表示パネルの軽量化及び薄型化を図ることができる。
　可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
　絶縁体１２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁体１２７となる有機絶縁膜を形成することが好ましい。
　絶縁体１２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁体１２７を形成する際の基板温度としては、代表的には、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。
　以下では、発光デバイス１３０Ｒと発光デバイス１３０Ｇの間の絶縁体１２７の構造を例に挙げて、絶縁体１２７などの構造について説明を行う。なお、発光デバイス１３０Ｇと発光デバイス１３０Ｂの間の絶縁体１２７、及び発光デバイス１３０Ｂと発光デバイス１３０Ｒの間の絶縁体１２７などについても同様のことが言える。また、以下では、第２の層１１３ｂ上の絶縁体１２７の端部を例に挙げて説明する場合があるが、第１の層１１３ａ上の絶縁体１２７の端部、及び第３の層１１３ｃ上の絶縁体１２７の端部についても同様のことが言える。
　絶縁体１２７は、表示装置の断面視において、側面にテーパー角θ１のテーパー形状を有することが好ましい。テーパー角θ１は、絶縁体１２７の側面と基板面のなす角である。ただし、基板面に限らず、絶縁体１２５の平坦部の上面、又は第２の層１１３ｂの平坦部の上面と、絶縁体１２７の側面がなす角としてもよい。また、絶縁体１２７の側面をテーパー形状にすることにより、絶縁体１２５の側面、及びマスク層１１８ａの側面もテーパー形状となる場合がある。
　絶縁体１２７のテーパー角θ１は、９０°未満であり、６０°以下が好ましく、４５°以下がより好ましい。絶縁体１２７の側面端部をこのようなテーパー形状にすることで、絶縁体１２７の側面端部上に設けられる、共通層１１４及び共通電極１１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層１１４及び共通電極１１５の膜厚の面内均一性を向上させることができるので、表示装置の表示品位を向上させることができる。
　また、表示装置の断面視において、絶縁体１２７の上面は凸曲面形状を有することが好ましい。絶縁体１２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。また、絶縁体１２７上面の中心部の突曲面部が、側面端部のテーパー部に滑らかに接続される形状であることが好ましい。絶縁体１２７をこのような形状にすることで、絶縁体１２７上全体で、共通層１１４及び共通電極１１５を被覆性良く成膜することができる。
　また、絶縁体１２７は、二つのＥＬ層の間の領域（例えば、第１の層１１３ａと第２の層１１３ｂとの間の領域）に形成される。このとき、絶縁体１２７の一部が、一方のＥＬ層（例えば、第１の層１１３ａ）の側面端部と、もう一方のＥＬ層（例えば、第２の層１１３ｂ）の側面端部に挟まれる位置に配置されることになる。
　また、絶縁体１２７の一方の端部が画素電極として機能する導電体１２６ａと重なり、絶縁体１２７の他方の端部が画素電極として機能する導電体１２６ｂと重なることが好ましい。このような構造にすることで、絶縁体１２７の端部を第１の層１１３ａ（第２の層１１３ｂ）の概略平坦な領域の上に形成することができる。よって、絶縁体１２７のテーパー形状を、上記の通り加工することが比較的容易になる。
　以上のように、絶縁体１２７などを設けることにより、第１の層１１３ａの概略平坦な領域から第２の層１１３ｂの概略平坦な領域まで、共通層１１４及び共通電極１１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されるのを防ぐことができる。よって、各発光デバイス間において、共通層１１４及び共通電極１１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生するのを抑制することができる。
　本実施の形態の表示装置は、発光デバイス間の距離を狭くすることができる。具体的には、発光デバイス間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光デバイス間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　発光デバイス１３０上には、保護層１３１が設けられている。保護層１３１は、発光デバイス１３０を保護するパッシベーション膜として機能する膜である。発光デバイスを覆う保護層１３１を設けることで、発光デバイスに水及び酸素といった不純物が入り込むことを抑制し、発光デバイス１３０の信頼性を高めることができる。保護層１３１には、例えば、酸化アルミニウム、窒化シリコン、又は窒化酸化シリコンを用いることができる。
　保護層１３１と、基板１１０と、は接着層１０７を介して接着されている。発光デバイスの封止には、固体封止構造または中空封止構造などが適用できる。図２４では、基板３１０と基板１１０との間の空間が、接着層１０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１０７は、発光デバイスと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１０７とは異なる樹脂で充填してもよい。
　接着層１０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤、又は熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。
　半導体装置１００Ａは、トップエミッション型である。発光デバイスが発する光は、基板１１０側に射出される。そのため、基板１１０には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板１１０には、基板３１０に適用できる基板のうち、可視光に対する透過性が高い基板を選択すればよい。画素電極は可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
　なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光デバイスが発する光が基板３１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板３１０には、可視光に対する透過性が高い基板を選択すればよい。
　また、図２４の半導体装置１００Ａの素子層３０は、トランジスタＭＴＣＫが含まれている構成となっているが、本発明の一態様の表示装置は、図２６に示す半導体装置１００Ｂのとおり、トランジスタＭＴＣＫの代わりにトランジスタＭＴＣＫ２を用いてもよい。
　また、図２６に示す半導体装置１００Ｂでは、トランジスタＭＴＣＫ２とトランジスタ３００ｄとを電気的に接続するため、プラグ又は配線として機能する、導電体ＭＰＧａと、導電体ＭＰＧｂと、導電体ＭＰＧｃと、導電体５９７と、がトランジスタＭＴＣＫ２の周辺の絶縁体に埋め込まれている。具体的には、絶縁体ＩＳ１には、導電体ＭＰＧａが埋め込まれ、絶縁体ＧＩ１には、導電体ＭＰＧｂと導電体ＭＰＧｃが埋め込まれ、絶縁体５９２と絶縁体５９４とには、導電体５９７が埋め込まれている。これにより、トランジスタ３００ｄとトランジスタＭＴＣＫ２とは、導電体３２８と、導電体３３０と、導電体３５６と、導電体ＭＰＧａと、導電体ＭＰＧｂと、導電体５９７と、導電体ＭＰＧｃと、を介して、電気的に接続される。
　なお、導電体ＭＰＧａ乃至導電体ＭＰＧｃには、導電体ＭＰＧに適用できる材料を用いることができる。また、導電体５９７には、導電体５９６に適用できる材料を用いることができる。
　また、図２４の半導体装置１００Ａの素子層３０は、トランジスタＭＴＣＫが１つの層に含まれている構成となっているが、本発明の一態様の表示装置は、図２７に示す半導体装置１００Ｃのとおり、複数の素子層３０に相当する素子層３０＿１および素子層３０＿２が設けられ、当該複数の素子層３０のそれぞれにトランジスタＭＴＣＫが含まれている構成としてもよい。
　なお、図２７の半導体装置１００Ｃは、素子層２０等を省略して素子層３０＿１、３０＿２および素子層６０を抜粋して示しているが、素子層３０＿１の下方には配線層７０、及び素子層２０が設けられているものとする。
　また、図２４の半導体装置１００Ａの素子層３０は、複数の層に設ける構成とすることができる。例えば図２８に示す半導体装置１００Ｄ＿１のとおり、素子層２０の上方に設けられる、トランジスタＭＴＣＫ２が含まれている素子層３０＿１、配線層７０をはさんでトランジスタＭＴＣＫが含まれている素子層３０＿２が設けられる構成とすることができる。
　なお、図２８の半導体装置１００Ｄ＿１は、素子層６０等を省略して素子層３０＿１、３０＿２および素子層２０を抜粋して示しているが、素子層３０＿２の上方には、素子層６０が設けられているものとする。
　図２８の構成とすることで、単位面積当たりのトランジスタの密度を高めることができる。そのため、半導体装置１００の表示品位を高めることができる。また、素子層３０＿１と素子層３０＿２とを用いてトランジスタの形状の異なるトランジスタを有する素子層を積層することができる。また、素子層３０＿１と素子層３０＿２とを用いてトランジスタのチャネル長およびチャネル幅といったトランジスタサイズの異なるトランジスタを有する素子層を積層することができる。
　例えば素子層３０＿１は、画素回路が有するトランジスタの中で、スイッチとして機能するトランジスタを有する素子層とし、素子層３０＿２は、画素回路が有するトランジスタの中で、発光デバイスに電流を流すトランジスタとする。この場合、素子層３０＿２が有するトランジスタＭＴＣＫは、ソース電極またはドレイン電極の一方として機能する導電体が、素子層３０＿１が設けられる側（下層側）に配置され、ソース電極またはドレイン電極の他方として機能する導電体が、素子層６０（図示せず）が設けられる側（上層側）に配置される。そのため、表示部が有する素子間において、電気的な接続を行いやすくすることができる。
　また、図２４の半導体装置１００Ａの素子層３０は、図２９に示す半導体装置１００Ｄ＿２のとおり、素子層２０の上方に設けられる、トランジスタＭＴＣＫが含まれている素子層３０＿２、配線層７０をはさんでトランジスタＭＴＣＫ２が含まれている素子層３０＿１が設けられる構成としてもよい。
　なお、図２９の半導体装置１００Ｄ＿２は、図２８と同様に、素子層６０等を省略して素子層３０＿１、３０＿２および素子層２０を抜粋して示しているが、素子層３０＿１の上方には、素子層６０が設けられているものとする。
　図２９の構成とすることで、単位面積当たりのトランジスタの密度を高めることができる。そのため、半導体装置１００Ｄ＿２の表示品位を高めることができる。また、素子層３０＿１と素子層３０＿２とを用いてトランジスタの形状の異なるトランジスタを有する素子層を積層することができる。また、素子層３０＿１と素子層３０＿２とを用いてトランジスタのチャネル長およびチャネル幅といったトランジスタサイズの異なるトランジスタを有する素子層を積層することができる。
　例えば素子層３０＿１は、画素回路が有するトランジスタの中で、発光デバイスに電流を流すトランジスタ（駆動トランジスタ）とし、素子層３０＿２は、画素回路が有するトランジスタの中で、スイッチとして機能するトランジスタ（スイッチングトランジスタ）を有する素子層とする。この場合、素子層３０＿１が有するトランジスタＭＴＣＫ２が、素子層６０（図示せず）が設けられる側（上層側）に配置される。そのため、表示部が有する素子間において、電気的な接続を行いやすくすることができる。
　なお図２８および図２９に図示する半導体装置の構成例では、配線層７０を素子層３０＿１と素子層３０＿２の間に設ける構成としている。当該構成とすることで、配線層７０の上層および下層にある素子層３０＿１および素子層３０＿２に供給されるクロック信号および電源電位などを、共通の配線等を介して供給することができる。
　また別の半導体装置の構成例として、図２８の半導体装置１００Ｄ＿１の素子層３０＿１および素子層３０＿２は、図３０に示す半導体装置１００Ｄ＿３のとおり、素子層３０＿１の上方に設けられる配線層７０＿１、および素子層３０＿２の上方に設けられる配線層７０＿２、が設けられる構成としてもよい。当該構成とすることで素子層３０＿１と素子層３０＿２とで信号を供給するための配線を別に設けることができる。
　なお素子層３０＿１および素子層３０＿２が有するトランジスタの構造は、同じ構造でもよいが回路構成に応じて同じ素子層に設けるトランジスタであっても構造の異なるトランジスタとしてもよい。
　なお上記図１２Ａ乃至図１２Ｃに示すトランジスタＭＴＣＫは、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２と同時に形成することができる。図３１Ａ乃至図３１Ｄに示すトランジスタＭＴＣＫ１は、図１２Ａ乃至図１２Ｃに示すトランジスタＭＴＣＫの変形例であり、ゲート絶縁膜として絶縁体ＧＩ２を設けていない構成となっており、トランジスタＭＴＣＫ２と比較してゲート絶縁膜が薄くなっている。このため、トランジスタＭＴＣＫ１は駆動周波数が高いトランジスタとであるといえる。また、トランジスタＭＴＣＫ３は、図１３Ａ乃至図１３Ｃに示すトランジスタＭＴＣＫ２の変形例であり、絶縁体ＧＩ１及び絶縁体ＧＩ４を含む構成となっており、トランジスタＭＴＣＫ２と比較してゲート絶縁膜が厚くなっている。このため、トランジスタＭＴＣＫ３は、電圧に対して高い耐性を有するトランジスタであるといえる。
　図３１Ａ乃至図３１Ｃに示すトランジスタＭＴＣＫ３の作製方法としては、例えば、トランジスタＭＴＣＫ２の作製工程において、導電体ＭＥ３を形成せず、絶縁体ＧＩ１上に絶縁体ＩＳ３を形成する。その後、絶縁体ＩＳ３の、導電体ＭＥ１と半導体ＳＣ１と重畳する領域に開口を形成して、当該開口に絶縁体ＧＩ４と、導電体ＭＥ４と、をこの順に形成する。そして、ＣＭＰ法などの平坦化処理を行って、絶縁体ＩＳ３が露出するまで研磨を行うことで作製することができる。
　図３１Ａ乃至図３１Ｄに示すトランジスタＭＴＣＫ１の作製方法としては、例えば、トランジスタＭＴＣＫの作製工程において、絶縁体ＧＩ２を形成せず、絶縁体ＧＩ１上に導電体ＭＥ３を形成することで作製することができる。
　絶縁膜ＧＩ４は、トランジスタＭＴＣＫ３のゲート絶縁膜の一部として機能する絶縁体である。絶縁膜ＧＩ４は、絶縁体ＧＩ１又は絶縁体ＧＩ２に適用できる材料を用いることができる。なお、絶縁体ＧＩ４は、絶縁体ＩＳ３の開口の側面上に形成されるため、絶縁体ＧＩ４の成膜方法としては、被覆性の高いＡＬＤ法を用いることが好ましい。
　絶縁体ＧＩ４は、一例として、絶縁体ＩＳ３に含まれる酸素などの不純物が導電体ＭＥ４に拡散して、導電体ＭＥ４が酸化されることを防ぐ膜として機能する。つまり、絶縁体ＧＩ４は、バリア絶縁膜として機能する。なお、絶縁体ＩＳ３から導電体ＭＥ４への不純物の拡散を防ぐ必要がない場合は、トランジスタＭＴＣＫ３には絶縁体ＧＩ４を設けなくてもよい。
　導電体ＭＥ４は、トランジスタＭＴＣＫ３のゲート電極として機能する導電体である。このため、導電体ＭＥ４は、導電体ＭＥ３に適用できる材料を用いることができる。
　また図３２は、図２４の半導体装置１００Ａとは異なる構成例について説明する。図３２に示す半導体装置１００ＤＲは、半導体装置１００Ａの変更例であって、基板３１０上に設けられているトランジスタの構成が半導体装置１００Ａと異なっている。半導体装置１００ＤＲは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。図３２の半導体装置１００ＤＲでは、駆動回路が設けられる領域ＤＲＶ、および画素回路が設けられる領域ＤＩＳを図示している。
　図３２の半導体装置１００ＤＲにおいて、基板３１０上には、図３１Ａ乃至図３１Ｄで説明したトランジスタＭＴＣＫ１、及びトランジスタＭＴＣＫ３が形成されている。
　また、トランジスタＭＴＣＫ１及びトランジスタＭＴＣＫ３の上方に位置する、発光デバイス１３０（図３２では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂ）については、図２４の発光デバイス１３０の説明を参照することができる。
　トランジスタＭＴＣＫ１上及びトランジスタＭＴＣＫ３上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。また、絶縁体ＩＳ３、絶縁体５７４、及び絶縁体５８１には開口が設けられており、導電体ＭＰＧが埋め込まれている。なお、絶縁体５７４及び絶縁体５８１については、後述する。また、導電体ＭＰＧについては、図２４の導電体ＭＰＧの説明を参照することができる。
　絶縁体５８１上及び導電体ＭＰＧ上には、絶縁体５９２と、絶縁体５９４と、導電体５９６と、が形成されている。なお、絶縁体５９２、絶縁体５９４、及び導電体５９６については、図２４の絶縁体５９２、絶縁体５９４、及び導電体５９６の説明を参照することができる。
　また、絶縁体５９４上及び導電体５９６上に位置する発光デバイス１３０などの記載については、図２４の半導体装置１００Ａの説明を参照することができる。
　なお図３２に図示する構成では、同じ素子層において、駆動回路が設けられる領域ＤＲＶ、および画素回路が設けられる領域ＤＩＳを配置することができる。なお素子層３０＿１または素子層３０＿２に駆動回路１１ＧＤを設ける場合、駆動回路１１ＧＤと画素回路ＰＸを同じ層に設けることが好ましい。
　また、図２６の半導体装置１００Ｂのトランジスタ３００ｄの構成は、一例として、トランジスタＭＴＣＫの構成に変更してもよい。図３３に示す半導体装置１００Ｅは、図２６の半導体装置１００Ｂの変更例である。半導体装置１００Ｅの素子層２０Ａは、トランジスタＭＴＣＫを有する構成である。
　また、図２４の半導体装置１００Ａのトランジスタ３００ｄの構成は、例えば、低温ポリシリコンをチャネル形成領域に含むトランジスタ（以後、ＬＴＰＳトランジスタと呼称する）としてもよい。図３４に示す半導体装置１００Ｆは、図２４の半導体装置１００Ａの変更例である。半導体装置１００Ｆの素子層２０Ｂは、ＬＴＰＳトランジスタであるトランジスタ３００ＬＴの構成になっている。
　トランジスタ３００ＬＴは、基板３１０上に設けられている。トランジスタ３００ＬＴは、絶縁体３６１と、絶縁体３６２と、絶縁体３６３と、絶縁体３６４と、導電体３６６と、導電体３６７と、低抵抗領域３６８ｐと、半導体領域３６８ｉと、導電体３６９と、を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。また、本明細書等において、低抵抗領域３６８ｐと、半導体領域３６８ｉと、をまとめて、半導体層３６８と呼称する。特に、半導体層３６８に含まれる半導体材料に、例えば、低温ポリシリコンを適用することで、トランジスタ３００ＬＴをＬＴＰＳトランジスタとすることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
　また、図３４において、導電体３６７は、トランジスタ３００ＬＴにおける第１のゲート（ゲート又はバックゲートの一方と呼称する場合がある）として機能する。また、導電体３６６は、トランジスタ３００ＬＴにおける第２のゲート（ゲート又はバックゲートの他方と呼称する場合がある）として機能する。また、半導体層３６８の一対の低抵抗領域３６８ｐの一方は、トランジスタ３００ＬＴにおけるソース又はドレインの一方として機能し、半導体層３６８の一対の低抵抗領域３６８ｐの他方は、トランジスタ３００ＬＴにおけるソース又はドレインの他方として機能する。また、絶縁体３６３は、トランジスタ３００ＬＴにおける第１のゲート絶縁膜として機能し、絶縁体３６２は、トランジスタ３００ＬＴにおける第２のゲート絶縁膜として機能する。
　図３４において、基板３１０上には絶縁体３６１が形成されている。また、絶縁体３６１上の一部の領域には導電体３６６が形成されている。また、絶縁体３６１と導電体３６６と、を覆うように絶縁体３６２が形成されている。また、導電体３６６及び絶縁体３６２に重畳し、かつ絶縁体３６２上の一部の領域に半導体層３６８が形成されている。また、絶縁体３６２と半導体層３６８と、を覆うように絶縁体３６３が形成されている。また、導電体３６６、絶縁体３６２、半導体層３６８、及び絶縁体３６３に重畳し、かつ絶縁体３６３上の一部の領域に導電体３６７が形成されている。また、絶縁体３６３と導電体３６７と、を覆うように、絶縁体３６４が順に形成されている。また、低抵抗領域３６８ｐに重畳している絶縁体３６３及び絶縁体３６４の領域に開口部が設けられ、当該開口部を埋めるように、絶縁体３６４上に導電体３６９が形成されている。
　絶縁体３６１、絶縁体３６２、絶縁体３６３、及び絶縁体３６４には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いればよい。
　特に、絶縁体３６１には、絶縁体３６１の下方の領域（例えば、基板３１０）からの不純物（例えば、金属イオン、金属原子、酸素原子、酸素分子、水素原子、水素分子、及び水分子）の拡散しないようなバリア絶縁膜を用いることが好ましい。
　低抵抗領域３６８ｐは、不純物元素を含む領域である。例えば、トランジスタ３００ＬＴをｎチャネル型とする場合には、低抵抗領域３６８ｐにはリン又はヒ素を添加すればよい。一方、トランジスタ３００ＬＴをｐチャネル型とする場合には、低抵抗領域３６８ｐにはホウ素又はアルミニウムを添加すればよい。また、トランジスタ３００のしきい値電圧を制御するために、半導体領域３６８ｉに、上述した不純物が添加されていてもよい。
　なお、トランジスタ３００ＬＴは、ｐチャネル型あるいはｎチャネル型のいずれでもよい。または、素子層２０Ｂにトランジスタ３００ＬＴを複数設けて、ｐチャネル型及びｎチャネル型の双方を用いてもよい。
　導電体３６６及び導電体３６７には、例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンといった金属を用いることができる。又は、導電体３６６、及び導電体３６７には、上述した金属から選ばれた二以上を主成分とする合金を用いることができる。又は、導電体３６６及び導電体３６７には、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、チタンを含むＩＴＯ、インジウム亜鉛酸化物、酸化亜鉛（ＺｎＯ）、ガリウムを含むＺｎＯ、又はシリコンを含むインジウム錫酸化物の透光性を有する導電性材料を用いることができる。又は、導電体３６６、及び導電体３６７には、不純物元素を含有させる等して低抵抗化させた半導体（例えば、多結晶シリコン、又は酸化物半導体）、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。又は、導電体３６６、及び導電体３６７には、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば酸化グラフェンを含む膜を還元して形成することができる。または、導電性ペースト（例えば、銀、カーボン、又は銅を含む導電性ペースト）、又は導電性ポリマー（例えば、ポリチオフェン）を用いて形成してもよい。導電性ペーストは、安価であり、好ましい。導電性ポリマーは、塗布しやすく、好ましい。又は、導電体３６６及び導電体３６７の一方又は双方は、上記の材料を含む単層構造、又は上記の材料から選ばれた二以上が重なった構造（積層構造）として用いることができる。
　導電体３６９は、トランジスタ３００ＬＴの低抵抗領域３６８ｐに電気的に接続される配線として機能する。つまり、導電体３６９は、トランジスタ３００ＬＴにおけるソース又はドレインとして機能する。なお、導電体３６９には、導電体３６６、及び導電体３６７に適用できる材料を用いることができる。
　また、絶縁体３２０には、プラグ又は配線として機能する導電体３２９が埋め込まれている。これにより、トランジスタ３００ＬＴとトランジスタＭＴＣＫとを電気的に接続することができる。なお、導電体３２９には、導電体３３０に適用できる材料を用いることができる。
　なお、本発明の一態様の表示装置は、図２４の半導体装置１００Ａ、図２６の半導体装置１００Ｂ、図２７の半導体装置１００Ｃ、図３２の半導体装置１００ＤＲ、図３３の半導体装置１００Ｅ、及び図３４の半導体装置１００Ｆの構成に限定されない。本発明の一態様の表示装置は、適宜変更がなされた上述した表示装置の構成としてもよい。
　例えば、本発明の一態様の表示装置は、基板が複数枚貼り合わされた構成としてもよい。具体的には、例えば、素子層６０および素子層３０が設けられた第１の基板と、素子層２０が設けられた第２の基板と、をＣｕ−Ｃｕ（カッパー−カッパー）直接接合技術などを用いて、第２の基板上に第１の基板を貼り合わせた構成としてもよい（図示しない）。
＜半導体装置の断面構成例２＞
　例えば、図２４に示す半導体装置１００Ａには、タッチセンサ機能を有するパネル（タッチパネルと呼ばれる場合がある）を設けてもよい。図３５に示す半導体装置１００Ｇは、一例として、保護層１３１上に、樹脂層１４７、絶縁体１０３、導電体１０４、絶縁体１０５、及び導電体１０６がこの順に形成されている。樹脂層１４７、絶縁体１０３、導電体１０４、絶縁体１０５、及び導電体１０６が形成される層９１は、タッチセンサとして機能する機能層である。
　樹脂層１４７は、有機絶縁材料を含むことが好ましい。有機絶縁材料としては、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体が挙げられる。
　絶縁体１０３は、無機絶縁材料を含むことが好ましい。無機絶縁材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ハフニウムといった酸化物または窒化物が挙げられる。
　導電体１０４と導電体１０６は、タッチセンサの電極として機能する。タッチセンサの方式として、相互容量方式を用いる場合では、例えば、導電体１０４及び導電体１０６の一方に、パルス電位が与えられ、他方にアナログ−デジタル（Ａ−Ｄ）変換回路、またはセンスアンプといった検知回路が電気的に接続される構成にしてもよい。この場合、導電体１０４と導電体１０６の間に容量が形成される。指などが近づくと、容量の大きさが変化する（具体的には、容量が小さくなる）。この容量の変化は、導電体１０４及び導電体１０６の一方にパルス電位を与えたときに、他方に生じる信号の振幅の大きさの変化として表れる。これにより、指などの接触及び近接を検知することができる。
　絶縁体１０５には、例えば、無機絶縁膜又は有機絶縁膜を用いることができる。具体的には、絶縁体１０５には、例えば、アクリル樹脂、又はエポキシ樹脂といった樹脂を用いることができる。又は、絶縁体１０５には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、又は酸化アルミニウムといった無機絶縁材料を用いることができる。なお、絶縁体１０５は、単層構造としてもよいし、積層構造としてもよい。
　なお、図３５では、発光デバイス１３０の上方にタッチセンサの電極を設けた構成を示したが、タッチセンサは、発光デバイス１３０と同じ層内に設けてもよい（図示しない）。例えば、タッチセンサは、発光デバイス１３０と同時に形成することによって、発光デバイス１３０と同じ層内に設けることができる。
＜半導体装置の断面構成例３＞
　また、例えば、図２４に示す半導体装置１００Ａには、色層（カラーフィルタ）が含まれていてもよい。図３６に示す半導体装置１００Ｈは、一例として、接着層１０７と基板１１０との間に着色層１６６Ｒ、着色層１６６Ｇ、及び着色層１６６Ｂが含まれている構成となっている。なお、着色層１６６Ｒ、着色層１６６Ｇ、及び着色層１６６Ｂは、例えば、基板１１０に形成することができる。また、発光デバイス１３０Ｒが赤色（Ｒ）の発光を呈する発光層を有し、発光デバイス１３０Ｇが緑色（Ｇ）の発光を呈する発光層を有し、発光デバイス１３０Ｂが青色（Ｂ）の発光を呈する発光層を有する場合、着色層１６６Ｒを赤色とし、着色層１６６Ｇを緑色とし、着色層１６６Ｂを青色としている。着色層１６６Ｒ、着色層１６６Ｇおよび着色層１６６Ｂが形成される層９２は、カラーフィルタとして機能する機能層である。
　なお、着色層１６６Ｒと着色層１６６Ｇとの間、着色層１６６Ｇと着色層１６６Ｂとの間、及び着色層１６６Ｇと着色層１６６Ｂとの間には、ブラックマトリクスを設けてもよい（図示しない）。半導体装置１００Ｈにブラックマトリクスを設けることによって、発光デバイスで発せられた光が隣の画素が有する色層に入射することを防ぐことができる。これにより、表示のコントラストを高めることができるため、半導体装置１００Ｈの表示品位を高めることができる。
　上記で説明した各々の構成例の一を表示装置に適用することによって、高い解像度、かつ高い精細度を有する表示装置を実現することができる場合がある。具体的には、例えば、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）の解像度の表示装置を実現できる場合がある。また、具体的には、例えば、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、又は６０００ｐｐｉ以上の精細度の表示装置を実現することができる場合がある。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の電子機器に適用できる表示モジュールについて説明する。
＜表示モジュールの構成例＞
　初めに、本発明の一態様の電子機器に適用できる半導体装置を備えた表示モジュールについて説明する。
　図３７Ａに、表示モジュール１２８０の斜視図を示す。表示モジュール１２８０は、半導体装置１００と、ＦＰＣ１２９０と、を有する。
　表示モジュール１２８０は、基板１２９１及び基板１２９２を有する。表示モジュール１２８０は、表示部１２８１を有する。表示部１２８１は、表示モジュール１２８０における画像を表示する領域であり、後述する画素部１２８４に設けられる各画素からの光を視認できる領域である。
　図３７Ｂに、基板１２９１側の構成を模式的に示した斜視図を示している。基板１２９１上には、回路部１２８２と、回路部１２８２上の画素回路部１２８３と、画素回路部１２８３上の画素部１２８４と、が積層されている。また、基板１２９１上の画素部１２８４と重ならない部分に、ＦＰＣ１２９０と接続するための端子部１２８５が設けられている。端子部１２８５と回路部１２８２とは、複数の配線により構成される配線部１２８６により電気的に接続されている。
　なお、画素部１２８４、及び画素回路部１２８３は、例えば、前述した素子層３０および素子層６０に設けられる構成に相当する。また、回路部１２８２は、例えば、前述した素子層２０に設けられる構成に相当する。
　画素部１２８４は、周期的に配列した複数の画素１２８４ａを有する。図３７Ｂの右側に、１つの画素１２８４ａの拡大図を示している。画素１２８４ａは、発光色が互いに異なる発光デバイス１４３０ａ、発光デバイス１４３０ｂ、及び発光デバイス１４３０ｃを有する。なお、発光デバイス１４３０ａ、発光デバイス１４３０ｂ、及び発光デバイス１４３０ｃは、例えば、前述した発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂに相当する前述した複数の発光デバイスは、図３７Ｂに示すようにストライプ配列で配置してもよい。また、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列といった様々な配列方法を適用することができる。
　画素回路部１２８３は、周期的に配列した複数の画素回路１２８３ａを有する。
　１つの画素回路１２８３ａは、１つの画素１２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路１２８３ａは、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路１２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソース及びドレインの一方にはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。
　回路部１２８２は、画素回路部１２８３の各画素回路１２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方又は双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路から選ばれた一以上を有していてもよい。
　ＦＰＣ１２９０は、外部から回路部１２８２にビデオ信号又は電源電位を供給するための配線として機能する。また、ＦＰＣ１２９０上にＩＣが実装されていてもよい。
　表示モジュール１２８０は、画素部１２８４の下側に画素回路部１２８３及び回路部１２８２の一方又は双方が積層された構成とすることができるため、表示部１２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば、表示部１２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。
　このような表示モジュール１２８０は、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば、腕時計などの装着型の電子機器の表示部に好適に用いることができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について図３８Ａ乃至図３８Ｅを用いて説明する。なお、本実施の形態で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い精細度が実現された電子機器である。
　本発明の一態様に係る表示装置を備える電子機器として、テレビ、モニター等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯可能な情報端末（「携帯情報端末」ともいう。）、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化、スマートグリッドのための蓄電装置などの産業機器が挙げられる。
　また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機、惑星探査機、宇宙船などが挙げられる。
　電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有していてもよい。
　電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信手段、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　図３８Ａに、バンド型の情報端末の一例を示す。情報端末７５０は、筐体７５１、半導体装置１０１、センサ７５２などを備える。また、情報端末７５０は、その内部に二次電池と、表示装置、などを有していてもよい。本発明の一態様に係る半導体装置を情報端末７５０に用いることで、情報端末７５０を、衝撃に強く、小型化および低消費電力化に優れたＩｏＴ機器として機能させることができる。
　図３８Ｂは、図３８Ａで図示した情報端末７５０の利用形態の一例を示す図である。情報端末７５０は、使用者の頭部または首などに巻き付けて用いることが可能である。例えば、バンド型の情報端末７５０の内側にセンサ（図示せず）を設け、当該センサより得られる情報を半導体装置で処理するなどの構成があり得る。当該構成とすることで、衝撃に強く、小型化および低消費電力化に優れたＩｏＴ機器の利便性を向上させることができる。
　図３８Ｃは、図３８Ａで図示した情報端末７５０の利用形態の別の一例を示す図である。情報端末７５０は、使用者の腕部などに巻き付けて用いることが可能である。例えば、バンド型の情報端末７５０の内側にセンサ（図示せず）を設け、当該センサより得られる情報を半導体装置で処理し、バンド型の情報端末７５０に設けられたアンテナ７５３等により、外部の通信機器と得られたデータの送受信を行う構成があり得る。当該構成とすることで、衝撃に強く、小型化および低消費電力化に優れたＩｏＴ機器の利便性を向上させることができる。
　また図３８Ｂおよび図３８Ｃで説明した本発明の一態様の電子機器の利用形態は、犬または猫などの動物に取り付ける構成であってもよい。例えば、図３８Ｄおよび図３８Ｅには、情報端末７５０が取り付けられた犬または猫の様子を図示したものである。図３８Ｄおよび図３８Ｅに図示する首輪７５４およびリード７５５は、図３８Ｂおよび図３８Ｃで説明した情報端末７５０と同様にセンサおよび半導体装置１０１等を有する。当該構成とすることで、衝撃に強く、小型化および低消費電力化に優れたＩｏＴ機器の利便性を向上させることができる。
　また本発明の一態様は、表示部を有する電子機器の表示パネルに適用することができる。
　図３９Ａ乃至図３９Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図３９Ａ乃至図３９Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図３９Ａ乃至図３９Ｇに示す電子機器の詳細について、以下説明を行う。
　図３９Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図３９Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図３９Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図３９Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
　図３９Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図３９Ｅ乃至図３９Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３９Ｅは携帯情報端末９２０１を展開した状態、図３９Ｇは折り畳んだ状態、図３９Ｆは図３９Ｅと図３９Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
１０：演算回路、１１：駆動回路、１５：センサ回路、１６：通信回路、１７：制御回路、１８：入出力回路、１９：端子部、２０：素子層、３０：素子層、３１：表示部、３２：記憶部、４０：封止基板、５０：領域、５１：スキャンフリップフロップ、５２：バックアップ回路、６０：素子層、７０：配線層、８０：フリップフロップ、１００：半導体装置、１０００：電子機器

Claims (7)

  1. 　半導体装置を有する電子機器において、
    　前記半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、が積層された構成を有し、
    　前記第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、
    　前記第２の素子層は、チャネル形成領域に金属酸化物を有する半導体層を有する第２トランジスタを有し、
    　前記第３の素子層は、発光デバイスを有し、
    　前記第１の素子層は、スキャンフリップフロップを有する演算回路を有し、
    　前記第２の素子層は、前記スキャンフリップフロップに電気的に接続されたバックアップ回路と、前記発光デバイスに電気的に接続された画素回路と、を有する、
    　電子機器。
  2. 　半導体装置を有する電子機器において、
    　前記半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、が積層された構成を有し、
    　前記第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、
    　前記第２の素子層は、チャネル形成領域に金属酸化物を有する半導体層を有する第２トランジスタを有し、
    　前記第３の素子層は、発光デバイスを有し、
    　前記第１の素子層は、スキャンフリップフロップを有する演算回路と、前記発光デバイスに電気的に接続された画素回路を駆動する第１駆動回路と、を有し、
    　前記第２の素子層は、前記スキャンフリップフロップに電気的に接続されたバックアップ回路と、前記画素回路と、前記画素回路を駆動する第２駆動回路と、を有する、
    　電子機器。
  3. 　半導体装置を有する電子機器において、
    　前記半導体装置は、第１の素子層と、第２の素子層と、第３の素子層と、第４の素子層と、が積層された構成を有し、
    　前記第１の素子層は、チャネル形成領域にシリコンを有する半導体層を有する第１トランジスタを有し、
    　前記第２の素子層は、チャネル形成領域に金属酸化物を有する第１半導体層を有する第２トランジスタを有し、
    　前記第３の素子層は、チャネル形成領域に金属酸化物を有する第２半導体層を有する第３トランジスタを有し、
    　前記第４の素子層は、発光デバイスを有し、
    　前記第１の素子層は、スキャンフリップフロップを有する演算回路と、前記発光デバイスに電気的に接続された画素回路を駆動する第１駆動回路と、を有し、
    　前記第２の素子層は、前記スキャンフリップフロップに電気的に接続されたバックアップ回路と、前記画素回路を駆動する第２駆動回路と、を有し、
    　前記第３の素子層は、前記画素回路を有する、
    　電子機器。
  4. 　請求項３において、
    　前記第２トランジスタおよび前記第３トランジスタは互いに、トランジスタの形状の異なるトランジスタである、
    電子機器。
  5. 　請求項３において、
    　前記第２トランジスタおよび前記第３トランジスタは互いに、トランジスタのチャネル長およびチャネル幅の異なるトランジスタである、
    　電子機器。
  6. 　請求項１乃至３のいずれか一において、
    　前記バックアップ回路は、前記演算回路の非動作時において、前記スキャンフリップフロップに保持されたデータを電源電圧の供給が停止した状態で保持する機能を有する、
    　電子機器。
  7. 　請求項１乃至３のいずれか一において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、
    　電子機器。
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