WO2024101120A1 - 記憶装置、電子機器及び記憶装置の制御方法 - Google Patents

記憶装置、電子機器及び記憶装置の制御方法 Download PDF

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WO2024101120A1
WO2024101120A1 PCT/JP2023/038117 JP2023038117W WO2024101120A1 WO 2024101120 A1 WO2024101120 A1 WO 2024101120A1 JP 2023038117 W JP2023038117 W JP 2023038117W WO 2024101120 A1 WO2024101120 A1 WO 2024101120A1
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voltage
write
magnetoresistance element
circuit
writing
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PCT/JP2023/038117
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English (en)
French (fr)
Inventor
塁 阪井
豊 肥後
利映 松本
裕志 今村
隆行 野▲崎▼
政功 細見
啓三 平賀
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Definitions

  • This disclosure relates to a storage device, an electronic device, and a method for controlling a storage device.
  • Magnetoresistive Random Access Memory which uses magnetoresistive elements as memory elements, retains its state depending on the magnetization state of the ferromagnetic material, and is therefore non-volatile, meaning that recorded data is retained even when the power is turned off.
  • the basic structure of a magnetoresistive element is a sandwich structure in which a non-magnetic insulating thin film is sandwiched between two magnetic layers made of thin magnetic material. This structure is called a magnetic tunnel junction (MTJ).
  • MTJ magnetic tunnel junction
  • the non-magnetic thin film is very thin, at only a few nm, so a tunnel current flows when a voltage is applied to both ends of the element.
  • the magnitude of this tunnel current has the characteristic that it depends on the relative angle of magnetization of the two magnetic layers. This is called the tunnel magnetoresistance (TMR) effect.
  • TMR tunnel magnetoresistance
  • the magnetization of one of the two magnetic layers (the magnetization fixed layer) is fixed, and the magnetization of the other magnetic layer (the memory layer) is controlled by an external field.
  • the state in which the magnetization of the magnetization fixed layer and the memory layer are parallel to each other is state 0, and the state in which they are antiparallel is state 1. In this way, the state ("0" or "1") is stored non-volatilely by rewriting the parallel/antiparallel state of magnetization.
  • the external field used to control the direction of magnetization includes a current magnetic field generated by passing a current through external wiring, a method of passing a current directly through the MTJ and using the spin angular momentum transfer (STT: Spin Transfer Torque) effect, and a method of using voltage-controlled magnetic anisotropy (VCMA: Voltage Controlled Magnetic Anisotropy).
  • STT Spin Transfer Torque
  • VCMA Voltage Controlled Magnetic Anisotropy
  • the currently mainstream MRAM is STT-MRAM, which allows for greater miniaturization and reduced power consumption than MRAMs using a current magnetic field.
  • voltage-controlled (VC) MRAM i.e. VC-MRAM, which uses VCMA
  • VC-MRAM voltage-controlled MRAM
  • This VC-MRAM is non-volatile and has a small area like STT-MRAM, and its writing power consumption is smaller than that of STT-MRAM, being about the same as that of SRAM (Static Random Access Memory).
  • STT-MRAM Static Random Access Memory
  • VC-MRAM utilizes the VCMA effect, in which the application of voltage changes the perpendicular magnetic anisotropy.
  • a magnetic field is applied horizontally to the magnetoresistance element of the VC-MRAM, and when the perpendicular magnetic anisotropy is reduced by applying voltage, the magnetization vector precesses around the horizontal magnetic field. Writing is successful when the pulse is turned off at the moment when the magnetization vector reverses due to precession.
  • Patent Document 1 proposes a semiconductor memory device having two types of magnetoresistance memory (first magnetoresistance memory and second magnetoresistance memory).
  • the coercive force of the first magnetoresistance memory (specifically, the coercive force of the free layer) is greater than the coercive force of the second magnetoresistance memory (specifically, the coercive force of the free layer).
  • the magnitude of the coercive force corresponds to the magnitude of the retention force that maintains the magnetization direction.
  • Patent Document 1 When the MRAM shown in Patent Document 1 is STT-MRAM, the write power consumption is large, and the power consumption is large in applications where frequent rewriting is required. In order to suppress this power consumption, even when VC-MRAM is applied, it is necessary to apply a high voltage to elements with high retention characteristics. This impairs the low power consumption characteristic of VC-MRAM.
  • This disclosure provides a storage device, an electronic device, and a method for controlling a storage device that can achieve low power consumption writing.
  • a storage device includes a first magnetoresistance element whose magnetization direction is variable by application of a voltage and has a first retention force that holds the magnetization direction, a second magnetoresistance element whose magnetization direction is variable by application of a voltage and has a second retention force that is weaker than the first retention force and holds the magnetization direction, and a writing unit that applies a voltage to the first magnetoresistance element by a first write method and applies a voltage to the second magnetoresistance element by a second write method that is different from the first write method.
  • An electronic device includes a storage device that stores information, the storage device having a first magnetoresistance element whose magnetization direction is variable by application of a voltage and has a first holding force that holds the magnetization direction, a second magnetoresistance element whose magnetization direction is variable by application of a voltage and has a second holding force weaker than the first holding force that holds the magnetization direction, and a writing unit that applies a voltage to the first magnetoresistance element by a first write method and applies a voltage to the second magnetoresistance element by a second write method different from the first write method.
  • a control method for a storage device includes applying a voltage in a first write method to a first magnetoresistance element whose magnetization direction is variable by application of a voltage and has a first retention force that holds the magnetization direction, and applying a voltage in a second write method different from the first write method to a second magnetoresistance element whose magnetization direction is variable by application of a voltage and has a second retention force weaker than the first retention force that holds the magnetization direction.
  • FIG. 1 is a diagram illustrating an example of the configuration of a memory system according to a first embodiment
  • FIG. 2 is a diagram showing a first configuration example of a memory cell according to the first embodiment
  • FIG. 4 is a diagram showing a second configuration example of the memory cell according to the first embodiment
  • 1 is a diagram showing a first configuration example of a magnetoresistive element according to a first embodiment
  • 5A and 5B are diagrams illustrating a second configuration example of the magnetoresistive element according to the first embodiment
  • 11 is a diagram showing the relationship between perpendicular magnetic anisotropy and applied voltage when the VCMA effect is present according to the first embodiment.
  • FIG. 1A and 1B are diagrams for explaining a low retention element writing method (normal voltage writing method) according to the first embodiment.
  • 11A and 11B are diagrams for explaining a simulation result of a write error rate by the low retention element writing method according to the first embodiment.
  • 1A and 1B are diagrams for explaining a high retention element writing method (low voltage writing method) according to the first embodiment.
  • 11A and 11B are diagrams for explaining a simulation result of a write error rate by the high retention element writing method according to the first embodiment.
  • 10 is a flowchart showing an example of a flow of a write process to a high retention element according to the first embodiment.
  • 5 is a timing chart showing the timing of writing to a high retention element according to the first embodiment.
  • 10 is a flowchart showing an example of a flow of a write process to a low retention element according to the first embodiment.
  • FIG. 5 is a timing chart showing the timing of writing to the low retention element according to the first embodiment.
  • FIG. 11 is a diagram illustrating an example of the configuration of a memory system according to a second embodiment. 13 is a flowchart showing an example of a flow of a write process to a high retention element according to the second embodiment. 10 is a timing chart showing the timing of writing to a high retention element or a low retention element according to the second embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a third embodiment. 13 is a timing chart showing the timing of writing to a high retention element according to the third embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a fourth embodiment. FIG.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a fifth embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a sixth embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a seventh embodiment.
  • FIG. 23 is a diagram illustrating an example of the configuration of a memory system according to an eighth embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a memory system according to a ninth embodiment.
  • FIG. 13 is a diagram illustrating a memory cell according to another embodiment.
  • FIG. 11 is a diagram showing a first relationship between a voltage applied to a memory cell and a current according to another embodiment.
  • FIG. 11 is a diagram showing a second relationship between the voltage and current applied to a memory cell according to another embodiment.
  • FIG. 13 is a diagram for explaining bit line voltages in a first example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a word line voltage in a first example of a simulation result according to another embodiment.
  • FIG. 11 is a diagram for explaining a first example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining bit line voltages in a second example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a word line voltage in a second example of a simulation result according to another embodiment.
  • FIG. 11 is a diagram for explaining a second example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a second example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a third example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a fourth example of a simulation result according to another embodiment.
  • 13A to 13C are diagrams for explaining an example of a writing method for a magnetoresistive element according to another embodiment.
  • FIG. 13 is a diagram for explaining a fifth example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a sixth example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining a seventh example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram for explaining an eighth example of a simulation result according to another embodiment.
  • FIG. 13 is a diagram showing a first example of a write pulse shape according to another embodiment.
  • FIG. 13 is a diagram showing a second example of a write pulse shape according to another embodiment.
  • FIG. 13 is a diagram showing a third example of a write pulse shape according to another embodiment.
  • FIG. 13 is a diagram showing a fourth example of a write pulse shape according to another embodiment.
  • FIG. 13 is a diagram showing a fifth example of a write pulse shape according to another embodiment.
  • FIG. 1 illustrates an example of the configuration of an imaging device.
  • FIG. 2 is a diagram illustrating an example of the configuration of a distance measuring device.
  • FIG. 1 is a diagram showing an example of the appearance of a game device.
  • FIG. 2 is a diagram illustrating an example of the configuration of a game device.
  • each embodiment may contribute to solving a different purpose or problem, and may provide different effects. Note that the effects in each embodiment are merely examples and are not limiting, and other effects may also be provided.
  • the drawings referred to in the following description are intended to facilitate the explanation and understanding of one embodiment of the present disclosure, and for ease of understanding, the shapes, dimensions, ratios, etc. shown in the drawings may differ from the actual ones. Furthermore, the design of the elements, etc. shown in the drawings may be modified as appropriate in consideration of the following explanation and known technologies.
  • the up-down direction of the layered structure of the elements, etc. corresponds to the relative direction when the surface of the substrate on which the elements are provided is considered to be up, and may differ from the up-down direction according to the actual gravitational acceleration.
  • First embodiment 1-1 Example of memory system configuration 1-2.
  • Example of memory system configuration 2-2. Write process 2-3. Actions and effects 3.
  • Example of memory system configuration 3-2. Write process 3-3. Actions and effects 4.
  • Fourth embodiment 4-1. Example of memory system configuration 4-2. Actions and effects 5.
  • Fifth embodiment 5-1 Example of memory system configuration 5-2. Actions and effects 6.
  • FIG. 1 is a diagram showing a configuration example of the memory system 1 according to the first embodiment. This memory system 1 is applied to, for example, an LSI (large scale integrated circuit) or the like.
  • LSI large scale integrated circuit
  • the memory system 1 includes an arithmetic circuit (arithmetic device) 2 and a memory device 3.
  • the memory device 3 is an example of a memory device that holds information based on the magnetization direction of a magnetic material.
  • the arithmetic circuit 2 performs logical operations such as AI (artificial intelligence), recognition functions, or machine learning. This arithmetic circuit 2 performs various types of arithmetic processing based on a program, for example.
  • the programs and various setting values are stored in the storage device 3 for the long term, and data generated by the arithmetic processing is stored in the storage device 3 for the short term.
  • the memory device 3 has two memory circuits (memory units) 3a and 3b, and a voltage generation circuit 3c.
  • the memory circuit 3a is a memory capable of long-term data retention (a memory with high retention characteristics). For example, to store programs, various setting values, and learning data for recognition processing, the memory circuit 3a is made of a memory that is rewritten infrequently, does not lose data even when the power is cut off, and is capable of long-term data retention.
  • the memory circuit 3b is a memory capable of retaining data for a shorter period of time (a memory with lower retention characteristics) than the memory circuit 3a.
  • the memory circuit 3b is used for temporary storage of calculation process data, streaming data, and data generated in recognition processing, and is a memory capable of retaining data for a short period of time that is frequently rewritten but has a short time between writing and reading.
  • the voltage generation circuit 3c is a circuit that generates a voltage used when writing and reading data to the two memory circuits 3a and 3b. This voltage generation circuit 3c is common to the two memory circuits 3a and 3b.
  • the memory circuit 3a includes a control circuit 5, a high retention memory cell array 10A, a word line control circuit 20, a bit line control circuit 30, a sense amplifier 40, a read circuit 50, and a high retention element write circuit 60A.
  • the memory circuit 3b includes a control circuit 5, a low retention memory cell array 10B, a word line control circuit 20, a bit line control circuit 30, a sense amplifier 40, a read circuit 50, and a low retention element write circuit 60B.
  • memory circuit 3b has the same components 5, 20, 30, 40, and 50 as memory circuit 3a, but differs in that it has a low retention memory cell array 10B and a low retention element write circuit 60B instead of the high retention memory cell array 10A and the high retention element write circuit 60A.
  • the control circuit 5 processes write and read commands from the arithmetic circuit 2 and controls data input and output. For example, the control circuit 5 receives commands (such as write and read commands) from the arithmetic circuit 2, and controls the writing and reading of data based on the received commands.
  • commands such as write and read commands
  • the high retention memory cell array 10A and the low retention memory cell array 10B each have memory cells 100 that store data arranged in a two-dimensional matrix.
  • the memory cells 100 include a selection element 110 and a magnetoresistance element 120.
  • a VC-MRAM cell can be used for this memory cell 100.
  • the selection element 110 is connected to one end of the magnetoresistance element 120 and is an element that controls the application of voltage to the magnetoresistance element 120.
  • an n-channel MOS transistor can be used for this selection element 110.
  • a magnetoresistance element such as an MTJ can be used for the magnetoresistance element 120.
  • each magnetoresistance element 120 of the high retention memory cell array 10A is a high retention element having a high retention force (high perpendicular magnetic anisotropy) that retains the magnetization direction.
  • the high retention element is a magnetoresistance element 120 having high retention characteristics, for example, a long-term retention magnetoresistance element 120 that stores data such as programs and various setting values for a long period of time.
  • each magnetoresistance element 120 of the low retention memory cell array 10B is a low retention element having a low retention force (low perpendicular magnetic anisotropy) lower than the retention force of the high retention element.
  • the low retention element is a magnetoresistance element 120 having low retention characteristics, for example, a short-term retention magnetoresistance element 120 that temporarily stores data during processing such as arithmetic processing.
  • the magnetization direction of the magnetoresistance element 120 can be changed between a first state and a second state (for example, state 0 and state 1) by applying a voltage. Therefore, retaining the magnetization direction means retaining the magnetization direction in the first state or the second state.
  • the magnetoresistance element 120 will be described in detail later.
  • a word line 11 (WL) and a bit line 12 (BL) that transmit a control signal are connected to the memory cell 100.
  • a source line 13 (SL) that transmits a signal from the magnetoresistance element 120 is also arranged in the memory cell 100.
  • a plurality of word lines 11 are wired to extend in the row direction, and a plurality of bit lines 12 and source lines 13 are wired to extend in the column direction.
  • the word line control circuit 20 controls the word line voltage according to a specified address. For example, the word line control circuit 20 selects a word line 11 according to a specified address and outputs a control signal to the selected word line 11.
  • the bit line control circuit 30 controls the bit line voltage according to a specified address. For example, the bit line control circuit 30 selects a bit line 12 according to a specified address and outputs a control signal to the selected bit line 12.
  • the sense amplifier 40 determines the read signal. For example, the sense amplifier 40 reads data by detecting the current that flows through the memory cell 100 during reading. For example, the read data is output to the read circuit 50 and input to the control circuit 5 via the read circuit 50.
  • the read circuit 50 controls the data read process.
  • the read circuit 50 is a circuit that reads data from the memory cell 100 at the intersection of the selected word line 11 and bit line 12. This read circuit 50 reads data from the magnetoresistance element 120 via the selection element 110 of the memory cell 100. Reading can be performed by applying a predetermined read voltage to the magnetoresistance element 120 of the memory cell 100 and detecting the current flowing through the memory cell 100. It is preferable that the read voltage has a different polarity from the write voltage.
  • the high retention element write circuit 60A controls the data write process for the high retention memory cell array 10A.
  • the high retention element write circuit 60A is a circuit that writes data to the memory cell 100 at the intersection of the selected word line 11 and bit line 12 in the high retention memory cell array 10A.
  • This high retention element write circuit 60A writes data to the magnetoresistance element 120 via the selection element 110 of the memory cell 100.
  • Writing can be performed by applying a predetermined write voltage (a voltage based on the high retention element write method) to the magnetoresistance element 120 of the memory cell 100.
  • the low retention element write circuit 60B controls the process of writing data to the low retention memory cell array 10B.
  • the low retention element write circuit 60B is a circuit that writes data to the memory cell 100 at the intersection of the selected word line 11 and bit line 12 in the low retention memory cell array 10B.
  • This low retention element write circuit 60B writes data to the magnetoresistance element 120 via the selection element 110 of the memory cell 100.
  • writing can be performed by applying a predetermined write voltage (a voltage based on the low retention element write method) to the magnetoresistance element 120 of the memory cell 100.
  • the high retention element write circuit 60A, the low retention element write circuit 60B and the voltage generation circuit 3c function as a write unit.
  • This write unit applies voltage to each magnetoresistance element 120, i.e., each high retention element, of the high retention memory cell array 10A of the memory circuit 3a using a high retention element write method, and also applies voltage to each magnetoresistance element 120, i.e., each low retention element, of the low retention memory cell array 10B of the memory circuit 3b using a low retention element write method.
  • These high retention element write method and low retention element write method will be described in detail later.
  • the write circuits such as the high retention element write circuit 60A and the low retention element write circuit 60B
  • different circuits are used for, for example, the memory circuit 3a including the high retention memory cell array 10A and the memory circuit 3b including the low retention memory cell array 10B.
  • the write voltage for example, the same voltage generated by the voltage generation circuit 3c common to the memory circuit 3a including the high retention memory cell array 10A and the memory circuit 3b including the low retention memory cell array 10B is used.
  • FIG. 2 and Fig. 3 are diagrams showing a configuration example of the memory cell 100 according to the first embodiment. Each diagram is a schematic diagram showing a configuration example of the memory cell 100.
  • the memory cell 100 includes a selection element 110 and a magnetoresistance element 120.
  • the selection element 110 and the magnetoresistance element 120 are connected in series, and the selection element 110 has a drain (drain terminal), a source (source terminal), and a gate (gate terminal).
  • the magnetoresistance element 120 of the memory cell 100 is connected to the wiring 101 via the contact layer 103, and is connected to the selection element 110 via the contact layer 104.
  • the selection element 110 has a drain connected to the contact layer 104 and a source connected to the source line 13 (SL).
  • the gate of the selection element 110 is connected to the word line 11 (WL).
  • the contact layer 103 is connected to the wiring 101 that constitutes the bit line 12 (BL). By applying an on-voltage to the word line 11 (WL), the selection element 110 becomes conductive, and a voltage can be applied to the magnetoresistance element 120.
  • the magnetoresistance element 120 of the memory cell 100 is connected to the wiring 102 via the contact layer 104, and is connected to the selection element 110 via the contact layer 103.
  • the selection element 110 has a drain connected to the bit line 12 (BL) and a source connected to the contact layer 103.
  • the gate of the selection element 110 is connected to the word line 11 (WL).
  • the contact layer 104 is connected to the wiring 102 that constitutes the source line 13 (SL). By applying an on-voltage to the word line 11 (WL), the selection element 110 becomes conductive, and a voltage can be applied to the magnetoresistance element 120.
  • the word line 11 (WL) is connected to the word line control circuit 20 (see FIG. 1).
  • the bit line 12 (BL) is connected to the bit line control circuit 30 (see FIG. 1).
  • the source line 13 (SL) is connected to the sense amplifier 40 (see FIG. 1).
  • Fig. 4 and Fig. 5 are diagrams showing a configuration example of the magnetoresistance element 120 according to the first embodiment. Each diagram is a cross-sectional view showing the configuration example of the magnetoresistance element 120.
  • the magnetoresistance element 120 includes an underlayer 121, a magnetization fixed layer 122, a tunnel barrier layer 123, a memory layer 124, and a cap layer 125.
  • the magnetoresistance element 120 shown in Figure 4 is configured by stacking the underlayer 121, the magnetization fixed layer 122, the tunnel barrier layer 123, the memory layer 124, and the cap layer 125 in this order.
  • the magnetoresistance element 120 shown in Figure 5 is configured by stacking the underlayer 121, the memory layer 124, the tunnel barrier layer 123, the magnetization fixed layer 122, and the cap layer 125 in this order.
  • the underlayer 121 may be a layer made of a precious metal or transition metal element such as Cr, Ta, Ru, Au, Ag, Cu, Al, Ti, V, Mo, Zr, Hf, Re, W, Pt, Pd, Ir, or Rh, or a laminate structure thereof.
  • the underlayer 121 may also be made of a conductive nitride such as TiN.
  • the underlayer 121 may be made of a film for controlling the crystal orientation of the magnetization fixed layer 122 and for improving the adhesion strength to the lower electrode.
  • the magnetization pinned layer 122 is a layer that has magnetic anisotropy and whose magnetization direction is invariable.
  • This magnetization pinned layer 122 can be made of, for example, CoFeB, a CoFeC alloy, a NiFeB alloy, or a NiFeC alloy.
  • the magnetization pinned layer 122 can also have a laminated ferromagnetic pinned structure in which multiple ferromagnetic layers are laminated with a nonmagnetic layer interposed therebetween.
  • the ferromagnetic layers that make up the magnetization pinned layer 122 of this laminated ferromagnetic pinned structure can be made of Co, CoFe, CoFeB, or the like.
  • the nonmagnetic layers can be made of Ru, Re, Ir, Os, or the like.
  • the magnetization fixed layer 122 can be configured so that the direction of magnetization is fixed by utilizing the antiferromagnetic coupling between the antiferromagnetic layer and the ferromagnetic layer.
  • Materials for the antiferromagnetic layer include magnetic materials such as FeMn alloys, PtMn alloys, PtCrMn alloys, NiMn alloys, IrMn alloys, NiO, and Fe2O3.
  • Non-magnetic elements such as Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, and Nb can also be added to these magnetic materials.
  • the tunnel barrier layer 123 is disposed adjacent to the memory layer 124 described later, and applies an electric field to the memory layer 124 to provide a voltage-controlled magnetic anisotropy effect.
  • the tunnel barrier layer 123 can be made of an oxide of at least one element selected from the group consisting of Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, and Ba, or a nitride of at least one element selected from the group consisting of Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, and Ba.
  • the thickness of the tunnel barrier layer 123 is preferably 0.6 nm or more.
  • the memory layer 124 is a layer that has magnetic anisotropy and a variable magnetization direction.
  • the memory layer 124 is also a layer that has the VCMA effect.
  • the states in which the magnetization direction of the memory layer 124 is the same as the magnetization direction of the magnetization fixed layer 122 and the states in which it is different are called the parallel state and the anti-parallel state, respectively.
  • the magnetoresistance element 120 is in a low resistance state when in the parallel state and in a high resistance state when in the anti-parallel state. As described above, the magnetization direction of the memory layer 124 can be changed by applying a voltage to the magnetoresistance element 120.
  • the memory layer 124 can be made of cobalt iron (CoFe), cobalt iron boron (CoFeB), Fe, iron boride (FeB), etc. It can also be made of transition metals (Hf, Ta, W, Re, Ir, Pt, Au, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Ti, V, Cr, Mn, Ni, Cu), etc. It may also contain nitrides or oxides. Iridium (Ir) or osmium (Os) can be used as a material that induces a proximity magnetic moment in a magnetic material. It is also possible to improve the voltage-controlled magnetic anisotropy effect by adding a heavy metal to the memory layer 124. It is preferable that the thickness of the memory layer 124 is 3.0 nm or less.
  • the memory layer 124 may also have a laminated structure in which multiple ferromagnetic layers are laminated with a nonmagnetic layer interposed therebetween. In this case, two adjacent ferromagnetic layers may be exchange-coupled with each other via a nonmagnetic layer.
  • This nonmagnetic layer may be composed of Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, Ba, W, Re, Ir, Pt, Au, Nb, Mo, Ru, Rh, Pd, Ag, V, Mn, Ni, Cu, etc.
  • the cap layer 125 is a layer that prevents diffusion of metal from the wiring member.
  • This cap layer 125 can be made of metals such as Cr, Ta, Ru, Au, Ag, Cu, Al, Ti, V, Mo, Zr, Hf, Re, W, Pt, Pd, Ir, and Rh.
  • the cap layer 125 can also be made of alloys containing these elements, or layers made of transition metal elements.
  • the cap layer 125 can also be made by stacking these layers.
  • the cap layer 125 can also be made of a conductive nitride such as TiN.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • RIE reactive ion etching
  • the retentivity (retentivity that retains the magnetization direction) of the magnetoresistance element 120 configured in this way varies, for example, depending on the retentivity of the magnetoresistance element 120 (specifically, the memory layer 14).
  • the retentivity of the magnetoresistance element 120 increases as the volume of the magnetoresistance element 120, i.e., the total volume of the magnetization fixed layer 122, the tunnel barrier layer 123, and the memory layer 124, increases.
  • the individual thicknesses and areas (areas in a planar direction perpendicular to the thickness direction) of the magnetization fixed layer 122, the tunnel barrier layer 123, and the memory layer 124 are adjusted to change the retentivity of the magnetoresistance element 120. This makes it possible to obtain multiple magnetoresistance elements 120 with different retentivities.
  • the write method according to the first embodiment will be described with reference to Fig. 6 to Fig. 10.
  • the low retention element write method corresponds to the second write method
  • the high retention element write method corresponds to the first write method.
  • FIG. 6 is a diagram showing the relationship between the perpendicular magnetic anisotropy and the applied voltage when there is the VCMA effect according to the first embodiment.
  • c (J/Vm 3 ) is a proportionality coefficient.
  • the retention force (retention characteristic) that retains the magnetization direction is determined by the perpendicular magnetic anisotropy K pre without the application of voltage.
  • Fig. 7 is a diagram for explaining the low retention element writing method (normal voltage writing method) according to the first embodiment.
  • Fig. 8 is a diagram for explaining a simulation result of a write error rate by the low retention element writing method according to the first embodiment.
  • the low retention element writing method is, for example, a method of applying a voltage to the low retention element that makes the perpendicular magnetic anisotropy K post (retention force) of the low retention element zero during voltage application.
  • Fig. 9 is a diagram for explaining the high retention element writing method (low voltage writing method) according to the first embodiment.
  • Fig. 10 is a diagram for explaining a simulation result of a write error rate by the high retention element writing method according to the first embodiment.
  • the high retention element writing circuit 60A applies a voltage such that K pre > K post > 0 as a write pulse, as shown in FIG 9.
  • K Kpre -cxV
  • the high retention element writing method is, for example, a method of applying a voltage to the high retention element (first magnetoresistance element 120) that makes the perpendicular magnetic anisotropy K post (retention force) of the high retention element during voltage application smaller than that before voltage application (perpendicular magnetic anisotropy K pre without voltage application) and larger than 0.
  • This high retention element writing method is described, for example, in “Voltage-induced switching with long tolerance of voltage-pulse duration in a perpendicularly magnetized free layer, Rie Matsumoto, Applied Physics Express (2019)".
  • FIG. 11 is a flowchart showing an example of the flow of a write process to a high retention element according to the first embodiment. In the example of Fig. 11, writing to the high retention element is performed based on a high retention element write method.
  • step S11 the read circuit 50 of the memory circuit 3a performs an initial read.
  • step S12 the control circuit 5 of the memory circuit 3a judges whether the read data and the write data are inconsistent. If it judges that the data are not inconsistent (they are in agreement) (No in step S12), the process ends.
  • step S13 the high retention element write circuit 60A of the memory circuit 3a writes to the high retention element (high retention memory cell array 10A).
  • step S14 the read circuit 50 of the memory circuit 3a performs a verify read, and the process returns to step S12. Then, the process from step S12 onwards is repeated. For example, if the read data and the write data are in agreement, the process ends, and if they are inconsistent, the write is repeated.
  • the high retention element (high retention magnetoresistance element 120) records data such as learning data for the recognition process. For this reason, for example, it is possible to record data before the recognition process, and the write time can be extended for multiple verify operations, etc.
  • the example in Figure 10 shows the error rate for a single write, but the write error rate can be reduced by performing multiple writes.
  • FIG. 12 is a timing chart showing the timing of writing to the high retention element according to the first embodiment.
  • the example in FIG. 12 shows an example of writing from high resistance to low resistance. Note that by switching the electrical resistance value of the high retention element (magnetic tunnel junction) between high and low, it is possible to store one bit of information (e.g., 0 or 1) in the high retention element.
  • the read circuit 50 of the memory circuit 3a issues a read pulse (Read Pulse: Initial read) in response to a read start signal (Read Start) from the control circuit 5 of the memory circuit 3a.
  • the read potential (Read voltage) changes depending on the recording state, so it is detected by the sense amplifier 40 of the memory circuit 3a when the potential is determined. If the read data is compared with the write data and does not match (Result: mismatch), the high retention element write circuit 60A of the memory circuit 3a issues a write pulse (Write Pulse) based on the high retention element write method in response to a write start signal (Write Start) from the control circuit 5 of the memory circuit 3a.
  • the read circuit 50 of the memory circuit 3a issues a read pulse (Read Pulse: Verify read) for verification in response to a read start signal (Read Start) from the control circuit 5 of the memory circuit 3a. If the read data matches the write data (Result: match), the process ends.
  • Read Pulse Verify read
  • Read Start a read start signal
  • FIG. 13 is a flowchart showing an example of the flow of a write process to a low retention element according to the first embodiment.
  • a normal voltage write method is used for writing to a low retention element.
  • step S21 the read circuit 50 of the memory circuit 3b performs an initial read.
  • step S22 the control circuit 5 of the memory circuit 3a determines whether the read data and the write data are inconsistent, and if it determines that the data are not inconsistent (they are in agreement) (No in step S22), the process ends.
  • step S23 the low retention element write circuit 60B of the memory circuit 3b writes to the low retention element (low retention memory cell array 10B).
  • the process ends, and if they do not match, writing is performed. Since the low retention element (the magnetoresistance element 120 with low retention characteristics) records data such as the recognition process, low latency is desirable. For this reason, in the example of FIG. 13, verification is not performed.
  • FIG. 14 is a timing chart showing the timing of writing to the low retention element according to the first embodiment.
  • the example in FIG. 14 shows an example of writing from low resistance to high resistance.
  • the read circuit 50 of the memory circuit 3b issues a read pulse (Read Pulse: Initial read) in response to a read start signal (Read Start) from the control circuit 5 of the memory circuit 3b.
  • the read potential (Read voltage) changes depending on the recording state, so it is detected by the sense amplifier 40 of the memory circuit 3b when the potential is determined.
  • the low retention element write circuit 60B of the memory circuit 3b issues a write pulse (Write Pulse) based on the low retention element write method in response to a write start signal (Write Start) from the control circuit 5 of the memory circuit 3b.
  • writing to the low retention element is completed without verifying. Since the low retention element write method is used for writing to the low retention element, it is desirable to apply a write pulse with a short pulse width. For this reason, the example in Figure 14 shows a write pulse with a shorter pulse width than the example in Figure 12.
  • the storage device 3 includes a first magnetoresistance element 120 (e.g., a high retention element) whose magnetization direction is variable by application of a voltage and has a first retention force that retains the magnetization direction, a second magnetoresistance element 120 (e.g., a low retention element) whose magnetization direction is variable by application of a voltage and has a second retention force lower than the first retention force that retains the magnetization direction, and a writing unit that applies a voltage to the first magnetoresistance element 120 by a first write method and applies a voltage to the second magnetoresistance element 120 by a second write method different from the first write method.
  • a first magnetoresistance element 120 e.g., a high retention element
  • a second magnetoresistance element 120 e.g., a low retention element
  • a writing unit that applies a voltage to the first magnetoresistance element 120 by a first write method and applies a voltage to the second magnetoresistance element 120 by a second write method different from the
  • the write unit may also have a voltage generation circuit 3c that generates a voltage, a first write circuit (e.g., a high retention element write circuit 60A) that applies the voltage generated by the voltage generation circuit 3c to the first magnetoresistance element 120 in a first write method, and a second write circuit (e.g., a low retention element write circuit 60B) that applies the voltage generated by the voltage generation circuit 3c to the second magnetoresistance element 120 in a second write method.
  • a voltage generation circuit 3c that generates a voltage
  • a first write circuit e.g., a high retention element write circuit 60A
  • a second write circuit e.g., a low retention element write circuit 60B
  • the first write method may be a method of applying a voltage to the first magnetoresistance element 120 that makes the first holding force of the first magnetoresistance element 120 smaller than before the voltage is applied and larger than 0 during the voltage application
  • the second write method may be a method of applying a voltage to the second magnetoresistance element 120 that makes the second holding force of the second magnetoresistance element 120 0 during the voltage application. This makes it possible to reliably achieve low power consumption writing.
  • the pulse width of the voltage applied to the first magnetoresistance element 120 may be different from the pulse width of the voltage applied to the second magnetoresistance element 120. This makes it possible to adjust the pulse width, thereby realizing low power consumption writing while suppressing delays related to writing.
  • the pulse width of the voltage applied to the second magnetoresistance element 120 may be shorter (narrower) than the pulse width of the voltage applied to the first magnetoresistance element 120. This can reliably suppress delays in writing to the second magnetoresistance element 120.
  • the writing unit may again apply a voltage to the first magnetoresistance element 120 in the first write method. This allows the writing error rate of the first magnetoresistance element 120 to be reduced by retrying writing to the first magnetoresistance element 120.
  • FIG. 15 is a diagram showing a configuration example of a memory system 1 according to the second embodiment.
  • the second embodiment is basically the same as the first embodiment, but the difference therebetween (write circuit 60) will be described.
  • the write circuit 60 of the memory circuit 3a and the write circuit 60 of the memory circuit 3b have the same configuration.
  • the memory system 1 according to the first embodiment has a high retention element write circuit 60A in the memory circuit 3a and a low retention element write circuit 60B in the memory circuit 3b, and separates the write flow to the high retention element and the write flow to the low retention element
  • the memory system 1 according to the second embodiment has write circuits 60 of the same configuration in the memory circuits 3a and 3b, and switches the write flow by an external signal.
  • the write circuit 60 switches whether or not to execute a verify process depending on the high retention characteristic instruction signal (on/off) input from the control circuit 5.
  • the high retention characteristic instruction signal is a signal that instructs whether or not to execute a verify process. For example, when the high retention characteristic instruction signal is in the on state, it indicates that a verify process is to be executed, and when it is in the off state, it indicates that a verify process is not to be executed.
  • the high retention characteristic instruction signal corresponds to an instruction signal that instructs the execution of a verify process, which is an example of a rewrite process. Note that the instruction signal that instructs whether or not to execute a verify process is not limited to the high retention characteristic instruction signal.
  • FIG. 16 is a flow chart showing an example of the flow of a write process to a high retention element according to the second embodiment.
  • writing is performed at the same voltage based on the high retention element write method or the low retention element write method.
  • the flow of this write process is the same for writing to a high retention element in memory circuit 3a and writing to a low retention element in memory circuit 3b.
  • step S31 the read circuit 50 performs an initial read. After this initial read, in step S32, the control circuit 5 judges whether the read data and the write data are inconsistent. If it judges that the data are not inconsistent (they are in agreement) (No in step S32), the process ends. On the other hand, if the control circuit 5 judges that the data are inconsistent (Yes in step S32), the write circuit 60 performs a write in step S33. After the write, in step S34, the control circuit 5 judges whether the high retention characteristic signal is on. If it judges that the high retention characteristic signal is on (Yes in step S34), the read circuit 50 performs a verify read in step S35 and returns the process to step S32. Thereafter, the process from step S32 onwards is repeated. For example, if the read data and the write data are in agreement, the process ends, and if they are inconsistent, the write is repeated. On the other hand, if it judges that the high retention characteristic signal is not on (No in step S34), the process ends.
  • FIG. 17 is a timing chart showing the timing of writing to a high retention element or a low retention element according to the second embodiment.
  • the example in FIG. 17 shows an example of writing from a high resistance to a low resistance.
  • the read circuit 50 issues a read pulse (Read Pulse: Initial read) in response to a read start signal (Read Start) from the control circuit 5.
  • the read potential (Read voltage) changes depending on the recording state, so it is detected by the sense amplifier 40 when the potential is determined.
  • the write circuit 60 issues a write pulse (Write Pulse) in response to the write start signal (Write Start) from the control circuit 5.
  • the read circuit 50 issues a read pulse (Read Pulse: Verify read) for verification in response to the read start signal (Write Start) from the control circuit 5 based on the on/off of the high retention characteristic signal. If the read data is compared with the written data and matches (Result: match), the process ends.
  • the pulse width of the write pulse is the same in memory circuit 3a and memory circuit 3b. Note that since a low retention element write method is used for writing in memory circuit 3b, it is desirable to apply a write pulse with a short pulse width. For this reason, the example of FIG. 17 shows a write pulse with a shorter pulse width than the example of FIG. 12.
  • the timing chart for writing to the low retention elements in the second embodiment is similar to that of the first embodiment, but a switching signal that switches between the pulse width of the write pulse to the low retention elements and the pulse width of the write pulse to the high retention elements may be used to write to the high retention elements and the low retention elements with pulses of different pulse widths as in the first embodiment.
  • the pulse width of the voltage applied to the high retention elements or low retention elements may be changed in response to an instruction signal that instructs a change in the pulse width of the voltage.
  • the write unit may apply a voltage to the first magnetoresistance element 120 in the first write method in response to an instruction signal (e.g., a high retention characteristic instruction signal) that instructs rewriting to the first magnetoresistance element 120, and if the magnetic direction of the first magnetoresistance element 120 is not in the desired state after applying a voltage to the first magnetoresistance element 120 in the first write method again.
  • an instruction signal e.g., a high retention characteristic instruction signal
  • the writing unit may also change the pulse width of the voltage applied to the first magnetoresistance element 120 or the second magnetoresistance element 120 in response to an instruction signal that instructs a change in the pulse width of the voltage. This makes it possible to adjust the pulse width, thereby realizing writing with low power consumption while suppressing delays related to writing.
  • Fig. 18 is a diagram showing a configuration example of a memory system 1 according to the third embodiment.
  • the third embodiment is basically the same as the first embodiment, but the differences (two voltage generating circuits 3c1 and 3c2) will be described.
  • the memory system 1 according to the third embodiment has two voltage generation circuits 3c1 and 3c2.
  • the memory system 1 according to the first embodiment has one voltage generation circuit 3c common to the memory circuits 3a and 3b
  • the memory system 1 according to the second embodiment has voltage generation circuits 3c1 and 3c2 for each of the memory circuits 3a and 3b.
  • the high retention element write circuit 60A and the low retention element write circuit 60B use different voltages.
  • the write voltage to the high retention element and the write voltage to the low retention element are the same, but in the third embodiment, the write voltage to the high retention element and the write voltage to the low retention element are different. Even in this case, by using the high retention element write method, it is possible to reduce the write voltage to the high retention element ( V0 ⁇ V ⁇ V1 : see FIG. 6) without making the voltages the same, and low power consumption can be realized.
  • Fig. 19 is a timing chart showing the timing of writing to the high retention element according to the third embodiment. In the example of Fig. 19, an example of writing from a high resistance to a low resistance is shown.
  • the flowchart for writing to the high retention element is the same as that of the first embodiment (see FIG. 11)
  • the flowchart for writing to the low retention element is the same as that of the first embodiment (see FIG. 13)
  • the timing chart for writing to the low retention element is the same as that of the first embodiment (see FIG. 14).
  • the timing chart for writing to the high retention element in the third embodiment is different from that of the first embodiment (see FIG. 12).
  • the only difference between the write timing chart for the high retention element in the third embodiment and the first embodiment is the voltage of the "Write Pulse".
  • the amplitude of the "Write Pulse” pulse is different from that in the first embodiment, and the amplitude of the pulse in the third embodiment is greater than that of the pulse in the first embodiment.
  • the write timing chart for the high retention element shown in FIG. 19 is the same as the write timing chart for the high retention element shown in FIG. 12 except for the amplitude of the "Write Pulse" pulse, so a description thereof will be omitted.
  • the write unit may have a first voltage generation circuit 3c1 that generates a first voltage, a second voltage generation circuit 3c2 that generates a second voltage, a first write circuit (e.g., a high retention element write circuit 60A) that applies the first voltage generated by the first voltage generation circuit 3c1 to the first magnetoresistance element 120 in a first write method, and a second write circuit (e.g., a low retention element write circuit 60B) that applies the second voltage generated by the second voltage generation circuit 3c2 to the second magnetoresistance element 120 in a second write method. Even when such a first voltage and second voltage are used, low power consumption writing can be realized.
  • a first voltage generation circuit 3c1 that generates a first voltage
  • a second voltage generation circuit 3c2 that generates a second voltage
  • a first write circuit e.g., a high retention element write circuit 60A
  • a second write circuit e.g., a low retention element write circuit 60B
  • FIG. 20 is a diagram showing a configuration example of a memory system 1 according to the fourth embodiment.
  • the fourth embodiment is basically the same as the first embodiment, but the difference therebetween (two ECC processing circuits 80) will be described.
  • the memory system 1 has an ECC (Error-correcting code, Error checking and correction, Error check and correct) processing circuit 80 for each memory circuit 3a and memory circuit 3b.
  • the ECC processing circuit 80 is provided between the arithmetic circuit 2 and the memory circuit 3a, and between the arithmetic circuit 2 and the memory circuit 3b.
  • This ECC processing circuit 80 is an error correction processing circuit that detects and corrects errors in information.
  • the ECC processing circuit 80 has an encoding circuit 81 and a decoding circuit 82.
  • the encoding circuit 81 converts information into digital data for digital processing, transmission, recording, etc.
  • the decoding circuit 82 converts the converted data back into the original information.
  • the converted data is called a code. Converting the code back into the original information is called decoding.
  • the memory system 1 configured in this way has an ECC function (error correction function) for data written to/read from the memory circuits 3a and 3b.
  • ECC function error correction function
  • Fig. 21 is a diagram showing a configuration example of a memory system 1 according to the fifth embodiment.
  • the fifth embodiment is basically the same as the second embodiment, but the difference therebetween (two ECC processing circuits 80) will be described.
  • the memory system 1 has an ECC processing circuit 80 for each of the memory circuits 3a and 3b.
  • the ECC processing circuits 80 are provided between the arithmetic circuit 2 and the memory circuit 3a, and between the arithmetic circuit 2 and the memory circuit 3b.
  • the ECC processing circuits 80 are the same as those in the fourth embodiment.
  • the memory system 1 configured in this way has an ECC function for data written to and read from the memory circuits 3a and 3b, and can correct data errors such as inversions during writing to and while being held in the memory circuits 3a and 3b, improving data reliability.
  • FIG. 22 is a diagram showing a configuration example of a memory system 1 according to the sixth embodiment.
  • the sixth embodiment is basically the same as the third embodiment, but the difference therebetween (two ECC processing circuits 80) will be described.
  • the memory system 1 has an ECC processing circuit 80 for each of the memory circuits 3a and 3b.
  • the ECC processing circuits 80 are provided between the arithmetic circuit 2 and the memory circuit 3a, and between the arithmetic circuit 2 and the memory circuit 3b.
  • the ECC processing circuits 80 are the same as those in the fourth embodiment.
  • the memory system 1 configured in this way has an ECC function for data written to and read from the memory circuits 3a and 3b, and can correct data errors such as inversions during writing to and while being held in the memory circuits 3a and 3b, improving data reliability.
  • FIG. 23 is a diagram showing a configuration example of a memory system 1 according to the seventh embodiment.
  • the seventh embodiment is basically the same as the first embodiment, but the difference therebetween (one ECC processing circuit 80) will be described.
  • the memory system 1 has an ECC processing circuit 80 for the memory circuit 3a.
  • the ECC processing circuit 80 is provided between the arithmetic circuit 2 and the memory circuit 3a.
  • This ECC processing circuit 80 is the same as that of the fourth embodiment.
  • the memory system 1 configured in this way has an ECC function for data written to/read from the memory circuit 3a, so that data errors such as inversions during writing to the memory circuit 3a or while being held can be corrected, improving data reliability.
  • the memory circuit 3a including the high retention element has an error correction function
  • the memory circuit 3b including the low retention element does not have an error correction function.
  • the data stored in the memory circuit 3b during the recognition calculation is data that is desirably written and read with low latency, so the error correction function may be omitted.
  • the effects of the first embodiment can be obtained. Furthermore, by providing the ECC processing circuit 80 for the memory circuit 3a, the reliability of data can be improved. Furthermore, compared to the case where the ECC processing circuit 80 is provided for each of the memory circuits 3a and 3b, writing and reading with low latency can be realized.
  • FIG. 24 is a diagram showing a configuration example of a memory system 1 according to an eighth embodiment.
  • the eighth embodiment is basically the same as the second embodiment, but the difference therebetween (one ECC processing circuit 80) will be described.
  • the memory system 1 has an ECC processing circuit 80 for the memory circuit 3a.
  • the ECC processing circuit 80 is provided between the arithmetic circuit 2 and the memory circuit 3a.
  • This ECC processing circuit 80 is the same as that of the fourth embodiment.
  • the memory system 1 configured in this way has an ECC function for data written to/read from the memory circuit 3a, so that data errors such as inversion during writing to the memory circuit 3a or while being held can be corrected, improving data reliability.
  • the memory circuit 3a including the high retention element has an error correction function
  • the memory circuit 3b including the low retention element does not have an error correction function.
  • the data stored in the memory circuit 3b during the recognition calculation is data that is desirably written and read with low latency, so the error correction function may be omitted.
  • FIG. 25 is a diagram showing a configuration example of a memory system 1 according to a ninth embodiment.
  • the ninth embodiment is basically the same as the third embodiment, but the difference therebetween (one ECC processing circuit 80) will be described.
  • the memory system 1 has an ECC processing circuit 80 for the memory circuit 3a.
  • the ECC processing circuit 80 is provided between the arithmetic circuit 2 and the memory circuit 3a.
  • This ECC processing circuit 80 is the same as that of the fourth embodiment.
  • the memory system 1 configured in this way has an ECC function for data written to/read from the memory circuit 3a, so that data errors such as inversion during writing to the memory circuit 3a or while being held can be corrected, improving data reliability.
  • the memory circuit 3a including the high retention element has an error correction function
  • the memory circuit 3b including the low retention element does not have an error correction function.
  • the data stored in the memory circuit 3b during the recognition calculation is data that is desirably written and read with low latency, so the error correction function may be omitted.
  • a writing method other than the method according to the above embodiment can be applied.
  • a writing method using a rectangular pulse or a writing method using a non-rectangular pulse which will be described below
  • a writing method other than the method according to the above embodiment can be applied.
  • a writing method using a rectangular pulse or a writing method using a non-rectangular pulse which will be described below
  • these writing methods can be used in combination with the method described in "Voltage-induced switching with long tolerance of voltage-pulse duration in a perpendicularly magnetized free layer, Rie Matsumoto, Applied Physics Express (2019)".
  • FIG. 26 is a schematic diagram of a memory cell 100.
  • the magnetoresistance element 120 is an MTJ (MTJ element)
  • the selection element 110 is an n-channel MOS transistor.
  • a current can be passed through the memory cell 100 by applying a voltage to the bit line 12 (BL), source line 13 (SL), and word line 11 (WL) connected to the memory cell 100.
  • the bit line voltage of the bit line 12 (BL) is VBL
  • the source line voltage of the source line 13 (SL) is VSL
  • the word line voltage of the word line 11 (WL) is VWL .
  • the MTJ voltage applied to the MTJ is VMTJ .
  • the MTJ voltage VMTJ when the magnetic anisotropy of the memory layer 124 becomes zero is Vc0 .
  • the MTJ voltage VMTJ depends on the bit line voltage VBL , the source line voltage VSL , and the word line voltage VWL , so these voltages must be adjusted so that the MTJ voltage VMTJ becomes Vc0 .
  • curve C1 represents the MTJ current in state 0
  • curve C2 represents the MTJ current in state 1. Since the resistance value in state 0 is smaller than that in state 1, the MTJ current in state 0 is larger than that in state 1 at the same MTJ voltage.
  • Curve C3 represents the transistor current when writing state 1
  • curve C4 represents the transistor current when writing state 0.
  • the source line voltage VSL is grounded
  • the word line voltage VWL has different values when writing state 0 and when writing state 1
  • the bit line voltage VBL has the same value when writing state 0 and when writing state 1.
  • the voltage V MTJ applied to the MTJ by applying a voltage to the memory cell 100 is the intersection of the curves C1 to C4. Specifically, when writing state 1 in state 0, the voltage indicated by the intersection A of the curves C1 and C3 is applied to the MTJ. When writing state 1 in state 1, the voltage indicated by the intersection B of the curves C2 and C3 is applied to the MTJ. When writing state 0 in state 1, the voltage indicated by the intersection C of the curves C2 and C4 is applied to the MTJ. When writing state 0 in state 0, the voltage indicated by the intersection D of the curves C1 and C4 is applied to the MTJ.
  • intersections A and C has zero anisotropy, so precessional writing is possible.
  • the operating point changes from A to B, or from C to D.
  • Intersection B is an in-plane magnetized film, so precession occurs around a vertical axis and writing is not possible.
  • Intersection D is a perpendicular magnetized film, so precession does not occur and writing is not possible. Note that writing is not limited to precession, and for example, a long pulse method may be used.
  • curves C1 and C2 are the same MTJ currents as in FIG. 27.
  • Curve C5 represents the transistor current when writing state 1
  • curve C6 represents the transistor current when writing state 0.
  • the source line voltage VSL is grounded
  • the word line voltage VWL has the same value when writing state 0 and when writing state 1
  • the bit line voltage VBL has a different value when writing state 0 and when writing state 1.
  • the voltage V MTJ applied to the MTJ by applying a voltage to the memory cell 100 is the intersection of the curves C1, C2, C5, and C6.
  • the voltage indicated by the intersection A of the curves C1 and C5 is applied to the MTJ.
  • the voltage indicated by the intersection B of the curves C2 and C5 is applied to the MTJ.
  • the voltage indicated by the intersection C of the curves C2 and C6 is applied to the MTJ.
  • the voltage indicated by the intersection D of the curves C1 and C6 is applied to the MTJ.
  • FIG. 29 is a diagram showing that the bit line voltage VBL has the same value when writing state 0 and when writing state 1
  • FIG. 30 is a diagram showing that the word line voltage VWL has different values when writing state 0 and when writing state 1
  • FIG. 31 is a diagram showing the simulation results of magnetization motion under the conditions of FIGS. 29 and 30.
  • each diagram arranged in a 2 x 2 grid corresponds to intersection point A to intersection point D shown in Fig. 27. That is, the upper row corresponds to when writing state 1, the lower row corresponds to when writing state 0, the left column corresponds to when the initial state is state 0, and the right column corresponds to when the initial state is state 1.
  • the horizontal axis of each diagram is time, and the vertical axis is the bit line voltage VBL in Fig. 29, the word line voltage VWL in Fig. 30, and each axis component of the magnetization of the memory layer 124 in Fig. 31.
  • the bit line voltage VBL is a constant voltage V1 that is common to the state 1 writing in the upper row and the state 0 writing in the lower row.
  • the word line voltage VWL is V2 in the state 1 writing in the upper row, and V3 in the state 0 writing in the lower row, and different voltages are applied as 1 ns pulses.
  • the magnetization movement when such a voltage is applied is shown in Figure 31.
  • the initial state is state 0, as shown in A, and state 1 is written
  • the z component of magnetization is +1 before the application of the pulse voltage, but becomes -1 after the pulse application, indicating that a state change has occurred.
  • the initial state is state 1, as shown in C, and state 0 is written
  • the z component of magnetization is -1 before the application of the pulse voltage, but becomes +1 after the pulse application, indicating that a state change has occurred.
  • FIG. 32 to 34 like FIG. 28, the source line voltage VSL is grounded, FIG. 32 is a diagram showing that the bit line voltage VBL has a different value when writing state 0 and when writing state 1, FIG. 33 is a diagram showing that the word line voltage VWL has the same value when writing state 0 and when writing state 1, and FIG. 34 is a diagram showing the simulation results of magnetization motion under the conditions of FIGS. 32 and 33.
  • each diagram arranged in a 2 x 2 grid corresponds to intersection point A to intersection point D shown in Fig. 28. That is, the upper row corresponds to writing state 1, the lower row corresponds to writing state 0, the left column corresponds to when the initial state is state 0, and the right column corresponds to when the initial state is state 1.
  • the horizontal axis of each diagram is time, and the vertical axis is the bit line voltage VBL in Fig. 32, the word line voltage VWL in Fig. 33, and each axis component of the magnetization of the memory layer 124 in Fig. 34.
  • VBL bit line voltage
  • VWL word line voltage
  • the bit line voltage VBL is V4 in the upper row for writing state 1, and V5 in the lower row for writing state 0, and different voltages are applied as constant voltages.
  • the word line voltage VWL is common to the upper row for writing state 1 and the lower row for writing state 0, and a voltage of V6 is applied as a 1 ns pulse.
  • the magnetization movement when such voltages are applied is shown in Fig. 34. Although the details are different, it is similar to the magnetization motion shown in FIG. 31, and non-toggle type writing is performed by applying different voltages for writing state 0 and writing state 1 regardless of the initial state.
  • the bit line voltage VBL is a constant voltage and the word line voltage VWL is a pulse voltage
  • the bit line voltage VBL may be a pulse voltage
  • the word line voltage VWL may be a constant voltage
  • both the bit line voltage VBL and the word line voltage VWL may be pulse voltages. In this case, the rising or falling of the pulse voltage may or may not match the bit line voltage VBL and the word line voltage VWL .
  • the pulse width is set to 1 ns, but this is merely an example, and any pulse width can be adopted as long as writing can be performed correctly.
  • the write pulse is rectangular as shown in FIG. 30.
  • the rectangular shape means that the voltage of the write pulse is almost constant.
  • Simulation results of magnetization motion when a rectangular pulse is used are shown in FIG. 35 and FIG. 36.
  • FIG. 35 shows the case of a single MTJ
  • FIG. 36 shows the case of the memory cell 100 of this embodiment.
  • the upper row shows the voltage
  • the middle row shows the perpendicular magnetic anisotropy energy K
  • the lower row shows the magnetization.
  • the voltage V c0 is directly applied to the MTJ.
  • the word line voltage V WL is adjusted so that the voltage V c0 is applied to the MTJ.
  • the above-mentioned voltage continues to be applied from time 0 ns after a relaxation time of 1 ns.
  • the magnetization motion shown in the lower part is an ideal spiral precession with a constant period.
  • the MTJ voltage V MTJ is not constant because it is the value obtained by dividing the bit line voltage by the MTJ and the selection element 110.
  • the time dependency of K is shown in the middle of FIG. 36.
  • K 0
  • the MTJ voltage becomes larger than V c0 due to the increase in resistance.
  • the storage layer 124 becomes an in-plane magnetized layer. Since not only the external magnetic field but also the effective magnetic field that tries to invert the magnetization in-plane acts, the magnetization motion shown in the lower part of FIG. 36 is distorted rather than an ideal spiral precession motion.
  • the z component of the magnetization has a minimum value at about 1.9 ns. The absolute value of this is 0.93.
  • the z component of the magnetization has a minimum value at about 1.4 ns.
  • the absolute value of this is 0.54. The closer the absolute value of the minimum is to 1, the more stable the writing can be when the voltage application is stopped at that time. For this reason, writing using the memory cell 100 tends to be less stable than writing using a single MTJ.
  • the voltage pulse can be made non-rectangular in the writing according to this embodiment.
  • the concept is shown in FIG. 37.
  • the MTJ voltage increases and the perpendicular magnetic anisotropy becomes non-zero. Therefore, the operating point is moved from A to C. In this way, the MTJ voltage remains Vc0 even during the magnetization movement, and the perpendicular magnetic anisotropy is also maintained at 0.
  • Figures 40 and 41 the results of simulating writing state 0 are shown in Figures 40 and 41.
  • the initial state is state 0, and in Figure 41, the initial state is state 1.
  • the MTJ voltage in the upper part of Figure 41 is almost constant, and K in the middle part is almost 0.
  • the result is ideal precession.
  • the absolute value of the z component of the magnetization at 1.7 ns when the voltage pulse ends is 0.99, which shows that the stability of writing has improved.
  • no magnetization reversal occurs in Figure 40. In other words, non-toggle type writing has been achieved, just like with the rectangular pulse.
  • FIGS. 42 to 46 are diagrams showing examples of non-rectangular pulse shapes. Note that FIGS. 42 to 46 are for writing state 1. When writing state 0, the voltage increases over time. In FIG. 42, the voltage shape is linearly dependent on time. In FIG. 43, the voltage shape is downward convex. In FIG. 44, the voltage shape is upward convex. In FIGS. 45 and 46, the voltage shape is formed into a non-rectangular pulse using multiple rectangular pulses. FIGS. 42 to 46 show examples of non-rectangular pulse shapes, and are not limited to these.
  • the pulse waveform has a shape in which the amplitude goes from 0 to a desired amplitude value, gradually decreases from the desired amplitude value to another amplitude value, and then goes from the other amplitude value to 0.
  • This pulse waveform has a shape in which the amplitude decreases linearly, curvedly, or stepwise from the desired amplitude value to another amplitude value.
  • This shape is for the case of writing state 1, and when writing state 0, the pulse waveform has a shape in which the amplitude increases linearly, curvedly, or stepwise from the desired amplitude value to another amplitude value.
  • an imaging device 300, a distance measuring device 400, and a game device 900 will be described with reference to Fig. 47 to Fig. 50.
  • the imaging device 300, the distance measuring device 400, and the game device 900 use the memory system 1 according to each of the above-described embodiments as a memory.
  • Imaging device 300 An imaging device 300 to which the memory system 1 according to the above-described embodiment is applied will be described with reference to Fig. 47.
  • Fig. 47 is a diagram showing an example of a schematic configuration of the imaging device 300.
  • the imaging device 300 is an example of an electronic device to which the memory system 1 according to the present embodiment is applied. Examples of the imaging device 300 include electronic devices such as digital still cameras, video cameras, smartphones and mobile phones having imaging functions.
  • the imaging device 300 includes an optical system 301, a shutter device 302, an imaging element 303, a control circuit (drive circuit) 304, a signal processing circuit 305, a monitor 306, and a memory 307.
  • This imaging device 300 is capable of capturing still images and moving images.
  • the optical system 301 has one or more lenses. This optical system 301 guides light from the subject (incident light) to the image sensor 303, forming an image on the light receiving surface of the image sensor 303.
  • the shutter device 302 is disposed between the optical system 301 and the image sensor 303. This shutter device 302 controls the light irradiation period and the light blocking period for the image sensor 303 according to the control of the control circuit 304.
  • the image sensor 303 accumulates signal charge for a certain period of time in response to light that is focused on the light receiving surface via the optical system 301 and the shutter device 302.
  • the signal charge accumulated in the image sensor 303 is transferred in accordance with a drive signal (timing signal) supplied from the control circuit 304.
  • the control circuit 304 outputs a drive signal that controls the transfer operation of the image sensor 303 and the shutter operation of the shutter device 302, thereby driving the image sensor 303 and the shutter device 302.
  • the signal processing circuit 305 performs various signal processing on the signal charges output from the image sensor 303.
  • the image (image data) obtained by the signal processing performed by the signal processing circuit 305 is supplied to the monitor 306 and also to the memory 307.
  • the signal processing circuit 305 corresponds to the arithmetic circuit 2 according to the embodiment described above.
  • the monitor 306 displays a moving image or a still image captured by the image sensor 303 based on the image data supplied from the signal processing circuit 305.
  • a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel is used.
  • the memory 307 stores image data supplied from the signal processing circuit 305, i.e., image data of moving images or still images captured by the image sensor 303.
  • the memory 307 corresponds to the memory system 1 according to the embodiment described above.
  • FIG. 48 is a diagram showing an example of a schematic configuration of the distance measuring device 400. is an example of an electronic device to which the memory system 1 according to this embodiment is applied.
  • the distance measuring device 400 includes a light source unit 401, an optical system 402, a solid-state imaging device (image sensor) 403, a control circuit (drive circuit) 404, a signal processing circuit 405, a monitor 406, and a memory 407.
  • This distance measuring device 400 projects light from the light source unit 401 toward the subject and receives light (modulated light or pulsed light) reflected from the surface of the subject, thereby obtaining a distance image according to the distance to the subject.
  • the light source unit 401 projects light toward the subject.
  • the light source unit 401 may be a vertical cavity surface emitting laser (VCSEL) array that emits laser light as a surface light source, or a laser diode array in which laser diodes are arranged in a line.
  • the laser diode array is supported by a specified drive unit (not shown) and is scanned in a direction perpendicular to the direction in which the laser diodes are arranged.
  • the optical system 402 has one or more lenses. This optical system 402 guides light from the subject (incident light) to the solid-state imaging device 403, and forms an image on the light receiving surface (sensor section) of the solid-state imaging device 403.
  • the solid-state imaging device 403 accumulates signal charges in response to light that is imaged on the light receiving surface via the optical system 402. A distance signal indicating the distance determined from the light receiving signal (APD OUT) output from this solid-state imaging device 403 is supplied to the signal processing circuit 405.
  • a solid-state imaging element such as an image sensor is used.
  • the control circuit 404 outputs a drive signal (control signal) that controls the operation of the light source unit 401, the solid-state imaging device 403, etc., and drives the light source unit 401, the solid-state imaging device 403, etc.
  • the signal processing circuit 405 performs various signal processing on the distance signal supplied from the solid-state imaging device 403. For example, the signal processing circuit 405 performs image processing (e.g., histogram processing, peak detection processing, etc.) to construct a distance image based on the distance signal.
  • image processing e.g., histogram processing, peak detection processing, etc.
  • the image (image data) obtained by the signal processing performed by the signal processing circuit 405 is supplied to the monitor 406 and also to the memory 407.
  • the signal processing circuit 405 corresponds to the arithmetic circuit 2 in the embodiment described above.
  • the monitor 406 displays the distance image captured by the solid-state imaging device 403 based on the image data supplied from the signal processing circuit 405.
  • a panel-type display device such as a liquid crystal panel or an organic EL panel is used.
  • the memory 407 stores image data supplied from the signal processing circuit 405, i.e., image data of the distance image captured by the solid-state imaging device 403.
  • the memory 407 corresponds to the memory system 1 according to the embodiment described above.
  • FIG. 49 is a perspective view (outer perspective view) showing an example of a schematic configuration of the gaming device 900.
  • Fig. 50 is a block diagram showing an example of a schematic configuration of the gaming device 900.
  • This gaming device 900 is an example of an electronic device to which the memory system 1 according to this embodiment is applied.
  • the game device 900 has an exterior in which various components are arranged inside and outside an outer casing 901 formed in a horizontally elongated, flat shape.
  • a display panel 902 is provided in the longitudinal center of the front surface of the outer casing 901.
  • Operation keys 903 and 904 are provided on the left and right sides of the display panel 902, spaced apart in the circumferential direction.
  • Operation key 905 is provided at the bottom end of the front surface of the outer casing 901.
  • Operation keys 903, 904, 905 function as directional keys or enter keys, etc., and are used to select menu items displayed on the display panel 902, progress through the game, etc.
  • the top surface of the outer casing 901 is provided with a connection terminal 906 for connecting an external device, a power supply terminal 907, a light receiving window 908 for infrared communication with an external device, and the like.
  • the game device 900 includes a calculation processing unit 910 including a CPU (Central Processing Unit), a storage unit 920 that stores various information, and a control unit 930 that controls each component of the game device 900.
  • the calculation processing unit 910 and the control unit 930 are supplied with power, for example, from a battery (not shown).
  • the arithmetic processing unit 910 generates a menu screen that allows the user to set various information or select an application.
  • the arithmetic processing unit 910 also executes the application selected by the user.
  • the arithmetic processing unit 910 corresponds to the arithmetic circuit 2 according to the embodiment described above.
  • the storage unit 920 holds various information set by the user.
  • the storage unit 920 corresponds to the memory system 1 according to the embodiment described above.
  • the control unit 930 has an input reception unit 931, a communication processing unit 933, and a power control unit 935.
  • the input reception unit 931 for example, detects the state of the operation keys 903, 904, and 905.
  • the communication processing unit 933 also performs communication processing with external devices.
  • the power control unit 935 controls the power supplied to each unit of the game device 900.
  • the memory system 1 may be mounted on the same semiconductor chip together with a semiconductor circuit constituting an arithmetic unit or the like to form a semiconductor device (System-on-a-Chip: SoC).
  • SoC System-on-a-Chip
  • the memory system 1 can be implemented in various electronic devices in which a memory (storage unit) can be mounted as described above.
  • a memory storage unit
  • the memory system 1 may be mounted in various electronic devices such as an HDD (hard disk drive), a notebook PC (personal computer), a mobile device (e.g., a smartphone, a tablet PC, etc.), a PDA (personal digital assistant), a wearable device, and a music device.
  • the memory system 1 is used as various memories such as storage.
  • the present technology can also be configured as follows. (1) a first magnetoresistance element whose magnetization direction is variable by application of a voltage and has a first coercive force for holding the magnetization direction; a second magnetoresistance element having a second coercive force lower than the first coercive force, the magnetization direction of which is variable by application of a voltage and which holds the magnetization direction; a write unit that applies a voltage to the first magnetoresistance element by a first write method and applies a voltage to the second magnetoresistance element by a second write method different from the first write method; A storage device comprising: (2) The writing unit is A voltage generating circuit that generates a voltage; a first write circuit that applies the voltage generated by the voltage generating circuit to the first magnetoresistance element in the first write mode; a second write circuit that applies the voltage generated by the voltage generating circuit to the second magnetoresistance element in the second write mode; having The storage device according to (1) above.
  • the writing unit is a first voltage generating circuit that generates a first voltage; a second voltage generating circuit that generates a second voltage; a first write circuit that applies the first voltage generated by the first voltage generation circuit to the first magnetoresistance element in the first write mode; a second write circuit that applies the second voltage generated by the second voltage generation circuit to the second magnetoresistance element in the second write mode; having The storage device according to (1) above.
  • the writing unit is The first write circuit and/or the second write circuit are provided with a plurality of error correction processing circuits for detecting and correcting errors in information.
  • the writing unit is The first write circuit and/or the second write circuit are provided with a plurality of error correction processing circuits for detecting and correcting errors in information.
  • the storage device according to (3) above.
  • the first write method is a method of applying a voltage to the first magnetoresistance element to make the first coercive force of the first magnetoresistance element during voltage application smaller than that before voltage application and larger than 0;
  • the second write method is a method of applying a voltage to the second magnetoresistance element, the second coercive force of the second magnetoresistance element being zero during voltage application;
  • the storage device according to any one of (1) to (5).
  • a pulse width of a voltage applied to the first magnetoresistance element is different from a pulse width of a voltage applied to the second magnetoresistance element;
  • a pulse width of a voltage applied to the second magnetoresistance element is shorter than a pulse width of a voltage applied to the first magnetoresistance element;
  • the storage device according to (7) above. (9) when the magnetic direction of the first magnetoresistance element is not in a desired state after applying a voltage to the first magnetoresistance element in the first write method, the writing unit again applies a voltage to the first magnetoresistance element in the first write method.
  • the writing unit applies a voltage to the first magnetoresistance element in the first write method in response to an instruction signal instructing rewriting to the first magnetoresistance element, and then, if the magnetic direction of the first magnetoresistance element is not in a desired state, applies a voltage to the first magnetoresistance element in the first write method again.
  • the storage device according to (9) above.
  • the writing unit changes a pulse width of a voltage applied to the first magnetoresistive element or the second magnetoresistive element in response to an instruction signal instructing a change in the pulse width of the voltage.
  • the storage device according to any one of (1) to (10).
  • a storage device for storing information includes: a first magnetoresistance element whose magnetization direction is variable by application of a voltage and has a first coercive force for holding the magnetization direction; a second magnetoresistance element having a second coercive force lower than the first coercive force, the magnetization direction of which is variable by application of a voltage and which holds the magnetization direction; a write unit that applies a voltage to the first magnetoresistance element by a first write method and applies a voltage to the second magnetoresistance element by a second write method different from the first write method; An electronic device having (13) applying a voltage in a first writing manner to a first magnetoresistance element whose magnetization direction is changeable by application of a voltage and has a first coercive force for holding the magnetization direction; applying a voltage to a second magnetoresistance element having a second coercive force lower than the first coercive force, the second magnetoresistance element having a magnetization direction that is variable

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Abstract

本開示の一形態に係る記憶装置は、電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子と、前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、を備える。

Description

記憶装置、電子機器及び記憶装置の制御方法
　本開示は、記憶装置、電子機器及び記憶装置の制御方法に関する。
　磁気抵抗素子を記憶素子に用いた磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive　Random　Access　Memory）は、強磁性体の磁化状態によって状態を保持するため、電源を切っても記録されたデータが保持される不揮発性を有する。磁気抵抗素子の基本構造は磁性体薄膜からなる磁性層２層で絶縁体の非磁性薄膜を挟んだサンドイッチ構造からなる。この構造を磁気トンネル接合（ＭＴＪ：Magnetic　Tunnel　Junction）と呼ぶ。非磁性薄膜の膜厚が数ｎｍ程度と非常に薄いため素子の両端に電圧を印加するとトンネル電流が流れる。このトンネル電流の大きさが磁性層２層の磁化の相対角度に依存する特徴を持つ。これをトンネル磁気抵抗（ＴＭＲ：Tunnel　Magneto　Resistance）効果と呼ぶ。
　ＭＲＡＭにおいては、２層の磁性層のうち、一方の磁性層（磁化固定層）の磁化を固定し、もう一方の磁性層（記憶層）の磁化を外場により制御する。磁化固定層と記憶層の磁化が互いに平行である状態を状態０、反平行である状態を状態１とする。このように、磁化の平行・反平行状態を書き換えることで状態（“０”または“１”）を不揮発に保存する。磁化の方向制御に用いる外場としては、外部配線への電流通電により生じる電流磁界や、ＭＴＪに直接電流通電を行い、スピン角運動量移行（ＳＴＴ：Spin　Transfer　Torque）効果を利用する方法、また、電圧による磁気異方性制御（ＶＣＭＡ：Voltage　Controlled　Magnetic　Anisotropy）を利用した方法などがある。状態の読み出しにはＴＭＲ効果を用いる。
　現在主流となっているＭＲＡＭは、電流磁界を用いるよりも微細化が可能で、消費電力を低減できるＳＴＴ－ＭＲＡＭである。一方、ＶＣＭＡを利用した電圧制御型（ＶＣ：Voltage　Controlled）ＭＲＡＭ、すなわち、ＶＣ－ＭＲＡＭは、書き込みが高速でさらに低消費電力で動作可能であることから注目されている。このＶＣ－ＭＲＡＭは不揮発性であり、ＳＴＴ－ＭＲＡＭと同様に面積が小さく、また、書き込みの消費電力はＳＴＴ－ＭＲＡＭより小さく、ＳＲＡＭ（Static　Random　Access　Memory）程度である。ＶＣ－ＭＲＡＭは、不揮発性で面積と消費電力が小さいメモリである。
　ＶＣ－ＭＲＡＭは、電圧印加により垂直磁気異方性が変化するＶＣＭＡ効果を利用する。ＶＣ－ＭＲＡＭの磁気抵抗素子の水平方向に磁場を印加しておき、電圧印加により垂直方向の磁気異方性が小さくなると、磁化ベクトルは水平方向の磁場を軸とする歳差運動をする。歳差運動により磁化ベクトルが反転したタイミングでパルスを切ると書き込み成功となる。
　一般的にＶＣＭＡ効果がある場合の垂直磁気異方性Ｋ（Ｊ／ｍ３）と印加電圧Ｖ（Ｖ）は比例関係にあり、電圧印加なしでの垂直磁気異方性をＫｐｒｅとすると、Ｋ＝Ｋｐｒｅ－ｃ×Ｖと表すことができる。ｃ（Ｊ／Ｖｍ３）は比例係数である。また、磁化方向（磁化ベクトル）を保持する保持特性（データ保持特性）は、電圧印加なしでの垂直磁気異方性Ｋｐｒｅで決まる。保持特性を上げてｃが変わらない場合、Ｋ＝０となる電圧Ｖ０は大きくなる。
特開２０２０―２０５３２９号公報
　上記の通り、ＶＣ－ＭＲＡＭの磁気抵抗素子の保持特性を上げた時に、書き込みに必要な電圧も上がる場合がある。これは、低消費電力であるＶＣ－ＭＲＡＭの特徴を損なう。例えば、特許文献１には、半導体記憶装置は、２種類の磁気抵抗メモリ（第１磁気抵抗メモリ及び第２磁気抵抗メモリ）を有する半導体記憶装置が提案されている。第１磁気抵抗メモリの保磁力（具体的には、自由層の保磁力）は、第２磁気抵抗メモリの保磁力（具体的には、自由層の保磁力）よりも大きい。保磁力の大小は、磁化方向を保持する保持力の大小に相当する。この特許文献１に示されたＭＲＡＭがＳＴＴ－ＭＲＡＭである場合には、書き込み消費電力が大きく、頻繁に書き換えるようなアプリケーションでは消費電力が大きい。この消費電力を抑えるため、ＶＣ－ＭＲＡＭを適用する場合でも、保持特性の高い素子には高い電圧を印加する必要がある。これは、低消費電力であるＶＣ－ＭＲＡＭの特徴を損なう。
　そこで、本開示では、低消費電力な書き込みを実現することが可能な記憶装置、電子機器及び記憶装置の制御方法を提供する。
　本開示の一形態に係る記憶装置は、電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より弱い第２保持力を有する第２磁気抵抗素子と、前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、を備える。
　本開示の一形態に係る電子機器は、情報を記憶する記憶装置を備え、前記記憶装置は、電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より弱い第２保持力を有する第２磁気抵抗素子と、前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、を有する。
　本開示の一形態に係る記憶装置の制御方法は、電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子に対し、第１書き込み方式で電圧を印加することと、電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より弱い第２保持力を有する第２磁気抵抗素子に対し、前記第１書き込み方式と異なる第２書き込み方式で電圧を印加することと、を含む。
第１の実施形態に係るメモリシステムの構成例を示す図である。 第１の実施形態に係るメモリセルの第１構成例を示す図である。 第１の実施形態に係るメモリセルの第２構成例を示す図である。 第１の実施形態に係る磁気抵抗素子の第１構成例を示す図である。 第１の実施形態に係る磁気抵抗素子の第２構成例を示す図である。 第１の実施形態に係るＶＣＭＡ効果がある場合の垂直磁気異方性及び印加電圧の関係を示す図である。 第１の実施形態に係る低保持素子書き込み方式（通常電圧書き込み方式）を説明するための図である。 第１の実施形態に係る低保持素子書き込み方式による書き込み誤り率のシミュレーション結果を説明するための図である。 第１の実施形態に係る高保持素子書き込み方式（低電圧書き込み方式）を説明するための図である。 第１の実施形態に係る高保持素子書き込み方式による書き込み誤り率のシミュレーション結果を説明するための図である。 第１の実施形態に係る高保持素子への書き込み処理の流れの一例を示すフローチャートである。 第１の実施形態に係る高保持素子への書き込みのタイミングを示すタイミングチャートである。 第１の実施形態に係る低保持素子への書き込み処理の流れの一例を示すフローチャートである。 第１の実施形態に係る低保持素子への書き込みのタイミングを示すタイミングチャートである。 第２の実施形態に係るメモリシステムの構成例を示す図である。 第２の実施形態に係る高保持素子への書き込み処理の流れの一例を示すフローチャートである。 第２の実施形態に係る高保持素子又は低保持素子への書き込みのタイミングを示すタイミングチャートである。 第３の実施形態に係るメモリシステムの構成例を示す図である。 第３の実施形態に係る高保持素子への書き込みのタイミングを示すタイミングチャートである。 第４の実施形態に係るメモリシステムの構成例を示す図である。 第５の実施形態に係るメモリシステムの構成例を示す図である。 第６の実施形態に係るメモリシステムの構成例を示す図である。 第７の実施形態に係るメモリシステムの構成例を示す図である。 第８の実施形態に係るメモリシステムの構成例を示す図である。 第９の実施形態に係るメモリシステムの構成例を示す図である。 他の実施形態に係るメモリセルを模式的に示す図である。 他の実施形態に係るメモリセルに印加される電圧と電流の第１関係を示す図である。 他の実施形態に係るメモリセルに印加される電圧と電流の第２関係を示す図である。 他の実施形態に係るシミュレーション結果の第１例におけるビット線電圧を説明するための図である。 他の実施形態に係るシミュレーション結果の第１例におけるワード線電圧を説明するための図である。 他の実施形態に係るシミュレーション結果の第１例を説明するための図である。 他の実施形態に係るシミュレーション結果の第２例におけるビット線電圧を説明するための図である。 他の実施形態に係るシミュレーション結果の第２例におけるワード線電圧を説明するための図である。 他の実施形態に係るシミュレーション結果の第２例を説明するための図である。 他の実施形態に係るシミュレーション結果の第３例を説明するための図である。 他の実施形態に係るシミュレーション結果の第４例を説明するための図である。 他の実施形態に係る磁気抵抗素子の書き込み方法の一例を説明するための図である。 他の実施形態に係るシミュレーション結果の第５例を説明するための図である。 他の実施形態に係るシミュレーション結果の第６例を説明するための図である。 他の実施形態に係るシミュレーション結果の第７例を説明するための図である。 他の実施形態に係るシミュレーション結果の第８例を説明するための図である。 他の実施形態に係る書き込みパルス形状の第１例を示す図である。 他の実施形態に係る書き込みパルス形状の第２例を示す図である。 他の実施形態に係る書き込みパルス形状の第３例を示す図である。 他の実施形態に係る書き込みパルス形状の第４例を示す図である。 他の実施形態に係る書き込みパルス形状の第５例を示す図である。 撮像装置の構成例を示す図である。 測距装置の構成例を示す図である。 ゲーム機器の外観例を示す図である。 ゲーム機器の構成例を示す図である。
　以下に本開示の実施形態について図面に基づいて詳細に説明する。実施形態は、実施例や変形例なども含む。なお、実施形態により本開示に係る装置や機器、方法などは限定されるものではない。また、以下の実施形態において、基本的に同一の部位には同一の符号を付することにより重複する説明を省略する。
　以下の１または複数の実施形態は、各々が独立に実施されることが可能である。一方で、以下の複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わされて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、各実施形態は、互いに異なる目的または課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、素子等の積層構造の上下方向は、素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
　また、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる場合がある。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
　以下に示す項目順序に従って本開示を説明する。
　１．第１の実施形態
　１－１．メモリシステムの構成例
　１－２．メモリセルの構成例
　１－３．磁気抵抗素子の構成例
　１－４．書き込み方式
　１－５．書き込み処理
　１－６．作用・効果
　２．第２の実施形態
　２－１．メモリシステムの構成例
　２－２．書き込み処理
　２－３．作用・効果
　３．第３の実施形態
　３－１．メモリシステムの構成例
　３－２．書き込み処理
　３－３．作用・効果
　４．第４の実施形態
　４－１．メモリシステムの構成例
　４－２．作用・効果
　５．第５の実施形態
　５－１．メモリシステムの構成例
　５－２．作用・効果
　６．第６の実施形態
　６－１．メモリシステムの構成例
　６－２．作用・効果
　７．第７の実施形態
　７－１．メモリシステムの構成例
　７－２．作用・効果
　８．第８の実施形態
　８－１．メモリシステムの構成例
　８－２．作用・効果
　９．第９の実施形態
　９－１．メモリシステムの構成例
　９－２．作用・効果
　１０．他の実施形態
　１０－１．矩形パルスを用いた書き込み方式
　１０－２．シミュレーション結果
　１０－３．非矩形パルスを用いた書き込み方式
　１１．電子機器の構成例
　１１－１．撮像装置
　１１－２．測距装置
　１１－３．ゲーム機器
　１２．付記
　＜１．第１の実施形態＞
　＜１－１．メモリシステムの構成例＞
　第１の実施形態に係るメモリシステム１の構成例について図１を参照して説明する。図１は、第１の実施形態に係るメモリシステム１の構成例を示す図である。このメモリシステム１は、例えば、ＬＳＩ（大規模集積回路）などに適用される。
　図１に示すように、第１の実施形態に係るメモリシステム１は、演算回路（演算装置）２と、記憶装置３とを備える。記憶装置３は、情報を磁性体の磁化方向により保持する記憶装置の一例である。
　演算回路２は、例えば、ＡＩ（artificial　intelligence：人工知能）、認識機能又は機械学習などの論理演算を行う。この演算回路２は、例えば、プログラムに基づいて各種の演算処理を行う。なお、プログラムや各種設定値などは記憶装置３によって長期的に記憶され、また、演算処理により生成されたデータなどは記憶装置３によって短期的に記憶される。
　記憶装置３は、二つの記憶回路（記憶部）３ａ、３ｂと、電圧生成回路３ｃとを有する。
　記憶回路３ａは、データの長期保持が可能なメモリ（保持特性が高いメモリ）である。この記憶回路３ａとしては、例えば、プログラムや各種設定値、認識処理の学習データの保管などのため、書き換え頻度が低く、電源遮断してもデータを失わない、データの長期保持が可能なメモリが用いられる。
　記憶回路３ｂは、記憶回路３ａに比べてデータの短期保持が可能なメモリ（保持特性が低いメモリ）である。この記憶回路３ｂとしては、例えば、計算過程データやストリーミングデータ、認識処理で生成されるデータの一時保管などのため、書き換え頻度が高いが、書き込みから読み出しまでの時間が短い、データの短期保持が可能なメモリが用いられる。
　電圧生成回路３ｃは、二つの記憶回路３ａ、３ｂに対するデータの書き込み及び読み出しの際に使用する電圧を生成する回路である。この電圧生成回路３ｃは、二つの記憶回路３ａ、３ｂに共通である。
　（二つの記憶回路）
　記憶回路３ａは、制御回路５と、高保持メモリセルアレイ１０Ａと、ワードライン制御回路２０と、ビットライン制御回路３０と、センスアンプ４０と、読み出し回路５０と、高保持素子書き込み回路６０Ａとを備える。
　記憶回路３ｂは、制御回路５と、低保持メモリセルアレイ１０Ｂと、ワードライン制御回路２０と、ビットライン制御回路３０と、センスアンプ４０と、読み出し回路５０と、低保持素子書き込み回路６０Ｂとを備える。
　なお、記憶回路３ｂは、記憶回路３ａと同じ各部５、２０、３０、４０、５０を有するが、異なる点は、高保持メモリセルアレイ１０Ａ及び高保持素子書き込み回路６０Ａに替えて、低保持メモリセルアレイ１０Ｂ及び低保持素子書き込み回路６０Ｂを有する点である。
　制御回路５は、演算回路２からの書き込み・読み出し命令の処理とデータ入出力の制御とを行う。例えば、制御回路５は、演算回路２からのコマンド（書き込みや読み出しなどのコマンド）を受信し、受信したコマンドに基づいてデータの書き込みや読み出しの制御を行う。
　高保持メモリセルアレイ１０Ａ及び低保持メモリセルアレイ１０Ｂは、それぞれ、データを記憶するメモリセル１００が２次元行列状に配置されて構成されたものである。メモリセル１００は、選択素子１１０及び磁気抵抗素子１２０を備える。このメモリセル１００には、例えば、ＶＣ－ＭＲＡＭセルを使用することができる。選択素子１１０は、磁気抵抗素子１２０の一端に接続され、磁気抵抗素子１２０への電圧の印加を制御する素子である。この選択素子１１０には、例えば、ｎチャネルＭＯＳトランジスタを使用することができる。また、磁気抵抗素子１２０には、例えば、ＭＴＪ等の磁気抵抗素子を使用することができる。
　ここで、高保持メモリセルアレイ１０Ａの各磁気抵抗素子１２０は、磁化方向を保持する高い保持力（高い垂直磁気異方性）を有する高保持素子である。つまり、高保持素子は、高保持特性を有する磁気抵抗素子１２０であって、例えば、プログラムや各種設定値などのデータを長期的に保存する長期保持用の磁気抵抗素子１２０である。また、低保持メモリセルアレイ１０Ｂの各磁気抵抗素子１２０は、高保持素子の保持力よりも低い低保持力（低い垂直磁気異方性）を有する低保持素子である。低保持素子は、低保持特性を有する磁気抵抗素子１２０であって、例えば、演算処理などの処理中のデータを一時的に保存する短期保持用の磁気抵抗素子１２０である。なお、磁気抵抗素子１２０は、磁化方向が電圧印加により第１状態及び第２状態（例えば、状態０及び状態１）に可変である。このため、磁化方向を保持するということは、磁化方向を第１状態又は第２状態に保持することである。この磁気抵抗素子１２０について詳しくは後述する。
　メモリセル１００には、制御信号を伝達するワード線１１（ＷＬ）及びビット線１２（ＢＬ）が接続される。またメモリセル１００には、磁気抵抗素子１２０からの信号を伝達するソース線１３（ＳＬ）が更に配置される。メモリセルアレイ１０には、複数のワード線１１が行方向に延伸するように配線され、複数のビット線１２及びソース線１３が列方向に延伸するように配線される。
　ワードライン制御回路２０は、指定アドレスに応じてワード線電圧を制御する。例えば、ワードライン制御回路２０は、指定アドレスに応じてワード線１１を選択し、選択したワード線１１に制御信号を出力するものである。
　ビットライン制御回路３０は、指定アドレスに応じてビット線電圧を制御する。例えば、ビットライン制御回路３０は、指定アドレスに応じてビット線１２を選択し、選択したビット線１２に制御信号を出力するものである。
　センスアンプ４０は、読み出し信号を判別する。例えば、センスアンプ４０は、読出しの際にメモリセル１００に流れる電流を検出することによりデータの読出しを行うものである。例えば、読み出したデータは、読み出し回路５０に対して出力され、その読み出し回路５０を介して制御回路５に入力される。
　読み出し回路５０は、データの読み出し処理を制御する。例えば、読み出し回路５０は、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して読み出しを行う回路である。この読み出し回路５０は、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０の読み出しを行う。読み出しは、メモリセル１００の磁気抵抗素子１２０に所定の読み出し電圧を印加して、メモリセル１００に流れる電流を検出することにより行うことができる。なお、読み出し電圧は、書込み電圧とは異なる極性の電圧にすると好適である。
　高保持素子書き込み回路６０Ａは、高保持メモリセルアレイ１０Ａに対するデータの書き込み処理を制御する。例えば、高保持素子書き込み回路６０Ａは、高保持メモリセルアレイ１０Ａにおいて、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して書き込みを行う回路である。この高保持素子書き込み回路６０Ａは、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０に書き込みを行う。書き込みは、メモリセル１００の磁気抵抗素子１２０に所定の書き込み電圧（高保持素子書き込み方式に基づく電圧）を印加することにより行うことができる。
　低保持素子書き込み回路６０Ｂは、低保持メモリセルアレイ１０Ｂに対するデータの書き込み処理を制御する。例えば、低保持素子書き込み回路６０Ｂは、低保持メモリセルアレイ１０Ｂにおいて、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して書き込みを行う回路である。この低保持素子書き込み回路６０Ｂは、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０に書き込みを行う。書き込みは、高保持素子書き込み回路６０Ａと同様、メモリセル１００の磁気抵抗素子１２０に所定の書き込み電圧（低保持素子書き込み方式に基づく電圧）を印加することにより行うことができる。
　ここで、高保持素子書き込み回路６０Ａ、低保持素子書き込み回路６０Ｂ及び電圧生成回路３ｃは、書き込み部として機能する。この書き込み部は、記憶回路３ａの高保持メモリセルアレイ１０Ａの各磁気抵抗素子１２０、すなわち各高保持素子に対して高保持素子書き込み方式で電圧を印加し、また、記憶回路３ｂの低保持メモリセルアレイ１０Ｂの各磁気抵抗素子１２０、すなわち各低保持素子に対して低保持素子書き込み方式で電圧を印加する。これらの高保持素子書き込み方式及び低保持素子書き込み方式について詳しくは後述する。
　なお、高保持素子書き込み回路６０Ａや低保持素子書き込み回路６０Ｂのように、書き込み回路としては、例えば、高保持メモリセルアレイ１０Ａを含む記憶回路３ａと低保持メモリセルアレイ１０Ｂを含む記憶回路３ｂとで異なる回路が用いられる。一方で、書き込み電圧としては、例えば、高保持メモリセルアレイ１０Ａを含む記憶回路３ａ及び低保持メモリセルアレイ１０Ｂを含む記憶回路３ｂに共通の電圧生成回路３ｃで生成した同じ電圧が用いられる。
　＜１－２．メモリセルの構成例＞
　第１の実施形態に係るメモリセル１００の構成例について図２及び図３を参照して説明する。図２及び図３は、それぞれ第１の実施形態に係るメモリセル１００の構成例を示す図である。各図は、それぞれメモリセル１００の構成例を表す模式図である。なお、前述したように、メモリセル１００は、選択素子１１０と、磁気抵抗素子１２０とを備える。図２及び図３の例では、選択素子１１０及び磁気抵抗素子１２０は直列に接続され、選択素子１１０はドレイン（ドレイン端子）、ソース（ソース端子）及びゲート（ゲート端子）を有する。
　図２に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０３を介して配線１０１に接続され、コンタクト層１０４を介して選択素子１１０に接続される。選択素子１１０は、ドレインがコンタクト層１０４に接続され、ソースがソース線１３（ＳＬ）に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０３は、ビット線１２（ＢＬ）を構成する配線１０１に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。
　図３に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０４を介して配線１０２に接続され、コンタクト層１０３を介して選択素子１１０に接続される。選択素子１１０は、ドレインがビット線１２（ＢＬ）に接続され、ソースがコンタクト層１０３に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０４は、ソース線１３（ＳＬ）を構成する配線１０２に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。
　前述のようにワード線１１（ＷＬ）は、ワードライン制御回路２０（図１参照）に接続される。ビット線１２（ＢＬ）は、ビットライン制御回路３０（図１参照）に接続される。ソース線１３（ＳＬ）は、センスアンプ４０（図１参照）に接続される。ビット線１２（ＢＬ）及びソース線１３（ＳＬ）の間に電圧を印加するとともにワード線１１（ＷＬ）に選択素子１１０を導通させるオン電圧を印加することにより、磁気抵抗素子１２０に書込みや読出しのための電圧を印加することができる。
　＜１－３．磁気抵抗素子の構成例＞
　第１の実施形態に係る磁気抵抗素子１２０の構成例について図４及び図５を参照して説明する。図４及び図５は、それぞれ第１の実施形態に係る磁気抵抗素子１２０の構成例を示す図である。各図は、それぞれ磁気抵抗素子１２０の構成例を表す断面図である。
　図４及び図５に示すように、磁気抵抗素子１２０は、下地層１２１と、磁化固定層１２２と、トンネルバリア層１２３と、記憶層１２４と、キャップ層１２５とを備える。図４に示す磁気抵抗素子１２０は、下地層１２１、磁化固定層１２２、トンネルバリア層１２３、記憶層１２４、キャップ層１２５が順に積層されて構成される。一方、図５に示す磁気抵抗素子１２０は、下地層１２１、記憶層１２４、トンネルバリア層１２３、磁化固定層１２２、キャップ層１２５が順に積層されて構成される。
　下地層１２１は、例えばＣｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の貴金属や遷移金属元素からなる層およびそれらの積層構造を用いることができる。また、下地層１２１は、ＴｉＮ等の導電性窒化物により構成することもできる。例えば、下地層１２１は、磁化固定層１２２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。
　磁化固定層１２２は、磁気異方性を有するとともに磁化方向が不変の層である。この磁化固定層１２２は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、磁化固定層１２２は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造にすることもできる。この積層フェリピン構造の磁化固定層１２２を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。
　また、磁化固定層１２２は、反強磁性層及び強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ２Ｏ３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。
　トンネルバリア層１２３は、後述する記憶層１２４に隣接して配置され、記憶層１２４に電界を掛けて電圧制御磁気異方性効果を付与するものである。このトンネルバリア層１２３は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、ＡｌＮＯ等の絶縁体、誘電体及び半導体を用いて構成することもできる。これらの層を積層した構造とすることもできる。なお、トンネルバリア層１２３の厚さは、０．６ｎｍ以上に構成すると好適である。
　記憶層１２４は、磁気異方性を有するとともに磁化方向が可変の層である。また、記憶層１２４は、ＶＣＭＡ効果を有する層である。記憶層１２４の磁化方向が磁化固定層１２２の磁化方向と同じ状態及び異なる状態は、それぞれ平行状態及び反平行状態と称される。磁気抵抗素子１２０は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。前述のように磁気抵抗素子１２０に電圧を印加することにより、記憶層１２４の磁化方向を変化させることができる。
　また、記憶層１２４は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、遷移金属（Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含む構成を採ることもできる。また、窒化物や酸化物を含んでも良い。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、記憶層１２４に重金属を添加して電圧制御磁気異方性効果を向上させることもできる。記憶層１２４の厚さは、３．０ｎｍ以下に構成すると好適である。
　また、記憶層１２４は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合していてもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。
　キャップ層１２５は、配線部材からの金属の拡散を防ぐ層である。このキャップ層１２５は、Ｃｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の金属により構成することができる。また、キャップ層１２５は、それらを含む合金、遷移金属元素からなる層により構成することができる。また、キャップ層１２５は、それらを積層して構成することもできる。また、キャップ層１２５は、ＴｉＮ等の導電性窒化物により構成することもできる。
　以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に代表される物理的気相成長（ＰＶＤ）法、原子層堆積（ＡＬＤ）法に代表される化学的気相成長（ＣＶＤ）法にて作製できる。また、これらの層のパターニングは反応性イオンエッチング（ＲＩＥ）法やイオンミリング法にて行うことができる。種々の層は真空装置内で連続的に形成することが好ましく、その後パターニングを行うことが好ましい。
　このような構成の磁気抵抗素子１２０の保持力（磁化方向を保持する保持力）は、例えば、磁気抵抗素子１２０（具体的には記憶層１４）の保磁力に応じて変化する。磁気抵抗素子１２０の保磁力は、磁気抵抗素子１２０の体積、すなわち、磁化固定層１２２、トンネルバリア層１２３及び記憶層１２４の各層の体積の合計が大きいほど大きくなる。磁化固定層１２２、トンネルバリア層１２３及び記憶層１２４の個々の厚さや面積（厚さ方向に直交する平面方向の面積）などが調整され、磁気抵抗素子１２０の保持力が変更される。これにより、保持力が異なる複数の磁気抵抗素子１２０を得ることができる。
　＜１－４．書き込み方式＞
　第１の実施形態に係る書き込み方式について図６から図１０を参照して説明する。書き込み方式としては、低保持素子書き込み方式（通常電圧書き込み方式）と高保持素子書き込み方式（低電圧書き込み方式）とがある。低保持素子書き込み方式は第２書き込み方式に相当し、高保持素子書き込み方式は第１書き込み方式に相当する。
　（ＶＣＭＡ効果がある場合の垂直磁気異方性及び印加電圧の関係）
　図６は、第１の実施形態に係るＶＣＭＡ効果がある場合の垂直磁気異方性及び印加電圧の関係を示す図である。図６に示すように、ＶＣＭＡ効果がある場合の垂直磁気異方性Ｋ（Ｊ／ｍ３）と印加電圧Ｖ（Ｖ）は比例関係にあり、電圧印加なしでの垂直磁気異方性をＫｐｒｅとすると、Ｋ＝Ｋｐｒｅ－ｃ×Ｖ（図６中のグラフＡ１参照）と表すことができる。ｃ（Ｊ／Ｖｍ３）は比例係数である。磁化方向を保持する保持力（保持特性）は、電圧印加なしでの垂直磁気異方性Ｋｐｒｅで決まる。図６の例では、グラフＡ１においてＫ＝０となる電圧はＶ０であるが、垂直磁気異方性Ｋｐｒｅ、すなわち保持特性を上げてｃがグラフＡ１と変わらない場合のグラフＡ２においてＫ＝０となる電圧はＶ０より大きくなり、Ｖ１となる。
　（低保持素子書き込み方式）
　図７は、第１の実施形態に係る低保持素子書き込み方式（通常電圧書き込み方式）を説明するための図である。図８は、第１の実施形態に係る低保持素子書き込み方式による書き込み誤り率のシミュレーション結果を説明するための図である。
　低保持素子書き込み方式では、電圧印加中の垂直磁気異方性をＫｐｏｓｔ（図６参照）とすると、低保持素子書き込み回路６０Ｂは、図７に示すように、書き込みパルスとしてＫｐｏｓｔ＝０となる電圧Ｖ０を印加する。ここで、例えば、図８にＫｐｒｅ＝４０（ｋＪ／ｍ３）、Ｋｐｏｓｔ＝０（ｋＪ／ｍ３）での書き込み誤り率のシミュレーション結果を示す。
　図８に示すように、パルス幅は最適値がある。図８の例では、書き込み誤り率が最も小さくなる、約１（ｎｓｅｃ）のパルスを印加することが望ましい。なお、低保持素子書き込み方式は、例えば、低保持素子に対し、電圧印加中の低保持素子の垂直磁気異方性Ｋｐｏｓｔ（保持力）を０とする電圧を印加する方式である。
　（高保持素子書き込み方式）
　図９は、第１の実施形態に係る高保持素子書き込み方式（低電圧書き込み方式）を説明するための図である。図１０は、第１の実施形態に係る高保持素子書き込み方式による書き込み誤り率のシミュレーション結果を説明するための図である。
　高保持素子書き込み方式では、電圧印加中の垂直磁気異方性をＫｐｏｓｔ（図６参照）とすると、高保持素子書き込み回路６０Ａは、図９に示すように、書き込みパルスとしてＫｐｒｅ＞Ｋｐｏｓｔ＞０となる電圧を印加する。ここで、例えば、図１０にＫｐｒｅ＝７０（ｋＪ／ｍ３）、Ｋｐｏｓｔ＝３３（ｋＪ／ｍ３）での書き込み誤り率のシミュレーション結果を示す。
　図８及び図１０において、電圧を印加していない時の垂直磁気異方性は、図８でＫｐｒｅ＝４０（ｋＪ／ｍ３）、図１０でＫｐｒｅ＝７０（ｋＪ／ｍ３）であり、図１０の方が保持特性は高い。ここで、ｃが同一とすると、Ｋｐｒｅ＝７０（ｋＪ／ｍ３）の高保持素子に対してＫｐｏｓｔ＝０となる電圧は、Ｋｐｒｅ＝３０（ｋＪ／ｍ３）の低保持素子に対してＫｐｏｓｔ＝０となる電圧Ｖ０より大きな電圧Ｖ１（図６参照）が必要となる。ところが、高保持素子はＫｐｏｓｔ＝３０（ｋＪ／ｍ３）での反転（磁化方向の変化）が可能であるため、Ｋｐｒｅ＝７０（ｋＪ／ｍ３）の高保持素子に対して高保持素子書き込み方式を適用すると、低保持素子書き込み方式（通常電圧書き込み方式）を適用する場合に比べて電圧は小さくなる。
　詳しくは、Ｋ＝Ｋｐｒｅ－ｃ×Ｖより、Ｋｐｒｅ＝４０（ｋＪ／ｍ３）の低保持素子に低保持素子書き込み方式を適用する場合の電圧は、４０／ｃ（ｋＶ）であり、Ｋｐｒｅ＝７０（ｋＪ／ｍ３）の低保持素子に低保持素子書き込み方式を適用する場合の電圧は、７０／ｃ（ｋＶ）である。一方、Ｋｐｒｅ＝７０（ｋＪ／ｍ３）の高保持素子に高保持素子書き込み方式を適用する場合の電圧は、４０／ｃ（ｋＶ）である。このように低保持素子に低保持素子書き込み方式を適用する場合と、高保持素子に高保持素子書き込み方式を適用する場合とで、同じ電圧を使うことができる。
　なお、高保持素子書き込み方式は、例えば、高保持素子（第１磁気抵抗素子１２０）に対し、電圧印加中の高保持素子の垂直磁気異方性Ｋｐｏｓｔ（保持力）を電圧印加前（電圧印加なしでの垂直磁気異方性Ｋｐｒｅ）より小さく０より大きくする電圧を印加する方式である。この高保持素子書き込み方式に関しては、例えば、「Voltage-induced　switching　with　long　tolerance　of　voltage-pulse　duration　in　a　perpendicularly　magnetized　free　layer,Rie　Matsumoto,Applied　Physics　Express（2019）」に記載されている。
　＜１－５．書き込み処理＞
　第１の実施形態に係る書き込み処理について図１１から図１４を参照して説明する。
　（高保持素子への書き込み処理）
　図１１は、第１の実施形態に係る高保持素子への書き込み処理の流れの一例を示すフローチャートである。この図１１の例では、高保持素子への書き込みは、高保持素子書き込み方式に基づいて実行される。
　図１１に示すように、ステップＳ１１において、記憶回路３ａの読み出し回路５０が初期読み出しを行う。この初期読み出しの後、ステップＳ１２において、記憶回路３ａの制御回路５が、読み出したデータと書き込みデータが不一致であるか否かを判断し、それらのデータが不一致でない（一致している）と判断すると（ステップＳ１２のＮｏ）、処理を終了する。一方、記憶回路３ａの制御回路５が、それらのデータが不一致であると判断すると（ステップＳ１２のＹｅｓ）、ステップＳ１３において、記憶回路３ａの高保持素子書き込み回路６０Ａが高保持素子（高保持メモリセルアレイ１０Ａ）に対する書き込みを行う。書き込み後、ステップＳ１４において、記憶回路３ａの読み出し回路５０がベリファイ読み出しを行って、処理をステップＳ１２に戻す。その後、ステップＳ１２以降の処理が繰り返される。例えば、読み出したデータと書き込みデータとが一致していれば処理が終了され、不一致であれば、書き込みが繰り返される。
　このように初期読み出しの後、読み出したデータと書き込みデータが一致していれば処理が終了され、一致していなければ書き込みが行われ、その後、ベリファイ処理が実行される。高保持素子（高保持特性の磁気抵抗素子１２０）は、例えば、認識処理の学習データなどのデータを記録する。このため、例えば、認識処理の事前にデータを記録しておくことが可能であり、複数回のベリファイなど書き込み時間を長くとることができる。図１０の例は一回書き込みの誤り率を示すが、複数回の書き込みを行うことによって、その書き込み誤り率を低下させることができる。
　図１２は、第１の実施形態に係る高保持素子への書き込みのタイミングを示すタイミングチャートである。図１２の例では、高抵抗から低抵抗への書き込み例を示す。なお、高保持素子（磁気トンネル接合）の電気抵抗値の高低を切り替えることで、高保持素子に１ビットの情報（例えば０又は１）を記憶させることができる。
　図１２に示すように、記憶回路３ａの読み出し回路５０は、記憶回路３ａの制御回路５からの読み出し開始信号（Ｒｅａｄ　Ｓｔａｒｔ）に応じて、読み出しパルス（Ｒｅａｄ　Ｐｕｌｓｅ：Ｉｎｉｔｉａｌ　ｒｅａｄ）を発行する。記録状態に応じて読み出し電位（Ｒｅａｄ　ｖｏｌｔａｇｅ）は変化するので、電位確定した時点で記憶回路３ａのセンスアンプ４０により検出される。読み出したデータが書き込みデータと比較して一致していなければ（Ｒｅｓｕｌｔ：ｍｉｓｍａｔｃｈ）、記憶回路３ａの高保持素子書き込み回路６０Ａが、記憶回路３ａの制御回路５からの書き込み開始信号（Ｗｒｉｔｅ　Ｓｔａｒｔ）に応じて、高保持素子書き込み方式に基づく書き込みパルス（Ｗｒｉｔｅ　Ｐｕｌｓｅ）を発行する。書き込みパルスが終了したら、記憶回路３ａの読み出し回路５０は、ベリファイのため、記憶回路３ａの制御回路５からの読み出し開始信号（Ｒｅａｄ　Ｓｔａｒｔ）に応じて、読み出しパルス（Ｒｅａｄ　Ｐｕｌｓｅ：Ｖｅｒｉｆｙ　ｒｅａｄ）を発行する。読み出したデータが書き込みデータと比較して一致していれば（Ｒｅｓｕｌｔ：ｍａｔｃｈ）、処理は終了となる。
　（低保持素子への書き込み処理）
　図１３は、第１の実施形態に係る低保持素子への書き込み処理の流れの一例を示すフローチャートである。この図１３の例では、低保持素子への書き込みは通常電圧書き込み方式を用いる。
　図１３に示すように、ステップＳ２１において、記憶回路３ｂの読み出し回路５０が初期読み出しを行う。この初期読み出しの後、ステップＳ２２において、記憶回路３ａの制御回路５が、読み出したデータと書き込みデータが不一致であるか否かを判断し、それらのデータが不一致でない（一致している）と判断すると（ステップＳ２２のＮｏ）、処理を終了する。一方、記憶回路３ｂの制御回路５が、それらのデータが不一致であると判断すると（ステップＳ２２のＹｅｓ）、ステップＳ２３において、記憶回路３ｂの低保持素子書き込み回路６０Ｂが低保持素子（低保持メモリセルアレイ１０Ｂ）に対する書き込みを行う。
　このように初期読み出しの後、読み出したデータと書き込みデータが一致していれば処理が終了され、一致していなければ書き込みが行われる。低保持素子（低保持特性の磁気抵抗素子１２０）は、例えば、認識処理過程などのデータを記録するため、低遅延が望ましい。このため、図１３の例では、ベリファイを行わないものとした。
　図１４は、第１の実施形態に係る低保持素子への書き込みのタイミングを示すタイミングチャートである。図１４の例では、低抵抗から高抵抗への書き込み例を示す。なお、高保持素子と同様、低保持素子（磁気トンネル接合）の電気抵抗値の高低を切り替えることで、低保持素子に１ビットの情報（例えば０又は１）を記憶させることができる。
　図１４に示すように、記憶回路３ｂの読み出し回路５０は、記憶回路３ｂの制御回路５からの読み出し開始信号（Ｒｅａｄ　Ｓｔａｒｔ）に応じて、読み出しパルス（Ｒｅａｄ　Ｐｕｌｓｅ：Ｉｎｉｔｉａｌ　ｒｅａｄ）を発行する。記録状態に応じて読み出し電位（Ｒｅａｄ　ｖｏｌｔａｇｅ）は変化するので、電位確定した時点で記憶回路３ｂのセンスアンプ４０により検出される。読み出したデータが書き込みデータと比較して一致していなければ（Ｒｅｓｕｌｔ：ｍｉｓｍａｔｃｈ）、記憶回路３ｂの低保持素子書き込み回路６０Ｂが、記憶回路３ｂの制御回路５からの書き込み開始信号（Ｗｒｉｔｅ　Ｓｔａｒｔ）に応じて、低保持素子書き込み方式に基づく書き込みパルス（Ｗｒｉｔｅ　Ｐｕｌｓｅ）を発行する。なお、低保持素子への書き込みはベリファイせずに完了する。低保持素子への書き込みは低保持素子書き込み方式を用いるため、パルス幅が短い書き込みパルスを印加することが望ましい。このため、図１４の例では、図１２の例よりパルス幅が短い書き込みパルスが示されている。
　このように、高保持素子と低保持素子との両方を搭載する場合、それらの素子に対して異なる書き込み方式を適用することで、高保持素子への書き込み電圧を小さくすることが可能になるので、低消費電力な書き込みを実現することができる。また、高保持素子と低保持素子への書き込み電圧を同一にできれば、複数の書き込み電圧を生成する必要、すなわち複数の電圧生成回路を設ける必要がなく、回路規模を削減することができる。また、高保持素子に対する書き込みをリトライすることで、高保持素子の書き込み誤り率を低下させることができる。
　＜１－６．作用・効果＞
　以上説明したように、第１の実施形態によれば、記憶装置３は、電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子１２０（例えば、高保持素子）と、電圧印加により磁化方向が可変であり、当該磁化方向を保持する、第１保持力より低い第２保持力を有する第２磁気抵抗素子１２０（例えば、低保持素子）と、第１磁気抵抗素子１２０に対して第１書き込み方式で電圧を印加し、第２磁気抵抗素子１２０に対して第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、を備える。これにより、第１磁気抵抗素子１２０と第２磁気抵抗素子１２０に対して異なる書き込み方式を適用することで、第１磁気抵抗素子１２０への書き込み電圧を小さくすることが可能になるので、低消費電力な書き込みを実現することができる。
　また、書き込み部は、電圧を生成する電圧生成回路３ｃと、電圧生成回路３ｃにより生成された電圧を第１書き込み方式で第１磁気抵抗素子１２０に印加する第１書き込み回路（例えば、高保持素子書き込み回路６０Ａ）と、電圧生成回路３ｃにより生成された電圧を第２書き込み方式で第２磁気抵抗素子１２０に印加する第２書き込み回路（例えば、低保持素子書き込み回路６０Ｂ）と、を有してもよい。これにより、一つの電圧生成回路３ｃを設ければよく、第１磁気抵抗素子１２０及び第２磁気抵抗素子１２０ごとに電圧生成回路を設ける必要がなくなるので、回路規模を削減することができる。
　また、第１書き込み方式は、第１磁気抵抗素子１２０に対し、電圧印加中の第１磁気抵抗素子１２０の第１保持力を電圧印加前より小さく０より大きくする電圧を印加する方式であり、第２書き込み方式は、第２磁気抵抗素子１２０に対し、電圧印加中の第２磁気抵抗素子１２０の第２保持力を０とする電圧を印加する方式であってもよい。これにより、低消費電力な書き込みを確実に実現することができる。
　また、第１磁気抵抗素子１２０に印加する電圧のパルス幅と、第２磁気抵抗素子１２０に印加する電圧のパルス幅とは異なってもよい。これにより、パルス幅の調整が可能となるので、低消費電力な書き込みを実現しつつ、書き込みに関する遅延を抑えることができる。
　また、第２磁気抵抗素子１２０に印加する電圧のパルス幅は、第１磁気抵抗素子１２０に印加する電圧のパルス幅よりも短く（狭く）てもよい。これにより、第２磁気抵抗素子１２０への書き込みに関する遅延を確実に抑えることができる。
　また、書き込み部は、第１磁気抵抗素子１２０に対して第１書き込み方式で電圧を印加してから第１磁気抵抗素子１２０の磁気方向が所望の状態でない場合、再び、第１磁気抵抗素子１２０に対して第１書き込み方式で電圧を印加してもよい。これにより、第１磁気抵抗素子１２０に対する書き込みをリトライすることで、第１磁気抵抗素子１２０の書き込み誤り率を低下させることができる。
　＜２．第２の実施形態＞
　＜２－１．メモリシステムの構成例＞
　第２の実施形態に係るメモリシステム１の構成例について図１５を参照して説明する。図１５は、第２の実施形態に係るメモリシステム１の構成例を示す図である。第２の実施形態は、基本的に第１の実施形態と同じであるが、その相違点（書き込み回路６０）について説明する。
　図１５に示すように、第２の実施形態に係るメモリシステム１では、記憶回路３ａの書き込み回路６０と記憶回路３ｂの書き込み回路６０は、同じ構成を有する。詳述すると、第１の実施形態に係るメモリシステム１は、記憶回路３ａ内に高保持素子書き込み回路６０Ａを有し、記憶回路３ｂ内に低保持素子書き込み回路６０Ｂを有し、高保持素子への書き込みフローと低保持素子への書き込みフローとを分けているが、第２の実施形態に係るメモリシステム１は、記憶回路３ａ内及び記憶回路３ｂ内に同じ構成の書き込み回路６０を有し、外部信号により書き込みフローを切り替える。
　例えば、書き込み回路６０は、制御回路５から入力される高保持特性指示信号（オン／オフ）に応じてベリファイ処理を実行するか否かを切り替える。高保持特性指示信号は、ベリファイ処理を実行するか否かを指示する信号である。例えば、高保持特性指示信号がオン状態であればベリファイ処理を実行することを示し、オフ状態であればベリファイ処理を実行しないことを示す。高保持特性指示信号は、再書き込み処理の一例であるベリファイ処理の実行を指示する指示信号に相当する。なお、ベリファイ処理を実行するか否かを指示する指示信号は、高保持特性指示信号に限定されるものではない。
　＜２－２．書き込み処理＞
　第２の実施形態に係る書き込み処理について図１６及び図１７を参照して説明する。
　図１６は、第２の実施形態に係る高保持素子への書き込み処理の流れの一例を示すフローチャートである。この図１６の例では、書き込みは高保持素子書き込み方式又は低保持素子書き込み方式に基づく同じ電圧で実行される。この書き込み処理のフローは、記憶回路３ａでの高保持素子への書き込みと記憶回路３ｂでの低保持素子への書き込みとにおいて同じである。
　図１６に示すように、ステップＳ３１において、読み出し回路５０が初期読み出しを行う。この初期読み出しの後、ステップＳ３２において、制御回路５が、読み出したデータと書き込みデータが不一致であるか否かを判断し、それらのデータが不一致でない（一致している）と判断すると（ステップＳ３２のＮｏ）、処理を終了する。一方、制御回路５が、それらのデータが不一致であると判断すると（ステップＳ３２のＹｅｓ）、ステップＳ３３において、書き込み回路６０が書き込みを行う。書き込み後、ステップＳ３４において、制御回路５が、高保持特性信号がオンであるか否かを判断し、高保持特性信号がオンであると判断すると（ステップＳ３４のＹｅｓ）、ステップＳ３５において、読み出し回路５０がベリファイ読み出しを行って、処理をステップＳ３２に戻す。その後、ステップＳ３２以降の処理が繰り返される。例えば、読み出したデータと書き込みデータとが一致していれば処理が終了され、不一致であれば、書き込みが繰り返される。一方、高保持特性信号がオンでないと判断すると（ステップＳ３４のＮｏ）、処理を終了する。
　このような書き込み処理では、初期読み出しの後、読み出したデータと書き込みデータとが一致していれば処理が終了となり、一致していなければ書き込みが行われる。高保持素子への書き込みの場合にはベリファイ処理が行われるが、低保持素子への書き込みの場合にはベリファイ処理が行われず、処理が終了となる。
　図１７は、第２の実施形態に係る高保持素子又は低保持素子への書き込みのタイミングを示すタイミングチャートである。図１７の例では、高抵抗から低抵抗への書き込み例を示す。
　図１７に示すように、記憶回路３ａ又は記憶回路３ｂにおいて、読み出し回路５０は、制御回路５からの読み出し開始信号（Ｒｅａｄ　Ｓｔａｒｔ）に応じて、読み出しパルス（Ｒｅａｄ　Ｐｕｌｓｅ：Ｉｎｉｔｉａｌ　ｒｅａｄ）を発行する。記録状態に応じて読み出し電位（Ｒｅａｄ　ｖｏｌｔａｇｅ）は変化するので、電位確定した時点でセンスアンプ４０により検出される。読み出したデータが書き込みデータと比較して一致していなければ（Ｒｅｓｕｌｔ：ｍｉｓｍａｔｃｈ）、書き込み回路６０が、制御回路５からの書き込み開始信号（Ｗｒｉｔｅ　Ｓｔａｒｔ）に応じて、書き込みパルス（Ｗｒｉｔｅ　Ｐｕｌｓｅ）を発行する。書き込みパルスが終了したら、読み出し回路５０は、ベリファイのため、高保持特性信号のオンオフに基づく制御回路５からの読み出し開始信号（Ｗｒｉｔｅ　Ｓｔａｒｔ）に応じて、読み出しパルス（Ｒｅａｄ　Ｐｕｌｓｅ：Ｖｅｒｉｆｙ　ｒｅａｄ）を発行する。読み出したデータが書き込みデータと比較して一致していれば（Ｒｅｓｕｌｔ：ｍａｔｃｈ）、処理は終了となる。
　図１７の例では、記憶回路３ａ又は記憶回路３ｂにおいて、書き込みパルスのパルス幅は同じとなる。なお、記憶回路３ｂにおいて書き込みは低保持素子書き込み方式を用いるため、パルス幅が短い書き込みパルスを印加することが望ましい。このため、図１７の例では、図１２の例よりパルス幅が短い書き込みパルスが示されている。
　なお、第２の実施形態に係る低保持素子への書き込みタイミングチャートは、第１の実施形態と同様になるが、低保持素子への書き込みパルスのパルス幅と高保持素子への書き込みパルスのパルス幅とを切り替える切り替え信号を用いて、第１の実施形態のように高保持素子への書き込みと低保持素子への書き込みとにおいて、パルス幅が異なるパルスで書き込みを行ってもよい。すなわち、電圧のパルス幅の変更を指示する指示信号に応じて、高保持素子又は低保持素子に対して印加する電圧のパルス幅を変更してもよい。
　＜２－３．作用・効果＞
　以上説明したように、第２の実施形態によれば、第１の実施形態に係る効果を得ることができる。すなわち、第２の実施形態によれば、低消費電力な書き込み、回路規模の削減及び高保持素子の書き込み率の低下を実現することができる。
　書き込み部（例えば、書き込み回路６０）は、第１磁気抵抗素子１２０に対する再書き込みを指示する指示信号（例えば、高保持特性指示信号）に応じて、第１磁気抵抗素子１２０に対して第１書き込み方式で電圧を印加してから第１磁気抵抗素子１２０の磁気方向が所望の状態でない場合、再び、第１磁気抵抗素子１２０に対して第１書き込み方式で電圧を印加してもよい。これにより、第１磁気抵抗素子１２０に対する書き込みをリトライすることで、第１磁気抵抗素子１２０の書き込み誤り率を低下させることができる。
　また、書き込み部は、電圧のパルス幅の変更を指示する指示信号に応じて、第１磁気抵抗素子１２０又は第２磁気抵抗素子１２０に印加する電圧のパルス幅を変更してもよい。これにより、パルス幅の調整が可能となるので、低消費電力な書き込みを実現しつつ、書き込みに関する遅延を抑えることができる。
　＜３．第３の実施形態＞
　＜３－１．メモリシステムの構成例＞
　第３の実施形態に係るメモリシステム１の構成例について図１８を参照して説明する。図１８は、第３の実施形態に係るメモリシステム１の構成例を示す図である。第３の実施形態は、基本的に第１の実施形態と同じであるが、その相違点（二つの電圧生成回路３ｃ１、３ｃ２）について説明する。
　図１８に示すように、第３の実施形態に係るメモリシステム１では、二つの電圧生成回路３ｃ１、３ｃ２を有する。詳述すると、第１の実施形態に係るメモリシステム１は、記憶回路３ａ及び記憶回路３ｂに共通の一つの電圧生成回路３ｃを有するが、第２の実施形態に係るメモリシステム１は、記憶回路３ａ及び記憶回路３ｂごとの電圧生成回路３ｃ１、３ｃ２を有する。なお、高保持素子書き込み回路６０Ａと低保持素子書き込み回路６０Ｂは互いに異なる電圧を用いる。
　ここで、第１の実施形態及び第２の実施形態では、高保持素子への書き込み電圧と低保持素子への書き込み電圧とを同一にしているが、第３の実施形態では、高保持素子への書き込み電圧と低保持素子への書き込み電圧とを異ならせる。この場合でも、高保持素子書き込み方式を用いることで、電圧を同一にしなくても、高保持素子への書き込み電圧（Ｖ０＜Ｖ＜Ｖ１：図６参照）を小さくすることが可能であり、低消費電力化を実現することができる。
　＜３－２．書き込み処理＞
　第３の実施形態に係る書き込み処理について図１９を参照して説明する。図１９は、第３の実施形態に係る高保持素子への書き込みのタイミングを示すタイミングチャートである。図１９の例では、高抵抗から低抵抗への書き込み例を示す。
　第３の実施形態では、高保持素子への書き込みフローチャートは第１の実施形態（図１１参照）と同様であり、低保持素子への書き込みフローチャートは第１の実施形態（図１３参照）と同様であり、低保性素子への書き込みタイミングチャートは第１の実施形態（図１４参照）と同様である。ただし、第３の実施形態に係る高保持素子への書き込みタイミングチャートは第１の実施形態（図１２参照）と異なる。
　図１９に示すように、第３の実施形態に係る高保持素子への書き込みタイミングチャートが第１の実施形態と異なる点は、「Ｗｒｉｔｅ　Ｐｕｌｓｅ」の電圧のみである。つまり、「Ｗｒｉｔｅ　Ｐｕｌｓｅ」のパルスの振幅が第１の実施形態と異なり、第３の実施形態に係るパルスの振幅は、第１の実施形態に係るパルスの振幅より大きい。なお、図１９に示す高保持素子への書き込みタイミングチャートは、「Ｗｒｉｔｅ　Ｐｕｌｓｅ」のパルスの振幅以外は、図１２に示す高保持素子への書き込みタイミングチャートと同じであるため、その説明を省略する。
　このように、高保持素子と低保持素子との両方を搭載する場合、それらの素子に対して異なる書き込み方式を適用することで、高保持素子への書き込み電圧を小さくすることが可能になるので、低消費電力な書き込みを実現することができる。また、高保持素子への書き込みをリトライすることで、高保持素子への書き込み誤り率を低下させることができる。
　＜３－３．作用・効果＞
　以上説明したように、第３の実施形態によれば、第１の実施形態に係る回路規模の削減効果以外の効果を得ることができる。すなわち、第３の実施形態によれば、低消費電力な書き込み及び高保持素子の書き込み率の低下を実現することができる。
　書き込み部は、第１電圧を生成する第１電圧生成回路３ｃ１と、第２電圧を生成する第２電圧生成回路３ｃ２と、第１電圧生成回路３ｃ１により生成された第１電圧を第１書き込み方式で第１磁気抵抗素子１２０に印加する第１書き込み回路（例えば、高保持素子書き込み回路６０Ａ）と、第２電圧生成回路３ｃ２により生成された第２電圧を第２書き込み方式で第２磁気抵抗素子１２０に印加する第２書き込み回路（例えば、低保持素子書き込み回路６０Ｂ）と、を有してもよい。このような第１電圧及び第２電圧を用いる場合でも、低消費電力な書き込みを実現することができる。
　＜４．第４の実施形態＞
　＜４－１．メモリシステムの構成例＞
　第４の実施形態に係るメモリシステム１の構成例について図２０を参照して説明する。図２０は、第４の実施形態に係るメモリシステム１の構成例を示す図である。第４の実施形態は、基本的に第１の実施形態と同じであるが、その相違点（二つのＥＣＣ処理回路８０）について説明する。
　図２０に示すように、第４の実施形態に係るメモリシステム１は、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ（Error-correcting　code、Error　checking　and　correction、Error　check　and　correct）処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間及び演算回路２と記憶回路３ｂとの間にそれぞれ設けられている。このＥＣＣ処理回路８０は、情報の誤りを検出して訂正する誤り訂正処理回路である。
　なお、ＥＣＣ処理回路８０は、符号化回路８１と、復号回路８２とを有する。符号化回路８１は、デジタル処理や伝送、記録などのため、情報をデジタルデータに変換する。復号回路８２は、変換されたデータを元の情報に戻す。なお、変換されたデータは符号と呼ばれる。符号から元の情報へ戻すことは、復号と呼ばれる。
　このような構成のメモリシステム１は、記憶回路３ａ及び記憶回路３ｂへの書き込み／読み出しデータに対してＥＣＣ機能（誤り訂正機能）を有する。これにより、記憶回路３ａ及び記憶回路３ｂへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性（例えば、演算機能の信頼性）を向上させることができる。
　＜４－２．作用・効果＞
　以上説明したように、第４の実施形態によれば、第１の実施形態に係る効果を得ることができる。さらに、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。
　＜５．第５の実施形態＞
　＜５－１．メモリシステムの構成例＞
　第５の実施形態に係るメモリシステム１の構成例について図２１を参照して説明する。図２１は、第５の実施形態に係るメモリシステム１の構成例を示す図である。第５の実施形態は、基本的に第２の実施形態と同じであるが、その相違点（二つのＥＣＣ処理回路８０）について説明する。
　図２１に示すように、第５の実施形態に係るメモリシステム１は、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間及び演算回路２と記憶回路３ｂとの間にそれぞれ設けられている。このＥＣＣ処理回路８０は第４の実施形態と同じである。このような構成のメモリシステム１は、記憶回路３ａ及び記憶回路３ｂへの書き込み／読み出しデータに対してＥＣＣ機能を有するので、記憶回路３ａ及び記憶回路３ｂへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性を向上させることができる。
　＜５－２．作用・効果＞
　以上説明したように、第５の実施形態によれば、第２の実施形態に係る効果を得ることができる。さらに、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。
　＜６．第６の実施形態＞
　＜６－１．メモリシステムの構成例＞
　第６の実施形態に係るメモリシステム１の構成例について図２２を参照して説明する。図２２は、第６の実施形態に係るメモリシステム１の構成例を示す図である。第６の実施形態は、基本的に第３の実施形態と同じであるが、その相違点（二つのＥＣＣ処理回路８０）について説明する。
　図２２に示すように、第６の実施形態に係るメモリシステム１は、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間及び演算回路２と記憶回路３ｂとの間にそれぞれ設けられている。このＥＣＣ処理回路８０は第４の実施形態と同じである。このような構成のメモリシステム１は、記憶回路３ａ及び記憶回路３ｂへの書き込み／読み出しデータに対してＥＣＣ機能を有するので、記憶回路３ａ及び記憶回路３ｂへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性を向上させることができる。
　＜６－２．作用・効果＞
　以上説明したように、第６の実施形態によれば、第３の実施形態に係る効果を得ることができる。さらに、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。
　＜７．第７の実施形態＞
　＜７－１．メモリシステムの構成例＞
　第７の実施形態に係るメモリシステム１の構成例について図２３を参照して説明する。図２３は、第７の実施形態に係るメモリシステム１の構成例を示す図である。第７の実施形態は、基本的に第１の実施形態と同じであるが、その相違点（一つのＥＣＣ処理回路８０）について説明する。
　図２３に示すように、第７の実施形態に係るメモリシステム１は、記憶回路３ａに対するＥＣＣ処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間に設けられている。このＥＣＣ処理回路８０は第４の実施形態と同じである。このような構成のメモリシステム１は、記憶回路３ａへの書き込み／読み出しデータに対してＥＣＣ機能を有するので、記憶回路３ａへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性を向上させることができる。
　ここで、第７の実施形態では、高保持素子を含む記憶回路３ａのみ誤り訂正機能を持ち、低保持素子を含む記憶回路３ｂは誤り訂正機能を持たない。例えば、記憶回路３ｂに記憶される認識演算中のデータは、低遅延の書き込みや読み出しが望ましいデータであるため、誤り訂正機能が省略されてもよい。
　＜７－２．作用・効果＞
　以上説明したように、第７の実施形態によれば、第１の実施形態に係る効果を得ることができる。さらに、記憶回路３ａに対してＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。また、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設ける場合に比べて、低遅延の書き込みや読み出しを実現することができる。
　＜８．第８の実施形態＞
　＜８－１．メモリシステムの構成例＞
　第８の実施形態に係るメモリシステム１の構成例について図２４を参照して説明する。図２４は、第８の実施形態に係るメモリシステム１の構成例を示す図である。第８の実施形態は、基本的に第２の実施形態と同じであるが、その相違点（一つのＥＣＣ処理回路８０）について説明する。
　図２４に示すように、第８の実施形態に係るメモリシステム１は、記憶回路３ａに対するＥＣＣ処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間に設けられている。このＥＣＣ処理回路８０は第４の実施形態と同じである。このような構成のメモリシステム１は、記憶回路３ａへの書き込み／読み出しデータに対してＥＣＣ機能を有するので、記憶回路３ａへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性を向上させることができる。
　ここで、第８の実施形態では、第７の実施形態と同様、高保持素子を含む記憶回路３ａのみ誤り訂正機能を持ち、低保持素子を含む記憶回路３ｂは誤り訂正機能を持たない。記憶回路３ｂに記憶される認識演算中のデータは、低遅延の書き込みや読み出しが望ましいデータであるため、誤り訂正機能が省略されてもよい。
　＜８－２．作用・効果＞
　以上説明したように、第８の実施形態によれば、第２の実施形態に係る効果を得ることができる。さらに、記憶回路３ａに対してＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。また、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設ける場合に比べて、低遅延の書き込みや読み出しを実現することができる。
　＜９．第９の実施形態＞
　＜９－１．メモリシステムの構成例＞
　第９の実施形態に係るメモリシステム１の構成例について図２５を参照して説明する。図２５は、第９の実施形態に係るメモリシステム１の構成例を示す図である。第９の実施形態は、基本的に第３の実施形態と同じであるが、その相違点（一つのＥＣＣ処理回路８０）について説明する。
　図２５に示すように、第９の実施形態に係るメモリシステム１は、記憶回路３ａに対するＥＣＣ処理回路８０を有する。ＥＣＣ処理回路８０は、演算回路２と記憶回路３ａとの間に設けられている。このＥＣＣ処理回路８０は第４の実施形態と同じである。このような構成のメモリシステム１は、記憶回路３ａへの書き込み／読み出しデータに対してＥＣＣ機能を有するので、記憶回路３ａへの書き込み時や保持中の反転などのデータの誤りを訂正し、データの信頼性を向上させることができる。
　ここで、第９の実施形態では、第７の実施形態や第８の実施形態と同様、高保持素子を含む記憶回路３ａのみ誤り訂正機能を持ち、低保持素子を含む記憶回路３ｂは誤り訂正機能を持たない。記憶回路３ｂに記憶される認識演算中のデータは、低遅延の書き込みや読み出しが望ましいデータであるため、誤り訂正機能が省略されてもよい。
　＜９－２．作用・効果＞
　以上説明したように、第９の実施形態によれば、第３の実施形態に係る効果を得ることができる。さらに、記憶回路３ａに対してＥＣＣ処理回路８０を設けることによって、データの信頼性を向上させることができる。また、記憶回路３ａ及び記憶回路３ｂごとにＥＣＣ処理回路８０を設ける場合に比べて、低遅延の書き込みや読み出しを実現することができる。
　＜１０．他の実施形態＞
　上述した実施形態（実施例、変形例）に係る構成や処理などは、上記の実施形態以外にも種々の異なる形態にて実施されてもよい。例えば、構成や処理などは、上述した例に限らず、種々の態様であってもよい。また、例えば、上記文書中や図面中で示した構成、処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
　また、上述した実施形態（実施例、変形例）に係る構成や処理などは、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
　また、上述した実施形態（実施例、変形例）に係る構成や処理などは、適宜組み合わせされてもよい。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　上述した低保持素子書き込み方式としては、上記の実施形態に係る方式以外の書き込み方式を適用することができる。例えば、以下で説明する、矩形パルスを用いた書き込み方式や非矩形パルスを用いた書き込み方式の適用が可能である。また、高保持素子書き込み方式としても、上記の実施形態に係る方式以外の書き込み方式を適用することができる。例えば、以下で説明する、矩形パルスを用いた書き込み方式や非矩形パルスを用いた書き込み方式の適用が可能である。また、それらの書き込み方式と、「Voltage-induced　switching　with　long　tolerance　of　voltage-pulse　duration　in　a　perpendicularly　magnetized　free　layer,Rie　Matsumoto,Applied　Physics　Express（2019）」に記載されている方式とを組み合わせて用いることもできる。
　＜１０－１．矩形パルスを用いた書き込み方式＞
　本実施形態に係る矩形パルスを用いた書き込み方式について図２６から図２８を参照して説明する。
　図２６は、メモリセル１００を模式的に示す図である。図２６の例では、磁気抵抗素子１２０はＭＴＪ（ＭＴＪ素子）であり、選択素子１１０はｎチャネルＭＯＳトランジスタである。前述のように、メモリセル１００に接続されるビット線１２（ＢＬ）、ソース線１３（ＳＬ）、ワード線１１（ＷＬ）に電圧を印加することによって、メモリセル１００に電流を流すことができる。
　ここで、ビット線１２（ＢＬ）のビット線電圧をＶＢＬ、ソース線１３（ＳＬ）のソース線電圧をＶＳＬ、ワード線１１（ＷＬ）のワード線電圧をＶＷＬとする。また、ＭＴＪに印加されるＭＴＪ電圧をＶＭＴＪとする。ＶＣＭＡ効果を用いて書き込みを行うためには、ＭＴＪに電圧（書き込み電圧）を印加することによって、記憶層１２４の磁気異方性をゼロにする必要がある。記憶層１２４の磁気異方性がゼロになるときのＭＴＪ電圧ＶＭＴＪをＶｃ０とする。ＭＴＪ電圧ＶＭＴＪは、ビット線電圧ＶＢＬ、ソース線電圧ＶＳＬ及びワード線電圧ＶＷＬに依存するため、これらの電圧を調整してＭＴＪ電圧ＶＭＴＪがＶｃ０となるようにしなければならない。
　図２７は、ＭＴＪ電圧ＶＭＴＪとメモリセル１００に流れる電流の関係をプロットした図である。ここで、曲線Ｃ１は状態０におけるＭＴＪ電流、曲線Ｃ２は状態１におけるＭＴＪ電流を表す。状態０の抵抗値が状態１の抵抗値よりも小さいため、同じＭＴＪ電圧において状態０におけるＭＴＪ電流が状態１におけるＭＴＪ電流よりも大きくなる。また、曲線Ｃ３は状態１を書き込むときのトランジスタ電流、曲線Ｃ４は状態０を書き込むときのトランジスタ電流を表す。ここで、ソース線電圧ＶＳＬは接地し、ワード線電圧ＶＷＬは、状態０を書き込むときと状態１を書き込むときとで異なる値とし、ビット線電圧ＶＢＬは、状態０を書き込むときと状態１を書き込むときとで同じ値とした。
　図２６を見て分かるように、ＭＴＪ電流とトランジスタ電流は同じ値にあるから、メモリセル１００に電圧を印加することによって、ＭＴＪに印加される電圧ＶＭＴＪは、曲線Ｃ１から曲線Ｃ４の交点となる。具体的には、状態０のときに状態１を書き込む場合は、曲線Ｃ１と曲線Ｃ３の交点Ａで示される電圧がＭＴＪに印加される。状態１のときに状態１を書き込む場合は、曲線Ｃ２と曲線Ｃ３の交点Ｂで示される電圧がＭＴＪに印加される。状態１のときに状態０を書き込む場合は、曲線Ｃ２と曲線Ｃ４の交点Ｃで示される電圧がＭＴＪに印加される。状態０のときに状態０を書き込む場合は、曲線Ｃ１と曲線Ｃ４の交点Ｄで示される電圧がＭＴＪに印加される。交点Ａおよび交点Ｃの電圧が、記憶層１２４の磁気異方性がゼロになる電圧Ｖｃ０と一致していることに着目する。逆に言えば、交点Ａおよび交点Ｃの電圧が電圧Ｖｃ０と一致するように、ワード線電圧ＶＷＬを調整した。そして、この調整された電圧は、曲線Ｃ３と曲線Ｃ４が異なることから分かるように、状態０を書き込むときと状態１を書き込むときとで異なる値となる。このように調整された電圧をメモリセル１００に印加することによって、状態０のときに状態１を書き込む場合と状態１のときに状態０を書き込む場合において、ＭＴＪ電圧ＶＭＴＪがＶｃ０と等しくなり、記憶層１２４の磁気異方性がゼロになることで逆の状態に書き込まれることが分かる。
　一方、状態１のときに状態１を書き込む場合、交点Ｂの電圧がＶｃ０よりも大きくなり、記憶層１２４の磁気異方性が負になる。このとき、記憶層１２４の磁化は望ましい歳差運動ができなくなり、パルス電圧印加後に状態１のままになる。すなわち、トグル型書き込みのように誤って状態０になることがない。また、状態０のときに状態０を書き込む場合、交点Ｄの電圧がＶｃ０よりも小さくなり、記憶層１２４の磁気異方性が正のままになる。このとき、記憶層１２４の磁化は歳差運動しないなめ、パルス電圧印加後に状態０のままになる。すなわち、トグル型書き込みのように誤って状態１になることがない。以上のように、初期状態に係わらず、状態０及び状態１を非トグル型で書き込むことができることが分かる。
　ここで、各交点Ａ、Ｃは、異方性がゼロになっているので、歳差運動書き込みが可能である。歳差運動によって磁化状態が変化すると、動作点はＡからＢに、あるいは、ＣからＤに変化する。交点Ｂは、面内磁化膜になっているので、垂直軸周りの歳差運動になって書き込みが不可である。交点Ｄは、垂直磁化膜になっているので、歳差運動が起きずに書き込みが不可である。なお、書き込みは歳差運動に限定されるものではなく、例えば、長いパルス方式であってもよい。
　図２８は、ＭＴＪ電圧ＶＭＴＪとメモリセル１００に流れる電流の関係をプロットした図である。ここで、曲線Ｃ１及び曲線Ｃ２は、図２７と同じＭＴＪ電流である。また、曲線Ｃ５は状態１を書き込むときのトランジスタ電流、曲線Ｃ６は状態０を書き込むときのトランジスタ電流を表す。ここで、ソース線電圧ＶＳＬは接地し、ワード線電圧ＶＷＬは、状態０を書き込むときと状態１を書き込むときとで同じ値とし、ビット線電圧ＶＢＬは、状態０を書き込むときと状態１を書き込むときとで異なる値とした。
　図２６を見て分かるように、ＭＴＪ電流とトランジスタ電流は同じ値であるから、メモリセル１００に電圧を印加することによってＭＴＪに印加される電圧ＶＭＴＪは、曲線Ｃ１、曲線Ｃ２、曲線Ｃ５および曲線Ｃ６の交点となる。具体的には、状態０のときに状態１を書き込む場合は、曲線Ｃ１と曲線Ｃ５の交点Ａで示される電圧がＭＴＪに印加される。状態１のときに状態１を書き込む場合は、曲線Ｃ２と曲線Ｃ５の交点Ｂで示される電圧がＭＴＪに印加される。状態１のときに状態０を書き込む場合は、曲線Ｃ２と曲線Ｃ６の交点Ｃで示される電圧がＭＴＪに印加される。状態０のときに状態０を書き込む場合は、曲線Ｃ１と曲線Ｃ６の交点Ｄで示される電圧がＭＴＪに印加される。交点Ａから交点Ｄの電圧は、図２７と同じ関係にあり、交点Ａ及び交点Ｃの電圧が電圧Ｖｃ０と一致するように、ビット線電圧ＶＢＬを調整した。そして、この調整された電圧は、曲線Ｃ５と曲線Ｃ６が異なることから分かるように、状態０を書き込むときと状態１を書き込むときとで異なる値となる。図２７と同じ議論により、上述のように、初期状態に係わらず、状態０及び状態１を非トグル型で書き込むことができる。
　＜１０－２．シミュレーション結果＞
　本実施形態に係るシミュレーション結果について図２９から図３４を参照して説明する。
　図２９から図３１では、図２７と同じく、ソース線電圧ＶＳＬは接地し、図２９は、ビット線電圧ＶＢＬが状態０を書き込むときと状態１を書き込むときとで同じ値であることを示す図であり、図３０は、ワード線電圧ＶＷＬが状態０を書き込むときと状態１を書き込むときとで異なる値であることを示す図であり、図３１は、図２９及び図３０の条件における磁化運動のシミュレーション結果を示す図である。
　図２９から図３１において２×２のグリッドで配置した各図は、図２７に示した交点Ａから交点Ｄにそれぞれ対応する。すなわち、上段は状態１を書き込むとき、下段は状態０を書き込むとき、左列は初期状態が状態０のとき、右列は初期状態が状態１のときに、それぞれ対応する。また、各図の横軸は時間であり、縦軸は図２９がビット線電圧ＶＢＬ、図３０がワード線電圧ＶＷＬ、図３１が記憶層１２４の磁化の各軸成分である。図２９において、ビット線電圧ＶＢＬは、上段の状態１書き込みと下段の状態０書き込みで共通して、Ｖ１の一定電圧が印加されている。図３０において、ワード線電圧ＶＷＬは、上段の状態１書き込みではＶ２、下段の状態０書き込みではＶ３と、異なった電圧が１ｎｓのパルスで印加されている。
　このような電圧が印加されたときの磁化運動は、図３１に示されている。Ａで示した、初期状態が状態０のときに、状態１を書き込む場合、磁化のｚ成分がパルス電圧印加前には＋１であったが、パルス印加後には－１となっており、状態変化が起きていることが分かる。同様に、Ｃで示した、初期状態が状態１のときに、状態０を書き込む場合、磁化のｚ成分がパルス電圧印加前には－１であったが、パルス印加後には＋１となっており、状態変化が起きていることが分かる。これに対し、Ｂ及びＤで示した、初期状態と書き込む状態が同じ場合には、パルス印加中に磁化運動がみられるものの、パルス電圧印加前後において、磁化のｚ成分の符号が変わっておらず、書き込みが行われていないことが分かる。このように、初期状態に係わらず、状態０の書き込みと状態１の書き込みで異なった電圧を印加することにより、非トグル型の書き込みが行えることが分かる。
　図３２から図３４では、図２８と同じく、ソース線電圧ＶＳＬは接地し、図３２は、ビット線電圧ＶＢＬが状態０を書き込むときと状態１を書き込むときとで異なる値であることを示す図であり、図３３は、ワード線電圧ＶＷＬが状態０を書き込むときと状態１を書き込むときとで同じ値であることを示す図であり、図３４は、図３２及び図３３の条件における磁化運動のシミュレーション結果を示す図である。
　図３２から図３４において２×２のグリッドで配置した各図は、図２８に示した交点Ａから交点Ｄにそれぞれ対応する。すなわち、上段は状態１を書き込むとき、下段は状態０を書き込むとき、左列は初期状態が状態０のとき、右列は初期状態が状態１のときに、それぞれ対応する。また、各図の横軸は時間であり、縦軸は図３２がビット線電圧ＶＢＬ、図３３がワード線電圧ＶＷＬ、図３４が記憶層１２４の磁化の各軸成分である。図３２において、ビット線電圧ＶＢＬは、上段の状態１書き込みではＶ４、下段の状態０書き込みではＶ５と、異なった電圧が一定電圧で印加されている。図３３において、ワード線電圧ＶＷＬは、上段の状態１書き込みと下段の状態０書き込みで共通して、Ｖ６の電圧が１ｎｓのパルスで印加されている。このような電圧が印加されたときの磁化運動は、図３４に示されている。細部は異なるが、図３１で示した磁化運動と同様であり、初期状態に係わらず、状態０の書き込みと状態１の書き込みで異なった電圧を印加することにより、非トグル型の書き込みが行われている。
　なお、図２９から図３４においては、ビット線電圧ＶＢＬを一定電圧、ワード線電圧ＶＷＬをパルス電圧としたが、逆にビット線電圧ＶＢＬをパルス電圧、ワード線電圧ＶＷＬを一定電圧としてもよい。さらに、ビット線電圧ＶＢＬ及びワード線電圧ＶＷＬをともにパルス電圧としてもよい。このとき、パルス電圧の立ち上がり或いは立ち下りは、ビット線電圧ＶＢＬ及びワード線電圧ＶＷＬで一致してもよいし、一致しなくてもよい。また、パルス幅は１ｎｓとしたが、これは例示にすぎず、正しく書き込みが行える限り、任意のパルス幅を採用することができる。
　＜１０－３．非矩形パルスを用いた書き込み方式＞
　本実施形態に係る非矩形パルスを用いた書き込み方式について図３５から図４６を参照して説明する。
　前述の説明においては、図３０に示したように、書き込みパルスの形状を矩形パルスとしていた。この矩形とは、書き込みパルスの電圧がほぼ一定であることをいう。矩形パルスを用いたときの磁化運動のシミュレーション結果を図３５及び図３６に示す。比較するために、図３５にＭＴＪ単体のときを、図３６に本実施形態のメモリセル１００のときをそれぞれ示す。上段が電圧、中段が垂直磁気異方性エネルギーＫ、下段が磁化である。図３５のＭＴＪでは、電圧Ｖｃ０をＭＴＪに直接印加している。図３６のメモリセル１００では、電圧Ｖｃ０がＭＴＪに印加されるようにワード線電圧ＶＷＬを調整している。どちらも１ｎｓの緩和時間のあと、時刻０ｎｓから上述の電圧を印加し続けている。
　図３５ではＭＴＪ電圧ＶＭＴＪは固定であるため、Ｋ＝０が維持される。その結果、下段に示した磁化運動は、周期が一定でらせん形の理想的な歳差運動となる。これに対して、図３６のメモリセル１００では、ワード線電圧ＶＷＬは固定であるものの、ＭＴＪ電圧ＶＭＴＪはビット線電圧をＭＴＪと選択素子１１０で分圧した値になるので一定ではない。
　具体的には、図３６の上段の破線で示したように磁化運動に連動する。時刻０ｎｓにおいて磁化は状態０にいるので、想定どおりＭＴＪにはＶｃ０が印加される。しかし、いったん磁化運動が始まると磁化が状態０からずれる。ＭＴＪの抵抗値Ｒは記憶層１２４の磁化の垂直成分に依存する。この抵抗値で決まるＭＴＪ電流とトランジスタ電流の交点が新たな動作点となる。この様子を図３７の矢印Ａ１で示す。磁化運動にあわせてＭＴＪ電流が状態０と状態１の間を動き、動作点はＡとＢの間を動くことになる。
　図３６の中段にＫの時間依存性を示した。電圧印加開始時にはＫ＝０であったものが、抵抗の増加によってＭＴＪ電圧がＶｃ０よりも大きくなる。垂直磁気異方性がゼロ一定ではなく負の値をとるため、記憶層１２４は面内磁化層になる。外部磁界だけでなく、磁化を面内に倒そうとする有効磁界がはたらくため、図３６の下段に示した磁化運動は、理想的ならせん形の歳差運動ではなく歪んだものとなる。図３５の下段の磁化運動では、約１．９ｎｓにおいて磁化のｚ成分が極小値をもつ。この絶対値は０．９３であった。図３６の下段の磁化運動では、約１．４ｎｓにおいて磁化のｚ成分が極小値をもつ。この絶対値は０．５４であった。極小となる絶対値が１に近いほど、その時刻で電圧印加を止めたときに安定して書き込みできることになる。このため、ＭＴＪ単体にくらべてメモリセル１００を使った書き込みでは、書き込みの安定性が低下する傾向がある。
　このような書き込みの不安定性を解消するため、本実施形態に係る書き込みでは、電圧パルスを非矩形の形状とすることもできる。図３７にその概念を示す。矩形パルスでは、動作点がＡからＢに動くときに、ＭＴＪ電圧が増加し垂直磁気異方性が０でなくなることが問題であった。そこで、動作点をＡからＣに動かす。こうすると磁化の運動中もＭＴＪ電圧はＶｃ０のままであり、垂直磁気異方性も０が維持される。
　状態１の書き込みをシミュレーションした結果を図３８及び図３９に示す。図３８は初期状態が状態０であり、図３９は初期状態が状態１である。図３８の上段のＭＴＪ電圧はほぼ一定であり、中段のＫはほぼ０である。結果として理想的な歳差運動となる。下段において電圧パルスが終了する１．９ｎｓでの磁化のｚ成分の絶対値は０．７９である。矩形パルスを用いたときが０．５４であったので、書き込みの安定性が向上したことが分かる。また、図３９では磁化の反転が起きていない。つまり、矩形パルスのときと同様に非トグル型の書き込みが実現できている。
　同様に、状態０の書き込みをシミュレーションした結果を図４０及び図４１に示す。図４０は初期状態が状態０であり、図４１は初期状態が状態１である。図４１の上段のＭＴＪ電圧はほぼ一定であり、中段のＫはほぼ０である。結果として理想的な歳差運動となる。下段において電圧パルスが終了する１．７ｎｓでの磁化のｚ成分の絶対値は０．９９であり、書き込みの安定性が向上したことが分かる。また、図４０では磁化の反転が起きていない。つまり、矩形パルスのときと同様に非トグル型の書き込みが実現できている。
　図４２から図４６は、それぞれ非矩形パルスの形状の一例を示す図である。なお、図４２から図４６は、状態１の書き込みの場合である。状態０の書き込みの場合は時間とともに電圧が増加する形状となる。図４２では電圧形状が時間に線形に依存する。図４３では電圧形状が下に凸となる。図４４では電圧形状が上に凸となる。図４５及び図４６では電圧形状が複数の矩形パルスで非矩形パルスに形成されている。このような図４２から図４６は非矩形パルスの形状の一例を示したものであって、これに限定されるものではない。
　ここで、図４２から図４６において、パルス波形は、振幅が０から所望の振幅値になり、その所望の振幅値から徐々に減少して他の振幅値になり、その他の振幅値から０になる形状である。このパルス波形は、所望の振幅値から直線状、曲線状又は階段状に減少して他の振幅値になる形状である。この形状は状態１の書き込みの場合であり、状態０の書き込みの場合には、パルス波形は、所望の振幅値から直線状、曲線状又は階段状に増加して他の振幅値になる形状である。
　＜１１．電子機器の構成例＞
　前述の実施形態（変形例も含む）に係るメモリシステム１を適用した電子機器として、撮像装置３００、測距装置４００及びゲーム機器９００について図４７から図５０を参照して説明する。例えば、撮像装置３００、測距装置４００及びゲーム機器９００は、前述の各実施形態に係るメモリシステム１をメモリとして用いる。
　＜１１－１．撮像装置＞
　前述の実施形態に係るメモリシステム１を適用した撮像装置３００について図４７を参照して説明する。図４７は、撮像装置３００の概略構成の一例を示す図である。この撮像装置３００は、本実施形態に係るメモリシステム１を適用した電子機器の一例である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
　図４７に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
　光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
　シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
　撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
　信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。信号処理回路３０５は、前述の実施形態に係る演算回路２に相当する。
　モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネル等のパネル型表示装置が用いられる。
　メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の実施形態に係るメモリシステム１に相当する。
　このように構成されている撮像装置３００においても、メモリ３０７として、上述したメモリシステム１を用いることにより、低消費電力な書き込みを実現することができる。
　＜１１－２．測距装置＞
　前述の実施形態に係るメモリシステム１を適用した測距装置４００について図４８を参照して説明する。図４８は、測距装置４００の概略構成の一例を示す図である。この測距装置４００は、本実施形態に係るメモリシステム１を適用した電子機器の一例である。
　図４８に示すように、測距装置（距離画像センサ）４００は、光源部４０１と、光学系４０２と、固体撮像装置（撮像素子）４０３、制御回路（駆動回路）４０４、信号処理回路４０５、モニタ４０６及びメモリ４０７を備える。この測距装置４００は、光源部４０１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光源部４０１は、被写体に向かって投光する。光源部４０１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　LASER）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（不図示）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。
　光学系４０２は、１枚または複数枚のレンズを有する。この光学系４０２は、被写体からの光（入射光）を固体撮像装置４０３に導き、固体撮像装置４０３の受光面（センサ部）に結像させる。
　固体撮像装置４０３は、光学系４０２を介して受光面に結像される光に応じて、信号電荷を蓄積する。この固体撮像装置４０３から出力される受光信号（APD　OUT）から求められる距離を示す距離信号が信号処理回路４０５に供給される。固体撮像装置４０３としては、例えば、イメージセンサ等の固体撮像素子が用いられる。
　制御回路４０４は、光源部４０１や固体撮像装置４０３等の動作を制御する駆動信号（制御信号）を出力し、光源部４０１や固体撮像装置４０３等を駆動する。
　信号処理回路４０５は、固体撮像装置４０３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４０５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理等）を行う。信号処理回路４０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０６に供給され、また、メモリ４０７に供給される。信号処理回路４０５は、前述の実施形態に係る演算回路２に相当する。
　モニタ４０６は、信号処理回路４０５から供給された画像データに基づき、固体撮像装置４０３により撮像された距離画像を表示する。モニタ４０６としては、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置が用いられる。
　メモリ４０７は、信号処理回路４０５から供給された画像データ、すなわち、固体撮像装置４０３により撮像された距離画像の画像データを記憶する。メモリ４０７は、前述の実施形態に係るメモリシステム１に相当する。
　このように構成されている測距装置４００においても、メモリ４０７として、上述したメモリシステム１を用いることにより、低消費電力な書き込みを実現することができる。
　＜１１－３．ゲーム機器＞
　前述の実施形態に係るメモリシステム１を適用したゲーム機器９００について図４９及び図５０を参照して説明する。図４９は、ゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図５０は、ゲーム機器９００の概略構成の一例を示すブロック図である。このゲーム機器９００は、本実施形態に係るメモリシステム１を適用した電子機器の一例である。
　図４９に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
　外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
　外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
　図５０に示すように、ゲーム機器９００は、ＣＰＵ（Central　Processing　Unit）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
　演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。演算処理部９１０は、前述の実施形態に係る演算回路２に相当する。
　記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の実施形態に係るメモリシステム１に相当する。
　制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
　このように構成されているゲーム機器９００においても、記憶部９２０として、上述したメモリシステム１を用いることにより、低消費電力な書き込みを実現することができる。
　なお、前述の実施形態に係るメモリシステム１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ:ＳｏＣ）を構成してもよい。
　また、前述の実施形態に係るメモリシステム１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、メモリシステム１は、撮像装置３００やゲーム機器９００の他にも、ＨＤＤ（ハードディスクドライブ）、ノートＰＣ（Personal　Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal　Digital　Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、メモリシステム１は、ストレージ等の各種メモリとして用いられる。
　＜１２．付記＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子と、
　前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、
　を備える記憶装置。
（２）
　前記書き込み部は、
　電圧を生成する電圧生成回路と、
　前記電圧生成回路により生成された電圧を前記第１書き込み方式で前記第１磁気抵抗素子に印加する第１書き込み回路と、
　前記電圧生成回路により生成された電圧を前記第２書き込み方式で前記第２磁気抵抗素子に印加する第２書き込み回路と、
　を有する、
　前記（１）に記載の記憶装置。
（３）
　前記書き込み部は、
　第１電圧を生成する第１電圧生成回路と、
　第２電圧を生成する第２電圧生成回路と、
　前記第１電圧生成回路により生成された前記第１電圧を前記第１書き込み方式で前記第１磁気抵抗素子に印加する第１書き込み回路と、
　前記第２電圧生成回路により生成された前記第２電圧を前記第２書き込み方式で前記第２磁気抵抗素子に印加する第２書き込み回路と、
　を有する、
　前記（１）に記載の記憶装置。
（４）
　前記書き込み部は、
　前記第１書き込み回路及び前記第２書き込み回路の両方又は一方に対して設けられ、情報の誤りを検出して訂正する複数又は一つの誤り訂正処理回路をさらに有する、
　前記（２）に記載の記憶装置。
（５）
　前記書き込み部は、
　前記第１書き込み回路及び前記第２書き込み回路の両方又は一方に対して設けられ、情報の誤りを検出して訂正する複数又は一つの誤り訂正処理回路をさらに有する、
　前記（３）に記載の記憶装置。
（６）
　前記第１書き込み方式は、前記第１磁気抵抗素子に対し、電圧印加中の前記第１磁気抵抗素子の前記第１保持力を電圧印加前より小さく０より大きくする電圧を印加する方式であり、
　前記第２書き込み方式は、前記第２磁気抵抗素子に対し、電圧印加中の前記第２磁気抵抗素子の前記第２保持力を０とする電圧を印加する方式である、
　前記（１）から（５）のいずれか一つに記載の記憶装置。
（７）
　前記第１磁気抵抗素子に印加する電圧のパルス幅と、前記第２磁気抵抗素子に印加する電圧のパルス幅とは異なる、
　前記（１）から（６）のいずれか一つに記載の記憶装置。
（８）
　前記第２磁気抵抗素子に印加する電圧のパルス幅は、前記第１磁気抵抗素子に印加する電圧のパルス幅よりも短い、
　前記（７）に記載の記憶装置。
（９）
　前記書き込み部は、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加してから前記第１磁気抵抗素子の磁気方向が所望の状態でない場合、再び、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加する、
　前記（１）から（８）のいずれか一つに記載の記憶装置。
（１０）
　前記書き込み部は、前記第１磁気抵抗素子に対する再書き込みを指示する指示信号に応じて、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加してから前記第１磁気抵抗素子の磁気方向が所望の状態でない場合、再び、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加する、
　前記（９）に記載の記憶装置。
（１１）
　前記書き込み部は、電圧のパルス幅の変更を指示する指示信号に応じて、前記第１磁気抵抗素子又は前記第２磁気抵抗素子に印加する電圧のパルス幅を変更する、
　前記（１）から（１０）のいずれか一つに記載の記憶装置。
（１２）
　情報を記憶する記憶装置を備え、
　前記記憶装置は、
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子と、
　前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、
　を有する、電子機器。
（１３）
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子に対し、第１書き込み方式で電圧を印加することと、
　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子に対し、前記第１書き込み方式と異なる第２書き込み方式で電圧を印加することと、
　を含む記憶装置の制御方法。
（１４）
　前記（１）から（１１）のいずれか一つに記載の記憶装置を備える電子機器。
（１５）
　前記（１）から（１１）のいずれか一つに記載の記憶装置を制御する記憶装置の制御方法。
　１　　　メモリシステム
　２　　　演算回路
　３　　　記憶装置
　３ａ　　記憶回路
　３ｂ　　記憶回路
　３ｃ　　電圧生成回路
　３ｃ１　電圧生成回路
　３ｃ２　電圧生成回路
　１０Ａ　高保持メモリセルアレイ
　１０Ｂ　低保持メモリセルアレイ
　１１　　ワード線
　１２　　ビット線
　１３　　ソース線
　２０　　ワードライン制御回路
　３０　　ビットライン制御回路
　４０　　センスアンプ
　５０　　読み出し回路
　６０　　書き込み回路
　６０Ａ　高保持素子書き込み回路
　６０Ｂ　低保持素子書き込み回路
　８０　　ＥＣＣ処理回路
　８１　　符号化回路
　８２　　復号回路
　１００　メモリセル
　１０１　配線
　１０２　配線
　１０３　コンタクト層
　１０４　コンタクト層
　１１０　選択素子
　１２０　磁気抵抗素子
　１２１　下地層
　１２２　磁化固定層
　１２３　トンネルバリア層
　１２４　記憶層
　１２５　キャップ層
　３００　撮像装置
　３０５　信号処理回路
　３０７　メモリ
　４００　測距装置
　４０５　信号処理回路
　４０７　メモリ
　９００　ゲーム機器
　９１０　演算処理部
　９２０　記憶部

Claims (13)

  1. 　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、
    　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子と、
    　前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、
    　を備える記憶装置。
  2. 　前記書き込み部は、
    　電圧を生成する電圧生成回路と、
    　前記電圧生成回路により生成された電圧を前記第１書き込み方式で前記第１磁気抵抗素子に印加する第１書き込み回路と、
    　前記電圧生成回路により生成された電圧を前記第２書き込み方式で前記第２磁気抵抗素子に印加する第２書き込み回路と、
    　を有する、
    　請求項１に記載の記憶装置。
  3. 　前記書き込み部は、
    　第１電圧を生成する第１電圧生成回路と、
    　第２電圧を生成する第２電圧生成回路と、
    　前記第１電圧生成回路により生成された前記第１電圧を前記第１書き込み方式で前記第１磁気抵抗素子に印加する第１書き込み回路と、
    　前記第２電圧生成回路により生成された前記第２電圧を前記第２書き込み方式で前記第２磁気抵抗素子に印加する第２書き込み回路と、
    　を有する、
    　請求項１に記載の記憶装置。
  4. 　前記書き込み部は、
    　前記第１書き込み回路及び前記第２書き込み回路の両方又は一方に対して設けられ、情報の誤りを検出して訂正する複数又は一つの誤り訂正処理回路をさらに有する、
    　請求項２に記載の記憶装置。
  5. 　前記書き込み部は、
    　前記第１書き込み回路及び前記第２書き込み回路の両方又は一方に対して設けられ、情報の誤りを検出して訂正する複数又は一つの誤り訂正処理回路をさらに有する、
    　請求項３に記載の記憶装置。
  6. 　前記第１書き込み方式は、前記第１磁気抵抗素子に対し、電圧印加中の前記第１磁気抵抗素子の前記第１保持力を電圧印加前より小さく０より大きくする電圧を印加する方式であり、
    　前記第２書き込み方式は、前記第２磁気抵抗素子に対し、電圧印加中の前記第２磁気抵抗素子の前記第２保持力を０とする電圧を印加する方式である、
    　請求項１に記載の記憶装置。
  7. 　前記第１磁気抵抗素子に印加する電圧のパルス幅と、前記第２磁気抵抗素子に印加する電圧のパルス幅とは異なる、
    　請求項１に記載の記憶装置。
  8. 　前記第２磁気抵抗素子に印加する電圧のパルス幅は、前記第１磁気抵抗素子に印加する電圧のパルス幅よりも短い、
    　請求項７に記載の記憶装置。
  9. 　前記書き込み部は、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加してから前記第１磁気抵抗素子の磁気方向が所望の状態でない場合、再び、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加する、
    　請求項１に記載の記憶装置。
  10. 　前記書き込み部は、前記第１磁気抵抗素子に対する再書き込みを指示する指示信号に応じて、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加してから前記第１磁気抵抗素子の磁気方向が所望の状態でない場合、再び、前記第１磁気抵抗素子に対して前記第１書き込み方式で電圧を印加する、
    　請求項９に記載の記憶装置。
  11. 　前記書き込み部は、電圧のパルス幅の変更を指示する指示信号に応じて、前記第１磁気抵抗素子又は前記第２磁気抵抗素子に印加する電圧のパルス幅を変更する、
    　請求項１に記載の記憶装置。
  12. 　情報を記憶する記憶装置を備え、
    　前記記憶装置は、
    　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子と、
    　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子と、
    　前記第１磁気抵抗素子に対して第１書き込み方式で電圧を印加し、前記第２磁気抵抗素子に対して前記第１書き込み方式と異なる第２書き込み方式で電圧を印加する書き込み部と、
    　を有する、電子機器。
  13. 　電圧印加により磁化方向が可変であり、当該磁化方向を保持する第１保持力を有する第１磁気抵抗素子に対し、第１書き込み方式で電圧を印加することと、
    　電圧印加により磁化方向が可変であり、当該磁化方向を保持する、前記第１保持力より低い第２保持力を有する第２磁気抵抗素子に対し、前記第１書き込み方式と異なる第２書き込み方式で電圧を印加することと、
    　を含む記憶装置の制御方法。
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JP2018092696A (ja) * 2016-12-02 2018-06-14 株式会社東芝 抵抗変化型メモリ
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