WO2024101006A1 - 半導体装置 - Google Patents

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Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, multiple trench structures, and a gate pad portion.
  • the multiple trench structures are formed on the surface of the semiconductor substrate.
  • the gate pad portion is disposed on the semiconductor substrate so as to cover the multiple trench structures.
  • the purpose of this disclosure is to provide a semiconductor device that can reduce leakage current.
  • One embodiment of the present disclosure includes a chip having a first main surface and a second main surface opposite the first main surface, an active region provided on the first main surface, a peripheral region outside the active region and provided on the peripheral portion of the first main surface, a drift region of a first conductivity type formed inside the chip, a first medium concentration region of the first conductivity type as a carrier accumulation region formed in a surface layer portion of the drift region on the first main surface side in the active region and having a first conductivity type impurity concentration higher than that of the drift region, a channel region of a second conductivity type in the surface layer portion of the first main surface in the active region and disposed on the first main surface side of the first medium concentration region, a first high concentration region of the first conductivity type disposed in the surface layer portion of the channel region and having a first conductivity type impurity concentration higher than that of the first medium concentration region, and a first high concentration region of the first conductivity type extending from the first main surface to the first high concentration region, the channel region, and the first medium
  • a semiconductor device includes a trench gate structure that reaches the drift region through a concentration region, a second medium concentration region of a first conductivity type selectively formed in a surface layer portion of the drift region on the first main surface side in the peripheral region, a second high concentration region of a first conductivity type as a channel stop region that is a surface layer portion of the first main surface in the peripheral region and is arranged on the first main surface side with respect to the second medium concentration region and has a first conductivity type impurity concentration higher than that of the second medium concentration region, a channel stop contact region of a second conductivity type formed in a surface layer portion of the second medium concentration region on the second high concentration region side, a channel stop electrode that is arranged on the first main surface in the peripheral region so as to cover the channel stop contact region, and a channel stop connection electrode that electrically connects the channel stop electrode and the channel stop contact region.
  • This configuration can reduce leakage current.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface.
  • FIG. 3 is an enlarged plan view showing the active region and the peripheral region.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG.
  • FIG. 7 is an enlarged plan view showing the active and boundary regions.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface.
  • FIG. 3 is an enlarged plan view showing the active region and the peripheral region.
  • FIG. 10A is a schematic cross-sectional view showing the structure of the inner peripheral part of the outer peripheral region.
  • FIG. 10B is a schematic cross-sectional view showing the structure of a portion outside of FIG. 10A.
  • FIG. 10C is an enlarged cross-sectional view showing a detailed structure of region XC in FIG. 10B.
  • FIG. 10D is an enlarged cross-sectional view showing a detailed structure of region XD in FIG. 10B.
  • FIG. 10E is an enlarged cross-sectional view showing a part of a semiconductor device according to a comparative example, and corresponds to FIG. 10D.
  • FIG. 11 is an enlarged plan view showing the pad area.
  • FIG. 12 is an enlarged plan view showing the gate resistor structure shown in FIG. FIG.
  • FIG. 13 is an enlarged plan view showing an inner part of the gate resistor structure shown in FIG.
  • FIG. 14 is an enlarged plan view showing one end of the gate resistor structure shown in FIG. 15 is an enlarged plan view showing the other end of the gate resistor structure shown in FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 13.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 15.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 12.
  • FIG. 23 is a plan view showing the layout of the resistance film, the gate electrode film, and the gate wiring film.
  • FIG. 24 is an electrical circuit diagram showing a gate resistor structure, a gate terminal electrode, and a gate wiring electrode.
  • FIG. 25 is a graph showing simulation results of leakage current Ics [A] versus collector-emitter voltage Vce [V] for each of the semiconductor device according to this embodiment and the semiconductor device according to the comparative example.
  • this phrase includes a numerical value (shape) equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the words “first,” “second,” “third,” etc. are used, but these are symbols added to the names of each structure to clarify the order of explanation, and are not added with the intention of limiting the names of each structure.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a plan view showing the layout of a first main surface 3.
  • FIG. 3 is an enlarged plan view showing an active region 6 and a peripheral region 9.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG. 3.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 3.
  • FIG. 7 is an enlarged plan view showing the active region 6 and the boundary region 8.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG. 7.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG. 7.
  • FIG. 10A is a schematic cross-sectional view showing the structure of the inner peripheral portion of the outer peripheral region.
  • FIG. 10B is a schematic cross-sectional view showing the structure of a portion further outboard than FIG. 10A.
  • FIG. 10C is an enlarged cross-sectional view showing the detailed structure of region XC in FIG. 10B.
  • FIG. 10D is an enlarged cross-sectional view showing the detailed structure of region XD in FIG. 10B.
  • the semiconductor device 1A is an IGBT semiconductor device equipped with an IGBT (Insulated Gate Bipolar Transistor). With reference to Figures 1 to 10D, the semiconductor device 1A includes a chip 2 having a hexahedral shape (specifically, a rectangular parallelepiped shape). The chip 2 may be referred to as a "semiconductor chip.” In this embodiment, the chip 2 has a single-layer structure made of a silicon single crystal substrate (semiconductor substrate).
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects with the first direction X along the first main surface 3. Specifically, the second direction Y is perpendicular to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1A includes a plurality of active regions 6 spaced apart on the first main surface 3.
  • the plurality of active regions 6 include a first active region 6A and a second active region 6B.
  • the first active region 6A is provided in an area on the first side surface 5A side of a line that crosses the center of the first main surface 3 in the first direction X.
  • the second active region 6B is provided in an area on the second side surface 5B side of a line that crosses the center of the first main surface 3 in the first direction X.
  • each active region 6 is formed in a polygonal shape having four sides parallel to the periphery of the chip 2 in a plan view.
  • the planar shape of each active region 6 is arbitrary.
  • the semiconductor device 1A includes an inactive region 7 provided in a region outside the multiple active regions 6 on the first main surface 3.
  • the inactive region 7 includes a boundary region 8 and a peripheral region 9.
  • the boundary region 8 is provided in a band shape extending in the first direction X in the region between the first active region 6A and the second active region 6B. In this embodiment, the boundary region 8 is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the boundary region 8 includes a pad region 10 having a relatively large width in the second direction Y, and a street region 11 having a width in the second direction Y that is smaller than the width of the pad region 10.
  • the pad region 10 may be referred to as a "first boundary region” or a "wide region”.
  • the street region 11 may be referred to as a "second boundary region", a "line region” or a "narrow region”.
  • the pad region 10 is provided in an area on one side in the first direction X (the third side surface 5C side). In this embodiment, the pad region 10 is located on a straight line that crosses the center of the first main surface 3 in the first direction X in a plan view, and is provided in a rectangular shape near the center of the third side surface 5C.
  • the street region 11 is provided in an area on the other side in the first direction X (the fourth side surface 5D side) of the pad region 10. In this embodiment, the street region 11 is pulled out in a strip shape from the pad region 10 toward the fourth side surface 5D side, and is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the peripheral region 9 is provided on the periphery of the chip 2 so as to collectively surround the multiple active regions 6.
  • the peripheral region 9 is provided in a ring shape (a square ring shape in this embodiment) extending along the periphery (first to fourth side faces 5A to 5D) of the chip 2.
  • the peripheral region 9 is connected to the pad region 10 on one side (the third side face 5C side) of the first main surface 3, and is connected to the street region 11 on the other side (the fourth side face 5D side) of the first main surface 3.
  • the semiconductor device 1A includes an n-type (first conductivity type) drift region 12 formed inside the chip 2.
  • the drift region 12 is formed throughout the entire interior of the chip 2.
  • the chip 2 is made of an n-type semiconductor substrate (n-type semiconductor chip), and the drift region 12 is formed using the n-type chip 2.
  • the semiconductor device 1A includes an n-type buffer region 13 formed in a surface layer of the second main surface 4.
  • the buffer region 13 is formed in a layer extending along the second main surface 4 over the entire area of the second main surface 4.
  • the buffer region 13 has a higher n-type impurity concentration than the drift region 12.
  • the presence or absence of the buffer region 13 is optional, and a configuration without the buffer region 13 may be adopted.
  • the semiconductor device 1A includes a p-type (second conductivity type) collector region 14 formed in a surface layer portion of the second main surface 4.
  • the collector region 14 is formed in a surface layer portion on the second main surface 4 side of the buffer region 13.
  • the collector region 14 is formed in a layer shape extending along the second main surface 4 over the entire area of the second main surface 4.
  • the collector region 14 is exposed from the second main surface 4 and parts of the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1A includes a plurality of trench isolation structures 15 formed on the first main surface 3 so as to separate a plurality of active regions 6.
  • a gate potential is applied to the plurality of trench isolation structures 15.
  • the trench isolation structures 15 may also be referred to as “trench gate isolation structures” or “trench gate connection structures.”
  • the plurality of trench isolation structures 15 include a first trench isolation structure 15A on the first active region 6A side and a second trench isolation structure 15B on the second active region 6B side.
  • the first trench isolation structure 15A surrounds the first active region 6A and separates the first active region 6A from the boundary region 8 and the outer peripheral region 9.
  • the first trench isolation structure 15A is formed in a polygonal ring shape having four sides parallel to the periphery of the chip 2 in a plan view.
  • the first trench isolation structure 15A has a bent portion that separates the pad region 10 and street region 11 of the boundary region 8 in a plan view.
  • the second trench isolation structure 15B surrounds the second active region 6B and separates the second active region 6B from the boundary region 8 and the outer peripheral region 9.
  • the second trench isolation structure 15B is formed in a polygonal ring shape having four sides parallel to the periphery of the chip 2 in a plan view.
  • the second trench isolation structure 15B has a bent portion that separates the pad region 10 and street region 11 of the boundary region 8 in a plan view.
  • the trench isolation structure 15 preferably has a width less than the width of the street region 11.
  • the width of the trench isolation structure 15 is the width in a direction perpendicular to the direction in which the trench isolation structure 15 extends.
  • the width of the trench isolation structure 15 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the trench isolation structure 15 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the width of the trench isolation structure 15 is preferably 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the trench isolation structure 15 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the trench isolation structure 15 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the trench isolation structure 15 includes an isolation trench 16, an isolation insulating film 17, and an isolation buried electrode 18.
  • the isolation trench 16 is formed in the first main surface 3 and defines the wall surface of the trench isolation structure 15.
  • the isolation insulating film 17 covers the wall surface of the isolation trench 16 in a film-like manner.
  • the isolation insulating film 17 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the isolation insulating film 17 preferably has a single-layer structure made of a single insulating film. It is particularly preferable that the isolation insulating film 17 includes a silicon oxide film made of an oxide of the chip 2.
  • the isolation buried electrode 18 is buried in the isolation trench 16 with the isolation insulating film 17 in between.
  • the isolation buried electrode 18 may include conductive polysilicon. A gate potential is applied to the isolation buried electrode 18.
  • the semiconductor device 1A includes an IGBT structure Tr (transistor structure) formed in each active region 6.
  • the IGBT structure Tr is not formed in the inactive region 7. Since the configuration on the second active region 6B side (the configuration of the IGBT structure Tr) is substantially the same as the configuration on the first active region 6A side (the configuration of the IGBT structure Tr), the configuration on the first active region 6A side will be described below.
  • the configuration on the second active region 6B side is linearly symmetrical to the configuration on the first active region 6A side across the boundary region 8.
  • the description of the structure on the second active region 6B side is omitted, as the description of the structure on the first active region 6A side applies.
  • the semiconductor device 1A includes an n-type first medium concentration region 19 as a carrier accumulation region formed in the surface layer of the first main surface 3 in the first active region 6A.
  • the first medium concentration region 19 is formed in the surface layer of the drift region 12 on the first main surface 3 side.
  • the first medium concentration region 19 extends in a layer shape along the first main surface 3 and is connected to the inner peripheral wall of the trench isolation structure 15.
  • the first medium concentration region 19 is formed shallower than the trench isolation structure 15 and has a bottom located on the first main surface 3 side of the bottom wall of the trench isolation structure 15.
  • the bottom of the first medium concentration region 19 is preferably located on the first main surface 3 side of the intermediate depth range of the trench isolation structure 15.
  • the thickness of the first medium concentration region 19 may be about 2 ⁇ m.
  • the first intermediate concentration region 19 has a higher n-type impurity concentration than the drift region 12.
  • the drift region 12 may be referred to as the "first drift region,” and the first intermediate concentration region 19 may be referred to as the "second drift region.”
  • the first intermediate concentration region 19 is formed to reduce the apparent resistivity of the drift region 12 and reduce conduction losses by accumulating holes from the p-type collector region 14.
  • the n-type impurity concentration of drift region 12 gradually decreases from the surface of drift region 12 on the first main surface 3 side toward the surface of drift region 12 on the second main surface 4 side.
  • the n-type impurity concentration of drift region 12 is preferably, for example, 1.0 ⁇ 10 13 cm -3 or more and 1.0 ⁇ 10 15 cm -3 or less.
  • the n-type impurity concentration of first intermediate concentration region 19 is preferably, for example, 1.0 ⁇ 10 15 cm -3 or more.
  • the n-type impurity concentration of first intermediate concentration region 19 may be, for example, 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 17 cm -3 or less.
  • the semiconductor device 1A includes a p-type channel region 20 formed in the surface layer of the first main surface 3 in the first active region 6A.
  • the channel region 20 may be referred to as a "body region” or a "base region”.
  • the channel region 20 is formed in the surface layer of the first intermediate concentration region 19 on the first main surface 3 side.
  • the channel region 20 extends in a layered manner along the first main surface 3 and is connected to the inner peripheral wall of the trench isolation structure 15.
  • the channel region 20 is formed shallower than the trench isolation structure 15 and has a bottom located on the first main surface 3 side of the bottom wall of the trench isolation structure 15. It is preferable that the bottom of the channel region 20 is located on the first main surface 3 side of the intermediate depth range of the trench isolation structure 15.
  • the thickness of the channel region 20 may be about 1 ⁇ m.
  • the semiconductor device 1A includes a plurality of first trench structures 21 formed on the first main surface 3 in the first active region 6A.
  • a gate potential is applied to the plurality of first trench structures 21.
  • the first trench structures 21 may be referred to as "trench gate structures.”
  • the plurality of first trench structures 21 penetrate the channel region 20 to reach the drift region 12.
  • the plurality of first trench structures 21 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. In other words, the plurality of first trench structures 21 are arranged in a stripe shape extending in the second direction Y.
  • Each first trench structure 21 has one end on the boundary region 8 side and the other end on the outer periphery region 9 side in the longitudinal direction (second direction Y).
  • One end and the other end of the multiple first trench structures 21 are mechanically and electrically connected to the trench isolation structure 15.
  • the multiple first trench structures 21, together with the trench isolation structure 15, form a ladder-shaped trench structure.
  • the connection portion between the first trench structure 21 and the trench isolation structure 15 may be considered as part of the trench isolation structure 15 and/or part of the first trench structure 21.
  • the spacing between the multiple first trench structures 21 is preferably less than the width of the street region 11.
  • the width of the first trench structure 21 is preferably less than the width of the street region 11.
  • the width of the first trench structure 21 is the width in a direction perpendicular to the direction in which the first trench structure 21 extends.
  • the width of the first trench structure 21 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench structure 21 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the width of the first trench structure 21 is 0.4 ⁇ m or more and 0.7 ⁇ m or less. It is preferable that the width of the first trench structure 21 is approximately equal to the width of the trench isolation structure 15.
  • the first trench structure 21 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. It is preferable that the depth of the first trench structure 21 is 4 ⁇ m or more and 10 ⁇ m or less. It is preferable that the depth of the first trench structure 21 is approximately equal to the depth of the trench isolation structure 15.
  • the first trench structure 21 includes a first trench 22, a first insulating film 23, and a first buried electrode 24.
  • the first trench 22 is formed in the first main surface 3 and defines the wall surface of the first trench structure 21.
  • the first trench 22 communicates with the isolation trench 16 at both ends in the second direction Y.
  • the sidewall of the first trench 22 communicates with the sidewall of the isolation trench 16, and the bottom wall of the first trench 22 communicates with the bottom wall of the isolation trench 16.
  • the first insulating film 23 covers the wall surface of the first trench 22 in a film-like manner.
  • the first insulating film 23 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the first insulating film 23 has a single-layer structure consisting of a single insulating film.
  • the first insulating film 23 includes a silicon oxide film made of an oxide of the chip 2.
  • the first insulating film 23 is made of the same insulating film as the isolation insulating film 17.
  • the first insulating film 23 is connected to the isolation insulating film 17 at the communicating portion between the isolation trench 16 and the first trench 22.
  • the first buried electrode 24 is buried in the first trench 22 with the first insulating film 23 sandwiched therebetween.
  • the first buried electrode 24 may contain conductive polysilicon.
  • a gate potential is applied to the first buried electrode 24.
  • the first buried electrode 24 is mechanically and electrically connected to the isolated buried electrode 18 at the communicating portion between the isolation trench 16 and the first trench 22.
  • the semiconductor device 1A includes a plurality of second trench structures 25 formed in the regions between adjacent first trench structures 21 in the first main surface 3 of the first active region 6A.
  • the second trench structures 25 may be referred to as "emitter trench structures.”
  • Each second trench structure 25 is formed at a distance from the plurality of first trench structures 21 in the first direction X in a plan view, and is formed in a square ring shape extending in the second direction Y.
  • the width of the second trench structure 25 is preferably less than the width of the street region 11.
  • the width of the second trench structure 25 is the width in a direction perpendicular to the direction in which the second trench structure 25 extends.
  • the width of the second trench structure 25 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the second trench structure 25 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the width of the second trench structure 25 is particularly preferably 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the second trench structure 25 is preferably approximately equal to the width of the first trench structure 21.
  • the second trench structure 25 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the second trench structure 25 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the second trench structure 25 is preferably approximately equal to the depth of the first trench structure 21.
  • the second trench structure 25 includes a second trench 26, a second insulating film 27, and a second buried electrode 28.
  • the second trench 26 is formed in the first main surface 3 and defines the wall surface of the second trench structure 25.
  • the second insulating film 27 covers the wall surface of the second trench 26 in a film-like manner.
  • the second insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the second insulating film 27 has a single-layer structure consisting of a single insulating film. It is particularly preferable that the second insulating film 27 includes a silicon oxide film consisting of an oxide of the chip 2. In this embodiment, the second insulating film 27 is made of the same insulating film as the first insulating film 23.
  • the second buried electrode 28 is buried in the second trench 26 with the second insulating film 27 sandwiched therebetween.
  • the second buried electrode 28 may include conductive polysilicon.
  • An emitter potential is applied to the second buried electrode 28.
  • the semiconductor device 1A includes a plurality of n-type emitter regions 29 formed in a surface layer portion of the channel region 20 in the first active region 6A.
  • the emitter regions 29 are an example of a "first high concentration region” in this disclosure and may be referred to as a "first high concentration region”.
  • the plurality of emitter regions (first high concentration regions) 29 each have a higher n-type impurity concentration than the first intermediate concentration region 19.
  • the plurality of emitter regions 29 are formed on both sides of the plurality of first trench structures 21, respectively.
  • the n-type impurity concentration of the emitter regions 29 is preferably, for example, not less than 1.0 ⁇ 10 19 cm -3 and not more than 1.0 ⁇ 10 21 cm -3 .
  • the multiple emitter regions 29 are each formed in a band shape extending along the multiple first trench structures 21 in a planar view.
  • the multiple emitter regions 29 may be formed at intervals along the multiple first trench structures 21 in a planar view.
  • the multiple emitter regions 29 are formed in the region between the first trench structure 21 and the second trench structure 25 so as to be connected to the first trench structure 21 and the second trench structure 25. It is preferable that the emitter regions 29 are not formed in the region between the trench isolation structure 15 and the outermost second trench structure 25.
  • the semiconductor device 1A includes a plurality of contact holes 30 formed in the first main surface 3 so as to expose the emitter region 29 in the first active region 6A.
  • the contact holes 30 are an example of a "first contact hole” in this disclosure.
  • the plurality of contact holes 30 are formed on both sides of the plurality of first trench structures 21 at intervals from the plurality of first trench structures 21.
  • the plurality of contact holes 30 may each be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the multiple contact holes 30 penetrate the emitter region 29 so as to reach the channel region 20.
  • the multiple contact holes 30 may be spaced away from the bottom of the emitter region 29 toward the first main surface 3 so as not to reach the channel region 20.
  • the multiple contact holes 30 are each formed in a band shape extending along the multiple first trench structures 21 in a plan view. In terms of the longitudinal direction (second direction Y), it is preferable that the multiple contact holes 30 are shorter than the multiple first trench structures 21. It is particularly preferable that the multiple contact holes 30 are shorter than the multiple second trench structures 25.
  • the semiconductor device 1A includes a plurality of p-type channel contact regions 31 formed in a surface layer portion of the channel region 20 of the first active region 6A in a region different from the plurality of emitter regions 29.
  • the plurality of channel contact regions 31 have a higher p-type impurity concentration than the channel region 20.
  • the plurality of channel contact regions 31 are each formed in a band shape extending along the corresponding contact hole 30 in a plan view.
  • the bottoms of the plurality of channel contact regions 31 are each formed in a region between the bottom wall of the corresponding contact hole 30 and the bottom of the channel region 20.
  • the p-type impurity concentration of the channel region 20 is preferably, for example, not less than 1.0 ⁇ 10 16 cm ⁇ 3 and not more than 1.0 ⁇ 10 18 cm ⁇ 3
  • the p-type impurity concentration of the channel contact region 31 is preferably, for example, not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 20 cm ⁇ 3 .
  • the semiconductor device 1A includes a plurality of p-type floating regions 32 formed in regions surrounded by a plurality of second trench structures 25 in the surface layer portion of the first main surface 3 of the first active region 6A.
  • the plurality of floating regions 32 are formed in an electrically floating state.
  • an emitter potential may be applied to the plurality of floating regions 32.
  • the plurality of floating regions 32 have a higher p-type impurity concentration than the channel region 20.
  • Each floating region 32 extends in a layer shape along the first main surface 3 and is connected to the inner peripheral wall of each second trench structure 25. It is preferable that each floating region 32 is formed deeper than the middle part of the depth range of the second trench structure 25. In this embodiment, each floating region 32 is formed deeper than the second trench structure 25 and has a portion that covers the bottom wall of the second trench structure 25.
  • the first active region 6A includes, as an IGBT structure Tr, a channel region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of contact holes 30, a plurality of channel contact regions 31, and a plurality of floating regions 32.
  • the second active region 6B includes, as an IGBT structure Tr, a channel region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of contact holes 30, a plurality of channel contact regions 31, and a plurality of floating regions 32.
  • the semiconductor device 1A includes a p-type boundary well region 40 formed in the surface layer of the first main surface 3 in the boundary region 8.
  • the boundary well region 40 has a higher p-type impurity concentration than the channel region 20.
  • the boundary well region 40 may have a lower p-type impurity concentration than the channel region 20.
  • the boundary well region 40 is formed in a band shape extending in the first direction X along the boundary region 8 in a plan view.
  • the boundary well region 40 is formed in a layer shape extending along the first main surface 3 in the region sandwiched between the first trench isolation structure 15A and the second trench isolation structure 15B, and is exposed from the first main surface 3.
  • the boundary well region 40 is formed in the region sandwiched between the multiple first trench structures 21 on the first active region 6A side and the multiple first trench structures 21 on the second active region 6B side.
  • the boundary well region 40 includes a first boundary well region 40A formed in the pad region 10, and a second boundary well region 40B formed in the street region 11.
  • the first boundary well region 40A has a relatively large region width in the second direction Y.
  • the first boundary well region 40A is formed in a polygonal shape (a square shape in this embodiment) in a plan view. It is preferable that the first boundary well region 40A is formed over the entire pad region 10.
  • the second boundary well region 40B has a width in the second direction Y that is smaller than the width of the first boundary well region 40A, and is pulled out in a strip from the first boundary well region 40A toward the street region 11.
  • the second boundary well region 40B is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the second boundary well region 40B extends in a strip so as to be located on one side (the third side surface 5C side) and the other side (the fourth side surface 5D side) of the straight line that crosses the center of the first main surface 3 in the second direction Y.
  • the boundary well region 40 is preferably formed deeper than the channel region 20. It is particularly preferable that the boundary well region 40 is formed deeper than the multiple trench isolation structures 15 (multiple first trench structures 21). In this embodiment, the boundary well region 40 has a width in the second direction Y that is greater than the width of the boundary region 8, and is pulled out from the boundary region 8 into the multiple active regions 6.
  • the boundary well region 40 is connected to multiple trench isolation structures 15 adjacent in the second direction Y.
  • the boundary well region 40 has a portion that covers the bottom walls of the multiple trench isolation structures 15.
  • the boundary well region 40 has a portion that crosses the multiple trench isolation structures 15 and covers the bottom walls of the multiple first trench structures 21.
  • the boundary well region 40 covers the sidewalls of the trench isolation structure 15 and the sidewalls of the trench structures in the active regions 6, and is connected to each channel region 20 in the surface portion of the first main surface 3.
  • the depth of the boundary well region 40 may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the boundary well region 40 is preferably 5 ⁇ m or more and 10 ⁇ m or less.
  • the semiconductor device 1A includes a p-type peripheral well region 41 formed in the surface layer of the first main surface 3 in the peripheral region 9.
  • the peripheral well region 41 has a higher p-type impurity concentration than the channel region 20.
  • the peripheral well region 41 may have a lower p-type impurity concentration than the channel region 20. It is preferable that the p-type impurity concentration of the peripheral well region 41 is approximately equal to the p-type impurity concentration of the boundary well region 40.
  • the peripheral well region 41 is formed in a layer extending along the first main surface 3 and is exposed from the first main surface 3.
  • the peripheral well region 41 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the peripheral well region 41 is formed in a band shape extending along the multiple active regions 6 in a planar view.
  • the peripheral well region 41 is formed in a ring shape (a square ring in this embodiment) that collectively surrounds the multiple active regions 6 in a planar view.
  • the peripheral well region 41 is preferably formed deeper than the channel region 20. It is particularly preferable that the peripheral well region 41 is formed deeper than the multiple trench isolation structures 15 (multiple first trench structures 21). The peripheral well region 41 preferably has a depth approximately equal to that of the boundary well region 40.
  • the peripheral well region 41 is connected to the multiple trench isolation structures 15.
  • the peripheral well region 41 has a portion that covers the bottom walls of the multiple trench isolation structures 15.
  • the peripheral well region 41 is pulled out from the peripheral region 9 into the multiple active regions 6.
  • the peripheral well region 41 has a portion that crosses the multiple trench isolation structures 15 and covers the bottom walls of the multiple first trench structures 21.
  • the peripheral well region 41 covers the sidewalls of the trench isolation structure 15 and the sidewalls of the multiple first trench structures 21 in each active region 6, and is connected to multiple channel regions 20 in the surface portion of the first main surface 3.
  • the peripheral well region 41 is connected to the boundary well region 40 at the connection portion of the boundary region 8 and the peripheral region 9. In other words, the peripheral well region 41, together with the boundary well region 40, defines multiple active regions 6.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) p-type field region 42 formed in the surface layer of the first main surface 3 in the peripheral region 9.
  • the number of field regions 42 is arbitrary and may be 1 to 20 (typically 3 to 10).
  • the multiple field regions 42 may have a higher p-type impurity concentration than the channel region 20.
  • the multiple field regions 42 may have a higher p-type impurity concentration than the peripheral well region 41.
  • the multiple field regions 42 may have a lower p-type impurity concentration than the peripheral well region 41.
  • the multiple field regions 42 may have a p-type impurity concentration approximately equal to that of the peripheral well region 41.
  • the multiple field regions 42 are formed in an electrically floating state.
  • the multiple field regions 42 are formed in the region between the periphery of the chip 2 and the peripheral well region 41, spaced apart from the periphery of the chip 2 and the peripheral well region 41.
  • the multiple field regions 42 are formed in a band shape extending along the peripheral well region 41 in a plan view.
  • the multiple field regions 42 are formed in a ring shape (square ring shape) surrounding the peripheral well region 41 in a plan view.
  • the multiple field regions 42 are preferably formed deeper than the channel region 20.
  • the multiple field regions 42 may be formed to a depth approximately equal to that of the peripheral well region 41.
  • the multiple field regions 42 may be formed shallower than the peripheral well region 41.
  • the multiple field regions 42 may be formed to a constant depth.
  • the spacing between the multiple field regions 42 may gradually increase toward the peripheral edge of the chip 2.
  • Each of the multiple field regions 42 has a width smaller than the width of the peripheral well region 41.
  • the outermost field region 42 of the multiple field regions 42 may be formed wider than the other field regions 42.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) p-type field contact region 111 formed in the surface layer portion on the first main surface 3 side of each field region 42.
  • two field contact regions 111 are formed for one field region 42.
  • the field contact region 111 has the same p-type impurity concentration as the channel contact region 31.
  • Such a field contact region 111 can be formed simultaneously with the channel contact region 31, for example, in the process of forming the channel contact region 31.
  • the semiconductor device 1A includes an n-type second medium concentration region 121 formed in the surface layer of the first main surface 3 at a distance from the multiple field regions 42 toward the periphery of the chip 2 in the outer periphery region 9.
  • the second medium concentration region 121 has a higher n-type impurity concentration than the drift region 12.
  • the second medium concentration region 121 has the same n-type impurity concentration as the first medium concentration region 19 serving as a carrier accumulation region.
  • the second medium concentration region 121 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the second medium concentration region 121 is formed in a ring shape (quadratic ring shape) surrounding a plurality of field regions 42 in a plan view.
  • the second medium concentration region 121 may be exposed from the first to fourth side faces 5A to 5D.
  • the second medium concentration region 121 is formed in an electrically floating state.
  • the depth position of the bottom surface of the second medium concentration region 121 is equal to the depth position of the bottom surface of the first medium concentration region 19.
  • Such a second medium concentration region 121 can be formed simultaneously with the first medium concentration region 19, for example, in the process of forming the first medium concentration region 19.
  • the semiconductor device 1A includes an n-type second high concentration region 43 as a channel stop region formed in the surface layer portion on the first main surface 3 side of the second medium concentration region 121.
  • the surface of the second high concentration region 43 on the second main surface 4 side is covered by the second medium concentration region 121.
  • the second high concentration region 43 is a surface layer portion on the first main surface 3 side, and is disposed on the first main surface 3 side with respect to the second medium concentration region 121.
  • the second high concentration region 43 has a higher n-type impurity concentration than the second medium concentration region 121.
  • the second high concentration region 43 has the same n-type impurity concentration as the emitter region (first high concentration region) 29.
  • Such a second high concentration region 43 can be formed simultaneously with the emitter region 29, for example, in the process of forming the emitter region 29.
  • the second high concentration region 43 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the second high concentration region 43 is formed in a ring shape (quadratic ring shape) surrounding the multiple field regions 42 in a plan view.
  • the second high concentration region 43 may be exposed from the first to fourth side faces 5A to 5D.
  • the inner peripheral edge of the bottom surface of the second medium concentration region 121 is covered by the second high concentration region 43.
  • the inner peripheral edge of the second medium concentration region 121 is located closer to the field region 42 than the inner peripheral edge of the second high concentration region 43.
  • the second high concentration region 43 is formed in an electrically floating state.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) p-type channel stop contact region 122 formed in a region different from the second high concentration region 43 in the surface layer portion of the second medium concentration region 121 on the first main surface 3 side.
  • the channel stop contact region 122 is formed in the surface layer portion of the second medium concentration region 121 on the second high concentration region 43 side.
  • a part of the channel stop contact region 122 may be formed in the second high concentration region 43.
  • the channel stop contact region 122 may be formed at the boundary between the second high concentration region 43 and the second medium concentration region 121, spanning them.
  • the bottom surface of the channel stop contact region 122 is covered by the second medium concentration region 121.
  • two channel stop contact regions 122 are formed.
  • the channel stop contact region 122 has the same p-type impurity concentration as the channel contact region 31.
  • Such a channel stop contact region 122 can be formed simultaneously with the channel contact region 31, for example, in the process of forming the channel contact region 31.
  • the semiconductor device 1A includes a main surface insulating film 45 that selectively covers the first main surface 3.
  • the main surface insulating film 45 selectively covers the first main surface 3 in the active region 6, the boundary region 8, and the peripheral region 9.
  • the main surface insulating film 45 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the main surface insulating film 45 preferably has a single-layer structure made of a single insulating film. It is particularly preferable that the main surface insulating film 45 includes a silicon oxide film made of an oxide of the chip 2. In this embodiment, the main surface insulating film 45 is made of the same insulating film as the first insulating film 23 (isolation insulating film 17). The main surface insulating film 45 covers the first main surface 3 so as to expose the trench isolation structure 15, the first trench structure 21, and the second trench structure 25.
  • the main surface insulating film 45 is connected to the isolation insulating film 17, the first insulating film 23, and the second insulating film 27, and exposes the isolation buried electrode 18, the first buried electrode 24, and the second buried electrode 28.
  • the main surface insulating film 45 selectively covers the boundary well region 40, the peripheral well region 41, the field region 42, the second high concentration region 43, and the second medium concentration region 121 in the boundary region 8 and the peripheral region 9.
  • the semiconductor device 1A includes a field insulating film 46 that selectively covers the first main surface 3 in the peripheral region 9.
  • the main surface insulating film 45 and the field insulating film 46 are examples of a "surface insulating film" in this disclosure.
  • the field insulating film 46 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the field insulating film 46 is thicker than the main surface insulating film 45.
  • the field insulating film 46 includes a first field insulating film 131, a plurality of second field insulating films 132, and a third field insulating film 133.
  • the first field insulating film 131 is formed on the first main surface 33, straddling the outer peripheral edge of the peripheral well region 41 and the inner peripheral edge of the innermost field region 42.
  • the first field insulating film 131 is formed in a ring shape extending along the peripheral well region 41.
  • the second field insulating film 132 is formed on the first main surface 33, straddling the outer peripheral edge of the inner field region 42 of two adjacent field regions 42 and the inner peripheral edge of the outer field region 42.
  • Each second field insulating film 132 is formed in a ring shape extending along the inner field region 42 of the corresponding two field regions 42.
  • the third field insulating film 133 is formed on the first main surface 33 so as to cover the region from a position close to the outer peripheral edge of the outermost field region 42 to the vicinity of the second medium concentration region 121.
  • the third field insulating film 133 is formed at a distance from the second medium concentration region 121 towards the outermost field region 42.
  • the third field insulating film 133 is formed in a ring shape extending along the outermost field region 42.
  • the inner edge of the first field insulating film 131 is connected to the outer edge of the main surface insulating film 45 on the outer periphery well region 41.
  • the outer edge of the first field insulating film 131 is connected to the inner edge of the main surface insulating film 45 that covers the middle part of the width of the innermost field region 42.
  • the inner edge of the second field insulating film 132 that spans two adjacent field regions 42 is connected to the outer edge of the main surface insulating film 45 that covers the middle part of the width of the inner field region 42, and the outer edge of the second field insulating film 132 is connected to the inner edge of the main surface insulating film 45 that covers the middle part of the width of the outer field region 42.
  • the inner edge of the third field insulating film 133 is connected to the outer edge of the main surface insulating film 45 that covers the middle part of the width of the outermost field region 42.
  • the outer edge of the third field insulating film 133 is connected to the inner edge of the main surface insulating film 45 that is formed closer to the periphery of the chip 2.
  • the semiconductor device 1A includes a plurality of emitter electrode films 47 arranged on the first main surface 3 so as to cover the plurality of second trench structures 25 in the active region 6.
  • the plurality of emitter electrode films 47 are arranged on the main surface insulating film 45.
  • the plurality of emitter electrode films 47 may include conductive polysilicon.
  • the multiple emitter electrode films 47 cover both ends of the multiple second trench structures 25 in the second direction Y.
  • the multiple emitter electrode films 47 are formed in a band shape extending in the second direction Y in the region between the corresponding second trench structures 25 and trench isolation structures 15.
  • the multiple emitter electrode films 47 are formed at intervals from the trench isolation structures 15 toward the second trench structures 25.
  • the multiple emitter electrode films 47 face the channel region 20 with the main surface insulating film 45 in between.
  • the multiple emitter electrode films 47 are each formed integrally with the second buried electrodes 28 of the multiple second trench structures 25.
  • the multiple emitter electrode films 47 are each made up of a portion of the second buried electrode 28 that is pulled out in a film-like form onto the first main surface 3 (main surface insulating film 45).
  • the multiple emitter electrode films 47 may also be formed separately from the second buried electrodes 28.
  • FIG. 11 is an enlarged plan view showing the pad region 10.
  • FIG. 12 is an enlarged plan view showing the gate resistance structure 50 shown in FIG. 11.
  • FIG. 13 is an enlarged plan view showing the inner part of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 14 is an enlarged plan view showing one end of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 15 is an enlarged plan view showing the other end of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 13.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 13.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 13.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG. 13.
  • FIG. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 14.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG. 15.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII in FIG. 12.
  • FIG. 23 is a plan view showing the layout of the resistance film 60, gate electrode film 64, and gate wiring film 65.
  • FIG. 24 is an electrical circuit diagram showing the gate resistance structure 50, gate terminal electrode 90, and gate wiring electrode 93.
  • the semiconductor device 1A includes a gate resistance structure 50 formed in the pad region 10.
  • the gate resistance structure 50 constitutes a gate resistance RG for the gate of the IGBT (first trench structure 21 of the IGBT structure Tr).
  • the gate resistance structure 50 includes a plurality of trench resistance structures 51 formed on the first main surface 3 in the pad region 10. A gate potential is applied to the plurality of trench resistance structures 51, but the plurality of trench resistance structures 51 do not contribute to channel control.
  • the multiple gate resistance structures 50 form a first trench group 52 and a second trench group 53.
  • the first trench group 52 includes multiple first trench resistance structures 51A that form part of the multiple trench resistance structures 51, and is provided on one side in the second direction Y (the first side surface 5A side).
  • the number of first trench resistance structures 51A is arbitrary and is adjusted based on the resistance value to be achieved.
  • the first trench group 52 may include 2 to 100 first trench resistance structures 51A.
  • the number of first trench resistance structures 51A is preferably 50 or less.
  • the number of first trench resistance structures 51A may be 25 or less.
  • the number of first trench resistance structures 51A is preferably 5 or more.
  • the gate resistance structure 50 may include a single first trench resistance structure 51A instead of the first trench group 52.
  • the first trench group 52 is provided in a region on one side (first side surface 5A) in the second direction Y of a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the first trench group 52 is preferably arranged in the pad region 10 so as to be biased toward the active region 6 (street region 11) rather than the peripheral region 9.
  • the first trench group 52 is arranged at intervals from the center of the pad region 10 toward the active region 6 (street region 11).
  • the multiple first trench resistance structures 51A are formed on the first main surface 3 at intervals from the multiple trench isolation structures 15 (multiple first trench structures 21).
  • the multiple first trench resistance structures 51A are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. In other words, the multiple first trench resistance structures 51A are arranged in a stripe shape extending in the second direction Y.
  • the multiple first trench resistance structures 51A have one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the multiple first trench resistance structures 51A are formed at intervals from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A), and face the drift region 12 across a portion of the boundary well region 40. In other words, the multiple first trench resistance structures 51A do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the spacing between the multiple first trench resistance structures 51A is preferably less than the width of the street region 11.
  • the spacing between the multiple first trench resistance structures 51A is preferably approximately equal to the spacing between the first trench structure 21 and the second trench structure 25.
  • the spacing between the multiple first trench resistance structures 51A may be smaller than the spacing between the first trench structure 21 and the second trench structure 25.
  • the spacing between the multiple first trench resistance structures 51A may be larger than the spacing between the first trench structure 21 and the second trench structure 25.
  • the width of the first trench resistance structure 51A is preferably less than the width of the street region 11.
  • the width of the first trench resistance structure 51A is a width in a direction perpendicular to the direction in which the first trench resistance structure 51A extends.
  • the width of the first trench resistance structure 51A may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench resistance structure 51A is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the first trench resistance structure 51A is 0.4 ⁇ m or more and 0.7 ⁇ m or less. It is preferable that the width of the first trench resistance structure 51A is approximately equal to the width of the first trench structure 21.
  • the first trench resistance structure 51A may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. It is preferable that the depth of the first trench resistance structure 51A is 4 ⁇ m or more and 10 ⁇ m or less. It is preferable that the depth of the first trench resistance structure 51A is approximately equal to the depth of the first trench structure 21.
  • the second trench group 53 includes a plurality of second trench resistance structures 51B that form part of the plurality of trench resistance structures 51, and are spaced apart from the first trench group 52 on the other side in the second direction Y (the second side surface 5B side).
  • the number of second trench resistance structures 51B is arbitrary and is adjusted based on the resistance value to be achieved. For example, when a resistance value approximately equal to the resistance value on the first trench group 52 side is to be realized, the second trench group 53 may include the same number of second trench resistance structures 51B as the number of first trench resistance structures 51A.
  • the second trench group 53 may include a number of second trench resistance structures 51B different from the number of first trench resistance structures 51A.
  • the number of second trench resistance structures 51B may be less than the number of first trench resistance structures 51A.
  • the number of second trench resistance structures 51B may be greater than the number of first trench resistance structures 51A.
  • the second trench group 53 may include 2 to 100 second trench resistance structures 51B.
  • the number of second trench resistance structures 51B is preferably 50 or less.
  • the number of second trench resistance structures 51B may be 25 or less.
  • the number of second trench resistance structures 51B is preferably 5 or more.
  • the semiconductor device 1A may include a single second trench resistance structure 51B instead of the second trench group 53.
  • the second trench group 53 is provided in a region on the other side in the second direction Y (second side surface 5B) of a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the second trench group 53 faces the first trench group 52 in the second direction Y.
  • the second trench group 53 is preferably arranged so as to be biased toward the active region 6 side (street region 11 side) rather than the outer periphery region 9 in the pad region 10.
  • the second trench group 53 is arranged at intervals from the center of the pad region 10 toward the active region 6 side (street region 11 side).
  • the second trench resistance structures 51B are formed on the first main surface 3 at intervals from the trench isolation structures 15 (the first trench structures 21).
  • the second trench resistance structures 51B are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
  • the multiple second trench resistance structures 51B are arranged in a stripe pattern extending in the second direction Y.
  • the multiple second trench resistance structures 51B each face the multiple first trench resistance structures 51A in a one-to-one correspondence in the second direction Y.
  • the multiple second trench resistance structures 51B are each arranged in the same straight line as the multiple first trench resistance structures 51A.
  • the multiple second trench resistance structures 51B each have one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the second trench resistance structures 51B are formed at intervals from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A), and face the drift region 12 across a portion of the boundary well region 40. In other words, the second trench resistance structures 51B do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the spacing between the multiple second trench resistance structures 51B is preferably less than the width of the street region 11.
  • the spacing between the multiple second trench resistance structures 51B is preferably approximately equal to the spacing between adjacent first trench structures 21 and second trench structures 25.
  • the spacing between the multiple second trench resistance structures 51B may be smaller than the spacing between the first trench structures 21 and second trench structures 25.
  • the spacing between the multiple second trench resistance structures 51B may be larger than the spacing between the first trench structures 21 and second trench structures 25.
  • the spacing between the multiple second trench resistance structures 51B may be smaller than the spacing between the multiple first trench resistance structures 51A.
  • the spacing between the multiple second trench resistance structures 51B may be larger than the spacing between the multiple first trench resistance structures 51A. It is preferable that the spacing between the multiple second trench resistance structures 51B is approximately equal to the spacing between the multiple first trench resistance structures 51A.
  • the width of the second trench resistance structure 51B is preferably less than the width of the street region 11.
  • the width of the second trench resistance structure 51B is the width in a direction perpendicular to the direction in which the second trench resistance structure 51B extends.
  • the width of the second trench resistance structure 51B may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the second trench resistance structure 51B is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the second trench resistance structure 51B is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the second trench resistance structure 51B is preferably approximately equal to the width of the first trench resistance structure 51A.
  • the second trench resistance structure 51B has a length in the second direction Y that is approximately equal to the length of the first trench resistance structure 51A.
  • the second trench resistance structure 51B may be longer than the first trench resistance structure 51A in the second direction Y.
  • the second trench resistance structure 51B may be shorter than the first trench resistance structure 51A in the second direction Y. The length of the first trench resistance structure 51A and the length of the second trench resistance structure 51B are adjusted according to the resistance value to be achieved.
  • the second trench resistance structure 51B may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably approximately equal to the depth of the first trench resistance structure 51A (first trench structure 21).
  • the trench resistance structure 51 includes a resistive trench 54, a resistive insulating film 55, and a resistive buried electrode 56.
  • the resistive trench 54 is formed in the first main surface 3, and defines the wall surface of the trench resistance structure 51.
  • the resistive insulating film 55 covers the wall surface of the resistive trench 54 in the form of a film.
  • the resistive insulating film 55 is connected to the main surface insulating film 45 on the first main surface 3.
  • the resistive insulating film 55 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the resistive insulating film 55 has a single-layer structure made of a single insulating film. It is particularly preferable that the resistive insulating film 55 includes a silicon oxide film made of an oxide of the chip 2.
  • the resistor-buried electrode 56 is buried in the resistor trench 54 with a resistor insulating film 55 sandwiched therebetween.
  • the resistor-buried electrode 56 may contain conductive polysilicon. A gate potential is applied to the resistor-buried electrode 56.
  • the gate resistor structure 50 includes a space region 57 defined in the pad region 10 between the first trench group 52 and the second trench group 53.
  • the space region 57 is formed by a flat portion of the first main surface 3 in the region between the other ends of the multiple first trench resistor structures 51A and one ends of the multiple second trench resistor structures 51B.
  • the space region 57 is partitioned into a rectangular shape in a plan view.
  • the space region 57 exposes the boundary well region 40 from the first main surface 3.
  • the space region 57 is formed on a straight line that crosses the center of the first main surface 3 in the first direction X in a plan view, and faces the street region 11 in the first direction X.
  • the space region 57 has a space width along the second direction Y.
  • the space width is larger than the width in the first direction X of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the space width is larger than the distance between two first trench resistance structures 51A (second trench resistance structures 51B) adjacent to each other in the first direction X.
  • the space width is preferably larger than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the space width may be smaller than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the space width is preferably smaller than the length in the second direction Y of the first trench group 52 (second trench group 53).
  • the space width may be approximately equal to the width in the second direction Y of the street region 11.
  • the space width may be larger than the width in the second direction Y of the street region 11.
  • the space width may be smaller than the width in the second direction Y of the street region 11.
  • the gate resistor structure 50 includes a resistive film 60 arranged on the first main surface 3 so as to cover the multiple trench resistor structures 51 in the pad region 10. Specifically, the resistive film 60 is arranged on the main surface insulating film 45.
  • the resistive film 60 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of metallic elements and non-metallic elements.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the resistive film 60 includes conductive polysilicon.
  • the thickness of the resistive film 60 is adjusted as appropriate depending on the resistance value to be achieved. It is preferable that the thickness of the resistive film 60 is equal to or less than the depth of the first trench resistance structure 51A (second trench resistance structure 51B). It is particularly preferable that the thickness of the resistive film 60 is less than the depth of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the thickness of the resistive film 60 is preferably 0.5 times or more the width of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the thickness of the resistive film 60 may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the thickness of the resistive film 60 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the thickness of the resistive film 60 may be 0.1 nm or more and 100 nm or less.
  • the resistive film 60 is formed in a band shape extending in the second direction Y, and has a first end 60A on one side in the second direction Y (the first side surface 5A side) and a second end 60B on the other side in the second direction Y (the second side surface 5B side).
  • the resistive film 60 has a width in the first direction X that is greater than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the width of the resistive film 60 may be less than the space width. Of course, the width of the resistive film 60 may be greater than or equal to the space width. It is preferable that the resistive film 60 has a uniform width in the first direction X.
  • the resistive film 60 has a portion located on one side (first side surface 5A side) and a portion located on the other side (second side surface 5B side) in the second direction Y with respect to a line that crosses the center of the first main surface 3 in the first direction X.
  • the resistive film 60 faces the first active region 6A, the second active region 6B, and the street region 11 in the first direction X.
  • the resistive film 60 faces the multiple trench isolation structures 15, the multiple first trench structures 21, and the multiple second trench structures 25 in the first direction X.
  • the resistive film 60 has a first covering portion 61 covering the space region 57, a second covering portion 62 covering the first trench group 52, and a third covering portion 63 covering the second trench group 53.
  • the first covering portion 61 is a portion that covers the first main surface 3 in the area outside the first trench group 52 (plurality of first trench resistance structures 51A) and the second trench group 53 (plurality of second trench resistance structures 51B).
  • the first covering portion 61 is located in the middle between the first end portion 60A and the second end portion 60B, and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the second covering portion 62 forms the first end 60A of the resistive film 60 and covers all of the first trench resistance structures 51A.
  • the second covering portion 62 forms the first end 60A on the outer side (the peripheral edge side of the pad region 10) of one end of the multiple first trench resistance structures 51A.
  • the first end 60A faces the first covering portion 61 across the first trench group 52 in a plan view.
  • the second covering portion 62 is connected to the resistor-embedded electrodes 56 of the multiple first trench resistance structures 51A and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the third covering portion 63 forms the second end portion 60B of the resistive film 60 and covers all the second trench resistance structures 51B.
  • the third covering portion 63 forms the second end portion 60B on the outer side (the peripheral side of the pad region 10) of the other ends of the multiple second trench resistance structures 51B.
  • the second end portion 60B faces the first covering portion 61 across the second trench group 53 in a plan view.
  • the third covering portion 63 is connected to the resistor-embedded electrodes 56 of the multiple second trench resistance structures 51B and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the resistive film 60 is formed integrally with the resistor-buried electrodes 56 of the multiple first trench resistor structures 51A in the second covering portion 62, and is formed integrally with the resistor-buried electrodes 56 of the multiple second trench resistor structures 51B in the third covering portion 63.
  • the resistive film 60 is formed by a portion of the resistor-buried electrode 56 that is extended in the form of a film onto the first main surface 3 (main surface insulating film 45).
  • the resistive film 60 may be formed separately from the resistor-buried electrode 56.
  • the semiconductor device 1A includes a gate electrode film 64 disposed on the first main surface 3 so as to be adjacent to the resistive film 60. Specifically, the gate electrode film 64 is disposed on the main surface insulating film 45.
  • the gate electrode film 64 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of a metallic element and a non-metallic element.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the gate electrode film 64 is preferably formed of the same resistive material as the resistive film 60. In this embodiment, the gate electrode film 64 includes conductive polysilicon. The gate electrode film 64 preferably has a thickness approximately equal to that of the resistive film 60.
  • the gate electrode film 64 is disposed on the main surface insulating film 45 at a distance from the resistive film 60 toward the inner side of the pad region 10 (the third side surface 5C side), and is physically separated from the resistive film 60.
  • the gate electrode film 64 is formed at a distance from the multiple trench isolation structures 15 toward the inner side of the pad region 10 in a plan view.
  • the gate electrode film 64 faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45.
  • the gate electrode film 64 is formed in a polygonal shape (a square shape in this embodiment) in a plan view. In this embodiment, the gate electrode film 64 is formed in a rectangular shape extending in the second direction Y along the resistive film 60.
  • the semiconductor device 1A includes a gate wiring film 65 arranged on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between.
  • the gate wiring film 65 is arranged on the main surface insulating film 45.
  • the gate wiring film 65 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of a metallic element and a non-metallic element.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the gate wiring film 65 is preferably formed of the same resistive material as the resistive film 60. In this embodiment, the gate wiring film 65 includes conductive polysilicon. The gate wiring film 65 preferably has a thickness approximately equal to that of the resistive film 60.
  • the gate wiring film 65 is disposed on the main surface insulating film 45 at a distance from the gate electrode film 64, and is physically separated from the gate electrode film 64.
  • the gate wiring film 65 has a first connection portion connected to the first end 60A of the resistive film 60, and a second connection portion connected to the second end 60B of the resistive film 60.
  • the gate wiring film 65 is electrically connected to the multiple trench resistance structures 51 via the resistive film 60. Specifically, the gate wiring film 65 is electrically connected to the multiple first trench resistance structures 51A between the first covering portion 61 and the second covering portion 62 of the resistive film 60, and is electrically connected to the multiple second trench resistance structures 51B between the second covering portion 62 and the third covering portion 63 of the resistive film 60.
  • the gate wiring film 65 includes a first lower wiring portion 66, a second lower wiring portion 67, and a third lower wiring portion 68.
  • the first lower wiring portion 66 is routed to the pad region 10. Specifically, the first lower wiring portion 66 surrounds the resistive film 60 and the gate electrode film 64 in the pad region 10 from multiple directions (three directions in this embodiment).
  • the first lower wiring portion 66 includes a first lower line portion 69 and multiple second lower line portions 70A, 70B.
  • the first lower line portion 69 is arranged on the street region 11 side of the resistive film 60 in the pad region 10.
  • the first lower line portion 69 is arranged on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 across the resistive film 60 in a plan view.
  • the first lower line portion 69 faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the first lower line portion 69 is formed in a band shape extending in the second direction Y along the resistive film 60.
  • the first lower line portion 69 has a length in the second direction Y that is greater than the length of the resistive film 60 and the length of the gate electrode film 64.
  • the first lower line portion 69 has one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the multiple second lower line portions 70A, 70B include a second lower line portion 70A on one side and a second lower line portion 70B on the other side.
  • the second lower line portion 70A is arranged in a region on one side (first side surface 5A side) of the resistive film 60 and the gate electrode film 64 in the pad region 10 in the second direction Y.
  • the second lower line portion 70B is arranged in a region on the other side (second side surface 5B side) of the resistive film 60 and the gate electrode film 64 in the pad region 10 in the second direction Y.
  • the second lower line portion 70A is formed in a band shape extending in the first direction X, and has one end connected to one end of the first lower line portion 69, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second lower line portion 70A is further connected to the first end 60A of the resistive film 60, and is formed at a distance from the gate electrode film 64.
  • the second lower line portion 70A constitutes a first connection portion for the first end 60A.
  • the second lower line portion 70A faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the second lower line portion 70B is formed in a band shape extending in the first direction X, and has one end connected to the other end of the first lower line portion 69, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the other side second lower line portion 70B is further connected to the second end 60B of the resistive film 60, and is formed at a distance from the gate electrode film 64.
  • the second lower line portion 70B constitutes a second connection portion for the second end portion 60B.
  • the other second lower line portion 70B faces the one second lower line portion 70A across the gate electrode film 64.
  • the other second lower line portion 70B faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the second lower wiring portion 67 is routed to the street region 11. Specifically, the second lower wiring portion 67 is pulled out from the first lower wiring portion 66 to the street region 11. More specifically, the second lower wiring portion 67 is pulled out from the inner portion (the center portion in this embodiment) of the first lower line portion 69 to the street region 11, and is formed in a band shape extending in the first direction X.
  • the second lower wiring portion 67 crosses the center of the chip 2.
  • the second lower wiring portion 67 extends in a band shape so as to be located in an area on one side (the third side surface 5C side) and an area on the other side (the fourth side surface 5D side) of the first direction X with respect to a straight line that crosses the center of the first main surface 3 in the second direction Y.
  • the second lower wiring portion 67 has one end connected to the first lower line portion 69 (the first lower wiring portion 66) on one side of the first direction X, and the other end on the other side of the first direction X.
  • the second lower wiring portion 67 faces the boundary well region 40 (second boundary well region 40B) across the main surface insulating film 45 in the thickness direction.
  • the second lower wiring portion 67 has a width greater than the width of the street region 11 in the second direction Y, and is drawn out from the street region 11 to the multiple active regions 6.
  • the second lower wiring portion 67 covers the multiple trench isolation structures 15 in the multiple active regions 6.
  • the second lower wiring portion 67 also covers the ends of the first trench structures 21 in the active regions 6. As a result, the second lower wiring portion 67 is electrically connected to the isolated buried electrodes 18 and the first buried electrodes 24, and transmits the gate potential to the isolated buried electrodes 18 and the first buried electrodes 24.
  • the second lower wiring portion 67 is integrally formed with the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the second lower wiring portion 67 is composed of a portion of the multiple isolated buried electrodes 18 and a portion of the multiple first buried electrodes 24 that are pulled out in a film-like manner onto the first main surface 3 (main surface insulating film 45).
  • the second lower wiring portion 67 may be formed separately from the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the third lower wiring portion 68 is routed to the outer peripheral region 9. Specifically, the third lower wiring portion 68 is pulled out from the first lower wiring portion 66 to the outer peripheral region 9. More specifically, the third lower wiring portion 68 is pulled out from the other ends of the multiple second lower line portions 70A, 70B to one side (first side surface 5A side) and the other side (second side surface 5B side) of the outer peripheral region 9, and is formed in a band shape extending along the outer peripheral region 9.
  • the third lower wiring portion 68 sandwiches multiple active regions 6.
  • the third lower wiring portion 68 extends along the periphery (first side surfaces 5A-5D) of the chip 2 so as to surround the multiple active regions 6 in a planar view, and is connected to the other end of the second lower wiring portion 67.
  • the third lower wiring portion 68, together with the second lower wiring portion 67 surrounds the multiple active regions 6.
  • the third lower wiring portion 68 faces the inner portion of the peripheral well region 41 across the main surface insulating film 45. Specifically, the third lower wiring portion 68 faces the inner portion of the peripheral well region 41 at a distance inward from the inner and outer edges of the peripheral well region 41 in a plan view.
  • the third lower wiring portion 68 has a plurality of lead-out portions 68a that are led out from the peripheral region 9 to the plurality of active regions 6 in the portion extending along the first side surface 5A.
  • the plurality of lead-out portions 68a cover the first trench isolation structure 15A on the first active region 6A side, and cover the second trench isolation structure 15B on the second active region 6B side.
  • the multiple drawers 68a cover the ends of the multiple first trench structures 21.
  • the third lower wiring portion 68 is electrically connected to the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24 in the first active region 6A, and transmits the gate potential to the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • a single pull-out portion 68a may be formed that extends in a strip along the first trench isolation structure 15A.
  • a single pull-out portion 68a may be formed that extends in a strip along the second trench isolation structure 15B.
  • the third lower wiring portion 68 is integrally formed with the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the third lower wiring portion 68 is composed of a portion of the multiple isolated buried electrodes 18 and a portion of the multiple first buried electrodes 24 that are pulled out in a film-like manner onto the first main surface 3 (main surface insulating film 45).
  • the third lower wiring portion 68 may be formed separately from the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the semiconductor device 1A includes a first slit 71 defined in a region between the resistive film 60 and the gate electrode film 64.
  • the first slit 71 is formed in a band shape extending in the second direction Y in a plan view, and defines the first to third covering portions 61 to 63 of the resistive film 60.
  • the first slit 71 exposes the main surface insulating film 45.
  • the first slit 71 is formed outward from the multiple trench resistance structures 51 in a plan view, and faces the boundary well region 40 (first boundary well region 40A) in the thickness direction. In other words, the first slit 71 does not face the trench resistance structures 51 in the thickness direction.
  • the first slit 71 has a first length in the second direction Y.
  • the first slit 71 is formed narrower than the gate electrode film 64 in the first direction X.
  • the first slit 71 is preferably formed narrower than the resistive film 60 in the first direction X.
  • the first slit 71 is preferably formed narrower than the first trench group 52 in the first direction X.
  • the first slit 71 is preferably formed wider than the trench resistive structure 51 in the first direction X.
  • the width of the first slit 71 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the first slit 71 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the first slit 71 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the semiconductor device 1A includes a second slit 72 defined in a region between the resistive film 60 and the gate wiring film 65.
  • the second slit 72 is defined in a region between the resistive film 60 and the first lower line portion 69.
  • the second slit 72 faces the first slit 71 across the resistive film 60.
  • the second slit 72 is formed in a band shape extending in the second direction Y in a plan view, and divides the first to third covering portions 61 to 63 of the resistive film 60.
  • the second slit 72 extends parallel to the first slit 71, and divides the resistive film 60 together with the first slit 71.
  • the second slit 72 exposes the main surface insulating film 45.
  • the second slits 72 are formed outward from the multiple trench resistance structures 51 in a plan view, and face the boundary well region 40 (first boundary well region 40A) in the thickness direction. In other words, the second slits 72 do not face the trench resistance structures 51 in the thickness direction.
  • the second slits 72 face the first slits 71 in a plan view, sandwiching the multiple first trench resistance structures 51A and the multiple second trench resistance structures 51B between them.
  • the second slit 72 has a second length in the second direction Y.
  • the second length may be different from the first length of the first slit 71. It is preferable that the second length is equal to or less than the first length from the viewpoint of properly connecting the resistive film 60 and the gate wiring film 65. In this embodiment, the second length is less than the first length. Of course, the second length may be approximately equal to the first length. Also, the second length may be greater than the first length.
  • the second slit 72 is formed narrower than the gate electrode film 64 in the first direction X.
  • the second slit 72 is preferably formed narrower than the first lower line portion 69 in the first direction X. It is particularly preferable that the second slit 72 is formed narrower than the resistance film 60 in the first direction X.
  • the second slit 72 is preferably formed narrower than the first trench group 52 in the first direction X.
  • the second slit 72 is preferably formed wider than the trench resistance structure 51.
  • the width of the second slit 72 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second slit 72 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second slit 72 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the second slit 72 may be equal to or greater than the width of the first slit 71.
  • the width of the second slit 72 may be less than the width of the first slit 71.
  • the width of the second slit 72 may be approximately equal to the width of the first slit 71.
  • the semiconductor device 1A includes a plurality of third slits 73 defined in a region between the gate electrode film 64 and the gate wiring film 65.
  • the plurality of third slits 73 are each defined in a region between the gate electrode film 64 and the plurality of second lower line portions 70A, 70B.
  • the multiple third slits 73 are each formed in a band shape extending in the first direction X in a plan view, exposing the main surface insulating film 45.
  • the multiple third slits 73 are connected to the first slits 71, and face each other in the second direction Y with the gate electrode film 64 in between.
  • the multiple third slits 73, together with the first slits 71 partition the gate electrode film 64.
  • the multiple third slits 73, together with the first slits 71 physically and electrically separate the gate electrode film 64 from the gate wiring film 65.
  • the third slit 73 is formed narrower than the gate electrode film 64. It is preferable that the third slit 73 is formed narrower than the second lower line portions 70A, 70B. It is particularly preferable that the third slit 73 is formed narrower than the resistance film 60. It is preferable that the third slit 73 is formed narrower than the first trench group 52 (second trench group 53). It is preferable that the third slit 73 is formed wider than the trench resistance structure 51.
  • the width of the third slit 73 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the third slit 73 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the third slit 73 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the third slit 73 may be equal to or greater than the width of the first slit 71.
  • the width of the third slit 73 may be less than the width of the first slit 71.
  • the width of the third slit 73 may be approximately equal to the width of the first slit 71.
  • the semiconductor device 1A includes an interlayer insulating film 74 that covers the main surface insulating film 45 and the field insulating film 46.
  • the interlayer insulating film 74 is thicker than the main surface insulating film 45.
  • the interlayer insulating film 74 may have a single-layer structure made of a single insulating film, or a layered structure including multiple insulating films.
  • the interlayer insulating film 74 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the interlayer insulating film 74 may have a layered structure including multiple silicon oxide films.
  • the interlayer insulating film 74 may include at least one of an NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film, which are examples of silicon oxide films.
  • the NSG film, PSG film, and BPSG film may be layered in any order.
  • the interlayer insulating film 74 covers the main surface insulating film 45 in the active region 6, the boundary region 8, and the peripheral region 9.
  • the interlayer insulating film 74 covers the trench isolation structures 15, the first trench structures 21, and the second trench structures 25 in the active region 6.
  • the interlayer insulating film 74 covers the field insulating film 46 in the peripheral region 9.
  • the interlayer insulating film 74 covers the trench resistor structures 51 (resistance buried electrodes 56), resistor film 60, gate electrode film 64, and gate wiring film 65 in the pad region 10.
  • the interlayer insulating film 74 covers the boundary well region 40 (first boundary well region 40A) in the pad region 10, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 selectively covers the peripheral well region 41, field region 42, second high concentration region (channel stop region) 43, and second medium concentration region 121, sandwiching the main surface insulating film 45 and field insulating film 46 therebetween.
  • the interlayer insulating film 74 enters the first slit 71 from above the resistive film 60 and the gate electrode film 64, and has a portion that covers the main surface insulating film 45 within the first slit 71.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the first slit 71, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the resistive film 60 and the gate electrode film 64 within the first slit 71.
  • the interlayer insulating film 74 enters the second slit 72 from above the resistive film 60 and the gate wiring film 65 (first lower line portion 69), and has a portion that covers the main surface insulating film 45 within the second slit 72.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the second slit 72, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the resistive film 60 and the gate wiring film 65 (first lower line portion 69) within the second slit 72.
  • the interlayer insulating film 74 enters the third slits 73 from above the gate electrode film 64 and the gate wiring film 65 (second lower line portions 70A, 70B), and has a portion that covers the main surface insulating film 45 within the third slits 73.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the third slits 73, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the gate electrode film 64 and the gate wiring film 65 within the multiple third slits 73.
  • the interlayer insulating film 74 has an insulating main surface 75 extending along the first main surface 3 (main surface insulating film 45).
  • the insulating main surface 75 has a first recess portion 76, a second recess portion 77, and multiple third recess portions 78 in the pad region 10 (see Figures 16 to 22).
  • the first recess portion 76 is formed in a portion that covers the first slit 71.
  • the first recess portion 76 is recessed toward the first slit 71, and is formed in a band shape extending in the second direction Y along the first slit 71 in a plan view.
  • the second recess portion 77 is formed in a portion covering the second slit 72.
  • the second recess portion 77 is recessed toward the second slit 72, and is formed in a band shape extending in the second direction Y along the second slit 72 in a plan view.
  • the multiple third recess portions 78 are each formed in a portion covering the multiple third slits 73.
  • the multiple third recess portions 78 are each recessed toward the corresponding third slit 73, and are each formed in a band shape extending in the first direction X along the corresponding third slit 73 in a plan view.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) first resistor connection electrodes 81 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60.
  • the first resistor connection electrode 81 may be referred to as a "first resistor via electrode.”
  • the first resistor connection electrode 81 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the first resistor connection electrode 81 has a layered structure including a Ti film and a W film.
  • the multiple first resistor connection electrodes 81 are connected to the first covering portion 61 of the resistive film 60. That is, the multiple first resistor connection electrodes 81 are connected to a portion of the resistive film 60 that covers the area outside the multiple trench resistance structures 51. Specifically, the multiple first resistor connection electrodes 81 are connected to a portion of the resistive film 60 that covers the space region 57 between the first trench group 52 (multiple first trench resistance structures 51A) and the second trench group 53 (multiple second trench resistance structures 51B).
  • the multiple first resistor connection electrodes 81 are formed in a region spaced apart in the second direction Y from the multiple trench resistor structures 51 in a planar view, and do not face the multiple trench resistor structures 51 in the first direction X.
  • the multiple first resistor connection electrodes 81 are each formed in a band shape extending in the first direction X in a planar view, and are arranged at intervals in the second direction Y.
  • the multiple first resistor connection electrodes 81 are arranged in stripes extending in the first direction X in a planar view.
  • the multiple first resistor connection electrodes 81 extend in a direction intersecting (orthogonal in this embodiment) the extension direction of the resistive film 60 (multiple trench resistor structures 51). That is, the multiple first resistor connection electrodes 81 intersect (orthogonal) with the current direction of the resistive film 60. This allows the current to be appropriately spread from the multiple first resistor connection electrodes 81 to the resistive film 60. That is, current constriction caused by the layout of the multiple first resistor connection electrodes 81 is suppressed, and undesirable fluctuations (increases) in the resistance value caused by the current constriction are suppressed.
  • the multiple first resistor connection electrodes 81 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple first resistor connection electrodes 81 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the multiple first resistor connection electrodes 81 are formed in a region sandwiched between the first slit 71 and the second slit 72 and spaced apart from the first slit 71 and the second slit 72 in a plan view.
  • the multiple first resistor connection electrodes 81 are formed narrower than the resistive film 60 in the first direction X.
  • the multiple first resistor connection electrodes 81 face one or more first trench resistor structures 51A on one side in the second direction Y (first side surface 5A side), and face one or more second trench resistor structures 51B on the other side in the second direction Y (second side surface 5B side).
  • the multiple first resistor connection electrodes 81 only need to face at least two of the multiple first trench resistance structures 51A in the second direction Y, and do not need to face all of the first trench resistance structures 51A. In this embodiment, the multiple first resistor connection electrodes 81 face some of the multiple first trench resistance structures 51A in the second direction Y. Of course, the multiple first resistor connection electrodes 81 may face all of the first trench resistance structures 51A in the second direction Y.
  • the multiple first resistor connection electrodes 81 only need to face at least two of the multiple second trench resistance structures 51B in the second direction Y, and do not need to face all of the first trench resistance structures 51A. In this embodiment, the multiple first resistor connection electrodes 81 face some of the multiple second trench resistance structures 51B in the second direction Y. Of course, the multiple first resistor connection electrodes 81 may face all of the second trench resistance structures 51B in the second direction Y.
  • the multiple first resistor connection electrodes 81 have a first connection area S1 with respect to the resistive film 60.
  • the first connection area S1 is defined by the total planar area of the multiple first resistor connection electrodes 81.
  • the first connection area S1 is defined by the planar area of the single first resistor connection electrode 81.
  • the first connection area S1 is adjusted according to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) second resistor connection electrodes 82 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a location different from the first resistor connection electrode 81.
  • the second resistor connection electrode 82 may be referred to as a "second resistor via electrode.”
  • the second resistor connection electrode 82 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the second resistor connection electrode 82 has a layered structure including a Ti film and a W film.
  • the multiple second resistor connection electrodes 82 are connected to the second covering portion 62 of the resistive film 60.
  • the multiple second resistor connection electrodes 82 are embedded in the portion of the resistive film 60 that covers the first trench group 52 (the multiple first trench resistor structures 51A).
  • the multiple second resistor connection electrodes 82 form a first gate resistor R1 between the multiple first resistor connection electrodes 81.
  • the first gate resistor R1 is composed of the resistive film 60 and the multiple first trench resistor structures 51A, which are located in the region between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the first gate resistor R1 is adjusted by the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the multiple second resistor connection electrodes 82 are formed in a region facing the multiple first trench resistor structures 51A in the first direction X in a planar view.
  • the multiple second resistor connection electrodes 82 extend in a direction different from the first resistor connection electrodes 81 in a planar view.
  • the multiple second resistor connection electrodes 82 are each formed in a band shape extending in the second direction Y in a planar view, and are arranged at intervals in the first direction X.
  • the multiple second resistor connection electrodes 82 are arranged in stripes extending in the second direction Y in a planar view.
  • the second resistor connection electrodes 82 are each disposed in a region between adjacent first trench resistance structures 51A at a distance from the first trench resistance structures 51A in a plan view. In other words, the second resistor connection electrodes 82 are arranged alternately with the first trench resistance structures 51A in the first direction X.
  • the multiple second resistor connection electrodes 82 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple second resistor connection electrodes 82 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the second resistor connection electrodes 82 only need to be arranged in a portion of the region between the first trench resistance structures 51A, and do not necessarily need to be arranged in the entire region between the first trench resistance structures 51A.
  • the second resistor connection electrodes 82 only need to be arranged in at least one region located on the active region 6 side among the regions between the first trench resistance structures 51A, and do not need to be arranged in at least one region located on the gate electrode film 64 side.
  • At least one of the multiple second resistor connection electrodes 82 faces the multiple first resistor connection electrodes 81 in the second direction Y in a plan view. In this case, it is preferable that at least one of the multiple second resistor connection electrodes 82 located on the gate electrode film 64 side faces the multiple first resistor connection electrodes 81 in the second direction Y.
  • At least one of the multiple second resistor connection electrodes 82 located on the active region 6 side does not have to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • all of the second resistor connection electrodes 82 may be arranged to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • the multiple second resistor connection electrodes 82 have a length in the second direction Y that is less than the length of the multiple first trench resistance structures 51A. It is preferable that the multiple second resistor connection electrodes 82 are arranged in a region on the other end side of the multiple first trench resistance structures 51A with respect to the longitudinal middle portion of the multiple first trench resistance structures 51A.
  • the length of the multiple second resistor connection electrodes 82 is preferably 1/100 or more and 1/2 or less of the length of the multiple first trench resistor structures 51A.
  • the length of the multiple second resistor connection electrodes 82 may be 1/20 or more and 1/4 or less of the length of the multiple first trench resistor structures 51A.
  • the multiple second resistor connection electrodes 82 have a second connection area S2 with respect to the resistive film 60.
  • the second connection area S2 is defined by the total planar area of the multiple second resistor connection electrodes 82.
  • the second connection area S2 is defined by the planar area of the single second resistor connection electrode 82.
  • the second connection area S2 may be approximately equal to the first connection area S1.
  • the second connection area S2 may be greater than the first connection area S1.
  • the second connection area S2 may be less than the first connection area S1.
  • the second connection area S2 is adjusted according to the current ratio I2/I1 (shunt ratio) of the second current I2 flowing through the second resistor connection electrode 82 to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the value of the area ratio S2/S1 of the second connection area S2 to the first connection area S1 is set to be equal to or greater than the value of the current ratio I2/I1.
  • the area ratio S2/S1 is set to be equal to or greater than 1.
  • the area ratio S2/S1 is set to be equal to or greater than 1/2.
  • the area ratio S2/S1 is set to 1/4 or more.
  • the current ratio I2/I1 is approximately 1/2
  • the second connection area S2 is 1/2 or more times the first connection area S1. It is preferable that the second connection area S2 is 2 or less times the first connection area S1.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) third resistor connection electrodes 83 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a location different from the first resistor connection electrode 81 and the second resistor connection electrode 82.
  • the third resistor connection electrode 83 may be referred to as a "third resistor via electrode.”
  • the third resistor connection electrode 83 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the third resistor connection electrode 83 has a layered structure including a Ti film and a W film.
  • the multiple third resistor connection electrodes 83 are connected to the third covering portion 63 of the resistive film 60.
  • the multiple third resistor connection electrodes 83 are embedded in the portion of the resistive film 60 that covers the second trench group 53 (the multiple second trench resistor structures 51B).
  • the third resistor connection electrodes 83 form a second gate resistor R2 between the first resistor connection electrodes 81.
  • the second gate resistor R2 is formed by the resistive film 60 and the second trench resistor structures 51B in the region between the first resistor connection electrodes 81 and the third resistor connection electrodes 83.
  • the resistance value of the second gate resistor R2 is adjusted by the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83.
  • the resistance value of the second gate resistor R2 is approximately equal to the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 is approximately equal to the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be different from the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be different from the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be less than the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be set to be less than the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be greater than the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be set to be greater than the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the multiple third resistor connection electrodes 83 are formed in a region facing the multiple second trench resistor structures 51B in the first direction X in a planar view.
  • the multiple third resistor connection electrodes 83 extend in a direction different from the first resistor connection electrodes 81 in a planar view.
  • the multiple third resistor connection electrodes 83 are each formed in a band shape extending in the second direction Y in a planar view, and are arranged at intervals in the first direction X.
  • the multiple third resistor connection electrodes 83 are arranged in stripes extending in the second direction Y in a planar view.
  • the third resistor connection electrodes 83 are each disposed in a region between adjacent second trench resistance structures 51B at a distance from the second trench resistance structures 51B in a plan view. In other words, the third resistor connection electrodes 83 are arranged alternately with the second trench resistance structures 51B in the first direction X.
  • the multiple third resistor connection electrodes 83 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple third resistor connection electrodes 83 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the multiple third resistor connection electrodes 83 only need to be arranged in a portion of the region between the multiple second trench resistance structures 51B, and do not necessarily need to be arranged in the entire region between the multiple second trench resistance structures 51B.
  • the multiple third resistor connection electrodes 83 only need to be arranged in at least one region located on the active region 6 side of the region between the multiple second trench resistance structures 51B, and do not need to be arranged in at least one region located on the gate electrode film 64 side.
  • At least one of the multiple third resistor connection electrodes 83 faces the multiple first resistor connection electrodes 81 in the second direction Y in a plan view. In this case, it is preferable that at least one of the multiple third resistor connection electrodes 83 located on the gate electrode film 64 side faces the multiple first resistor connection electrodes 81 in the second direction Y.
  • At least one of the multiple third resistor connection electrodes 83 located on the active region 6 side does not have to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • all of the third resistor connection electrodes 83 may be arranged to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • the number of the multiple third resistor connection electrodes 83 is set equal to the number of the multiple second resistor connection electrodes 82, and all of the third resistor connection electrodes 83 face all of the second resistor connection electrodes 82 in a one-to-one correspondence in the second direction Y.
  • the number of the third resistor connection electrodes 83 may be greater than the number of the second resistor connection electrodes 82, or may be less than the number of the second resistor connection electrodes 82.
  • the third resistor connection electrodes 83 have a length in the second direction Y that is less than the length of the second trench resistance structures 51B. It is preferable that the third resistor connection electrodes 83 are arranged in a region on the other end side of the second trench resistance structures 51B with respect to the longitudinal middle portion of the second trench resistance structures 51B.
  • the length of the multiple third resistor connection electrodes 83 is preferably 1/100 or more and 1/2 or less of the length of the multiple second trench resistance structures 51B.
  • the length of the multiple third resistor connection electrodes 83 may be 1/20 or more and 1/4 or less of the length of the multiple second trench resistance structures 51B.
  • the length of the third resistor connection electrode 83 may be approximately equal to the length of the second trench resistance structure 51B.
  • the length of the third resistor connection electrode 83 may be greater than the length of the second trench resistance structure 51B.
  • the length of the third resistor connection electrode 83 may be less than the length of the second trench resistance structure 51B.
  • the multiple third resistor connection electrodes 83 have a third connection area S3 with respect to the resistive film 60.
  • the third connection area S3 is defined by the total planar area of the multiple third resistor connection electrodes 83.
  • the third connection area S3 is defined by the planar area of the single third resistor connection electrode 83.
  • the third connection area S3 is adjusted according to the current ratio I3/I1 (shunt ratio) of the third current I3 flowing through the third resistor connection electrode 83 to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the value of the current ratio I3/I1 of the third connection area S3 to the first connection area S1 is set to be equal to or greater than the value of the current ratio I3/I1.
  • the current ratio I3/I1 is 1, it is preferable that the current ratio I3/I1 is set to be equal to or greater than 1.
  • the current ratio I3/I1 is 1/2, it is preferable that the current ratio I3/I1 is set to be equal to or greater than 1/2.
  • the current ratio I3/I1 is 1/4, it is preferable that the current ratio I3/I1 is set to 1/4 or more.
  • the third connection area S3 is set to 1/2 or more times the first connection area S1. It is preferable that the third connection area S3 is equal to or less than twice the first connection area S1.
  • the third current I3 may be greater than the second current I2 or less than the second current I2.
  • the semiconductor device 1A includes a plurality of gate connection electrodes 84 embedded in the interlayer insulating film 74 so as to be electrically connected to the gate wiring film 65 in the inactive region 7.
  • the gate connection electrodes 84 may be referred to as "gate via electrodes.”
  • the plurality of gate connection electrodes 84 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the plurality of gate connection electrodes 84 has a laminated structure including a Ti film and a W film.
  • the multiple gate connection electrodes 84 include at least one (multiple in this embodiment) first gate connection electrode 84A and at least one (multiple in this embodiment) second gate connection electrode 84B.
  • the multiple first gate connection electrodes 84A are embedded in a portion of the interlayer insulating film 74 that covers the second lower wiring portion 67 in the street region 11, and are electrically connected to the second lower wiring portion 67 (see Figures 7 to 9).
  • the multiple first gate connection electrodes 84A are formed at intervals in the second direction Y and in a band shape extending in the first direction X.
  • the multiple second gate connection electrodes 84B are embedded in the portion of the interlayer insulating film 74 that covers the third lower wiring portion 68 in the peripheral region 9, and are electrically connected to the third lower wiring portion 68 (see Figures 3 to 6).
  • the multiple second gate connection electrodes 84B are formed at intervals from the inner edge side to the outer edge side of the third lower wiring portion 68, and are formed in a band shape extending along the third lower wiring portion 68.
  • the semiconductor device 1A includes a plurality of first emitter connection electrodes 85 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to a plurality of emitter regions 29 in the active region 6.
  • the first emitter connection electrodes 85 may also be referred to as "first emitter via electrodes.”
  • the first emitter connection electrodes 85 are an example of a "first connection electrode" in this disclosure.
  • the multiple first emitter connection electrodes 85 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple first emitter connection electrodes 85 have a layered structure including a Ti film and a W film.
  • the multiple first emitter connection electrodes 85 penetrate the interlayer insulating film 74 and the main surface insulating film 45 and are embedded in the multiple contact holes 30, respectively.
  • the multiple first emitter connection electrodes 85 are each formed in a strip shape extending in the second direction Y along the multiple first trench structures 21 in a plan view. That is, in this embodiment, the multiple first emitter connection electrodes 85 extend in the same direction as the extension direction of the multiple second resistor connection electrodes 82 and the extension direction of the multiple third resistor connection electrodes 83.
  • the multiple first emitter connection electrodes 85 are each electrically connected to the emitter region 29 and the channel contact region 31 in the corresponding contact holes 30.
  • the semiconductor device 1A includes a plurality of second emitter connection electrodes 86 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to a plurality of emitter electrode films 47 in the active region 6.
  • the second emitter connection electrodes 86 may also be referred to as "second emitter via electrodes.”
  • the multiple second emitter connection electrodes 86 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple second emitter connection electrodes 86 have a layered structure including a Ti film and a W film.
  • the multiple second emitter connection electrodes 86 are electrically connected to the second buried electrode 28 via the multiple emitter electrode films 47.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) first well connection electrodes 87 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to the inner edge of the peripheral well region 41.
  • the first well connection electrodes 87 may also be referred to as "first well via electrodes.”
  • the multiple first well connection electrodes 87 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple first well connection electrodes 87 have a layered structure including a Ti film and a W film.
  • the multiple first well connection electrodes 87 are arranged at intervals from the inner edge side to the outer edge side of the peripheral well region 41.
  • the multiple first well connection electrodes 87 are arranged on the inner edge side of the peripheral well region 41 with respect to the widthwise middle portion of the peripheral well region 41, and are electrically connected to a region on the inner edge side of the peripheral well region 41.
  • the multiple first well connection electrodes 87 are arranged in a region between the inner edge of the peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the multiple first well connection electrodes 87 each extend in a strip shape along the inner edge of the peripheral well region 41.
  • the multiple first well connection electrodes 87 each have multiple segment portions 87a in the portion extending in the first direction X (see FIG. 3).
  • the multiple segment portions 87a are each disposed in the region between the multiple draw-out portions 68a of the gate wiring film 65 (third lower wiring portion 68) at a distance from the multiple draw-out portions 68a.
  • the multiple segment portions 87a are omitted.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) second well connection electrodes 88 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to the outer edge of the peripheral well region 41.
  • the second well connection electrodes 88 may be referred to as "second well via electrodes.”
  • the multiple second well connection electrodes 88 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple second well connection electrodes 88 have a layered structure including a Ti film and a W film.
  • the multiple second well connection electrodes 88 are arranged at intervals from the inner edge side to the outer edge side of the peripheral well region 41.
  • the multiple second well connection electrodes 88 are arranged on the outer edge side of the peripheral well region 41 with respect to the widthwise middle part of the peripheral well region 41, and are electrically connected to the region on the outer edge side of the peripheral well region 41.
  • the multiple second well connection electrodes 88 are arranged in the region between the outer edge of the peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the multiple second well connection electrodes 88 each extend in a band shape along the outer edge of the peripheral well region 41.
  • the semiconductor device 1A includes a plurality of field contact holes 112 that continuously penetrate the interlayer insulating film 74 and the main surface insulating film 45 in the peripheral region 9 so as to expose a plurality of field contact regions 111, respectively.
  • two field contact holes 112 are formed for one field region 42.
  • each of the multiple field contact holes 112 is formed in a band shape extending along the corresponding field region 42.
  • each of the multiple field contact holes 112 is formed in a ring shape (square ring shape) extending along the corresponding field region 42.
  • the semiconductor device 1A includes at least one field connection electrode 89 (in this embodiment, multiple field connection electrodes 89) embedded in the field contact holes 112 so as to be electrically connected to the field contact regions 111 of the corresponding field regions 42.
  • the field connection electrodes 89 penetrate the interlayer insulating film 74 and the main surface insulating film 45 and are electrically connected to the field contact regions 111.
  • one field connection electrode 89 is connected to each of the two field contact regions 111 formed in one field region 42.
  • a single field contact region 111 may be formed for one field region 42, and a single field connection electrode 89 may be connected to the single field contact region 111.
  • the field connection electrode 89 may be referred to as a "field via electrode.”
  • the multiple field connection electrodes 89 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple field connection electrodes 89 have a layered structure including a Ti film and a W film.
  • the multiple field connection electrodes 89 are each formed in a band shape extending along the corresponding field region 42. In this embodiment, the multiple field connection electrodes 89 are each formed in a ring shape (square ring shape) extending along the corresponding field region 42. In this embodiment, the multiple field connection electrodes 89 are formed in an electrically floating state.
  • the semiconductor device 1A includes a plurality of channel stop contact holes 123 that continuously penetrate the interlayer insulating film 74, the main surface insulating film 45, and the second high concentration region 43 in the peripheral region 9 so as to expose the plurality of channel stop contact regions 122, respectively.
  • two channel stop contact holes 123 are formed.
  • the channel stop contact holes 123 are an example of a "second contact hole" in this disclosure.
  • the multiple channel stop contact holes 123 are each formed in a band shape extending along the second high concentration region 43 in a plan view.
  • the multiple channel stop contact holes 123 are each formed in a ring shape (square ring shape) extending along the second high concentration region 43.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) channel stop connection electrodes 124 embedded in the channel stop contact holes 123 so as to be electrically connected to the channel stop contact regions 122 of the second high concentration region 43.
  • one channel stop connection electrode 124 is connected to each of the two channel stop contact regions 122.
  • a single channel stop contact region 122 may be formed for the second high concentration region 43, and a single channel stop connection electrode 124 may be connected to the single channel stop contact region 122.
  • the channel stop connection electrode 124 may be referred to as a "channel stop via electrode.”
  • the multiple channel stop connection electrodes 124 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple channel stop connection electrodes 124 have a layered structure including a Ti film and a W film.
  • the multiple channel stop connection electrodes 124 are each formed in a band shape extending along the second high concentration region 43. In this embodiment, the multiple channel stop connection electrodes 124 are each formed in a ring shape (square ring shape) extending along the second high concentration region 43. In this embodiment, the multiple channel stop connection electrodes 124 are formed in an electrically floating state.
  • the semiconductor device 1A includes a gate terminal electrode 90 arranged on the first main surface 3 so as to be electrically connected to the gate resistor structure 50 in the pad region 10 (non-active region 7). Specifically, the gate terminal electrode 90 is arranged on the interlayer insulating film 74.
  • the gate terminal electrode 90 may be referred to as a "gate pad” or a "gate pad electrode.”
  • the gate terminal electrode 90 is preferably made of a conductive material different from that of the resistive film 60.
  • the gate terminal electrode 90 is preferably made of a conductive material different from that of the gate electrode film 64.
  • the gate terminal electrode 90 has a lower resistance value than the trench resistance structure 51 and the resistive film 60, and is electrically connected to the trench resistance structure 51 via the resistive film 60.
  • the gate terminal electrode 90 has a lower resistance value than that of the gate electrode film 64.
  • the gate terminal electrode 90 is made of a metal film.
  • the gate terminal electrode 90 may be referred to as a "gate metal terminal.”
  • the gate terminal electrode 90 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate terminal electrode 90 may include at least one of a pure Cu film (Cu film with a purity of 99% or more), a pure Al film (Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate terminal electrode 90 has a layered structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the gate terminal electrode 90 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the gate terminal electrode 90 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the gate terminal electrode 90 preferably has a planar area of 1% or more and 30% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the gate terminal electrode 90 is 25% or less of the planar area of the first main surface 3.
  • the planar area of the gate terminal electrode 90 may be 10% or less of the planar area of the first main surface 3.
  • the gate terminal electrode 90 is disposed on the interlayer insulating film 74 so as to cover the resistive film 60 and the gate electrode film 64 in the pad region 10.
  • the gate terminal electrode 90 covers the multiple first resistor connection electrodes 81 in the portion covering the resistive film 60, and is electrically connected to the multiple first resistor connection electrodes 81. In other words, the gate terminal electrode 90 is electrically connected to the resistive film 60 (first covering portion 61) via the multiple first resistor connection electrodes 81.
  • the gate terminal electrode 90 includes a first electrode portion 91 and a second electrode portion 92.
  • the first electrode portion 91 has a relatively wide electrode width in the second direction Y.
  • the first electrode portion 91 is a portion that forms the terminal body of the gate terminal electrode 90, and is located in an area outside the first resistor connection electrode 81 in a plan view.
  • the first electrode portion 91 may be referred to as the "terminal body portion.”
  • a bonding wire is connected to the first electrode portion 91. Therefore, the first electrode portion 91 is formed to be wider than the bonding wire joint.
  • the first electrode portion 91 is formed in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 (the periphery of the pad region 10) in a plan view.
  • the first electrode portion 91 is disposed in a region facing the gate electrode film 64 with the interlayer insulating film 74 sandwiched therebetween.
  • the first electrode portion 91 covers 50% or more of the area of the gate electrode film 64 in a planar view. It is particularly preferable that the first electrode portion 91 covers 90% or more of the area of the gate electrode film 64 in a planar view. In this embodiment, the first electrode portion 91 has an electrode width wider than the gate electrode film 64 and covers the entire area of the gate electrode film 64.
  • the flatness of the first electrode portion 91 is enhanced by the gate electrode film 64.
  • the first electrode portion 91 may be electrically insulated from the gate electrode film 64 by the interlayer insulating film 74.
  • the first electrode portion 91 may be electrically connected to the gate electrode film 64 via one or more gate connection electrodes 84 embedded in the interlayer insulating film 74.
  • the first electrode portion 91 covers the first slit 71 with the interlayer insulating film 74 in between, and backfills the first recess portion 76 of the interlayer insulating film 74 (insulating main surface 75).
  • a gate terminal electrode 90 first electrode portion 91
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the first slit 71 with the interlayer insulating film 74 sandwiched therebetween.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire first recess portion 76 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess portion 76.
  • This disclosure does not exclude configurations that include a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76.
  • the first electrode portion 91 is extended from above the gate electrode film 64 across the first slit 71 onto the resistive film 60 in a plan view.
  • the first electrode portion 91 covers the edge of the resistive film 60 with the interlayer insulating film 74 sandwiched between them.
  • the first electrode portion 91 covers the edge of the resistive film 60 with a gap on the gate electrode film 64 side with respect to a straight line that crosses the center of the resistive film 60 in the second direction Y.
  • the first electrode portion 91 may cover one or more trench resistance structures 51 with the resistive film 60 in between, in the portion covering the resistive film 60.
  • the first electrode portion 91 may cover one or more first trench resistance structures 51A with the resistive film 60 in between.
  • the first electrode portion 91 may cover one or more second trench resistance structures 51B with the resistive film 60 in between.
  • the first electrode portion 91 covers one first trench resistance structure 51A and one second trench resistance structure 51B with the resistive film 60 in between.
  • the first electrode portion 91 covers the multiple third slits 73 with the interlayer insulating film 74 in between, and backfills the multiple third recesses 78 in the interlayer insulating film 74 (insulating main surface 75).
  • a gate terminal electrode 90 first electrode portion 91
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the multiple third recess portions 78 with the interlayer insulating film 74 in between.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire area of the third recess portion 78 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the multiple third recess portions 78.
  • This disclosure does not exclude forms that include a gate terminal electrode 90 (first electrode portion 91) that partially exposes the multiple third recess portions 78.
  • the first electrode portion 91 is extended from above the gate electrode film 64 across the third slits 73 onto the second lower line portions 70A, 70B in a plan view.
  • the first electrode portion 91 covers the edges of the second lower line portions 70A, 70B with the interlayer insulating film 74 in between.
  • the second electrode portion 92 has an electrode width in the second direction Y that is smaller than that of the first electrode portion 91, and is composed of an extension portion that is extended in the second direction Y so as to protrude from the first electrode portion 91 toward the multiple first resistor connection electrodes 81.
  • the second electrode portion 92 may be referred to as a "terminal extension portion.”
  • a bonding wire is not connected to the second electrode portion 92. Therefore, the second electrode portion 92 is formed to be narrower than the bonding wire joint.
  • the protruding direction of the second electrode portion 92 is the same as the extending direction of the multiple first resistor connection electrodes 81.
  • the second electrode portion 92 is pulled out from the center of the first electrode portion 91 and covers all of the first resistor connection electrodes 81.
  • the second electrode portion 92 is formed at a distance from the first slit 71 toward the second slit 72 in a plan view, and does not intersect with the first slit 71. Furthermore, the second electrode portion 92 is formed at a distance from the second slit 72 toward the first slit 71 in a plan view, and does not intersect with the second slit 72. In other words, the second electrode portion 92 has a width smaller than the width of the resistive film 60 in the first direction X, and is disposed only in the region directly above the resistive film 60.
  • the second electrode portion 92 faces the space region 57 across the main surface insulating film 45, the resistive film 60, and the interlayer insulating film 74. In other words, the second electrode portion 92 faces the flat portion of the first main surface 3 in the thickness direction. The second electrode portion 92 also faces the boundary well region 40 (first boundary well region 40A) in the thickness direction.
  • the second electrode portion 92 has a width in the first direction X that is greater than the width in the first direction X of the trench resistance structure 51.
  • the second electrode portion 92 has a width in the second direction Y that is smaller than the length in the second direction Y of the trench resistance structure 51. It is preferable that the second electrode portion 92 has a width in the second direction Y that is smaller than the space width of the space region 57.
  • the second electrode portion 92 is formed at a distance from the other end portion (first trench group 52) of the multiple first trench resistance structures 51A toward the space region 57. Also, in this embodiment, the second electrode portion 92 is formed at a distance from one end portion (second trench group 53) of the multiple second trench resistance structures 51B toward the space region 57. In other words, the second electrode portion 92 faces only the space region 57 in the thickness direction, and does not face the multiple trench resistance structures 51 in the thickness direction.
  • the second electrode portion 92 may face the other ends (first trench group 52) of the multiple first trench resistance structures 51A in the thickness direction. Also, the second electrode portion 92 may face one ends (second trench group 53) of the multiple second trench resistance structures 51B in the thickness direction. In consideration of the flatness of the second electrode portion 92, it is preferable that the second electrode portion 92 is formed in a region outside the multiple trench resistance structures 51 and spaced apart from the multiple trench resistance structures 51 in a planar view.
  • the semiconductor device 1A includes a gate wiring electrode 93 arranged on the first main surface 3 so as to be electrically connected to the gate resistor structure 50 in the pad region 10 (non-active region 7).
  • the gate wiring electrode 93 is arranged on the interlayer insulating film 74.
  • the gate wiring electrode 93 may also be referred to as a "gate finger” or a "gate finger electrode.”
  • the gate terminal electrode 90 and the gate wiring electrode 93 are an example of a "gate electrode" in this disclosure.
  • the gate wiring electrode 93 is preferably made of a conductive material different from that of the resistive film 60.
  • the gate wiring electrode 93 is preferably made of a conductive material different from that of the gate wiring film 65.
  • the gate wiring electrode 93 has a lower resistance value than the trench resistance structure 51 and the resistive film 60, and is electrically connected to the gate terminal electrode 90 via the trench resistance structure 51 and the resistive film 60.
  • the gate wiring electrode 93 has a lower resistance value than the gate wiring film 65.
  • the gate wiring electrode 93 is made of a metal film.
  • the gate wiring electrode 93 may be referred to as a "gate metal wiring.”
  • the gate wiring electrode 93 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate wiring electrode 93 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate wiring film 65 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side. In other words, the gate wiring film 65 has the same electrode configuration as the gate terminal electrode 90.
  • the gate wiring electrode 93 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate wiring film 65).
  • the thickness of the gate wiring electrode 93 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the gate wiring electrode 93 is preferably approximately equal to the thickness of the gate terminal electrode 90.
  • the gate wiring electrode 93 is routed through the area between the active region 6 and the inactive region 7, electrically connected to the first trench structure 21 (trench isolation structure 15) in the active region 6, and electrically connected to the resistive film 60 in the inactive region 7. Specifically, the gate wiring electrode 93 is electrically connected to the first end 60A and the second end 60B of the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 constitutes a parallel resistance circuit PR including a first gate resistance R1 and a second gate resistance R2 between itself and the gate terminal electrode 90 (see also FIG. 24).
  • the parallel resistance circuit PR constitutes a gate resistance RG interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the parallel resistance circuit PR is also established between the gate electrode film 64 and the gate wiring film 65.
  • the gate wiring electrode 93 includes a first upper wiring portion 94, a second upper wiring portion 95, and a third upper wiring portion 96.
  • the first upper wiring portion 94 is disposed in the pad region 10 so as to surround the gate terminal electrode 90 from multiple directions (three directions in this embodiment), and is disposed on the first lower wiring portion 66 of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the first upper wiring portion 94 includes a first upper line portion 97 and a plurality of second upper line portions 98A, 98B.
  • the first upper line portion 97 is disposed in a region in the pad region 10 that covers the first lower line portion 69 of the gate wiring film 65 with the interlayer insulating film 74 in between, and is formed in a band shape extending in the second direction Y.
  • the first upper line portion 97 has one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the first upper line portion 97 covers the second slit 72 with the interlayer insulating film 74 in between, and backfills the second recess portion 77 of the interlayer insulating film 74 (insulating main surface 75).
  • the gate wiring electrode 93 (first upper line portion 97) forms a short circuit with the gate terminal electrode 90 (first electrode portion 91) that does not go through the gate resistor structure 50. Therefore, it is preferable that the gate wiring electrode 93 (first upper line portion 97) covers the entire area of the second slit 72 with the interlayer insulating film 74 in between.
  • the gate wiring electrode 93 (first upper line portion 97) fills the entire second recess portion 77 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the second recess portion 77.
  • This disclosure does not exclude forms that include a gate terminal electrode 90 (first electrode portion 91 and/or second electrode portion 92) that intersects with the second recess portion 77, and a gate wiring electrode 93 (first upper line portion 97) that partially exposes the second recess portion 77.
  • the first upper line portion 97 is drawn out from above the gate wiring film 65 (first lower line portion 69) across the second slit 72 onto the resistive film 60 in a plan view.
  • the first upper line portion 97 covers the edge of the resistive film 60 with the interlayer insulating film 74 in between.
  • the first upper line portion 97 may also cross a straight line that crosses the center of the resistive film 60 in the second direction Y, and cover a portion of the resistive film 60 that is located in the area on the gate electrode film 64 side of the straight line.
  • the first upper line portion 97 is formed at a distance in the first direction X from the first electrode portion 91 and the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 has a recess 97a recessed in the first direction X along the second electrode portion 92 in the portion along the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 includes a first connection region 101 and a second connection region 102.
  • the first connection region 101 is formed in a region on one side (first side surface 5A side) of the recess 97a in the second direction Y, and faces the second electrode portion 92 in the second direction Y.
  • the first connection region 101 covers the second covering portion 62 of the resistive film 60 with the interlayer insulating film 74 in between.
  • the first connection region 101 covers the first trench group 52 (multiple first trench resistance structures 51A) with the interlayer insulating film 74 and the second covering portion 62 of the resistive film 60 in between.
  • the first connection region 101 further covers the multiple second resistor connection electrodes 82 and is electrically connected to the multiple second resistor connection electrodes 82. As a result, the first connection region 101 is electrically connected to the second covering portion 62 of the resistive film 60 and the first trench group 52 (multiple first trench resistor structures 51A) via the multiple second resistor connection electrodes 82.
  • the first connection region 101 only needs to cover one or more first trench resistance structures 51A adjacent to one or more second resistor connection electrodes 82, and does not need to cover all of the first trench resistance structures 51A. Of course, the first connection region 101 may cover all of the first trench resistance structures 51A.
  • the second connection region 102 is formed in a region on the other side (second side surface 5B side) of the recess 97a in the second direction Y, and faces the second electrode portion 92 in the second direction Y.
  • the second connection region 102 covers the third covering portion 63 of the resistive film 60 with the interlayer insulating film 74 in between.
  • the second connection region 102 covers the second trench group 53 (multiple second trench resistance structures 51B) with the interlayer insulating film 74 and the third covering portion 63 of the resistive film 60 in between.
  • the second connection region 102 further covers the multiple third resistor connection electrodes 83 and is electrically connected to the multiple third resistor connection electrodes 83. As a result, the second connection region 102 is electrically connected to the third covering portion 63 of the resistive film 60 and the second trench group 53 (multiple second trench resistor structures 51B) via the multiple third resistor connection electrodes 83.
  • the second connection region 102 only needs to cover one or more second trench resistance structures 51B adjacent to one or more third resistor connection electrodes 83, and does not need to cover all of the second trench resistance structures 51B.
  • the second connection region 102 may cover all of the second trench resistance structures 51B.
  • the facing area of the gate wiring electrode 93 (first upper line portion 97) relative to the resistive film 60 is preferably larger than the facing area of the gate terminal electrode 90 (first electrode portion 91 and second electrode portion 92) relative to the resistive film 60.
  • the facing area of the gate wiring electrode 93 may be smaller than the facing area of the gate terminal electrode 90.
  • the gate wiring electrode 93 (first upper line portion 97) will be electrically connected to the gate terminal electrode 90 (first electrode portion 91) via the electrode residue.
  • the gate wiring electrode 93 (first upper line portion 97) and the gate terminal electrode 90 (first electrode portion 91) form a short circuit that does not go through the gate resistor structure 50.
  • the first upper line portion 97 is formed at a distance from the first recess portion 76 (first slit 71) toward the second recess portion 77 (second slit 72) in a plan view and does not intersect with the first recess portion 76 (first slit 71).
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the first recess portion 76.
  • the first upper line portion 97 faces the first electrode portion 91 and the second electrode portion 92 of the gate terminal electrode 90 in the first direction X in the region above the resistive film 60.
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess portion 76.
  • This disclosure does not exclude a configuration that includes a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76, and a first upper line portion 97 that intersects with the first recess portion 76.
  • the first current I1 applied to the gate terminal electrode 90 (second electrode portion 92) is transmitted to the first covering portion 61 of the resistive film 60 via the multiple first resistor connection electrodes 81.
  • the first current I1 transmitted to the first covering portion 61 is divided into a second current I2 on the second covering portion 62 (first trench group 52) side of the resistive film 60, and a third current I3 on the third covering portion 63 (second trench group 53) side of the resistive film 60.
  • the second current I2 is transmitted to the first connection region 101 of the first upper line portion 97 via the plurality of second resistor connection electrodes 82, and the third current I3 is transmitted to the second connection region 102 of the first upper line portion 97 via the plurality of third resistor connection electrodes 83.
  • the gate wiring electrode 93 (first upper line portion 97) constitutes a parallel resistance circuit PR including the first gate resistor R1 and the second gate resistor R2 between the gate wiring electrode 93 (first upper line portion 97) and the gate terminal electrode 90 (second electrode portion 92) (see also FIG. 24).
  • the second upper line portions 98A, 98B include a second upper line portion 98A on one side and a second upper line portion 98B on the other side.
  • the second upper line portion 98A is disposed in a region on one side (first side surface 5A side) of the gate terminal electrode 90 in the second direction Y in the pad region 10.
  • the second upper line portion 98B is disposed in a region on the other side (second side surface 5B side) of the gate terminal electrode 90 in the second direction Y in the pad region 10.
  • the second upper line portion 98A is formed in a band shape extending in the first direction X, and has one end connected to one end of the first upper line portion 97, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second upper line portion 98A covers the second lower line portion 70A of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween.
  • the second upper line portion 98A is formed at a distance from the first electrode portion 91 of the gate terminal electrode 90 on one side in the second direction Y.
  • the second upper line portion 98B is formed in a band shape extending in the first direction X, and has one end connected to the other end of the first upper line portion 97, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second upper line portion 98B covers the second lower line portion 70B of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the second upper line portion 98B is formed at a distance from the first electrode portion 91 of the gate terminal electrode 90 on the other side in the second direction Y, and faces the second upper line portion 98A with the first electrode portion 91 in between.
  • the gate wiring electrode 93 (second upper line portions 98A, 98B) forms a short circuit with the gate terminal electrode 90 (first electrode portion 91) that does not go through the gate resistor structure 50. Therefore, it is preferable that the second upper line portions 98A, 98B are disposed at a distance from the first recess portion 76 and do not have a portion that covers the first recess portion 76 (a portion that intersects with the first recess portion 76).
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess 76.
  • the present disclosure does not exclude a configuration that includes a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess 76 and second upper line portions 98A, 98B that intersect with the first recess 76.
  • a gate terminal electrode 90 first electrode portion 91
  • second upper line portions 98A, 98B that intersect with the multiple third recesses 78
  • the second upper line portions 98A, 98B are disposed at a distance from the third recess portions 78 and do not have a portion that covers the third recess portions 78 (a portion that intersects with the third recess portions 78).
  • This configuration provides a layout that avoids the problem of electrode residue in the third recess portions 78.
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the third recess portions 78.
  • the second upper line portions 98A, 98B face the first electrode portion 91 of the gate terminal electrode 90 in the second direction Y in the region above the second lower line portions 70A, 70B.
  • This disclosure does not exclude configurations including a gate terminal electrode 90 (first electrode portion 91) that partially exposes the multiple third recess portions 78, and the second upper line portions 98A, 98B that intersect with the multiple third recess portions 78.
  • the second upper line portions 98A, 98B preferably cover the inner portions of the second lower line portions 70A, 70B with a gap from the periphery of the second lower line portions 70A, 70B in a plan view.
  • the second upper line portions 98A, 98B face only the second lower line portions 70A, 70B across the interlayer insulating film 74, and do not face the main surface insulating film 45 across the interlayer insulating film 74.
  • the second upper wiring portion 95 is pulled out from the first upper wiring portion 94 to the street region 11 and covers the second lower wiring portion 67 of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween. Specifically, the second upper wiring portion 95 is pulled out from the inner portion (the center portion in this embodiment) of the first upper line portion 97 and is formed in a band shape extending in the first direction X.
  • the second upper wiring portion 95 crosses the center of the chip 2.
  • the second upper wiring portion 95 extends in a band shape so as to be located in an area on one side (the third side surface 5C side) and an area on the other side (the fourth side surface 5D side) of the first direction X with respect to a straight line crossing the center of the first main surface 3 in the second direction Y.
  • the second upper wiring portion 95 has one end connected to the first upper wiring portion 94 on one side of the first direction X, and the other end on the other side of the first direction X.
  • the other end of the second upper wiring portion 95 consists of an open end.
  • the second upper wiring portion 95 covers the multiple first gate connection electrodes 84A and is electrically connected to the second lower wiring portion 67 via the multiple first gate connection electrodes 84A.
  • the second upper wiring portion 95 has a width smaller than the width of the street region 11 in the second direction Y, and is formed at a distance inward from the multiple active regions 6 into the street region 11. In other words, the second upper wiring portion 95 is formed at a distance from the multiple trench isolation structures 15 (multiple first trench structures 21) in a plan view.
  • the third upper wiring portion 96 is pulled out from the first upper wiring portion 94 to the peripheral region 9 and covers the third lower wiring portion 68 of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween. Specifically, the third upper wiring portion 96 is pulled out from the other ends of the multiple second upper line portions 98A, 98B to one side (first side surface 5A side) and the other side (second side surface 5B side) of the peripheral region 9, and is formed in a band shape extending along the peripheral region 9.
  • the third upper wiring portion 96 sandwiches the multiple active regions 6. Specifically, the third upper wiring portion 96 extends along the periphery (first side surfaces 5A-5D) of the chip 2 so as to surround the multiple active regions 6 in a planar view. As a result, the third upper wiring portion 96, together with the second upper wiring portion 95, surrounds the multiple active regions 6. In this embodiment, the third upper wiring portion 96 is formed at a distance from the second upper wiring portion 95. The third upper wiring portion 96 may be connected to the second upper wiring portion 95.
  • the third upper wiring portion 96 covers the multiple second gate connection electrodes 84B and is electrically connected to the third lower wiring portion 68 via the multiple second gate connection electrodes 84B. It is preferable that the third upper wiring portion 96 has a width smaller than the width of the third lower wiring portion 68 in a planar view. It is preferable that the third upper wiring portion 96 covers the inner portion of the third lower wiring portion 68 with a gap from the periphery of the third lower wiring portion 68 in a planar view.
  • the semiconductor device 1A includes an emitter terminal electrode 103 arranged on the first main surface 3 at a distance from the gate terminal electrode 90 and the gate wiring electrode 93 in the active region 6.
  • the emitter terminal electrode 103 is arranged on the interlayer insulating film 74.
  • the emitter terminal electrode 103 may be referred to as an "emitter pad” or an "emitter pad electrode.”
  • the emitter terminal electrode 103 is preferably made of a conductive material different from that of the resistive film 60.
  • the emitter terminal electrode 103 is preferably made of a conductive material different from that of the emitter electrode film 47.
  • the emitter terminal electrode 103 has a lower resistance value than the trench resistor structure 51 and the resistor film 60.
  • the emitter terminal electrode 103 is made of a metal film.
  • the emitter terminal electrode 103 may be referred to as an "emitter metal terminal.”
  • the emitter terminal electrode 103 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter terminal electrode 103 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter terminal electrode 103 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the emitter terminal electrode 103 has the same electrode configuration as the gate terminal electrode 90.
  • the emitter terminal electrode 103 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the emitter terminal electrode 103 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the emitter terminal electrode 103 is preferably approximately equal to the thickness of the gate terminal electrode 90.
  • the emitter terminal electrode 103 has a planar area larger than the planar area of the gate terminal electrode 90.
  • the planar area of the emitter terminal electrode 103 is preferably 50% or more and 90% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the emitter terminal electrode 103 is 70% or more of the planar area of the first main surface 3.
  • the emitter terminal electrode 103 includes a first emitter terminal electrode 103A and a second emitter terminal electrode 103B.
  • the first emitter terminal electrode 103A is disposed in a region between the second upper wiring portion 95 and the third upper wiring portion 96 on a portion of the interlayer insulating film 74 that covers the first active region 6A.
  • the first emitter terminal electrode 103A is drawn out from the first active region 6A to the peripheral region 9 in a plan view.
  • the first emitter terminal electrode 103A covers the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86 in the first active region 6A, and covers the multiple first well connection electrodes 87 in the peripheral region 9.
  • the first emitter terminal electrode 103A is electrically connected to the multiple second trench structures 25, the multiple emitter regions 29, and the multiple channel contact regions 31 via the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86.
  • the first emitter terminal electrode 103A is electrically connected to the inner edge of the peripheral well region 41 via the multiple first well connection electrodes 87.
  • the second emitter terminal electrode 103B is disposed in the region between the second upper wiring portion 95 and the third upper wiring portion 96 on the portion of the interlayer insulating film 74 that covers the second active region 6B.
  • the second emitter terminal electrode 103B is extended from the second active region 6B to the peripheral region 9 in a plan view.
  • the second emitter terminal electrode 103B covers the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86 in the second active region 6B, and covers the multiple first well connection electrodes 87 in the peripheral region 9.
  • the second emitter terminal electrode 103B is electrically connected to the multiple second trench structures 25, the multiple emitter regions 29, and the multiple channel contact regions 31 via the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86.
  • the second emitter terminal electrode 103B is electrically connected to the inner edge of the peripheral well region 41 via the multiple first well connection electrodes 87.
  • the semiconductor device 1A includes an emitter wiring electrode 104 that is extended from the emitter terminal electrode 103 to a region outside the gate wiring electrode 93 on the interlayer insulating film 74.
  • the emitter wiring electrode 104 may be referred to as an "emitter finger” or an “emitter finger electrode.”
  • the emitter wiring electrode 104 is preferably made of a conductive material different from that of the resistive film 60.
  • the emitter wiring electrode 104 is preferably made of a conductive material different from that of the emitter electrode film 47.
  • the emitter terminal electrode 103 and the emitter wiring electrode 104 are an example of a "first main electrode" in this disclosure.
  • the emitter wiring electrode 104 has a lower resistance value than the trench resistor structure 51 and the resistor film 60.
  • the emitter wiring electrode 104 is made of a metal film.
  • the emitter wiring electrode 104 may be referred to as an "emitter metal wiring.”
  • the emitter wiring electrode 104 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter wiring electrode 104 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter wiring electrode 104 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the emitter wiring electrode 104 has the same electrode configuration as the emitter terminal electrode 103.
  • the emitter wiring electrode 104 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the emitter wiring electrode 104 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the emitter wiring electrode 104 is preferably approximately equal to the thickness of the gate terminal electrode 90 (emitter terminal electrode 103).
  • the emitter wiring electrode 104 is connected to both the first emitter terminal electrode 103A and the second emitter terminal electrode 103B, and is extended from the first emitter terminal electrode 103A and the second emitter terminal electrode 103B to an area outside the gate wiring electrode 93 (third upper wiring portion 96).
  • the emitter wiring electrode 104 is formed in a band shape extending along the periphery of the chip 2 so as to surround the gate terminal electrode 90, the gate wiring electrode 93, the first emitter terminal electrode 103A, and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is formed in a ring shape (specifically, a square ring shape) extending along the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and collectively surrounds the gate terminal electrode 90, the gate wiring electrode 93, the first emitter terminal electrode 103A, and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is routed over a portion of the interlayer insulating film 74 that covers the outer edge of the peripheral well region 41.
  • the emitter wiring electrode 104 covers a plurality of second well connection electrodes 88 and is electrically connected to the outer edge of the peripheral well region 41 via the plurality of second well connection electrodes 88.
  • the semiconductor device 1A includes a plurality of field electrodes 105 arranged on the interlayer insulating film 74 in the peripheral region 9.
  • the plurality of field electrodes 105 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple field electrodes 105 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. As shown in FIG. 10C, in this embodiment, the multiple field electrodes 105 have a layered structure including a barrier metal film 105A and a main metal film 105B layered in this order from the chip 2 side.
  • the barrier metal film 105A is, for example, a laminated film including a Ti film and a TiN film laminated in this order from the chip 2 side.
  • the main metal film 105B is, for example, an Al alloy film (in this embodiment, an AlCu alloy film).
  • the multiple field electrodes 105 cover the corresponding field regions 42 in a one-to-one correspondence. Each field electrode 105 collectively covers the corresponding multiple field connection electrodes 89. The multiple field electrodes 105 are each electrically connected to the corresponding field region 42 via the corresponding multiple field connection electrodes 89. The multiple field electrodes 105 are formed in an electrically floating state.
  • the multiple field electrodes 105 are formed in a band shape extending along the corresponding field region 42.
  • the multiple field electrodes 105 are formed in a ring shape (square ring shape) extending along the corresponding field region 42.
  • the outermost field electrode 105 includes a field pull-out portion 105a that is pulled out toward the periphery of the chip 2, and is formed wider than the other field electrodes 105.
  • the outermost field electrode 105 may have the same width as the other field electrodes 105.
  • the semiconductor device 1A includes a field plate 141 disposed in the peripheral region 9 between the main surface insulating film 45, the third field insulating film 133, and the interlayer insulating film 74.
  • the field plate 141 may include a conductive polysilicon film.
  • the field plate 141 is selectively arranged in a region between the outermost field electrode 105 and the innermost channel stop connection electrode 124 in a plan view.
  • the field plate 141 is arranged to cover the outer peripheral edge of the third field insulating film 133 and the portion of the main surface insulating film 45 between the outer peripheral edge of the third field insulating film 133 and the inner peripheral edge of the second high concentration region 43.
  • the field plate 141 is covered by the interlayer insulating film 74.
  • the field plate 141 is formed in a band shape extending along the second high concentration region 43.
  • the field plate 141 is formed in a ring shape (square ring shape) extending along the second high concentration region 43.
  • the inner peripheral edge of the second medium concentration region 12 is located between the inner peripheral edge of the field plate 141 and the outer peripheral edge of the field plate 141.
  • the field plate 141 is covered by the interlayer insulating film 74.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) plate contact hole 142 that penetrates the interlayer insulating film 74 so as to expose a portion of the field plate 141.
  • two plate contact holes 142 are formed.
  • the multiple plate contact holes 142 are each formed in a band shape extending along the field plate 141 in a plan view.
  • the multiple plate contact holes 142 are each formed in a ring shape (square ring shape) extending along the field plate 141.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) plate connection electrodes 143 embedded in the plate contact holes 142 so as to be electrically connected to the field plate 141.
  • two plate connection electrodes 143 are provided, embedded in each of the two plate contact holes 142.
  • a single plate contact hole 142 may be formed, and a single plate connection electrode 143 may be embedded in the single plate contact hole 142.
  • the plate connection electrode 143 may be referred to as a "plate via electrode.”
  • the multiple plate connection electrodes 143 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple plate connection electrodes 143 have a layered structure including a Ti film and a W film.
  • the multiple plate connection electrodes 143 are each formed in a band shape extending along the field plate 141.
  • the multiple plate connection electrodes 143 are each formed in a ring shape (square ring shape) extending along the field plate 141.
  • the semiconductor device 1A includes a channel stop electrode 106 disposed on the interlayer insulating film 74 in the peripheral region 9.
  • the channel stop electrode 106 may be referred to as an "EQR (EQui-potential Ring) electrode.”
  • the channel stop electrode 106 may include at least one of a Ti film, a TiRiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the channel stop electrode 106 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the channel stop electrode 106 has a layered structure including a barrier metal film 106A and a main metal film 106B, which are layered in this order from the chip 2 side, as shown in FIG. 10D.
  • the barrier metal film 106A is made of, for example, a layered film including a Ti film and a TiN film, which are layered in this order from the chip 2 side.
  • the main metal film 106B is made of, for example, an Al alloy film (an AlCu alloy film in this embodiment).
  • the channel stop electrode 106 is disposed on the interlayer insulating film 74 so as to cover the field plate 141 and the multiple channel stop connection electrodes 124.
  • the channel stop electrode 106 is formed in a band shape extending along the periphery of the chip 2.
  • the channel stop electrode 106 is formed in a ring shape (square ring shape) extending along the periphery of the chip 2.
  • the channel stop electrode 106 is disposed at a distance from the periphery of the chip 2.
  • the channel stop electrode 106 is electrically connected to the second high concentration region 43 and the channel stop contact region 122 via a plurality of channel stop connection electrodes 124.
  • the channel stop electrode 106 is also electrically connected to the field plate 141 via a plurality of plate connection electrodes 143.
  • the channel stop electrode 106 is formed in an electrically floating state.
  • the semiconductor device 1A includes a collector electrode 107 covering the second main surface 4.
  • the collector electrode 107 is an example of a "second main electrode" in this disclosure.
  • the collector electrode 107 is electrically connected to the collector region 14 exposed from the second main surface 4.
  • the collector electrode 107 forms an ohmic contact with the collector region 14.
  • the collector electrode 107 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • a parasitic thyristor which consists of a parasitic npn transistor having the emitter region 29 as the emitter, the drift region 12 and the first medium concentration region 19 as the collector, and the channel region 20 as the base, and a parasitic pnp transistor having the collector region 14 as the emitter, the channel region 20 as the collector, and the drift region 12 and the first medium concentration region 19 as the base.
  • the parasitic npn transistor turns on due to a voltage drop caused by the resistance of the channel region 20, which corresponds to the base of the parasitic npn transistor, and the parasitic thyristor is activated. This can cause a phenomenon known as latch-up, in which the IGBT does not turn off and a large current flows.
  • a channel contact region 31 having a higher p-type impurity concentration than the channel region 20 is formed in the p-type channel region 20 in the active region 6. Therefore, when the semiconductor device 1A (IGBT) is switched from on to off, a current flows through the channel contact region 31, which has a low resistance value, and the parasitic npn transistor can be prevented from turning on. This improves the latch-up resistance.
  • IGBT semiconductor device 1A
  • a second medium concentration region 121 of n-type having a higher n-type impurity concentration than the drift region 12 is selectively formed in the surface layer portion of the n-type drift region 12 on the first main surface 3 side in the peripheral portion of the peripheral region 9.
  • a second high concentration region 43 of n-type having a higher n-type impurity concentration than the second medium concentration region 121 is formed as a channel stop region in the surface layer portion of the first main surface 3 on the first main surface 3 side of the second medium concentration region 121.
  • a p-type channel stop contact region 122 is formed in the surface layer portion of the second medium concentration region 121 on the second high concentration region 43 side.
  • the n-type second medium concentration region 121 is formed on the second main surface 4 side relative to the n-type second high concentration region 43 serving as a channel stop region, so that the leakage current can be reduced. The reason for this will be explained below.
  • FIG. 10E is an enlarged cross-sectional view showing a portion of a semiconductor device 201 according to a comparative example, and corresponds to FIG. 10D.
  • parts corresponding to those in FIG. 10D are denoted by the same reference numerals as in FIG. 10D.
  • the structure in the vicinity of the second high concentration region (channel stop layer) 43 shown in FIG. 10E is different from that of the semiconductor device 1A according to the present embodiment.
  • the second medium concentration region 121 is not formed in the surface layer portion on the first main surface 3 side of the drift region 12 in the peripheral region 9.
  • an n-type second high concentration region 43 is formed as a channel stop region in the surface layer portion on the first main surface 3 side of the drift region 12 in the peripheral portion of the outer periphery region 9.
  • a p-type channel stop contact region 122 is formed in the surface layer portion on the second high concentration region 43 side of the drift region 12.
  • the bottom surface of the channel stop contact region 122 is in contact with the drift region 12. Therefore, when the semiconductor device 201 (IGBT) is turned off, holes are likely to be injected from the p-type channel stop contact region 122 into the drift region 12, which may increase the leakage current Ices.
  • the bottom surface of the channel stop contact region 122 is in contact with the second intermediate concentration region 121, which has a higher n-type impurity concentration than the drift region 12, so that hole injection from the p-type channel stop contact region 122 to the drift region 12 is suppressed when the semiconductor device 1A (IGBT) is off.
  • the semiconductor device 1A the semiconductor device 1A according to this embodiment, the leakage current Ices can be reduced compared to the semiconductor device 201 according to the comparative example.
  • FIG. 25 is a graph showing the simulation results of leakage current Ices [A] versus collector-emitter voltage Vce [V] for each of the semiconductor device 1A according to this embodiment and the semiconductor device 201 according to the comparative example.
  • curve Q1 is a graph showing the simulation results of the semiconductor device 1A according to this embodiment
  • curve Q2 is a graph showing the simulation results of the semiconductor device 201 according to the comparative example.
  • the second medium concentration region 121 can be formed simultaneously with the first medium concentration region 19 in the process of forming the first medium concentration region 19 as a carrier accumulation region. Therefore, in the semiconductor device 1A according to this embodiment, it is possible to suppress leakage current without increasing the number of manufacturing steps compared to the comparative example.
  • the semiconductor device 1A includes a chip 2, a trench resistor structure 51, a resistive film 60, a gate terminal electrode 90, and a gate wiring electrode 93.
  • the chip 2 has a first main surface 3.
  • the trench resistor structure 51 is formed on the first main surface 3.
  • the resistive film 60 is electrically connected to the trench resistor structure 51 on the first main surface 3.
  • the gate terminal electrode 90 has a lower resistance value than the resistive film 60, and is electrically connected to the trench resistance structure 51 via the resistive film 60 on the first main surface 3.
  • the gate wiring electrode 93 has a lower resistance value than the resistive film 60, and is electrically connected to the gate terminal electrode 90 via the trench resistance structure 51 and the resistive film 60 on the first main surface 3.
  • the gate resistor RG including the trench resistor structure 51 and the resistive film 60 can be interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the trench resistor structure 51 is incorporated into the chip 2 in the region between the gate terminal electrode 90 and the gate wiring electrode 93, so that an increase in the area occupied by the gate resistor RG with respect to the first main surface 3 can be suppressed. Therefore, in a configuration with a gate resistor RG, a semiconductor device 1A having a novel layout that contributes to miniaturization can be provided.
  • the semiconductor device 1A preferably includes a gate electrode film 64 and a gate wiring film 65.
  • the gate electrode film 64 is disposed on the first main surface 3 adjacent to the resistive film 60.
  • the gate wiring film 65 is disposed on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between.
  • the gate terminal electrode 90 preferably covers the gate electrode film 64.
  • the gate wiring electrode 93 preferably covers the gate wiring film 65.
  • the resistive film 60 preferably has a first end 60A on one side and a second end 60B on the other side.
  • the gate wiring film 65 preferably has a first connection portion connected to the first end 60A of the resistive film 60, and a second connection portion connected to the second end 60B of the resistive film 60.
  • the gate wiring electrode 93 is preferably electrically connected to the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 can be electrically connected to the resistive film 60 via the gate wiring film 65, eliminating the need to directly connect the gate wiring electrode 93 to the resistive film 60. This relaxes the design rules for the gate wiring electrode 93, improving the degree of freedom in designing the gate wiring electrode 93.
  • the semiconductor device 1A preferably includes a first slit 71 defined between the resistive film 60 and the gate electrode film 64, and a second slit 72 defined between the resistive film 60 and the gate wiring film 65.
  • the first slit 71 and the second slit 72 can properly separate (define) the resistive film 60 from the gate electrode film 64 and the gate wiring film 65. This can improve the accuracy of the resistance value of the resistive film 60.
  • the gate terminal electrode 90 preferably covers the resistive film 60 and the gate electrode film 64 across the first slit 71 in a planar view.
  • the gate wiring film 65 preferably covers the resistive film 60 and the gate electrode film 64 across the second slit 72 in a planar view.
  • the first slit 71 is preferably formed narrower than the resistive film 60.
  • the second slit 72 is preferably formed narrower than the resistive film 60.
  • the trench resistor structure 51 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the resistive film 60 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the first slit 71 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the second slit 72 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the first slit 71 may have a first length in the second direction Y (one direction), and the second slit 72 may have a second length in the second direction Y (one direction) that is smaller than the first length.
  • the semiconductor device 1A preferably includes a third slit 73 defined between the gate electrode film 64 and the gate wiring film 65.
  • the third slit 73 can properly separate (define) the gate wiring film 65 from the gate electrode film 64. This can prevent the gate wiring film 65 from forming a short circuit with the gate electrode film 64 that does not go through the resistive film 60.
  • the gate terminal electrode 90 preferably covers the gate electrode film 64 and the gate wiring film 65 across the third slit 73 in a plan view.
  • multiple trench resistance structures 51 are formed at intervals on the first main surface 3.
  • the resistive film 60 covers the multiple trench resistance structures 51.
  • the resistive film 60 preferably has a first covering portion 61 that covers the first main surface 3 outside the trench resistance structure 51, and a second covering portion 62 that covers the trench resistance structure 51.
  • the gate terminal electrode 90 is preferably electrically connected to the resistive film 60 in the portion that covers the first covering portion 61.
  • the gate wiring electrode 93 is preferably electrically connected to the resistive film 60 in the portion that covers the second covering portion 62.
  • the semiconductor device 1A preferably includes an interlayer insulating film 74, a first resistor connection electrode 81, and a second resistor connection electrode 82.
  • the interlayer insulating film 74 covers the resistive film 60.
  • the first resistor connection electrode 81 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60.
  • the second resistor connection electrode 82 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a position different from the first resistor connection electrode 81.
  • the gate terminal electrode 90 is preferably arranged on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the first resistor connection electrode 81.
  • the gate wiring electrode 93 is preferably arranged on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the second resistor connection electrode 82.
  • a gate resistor RG can be formed in the region between the first resistor connection electrode 81 and the second resistor connection electrode 82. The resistance value of the gate resistor RG can be adjusted by adjusting the distance between the first resistor connection electrode 81 and the second resistor connection electrode 82.
  • the second resistor connection electrode 82 may extend in a direction different from that of the first resistor connection electrode 81.
  • the first resistor connection electrode 81 may extend in a first direction X (one direction) in a plan view
  • the second resistor connection electrode 82 may extend in a second direction Y (intersecting direction) that intersects with the first direction X (one direction) in a plan view.
  • the plurality of first resistor connection electrodes 81 are preferably embedded in the interlayer insulating film 74.
  • the plurality of second resistor connection electrodes 82 are preferably embedded in the interlayer insulating film 74.
  • the second connection area S2 of the second resistor connection electrode 82 to the resistive film 60 may be smaller than the first connection area S1 of the first resistor connection electrode 81 to the resistive film 60.
  • the gate terminal electrode 90 preferably has a first electrode portion 91 located outside the first resistor connection electrode 81 in a plan view, and a second electrode portion 92 that protrudes from the first electrode portion 91 toward the first resistor connection electrode 81 and is narrower than the first electrode portion 91.
  • the first electrode portion 91 is preferably formed as a terminal main body portion of the gate terminal electrode 90.
  • the second electrode portion 92 is preferably formed as a terminal pull-out portion pulled out from the terminal main body portion.
  • the first electrode portion 91 ensures an area to which a gate potential is applied
  • the second electrode portion 92 ensures an area that is electrically connected to the resistive film 60.
  • the conductive bonding material can be bonded to the first electrode portion 91. This makes it possible to prevent stress caused by the conductive bonding material from occurring in the resistive film 60 and the trench resistance structure 51. This makes it possible to prevent a deterioration in the electrical characteristics of the gate resistor RG.
  • the semiconductor device 1A preferably includes a p-type boundary well region 40 formed in the surface layer of the first main surface 3.
  • the boundary well region 40 can improve the breakdown voltage.
  • the trench resistance structure 51 is preferably formed at a distance from the bottom of the boundary well region 40 toward the first main surface 3.
  • the boundary well region 40 can suppress electric field concentration on the bottom wall of the trench resistance structure 51. Therefore, the breakdown voltage can be appropriately improved.
  • the semiconductor device 1A preferably includes an active region 6 provided on the first main surface 3, a non-active region 7 provided outside the active region 6 on the first main surface 3, and a first trench structure 21 (trench gate structure) formed in the active region 6.
  • the trench resistance structure 51 is preferably formed in the non-active region 7.
  • the resistance film 60 preferably covers the trench resistance structure 51 in the non-active region 7.
  • the gate terminal electrode 90 is electrically connected to the resistive film 60 in the non-active region 7.
  • the gate wiring electrode 93 is electrically connected to the first trench structure 21 in the active region 6, and is electrically connected to the resistive film 60 in the non-active region 7.
  • the above-described embodiment can be implemented in other forms.
  • the chip 2 was made of a silicon single crystal substrate.
  • the chip 2 may also be made of a SiC (silicon carbide) single crystal substrate.
  • the n-type semiconductor region may be replaced with a p-type semiconductor region
  • the p-type semiconductor region may be replaced with an n-type semiconductor region.
  • a p-type collector region 14 is shown.
  • an n-type drain region may be used instead of the p-type collector region 14.
  • the buffer region 13 is omitted.
  • the n-type drain region may be formed by an n-type semiconductor substrate, and the n-type drift region 12 and the first intermediate concentration region 19 may be formed by an n-type epitaxial layer. It is preferable that the n-type impurity concentration of the drift region 12 and the first intermediate concentration region 19 is less than the n-type impurity concentration of the drain region.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the first direction X and the second direction Y are defined by the extension directions of the first to fourth side faces 5A to 5D.
  • the first direction X and the second direction Y may be any directions as long as they maintain a mutually intersecting (specifically perpendicular) relationship.
  • the first direction X may be the extension direction of the third side face 5C (fourth side face 5D)
  • the second direction Y may be the extension direction of the first side face 5A (second side face 5B).
  • the first direction X may be a direction intersecting the first to fourth side faces 5A to 5D
  • the second direction Y may be a direction intersecting the first to fourth side faces 5A to 5D.
  • a chip (2) having a first main surface (3) and a second main surface (4) opposite the first main surface (3); an active region (6) provided on the first main surface (3); a peripheral region (9) provided outside the active region (6) and on the peripheral portion of the first main surface (3); a drift region (12) of a first conductivity type formed inside the chip (2); a first intermediate concentration region (19) of a first conductivity type as a carrier accumulation region, the first intermediate concentration region (19) being formed in a surface layer portion of the drift region (12) on the first main surface (3) side in the active region (6) and having a first conductivity type impurity concentration higher than that of the drift region (12);
  • a second conductivity type channel region (20) is disposed in a surface layer portion of the first main surface (3) and on the first main surface (3) side with respect to the first intermediate concentration region (19); a first high concentration region (29) of a first conductivity type that is disposed in a surface layer portion of the channel region (20) and has a first conductivity type impurity
  • the first conductive type impurity concentration of the drift region (12) is 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 15 cm ⁇ 3 or less
  • the semiconductor device according to [A4], wherein the first conductive type impurity concentration of the first medium concentration region (19) and the second medium concentration region (121) is 1.0 ⁇ 10 15 cm ⁇ 3 or more.
  • the second conductive type impurity concentration of the channel region (20) is 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 ⁇ cm ⁇ 3 or less
  • the semiconductor device described in [A9] includes a first main electrode (103, 104) disposed on the interlayer insulating film (74) in the active region (6) and electrically connected to the first connection electrode (85).
  • [A12] The semiconductor device described in [A11], including a second main electrode (107) formed on the second main surface (4).
  • the first high concentration region (29) is an emitter region
  • the first main electrodes (103, 104) are emitter electrodes
  • the semiconductor device according to [A12] wherein the second main electrode (107) is a collector electrode.
  • [A17] A semiconductor device according to [A16], in which the field plate (141) includes conductive polysilicon.
  • the semiconductor device according to [A17] further comprising a field connection electrode (89) penetrating the interlayer insulating film (74) and the surface insulating film (45, 46) and electrically connecting the field contact region (111) and the field electrode (105).
  • [A19] A semiconductor device according to any one of [A1] to [A18], in which the second medium concentration region (121) and the second high concentration region (43) are formed in a ring shape extending along the periphery of the chip (2).

Landscapes

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Abstract

半導体装置は、外周領域９において、ドリフト領域１２の第１主面３側の表層部に選択的に形成された第１導電型の第２中濃度領域１２１と、外周領域において、第１主面の表層部であって、第２中濃度領域に対して第１主面側に配置され、第２中濃度領域よりも第１導電型不純物濃度が高い、チャネルストップ領域としての第１導電型の第２高濃度領域４３と、第２中濃度領域の第２高濃度領域側の表層部に形成された第２導電型のチャネルストップコンタクト領域１２２と、外周領域において、チャネルストップコンタクト領域を覆うように、第１主面上に配置されたチャネルストップ電極１０６と、チャネルストップ電極とチャネルストップコンタクト領域とを電気的に接続するチャネルストップ接続電極１２４とを含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１は、半導体基板、複数のトレンチ構造およびゲートパッド部を含む半導体装置を開示している。複数のトレンチ構造は、半導体基板の表面に形成されている。ゲートパッド部は、複数のトレンチ構造を被覆するように半導体基板の上に配置されている。
米国特許出願公開第２０１７／００４０４２３号明細書
　本開示の目的は、リーク電流を低減できる半導体装置を提供することである。
　本開示の一実施形態は、第１主面およびその反対側の第２主面を有するチップと、前記第１主面に設けられた活性領域と、前記活性領域外であって、前記第１主面の外周部に設けられた外周領域と、前記チップの内部に形成された第１導電型のドリフト領域と、前記活性領域において、前記ドリフト領域の前記第１主面側の表層部に形成され、前記ドリフト領域よりも第１導電型不純物濃度が高い、キャリア蓄積領域としての第１導電型の第１中濃度領域と、前記活性領域において、前記第１主面の表層部であって、前記第１中濃度領域に対して前記第１主面側に配置された第２導電型のチャネル領域と、前記チャネル領域の表層部に配置され、前記第１中濃度領域よりも第１導電型不純物濃度が高い第１導電型の第１高濃度領域と、前記活性領域において、前記第１主面から前記第１高濃度領域、前記チャネル領域および前記第１中濃度領域を通って前記ドリフト領域に達しているトレンチゲート構造と、前記外周領域において、前記ドリフト領域の前記第１主面側の表層部に選択的に形成された第１導電型の第２中濃度領域と、前記外周領域において、前記第１主面の表層部であって、前記第２中濃度領域に対して前記第１主面側に配置され、前記第２中濃度領域よりも第１導電型不純物濃度が高い、チャネルストップ領域としての第１導電型の第２高濃度領域と、前記第２中濃度領域の前記第２高濃度領域側の表層部に形成された第２導電型のチャネルストップコンタクト領域と、前記外周領域において、前記チャネルストップコンタクト領域を覆うように、前記第１主面上に配置されたチャネルストップ電極と、前記チャネルストップ電極と前記チャネルストップコンタクト領域とを電気的に接続するチャネルストップ接続電極とを含む、半導体装置を提供する。
　この構成では、リーク電流を低減できる。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、一実施形態に係る半導体装置を示す平面図である。 図２は、第１主面のレイアウトを示す平面図である。 図３は、活性領域および外周領域を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、活性領域および境界領域を示す拡大平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図７に示すIX-IX線に沿う断面図である。 図１０Ａは、外周領域の内周部の構造を示す図解的な断面図である。 図１０Ｂは、図１０Ａよりも外側部分の構造を示す図解的な断面図である。 図１０Ｃは、図１０Ｂの領域ＸＣの詳細な構造を示す拡大断面図である。 図１０Ｄは、図１０Ｂの領域ＸＤの詳細な構造を示す拡大断面図である。 図１０Ｅは、比較例に係る半導体装置の一部を示す拡大断面図であって、図１０Ｄに対応する拡大断面図である。 図１１は、パッド領域を示す拡大平面図である。 図１２は、図１１に示すゲート抵抗構造を示す拡大平面図である。 図１３は、図１２に示すゲート抵抗構造の内方部を示す拡大平面図である。 図１４は、図１２に示すゲート抵抗構造の一端部を示す拡大平面図である。 図１５は、図１２に示すゲート抵抗構造の他端部を示す拡大平面図である。 図１６は、図１３に示すXVI-XVI線に沿う断面図である。 図１７は、図１３に示すXVII-XVII線に沿う断面図である。 図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１３に示すXIX-XIX線に沿う断面図である。 図２０は、図１４に示すXX-XX線に沿う断面図である。 図２１は、図１５に示すXXI-XXI線に沿う断面図である。 図２２は、図１２に示すXXII-XXII線に沿う断面図である。 図２３は、抵抗膜、ゲート電極膜およびゲート配線膜のレイアウトを示す平面図である。 図２４は、ゲート抵抗構造、ゲート端子電極およびゲート配線電極およびを示す電気回路図である。 図２５は、本実施形態に係る半導体装置および比較例に係る半導体装置それぞれについての、コレクタ・エミッタ間電圧Ｖｃｅ［Ｖ］に対するリーク電流Ｉｃｓ［Ａ］のシミュレーション結果を示すグラフである。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、第１主面３のレイアウトを示す平面図である。図３は、活性領域６および外周領域９を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図３に示すV-V線に沿う断面図である。
　図６は、図３に示すVI-VI線に沿う断面図である。図７は、活性領域６および境界領域８を示す拡大平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。図９は、図７に示すIX-IX線に沿う断面図である。
　図１０Ａは、外周領域の内周部の構造を示す図解的な断面図である。図１０Ｂは、図１０Ａよりも外側部分の構造を示す図解的な断面図である。図１０Ｃは、図１０Ｂの領域ＸＣの詳細な構造を示す拡大断面図である。図１０Ｄは、図１０Ｂの領域ＸＤの詳細な構造を示す拡大断面図である。
　半導体装置１Ａは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えたＩＧＢＴ半導体装置である。図１～図１０Ｄを参照して、半導体装置１Ａは、六面体形状（具体的には直方体形状）のチップ２を含む。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、シリコン単結晶基板（半導体基板）からなる単層構造を有している。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、第１主面３に間隔を空けて設けられた複数の活性領域６を含む。複数の活性領域６は、第１活性領域６Ａおよび第２活性領域６Ｂを含む。第１活性領域６Ａは、第１主面３の中心を第１方向Ｘに横切る直線に対して第１側面５Ａ側の領域に設けられている。第２活性領域６Ｂは、第１主面３の中心を第１方向Ｘに横切る直線に対して第２側面５Ｂ側の領域に設けられている。各活性領域６は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状に形成されている。各活性領域６の平面形状は、任意である。
　半導体装置１Ａは、第１主面３において複数の活性領域６外の領域に設けられた非活性領域７を含む。非活性領域７は、境界領域８および外周領域９を含む。境界領域８は、第１活性領域６Ａおよび第２活性領域６Ｂの間の領域において、第１方向Ｘに延びる帯状に設けられている。境界領域８は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　境界領域８は、第２方向Ｙに比較的大きい幅を有するパッド領域１０、および、第２方向Ｙにパッド領域１０の幅よりも小さい幅を有するストリート領域１１を含む。パッド領域１０は、「第１境界領域」または「幅広領域」と称されてもよい。ストリート領域１１は、「第２境界領域」、「ライン領域」または「幅狭領域」と称されてもよい。
　パッド領域１０は、第１方向Ｘの一方側（第３側面５Ｃ側）の領域に設けられている。パッド領域１０は、この形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に位置し、第３側面５Ｃの中央部近傍において四角形状に設けられている。ストリート領域１１は、パッド領域１０に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に設けられている。ストリート領域１１は、この形態では、パッド領域１０から第４側面５Ｄ側に向けて帯状に引き出され、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　外周領域９は、複数の活性領域６を一括して取り囲むようにチップ２の周縁部に設けられている。外周領域９は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（この形態では四角環状）に設けられている。外周領域９は、第１主面３の一方側（第３側面５Ｃ側）においてパッド領域１０に接続され、第１主面３の他方側（第４側面５Ｄ側）においてストリート領域１１に接続されている。
　半導体装置１Ａは、チップ２の内部に形成されたｎ型（第１導電型）のドリフト領域１２を含む。ドリフト領域１２は、チップ２の内部の全域に形成されている。この形態では、チップ２がｎ型の半導体基板（ｎ型の半導体チップ）からなり、ドリフト領域１２はｎ型のチップ２を利用して形成されている。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型のバッファ領域１３を含む。バッファ領域１３は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。バッファ領域１３は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。バッファ領域１３の有無は任意であり、バッファ領域１３を有さない形態が採用されてもよい。
　半導体装置１Ａは、第２主面４の表層部に形成されたｐ型（第２導電型）のコレクタ領域１４を含む。コレクタ領域１４は、バッファ領域１３の第２主面４側の表層部に形成されている。コレクタ領域１４は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。コレクタ領域１４は、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。
　半導体装置１Ａは、複数の活性領域６を区画するように第１主面３に形成された複数のトレンチ分離構造１５を含む。複数のトレンチ分離構造１５には、ゲート電位が付与される。トレンチ分離構造１５は、「トレンチゲート分離構造」または「トレンチゲート接続構造」と称されてもよい。複数のトレンチ分離構造１５は、第１活性領域６Ａ側の第１トレンチ分離構造１５Ａおよび第２活性領域６Ｂ側の第２トレンチ分離構造１５Ｂを含む。
　第１トレンチ分離構造１５Ａは、第１活性領域６Ａを取り囲み、境界領域８および外周領域９から第１活性領域６Ａを区画している。第１トレンチ分離構造１５Ａは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第１トレンチ分離構造１５Ａは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　第２トレンチ分離構造１５Ｂは、第２活性領域６Ｂを取り囲み、境界領域８および外周領域９から第２活性領域６Ｂを区画している。第２トレンチ分離構造１５Ｂは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第２トレンチ分離構造１５Ｂは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　トレンチ分離構造１５は、ストリート領域１１の幅未満の幅を有していることが好ましい。トレンチ分離構造１５の幅は、トレンチ分離構造１５が延びる方向に直交する方向の幅である。トレンチ分離構造１５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。トレンチ分離構造１５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。トレンチ分離構造１５の幅は、０．４μｍ以上０．７μｍ以下であることが好ましい。トレンチ分離構造１５は、１μｍ以上２０μｍ以下の深さを有していてもよい。トレンチ分離構造１５の深さは、４μｍ以上１０μｍ以下であることが好ましい。
　以下、１つのトレンチ分離構造１５の構成が説明される。トレンチ分離構造１５は、分離トレンチ１６、分離絶縁膜１７および分離埋設電極１８を含む。分離トレンチ１６は、第１主面３に形成され、トレンチ分離構造１５の壁面を区画している。分離絶縁膜１７は、分離トレンチ１６の壁面を膜状に被覆している。分離絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　分離絶縁膜１７は、単一の絶縁膜からなる単層構造を有していることが好ましい。分離絶縁膜１７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。分離埋設電極１８は、分離絶縁膜１７を挟んで分離トレンチ１６に埋設されている。分離埋設電極１８は、導電性ポリシリコンを含んでいてもよい。分離埋設電極１８には、ゲート電位が付与される。
　半導体装置１Ａは、各活性領域６に形成されたＩＧＢＴ構造Ｔｒ（トランジスタ構造）を含む。ＩＧＢＴ構造Ｔｒは、非活性領域７には形成されていない。第２活性領域６Ｂ側の構成（ＩＧＢＴ構造Ｔｒの構成）は第１活性領域６Ａ側の構成（ＩＧＢＴ構造Ｔｒの構成）とほぼ同じであるため、以下では第１活性領域６Ａ側の構成が説明される。第２活性領域６Ｂ側の構成は、この形態では、境界領域８を挟んで第１活性領域６Ａ側の構成と線対称である。第２活性領域６Ｂ側の構造の説明については、第１活性領域６Ａ側の構造の説明が適用され、省略される。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３の表層部に形成されたキャリア蓄積領域としてのｎ型の第１中濃度領域１９を含む。第１中濃度領域１９は、ドリフト領域１２の第１主面３側の表層部に形成されている。第１中濃度領域１９は、第１主面３に沿って層状に延び、トレンチ分離構造１５の内周壁に接続されている。第１中濃度領域１９は、トレンチ分離構造１５よりも浅く形成され、トレンチ分離構造１５の底壁よりも第１主面３側に位置する底部を有している。第１中濃度領域１９の底部は、トレンチ分離構造１５の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。第１中濃度領域１９の厚さは、２μｍ程度であってもよい。
　第１中濃度領域１９は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。ドリフト領域１２を「第１ドリフト領域」と称し、第１中濃度領域１９を「第２ドリフト領域」と称してもよい。第１中濃度領域１９は、ｐ型のコレクタ領域１４からのホールを蓄積することにより、ドリフト領域１２の見掛け上の抵抗率を小さくし、導通損失を低減するために形成されている。
　ドリフト領域１２のｎ型不純物濃度は、この形態では、ドリフト領域１２の第１主面３側の表面から第２主面４側の表面に向かって徐々に低くなるように変化している。ドリフト領域１２のｎ型不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であることが好ましい。第１中濃度領域１９のｎ型不純物濃度は、たとえば、１．０×１０１５ｃｍ－３以上であることが好ましい。第１中濃度領域１９のｎ型不純物濃度は、たとえば、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３の表層部に形成されたｐ型のチャネル領域２０を含む。チャネル領域２０は、「ボディ領域」または「ベース領域」と称されてもよい。チャネル領域２０は、第１中濃度領域１９の第１主面３側の表層部に形成されている。チャネル領域２０は、第１主面３に沿って層状に延び、トレンチ分離構造１５の内周壁に接続されている。チャネル領域２０は、トレンチ分離構造１５よりも浅く形成され、トレンチ分離構造１５の底壁よりも第１主面３側に位置する底部を有している。チャネル領域２０の底部は、トレンチ分離構造１５の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。チャネル領域２０の厚さは、１μｍ程度であってもよい。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３に形成された複数の第１トレンチ構造２１を含む。複数の第１トレンチ構造２１には、ゲート電位が付与される。第１トレンチ構造２１は、「トレンチゲート構造」と称されてもよい。複数の第１トレンチ構造２１は、ドリフト領域１２に至るようにチャネル領域２０を貫通している。複数の第１トレンチ構造２１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ構造２１は、第２方向Ｙに延びるストライプ状に配列されている。
　各第１トレンチ構造２１は、長手方向（第２方向Ｙ）に関して、境界領域８側の一端部および外周領域９側の他端部を有している。複数の第１トレンチ構造２１の一端部および他端部は、トレンチ分離構造１５に機械的および電気的に接続されている。つまり、複数の第１トレンチ構造２１は、トレンチ分離構造１５と共に１つの梯子状のトレンチ構造を構成している。第１トレンチ構造２１およびトレンチ分離構造１５の接続部は、トレンチ分離構造１５の一部および／または第１トレンチ構造２１の一部とみなされてもよい。
　複数の第１トレンチ構造２１の間隔は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、第１トレンチ構造２１が延びる方向に直交する方向の幅である。第１トレンチ構造２１の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ構造２１の幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第１トレンチ構造２１の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ構造２１の幅は、トレンチ分離構造１５の幅とほぼ等しいことが好ましい。第１トレンチ構造２１は、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ構造２１の深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ構造２１の深さは、トレンチ分離構造１５の深さとほぼ等しいことが好ましい。
　以下、１つの第１トレンチ構造２１の構成が説明される。第１トレンチ構造２１は、第１トレンチ２２、第１絶縁膜２３および第１埋設電極２４を含む。第１トレンチ２２は、第１主面３に形成され、第１トレンチ構造２１の壁面を区画している。第１トレンチ２２は、この形態では、第２方向Ｙの両端部において分離トレンチ１６に連通している。具体的には、第１トレンチ２２の側壁は分離トレンチ１６の側壁に連通し、第１トレンチ２２の底壁は分離トレンチ１６の底壁に連通している。
　第１絶縁膜２３は、第１トレンチ２２の壁面を膜状に被覆している。第１絶縁膜２３は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜２３は、単一の絶縁膜からなる単層構造を有していることが好ましい。
　第１絶縁膜２３は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１絶縁膜２３は、この形態では、分離絶縁膜１７と同一の絶縁膜からなる。第１絶縁膜２３は、分離トレンチ１６および第１トレンチ２２の連通部において分離絶縁膜１７に接続されている。
　第１埋設電極２４は、第１絶縁膜２３を挟んで第１トレンチ２２に埋設されている。第１埋設電極２４は、導電性ポリシリコンを含んでいてもよい。第１埋設電極２４には、ゲート電位が付与される。第１埋設電極２４は、分離トレンチ１６および第１トレンチ２２の連通部において分離埋設電極１８に機械的および電気的に接続されている。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３において隣り合う複数の第１トレンチ構造２１の間の領域にそれぞれ形成された複数の第２トレンチ構造２５を含む。第２トレンチ構造２５は、「エミッタトレンチ構造」と称されてもよい。各第２トレンチ構造２５は、平面視において複数の第１トレンチ構造２１から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる四角環状に形成されている。
　第２トレンチ構造２５の幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ構造２５の幅は、第２トレンチ構造２５が延びる方向に直交する方向の幅である。第２トレンチ構造２５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ構造２５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第２トレンチ構造２５の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ構造２５の幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。第２トレンチ構造２５は、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ構造２５の深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ構造２５の深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　以下、１つの第２トレンチ構造２５の構成が説明される。第２トレンチ構造２５は、第２トレンチ２６、第２絶縁膜２７および第２埋設電極２８を含む。第２トレンチ２６は、第１主面３に形成され、第２トレンチ構造２５の壁面を区画している。
　第２絶縁膜２７は、第２トレンチ２６の壁面を膜状に被覆している。第２絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜２７は、単一の絶縁膜からなる単層構造を有していることが好ましい。第２絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２絶縁膜２７は、この形態では、第１絶縁膜２３と同一の絶縁膜からなる。
　第２埋設電極２８は、第２絶縁膜２７を挟んで第２トレンチ２６に埋設されている。第２埋設電極２８は、導電性ポリシリコンを含んでいてもよい。第２埋設電極２８には、エミッタ電位が付与される。
　半導体装置１Ａは、第１活性領域６Ａにおいてチャネル領域２０の表層部に形成されたｎ型の複数のエミッタ領域２９を含む。エミッタ領域２９は、本開示における「第１高濃度領域」の一例であり、「第１高濃度領域」と称されてもよい。複数のエミッタ領域（第１高濃度領域）２９は、第１中濃度領域１９よりも高いｎ型不純物濃度をそれぞれ有している。複数のエミッタ領域２９は、複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。エミッタ領域２９のｎ型不純物濃度は、たとえば、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であることが好ましい。
　複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。むろん、複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って間隔を空けて形成されていてもよい。複数のエミッタ領域２９は、この形態では、第１トレンチ構造２１および第２トレンチ構造２５に接続されるように、第１トレンチ構造２１および第２トレンチ構造２５の間の領域に形成されている。エミッタ領域２９は、トレンチ分離構造１５および最外の第２トレンチ構造２５の間の領域には形成されていないことが好ましい。
　半導体装置１Ａは、第１活性領域６Ａにおいてエミッタ領域２９を露出させるように第１主面３に形成された複数のコンタクト孔３０を含む。コンタクト孔３０は、本開示における「第１コンタクト孔」の一例である。複数のコンタクト孔３０は、複数の第１トレンチ構造２１から間隔を空けて複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。複数のコンタクト孔３０は、開口から底壁に向けて開口幅が狭まる先細り形状にそれぞれ形成されていてもよい。
　複数のコンタクト孔３０は、チャネル領域２０に至るようにエミッタ領域２９を貫通している。複数のコンタクト孔３０は、チャネル領域２０に至らないようにエミッタ領域２９の底部から第１主面３側に離間していてもよい。複数のコンタクト孔３０は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。長手方向（第２方向Ｙ）に関して、複数のコンタクト孔３０は、複数の第１トレンチ構造２１よりも短いことが好ましい。複数のコンタクト孔３０は、複数の第２トレンチ構造２５よりも短いことが特に好ましい。
　半導体装置１Ａは、第１活性領域６Ａのチャネル領域２０の表層部において複数のエミッタ領域２９とは異なる領域に形成されたｐ型の複数のチャネルコンタクト領域３１を含む。複数のチャネルコンタクト領域３１は、チャネル領域２０よりも高いｐ型不純物濃度を有している。複数のチャネルコンタクト領域３１は、平面視において対応するコンタクト孔３０に沿って延びる帯状にそれぞれ形成されている。複数のチャネルコンタクト領域３１の底部は、対応するコンタクト孔３０の底壁およびチャネル領域２０の底部の間の領域にそれぞれ形成されている。
　チャネル領域２０のｐ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であることが好ましい。チャネルコンタクト領域３１のｐ型不純物濃度は、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好ましい。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３の表層部において複数の第２トレンチ構造２５によって取り囲まれた領域にそれぞれ形成された複数のｐ型のフローティング領域３２を含む。複数のフローティング領域３２は、電気的に浮遊状態に形成されている。むろん、複数のフローティング領域３２には、エミッタ電位が付与されてもよい。複数のフローティング領域３２は、チャネル領域２０よりも高いｐ型不純物濃度を有していることが好ましい。
　各フローティング領域３２は、第１主面３に沿って層状に延び、各第２トレンチ構造２５の内周壁に接続されている。各フローティング領域３２は、第２トレンチ構造２５の深さ範囲中間部よりも深く形成されていることが好ましい。各フローティング領域３２は、この形態では、第２トレンチ構造２５よりも深く形成され、第２トレンチ構造２５の底壁を被覆する部分を有している。
　このように、第１活性領域６Ａは、ＩＧＢＴ構造Ｔｒとして、チャネル領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のチャネルコンタクト領域３１および複数のフローティング領域３２を含む。また、第２活性領域６Ｂは、第１活性領域６Ａと同様に、ＩＧＢＴ構造Ｔｒとして、チャネル領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のチャネルコンタクト領域３１および複数のフローティング領域３２を含む。
　半導体装置１Ａは、境界領域８において第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含む。境界ウェル領域４０は、この形態では、チャネル領域２０よりも高いｐ型不純物濃度を有している。むろん、境界ウェル領域４０は、チャネル領域２０よりも低いｐ型不純物濃度を有していてもよい。
　境界ウェル領域４０は、平面視において境界領域８に沿って第１方向Ｘに延びる帯状に形成されている。つまり、境界ウェル領域４０は、第１トレンチ分離構造１５Ａおよび第２トレンチ分離構造１５Ｂによって挟まれた領域において第１主面３に沿って延びる層状に形成され、第１主面３から露出している。境界ウェル領域４０は、第１活性領域６Ａ側の複数の第１トレンチ構造２１および第２活性領域６Ｂ側の複数の第１トレンチ構造２１によって挟まれた領域に形成されている。
　境界ウェル領域４０は、パッド領域１０に形成された第１境界ウェル領域４０Ａ、および、ストリート領域１１に形成された第２境界ウェル領域４０Ｂを含む。第１境界ウェル領域４０Ａは、第２方向Ｙに比較的大きい領域幅を有している。第１境界ウェル領域４０Ａは、平面視において多角形状（この形態では四角形状）に形成されている。第１境界ウェル領域４０Ａは、パッド領域１０の全域に形成されていることが好ましい。
　第２境界ウェル領域４０Ｂは、第２方向Ｙに第１境界ウェル領域４０Ａの領域幅よりも小さい領域幅を有し、第１境界ウェル領域４０Ａからストリート領域１１に向けて帯状に引き出されている。第２境界ウェル領域４０Ｂは、この形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。第２境界ウェル領域４０Ｂは、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。
　境界ウェル領域４０は、チャネル領域２０よりも深く形成されていることが好ましい。境界ウェル領域４０は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。境界ウェル領域４０は、この形態では、第２方向Ｙに境界領域８の幅よりも大きい幅を有し、境界領域８から複数の活性領域６内に引き出されている。
　境界ウェル領域４０は、第２方向Ｙに隣り合う複数のトレンチ分離構造１５に接続されている。境界ウェル領域４０は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。境界ウェル領域４０は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　境界ウェル領域４０は、複数の活性領域６内においてトレンチ分離構造１５の側壁および複数のトレンチ構造の側壁を被覆し、第１主面３の表層部において各チャネル領域２０に接続されている。境界ウェル領域４０の深さは、１μｍ以上２０μｍ以下であってもよい。境界ウェル領域４０の深さは、５μｍ以上１０μｍ以下であることが好ましい。
　半導体装置１Ａは、外周領域９において第１主面３の表層部に形成されたｐ型の外周ウェル領域４１を含む。外周ウェル領域４１は、この形態では、チャネル領域２０よりも高いｐ型不純物濃度を有している。むろん、外周ウェル領域４１は、チャネル領域２０よりも低いｐ型不純物濃度を有していてもよい。外周ウェル領域４１のｐ型不純物濃度は、境界ウェル領域４０のｐ型不純物濃度とほぼ等しいことが好ましい。
　外周ウェル領域４１は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。外周ウェル領域４１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。外周ウェル領域４１は、平面視において複数の活性領域６に沿って延びる帯状に形成されている。外周ウェル領域４１は、この形態では、平面視において複数の活性領域６を一括して取り囲む環状（この形態では四角環状）に形成されている。
　外周ウェル領域４１は、チャネル領域２０よりも深く形成されていることが好ましい。外周ウェル領域４１は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。外周ウェル領域４１は、境界ウェル領域４０とほぼ等しい深さを有していることが好ましい。
　外周ウェル領域４１は、複数のトレンチ分離構造１５に接続されている。外周ウェル領域４１は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。外周ウェル領域４１は、外周領域９から複数の活性領域６内に引き出されている。外周ウェル領域４１は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　外周ウェル領域４１は、各活性領域６内においてトレンチ分離構造１５の側壁および複数の第１トレンチ構造２１の側壁を被覆し、第１主面３の表層部において複数のチャネル領域２０に接続されている。外周ウェル領域４１は、境界領域８および外周領域９の接続部において境界ウェル領域４０に接続されている。つまり、外周ウェル領域４１は、境界ウェル領域４０と共に複数の活性領域６を区画している。
　図１０Ａおよび図１０Ｂを参照して、半導体装置１Ａは、外周領域９において第１主面３の表層部に形成された少なくとも１つ（この形態では複数）のｐ型のフィールド領域４２を含む。フィールド領域４２の個数は任意であり、１個以上２０個以下（典型的には３個以上１０個以下）であってもよい。
　複数のフィールド領域４２は、チャネル領域２０よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも低いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１とほぼ等しいｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、電気的に浮遊状態に形成されている。
　複数のフィールド領域４２は、チップ２の周縁および外周ウェル領域４１から間隔を空けてチップ２の周縁および外周ウェル領域４１の間の領域に形成されている。複数のフィールド領域４２は、平面視において外周ウェル領域４１に沿って延びる帯状に形成されている。複数のフィールド領域４２は、この形態では、平面視において外周ウェル領域４１を取り囲む環状（四角環状）に形成されている。
　複数のフィールド領域４２は、チャネル領域２０よりも深く形成されていることが好ましい。複数のフィールド領域４２は、外周ウェル領域４１とほぼ等しい深さで形成されていてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも浅く形成されていてもよい。複数のフィールド領域４２は、一定の深さで形成されていてもよい。
　複数のフィールド領域４２の間隔は、チップ２の周縁側に向けて漸増していてもよい。複数のフィールド領域４２は、外周ウェル領域４１の幅よりも小さい幅をそれぞれ有している。複数のフィールド領域４２のうち最外のフィールド領域４２は、他のフィールド領域４２よりも幅広に形成されていてもよい。
　図１０Ｃを参照して、半導体装置１Ａは、各フィールド領域４２の第１主面３側の表層部に形成された少なくとも１つ（この形態では複数）のｐ型のフィールドコンタクト領域１１１を含む。この形態では、１つのフィールド領域４２に対して２つのフィールドコンタクト領域１１１が形成されている。この形態では、フィールドコンタクト領域１１１は、チャネルコンタクト領域３１と同じｐ型不純物濃度を有している。このようなフィールドコンタクト領域１１１は、たとえば、チャネルコンタクト領域３１を形成する工程において、チャネルコンタクト領域３１と同時に形成することができる。
　図１０Ｂおよび図１０Ｄを参照して、半導体装置１Ａは、外周領域９において複数のフィールド領域４２からチップ２の周縁側に間隔を空けて第１主面３の表層部に形成されたｎ型の第２中濃度領域１２１を含む。第２中濃度領域１２１は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。この形態では、第２中濃度領域１２１は、キャリア蓄積領域としての第１中濃度領域１９と同じｎ型不純物濃度を有している。
　第２中濃度領域１２１は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。第２中濃度領域１２１は、この形態では、平面視において複数のフィールド領域４２を取り囲む環状（四角環状）に形成されている。第２中濃度領域１２１は、第１～第４側面５Ａ～５Ｄから露出していてもよい。第２中濃度領域１２１は、電気的に浮遊状態に形成されている。
　この形態では、第２中濃度領域１２１の底面の深さ位置は、第１中濃度領域１９の底面の深さ位置と等しい。このような第２中濃度領域１２１は、たとえば、第１中濃度領域１９を形成する工程において、第１中濃度領域１９と同時に形成することができる。
　半導体装置１Ａは、第２中濃度領域１２１の第１主面３側の表層部に形成されたチャネルストップ領域としてのｎ型の第２高濃度領域４３を含む。第２高濃度領域４３の第２主面４側の表面は、第２中濃度領域１２１によって覆われている。言い換えれば、第２高濃度領域４３は、第１主面３側の表層部であって、第２中濃度領域１２１に対して第１主面３側に配置されている。
　第２高濃度領域４３は、第２中濃度領域１２１よりも高いｎ型不純物濃度を有している。この形態では、第２高濃度領域４３は、エミッタ領域（第１高濃度領域）２９と同じｎ型不純物濃度を有している。このような第２高濃度領域４３は、たとえば、エミッタ領域２９を形成する工程において、エミッタ領域２９と同時に形成することができる。
　第２高濃度領域４３は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。第２高濃度領域４３は、この形態では、平面視において複数のフィールド領域４２を取り囲む環状（四角環状）に形成されている。第２高濃度領域４３は、第１～第４側面５Ａ～５Ｄから露出していてもよい。
　この形態では、第２中濃度領域１２１の底面の内周縁部は、第２高濃度領域４３によって覆われている。第２中濃度領域１２１の内周縁は、第２高濃度領域４３の内周縁よりも、フィールド領域４２側に位置している。第２高濃度領域４３は、電気的に浮遊状態に形成されている。
　図１０Ｄを参照して、半導体装置１Ａは、第２中濃度領域１２１の第１主面３側の表層部において、第２高濃度領域４３とは異なる領域に形成された、少なくとも１つ（この形態では複数）のｐ型のチャネルストップコンタクト領域１２２を含む。この形態では、チャネルストップコンタクト領域１２２は、第２中濃度領域１２１の第２高濃度領域４３側の表層部に形成されている。
　チャネルストップコンタクト領域１２２の一部が、第２高濃度領域４３に形成されていてもよい。つまり、チャネルストップコンタクト領域１２２は、第２高濃度領域４３と第２中濃度領域１２１との境界部に、それらに跨って形成されていてもよい。チャネルストップコンタクト領域１２２の底面は、第２中濃度領域１２１によって覆われている。この形態では、２つのチャネルストップコンタクト領域１２２が形成されている。
　この形態では、チャネルストップコンタクト領域１２２は、チャネルコンタクト領域３１と同じｐ型不純物濃度を有している。このようなチャネルストップコンタクト領域１２２は、たとえば、チャネルコンタクト領域３１を形成する工程において、チャネルコンタクト領域３１と同時に形成することができる。
　半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜４５を含む。主面絶縁膜４５は、活性領域６、境界領域８および外周領域９において第１主面３を選択的に被覆している。主面絶縁膜４５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　主面絶縁膜４５は、単一の絶縁膜からなる単層構造を有していることが好ましい。主面絶縁膜４５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜４５は、この形態では、第１絶縁膜２３（分離絶縁膜１７）と同一の絶縁膜からなる。主面絶縁膜４５は、トレンチ分離構造１５、第１トレンチ構造２１および第２トレンチ構造２５を露出させるように第１主面３を被覆している。
　具体的には、主面絶縁膜４５は、分離絶縁膜１７、第１絶縁膜２３および第２絶縁膜２７に接続され、分離埋設電極１８、第１埋設電極２４および第２埋設電極２８を露出させている。主面絶縁膜４５は、境界領域８および外周領域９において境界ウェル領域４０、外周ウェル領域４１、フィールド領域４２、第２高濃度領域４３および第２中濃度領域１２１を選択的に被覆している。
　半導体装置１Ａは、外周領域９において、第１主面３を選択的に被覆するフィールド絶縁膜４６を含む。主面絶縁膜４５およびフィールド絶縁膜４６は、本開示における「表面絶縁膜」の一例である。フィールド絶縁膜４６は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　フィールド絶縁膜４６は、主面絶縁膜４５よりも厚い。フィールド絶縁膜４６は、第１フィールド絶縁膜１３１、複数の第２フィールド絶縁膜１３２および第３フィールド絶縁膜１３３を含む。
　第１フィールド絶縁膜１３１は、第１主面３３上に、外周ウェル領域４１の外周縁部と最も内側のフィールド領域４２の内周縁部とに跨って形成されている。第１フィールド絶縁膜１３１は、この形態では、外周ウェル領域４１に沿って延びる環状に形成されている。
　第２フィールド絶縁膜１３２は、第１主面３３上に、隣り合う２つのフィールド領域４２のうちの内側のフィールド領域４２の外周縁部と、外側のフィールド領域４２の内周縁部とに跨って形成されている。各第２フィールド絶縁膜１３２は、対応する２つのフィールド領域４２のうちの内側のフィールド領域４２に沿って延びる環状に形成されている。
　第３フィールド絶縁膜１３３は、最も外側のフィールド領域４２の外周縁寄りの位置から第２中濃度領域１２１の近傍までの領域を覆うように、第１主面３３上に形成されている。第３フィールド絶縁膜１３３は、第２中濃度領域１２１から最も外側のフィールド領域４２側に間隔を空けて形成されている。第３フィールド絶縁膜１３３は、この形態では、最も外側のフィールド領域４２に沿って延びる環状に形成されている。
　第１フィールド絶縁膜１３１の内周縁は、外周ウェル領域４１上の主面絶縁膜４５の外周縁に接続されている。第１フィールド絶縁膜１３１の外周縁は、最も内側のフィールド領域４２の幅中間部を覆っている主面絶縁膜４５の内周縁に接続されている。
　隣り合う２つのフィールド領域４２に跨る第２フィールド絶縁膜１３２の内周縁は、内側のフィールド領域４２の幅中間部を覆っている主面絶縁膜４５の外周縁に接続されており、当該第２フィールド絶縁膜１３２の外周縁は、外側のフィールド領域４２の幅中間部を覆っている主面絶縁膜４５の内周縁に接続されている。
　第３フィールド絶縁膜１３３の内周縁は、最も外側のフィールド領域４２の幅中間部を覆っている主面絶縁膜４５の外周縁に接続されている。第３フィールド絶縁膜１３３の外周縁は、それよりもチップ２の周縁側に形成されている主面絶縁膜４５の内周縁に接続されている。
　図３および図５を参照して、半導体装置１Ａは、活性領域６において複数の第２トレンチ構造２５を被覆するように第１主面３の上に配置された複数のエミッタ電極膜４７を含む。具体的には、複数のエミッタ電極膜４７は、主面絶縁膜４５の上に配置されている。複数のエミッタ電極膜４７は、導電性ポリシリコンを含んでいてもよい。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２方向Ｙの両端部をそれぞれ被覆している。複数のエミッタ電極膜４７は、この形態では、対応する第２トレンチ構造２５およびトレンチ分離構造１５の間の領域を第２方向Ｙに延びる帯状に形成されている。複数のエミッタ電極膜４７は、トレンチ分離構造１５から第２トレンチ構造２５側に間隔を空けて形成されている。複数のエミッタ電極膜４７は、主面絶縁膜４５を挟んでチャネル領域２０に対向している。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２埋設電極２８と一体的にそれぞれ形成されている。つまり、複数のエミッタ電極膜４７は、第２埋設電極２８の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からそれぞれなる。むろん、複数のエミッタ電極膜４７は、第２埋設電極２８とは別体的に形成されていてもよい。
　図１１は、パッド領域１０を示す拡大平面図である。図１２は、図１１に示すゲート抵抗構造５０を示す拡大平面図である。図１３は、図１２に示すゲート抵抗構造５０の内方部を示す拡大平面図である。図１４は、図１２に示すゲート抵抗構造５０の一端部を示す拡大平面図である。図１５は、図１２に示すゲート抵抗構造５０の他端部を示す拡大平面図である。
　図１６は、図１３に示すXVI-XVI線に沿う断面図である。図１７は、図１３に示すXVII-XVII線に沿う断面図である。図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。図１９は、図１３に示すXIX-XIX線に沿う断面図である。図２０は、図１４に示すXX-XX線に沿う断面図である。
　図２１は、図１５に示すXXI-XXI線に沿う断面図である。図２２は、図１２に示すXXII-XXII線に沿う断面図である。図２３は、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５のレイアウトを示す平面図である。図２４は、ゲート抵抗構造５０、ゲート端子電極９０およびゲート配線電極９３を示す電気回路図である。
　図１１～図２４を参照して、半導体装置１Ａは、パッド領域１０に形成されたゲート抵抗構造５０を含む。ゲート抵抗構造５０は、ＩＧＢＴのゲート（ＩＧＢＴ構造Ｔｒの第１トレンチ構造２１）に対するゲート抵抗ＲＧを構成する。ゲート抵抗構造５０は、パッド領域１０において第１主面３に形成された複数のトレンチ抵抗構造５１を含む。複数のトレンチ抵抗構造５１にはゲート電位が付与されるが、複数のトレンチ抵抗構造５１はチャネルの制御に寄与しない。
　複数のゲート抵抗構造５０は、この形態では、第１トレンチ群５２および第２トレンチ群５３を構成している。第１トレンチ群５２は、複数のトレンチ抵抗構造５１の一部を構成する複数の第１トレンチ抵抗構造５１Ａを含み、第２方向Ｙの一方側（第１側面５Ａ側）に設けられている。第１トレンチ抵抗構造５１Ａの個数は任意であり、達成すべき抵抗値に基づいて調節される。
　たとえば、第１トレンチ群５２は、２個以上１００個以下の第１トレンチ抵抗構造５１Ａを含んでいてもよい。第１トレンチ抵抗構造５１Ａの個数は、５０個以下であることが好ましい。第１トレンチ抵抗構造５１Ａの個数は、２５個以下であってもよい。第１トレンチ抵抗構造５１Ａの個数は、５個以上であることが好ましい。むろん、ゲート抵抗構造５０は、第１トレンチ群５２に代えて単一の第１トレンチ抵抗構造５１Ａを含んでいてもよい。
　第１トレンチ群５２は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ）側の領域に設けられている。第１トレンチ群５２は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。第１トレンチ群５２は、この形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第１トレンチ抵抗構造５１Ａに対する電界集中を抑制する上で有効である。
　複数の第１トレンチ抵抗構造５１Ａは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第１トレンチ抵抗構造５１Ａは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙに延びるストライプ状に配列されている。複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第１トレンチ抵抗構造５１Ａの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　第１トレンチ抵抗構造５１Ａの幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ抵抗構造５１Ａが延びる方向に直交する方向の幅である。第１トレンチ抵抗構造５１Ａの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ抵抗構造５１Ａの幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第１トレンチ抵抗構造５１Ａの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。第１トレンチ抵抗構造５１Ａは、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ抵抗構造５１Ａの深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ抵抗構造５１Ａの深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　第２トレンチ群５３は、複数のトレンチ抵抗構造５１の一部を構成する複数の第２トレンチ抵抗構造５１Ｂを含み、第１トレンチ群５２から第２方向Ｙの他方側（第２側面５Ｂ側）に間隔を空けて設けられている。第２トレンチ抵抗構造５１Ｂの個数は任意であり、達成すべき抵抗値に基づいて調節される。たとえば、第１トレンチ群５２側の抵抗値とほぼ等しい抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数と同数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　たとえば、第１トレンチ群５２側の抵抗値とは異なる抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数とは異なる個数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値よりも大きい場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも少なくてもよい。たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値未満の場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも多くてもよい。
　たとえば、第２トレンチ群５３は、２個以上１００個以下の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。第２トレンチ抵抗構造５１Ｂの個数は、５０個以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの個数は、２５個以下であってもよい。第２トレンチ抵抗構造５１Ｂの個数は、５個以上であることが好ましい。むろん、半導体装置１Ａは、第２トレンチ群５３に代えて単一の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　第２トレンチ群５３は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの他方側（第２側面５Ｂ）側の領域に設けられている。第２トレンチ群５３は、第２方向Ｙに第１トレンチ群５２に対向している。第２トレンチ群５３は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。第２トレンチ群５３は、この形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第２トレンチ抵抗構造５２Ｂに対する電界集中を抑制する上で有効である。
　複数の第２トレンチ抵抗構造５１Ｂは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第２トレンチ抵抗構造５１Ｂは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに延びるストライプ状に配列されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａと１対１の対応関係でそれぞれ対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、複数の第１トレンチ抵抗構造５１Ａと同一直線状にそれぞれ配置されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、隣り合う第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも大きくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂの幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第２トレンチ抵抗構造５１Ｂが延びる方向に直交する方向の幅である。第２トレンチ抵抗構造５１Ｂの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ抵抗構造５１Ｂの幅は、０．３μｍ以上１μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第１トレンチ抵抗構造５１Ａの幅とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂは、この形態では、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａの長さとほぼ等しい長さを有している。むろん、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも長くてもよい。また、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも短くてもよい。第１トレンチ抵抗構造５１Ａの長さおよび第２トレンチ抵抗構造５１Ｂの長さは、達成すべき抵抗値に応じて調節される。
　第２トレンチ抵抗構造５１Ｂは、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ抵抗構造５１Ｂの深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの深さは、第１トレンチ抵抗構造５１Ａ（第１トレンチ構造２１）の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチ抵抗構造５１（第１トレンチ抵抗構造５１Ａおよび第２トレンチ抵抗構造５１Ｂ）の構成が説明される。トレンチ抵抗構造５１は、抵抗トレンチ５４、抵抗絶縁膜５５および抵抗埋設電極５６を含む。抵抗トレンチ５４は、第１主面３に形成され、トレンチ抵抗構造５１の壁面を区画している。
　抵抗絶縁膜５５は、抵抗トレンチ５４の壁面を膜状に被覆している。抵抗絶縁膜５５は、第１主面３において主面絶縁膜４５に接続されている。抵抗絶縁膜５５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。抵抗絶縁膜５５は、単一の絶縁膜からなる単層構造を有していることが好ましい。抵抗絶縁膜５５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　抵抗埋設電極５６は、抵抗絶縁膜５５を挟んで抵抗トレンチ５４に埋設されている。抵抗埋設電極５６は、導電性ポリシリコンを含んでいてもよい。抵抗埋設電極５６には、ゲート電位が付与される。
　ゲート抵抗構造５０は、この形態では、パッド領域１０において第１トレンチ群５２および第２トレンチ群５３の間の領域に区画されたスペース領域５７を含む。スペース領域５７は、複数の第１トレンチ抵抗構造５１Ａの他端部および複数の第２トレンチ抵抗構造５１Ｂ一端部の間の領域において第１主面３の平坦部によって形成されている。
　スペース領域５７は、この形態では、平面視において四角形状に区画されている。スペース領域５７は、第１主面３から境界ウェル領域４０を露出させている。スペース領域５７は、この形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に形成され、第１方向Ｘにストリート領域１１に対向している。
　スペース領域５７は、第２方向Ｙに沿うスペース幅を有している。スペース幅は、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の第１方向Ｘの幅よりも大きい。スペース幅は、第１方向Ｘに隣り合う２つの第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の間隔よりも大きい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きいことが好ましい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも小さくてもよい。
　スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第２方向Ｙの長さよりも小さいことが好ましい。スペース幅は、ストリート領域１１の第２方向Ｙの幅とほぼ等しくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも大きくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも小さくてもよい。
　ゲート抵抗構造５０は、パッド領域１０において複数のトレンチ抵抗構造５１を被覆するように第１主面３の上に配置された抵抗膜６０を含む。具体的には、抵抗膜６０は、主面絶縁膜４５の上に配置されている。抵抗膜６０は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。
　合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗膜６０は、この形態では、導電性ポリシリコンを含む。
　抵抗膜６０の厚さは、達成すべき抵抗値に応じて適宜調整される。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ以下であることが好ましい。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ未満であることが特に好ましい。
　抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の幅の０．５倍以上であることが好ましい。抵抗膜６０の厚さは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗膜６０の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。抵抗膜６０が合金膜からなる場合、抵抗膜６０の厚さは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　抵抗膜６０は、第２方向Ｙに延びる帯状に形成され、第２方向Ｙの一方側（第１側面５Ａ側）の第１端部６０Ａおよび第２方向Ｙの他方側（第２側面５Ｂ側）の第２端部６０Ｂを有している。抵抗膜６０は、第１方向Ｘに関して第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きい幅を有している。抵抗膜６０の幅は、スペース幅未満であってもよい。むろん、抵抗膜６０の幅は、スペース幅以上であってもよい。抵抗膜６０は、第１方向Ｘに関して一様な幅を有していることが好ましい。
　抵抗膜６０は、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する部分および他方側（第２側面５Ｂ側）に位置する部分を有している。抵抗膜６０は、第１方向Ｘに第１活性領域６Ａ、第２活性領域６Ｂおよびストリート領域１１に対向している。つまり、抵抗膜６０は、第１方向Ｘに複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５に対向している。
　抵抗膜６０は、スペース領域５７を被覆する第１被覆部６１、第１トレンチ群５２を被覆する第２被覆部６２、および、第２トレンチ群５３を被覆する第３被覆部６３を有している。第１被覆部６１は、第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）外の領域において第１主面３を被覆する部分である。第１被覆部６１は、第１端部６０Ａおよび第２端部６０Ｂの間の中間部に位置し、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第２被覆部６２は、抵抗膜６０の第１端部６０Ａを形成し、全ての第１トレンチ抵抗構造５１Ａを被覆している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの一端部よりも外側（パッド領域１０の周縁側）において第１端部６０Ａを形成している。つまり、第１端部６０Ａは、平面視において第１トレンチ群５２を挟んで第１被覆部６１に対向している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第３被覆部６３は、抵抗膜６０の第２端部６０Ｂを形成し、全ての第２トレンチ抵抗構造５１Ｂを被覆している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの他端部よりも外側（パッド領域１０の周縁側）において第２端部６０Ｂを形成している。つまり、第２端部６０Ｂは、平面視において第２トレンチ群５３を挟んで第１被覆部６１に対向している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　抵抗膜６０は、第２被覆部６２において複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６と一体的に形成され、第３被覆部６３において複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６と一体的に形成されている。つまり、抵抗膜６０は、抵抗埋設電極５６の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、抵抗膜６０は、抵抗埋設電極５６とは別体的に形成されていてもよい。
　半導体装置１Ａは、抵抗膜６０に隣り合うように第１主面３の上に配置されたゲート電極膜６４を含む。具体的には、ゲート電極膜６４は、主面絶縁膜４５の上に配置されている。ゲート電極膜６４は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート電極膜６４は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート電極膜６４は、この形態では、導電性ポリシリコンを含む。ゲート電極膜６４は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート電極膜６４は、抵抗膜６０からパッド領域１０の内方部側（第３側面５Ｃ側）に間隔を空けて主面絶縁膜４５の上に配置され、抵抗膜６０から物理的に分離されている。ゲート電極膜６４は、平面視において複数のトレンチ分離構造１５からパッド領域１０の内方部側に間隔を空けて形成されている。
　ゲート電極膜６４は、主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。ゲート電極膜６４は、平面視において多角形状（この形態では四角形状）に形成されている。ゲート電極膜６４は、この形態では、抵抗膜６０に沿って第２方向Ｙに延びる長方形状に形成されている。
　図１１、図１２および図２４を参照して、半導体装置１Ａは、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されたゲート配線膜６５を含む。具体的には、ゲート配線膜６５は、主面絶縁膜４５の上に配置されている。ゲート配線膜６５は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート配線膜６５は、この形態では、導電性ポリシリコンを含む。ゲート配線膜６５は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート配線膜６５は、ゲート電極膜６４から間隔を空けて主面絶縁膜４５の上に配置され、ゲート電極膜６４から物理的に分離されている。ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有している。
　つまり、ゲート配線膜６５は、抵抗膜６０を介して複数のトレンチ抵抗構造５１に電気的に接続されている。具体的には、ゲート配線膜６５は、抵抗膜６０の第１被覆部６１および第２被覆部６２の間で複数の第１トレンチ抵抗構造５１Ａに電気的に接続され、抵抗膜６０の第２被覆部６２および第３被覆部６３の間で複数の第２トレンチ抵抗構造５１Ｂに電気的に接続されている。
　ゲート配線膜６５は、この形態では、第１下配線部６６、第２下配線部６７および第３下配線部６８を含む。第１下配線部６６は、パッド領域１０に引き回されている。具体的には、第１下配線部６６は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を複数方向（この形態では３方向）から取り囲んでいる。
　第１下配線部６６は、第１下ライン部６９および複数の第２下ライン部７０Ａ、７０Ｂを含む。第１下ライン部６９は、パッド領域１０において抵抗膜６０に対してストリート領域１１側に配置されている。第１下ライン部６９は、平面視において抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。第１下ライン部６９は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第１下ライン部６９は、抵抗膜６０に沿って第２方向Ｙに延びる帯状に形成されている。第１下ライン部６９は、第２方向Ｙに関して抵抗膜６０の長さおよびゲート電極膜６４の長さよりも大きい長さを有している。第１下ライン部６９は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２下ライン部７０Ａ、７０Ｂは、一方側の第２下ライン部７０Ａおよび他方側の第２下ライン部７０Ｂを含む。第２下ライン部７０Ａは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２下ライン部７０Ｂは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２下ライン部７０Ａは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２下ライン部７０Ａは、さらに、抵抗膜６０の第１端部６０Ａに接続され、ゲート電極膜６４から間隔を空けて形成されている。つまり、第２下ライン部７０Ａは、第１端部６０Ａに対する第１接続部を構成している。第２下ライン部７０Ａは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下ライン部７０Ｂは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。他方側の第２下ライン部７０Ｂは、さらに、抵抗膜６０の第２端部６０Ｂに接続され、ゲート電極膜６４から間隔を空けて形成されている。
　つまり、第２下ライン部７０Ｂは、第２端部６０Ｂに対する第２接続部を構成している。他方側の第２下ライン部７０Ｂは、ゲート電極膜６４を挟んで一方側の第２下ライン部７０Ａに対向している。他方側の第２下ライン部７０Ｂは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下配線部６７は、ストリート領域１１に引き回されている。具体的には、第２下配線部６７は、第１下配線部６６からストリート領域１１に引き出されている。さらに具体的には、第２下配線部６７は、第１下ライン部６９の内方部（この形態では中央部）からストリート領域１１に引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２下配線部６７は、この形態では、チップ２の中心を横切っている。第２下配線部６７は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２下配線部６７は、第１方向Ｘの一方側で第１下ライン部６９（第１下配線部６６）に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。
　第２下配線部６７は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第２境界ウェル領域４０Ｂ）に対向している。第２下配線部６７は、第２方向Ｙに関してストリート領域１１の幅よりも大きい幅を有し、ストリート領域１１から複数の活性領域６に引き出されている。第２下配線部６７は、複数の活性領域６において複数のトレンチ分離構造１５を被覆している。
　また、第２下配線部６７は、複数の活性領域６において複数の第１トレンチ構造２１の端部を被覆している。これにより、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　第２下配線部６７は、この形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第２下配線部６７は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　第３下配線部６８は、外周領域９に引き回されている。具体的には、第３下配線部６８は、第１下配線部６６から外周領域９に引き出されている。さらに具体的には、第３下配線部６８は、複数の第２下ライン部７０Ａ、７０Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を挟み込んでいる。具体的には、第３下配線部６８は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延び、第２下配線部６７の他端部に接続されている。これにより、第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を取り囲んでいる。
　第３下配線部６８は、主面絶縁膜４５を挟んで外周ウェル領域４１の内方部に対向している。具体的には、第３下配線部６８は、平面視において外周ウェル領域４１の内縁および外縁から内方に間隔を空けて外周ウェル領域４１の内方部に対向している。
　図３を参照して、第３下配線部６８は、第１側面５Ａに沿って延びる部分において、外周領域９から複数の活性領域６に引き出された複数の引き出し部６８ａを有している。複数の引き出し部６８ａは、第１活性領域６Ａ側において第１トレンチ分離構造１５Ａを被覆し、第２活性領域６Ｂ側において第２トレンチ分離構造１５Ｂを被覆している。
　つまり、複数の引き出し部６８ａは、複数の第１トレンチ構造２１の端部を被覆している。これにより、第３下配線部６８は、第１活性領域６Ａにおいて、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　むろん、第１活性領域６Ａ側において、第１トレンチ分離構造１５Ａに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。また、第２活性領域６Ｂ側において、第２トレンチ分離構造１５Ｂに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。
　第３下配線部６８は、この形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第３下配線部６８は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第３下配線部６８は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間の領域に区画された第１スリット７１を含む。第１スリット７１は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。
　第１スリット７１は、主面絶縁膜４５を露出させている。第１スリット７１は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第１スリット７１は、厚さ方向にトレンチ抵抗構造５１に対向していない。
　第１スリット７１は、第２方向Ｙに第１長さを有している。第１スリット７１は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第１スリット７１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関してトレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第１スリット７１の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、３μｍ以上７μｍ以下であることが好ましい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート配線膜６５の間の領域に区画された第２スリット７２を含む。具体的には、第２スリット７２は、抵抗膜６０および第１下ライン部６９の間の領域に区画されている。第２スリット７２は、抵抗膜６０を挟んで第１スリット７１に対向している。
　第２スリット７２は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。つまり、第２スリット７２は、第１スリット７１に対して平行に延び、第１スリット７１と共に抵抗膜６０を区画している。第２スリット７２は、主面絶縁膜４５を露出させている。
　第２スリット７２は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第２スリット７２は、厚さ方向にトレンチ抵抗構造５１に対向していない。第２スリット７２は、平面視において複数の第１トレンチ抵抗構造５１Ａおよび複数の第２トレンチ抵抗構造５１Ｂを挟んで第１スリット７１に対向している。
　第２スリット７２は、第２方向Ｙに第２長さを有している。第２長さは、第１スリット７１の第１長さと異なっていてもよい。第２長さは、抵抗膜６０およびゲート配線膜６５を適切に接続させる観点から第１長さ以下であることが好ましい。第２長さは、この形態では、第１長さ未満である。むろん、第２長さは、第１長さとほぼ等しくてもよい。また、第２長さは、第１長さよりも大きくてもよい。
　第２スリット７２は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第２スリット７２は、第１方向Ｘに関して第１下ライン部６９よりも幅狭に形成されていることが好ましい。第２スリット７２は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第２スリット７２は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第２スリット７２は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第２スリット７２の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２スリット７２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第２スリット７２の幅は、３μｍ以上７μｍ以下であることが好ましい。第２スリット７２の幅は、第１スリット７１の幅以上であってもよい。第２スリット７２の幅は、第１スリット７１の幅未満であってもよい。とほぼ等しくてもよい。第２スリット７２の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間の領域に区画された複数の第３スリット７３を含む。具体的には、複数の第３スリット７３は、ゲート電極膜６４および複数の第２下ライン部７０Ａ、７０Ｂの間の領域にそれぞれ区画されている。
　複数の第３スリット７３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、主面絶縁膜４５を露出させている。複数の第３スリット７３は、第１スリット７１に接続され、ゲート電極膜６４を挟んで第２方向Ｙに互いに対向している。つまり、複数の第３スリット７３は、第１スリット７１と共にゲート電極膜６４を区画している。また、複数の第３スリット７３は、第１スリット７１と共にゲート配線膜６５からゲート電極膜６４を物理的および電気的に切り離している。
　第３スリット７３は、ゲート電極膜６４よりも幅狭に形成されている。第３スリット７３は、第２下ライン部７０Ａ、７０Ｂよりも幅狭に形成されていることが好ましい。第３スリット７３は、抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第３スリット７３は、第１トレンチ群５２（第２トレンチ群５３）よりも幅狭に形成されていることが好ましい。第３スリット７３は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第３スリット７３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第３スリット７３の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第３スリット７３の幅は、３μｍ以上７μｍ以下であることが好ましい。第３スリット７３の幅は、第１スリット７１の幅以上であってもよい。第３スリット７３の幅は、第１スリット７１の幅未満であってもよい。第３スリット７３の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　半導体装置１Ａは、主面絶縁膜４５およびフィールド絶縁膜４６を被覆する層間絶縁膜７４を含む。層間絶縁膜７４は、主面絶縁膜４５よりも厚い。層間絶縁膜７４は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。層間絶縁膜７４は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　層間絶縁膜７４は、複数の酸化シリコン膜を含む積層構造を有していてもよい。この場合、層間絶縁膜７４は、酸化シリコン膜の一例としてのＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。ＮＳＧ膜、ＰＳＧ膜およびＢＰＳＧ膜の積層順序は任意である。
　層間絶縁膜７４は、活性領域６、境界領域８および外周領域９において主面絶縁膜４５を被覆している。層間絶縁膜７４は、活性領域６において複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５を被覆している。層間絶縁膜７４は、外周領域９においてフィールド絶縁膜４６を被覆している。
　層間絶縁膜７４は、パッド領域１０において複数のトレンチ抵抗構造５１（抵抗埋設電極５６）、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を被覆している。層間絶縁膜７４は、パッド領域１０において主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）を被覆している。層間絶縁膜７４は、外周領域９において、主面絶縁膜４５およびフィールド絶縁膜４６を挟んで外周ウェル領域４１、フィールド領域４２、第２高濃度領域（チャネルストップ領域）４３および第２中濃度領域１２１を選択的に被覆している。
　層間絶縁膜７４は、抵抗膜６０およびゲート電極膜６４の上から第１スリット７１に入り込み、第１スリット７１内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第１スリット７１内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第１スリット７１内において抵抗膜６０およびゲート電極膜６４を電気的に絶縁させている。
　層間絶縁膜７４は、抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２に入り込み、第２スリット７２内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第２スリット７２内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第２スリット７２内において抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）を電気的に絶縁させている。
　層間絶縁膜７４は、ゲート電極膜６４およびゲート配線膜６５（第２下ライン部７０Ａ、７０Ｂ）の上から複数の第３スリット７３に入り込み、複数の第３スリット７３内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、複数の第３スリット７３内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　層間絶縁膜７４は、複数の第３スリット７３内においてゲート電極膜６４およびゲート配線膜６５を電気的に絶縁させている。層間絶縁膜７４は、第１主面３（主面絶縁膜４５）に沿って延びる絶縁主面７５を有している。絶縁主面７５は、パッド領域１０において、第１リセス部７６、第２リセス部７７および複数の第３リセス部７８を有している（図１６～図２２参照）。第１リセス部７６は、第１スリット７１を被覆する部分に形成されている。第１リセス部７６は、第１スリット７１に向けて窪み、平面視において第１スリット７１に沿って第２方向Ｙに延びる帯状に形成されている。
　第２リセス部７７は、第２スリット７２を被覆する部分に形成されている。第２リセス部７７は、第２スリット７２に向けて窪み、平面視において第２スリット７２に沿って第２方向Ｙに延びる帯状に形成されている。複数の第３リセス部７８は、複数の第３スリット７３を被覆する部分にそれぞれ形成されている。複数の第３リセス部７８は、対応する第３スリット７３に向けてそれぞれ窪み、平面視において対応する第３スリット７３に沿って第１方向Ｘに延びる帯状にそれぞれ形成されている。
　図１１～図２２を参照して、半導体装置１Ａは、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第１抵抗接続電極８１を含む。第１抵抗接続電極８１は、「第１抵抗ビア電極」と称されてもよい。第１抵抗接続電極８１は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第１抵抗接続電極８１は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１抵抗接続電極８１は、この形態では、抵抗膜６０の第１被覆部６１に接続されている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０のうち複数のトレンチ抵抗構造５１外の領域を被覆する部分に接続されている。具体的には、複数の第１抵抗接続電極８１は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）の間のスペース領域５７を被覆する部分に接続されている。
　複数の第１抵抗接続電極８１は、平面視において複数のトレンチ抵抗構造５１から第２方向Ｙに間隔を空けた領域に形成され、第１方向Ｘに複数のトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１抵抗接続電極８１は、平面視において第１方向Ｘに延びるストライプ状に配列されている。
　複数の第１抵抗接続電極８１は、抵抗膜６０（複数のトレンチ抵抗構造５１）の延在方向に交差（この形態では直交）する方向に延びている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０の電流方向に対して交差（直交）している。これにより、複数の第１抵抗接続電極８１から抵抗膜６０に対して適切に電流を拡がらせることができる。つまり、複数の第１抵抗接続電極８１のレイアウトに起因する電流狭窄が抑制され、当該電流狭窄に起因する不所望な抵抗値の変動（増加）が抑制される。
　複数の第１抵抗接続電極８１は、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。複数の第１抵抗接続電極８１は、平面視において第１スリット７１および第２スリット７２から間隔を空けて第１スリット７１および第２スリット７２によって挟まれた領域に形成されている。
　つまり、複数の第１抵抗接続電極８１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されている。複数の第１抵抗接続電極８１は、平面視において第２方向Ｙの一方側（第１側面５Ａ側）に１つまたは複数の第１トレンチ抵抗構造５１Ａに対向し、第２方向Ｙの他方側（第２側面５Ｂ側）に１つまたは複数の第２トレンチ抵抗構造５１Ｂに対向している。
　複数の第１抵抗接続電極８１は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第１トレンチ抵抗構造５１Ａに対向していてもよい。
　同様に、複数の第１抵抗接続電極８１は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第２トレンチ抵抗構造５１Ｂの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第２トレンチ抵抗構造５１Ｂに対向していてもよい。
　複数の第１抵抗接続電極８１は、抵抗膜６０に対して第１接続面積Ｓ１を有している。第１接続面積Ｓ１は、複数の第１抵抗接続電極８１の総平面積によって定義される。単一の第１抵抗接続電極８１が形成された場合、第１接続面積Ｓ１は単一の第１抵抗接続電極８１の平面積によって定義される。第１接続面積Ｓ１は、第１抵抗接続電極８１を流れる第１電流Ｉ１に応じて調節される（図１２参照）。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第２抵抗接続電極８２を含む。第２抵抗接続電極８２は、「第２抵抗ビア電極」と称されてもよい。
　第２抵抗接続電極８２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第２抵抗接続電極８２は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２抵抗接続電極８２は、この形態では、抵抗膜６０の第２被覆部６２に接続されている。つまり、複数の第２抵抗接続電極８２は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆する部分に埋設されている。
　複数の第２抵抗接続電極８２は、複数の第１抵抗接続電極８１との間で第１ゲート抵抗Ｒ１を形成する。第１ゲート抵抗Ｒ１は、抵抗膜６０および複数の第１トレンチ抵抗構造５１Ａのうち複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の領域に位置する部分によって構成される。第１ゲート抵抗Ｒ１の抵抗値は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離によって調節される。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａに第１方向Ｘに対向する領域に形成されている。複数の第２抵抗接続電極８２は、この形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａから間隔を空けて互いに隣り合う複数の第１トレンチ抵抗構造５１Ａの間の領域にそれぞれ配置されている。つまり、複数の第２抵抗接続電極８２は、第１方向Ｘに複数の第１トレンチ抵抗構造５１Ａと交互に配列されている。
　また、複数の第２抵抗接続電極８２は、この形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第２抵抗接続電極８２は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域の一部に配置されていればよく、必ずしも複数の第１トレンチ抵抗構造５１Ａの間の領域の全てに配置されている必要はない。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第２抵抗接続電極８２のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第２抵抗接続電極８２のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第２抵抗接続電極８２のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第２抵抗接続電極８２が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第２抵抗接続電極８２は、第２方向Ｙに関して複数の第１トレンチ抵抗構造５１Ａの長さ未満の長さを有している。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの長手方向中間部に対して複数の第１トレンチ抵抗構造５１Ａの他端部側の領域に配置されていることが好ましい。
　複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／１００以上１／２以下であることが好ましい。複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／２０以上１／４以下であってもよい。
　複数の第２抵抗接続電極８２は、抵抗膜６０に対して第２接続面積Ｓ２を有している。第２接続面積Ｓ２は、複数の第２抵抗接続電極８２の総平面積によって定義される。単一の第２抵抗接続電極８２が形成された場合、第２接続面積Ｓ２は単一の第２抵抗接続電極８２の平面積によって定義される。
　第２接続面積Ｓ２は、第１接続面積Ｓ１とほぼ等しくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１よりも大きくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１未満であってもよい。第２接続面積Ｓ２は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第２抵抗接続電極８２を流れる第２電流Ｉ２の電流比Ｉ２／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第２接続面積Ｓ２の面積比Ｓ２／Ｓ１の値は、電流比Ｉ２／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１である場合、面積比Ｓ２／Ｓ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１／２である場合、面積比Ｓ２／Ｓ１は１／２以上に設定されることが好ましい。
　電流比Ｉ２／Ｉ１が１／４である場合、面積比Ｓ２／Ｓ１は１／４以上に設定されることが好ましい。この形態では、電流比Ｉ２／Ｉ１がほぼ１／２であり、第２接続面積Ｓ２は第１接続面積Ｓ１の１／２倍以上である。第２接続面積Ｓ２、第１接続面積Ｓ１の２倍以下であることが好ましい。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１および第２抵抗接続電極８２とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第３抵抗接続電極８３を含む。第３抵抗接続電極８３は、「第３抵抗ビア電極」と称されてもよい。
　第３抵抗接続電極８３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第３抵抗接続電極８３は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第３抵抗接続電極８３は、この形態では、抵抗膜６０の第３被覆部６３に接続されている。つまり、複数の第３抵抗接続電極８３は、抵抗膜６０のうち第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆する部分に埋設されている。
　複数の第３抵抗接続電極８３は、複数の第１抵抗接続電極８１との間で第２ゲート抵抗Ｒ２を形成する。第２ゲート抵抗Ｒ２は、抵抗膜６０および複数の第２トレンチ抵抗構造５１Ｂのうち複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の領域に位置する部分によって構成される。
　第２ゲート抵抗Ｒ２の抵抗値は、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離によって調節される。第２ゲート抵抗Ｒ２の抵抗値は、この形態では、第１ゲート抵抗Ｒ１の抵抗値とほぼ等しい。また、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離とほぼ等しい。
　むろん、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値とは異なっていてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離と異なっていてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値未満であってもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離未満に設定されてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値よりも大きくてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離よりも大きく設定されてもよい。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂに第１方向Ｘに対向する領域に形成されている。複数の第３抵抗接続電極８３は、この形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂから間隔を空けて互いに隣り合う複数の第２トレンチ抵抗構造５１Ｂの間の領域にそれぞれ配置されている。つまり、複数の第３抵抗接続電極８３は、第１方向Ｘに複数の第２トレンチ抵抗構造５１Ｂと交互に配列されている。
　また、複数の第３抵抗接続電極８３は、この形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第３抵抗接続電極８３は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域の一部に配置されていればよく、必ずしも複数の第２トレンチ抵抗構造５１Ｂの間の領域の全てに配置されている必要はない。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第３抵抗接続電極８３のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第３抵抗接続電極８３のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第３抵抗接続電極８３が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第２抵抗接続電極８２に対向していることが好ましい。この形態では、複数の第３抵抗接続電極８３の個数が複数の第２抵抗接続電極８２の個数と等しく設定されており、全ての第３抵抗接続電極８３が第２方向Ｙに全ての第２抵抗接続電極８２に１対１の対応関係で対向している。むろん、第３抵抗接続電極８３の個数は、第２抵抗接続電極８２の個数よりも多くてもよいし、第２抵抗接続電極８２の個数よりも少なくてもよい。
　複数の第３抵抗接続電極８３は、第２方向Ｙに関して複数の第２トレンチ抵抗構造５１Ｂの長さ未満の長さを有している。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの長手方向中間部に対して複数の第２トレンチ抵抗構造５１Ｂの他端部側の領域に配置されていることが好ましい。
　複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／１００以上１／２以下であることが好ましい。複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／２０以上１／４以下であってもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さとほぼ等しくてもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さよりも大きくてもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さよりも小さくてもよい。
　複数の第３抵抗接続電極８３は、抵抗膜６０に対して第３接続面積Ｓ３を有している。第３接続面積Ｓ３は、複数の第３抵抗接続電極８３の総平面積によって定義される。単一の第３抵抗接続電極８３が形成された場合、第３接続面積Ｓ３は単一の第３抵抗接続電極８３の平面積によって定義される。第３接続面積Ｓ３は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第３抵抗接続電極８３を流れる第３電流Ｉ３の電流比Ｉ３／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第３接続面積Ｓ３の電流比Ｉ３／Ｉ１の値は、電流比Ｉ３／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１である場合、電流比Ｉ３／Ｉ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１／２である場合、電流比Ｉ３／Ｉ１は１／２以上に設定されることが好ましい。
　電流比Ｉ３／Ｉ１が１／４である場合、電流比Ｉ３／Ｉ１は１／４以上に設定されることが好ましい。この形態では、第３電流Ｉ３が第２電流Ｉ２とほぼ等しく、電流比Ｉ３／Ｉ１がほぼ１／２であるため、第３接続面積Ｓ３は第１接続面積Ｓ１の１／２倍以上に設定されている。第３接続面積Ｓ３は、第１接続面積Ｓ１の２倍以下であることが好ましい。むろん、第３電流Ｉ３は、第２電流Ｉ２よりも大きくてもよいし、第２電流Ｉ２よりも小さくてもよい。
　図３～図１０Ａを参照して、半導体装置１Ａは、非活性領域７においてゲート配線膜６５に電気的に接続されるように層間絶縁膜７４に埋設された複数のゲート接続電極８４を含む。ゲート接続電極８４は、「ゲートビア電極」と称されてもよい。複数のゲート接続電極８４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のゲート接続電極８４は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のゲート接続電極８４は、少なくとも１つ（この形態では複数）の第１ゲート接続電極８４Ａ、および、少なくとも１つ（この形態では複数）の第２ゲート接続電極８４Ｂ含む。複数の第１ゲート接続電極８４Ａは、ストリート領域１１において層間絶縁膜７４のうち第２下配線部６７を被覆する部分に埋設され、第２下配線部６７に電気的に接続されている（図７～図９参照）。複数の第１ゲート接続電極８４Ａは、この形態では、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。
　複数の第２ゲート接続電極８４Ｂは、外周領域９において層間絶縁膜７４のうち第３下配線部６８を被覆する部分に埋設され、第３下配線部６８に電気的に接続されている（図３～図６参照）。複数の第２ゲート接続電極８４Ｂは、この形態では、第３下配線部６８の内縁側から外縁側に間隔を空けて形成され、第３下配線部６８に沿って延びる帯状に形成されている。
　図３および図４を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ領域２９に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第１エミッタ接続電極８５を含む。第１エミッタ接続電極８５は、「第１エミッタビア電極」と称されてもよい。第１エミッタ接続電極８５は、本開示における「第１接続電極」の一例である。
　複数の第１エミッタ接続電極８５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１エミッタ接続電極８５は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１エミッタ接続電極８５は、層間絶縁膜７４および主面絶縁膜４５を貫通して複数のコンタクト孔３０にそれぞれ埋設されている。複数の第１エミッタ接続電極８５は、平面視において複数の第１トレンチ構造２１に沿って第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１エミッタ接続電極８５は、この形態では、複数の第２抵抗接続電極８２の延在方向および複数の第３抵抗接続電極８３の延在方向と同一の方向に延びている。複数の第１エミッタ接続電極８５は、対応するコンタクト孔３０内においてエミッタ領域２９およびチャネルコンタクト領域３１にそれぞれ電気的に接続されている。
　図３および図５を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ電極膜４７に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第２エミッタ接続電極８６を含む。第２エミッタ接続電極８６は、「第２エミッタビア電極」と称されてもよい。
　複数の第２エミッタ接続電極８６は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２エミッタ接続電極８６は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。複数の第２エミッタ接続電極８６は、複数のエミッタ電極膜４７を介して第２埋設電極２８に電気的に接続されている。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の内縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第１ウェル接続電極８７を含む。第１ウェル接続電極８７は、「第１ウェルビア電極」と称されてもよい。
　複数の第１ウェル接続電極８７は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１ウェル接続電極８７は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１ウェル接続電極８７は、この形態では、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の内縁側に配置され、外周ウェル領域４１の内縁側の領域に電気的に接続されている。具体的には、複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁に沿って帯状にそれぞれ延びている。
　複数の第１ウェル接続電極８７は、第１方向Ｘに延びる部分において複数のセグメント部８７ａをそれぞれ有している（図３参照）。複数のセグメント部８７ａは、ゲート配線膜６５（第３下配線部６８）の複数の引き出し部６８ａから間隔を空けて複数の引き出し部６８ａの間の領域にそれぞれ配置されている。トレンチ分離構造１５に沿って帯状に延びる単一の引き出し部６８ａが形成される場合、複数のセグメント部８７ａは省かれる。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の外縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第２ウェル接続電極８８を含む。第２ウェル接続電極８８は、「第２ウェルビア電極」と称されてもよい。
　複数の第２ウェル接続電極８８は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２ウェル接続電極８８は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２ウェル接続電極８８は、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の外縁側に配置され、外周ウェル領域４１の外縁側の領域に電気的に接続されている。具体的には、複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁に沿って帯状にそれぞれ延びている。
　図１０Ｃを参照して、半導体装置１Ａは、外周領域９において、複数のフィールドコンタクト領域１１１をそれぞれ露出させるように、層間絶縁膜７４および主面絶縁膜４５を連続して貫通する複数のフィールドコンタクト孔１１２を含む。この形態では、１つのフィールド領域４２に対して２つのフィールドコンタクト孔１１２が形成されている。
　複数のフィールドコンタクト孔１１２は、平面視において、対応するフィールド領域４２に沿って延びる帯状にそれぞれ形成されている。複数のフィールドコンタクト孔１１２は、この形態では、対応するフィールド領域４２に沿って延びる環状（四角環状）にそれぞれ形成されている。
　半導体装置１Ａは、対応するフィールド領域４２のフィールドコンタクト領域１１１に電気的に接続されるようにフィールドコンタクト孔１１２に埋設された少なくとも１つ（この形態では複数）のフィールド接続電極８９を含む。フィールド接続電極８９は、層間絶縁膜７４および主面絶縁膜４５を貫通して、フィールドコンタクト領域１１１に電気的に接続されている。
　この形態では、１つのフィールド領域４２に形成された２つのフィールドコンタクト領域１１１それぞれにフィールド接続電極８９が１つずつ接続されている。むろん、１つのフィールド領域４２に対して単一のフィールドコンタクト領域１１１が形成され、単一のフィールドコンタクト領域１１１に単一のフィールド接続電極８９が接続されていてもよい。フィールド接続電極８９は、「フィールドビア電極」と称されてもよい。
　複数のフィールド接続電極８９は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のフィールド接続電極８９は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のフィールド接続電極８９は、対応するフィールド領域４２に沿って延びる帯状にそれぞれ形成されている。複数のフィールド接続電極８９は、この形態では、対応するフィールド領域４２に沿って延びる環状（四角環状）にそれぞれ形成されている。複数のフィールド接続電極８９は、この形態では、電気的に浮遊状態に形成されている。
　図１０Ｄを参照して、半導体装置１Ａは、外周領域９において、複数のチャネルストップコンタクト領域１２２をそれぞれ露出させるように、層間絶縁膜７４、主面絶縁膜４５および第２高濃度領域４３を連続して貫通する複数のチャネルストップコンタクト孔１２３を含む。この形態では、２つのチャネルストップコンタクト孔１２３が形成されている。チャネルストップコンタクト孔１２３は、本開示における「第２コンタクト孔」の一例である。
　複数のチャネルストップコンタクト孔１２３は、平面視において、第２高濃度領域４３に沿って延びる帯状にそれぞれ形成されている。複数のチャネルストップコンタクト孔１２３は、この形態では、第２高濃度領域４３に沿って延びる環状（四角環状）にそれぞれ形成されている。
　半導体装置１Ａは、第２高濃度領域４３のチャネルストップコンタクト領域１２２に電気的に接続されるようにチャネルストップコンタクト孔１２３に埋設された少なくとも１つ（この形態では複数）のチャネルストップ接続電極１２４を含む。この形態では、２つのチャネルストップコンタクト領域１２２それぞれにチャネルストップ接続電極１２４が１つずつ接続されている。むろん、第２高濃度領域４３に対して単一のチャネルストップコンタクト領域１２２が形成され、単一のチャネルストップコンタクト領域１２２に、単一のチャネルストップ接続電極１２４が接続されていてもよい。チャネルストップ接続電極１２４は、「チャネルストップビア電極」と称されてもよい。
　複数のチャネルストップ接続電極１２４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のチャネルストップ接続電極１２４は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のチャネルストップ接続電極１２４は、第２高濃度領域４３に沿って延びる帯状にそれぞれ形成されている。複数のチャネルストップ接続電極１２４は、この形態では、第２高濃度領域４３に沿って延びる環状（四角環状）にそれぞれ形成されている。複数のチャネルストップ接続電極１２４は、この形態では、電気的に浮遊状態に形成されている。
　図１および図１１～図２２を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート端子電極９０を含む。具体的には、ゲート端子電極９０は、層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、「ゲートパッド」または「ゲートパッド電極」と称されてもよい。
　ゲート端子電極９０は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、ゲート電極膜６４とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート端子電極９０は、ゲート電極膜６４よりも低い抵抗値を有している。
　ゲート端子電極９０は、この形態では、金属膜からなる。ゲート端子電極９０は、「ゲートメタル端子」と称されてもよい。ゲート端子電極９０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート端子電極９０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート端子電極９０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。
　ゲート端子電極９０は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。ゲート端子電極９０の厚さは、１μｍ以上１０μｍ以下であってもよい。ゲート端子電極９０は、第１主面３の平面積の１％以上３０％以下の平面積を有していることが好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の２５％以下であることが特に好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の１０％以下であってもよい。
　ゲート端子電極９０は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を被覆するように層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、抵抗膜６０を被覆する部分において複数の第１抵抗接続電極８１を被覆し、複数の第１抵抗接続電極８１に電気的に接続されている。つまり、ゲート端子電極９０は、複数の第１抵抗接続電極８１を介して抵抗膜６０（第１被覆部６１）に電気的に接続されている。
　図１１～図２２（特に図１１～図１３）を参照して、ゲート端子電極９０は、第１電極部９１および第２電極部９２を含む。第１電極部９１は、第２方向Ｙに関して比較的広い電極幅を有している。第１電極部９１は、ゲート端子電極９０の端子本体を形成する部分であり、平面視において第１抵抗接続電極８１外の領域に位置している。第１電極部９１は、「端子本体部」と称されてもよい。
　たとえば、第１電極部９１にはボンディングワイヤが接続される。したがって、第１電極部９１は、ボンディングワイヤの接合部よりも幅広に形成される。第１電極部９１は、平面視においてチップ２の周縁（パッド領域１０の周縁）に平行な４辺を有する多角形状（この形態では四角形状）に形成されている。第１電極部９１は、層間絶縁膜７４を挟んでゲート電極膜６４に対向する領域に配置されている。
　第１電極部９１は、平面視においてゲート電極膜６４の５０％以上の領域を被覆していることが好ましい。第１電極部９１は、平面視においてゲート電極膜６４の９０％以上の領域を被覆していることが特に好ましい。第１電極部９１は、この形態では、ゲート電極膜６４よりも広い電極幅を有し、ゲート電極膜６４の全域を被覆している。
　第１電極部９１の平坦性は、ゲート電極膜６４によって高められている。第１電極部９１は、層間絶縁膜７４によってゲート電極膜６４から電気的に絶縁されていてもよい。第１電極部９１は、層間絶縁膜７４に埋設された１つまたは複数のゲート接続電極８４を介してゲート電極膜６４に電気的に接続されていてもよい。
　第１電極部９１は、層間絶縁膜７４を挟んで第１スリット７１を被覆し、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６を埋め戻している。第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで第１スリット７１の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６の全域を埋めていることが好ましい。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から第１スリット７１を横切って抵抗膜６０の上に引き出されている。第１電極部９１は、この形態では、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。具体的には、第１電極部９１は、抵抗膜６０の中心部を第２方向Ｙに横切る直線に対してゲート電極膜６４側に間隔を空けて抵抗膜６０の縁部を被覆している。
　第１電極部９１は、抵抗膜６０を被覆する部分において、抵抗膜６０を挟んで１つまたは複数のトレンチ抵抗構造５１を被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していてもよい。第１電極部９１は、この形態では、抵抗膜６０を挟んで１つの第１トレンチ抵抗構造５１Ａおよび１つの第２トレンチ抵抗構造５１Ｂを被覆している。
　第１電極部９１は、層間絶縁膜７４を挟んで複数の第３スリット７３を被覆し、層間絶縁膜７４（絶縁主面７５）の複数の第３リセス部７８を埋め戻している。複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで複数の第３リセス部７８の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第３リセス部７８の全域を埋めていることが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から複数の第３スリット７３を横切って複数の第２下ライン部７０Ａ、７０Ｂの上に引き出されている。第１電極部９１は、この形態では、層間絶縁膜７４を挟んで複数の第２下ライン部７０Ａ、７０Ｂの縁部を被覆している。
　第２電極部９２は、第２方向Ｙに関して第１電極部９１よりも小さい電極幅を有し、第１電極部９１から複数の第１抵抗接続電極８１に向けて突出するように第２方向Ｙに引き出された引き出し部からなる。第２電極部９２は、「端子引き出し部」と称されてもよい。たとえば、第２電極部９２にはボンディングワイヤが接続されない。したがって、第２電極部９２は、ボンディングワイヤの接合部よりも幅狭に形成される。
　第２電極部９２の突出方向は、複数の第１抵抗接続電極８１の延在方向と同じである。第２電極部９２は、この形態では、第１電極部９１の中央部から引き出され、全ての第１抵抗接続電極８１を被覆している。
　第２電極部９２は、平面視において第１スリット７１から第２スリット７２側に間隔を空けて形成され、第１スリット７１に交差していない。さらに、第２電極部９２は、平面視において第２スリット７２から第１スリット７１側に間隔を空けて形成され、第２スリット７２に交差していない。つまり、第２電極部９２は、第１方向Ｘに関して抵抗膜６０の幅よりも小さい幅を有し、抵抗膜６０の直上の領域のみに配置されている。
　第２電極部９２は、主面絶縁膜４５、抵抗膜６０および層間絶縁膜７４を挟んでスペース領域５７に対向している。つまり、第２電極部９２は、厚さ方向に第１主面３の平坦部に対向している。また、第２電極部９２は、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２電極部９２は、第１方向Ｘに関してトレンチ抵抗構造５１の第１方向Ｘの幅よりも大きい幅を有している。第２電極部９２は、第２方向Ｙに関してトレンチ抵抗構造５１の第２方向Ｙの長さよりも小さい幅を有している。第２電極部９２は、第２方向Ｙに関してスペース領域５７のスペース幅よりも小さい幅を有していることが好ましい。
　第２電極部９２は、この形態では、複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）からスペース領域５７側に間隔を空けて形成されている。また、第２電極部９２は、この形態では、複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）からスペース領域５７側に間隔を空けて形成されている。つまり、第２電極部９２は、厚さ方向にスペース領域５７のみに対向し、厚さ方向に複数のトレンチ抵抗構造５１に対向していない。
　むろん、第２電極部９２は、厚さ方向に複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）に対向していてもよい。また、第２電極部９２は、厚さ方向に複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）に対向していてもよい。第２電極部９２の平坦性を鑑みると、第２電極部９２は、平面視において複数のトレンチ抵抗構造５１から間隔を空けて複数のトレンチ抵抗構造５１外の領域に形成されていることが好ましい。
　図１１～図２３を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート配線電極９３を含む。具体的には、ゲート配線電極９３は、層間絶縁膜７４の上に配置されている。ゲート配線電極９３は、「ゲートフィンガー」または「ゲートフィンガー電極」と称されてもよい。ゲート端子電極９０およびゲート配線電極９３は、本開示における「ゲート電極」の一例である。
　ゲート配線電極９３は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、ゲート配線膜６５とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、トレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。ゲート配線電極９３は、ゲート配線膜６５よりも低い抵抗値を有している。
　ゲート配線電極９３は、この形態では、金属膜からなる。ゲート配線電極９３は、「ゲートメタル配線」と称されてもよい。ゲート配線電極９３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート配線電極９３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、ゲート配線膜６５は、ゲート端子電極９０と同一の電極構成を有している。
　ゲート配線電極９３は、抵抗膜６０の厚さ（ゲート配線膜６５の厚さ）よりも大きい厚さを有していることが好ましい。ゲート配線電極９３の厚さは、１μｍ以上１０μｍ以下であってもよい。ゲート配線電極９３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　ゲート配線電極９３は、活性領域６および非活性領域７の間の領域を引き回され、活性領域６において第１トレンチ構造２１（トレンチ分離構造１５）に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されている。具体的には、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０の第１端部６０Ａおよび第２端部６０Ｂに電気的に接続されている。
　つまり、ゲート配線電極９３は、ゲート端子電極９０との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成している（図２４も併せて参照）。並列抵抗回路ＰＲは、ゲート端子電極９０およびゲート配線電極９３の間に介装されたゲート抵抗ＲＧを構成している。並列抵抗回路ＰＲは、ゲート電極膜６４およびゲート配線膜６５の間においても成立している。ゲート抵抗ＲＧ（並列抵抗回路ＰＲ）の抵抗値は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２の合成抵抗（＝（Ｒ１＋Ｒ２）／Ｒ１・Ｒ２）によって算出される。
　ゲート配線電極９３は、この形態では、第１上配線部９４、第２上配線部９５および第３上配線部９６を含む。第１上配線部９４は、ゲート端子電極９０を複数方向（この形態では３方向）から取り囲むようにパッド領域１０に配置され、層間絶縁膜７４を挟んでゲート配線膜６５の第１下配線部６６の上に配置されている。
　第１上配線部９４は、第１上ライン部９７および複数の第２上ライン部９８Ａ、９８Ｂを含む。第１上ライン部９７は、パッド領域１０において層間絶縁膜７４を挟んでゲート配線膜６５の第１下ライン部６９を被覆する領域に配置され、第２方向Ｙに延びる帯状に形成されている。
　第１上ライン部９７は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。第１上ライン部９７は、層間絶縁膜７４を挟んで第２スリット７２を被覆し、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７を埋め戻している。
　第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第２リセス部７７に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）が電極残渣を介してゲート端子電極９０に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４を挟んで第２スリット７２の全域を被覆していることが好ましい。
　つまり、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７の全域を埋めていることが好ましい。この構成によれば、第２リセス部７７における電極残渣の問題を回避したレイアウトが提供される。本開示は、第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）を含む形態を除外するものではない。
　第１上ライン部９７は、平面視においてゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２を横切って抵抗膜６０の上に引き出されている。第１上ライン部９７は、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。第１上ライン部９７は、抵抗膜６０の中心部を第２方向Ｙに横切る直線をさらに横切って、抵抗膜６０のうちの前記直線に対してゲート電極膜６４側の領域に位置する部分を被覆していてもよい。
　第１上ライン部９７は、ゲート端子電極９０の第１電極部９１および第２電極部９２から第１方向Ｘに間隔を空けて形成されている。第１上ライン部９７は、この形態では、ゲート端子電極９０の第２電極部９２に沿う部分において、第２電極部９２に沿って第１方向Ｘに窪んだ凹部９７ａを有している。
　第１上ライン部９７は、第１接続領域１０１および第２接続領域１０２を含む。第１接続領域１０１は、凹部９７ａに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第１接続領域１０１は、層間絶縁膜７４を挟んで抵抗膜６０の第２被覆部６２を被覆している。つまり、第１接続領域１０１は、層間絶縁膜７４および抵抗膜６０の第２被覆部６２を挟んで第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆している。
　第１接続領域１０１は、さらに、複数の第２抵抗接続電極８２を被覆し、複数の第２抵抗接続電極８２に電気的に接続されている。これにより、第１接続領域１０１は、複数の第２抵抗接続電極８２を介して抵抗膜６０の第２被覆部６２および第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）に電気的に接続されている。
　第１接続領域１０１は、１つまたは複数の第２抵抗接続電極８２に隣り合う１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していればよく、全ての第１トレンチ抵抗構造５１Ａを被覆している必要はない。むろん、第１接続領域１０１は、全ての第１トレンチ抵抗構造５１Ａを被覆していてもよい。
　第２接続領域１０２は、凹部９７ａに対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第２接続領域１０２は、層間絶縁膜７４を挟んで抵抗膜６０の第３被覆部６３を被覆している。つまり、第２接続領域１０２は、層間絶縁膜７４および抵抗膜６０の第３被覆部６３を挟んで第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆している。
　第２接続領域１０２は、さらに、複数の第３抵抗接続電極８３を被覆し、複数の第３抵抗接続電極８３に電気的に接続されている。これにより、第２接続領域１０２は、複数の第３抵抗接続電極８３を介して抵抗膜６０の第３被覆部６３および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）に電気的に接続されている。
　第２接続領域１０２は、１つまたは複数の第３抵抗接続電極８３に隣り合う１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していればよく、全ての第２トレンチ抵抗構造５１Ｂを被覆している必要はない。むろん、第２接続領域１０２は、全ての第２トレンチ抵抗構造５１Ｂを被覆していてもよい。
　抵抗膜６０に対するゲート配線電極９３（第１上ライン部９７）の対向面積は、抵抗膜６０に対するゲート端子電極９０（第１電極部９１および第２電極部９２）の対向面積よりも大きいことが好ましい。むろん、ゲート配線電極９３の対向面積は、ゲート端子電極９０の対向面積よりも小さくてもよい。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第１上ライン部９７は、平面視において第１リセス部７６（第１スリット７１）から第２リセス部７７（第２スリット７２）側に間隔を空けて形成され、第１リセス部７６（第１スリット７１）に交差していないことが好ましい。この形態では、ゲート端子電極９０（第１電極部９１）が第１リセス部７６の全域を被覆している。
　つまり、第１上ライン部９７は、抵抗膜６０の上の領域で第１方向Ｘにゲート端子電極９０の第１電極部９１および第２電極部９２に対向している。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７を含む形態を除外するものではない。
　ゲート端子電極９０（第２電極部９２）に付与された第１電流Ｉ１は、複数の第１抵抗接続電極８１を介して抵抗膜６０の第１被覆部６１に伝達される。第１被覆部６１に伝達された第１電流Ｉ１は、抵抗膜６０の第２被覆部６２（第１トレンチ群５２）側の第２電流Ｉ２、および、抵抗膜６０の第３被覆部６３（第２トレンチ群５３）側の第３電流Ｉ３に分流される。
　第２電流Ｉ２は複数の第２抵抗接続電極８２を介して第１上ライン部９７の第１接続領域１０１に伝達され、第３電流Ｉ３は複数の第３抵抗接続電極８３を介して第１上ライン部９７の第２接続領域１０２に伝達される。このように、ゲート配線電極９３（第１上ライン部９７）は、ゲート端子電極９０（第２電極部９２）との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成する（図２４も併せて参照）
　複数の第２上ライン部９８Ａ、９８Ｂは、一方側の第２上ライン部９８Ａおよび他方側の第２上ライン部９８Ｂを含む。第２上ライン部９８Ａは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２上ライン部９８Ｂは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２上ライン部９８Ａは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ａは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ａを被覆している。第２上ライン部９８Ａは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの一方側に間隔を空けて形成されている。
　第２上ライン部９８Ｂは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ｂは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ｂを被覆している。第２上ライン部９８Ｂは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの他方側に間隔を空けて形成され、第１電極部９１を挟んで第２上ライン部９８Ａに対向している。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。電極残渣が存する場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。
　この場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、第２上ライン部９８Ａ、９８Ｂは、第１リセス部７６から間隔を空けて配置され、第１リセス部７６を被覆する部分（第１リセス部７６に交差する部分）を有していないことが好ましい。
　この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。また、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。これらの場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第２上ライン部９８Ａ、９８Ｂは、複数の第３リセス部７８から間隔を空けて配置され、複数の第３リセス部７８を被覆する部分（複数の第３リセス部７８に交差する部分）を有していないことが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。この形態では、ゲート端子電極９０（第１電極部９１）が複数の第３リセス部７８の全域を被覆している。
　つまり、第２上ライン部９８Ａ、９８Ｂは、第２下ライン部７０Ａ、７０Ｂの上の領域で第２方向Ｙにゲート端子電極９０の第１電極部９１に対向している。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。
　第２上ライン部９８Ａ、９８Ｂは、平面視において第２下ライン部７０Ａ、７０Ｂの周縁から間隔を空けて第２下ライン部７０Ａ、７０Ｂの内方部を被覆していることが好ましい。つまり、第２上ライン部９８Ａ、９８Ｂは、層間絶縁膜７４を挟んで第２下ライン部７０Ａ、７０Ｂのみに対向し、層間絶縁膜７４を挟んで主面絶縁膜４５に対向していないことが好ましい。
　第２上配線部９５は、第１上配線部９４からストリート領域１１に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第２下配線部６７を被覆している。具体的には、第２上配線部９５は、第１上ライン部９７の内方部（この形態では中央部）から引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２上配線部９５は、この形態では、チップ２の中心を横切っている。第２上配線部９５は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２上配線部９５は、第１方向Ｘの一方側で第１上配線部９４に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。第２上配線部９５の他端部は、この形態では、開放端からなる。
　第２上配線部９５は、複数の第１ゲート接続電極８４Ａを被覆し、複数の第１ゲート接続電極８４Ａを介して第２下配線部６７に電気的に接続されている。第２上配線部９５は、第２方向Ｙに関してストリート領域１１の幅よりも小さい幅を有し、複数の活性領域６からストリート領域１１の内方に間隔を空けて形成されている。つまり、第２上配線部９５は、平面視において複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて形成されている。
　第３上配線部９６は、第１上配線部９４から外周領域９に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第３下配線部６８を被覆している。具体的には、第３上配線部９６は、複数の第２上ライン部９８Ａ、９８Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を挟み込んでいる。具体的には、第３上配線部９６は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延びている。これにより、第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を取り囲んでいる。第３上配線部９６は、この形態では、第２上配線部９５から間隔を空けて形成されている。第３上配線部９６は、第２上配線部９５に接続されていてもよい。
　第３上配線部９６は、複数の第２ゲート接続電極８４Ｂを被覆し、複数の第２ゲート接続電極８４Ｂを介して第３下配線部６８に電気的に接続されている。第３上配線部９６は、平面視において第３下配線部６８の幅よりも小さい幅を有していることが好ましい。第３上配線部９６は、平面視において第３下配線部６８の周縁から間隔を空けて第３下配線部６８の内方部を被覆していることが好ましい。
　図１および図１１～図２２を参照して、半導体装置１Ａは、活性領域６においてゲート端子電極９０およびゲート配線電極９３から間隔を空けて第１主面３の上に配置されたエミッタ端子電極１０３を含む。具体的には、エミッタ端子電極１０３は、層間絶縁膜７４の上に配置されている。エミッタ端子電極１０３は、「エミッタパッド」または「エミッタパッド電極」と称されてもよい。エミッタ端子電極１０３は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ端子電極１０３は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。
　エミッタ端子電極１０３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ端子電極１０３は、この形態では、金属膜からなる。エミッタ端子電極１０３は、「エミッタメタル端子」と称されてもよい。エミッタ端子電極１０３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ端子電極１０３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ端子電極１０３は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ端子電極１０３は、ゲート端子電極９０と同一の電極構成を有している。
　エミッタ端子電極１０３は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ端子電極１０３の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ端子電極１０３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　エミッタ端子電極１０３は、ゲート端子電極９０の平面積よりも大きい平面積を有している。エミッタ端子電極１０３の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。エミッタ端子電極１０３の平面積は、第１主面３の平面積の７０％以上であることが特に好ましい。
　エミッタ端子電極１０３は、この形態では、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを含む。第１エミッタ端子電極１０３Ａは、層間絶縁膜７４のうち第１活性領域６Ａを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第１エミッタ端子電極１０３Ａは、平面視において第１活性領域６Ａから外周領域９に引き出されている。
　第１エミッタ端子電極１０３Ａは、第１活性領域６Ａにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。第１エミッタ端子電極１０３Ａは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のチャネルコンタクト領域３１に電気的に接続されている。第１エミッタ端子電極１０３Ａは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　第２エミッタ端子電極１０３Ｂは、層間絶縁膜７４のうち第２活性領域６Ｂを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第２エミッタ端子電極１０３Ｂは、平面視において第２活性領域６Ｂから外周領域９に引き出されている。
　第２エミッタ端子電極１０３Ｂは、第２活性領域６Ｂにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。第２エミッタ端子電極１０３Ｂは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のチャネルコンタクト領域３１に電気的に接続されている。第２エミッタ端子電極１０３Ｂは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　半導体装置１Ａは、層間絶縁膜７４の上においてエミッタ端子電極１０３からゲート配線電極９３の外側の領域に引き出されたエミッタ配線電極１０４を含む。エミッタ配線電極１０４は、「エミッタフィンガー」または「エミッタフィンガー電極」と称されてもよい。エミッタ配線電極１０４は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ配線電極１０４は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。エミッタ端子電極１０３およびエミッタ配線電極１０４は、本開示における「第１主電極」の一例である。
　エミッタ配線電極１０４は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ配線電極１０４は、この形態では、金属膜からなる。エミッタ配線電極１０４は、「エミッタメタル配線」と称されてもよい。エミッタ配線電極１０４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ配線電極１０４は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ配線電極１０４は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ配線電極１０４は、エミッタ端子電極１０３と同一の電極構成を有している。
　エミッタ配線電極１０４は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ配線電極１０４の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ配線電極１０４の厚さは、ゲート端子電極９０（エミッタ端子電極１０３）の厚さとほぼ等しいことが好ましい。
　エミッタ配線電極１０４は、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂの双方に接続され、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂからゲート配線電極９３（第３上配線部９６）よりも外側の領域に引き出されている。
　エミッタ配線電極１０４は、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを取り囲むように、チップ２の周縁に沿って延びる帯状に形成されている。エミッタ配線電極１０４は、この形態では、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に形成され、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを一括して取り囲んでいる。
　エミッタ配線電極１０４は、層間絶縁膜７４のうち外周ウェル領域４１の外縁部を被覆する部分の上に引き回されている。エミッタ配線電極１０４は、複数の第２ウェル接続電極８８を被覆し、複数の第２ウェル接続電極８８を介して外周ウェル領域４１の外縁部に電気的に接続されている。
　図１０Ａ～図１０Ｃを参照して、半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置された複数のフィールド電極１０５を含む。複数のフィールド電極１０５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　複数のフィールド電極１０５は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。図１０Ｃに示すように、複数のフィールド電極１０５は、この形態では、チップ２側からこの順に積層されたバリアメタル膜１０５Ａおよび主メタル膜１０５Ｂを含む積層構造を有している。
　バリアメタル膜１０５Ａは、たとえば、チップ２側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層膜からなる。主メタル膜１０５Ｂは、たとえば、Ａｌ合金膜（この形態ではＡｌＣｕ合金膜）からなる。
　複数のフィールド電極１０５は、対応するフィールド領域４２を１対１対応の関係で被覆している。各フィールド電極１０５は、対応する複数のフィールド接続電極８９を一括して被覆している。複数のフィールド電極１０５は、対応する複数のフィールド接続電極８９を介して対応するフィールド領域４２にそれぞれ電気的に接続されている。複数のフィールド電極１０５は、電気的に浮遊状態に形成されている。
　複数のフィールド電極１０５は、対応するフィールド領域４２に沿って延びる帯状に形成されている。複数のフィールド電極１０５は、この形態では、対応するフィールド領域４２に沿って延びる環状（四角環状）に形成されている。この形態では、最外のフィールド電極１０５は、チップ２の周縁側に向けて引き出されたフィールド引き出し部１０５ａを含み、他のフィールド電極１０５よりも幅広に形成されている。むろん、最外のフィールド電極１０５は、他のフィールド電極１０５と同じ幅を有していてもよい。
　図１０Ｂおよび図１０Ｄを参照して、半導体装置１Ａは、外周領域９において、主面絶縁膜４５および第３フィールド絶縁膜１３３と、層間絶縁膜７４との間に配置されたフィールドプレート１４１を含む。フィールドプレート１４１は、導電性ポリシリコン膜を含んでいてもよい。
　フィールドプレート１４１は、平面視において、最外のフィールド電極１０５と最内のチャネルストップ接続電極１２４との間の領域に選択的に配置されている。この形態では、フィールドプレート１４１は、第３フィールド絶縁膜１３３の外周縁部と、主面絶縁膜４５における第３フィールド絶縁膜１３３の外周縁から第２高濃度領域４３の内周縁までの間部分とを覆うように配置されている。フィールドプレート１４１は、層間絶縁膜７４によって覆われている。
　フィールドプレート１４１は、第２高濃度領域４３に沿って延びる帯状に形成されている。フィールドプレート１４１は、この形態では、第２高濃度領域４３に沿って延びる環状（四角環状）に形成されている。この形態では、平面視において、第２中濃度領域１２の内周縁は、フィールドプレート１４１の内周縁とフィールドプレート１４１の外周縁との間に位置している。フィールドプレート１４１は、層間絶縁膜７４によって覆われている。
　半導体装置１Ａは、フィールドプレート１４１の一部を露出させるように、層間絶縁膜７４を貫通する少なくとも１つ（この形態では複数）のプレートコンタクト孔１４２を含む。この形態では、２つのプレートコンタクト孔１４２が形成されている。
　複数のプレートコンタクト孔１４２は、平面視において、フィールドプレート１４１に沿って延びる帯状にそれぞれ形成されている。複数のプレートコンタクト孔１４２は、この形態では、フィールドプレート１４１に沿って延びる環状（四角環状）にそれぞれ形成されている。
　半導体装置１Ａは、フィールドプレート１４１に電気的に接続されるようにプレートコンタクト孔１４２に埋設された少なくとも１つ（この形態では複数）のプレート接続電極１４３を含む。この形態では、２つのプレートコンタクト孔１４２それぞれに埋め込まれた２つのプレート接続電極１４３が設けられている。むろん、単一のプレートコンタクト孔１４２が形成され、単一のプレートコンタクト孔１４２に、単一のプレート接続電極１４３が埋め込まれていてもよい。プレート接続電極１４３は、「プレートビア電極」と称されてもよい。
　複数のプレート接続電極１４３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のプレート接続電極１４３は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のプレート接続電極１４３は、フィールドプレート１４１に沿って延びる帯状にそれぞれ形成されている。複数のプレート接続電極１４３は、この形態では、フィールドプレート１４１に沿って延びる環状（四角環状）にそれぞれ形成されている。
　半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置されたチャネルストップ電極１０６を含む。チャネルストップ電極１０６は、「ＥＱＲ（EQR : EQui-potential Ring : 等電位ポテンシャルリング）電極」と称されてもよい。チャネルストップ電極１０６は、Ｔｉ膜、ＴｉRiＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　チャネルストップ電極１０６は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。チャネルストップ電極１０６は、この形態では、図１０Ｄに示すように、チップ２側からこの順に積層されたバリアメタル膜１０６Ａおよび主メタル膜１０６Ｂを含む積層構造を有している。バリアメタル膜１０６Ａは、たとえば、チップ２側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層膜からなる。主メタル膜１０６Ｂは、たとえば、Ａｌ合金膜（この形態ではＡｌＣｕ合金膜）からなる。
　チャネルストップ電極１０６は、層間絶縁膜７４上に、フィールドプレート１４１および複数のチャネルストップ接続電極１２４を覆うように配置されている。チャネルストップ電極１０６は、チップ２の周縁に沿って延びる帯状に形成されている。チャネルストップ電極１０６は、この形態では、チップ２の周縁に沿って延びる環状（四角環状）に形成されている。チャネルストップ電極１０６は、チップ２の周縁から間隔を空けて配置されている。
　チャネルストップ電極１０６は、複数のチャネルストップ接続電極１２４を介して第２高濃度領域４３およびチャネルストップコンタクト領域１２２に電気的に接続されている。また、チャネルストップ電極１０６は、複数のプレート接続電極１４３を介してフィールドプレート１４１に電気的に接続されている。チャネルストップ電極１０６は、電気的に浮遊状態に形成されている。
　半導体装置１Ａは、第２主面４を被覆するコレクタ電極１０７を含む。コレクタ電極１０７は、本開示における「第２主電極」の一例である。コレクタ電極１０７は、第２主面４から露出したコレクタ領域１４に電気的に接続されている。コレクタ電極１０７は、コレクタ領域１４とオーミック接触を形成している。コレクタ電極１０７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　半導体装置１Ａには、エミッタ領域２９をエミッタとし、ドリフト領域１２および第１中濃度領域１９をコレクタとし、チャネル領域２０をベースとする寄生ｎｐｎトランジスタと、コレクタ領域１４をエミッタとし、チャネル領域２０をコレクタとし、ドリフト領域１２および第１中濃度領域１９をベースとする寄生ｐｎｐトランジスタとからなる寄生サイリスタが形成される。
　半導体装置１Ａ（ＩＧＢＴ）をオンからオフに切り替わったときに、寄生ｎｐｎトランジスタのベースに相当するチャネル領域２０の抵抗分による電圧降下によって寄生ｎｐｎトランジスタがオンすると、寄生サイリスタが作動する。そうすると、ＩＧＢＴがオフせずに、大電流が流れるという現象（ラッチアップ）が発生するおそれがある。
　この半導体装置１Ａでは、活性領域６において、ｐ型のチャネル領域２０内にチャネル領域２０よりもｐ型不純物濃度の高いチャネルコンタクト領域３１が形成されている。このため、半導体装置１Ａ（ＩＧＢＴ）をオンからオフに切り替わったときに、抵抗値の低いチャネルコンタクト領域３１に電流が流れるため、寄生ｎｐｎトランジスタがオンするのを抑制できる。これにより、ラッチアップ耐量を向上できる。
　この半導体装置１Ａでは、図１０Ｂおよび図１０Ｄに示すように、外周領域９の周縁部において、ｎ型のドリフト領域１２の第１主面３側の表層部に、ドリフト領域１２よりもｎ型不純物の高いｎ型の第２中濃度領域１２１が選択的に形成されている。また、外周領域９において、第１主面３の表層部であって、第２中濃度領域１２１に対して第１主面３側に、第２中濃度領域１２１よりもｎ型不純物濃度が高い、チャネルストップ領域としてのｎ型の第２高濃度領域４３が形成されている。そして、第２中濃度領域１２１の第２高濃度領域４３側の表層部に、ｐ型のチャネルストップコンタクト領域１２２が形成されている。
　このように、この半導体装置１Ａでは、チャネルストップ領域としてのｎ型の第２高濃度領域４３に対して第２主面４側にｎ型の第２中濃度領域１２１が形成されているので、リーク電流を低減できる。以下、この理由について説明する。
　図１０Ｅは、比較例に係る半導体装置２０１の一部を示す拡大断面図であり、図１０Ｄに対応する拡大断面図である。図１０Ｅにおいて、図１０Ｄの各部に対応する部分には、図１０Ｄと同じ符号を付して示す。
　比較例に係る半導体装置２０１では、図１０Ｅに示す第２高濃度領域（チャネルストップ層）４３の近傍の構造が、本実施形態に係る半導体装置１Ａと異なっている。具体的には、比較例に係る半導体装置２０１では、外周領域９において、ドリフト領域１２の第１主面３側の表層部に、第２中濃度領域１２１が形成されていない。
　より具体的には、比較例に係る半導体装置２０１では、外周領域９の周縁部において、ドリフト領域１２の第１主面３側の表層部にチャネルストップ領域としてのｎ型の第２高濃度領域４３が形成されている。そして、ドリフト領域１２の第２高濃度領域４３側の表層部に、ｐ型のチャネルストップコンタクト領域１２２が形成されている。
　比較例に係る半導体装置２０１では、チャネルストップコンタクト領域１２２の底面がドリフト領域１２に接している。このため、半導体装置２０１（ＩＧＢＴ）のオフ時に、ｐ型のチャネルストップコンタクト領域１２２からドリフト領域１２にホールが注入されやすいので、リーク電流Ｉｃｅｓが増加するおそれがある。
　これに対して、本実施形態に係る半導体装置１Ａでは、チャネルストップコンタクト領域１２２の底面がドリフト領域１２よりもｎ型不純物濃度が高い第２中濃度領域１２１に接しているため、半導体装置１Ａ（ＩＧＢＴ）のオフ時に、ｐ型のチャネルストップコンタクト領域１２２からドリフト領域１２へのホール注入が抑制される。これにより、本実施形態に係る半導体装置１Ａでは、比較例に係る半導体装置２０１に比べてリーク電流Ｉｃｅｓを低減できる。
　図２５は、本実施形態に係る半導体装置１Ａおよび比較例に係る半導体装置２０１それぞれについての、コレクタ・エミッタ間電圧Ｖｃｅ［Ｖ］に対するリーク電流Ｉｃｅｓ［Ａ］のシミュレーション結果を示すグラフである。
　図２５は、ジャンクション温度Ｔｊ＝１７５℃のときの、シミュレーション結果を示すグラフである。図２５において、曲線Ｑ１が本実施形態に係る半導体装置１Ａのシミュレーション結果を示すグラフであり、曲線Ｑ２が比較例に係る半導体装置２０１のシミュレーション結果を示すグラフである。
　図２５から、本実施形態に係る半導体装置１Ａでは、比較例に係る半導体装置２０１に比べてリーク電流Ｉｃｅｓが小さくなっていることがわかる。
　第２中濃度領域１２１は、キャリア蓄積領域としての第１中濃度領域１９を形成する工程において、第１中濃度領域１９と同時に形成することが可能である。したがって、本実施形態に係る半導体装置１Ａでは、比較例に比べて製造工程を増加させることなく、リーク電流を抑制することが可能となる。
　半導体装置１Ａは、チップ２、トレンチ抵抗構造５１、抵抗膜６０、ゲート端子電極９０およびゲート配線電極９３を含む。チップ２は、第１主面３を有している。トレンチ抵抗構造５１は、第１主面３に形成されている。抵抗膜６０は、第１主面３の上でトレンチ抵抗構造５１に電気的に接続されている。
　ゲート端子電極９０は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上で抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート配線電極９３は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上でトレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。
　この構成によれば、トレンチ抵抗構造５１および抵抗膜６０を含むゲート抵抗ＲＧをゲート端子電極９０およびゲート配線電極９３の間に介装させることができる。特に、この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域においてトレンチ抵抗構造５１がチップ２内に組み込まれるため、第１主面３に対するゲート抵抗ＲＧの専有面積の増加を抑制できる。よって、ゲート抵抗ＲＧを備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５を含むことが好ましい。ゲート電極膜６４は、抵抗膜６０に隣り合って第１主面３の上に配置されている。ゲート配線膜６５は、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。
　このような構造において、ゲート端子電極９０は、ゲート電極膜６４を被覆していることが好ましい。また、ゲート配線電極９３は、ゲート配線膜６５を被覆していることが好ましい。この構成によれば、第１主面３の上に抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　抵抗膜６０は、一方側の第１端部６０Ａおよび他方側の第２端部６０Ｂを有していることが好ましい。この場合、ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有していることが好ましい。この場合、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０に電気的に接続されていることが好ましい。
　この構成によれば、ゲート配線膜６５を介してゲート配線電極９３を抵抗膜６０に電気的に接続させることができるため、ゲート配線電極９３を抵抗膜６０に直接接続させる必要がなくなる。これにより、ゲート配線電極９３のデザインルールを緩和し、ゲート配線電極９３の設計の自由度を向上できる。
　半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間に区画された第１スリット７１、および、抵抗膜６０およびゲート配線膜６５の間に区画された第２スリット７２を含むことが好ましい。この構成によれば、第１スリット７１および第２スリット７２によって抵抗膜６０をゲート電極膜６４およびゲート配線膜６５から適切に分離（区画）できる。これにより、抵抗膜６０の抵抗値の精度を向上できる。
　ゲート端子電極９０は、平面視において第１スリット７１を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。ゲート配線膜６５は、平面視において第２スリット７２を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。第１スリット７１は、抵抗膜６０よりも幅狭に形成されていることが好ましい。第２スリット７２は、抵抗膜６０よりも幅狭に形成されていることが好ましい。
　トレンチ抵抗構造５１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。この場合、抵抗膜６０は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。また、第１スリット７１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。また、第２スリット７２は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。第１スリット７１は第２方向Ｙ（一方方向）に第１長さを有し、第２スリット７２は、第２方向Ｙ（一方方向）に第１長さよりも小さい第２長さを有していてもよい。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間に区画された第３スリット７３を含むことが好ましい。この構成によれば、第３スリット７３によってゲート電極膜６４からゲート配線膜６５を適切に分離（区画）できる。これにより、ゲート配線膜６５が、抵抗膜６０を介さない短絡回路をゲート電極膜６４と共に構成することを抑制できる。ゲート端子電極９０は、平面視において第３スリット７３を横切ってゲート電極膜６４およびゲート配線膜６５を被覆していることが好ましい。
　複数のトレンチ抵抗構造５１が、間隔を空けて第１主面３に形成されていることが好ましい。この場合、抵抗膜６０は、複数のトレンチ抵抗構造５１を被覆していることが好ましい。この構成によれば、複数のトレンチ抵抗構造５１を利用してゲート抵抗ＲＧの抵抗値を調節できる。
　抵抗膜６０は、トレンチ抵抗構造５１外において第１主面３を被覆する第１被覆部６１、および、トレンチ抵抗構造５１を被覆する第２被覆部６２を有していることが好ましい。この場合、ゲート端子電極９０は、第１被覆部６１を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。また、ゲート配線電極９３は、第２被覆部６２を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域に抵抗膜６０の一部およびトレンチ抵抗構造５１の一部を適切に介在させることができる。
　半導体装置１Ａは、層間絶縁膜７４、第１抵抗接続電極８１および第２抵抗接続電極８２を含むことが好ましい。層間絶縁膜７４は、抵抗膜６０を被覆している。第１抵抗接続電極８１は、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる位置で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。
　このような構成において、ゲート端子電極９０は、第１抵抗接続電極８１を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。また、ゲート配線電極９３は、第２抵抗接続電極８２を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。この構成によれば、第１抵抗接続電極８１および第２抵抗接続電極８２の間の領域においてゲート抵抗ＲＧを構成できる。第１抵抗接続電極８１および第２抵抗接続電極８２の間の距離を調節することによってゲート抵抗ＲＧの抵抗値を調節できる。
　第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる方向に延びていてもよい。たとえば、第１抵抗接続電極８１は、平面視において第１方向Ｘ（一方方向）に延び、第２抵抗接続電極８２は、平面視において第１方向Ｘ（一方方向）に交差する第２方向Ｙ（交差方向）に延びていてもよい。
　複数の第１抵抗接続電極８１が、層間絶縁膜７４に埋設されていることが好ましい。複数の第２抵抗接続電極８２が、層間絶縁膜７４に埋設されていることが好ましい。抵抗膜６０に対する第２抵抗接続電極８２の第２接続面積Ｓ２は、抵抗膜６０に対する第１抵抗接続電極８１の第１接続面積Ｓ１よりも小さくてもよい。
　ゲート端子電極９０は、平面視において第１抵抗接続電極８１外に位置する第１電極部９１、および、第１電極部９１から第１抵抗接続電極８１に向けて第１電極部９１よりも幅狭に突出した第２電極部９２を有していることが好ましい。この場合、第１電極部９１は、ゲート端子電極９０の端子本体部として形成されていることが好ましい。また、第２電極部９２は、端子本体部から引き出された端子引き出し部として形成されていることが好ましい。
　これらの構成によれば、第１電極部９１によってゲート電位が付与される領域を確保し、第２電極部９２によって抵抗膜６０に電気的に接続される領域を確保できる。たとえば、ボンディングワイヤ等の導電性接合材がゲート端子電極９０に接合される場合、当該導電接合材を第１電極部９１に接合させることができる。これにより、導電接合材に起因する応力が抵抗膜６０やトレンチ抵抗構造５１に生じることを抑制できる。よって、ゲート抵抗ＲＧの電気的特性の低下を抑制できる。
　半導体装置１Ａは、第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含むことが好ましい。この構成によれば、境界ウェル領域４０によってブレークダウン電圧を向上できる。この場合、トレンチ抵抗構造５１は、境界ウェル領域４０の底部から第１主面３側に間隔を空けて形成されていることが好ましい。この構成によれば、トレンチ抵抗構造５１の底壁に対する電界集中を境界ウェル領域４０によって抑制できる。よって、ブレークダウン電圧を適切に向上できる。
　半導体装置１Ａは、第１主面３に設けられた活性領域６、第１主面３において活性領域６外に設けられた非活性領域７、および、活性領域６に形成された第１トレンチ構造２１（トレンチゲート構造）を含むことが好ましい。この場合、トレンチ抵抗構造５１は、非活性領域７に形成されていることが好ましい。また、抵抗膜６０は、非活性領域７においてトレンチ抵抗構造５１を被覆していることが好ましい。
　また、ゲート端子電極９０は、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。また、ゲート配線電極９３は、活性領域６において第１トレンチ構造２１に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。これらの構成によれば、非活性領域７においてゲート抵抗ＲＧが形成されるため、活性領域６の縮小を抑制できる。
　前述の実施形態はさらに他の形態で実施可能である。たとえば、前述の実施形態では、チップ２がシリコン単結晶基板からなる例が示された。しかし、チップ２は、ＳｉＣ（炭化シリコン）単結晶基板からなっていてもよい。
　前述の実施形態において、ｎ型の半導体領域がｐ型の半導体領域に置き換えられ、ｐ型の半導体領域がｎ型の半導体領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の実施形態では、ｐ型のコレクタ領域１４が示された。しかし、ｐ型のコレクタ領域１４に代えてｎ型のドレイン領域が採用されてもよい。この場合、バッファ領域１３は省略される。ｎ型のドレイン領域はｎ型の半導体基板によって形成され、ｎ型のドリフト領域１２および第１中濃度領域１９はｎ型のエピタキシャル層によって形成されてもよい。ドリフト領域１２および第１中濃度領域１９のｎ型不純物濃度は、ドレイン領域のｎ型不純物濃度未満であることが好ましい。
　この場合、ＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造が形成される。この場合の具体的な構成は、前述の説明において、「エミッタ」を「ソース」に置き換え、「コレクタ」を「ドレイン」に置き換えることによって得られる。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第３側面５Ｃ（第４側面５Ｄ）の延在方向であり、第２方向Ｙは第１側面５Ａ（第２側面５Ｂ）の延在方向であってもよい。また、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「半導体スイッチング装置」、「ＩＧＢＴ半導体装置」、「ＲＣ－ＩＧＢＴ半導体装置」または「ＭＩＳＦＥＴ半導体装置」に置き換えられてもよい。
　［Ａ１］第１主面（３）およびその反対側の第２主面（４）を有するチップ（２）と、
　前記第１主面（３）に設けられた活性領域（６）と、
　前記活性領域（６）外であって、前記第１主面（３）の外周部に設けられた外周領域（９）と、
　前記チップ（２）の内部に形成された第１導電型のドリフト領域（１２）と、
　前記活性領域（６）において、前記ドリフト領域（１２）の前記第１主面（３）側の表層部に形成され、前記ドリフト領域（１２）よりも第１導電型不純物濃度が高い、キャリア蓄積領域としての第１導電型の第１中濃度領域（１９）と、
　前記活性領域（６）において、前記第１主面（３）の表層部であって、前記第１中濃度領域（１９）に対して前記第１主面（３）側に配置された第２導電型のチャネル領域（２０）と、
　前記チャネル領域（２０）の表層部に配置され、前記第１中濃度領域（１９）よりも第１導電型不純物濃度が高い第１導電型の第１高濃度領域（２９）と、
　前記活性領域（６）において、前記第１主面（３）から前記第１高濃度領域（２９）、前記チャネル領域（２０）および前記第１中濃度領域（１９）を通って前記ドリフト領域（１２）に達しているトレンチゲート構造（２１）と、
　前記外周領域（９）において、前記ドリフト領域（１２）の前記第１主面（３）側の表層部に選択的に形成され、前記ドリフト領域よりも第１導電型不純物濃度が高い、第１導電型の第２中濃度領域（１２１）と、
　前記外周領域（９）において、前記第１主面（３）の表層部であって、前記第２中濃度領域（１２１）に対して前記第１主面（３）側に配置され、前記第２中濃度領域（１２１）よりも第１導電型不純物濃度が高い、チャネルストップ領域としての第１導電型の第２高濃度領域（４３）と、
　前記第２中濃度領域（１２１）の前記第２高濃度領域（４３）側の表層部に形成された第２導電型のチャネルストップコンタクト領域（１２２）と、
　前記外周領域（９）において、前記チャネルストップコンタクト領域（１２２）を覆うように、前記第１主面（３）上に配置されたチャネルストップ電極（１０６）と、
　前記チャネルストップ電極（１０６）と前記チャネルストップコンタクト領域（１２２）とを電気的に接続するチャネルストップ接続電極（１２４）とを含む、半導体装置。
　［Ａ２］前記第２高濃度領域（４３）が、前記第１高濃度領域（２９）と同じ第１導電型不純物濃度を有する、［Ａ１］に記載の半導体装置。
　［Ａ３］前記第１高濃度領域（２９）および前記第２高濃度領域（４３）の第１導電型不純物濃度が１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下である、［Ａ２］に記載の半導体装置。
　［Ａ４］前記第２中濃度領域（１２１）が、前記第１中濃度領域（１９）と同じ第１導電型不純物濃度を有する、［Ａ１］に記載の半導体装置。
　［Ａ５］前記ドリフト領域（１２）の第１導電型不純物濃度が１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であり、
　前記第１中濃度領域（１９）および前記第２中濃度領域（１２１）の第１導電型不純物濃度が１．０×１０１５ｃｍ－３以上である、［Ａ４］に記載の半導体装置。
　［Ａ６］前記活性領域（６）の前記チャネル領域（２０）における前記第１主面（３）側の表層部おいて、前記第１高濃度領域（２９）とは異なる領域に形成され、前記チャネル領域（２０）よりも高い第２導電型不純物濃度を有する第２導電型のチャネルコンタクト領域（３１）と、
　前記チャネルコンタクト領域（３１）に電気的に接続される第１接続電極（８５）とを含む、［Ａ１］～［Ａ５］のいずれかに記載の半導体装置。
　［Ａ７］前記チャネルコンタクト領域（３１）が、前記チャネルストップコンタクト領域（１２２）と同じ第２導電型不純物濃度を有する、［Ａ６］に記載の半導体装置。
　［Ａ８］前記チャネル領域（２０）の第２導電型不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０１８☆ｃｍ－３以下であり、
　前記チャネルコンタクト領域（３１）および前記チャネルストップコンタクト領域（１２２）の第２導電型不純物濃度が１．０×１０１８以上１．０×１０２０ｃｍ－３以下である、［Ａ７］に記載の半導体装置。
　［Ａ９］前記第１主面（３）上に選択的に形成された表面絶縁膜（４５，４６）と、
　前記表面絶縁膜（４５，４６）を覆うように前記第１主面（３）上に形成された層間絶縁膜（７４）と、
　前記活性領域（６）において、前記第１主面（３）から前記第１高濃度領域（２９）を通って前記チャネルコンタクト領域（３１）に達する第１コンタクト孔（３０）とを含み、
　前記第１接続電極（８５）は、前記層間絶縁膜（７４）および前記表面絶縁膜（４５，４６）を貫通して前記第１コンタクト孔（３０）に埋設されている、［Ａ６］に記載の半導体装置。
　［Ａ１０］前記活性領域（６）において、前記層間絶縁膜（７４）上に配置され、前記第１接続電極（８５）に電気的に接続された第１主電極（１０３，１０４）を含む、［Ａ９］に記載の半導体装置。
　［Ａ１１］前記層間絶縁膜（７４）上に配置され、前記トレンチゲート構造（２１）に電気的に接続されたゲート電極（９０，９３）を含む、［Ａ１０］に記載の半導体装置。
　［Ａ１２］前記第２主面（４）に形成された第２主電極（１０７）を含む、［Ａ１１］に記載の半導体装置。
　［Ａ１３］前記第１高濃度領域（２９）がエミッタ領域であり、
　前記第１主電極（１０３，１０４）がエミッタ電極であり、
　前記第２主電極（１０７）がコレクタ電極である、［Ａ１２］に記載の半導体装置。
　［Ａ１４］前記第１主面（３）上に選択的に形成された表面絶縁膜（４５，４６）と、
　前記表面絶縁膜（４５，４６）を覆うように前記第１主面（３）上に形成された層間絶縁膜（７４）と、
　前記外周領域（９）において、前記第１主面（３）から前記第２高濃度領域（４３）を通って前記チャネルストップコンタクト領域（１２２）に達する第２コンタクト孔（１２３）とを含み、
　前記チャネルストップ接続電極（１２４）は、前記層間絶縁膜（７４）および前記表面絶縁膜（４５，４６）を貫通して前記第２コンタクト孔（１２３）に埋設されている、［Ａ１］～［Ａ１３］のいずれかに記載の半導体装置。
　［Ａ１５］前記チャネルストップ電極（１０６）は、前記外周領域（９）において、前記層間絶縁膜（７４）上に配置されている、［Ａ１４］に記載の半導体装置。
　［Ａ１６］前記外周領域（９）のうち平面視で前記チャネルストップ接続電極（１２４）よりも内方の領域において、前記表面絶縁膜（４５，４６）上に配置され、前記層間絶縁膜（７４）を介して前記チャネルストップ電極（１０６）に覆われているフィールドプレート（１４１）と、
　前記層間絶縁膜（７４）を貫通し、前記フィールドプレート（１４１）と前記チャネルストップ電極（１０６）とを電気的に接続するフィールドプレート接続電極（１４３）とを含む、［Ａ１５］に記載の半導体装置。
　［Ａ１７］前記フィールドプレート（１４１）が、導電性ポリシリコンを含む、［Ａ１６］に記載の半導体装置。
　［Ａ１８］前記外周領域（９）のうち平面視で前記チャネルストップ電極（１０６）よりも内方の領域において、前記ドリフト領域（１２）の前記第１主面（３）側の表層部に形成された第２導電型のフィールド領域（４２）と、
　前記フィールド領域（４２）の前記第１主面（３）側の表層部に形成された第２導電型のフィールドコンタクト領域（１１１）と、
　前記層間絶縁膜（７４）上に、前記フィールドコンタクト領域（１１１）を覆うように形成されたフィールド電極（１０５）と、
　前記層間絶縁膜（７４）および前記表面絶縁膜（４５，４６）を貫通し、前記フィールドコンタクト領域（１１１）と前記フィールド電極（１０５）とを電気的に接続するフィールド接続電極（８９）とを含む、［Ａ１７］に記載の半導体装置。
　［Ａ１９］前記第２中濃度領域（１２１）および前記第２高濃度領域（４３）が、前記チップ（２）の周縁に沿って延びる環状に形成されている、［Ａ１］～［Ａ１８］のいずれかに記載の半導体装置。
　［Ａ２０］前記チャネルストップコンタクト領域（１２２）が、前記第２中濃度領域に沿って延びる環状に形成されている、［Ａ１９］に記載の半導体装置。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によって限定される。
　この出願は、２０２２年１１月７日に日本国特許庁に提出された特願２０２２－１７８４７５号に対応しており、それらの出願の全開示はここに引用により組み込まれるものとする。
１Ａ　　半導体装置
２　　　チップ
３　　　第１主面
４　　　第２主面
５Ａ～５Ｄ　第１～第４側面
６　　　活性領域
６Ａ　　第１活性領域
６Ｂ　　第２活性領域
７　　　非活性領域
８　　　境界領域（７）
９　　　外周領域（７）
１０　　パッド領域（８）
１１　　ストリート領域（８）
１２　　ドリフト領域
１３　　バッファ層
１４　　コレクタ領域
１５　　トレンチ分離構造
１５Ａ　第１トレンチ分離構造
１５Ｂ　第２トレンチ分離構造
１６　　分離トレンチ
１７　　分離絶縁膜
１８　分離埋設電極
１９　　第１中濃度領域（キャリア蓄積領域）
２０　　チャネル領域
２１　　第１トレンチ構造（トレンチゲート構造）
２２　　第１トレンチ
２３　　第１絶縁膜
２４　　第１埋設電極
２５　　第２トレンチ構造
２６　　第２トレンチ
２７　　第２絶縁膜
２８　　第２埋設電極
２９　　エミッタ領域（第１高濃度領域）
３０　　コンタクト孔（第１コンタクト孔）
３１　　チャネルコンタクト領域
３２　　フローティング領域
４０　　境界ウェル領域
４０Ａ　第１境界ウェル領域
４０Ｂ　第２境界ウェル領域
４１　　外周ウェル領域
４２　　フィールド領域
４３　　第２高濃度領域（チャネルストップ領域）
４５　　主面絶縁膜
４６　　フィールド絶縁膜
４７　エミッタ電極膜
５０　ゲート抵抗構造
５１　　トレンチ抵抗構造
５１Ａ　第１トレンチ抵抗構造
５１Ｂ　第２トレンチ抵抗構造
５４　　抵抗トレンチ
５５　　抵抗絶縁膜
５６　　抵抗埋設電極
５７　　スペース領域
６０　　抵抗膜
６０Ａ　抵抗膜の第１端部
６０Ｂ　抵抗膜の第２端部
６１　　抵抗膜の第１被覆部
６２　　抵抗膜の第２被覆部
６３　　抵抗膜の第３被覆部
６４　　ゲート電極膜
６５　　ゲート配線膜
６６　　第１下配線部
６７　　第２下配線部
６８　　第３下配線部
６８ａ　引き出し部
６９　　第１下ライン部（６６）
７０Ａ，７０Ｂ　第２下ライン部（６６）
７１　　第１スリット
７２　　第２スリット
７３　　第３スリット
７４　　層間絶縁膜
７５　　絶縁主面
７６　　第１リセス部
７７　　第２リセス部
７８　　第３リセス部
８１　　第１抵抗接続電極
８２　　第２抵抗接続電極
８３　　第３抵抗接続電極
８４　　ゲート接続電極
８４Ａ　第１ゲート接続電極
８４Ｂ　第２ゲート接続電極
８５　　第１エミッタ接続電極（第１接続電極）
８６　　第２エミッタ接続電極
８７　　第１ウェル接続電極
８７ａ　セグメント部
８８　　第１ウェル接続電極
８９　　フィールド接続電極
９０　　ゲート端子電極
９１　　第１電極部
９２　　第２電極部
９３　　ゲート配線電極
９４　　第１上配線部
９５　　第２上配線部
９６　　第３上配線部
９７　　第１上ライン部（９４）
９７ａ　凹部
９８Ａ，９８Ｂ　　第２上ライン部（９４）
１０１　第１接続領域
１０２　第２接続領域
１０３　エミッタ端子電極
１０３Ａ　第１エミッタ端子電極
１０３Ｂ　第２エミッタ端子電極
１０４　エミッタ配線電極
１０５　フィールド電極
１０５ａ　フィールド引き出し部
１０５Ａ　バリアメタル膜
１０５Ｂ　主メタル膜
１０６　チャネルストップ電極
１０６Ａ　バリアメタル膜
１０６Ｂ　主メタル膜
１０７　コレクタ電極
１１１　フィールドコンタクト領域
１１２　フィールドコンタクト孔
１２１　第２中濃度領域
１２２　チャネルストップコンタクト領域
１２３　チャネルストップコンタクト孔（第２コンタクト孔）
１２４　チャネルストップ接続電極
１３１　第１フィールド絶縁膜
１３２　第２フィールド絶縁膜
１３３　第３フィールド絶縁膜
１４１　フィールドプレート
１４２　プレートコンタクト孔
１４３　プレート接続電極
Ｘ　　　第１方向
Ｙ　　　第２方向

Claims (20)

  1. 　第１主面およびその反対側の第２主面を有するチップと、
    　前記第１主面に設けられた活性領域と、
    　前記活性領域外であって、前記第１主面の外周部に設けられた外周領域と、
    　前記チップの内部に形成された第１導電型のドリフト領域と、
    　前記活性領域において、前記ドリフト領域の前記第１主面側の表層部に形成され、前記ドリフト領域よりも第１導電型不純物濃度が高い、キャリア蓄積領域としての第１導電型の第１中濃度領域と、
    　前記活性領域において、前記第１主面の表層部であって、前記第１中濃度領域に対して前記第１主面側に配置された第２導電型のチャネル領域と、
    　前記チャネル領域の表層部に配置され、前記第１中濃度領域よりも第１導電型不純物濃度が高い第１導電型の第１高濃度領域と、
    　前記活性領域において、前記第１主面から前記第１高濃度領域、前記チャネル領域および前記第１中濃度領域を通って前記ドリフト領域に達しているトレンチゲート構造と、
    　前記外周領域において、前記ドリフト領域の前記第１主面側の表層部に選択的に形成され、前記ドリフト領域よりも第１導電型不純物濃度が高い、第１導電型の第２中濃度領域と、
    　前記外周領域において、前記第１主面の表層部であって、前記第２中濃度領域に対して前記第１主面側に配置され、前記第２中濃度領域よりも第１導電型不純物濃度が高い、チャネルストップ領域としての第１導電型の第２高濃度領域と、
    　前記第２中濃度領域の前記第２高濃度領域側の表層部に形成された第２導電型のチャネルストップコンタクト領域と、
    　前記外周領域において、前記チャネルストップコンタクト領域を覆うように、前記第１主面上に配置されたチャネルストップ電極と、
    　前記チャネルストップ電極と前記チャネルストップコンタクト領域とを電気的に接続するチャネルストップ接続電極とを含む、半導体装置。
  2. 　前記第２高濃度領域が、前記第１高濃度領域と同じ第１導電型不純物濃度を有する、請求項１に記載の半導体装置。
  3. 　前記第１高濃度領域および前記第２高濃度領域の第１導電型不純物濃度が１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下である、請求項２に記載の半導体装置。
  4. 前記第２中濃度領域が、前記第１中濃度領域と同じ第１導電型不純物濃度を有する、請求項１に記載の半導体装置。
  5. 　前記ドリフト領域の第１導電型不純物濃度が１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であり、
    　前記第１中濃度領域および前記第２中濃度領域の第１導電型不純物濃度が１．０×１０１５ｃｍ－３以上である、請求項４に記載の半導体装置。
  6. 　前記活性領域の前記チャネル領域における前記第１主面側の表層部おいて、前記第１高濃度領域とは異なる領域に形成され、前記チャネル領域よりも高い第２導電型不純物濃度を有する第２導電型のチャネルコンタクト領域と、
    　前記チャネルコンタクト領域に電気的に接続される第１接続電極とを含む、請求項１～５に記載の半導体装置。
  7. 　前記チャネルストップコンタクト領域が、前記チャネルコンタクト領域と同じ第２導電型不純物濃度を有する、請求項６に記載の半導体装置。
  8. 　前記チャネル領域の第２導電型不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であり、
    　前記チャネルコンタクト領域および前記チャネルストップコンタクト領域の第２導電型不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下である、請求項７に記載の半導体装置。
  9. 　前記第１主面上に選択的に形成された表面絶縁膜と、
    　前記表面絶縁膜を覆うように前記第１主面上に形成された層間絶縁膜と、
    　前記活性領域において、前記第１主面から前記第１高濃度領域を通って前記チャネルコンタクト領域に達する第１コンタクト孔とを含み、
    　前記第１接続電極は、前記層間絶縁膜および前記表面絶縁膜を貫通して前記第１コンタクト孔に埋設されている、請求項６に記載の半導体装置。
  10. 　前記活性領域において、前記層間絶縁膜上に配置され、前記第１接続電極に電気的に接続された第１主電極を含む、請求項９に記載の半導体装置。
  11. 　前記層間絶縁膜上に配置され、前記トレンチゲート構造に電気的に接続されたゲート電極を含む、請求項１０に記載の半導体装置。
  12. 　前記第２主面に形成された第２主電極を含む、請求項１１に記載の半導体装置。
  13. 　前記第１高濃度領域がエミッタ領域であり、
    　前記第１主電極がエミッタ電極であり、
    　前記第２主電極がコレクタ電極である、請求項１２に記載の半導体装置。
  14. 　前記第１主面上に選択的に形成された表面絶縁膜と、
    　前記表面絶縁膜を覆うように前記第１主面上に形成された層間絶縁膜と、
    　前記外周領域において、前記第１主面から前記第２高濃度領域を通って前記チャネルストップコンタクト領域に達する第２コンタクト孔とを含み、
    　前記チャネルストップ接続電極は、前記層間絶縁膜および前記表面絶縁膜を貫通して前記第２コンタクト孔に埋設されている、請求項１～５のいずれか一項に記載の半導体装置。
  15. 　前記チャネルストップ電極は、前記外周領域において、前記層間絶縁膜上に配置されている、請求項１４に記載の半導体装置。
  16. 　前記外周領域のうち平面視で前記チャネルストップ接続電極よりも内方の領域において、前記表面絶縁膜上に配置され、前記層間絶縁膜を介して前記チャネルストップ電極に覆われているフィールドプレートと、
    　前記層間絶縁膜を貫通し、前記フィールドプレートと前記チャネルストップ電極とを電気的に接続するフィールドプレート接続電極とを含む、請求項１５に記載の半導体装置。
  17. 　前記フィールドプレートが、導電性ポリシリコンを含む、請求項１６に記載の半導体装置。
  18. 　前記外周領域のうち平面視で前記チャネルストップ電極よりも内方の領域において、前記ドリフト領域の前記第１主面側の表層部に形成された第２導電型のフィールド領域と、
    　前記フィールド領域の前記第１主面側の表層部に形成された第２導電型のフィールドコンタクト領域と、
    　前記層間絶縁膜上に、前記フィールドコンタクト領域を覆うように形成されたフィールド電極と、
    　前記層間絶縁膜および前記表面絶縁膜を貫通し、前記フィールドコンタクト領域と前記フィールド電極とを電気的に接続するフィールド接続電極とを含む、請求項１７に記載の半導体装置。
  19. 　前記第２中濃度領域および前記第２高濃度領域が、前記チップの周縁に沿って延びる環状に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  20. 　前記チャネルストップコンタクト領域が、前記第２中濃度領域に沿って延びる環状に形成されている、請求項１９に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2026058817A1 (ja) * 2024-09-12 2026-03-19 ローム株式会社 半導体装置および半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245281A (ja) * 2009-04-06 2010-10-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012004466A (ja) * 2010-06-21 2012-01-05 Hitachi Ltd 半導体装置
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
WO2014054319A1 (ja) * 2012-10-02 2014-04-10 三菱電機株式会社 半導体装置およびその製造方法
JP2017163158A (ja) * 2017-05-22 2017-09-14 三菱電機株式会社 電力用半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245281A (ja) * 2009-04-06 2010-10-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012004466A (ja) * 2010-06-21 2012-01-05 Hitachi Ltd 半導体装置
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
WO2014054319A1 (ja) * 2012-10-02 2014-04-10 三菱電機株式会社 半導体装置およびその製造方法
JP2017163158A (ja) * 2017-05-22 2017-09-14 三菱電機株式会社 電力用半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2026058817A1 (ja) * 2024-09-12 2026-03-19 ローム株式会社 半導体装置および半導体装置の製造方法

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