WO2024070219A1 - 電源制御装置、スイッチング電源 - Google Patents

電源制御装置、スイッチング電源 Download PDF

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error
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voltage
power supply
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政嗣 永里
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ローム株式会社
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • This disclosure relates to a power supply control device and a switching power supply using the same.
  • switching power supplies that generate the desired output voltage from the input voltage have been used as power supply means for various applications.
  • Patent Document 1 proposes a configuration for a current feedback system that detects the current flowing through the lower switch of a half bridge, in which voltage feedback information and current feedback information are added together and then input to a sample-and-hold circuit, thereby stabilizing the output feedback control loop by synchronizing the timing.
  • the power supply control device disclosed in this specification includes a control circuit configured to drive an inductor current by turning on/off an upper switch and a lower switch of a switching output circuit to generate an output voltage from an input voltage, an error amplifier configured to compare the output voltage or a feedback voltage corresponding thereto with a predetermined reference voltage and output an error signal including voltage feedback information, an information holding unit configured to sample current feedback information corresponding to the inductor current flowing through the lower switch during the on period of the lower switch and hold and output the information as a holding signal including the current feedback information during the on period of the upper switch, and an off timing control unit configured to receive the error signal and the holding signal individually and determine the off timing of the upper switch.
  • This disclosure makes it possible to provide a power supply control device that can improve the response characteristics of a current feedback system that detects the current flowing through the lower switch of a half bridge, and a switching power supply that uses the same.
  • FIG. 1 is a diagram showing a comparative example of a switching power supply.
  • FIG. 2 is a diagram showing a first embodiment of a switching power supply.
  • FIG. 3 is a diagram showing the effect of improving the response characteristics in the first embodiment.
  • FIG. 4 is a diagram showing a second embodiment of the switching power supply.
  • FIG. 5 is a diagram showing a third embodiment of a switching power supply.
  • FIG. 6 is a diagram showing a fourth embodiment of a switching power supply.
  • the switching power supply 100 of this comparative example is a DC/DC converter of a PWM [pulse width modulation] drive system that generates an output voltage VOUT from an input voltage PVDD and supplies the output voltage VOUT to a load Z.
  • the switching power supply 100 can be used in various fields.
  • the switching power supply 100 is suitably used as an in-vehicle secondary power supply.
  • the switching power supply 100 includes a switching output circuit 110, a feedback voltage generation circuit 120, a reference voltage generation circuit 130, an error amplifier 140, a ramp signal generation circuit 150, an oscillator 160, a PWM comparator 170, a control circuit 180, a lower-side current detection unit 210, an information synthesis unit 220, and an information retention unit 230.
  • the above components may be integrated into a semiconductor integrated circuit device 200 (corresponding to a power supply control device) that serves as the main controller of the switching power supply 100. Note that in addition to the above, any other components (such as various protection circuits) can be appropriately incorporated into the semiconductor integrated circuit device 200.
  • the switching output circuit 110 is a step-down switching output stage that drives the inductor current IL to generate the output voltage VOUT from the input voltage PVDD by turning on and off an upper switch and a lower switch that are connected to form a half bridge.
  • the switching output circuit 110 includes an output transistor 111, a synchronous rectifier transistor 112, an inductor 113, and a capacitor 114.
  • the output transistor 111 is a PMOSFET [P-channel type metal oxide semiconductor field effect transistor] that functions as the upper switch of the half bridge.
  • the source of the output transistor 111 is connected to the application terminal of the input voltage PVDD.
  • the drain of the output transistor 111 is connected to the application terminal of the switch voltage SW.
  • the gate of the output transistor 111 is connected to the application terminal of the upper gate signal G1.
  • the output transistor 111 is in the off state when the upper gate signal G1 is at a high level, and is in the on state when the upper gate signal G1 is at a low level.
  • the synchronous rectifier transistor 112 is an NMOSFET [N-channel type MOSFET] that functions as the lower switch of the half bridge.
  • the drain of the synchronous rectifier transistor 112 is connected to the application terminal of the switch voltage SW.
  • the gate of the synchronous rectifier transistor 112 is connected to the application terminal of the lower gate signal G2.
  • the synchronous rectifier transistor 112 is in the on state when the lower gate signal G2 is at a high level, and in the off state when the lower gate signal G2 is at a low level.
  • the inductor 113 and the capacitor 114 are discrete components externally attached to the semiconductor integrated circuit device 200, and form an LC filter that rectifies and smoothes the switch voltage SW to generate the output voltage VOUT.
  • the first end of the inductor 113 is connected to the application end of the switch voltage SW.
  • the second end of the inductor 113 and the first end of the capacitor 114 are connected to the application end of the output voltage VOUT and the feedback voltage generating circuit 120.
  • the second end of the capacitor 114 is connected to the ground end. Note that the inductor 113 and the capacitor 114 are associated with resistance components DCR and ESR, respectively.
  • the output transistor 111 and the synchronous rectifier transistor 112 are complementarily turned on/off in response to the upper gate signal G1 and the lower gate signal G2. This on/off operation generates a square-wave switch voltage SW at the first end of the inductor 113, which is pulse-driven between the input voltage PVDD and the ground voltage GND.
  • the term "complementary" mentioned above includes not only the case where the on/off states of the output transistor 111 and the synchronous rectifier transistor 112 are completely reversed, but also the case where a period in which both transistors are simultaneously off (dead time) is provided.
  • the output format of the switching output circuit 110 is not limited to the step-down type described above, but may be any of step-up type, step-up/step-down type, and inverting type.
  • the rectification method of the switching output circuit 110 is also not limited to the synchronous rectification method described above, but may be a diode rectification method using a rectifier diode as the lower switch.
  • the output transistor 111 can also be replaced with an NMOSFET. In that case, however, a bootstrap circuit or a charge pump circuit is required to raise the high level of the upper gate signal G1 to a voltage value higher than the input voltage PVDD.
  • the output transistor 111 and the synchronous rectification transistor 112 may be external to the semiconductor integrated circuit device 200.
  • the switching output circuit 110 when a high voltage is applied to the switching output circuit 110, it is preferable to use high-voltage elements such as power MOSFETs, IGBTs [insulated gate bipolar transistors], and SiC transistors as the output transistor 111 and the synchronous rectifier transistor 112, respectively. Also, GaN devices may be used as the output transistor 111 and the synchronous rectifier transistor 112, respectively.
  • high-voltage elements such as power MOSFETs, IGBTs [insulated gate bipolar transistors], and SiC transistors.
  • GaN devices may be used as the output transistor 111 and the synchronous rectifier transistor 112, respectively.
  • the feedback voltage generating circuit 120 includes resistors 121 and 122 connected in series between the application terminal of the output voltage VOUT and the ground terminal.
  • the feedback voltage generating circuit 120 may be omitted and the output voltage VOUT may be input directly to the error amplifier 140.
  • resistors 121 and 122 may be external to the semiconductor integrated circuit device 200.
  • the reference voltage generation circuit 130 generates a predetermined reference voltage REF (corresponding to the target setting value of the output voltage VOUT). It is advisable to use a DAC [digital-to-analog converter] that converts a digital reference voltage setting signal into an analog reference voltage REF as the reference voltage generation circuit 130. With this configuration, it is possible to use the reference voltage setting signal to realize a soft start operation at startup and to adjust the output voltage VOUT.
  • the error signal ERR rises when the feedback voltage FB is lower than the reference voltage REF, and falls when the feedback voltage FB is higher than the reference voltage REF.
  • a current output amplifier that outputs differential current signals IP and IN is used as the error amplifier 140.
  • the differential current signals IP and IN are currents that flow in opposite directions to each other, and increase or decrease according to the difference between the feedback voltage FB and the reference voltage REF.
  • differential current signal IN is the opposite of the differential current signal IP; when REF>FB, the greater the difference between the two, the greater the negative direction; and when REF ⁇ FB, the greater the difference between the two, the greater the positive direction.
  • the lower-side current detection unit 210 detects the inductor current IL (hereinafter referred to as the lower-side inductor current ILL) that flows during the on-period of the synchronous rectification transistor 112 to obtain current feedback information Iinfo.
  • the inductor current IL hereinafter referred to as the lower-side inductor current ILL
  • the lower sense signal SNSL is fixed to a zero value. Therefore, the high level of the switch voltage SW ( ⁇ PVDD) is not transmitted to the information synthesis unit 220.
  • any other method can be used to detect the lower inductor current ILL.
  • the voltage across a sense resistor connected in series to the synchronous rectifier transistor 112 may be detected, or the drain-source voltage of a current detection transistor connected in parallel to the synchronous rectifier transistor 112 may be detected.
  • the information synthesis unit 220 synthesizes the voltage feedback information Vinfo acquired by the error amplifier 140 and the current feedback information Iinfo acquired by the lower current detection unit 210 to generate the synthesized feedback information VIinfo.
  • the information synthesis unit 220 includes resistors 221 and 222 (both of which have a resistance value R).
  • the first term on the right-hand side (2IP ⁇ R) can be understood as the voltage feedback information Vinfo acquired by the error amplifier 140.
  • the second term on the right-hand side (-ILL ⁇ RonL) can be understood as the current feedback information Iinfo acquired by the lower current detection unit 210. Therefore, the above difference signal (ERRP-ERRN) can be understood as the composite feedback information VIinfo obtained by combining the voltage feedback information Vinfo with the current feedback information Iinfo.
  • the information holding unit 230 samples the composite feedback information VIinfo during the on-period of the synchronous rectification transistor 112, and holds and outputs it as differential hold signals HLDP and HLDN during the on-period of the output transistor 111.
  • the composite feedback information VIinfo includes current feedback information Iinfo (e.g., information about the lower peak value of the inductor current IL).
  • the information holding unit 230 samples the differential error signals ERRP and ERRN during the on-period of the synchronous rectification transistor 112, while holding and outputting the differential hold signals HLDP and HLDN during the on-period of the output transistor 111.
  • the PWM comparator 170 generates an off signal OFF by comparing the ramp signal RAMP (more precisely, the differential hold signal HLDN to which the ramp signal RAMP is added) input to the inverting input terminal (-) with the differential hold signal HLDP input to the non-inverting input terminal (+) during the on period of the output transistor 111. This comparison process determines the off timing of the output transistor 111.
  • the pulse generation timing of the off signal OFF is delayed as the error signal ERR is higher, and is earlier as the error signal ERR is lower.
  • the switching power supply 100 of this embodiment can realize output feedback control of the current mode control method. Therefore, it is possible to improve the response characteristics of the output voltage VOUT compared to output feedback control of the voltage mode control method.
  • the switching power supply 100 of this comparative example employs a configuration that detects the lower inductor current ILL flowing through the synchronous rectifier transistor 112, rather than the inductor current IL (hereinafter referred to as the upper inductor current ILH) flowing through the output transistor 111.
  • the upper inductor current ILH the inductor current flowing through the output transistor 111.
  • the information holding unit 230 is provided between the information synthesis unit 220 and the PWM comparator 170, and holds the synthesized feedback information VIinfo obtained by synthesizing the voltage feedback information Vinfo with the current feedback information Iinfo.
  • First Embodiment 2 is a diagram showing a first embodiment of a switching power supply.
  • the switching power supply 100 of this embodiment is based on the comparative example (FIG. 1) described above, but further includes an adder 250, and the synthesis path of the voltage feedback information Vinfo and the current feedback information Iinfo is changed. The following mainly describes the changes.
  • the second terminals of the resistors 221 and 222 are both connected to the ground terminal.
  • the information synthesis unit 220 is no longer a functional unit that synthesizes the voltage feedback information Vinfo and the current feedback information Iinfo, but can be understood as a functional unit (phase compensation resistor unit) that simply generates the differential error signals ERRP and ERRN in response to the differential current signals IP and IN.
  • the information holding unit 230 samples the current feedback information Iinfo (e.g., information about the lower peak value of the inductor current IL) during the on-period of the synchronous rectification transistor 112, and holds and outputs the current feedback information Iinfo as differential holding signals HLDP and HLDN during the on-period of the output transistor 111.
  • Iinfo e.g., information about the lower peak value of the inductor current IL
  • the adder unit 250 adds the differential error signals ERRP and ERRN and the differential hold signals HLDP and HLDN to output differential sum signals AP and AN that include the composite feedback information VIinfo.
  • the adder unit 250 includes adders 251 and 252.
  • Adder 251 adds the differential error signal ERRP and the differential hold signal HLDP together to output the differential sum signal AP.
  • Adder 252 adds the differential error signal ERRN and the differential hold signal HLDN on which the ramp signal RAMP is superimposed to output the differential sum signal AN.
  • the ramp signal generating circuit 150, the PWM comparator 170, and the adder 250 can be understood as an off-timing control unit 190 that receives the differential error signals ERRP and ERRN, and the differential hold signals HLDP and HLDN individually, and determines the off-timing of the output transistor 111.
  • the voltage feedback information Vinfo is input directly to the PWM comparator 170 without passing through the information holding unit 230. Therefore, the voltage feedback control loop can be freely adjusted by adjusting the gain of the error amplifier 140. As a result, the response delay associated with the sample/hold process in the information holding unit 230 can be eliminated.
  • FIG. 3 is a diagram showing the improvement effect of the response characteristics (load response characteristics in this figure) in the first embodiment.
  • the output voltage VOUT and output current IOUT supplied to the load Z are depicted.
  • the solid line shows the behavior of the first embodiment (FIG. 2)
  • the dashed line shows the behavior of the comparative example (FIG. 1).
  • the switching power supply 100 of this embodiment can significantly improve response characteristics compared to the comparative example ( Figure 1). Although stability is somewhat sacrificed, the oscillation margin can be adjusted to an acceptable level.
  • Second Embodiment 4 is a diagram showing a second embodiment of the switching power supply 100.
  • the error correction unit 240 includes a comparator 241 and a digital calibration unit 242.
  • the control circuit 180 generates a digital calibration signal S12 based on the input error detection signal S11 so as to reduce the input error Vofs. For example, when the input error detection signal S11 is at a high level, the digital calibration signal S12 may be generated so as to either lower the feedback voltage FB, raise the reference voltage REF, or do both. Conversely, when the input error detection signal S11 is at a low level, the digital calibration signal S12 may be generated so as to either raise the feedback voltage FB, lower the reference voltage REF, or do both.
  • the digital calibration unit 242 corrects at least one of the feedback voltage FB and the reference voltage REF in response to the digital calibration signal S12.
  • a DAC or the like is preferably used as the digital calibration unit 242.
  • the input error detection signal S11 may be directly input to the digital calibration unit 242, and the digital calibration signal S12 may be generated therein. In this case, the correction process for the input error Vofs can be completed by the error correction unit 240 alone, without the need for the control circuit 180.
  • a typical error amplifier has a phase compensation capacitor (e.g., several tens of pF) that acts as an integral element, and generates an error signal by charging and discharging this capacitor. This makes it less likely to oscillate, but it also limits the signal bandwidth, making it unsuitable for speeding up the voltage feedback control loop.
  • a phase compensation capacitor e.g., several tens of pF
  • the integral element is removed from the error amplifier, it is possible to speed up the voltage feedback control loop, but the tradeoff is that it becomes more difficult to cancel the input error of the error amplifier.
  • an error amplifier 140 that does not have an integral element is used to increase the speed of the voltage feedback control loop (tens of kHz to several MHz), while an error correction unit 240 is introduced separately from the error amplifier 140 to correct the input error Vofs of the error amplifier 140.
  • Third Embodiment Fig. 5 is a diagram showing a third embodiment of the switching power supply 100.
  • the switching power supply 100 of this embodiment includes an error correction unit 240, like the second embodiment (Fig. 4) described above, but has a different circuit configuration.
  • the digital calibration unit 246 generates a differential input signal from the reference voltage REF to the error correction amplifier 247 in response to the digital calibration signal S12.
  • the error correction amplifier 247 generates correction currents IadjP and IadjN according to the differential input signal from the digital calibration unit 246, and adds them to the differential current signals IP and IN of the error amplifier 140.
  • FIG. 6 is a diagram showing a fourth embodiment of the switching power supply 100.
  • the switching power supply 100 of this embodiment includes an error correction unit 240, as in the second embodiment (Fig. 4) and the third embodiment (Fig. 5), but has a different circuit configuration.
  • the error amplifier 140 is a single output type.
  • the error amplifier 140 may be a differential output type.
  • FB ⁇ REF i.e. Vofs>0
  • FB>REF i.e. Vofs ⁇ 0
  • the error correction amplifier 243 is connected in parallel to the error amplifier 140 solely as a means for correcting the input error Vofs, and its current capacity is kept sufficiently smaller than the current capacity of the error amplifier 140 (for example, a few ⁇ A).
  • a small-capacity (for example, a few pF) capacitor 244 is connected to the output terminal of the error correction amplifier 243.
  • the error correction amplifier 243 has an integral element and can be said to be a current output type amplifier that is slower than the error amplifier 140.
  • the power supply control device disclosed in this specification is configured to include a control circuit configured to drive an inductor current by turning on/off an upper switch and a lower switch of a switching output circuit to generate an output voltage from an input voltage, an error amplifier configured to compare the output voltage or a feedback voltage corresponding thereto with a predetermined reference voltage and output an error signal including voltage feedback information, an information holding unit configured to sample current feedback information corresponding to the inductor current flowing through the lower switch during the on-period of the lower switch and hold and output the current feedback information as a holding signal including the current feedback information during the on-period of the upper switch, and an off-timing control unit configured to receive the error signal and the holding signal individually and determine the off-timing of the upper switch (first configuration).
  • a control circuit configured to drive an inductor current by turning on/off an upper switch and a lower switch of a switching output circuit to generate an output voltage from an input voltage
  • an error amplifier configured to compare the output voltage or a feedback voltage corresponding thereto with a predetermined
  • the off-timing control unit may be configured (second configuration) to include an adder configured to add the error signal and the hold signal to output an added signal including composite feedback information, a ramp signal generating circuit configured to generate a ramp signal, and a PWM comparator configured to compare the ramp signal and the added signal during the on-period of the upper switch to determine the off-timing of the upper switch.
  • the power supply control device may also be configured (third configuration) to further include an error correction unit configured to detect an input error of the error amplifier that does not have an integral element and correct the input signal or output signal of the error amplifier.
  • the error correction unit may be configured (fourth configuration) to include a comparator that detects an input error of the error amplifier, and a digital calibration unit configured to correct the input signal or output signal of the error amplifier according to the detection result of the comparator.
  • the error correction unit may be configured (fifth configuration) to include an error correction amplifier that is slower than the error amplifier and is connected in parallel to the error amplifier.
  • the power supply control device may be integrated into a semiconductor integrated circuit device (sixth configuration).
  • the switching power supply disclosed in this specification has a configuration (seventh configuration) that includes the switching output circuit and a power supply control device having any one of the first to sixth configurations described above.
  • Switching power supply 110 Switching output circuit 111 Output transistor (PMOSFET) 112 Synchronous rectifier transistor (NMOSFET) 113 inductor 114 capacitor 120 feedback voltage generating circuit 121, 122 resistor 130 reference voltage generating circuit 140 error amplifier 150 ramp signal generating circuit 160 oscillator 170 PWM comparator 180 control circuit 190 off timing control section 200 semiconductor integrated circuit device (power supply control device) 210 Lower side current detection section 220 Information synthesis section 221, 222 Resistor 230 Information holding section 240 Error correction section 241 Comparator 242 Digital calibration section 243 Error correction amplifier 244 Capacitor 245 Resistor 246 Digital calibration section 247 Error correction amplifier 250 Adder section 251, 252 Adder DCR Resistance component ESR Resistance component Z Load

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Abstract

電源制御装置２００は、スイッチング出力回路１１０の上側スイッチ１１１と下側スイッチ１１２をオン／オフすることによりインダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成する制御回路１８０と、出力電圧ＶＯＵＴに応じた帰還電圧ＦＢと所定の基準電圧ＲＥＦとを比較して電圧帰還情報Ｖｉｎｆｏを含む誤差信号ＥＲＲを出力するエラーアンプ１４０と、下側スイッチ１１２に流れるインダクタ電流ＩＬＬに応じた電流帰還情報Ｉｉｎｆｏを下側スイッチ１１２のオン期間にサンプリングし、上側スイッチ１１１のオン期間に保持信号ＨＬＤとしてホールド出力する情報保持部２３０と、誤差信号ＥＲＲ及び保持信号ＨＬＤそれぞれの入力を個別に受けて上側スイッチ１１１のオフタイミングを決定するオフタイミング制御部１９０と、を備える。

Description

電源制御装置、スイッチング電源
　本開示は、電源制御装置及びこれを用いたスイッチング電源に関する。
　従来、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）が用いられている。
　なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。特許文献１では、ハーフブリッジの下側スイッチに流れる電流を検出する電流帰還システムにおいて、電圧帰還情報と電流帰還情報を加算してからサンプルホールド回路に入力することにより、タイミングを合わせて出力帰還制御ループを安定化する構成が提案されている。
国際公開第２０１９／２４４３７４号
　しかしながら、従来のスイッチング電源（特にこれに用いられる電源制御装置）では、応答特性（負荷応答特性又は電源変動応答特性等）の改善について検討の余地があった。
　例えば、本明細書中に開示されている電源制御装置は、スイッチング出力回路の上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成された制御回路と、前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧とを比較して電圧帰還情報を含む誤差信号を出力するように構成されたエラーアンプと、前記下側スイッチに流れる前記インダクタ電流に応じた電流帰還情報を前記下側スイッチのオン期間にサンプリングし、前記上側スイッチのオン期間に前記電流帰還情報を含む保持信号としてホールド出力するように構成された情報保持部と、前記誤差信号及び前記保持信号それぞれの入力を個別に受けて前記上側スイッチのオフタイミングを決定するように構成されたオフタイミング制御部と、を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、ハーフブリッジの下側スイッチに流れる電流を検出する電流帰還システムの応答特性を高めることのできる電源制御装置、及び、これを用いたスイッチング電源を提供することが可能となる。
図１は、スイッチング電源の比較例を示す図である。 図２は、スイッチング電源の第１実施形態を示す図である。 図３は、第１実施形態における応答特性の改善効果を示す図である。 図４は、スイッチング電源の第２実施形態を示す図である。 図５は、スイッチング電源の第３実施形態を示す図である。 図６は、スイッチング電源の第４実施形態を示す図である。
＜比較例＞
　図１は、スイッチング電源の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例のスイッチング電源１００は、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成して負荷Ｚに供給するＰＷＭ［pulse　width　modulation］駆動方式のＤＣ／ＤＣコンバータである。なお、スイッチング電源１００は、様々な分野で利用され得る。例えば、スイッチング電源１００は、車載セカンダリ電源として好適に用いられる。
　本図に即して述べると、スイッチング電源１００は、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、基準電圧生成回路１３０と、エラーアンプ１４０と、ランプ信号生成回路１５０と、オシレータ１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、下側電流検出部２１０と、情報合成部２２０と、情報保持部２３０とを備える。
　上記の構成要素は、スイッチング出力回路１１０に含まれる一部の構成要素（本図ではインダクタ１１３とキャパシタ１１４）を除き、スイッチング電源１００の制御主体となる半導体集積回路装置２００（＝電源制御装置に相当）に集積化するとよい。なお、半導体集積回路装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。
　スイッチング出力回路１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることにより、インダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成する降圧型のスイッチング出力段である。
　本図に即して述べると、スイッチング出力回路１１０は、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、キャパシタ１１４と、を含む。
　出力トランジスタ１１１は、ハーフブリッジの上側スイッチとして機能するＰＭＯＳＦＥＴ［P-channel　type　metal　oxide　semiconductor　field　effect　transistor］である。出力トランジスタ１１１のソースは、入力電圧ＰＶＤＤの印加端に接続されている。出力トランジスタ１１１のドレインは、スイッチ電圧ＳＷの印加端に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフ状態となり、上側ゲート信号Ｇ１がローレベルであるときにオン状態となる。
　同期整流トランジスタ１１２は、ハーフブリッジの下側スイッチとして機能するＮＭＯＳＦＥＴ［N-channel　type　MOSFET］である。同期整流トランジスタ１１２のソースは、接地電圧ＰＶＳＳの印加端（＝接地端）に接続されている。同期整流トランジスタ１１２のドレインは、スイッチ電圧ＳＷの印加端に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオン状態となり、下側ゲート信号Ｇ２がローレベルであるときにオフ状態となる。
　インダクタ１１３とキャパシタ１１４は、半導体集積回路装置２００に外付けされるディスクリート部品であり、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＶＯＵＴを生成するＬＣフィルタを形成する。インダクタ１１３の第１端は、スイッチ電圧ＳＷの印加端に接続されている。インダクタ１１３の第２端とキャパシタ１１４の第１端は、出力電圧ＶＯＵＴの印加端と帰還電圧生成回路１２０に接続されている。キャパシタ１１４の第２端は、接地端に接続されている。なお、インダクタ１１３及びキャパシタ１１４には、それぞれ、抵抗成分ＤＣＲ及びＥＳＲが付随する。
　出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＰＶＤＤと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
　なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、及び、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式を採用してもよい。
　また、出力トランジスタ１１１をＮＭＯＳＦＥＴに置換することもできる。ただし、その場合には、上側ゲート信号Ｇ１のハイレベルを入力電圧ＰＶＤＤよりも高い電圧値まで引き上げるために、ブートストラップ回路又はチャージポンプ回路が必要となる。
　また、出力トランジスタ１１１及び同期整流トランジスタ１１２は、半導体集積回路装置２００に外付けされてもよい。
　特に、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１及び同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated　gate　bipolar　transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子が用いられるとよい。また、出力トランジスタ１１１及び同期整流トランジスタ１１２として、それぞれ、ＧａＮデバイスが用いられてもよい。
　帰還電圧生成回路１２０は、出力電圧ＶＯＵＴの印加端と接地端との間に直列接続された抵抗１２１及び１２２を含む。帰還電圧生成回路１２０は、抵抗１２１及び１２２の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）を出力する。
　なお、出力電圧ＶＯＵＴがエラーアンプ１４０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧ＶＯＵＴをエラーアンプ１４０に直接入力しても構わない。
　また、抵抗１２１及び１２２は、半導体集積回路装置２００に外付けされてもよい。
　基準電圧生成回路１３０は、所定の基準電圧ＲＥＦ（＝出力電圧ＶＯＵＴの目標設定値に相当）を生成する。なお、基準電圧生成回路１３０としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog　converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＶＯＵＴを調整したりすることが可能となる。
　エラーアンプ１４０は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じて、電圧帰還情報Ｖｉｎｆｏを含む誤差信号ＥＲＲ（＝ＥＲＲＰ－ＥＲＲＮ）を生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。
　なお、本図では、エラーアンプ１４０として、差動電流信号ＩＰ及びＩＮを出力する電流出力型アンプが用いられている。差動電流信号ＩＰ及びＩＮは、互いに逆向きに流れる電流であり、帰還電圧ＦＢと基準電圧ＲＥＦとの差分に応じて増減する。
　より具体的に述べると、差動電流信号ＩＰは、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど正方向（＝エラーアンプ１４０から流れ出る方向）に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど負方向（＝エラーアンプ１４０に流れ込む方向）に大きくなる。
　これに対して、差動電流信号ＩＮは、差動電流信号ＩＰとは逆に、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど負方向に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど正方向に大きくなる。
　下側電流検出部２１０は、同期整流トランジスタ１１２のオン期間に流れるインダクタ電流ＩＬ（以下では下側インダクタ電流ＩＬＬと呼ぶ）を検出して電流帰還情報Ｉｉｎｆｏを取得する。
　例えば、同期整流トランジスタ１１２のオン期間には、上記の電流帰還情報Ｉｉｎｆｏとして、下側インダクタ電流ＩＬＬに応じた下側センス信号ＳＮＳＬ（＝ＳＷ－ＰＶＳＳ＝－ＩＬＬ×ＲｏｎＬ、ただしＲｏｎＬは同期整流トランジスタ１１２のオン抵抗）が情報合成部２２０に伝達される。一方、同期整流トランジスタ１１２のオフ期間には、下側センス信号ＳＮＳＬがゼロ値に固定される。従って、スイッチ電圧ＳＷのハイレベル（≒ＰＶＤＤ）が情報合成部２２０に伝達されることはない。
　なお、下側インダクタ電流ＩＬＬの検出手法については、同期整流トランジスタ１１２のドレイン・ソース間電圧を検出する手法のほかにも、任意の手法を採用することが可能である。例えば、同期整流トランジスタ１１２に直列接続されたセンス抵抗の両端間電圧を検出してもよいし、或いは、同期整流トランジスタ１１２に並列接続された電流検出用トランジスタのドレイン・ソース間電圧を検出してもよい。
　情報合成部２２０は、情報合成部２２０は、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏと、下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏを合成して合成帰還情報ＶＩｉｎｆｏを生成する。本図に即して述べると、情報合成部２２０は、抵抗２２１及び２２２（いずれも抵抗値Ｒ）を含む。
　抵抗２２１の第１端は、エラーアンプ１４０の第１出力端（＝差動電流信号ＩＰの出力端）に接続されている。抵抗２２１の第２端は、下側電流検出部２１０の第１出力端（＝下側センス信号ＳＮＳＬの出力端）に接続されている。
　抵抗２２２の第１端は、エラーアンプ１４０の第２出力端（＝差動電流信号ＩＮの出力端）に接続されている。抵抗２２２の第２端は、下側電流検出部２１０の第２出力端（＝接地電圧ＰＶＳＳの印加端）に接続されている。
　なお、抵抗２２１の第１端から出力される正側の差動誤差信号（電圧信号）は、ＥＲＲＰ＝ＩＰ×Ｒ＋ＳＷと表すことができる。また、抵抗２２２の第１端から出力される負側の差動誤差信号（電圧信号）は、ＥＲＲＮ＝ＩＮ×Ｒ＋ＰＶＳＳ（ただしＩＮ＝－ＩＰ）と表すことができる。
　従って、差動誤差信号ＥＲＲＰ及びＥＲＲＮの差分信号は、ＥＲＲＰ－ＥＲＲＮ＝２ＩＰ×Ｒ－ＩＬＬ×ＲｏｎＬと表される。ここで、右辺第１項（２ＩＰ×Ｒ）は、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏとして理解することができる。また、右辺第２項（－ＩＬＬ×ＲｏｎＬ）は、下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏとして理解することができる。従って、上記の差分信号（ＥＲＲＰ－ＥＲＲＮ）は、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成した合成帰還情報ＶＩｉｎｆｏとして理解することができる。
　情報保持部２３０は、同期整流トランジスタ１１２のオン期間に合成帰還情報ＶＩｉｎｆｏをサンプリングし、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰ及びＨＬＤＮとしてホールド出力する。なお、合成帰還情報ＶＩｉｎｆｏには、電流帰還情報Ｉｉｎｆｏ（例えばインダクタ電流ＩＬの下側ピーク値に関する情報）が含まれる。
　本図に即して述べると、情報保持部２３０は、同期整流トランジスタ１１２のオン期間に差動誤差信号ＥＲＲＰ及びＥＲＲＮをそれぞれサンプリングする一方、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰ及びＨＬＤＮをそれぞれホールド出力する。
　ランプ信号生成回路１５０は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、又は、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。
　オシレータ１６０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。
　ＰＷＭコンパレータ１７０は、出力トランジスタ１１１のオン期間において、反転入力端（－）に入力されるランプ信号ＲＡＭＰ（より正確には、ランプ信号ＲＡＭＰが足し合わされた差動保持信号ＨＬＤＮ）と、非反転入力端（＋）に入力される差動保持信号ＨＬＤＰとを比較してオフ信号ＯＦＦを生成する。このような比較処理により、出力トランジスタ１１１のオフタイミングが決定される。
　上記のオフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲ（＝ＥＲＲＰ－ＥＲＲＮ）よりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。
　制御回路１８０は、オン信号ＯＮとオフ信号ＯＦＦに応じて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２を生成する。具体的に述べると、制御回路１８０は、オン信号ＯＮにパルスが生成されたときに、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をいずれもローレベル（＝スイッチ電圧ＳＷをハイレベルとするときの論理レベル）に立ち下げる。一方、制御回路１８０は、オフ信号ＯＦＦにパルスが生成されたときに、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をいずれもハイレベル（＝スイッチ電圧ＳＷをローレベルとするときの論理レベル）に立ち上げる。
　従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、逆に、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなる。すなわち、出力トランジスタ１１１のオンデューティＤ（＝Ｔｏｎ／Ｔｓｗ）は、誤差信号ＥＲＲ（＝ＥＲＲＰ－ＥＲＲＮ）が高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。
　本実施形態のスイッチング電源１００であれば、電流モード制御方式の出力帰還制御を実現することができる。従って、電圧モード制御方式の出力帰還制御と比べて、出力電圧ＶＯＵＴの応答特性を高めることが可能となる。
　特に、本比較例のスイッチング電源１００では、出力トランジスタ１１１に流れるインダクタ電流ＩＬ（以下では上側インダクタ電流ＩＬＨと呼ぶ）ではなく、同期整流トランジスタ１１２に流れる下側インダクタ電流ＩＬＬを検出する構成が採用されている。本構成によれば、出力トランジスタ１１１のオン期間が短くなる場合（例えば高電圧入力時又は低電圧出力時）であっても、電流モード制御方式の出力帰還制御を支障なく実施することが可能となる。
　なお、下側インダクタ電流ＩＬＬに応じた電流帰還情報Ｉｉｎｆｏを用いて電流モード制御方式の出力帰還制御を行うためには、同期整流トランジスタ１１２のオン期間（＝出力トランジスタ１１１のオフ期間）に取得された電流帰還情報Ｉｉｎｆｏを保持しておくための情報保持部２３０が必須となる。
　ここで、情報保持部２３０は、情報合成部２２０とＰＷＭコンパレータ１７０との間に設けられており、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成して得られた合成帰還情報ＶＩｉｎｆｏを保持する。
　このような構成であれば、情報保持部２３０のホールド出力期間において、情報保持部２３０の前段にノイズが重畳しても、ＰＷＭコンパレータ１７０での信号比較処理には、何ら影響が及ばない。従って、安定したデューティ制御を実現することが可能となる。
　また、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏを加算後にサンプル／ホールドすることにより、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏとの間の時間的な齟齬を防止し、スイッチング電源１００の性能を向上することが可能となる。
　ただし、本比較例のスイッチング電源１００では、電流帰還制御ループだけでなく電圧帰還制御ループにもサンプル／ホールド処理に伴う応答遅延が生じてしまう。そのため、応答特性の向上については、さらなる改善の余地があり得る。
　上記の考察に鑑み、以下では、応答特性の限界を追求することのできる新規な実施形態を提案する。
＜第１実施形態＞
　図２は、スイッチング電源の第１実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の比較例（図１）を基本としつつ、加算部２５０をさらに備え、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏの合成経路が変更されている。以下では、変更点を中心に説明する。
　電流帰還情報Ｉｉｎｆｏを含む下側センス信号ＳＮＳＬは、情報合成部２２０（＝抵抗２２１及び２２２それぞれの第２端）に入力されるのではなく、情報保持部２３０に直接入力されている。抵抗２２１及び２２２それぞれの第２端は、いずれも接地端に接続されている。このように、情報合成部２２０は、もはや電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏを合成する機能部ではなく、単に差動電流信号ＩＰ及びＩＮに応じて差動誤差信号ＥＲＲＰ及びＥＲＲＮを生成する機能部（位相補償抵抗部）として理解され得る。
　情報保持部２３０は、同期整流トランジスタ１１２のオン期間に電流帰還情報Ｉｉｎｆｏ（例えばインダクタ電流ＩＬの下側ピーク値に関する情報）をサンプリングし、出力トランジスタ１１１のオン期間に電流帰還情報Ｉｉｎｆｏを含む差動保持信号ＨＬＤＰ及びＨＬＤＮとしてホールド出力する。
　加算部２５０は、差動誤差信号ＥＲＲＰ及びＥＲＲＮと差動保持信号ＨＬＤＰ及びＨＬＤＮとを足し合わせて合成帰還情報ＶＩｉｎｆｏを含む差動加算信号ＡＰ及びＡＮを出力する。本図に即して述べると、加算部２５０は、加算器２５１及び２５２を含む。
　加算器２５１は、差動誤差信号ＥＲＲＰと差動保持信号ＨＬＤＰとを足し合わせて差動加算信号ＡＰを出力する。加算器２５２は、差動誤差信号ＥＲＲＮとランプ信号ＲＡＭＰが重畳される差動保持信号ＨＬＤＮとを足し合わせて差動加算信号ＡＮを出力する。
　ＰＷＭコンパレータ１７０は、出力トランジスタ１１１のオン期間において、反転入力端（－）に入力される差動加算信号ＡＮと、非反転入力端（＋）に入力される差動加算信号ＡＰとを比較してオフ信号ＯＦＦを生成する。すなわち、ＰＷＭコンパレータ１７０では、ランプ信号ＲＡＭＰと加算信号ＡＤＤ（＝ＡＰ－ＡＮ）とが比較されることにより、出力トランジスタ１１１のオフタイミングが決定される。
　なお、上記構成要素のうち、ランプ信号生成回路１５０、ＰＷＭコンパレータ１７０、及び、加算部２５０は、差動誤差信号ＥＲＲＰ及びＥＲＲＮ、並びに、差動保持信号ＨＬＤＰ及びＨＬＤＮそれぞれの入力を個別に受けて、出力トランジスタ１１１のオフタイミングを決定するオフタイミング制御部１９０として理解することができる。
　本実施形態のスイッチング電源１００であれば、電圧帰還情報Ｖｉｎｆｏが情報保持部２３０を介することなくＰＷＭコンパレータ１７０に直接入力される。従って、エラーアンプ１４０のゲイン調整により電圧帰還制御ループが自在に調整可能となる。その結果、情報保持部２３０でのサンプル／ホールド処理に伴う応答遅延が解消され得る。
　図３は、第１実施形態における応答特性（本図では負荷応答特性）の改善効果を示す図である。本図では、上から順に、負荷Ｚに供給される出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴが描写されている。また、出力電圧ＶＯＵＴについて、実線は第１実施形態（図２）の挙動を示しており、破線は比較例（図１）の挙動を示している。
　本図で示したように、本実施形態のスイッチング電源１００であれば、比較例（図１）と比べて応答特性を大幅に向上することが可能となる。なお、安定性は多少犠牲になるものの、発振マージンは問題のないレベルに調整され得る。
＜第２実施形態＞
　図４は、スイッチング電源１００の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第１実施形態（図２）を基本としつつ、積分要素を持たないエラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出してエラーアンプ１４０の入力信号（＝帰還電圧ＦＢと基準電圧ＲＥＦの少なくとも一方）を補正する誤差補正部２４０をさらに備える。なお、誤差補正部２４０は、コンパレータ２４１とデジタル較正部２４２を含む。
　コンパレータ２４１は、エラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出する手段であり、非反転入力端（＋）に入力される帰還電圧ＦＢと反転入力端（－）に入力される基準電圧ＲＥＦとを比較して入力誤差検出信号Ｓ１１を生成する。なお、入力誤差検出信号Ｓ１１は、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＞０）であるときにハイレベルとなり、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＜０）であるときにローレベルとなる。
　制御回路１８０は、入力誤差検出信号Ｓ１１に基づいて、入力誤差Ｖｏｆｓが小さくなるように、デジタル較正信号Ｓ１２を生成する。例えば、入力誤差検出信号Ｓ１１がハイレベルであるときには、帰還電圧ＦＢを引き下げるか、基準電圧ＲＥＦを引き上げるか、又は、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。逆に、入力誤差検出信号Ｓ１１がローレベルであるときには、帰還電圧ＦＢを引き上げるか、基準電圧ＲＥＦを引き下げるか、又は、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。
　デジタル較正部２４２は、デジタル較正信号Ｓ１２に応じて、帰還電圧ＦＢ及び基準電圧ＲＥＦの少なくとも一方を補正する。なお、デジタル較正部２４２としては、ＤＡＣなどが好適に用いられる。また、入力誤差検出信号Ｓ１１をデジタル較正部２４２に直接入力し、その内部でデジタル較正信号Ｓ１２を生成する構成としてもよい。その場合には、制御回路１８０を要することなく、誤差補正部２４０だけで入力誤差Ｖｏｆｓの補正処理を完結することができる。
　次に、誤差補正部２４０の導入意義について詳細に説明する。
　一般的なエラーアンプは、積分要素となる位相補償用のキャパシタ（例えば数十ｐＦ）を持ち、その充放電を行うことで誤差信号を生成する。そのため、発振を生じ難い反面、信号帯域に制限が掛かるので、電圧帰還制御ループの高速化には不向きである。一方、エラーアンプから積分要素を排除すると、電圧帰還制御ループの高速化を実現できるが、背反として、エラーアンプの入力誤差をキャンセルし難くなる。
　そこで、本実施形態のスイッチング電源１００では、積分要素を持たないエラーアンプ１４０を用いて電圧帰還制御ループの高速化（数十ｋＨｚ→数ＭＨｚ）を図る一方、エラーアンプ１４０とは別に、エラーアンプ１４０の入力誤差Ｖｏｆｓを補正するための誤差補正部２４０が導入されている。
　このように、高速電圧帰還と誤差補正を並列化することにより、それぞれの設計パラメータを分離することができるので、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。また、一般的なエラーアンプと異なり、位相補償用のキャパシタを必要としないので、チップ面積の縮小及びピン数の削減を図ることも可能となる。
＜第３実施形態＞
　図５は、スイッチング電源１００の第３実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第２実施形態（図４）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
　より具体的に述べると、本実施形態の誤差補正部２４０は、先出のコンパレータ２４１と共に、デジタル較正部２４６と誤差補正アンプ２４７を含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出してエラーアンプ１４０の出力信号（＝差動誤差信号ＥＲＲＰ及びＥＲＲＮ）を補正する。
　デジタル較正部２４６は、デジタル較正信号Ｓ１２に応じて、基準電圧ＲＥＦから誤差補正アンプ２４７への差動入力信号を生成する。
　誤差補正アンプ２４７は、デジタル較正部２４６からの差動入力信号に応じた補正電流ＩａｄｊＰ及びＩａｄｊＮを生成し、これをエラーアンプ１４０の差動電流信号ＩＰ及びＩＮに足し合わせる。
　このように、エラーアンプ１４０の入力信号を補正するのではなく、エラーアンプ１４０の出力信号を補正する構成であっても、電圧帰還制御ループの高速化と高精度化を両立することが可能である。
＜第４実施形態＞
　図６は、スイッチング電源１００の第４実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第２実施形態（図４）及び第３実施形態（図５）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
　より具体的に述べると、本実施形態の誤差補正部２４０は、誤差補正アンプ２４３と、キャパシタ２４４と、抵抗２４５とを含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出してエラーアンプ１４０の出力信号（＝誤差信号ＥＲＲ）を補正する。
　なお、本実施形態では、説明を簡単とするために、エラーアンプ１４０をシングル出力型としているが、先出の第１実施形態（図２）、第２実施形態（図４）及び第３実施形態（図５）に倣い、エラーアンプ１４０を差動出力型としても構わない。
　誤差補正アンプ２４３は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分（＝入力誤差Ｖｏｆｓ）に応じた補正電流Ｉａｄｊを生成する。なお、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＞０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが正方向（＝誤差補正アンプ２４３の出力端から抵抗２４５を介してエラーアンプ１４０の出力端に向かう方向）に大きくなる。一方、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＜０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが負方向（＝エラーアンプ１４０の出力端から抵抗２４５を介して誤差補正アンプ２４３の出力端に向かう方向）に大きくなる。
　ただし、誤差補正アンプ２４３は、あくまで、入力誤差Ｖｏｆｓの補正手段としてエラーアンプ１４０に並列接続されており、その電流能力は、エラーアンプ１４０の電流能力よりも十分に小さく抑えられている（例えば数μＡ）。また、誤差補正アンプ２４３の出力端には、小容量（例えば数ｐＦ）のキャパシタ２４４が接続されている。すなわち、誤差補正アンプ２４３は、積分要素を持ち、エラーアンプ１４０よりも低速な電流出力型アンプであると言える。
　抵抗２４５（抵抗値：Ｒａｄｊ）は、エラーアンプ１４０の出力端と誤差補正アンプ２４３の出力端との間に接続されており、その両端間電圧を補正電圧Ｖａｄｊ（＝Ｉａｄｊ×Ｒａｄｊ）として誤差信号ＥＲＲに足し合わせることにより、補正済みの誤差信号ＥＲＲ２（＝ＥＲＲ＋Ｖａｄｊ）を生成する。
　例えば、ＦＢ＜ＲＥＦであるときには、正方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲが補正電圧Ｖａｄｊだけ引き上げられる。その結果、補正済みの誤差信号ＥＲＲ２が上昇した分だけ、出力トランジスタ１１１のオフタイミングが遅れるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が上昇し、入力誤差Ｖｏｆｓが減少する。
　一方、ＦＢ＞ＲＥＦであるときには、負方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲが補正電圧Ｖａｄｊだけ引き下げられる。その結果、補正済みの誤差信号ＥＲＲ２が低下した分だけ、出力トランジスタ１１１のオフタイミングが早まるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が低下し、入力誤差Ｖｏｆｓが減少する。
　このように、エラーアンプ１４０に対して誤差補正アンプ２４３を並列に接続することにより、先の第２実施形態（図４）及び第３実施形態（図５）と同じく、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている電源制御装置は、スイッチング出力回路の上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成された制御回路と、前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧とを比較して電圧帰還情報を含む誤差信号を出力するように構成されたエラーアンプと、前記下側スイッチに流れる前記インダクタ電流に応じた電流帰還情報を前記下側スイッチのオン期間にサンプリングし、前記上側スイッチのオン期間に前記電流帰還情報を含む保持信号としてホールド出力するように構成された情報保持部と、前記誤差信号及び前記保持信号それぞれの入力を個別に受けて前記上側スイッチのオフタイミングを決定するように構成されたオフタイミング制御部とを備える構成（第１の構成）とされている。
　なお、上記第１の構成による電源制御装置において、前記オフタイミング制御部は、前記誤差信号と前記保持信号とを足し合わせて合成帰還情報を含む加算信号を出力するように構成された加算部と、ランプ信号を生成するように構成されたランプ信号生成回路と、前記上側スイッチのオン期間に前記ランプ信号と前記加算信号とを比較して前記上側スイッチのオフタイミングを決定するように構成されたＰＷＭコンパレータとを含む構成（第２の構成）としてもよい。
　また、上記第１又は第２の構成による電源制御装置は、積分要素を持たない前記エラーアンプの入力誤差を検出して前記エラーアンプの入力信号又は出力信号を補正するように構成された誤差補正部をさらに備える構成（第３の構成）としてもよい。
　また、上記第３の構成による電源制御装置において、前記誤差補正部は、前記エラーアンプの入力誤差を検出するコンパレータと、前記コンパレータの検出結果に応じて前記エラーアンプの入力信号又は出力信号を補正するように構成されたデジタル較正部と、を含む構成（第４の構成）としてもよい。
　また、上記第３の構成による電源制御装置において、前記誤差補正部は、前記エラーアンプに対して並列に前記エラーアンプよりも低速の誤差補正アンプを含む構成（第５の構成）としてもよい。
　また、上記第１～第５いずれかの構成による電源制御装置は、半導体集積回路装置に集積化されている構成（第６の構成）としてもよい。
　また、例えば、本明細書中に開示されているスイッチング電源は、前記スイッチング出力回路と、上記第１～第６いずれかの構成による電源制御装置と、を備える構成（第７の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１００　　スイッチング電源
　　　１１０　　スイッチング出力回路
　　　１１１　　出力トランジスタ（ＰＭＯＳＦＥＴ）
　　　１１２　　同期整流トランジスタ（ＮＭＯＳＦＥＴ）
　　　１１３　　インダクタ
　　　１１４　　キャパシタ
　　　１２０　　帰還電圧生成回路
　　　１２１、１２２　　抵抗
　　　１３０　　基準電圧生成回路
　　　１４０　　エラーアンプ
　　　１５０　　ランプ信号生成回路
　　　１６０　　オシレータ
　　　１７０　　ＰＷＭコンパレータ
　　　１８０　　制御回路
　　　１９０　　オフタイミング制御部
　　　２００　　半導体集積回路装置（電源制御装置）
　　　２１０　　下側電流検出部
　　　２２０　　情報合成部
　　　２２１、２２２　　抵抗
　　　２３０　　情報保持部
　　　２４０　　誤差補正部
　　　２４１　　コンパレータ
　　　２４２　　デジタル較正部
　　　２４３　　誤差補正アンプ
　　　２４４　　キャパシタ
　　　２４５　　抵抗
　　　２４６　　デジタル較正部
　　　２４７　　誤差補正アンプ
　　　２５０　　加算部
　　　２５１、２５２　　加算器
　　　ＤＣＲ　　抵抗成分
　　　ＥＳＲ　　抵抗成分
　　　Ｚ　　負荷

Claims (7)

  1. 　スイッチング出力回路の上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成された制御回路と、
    　前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧とを比較して電圧帰還情報を含む誤差信号を出力するように構成されたエラーアンプと、
    　前記下側スイッチに流れる前記インダクタ電流に応じた電流帰還情報を前記下側スイッチのオン期間にサンプリングし、前記上側スイッチのオン期間に前記電流帰還情報を含む保持信号としてホールド出力するように構成された情報保持部と、
    　前記誤差信号及び前記保持信号それぞれの入力を個別に受けて前記上側スイッチのオフタイミングを決定するように構成されたオフタイミング制御部と、
    　を備える、電源制御装置。
  2. 　前記オフタイミング制御部は、
    　前記誤差信号と前記保持信号とを足し合わせて合成帰還情報を含む加算信号を出力するように構成された加算部と、
    　ランプ信号を生成するように構成されたランプ信号生成回路と、
    　前記上側スイッチのオン期間に前記ランプ信号と前記加算信号とを比較して前記上側スイッチのオフタイミングを決定するように構成されたＰＷＭコンパレータと、
    　を含む、請求項１に記載の電源制御装置。
  3. 　積分要素を持たない前記エラーアンプの入力誤差を検出して前記エラーアンプの入力信号又は出力信号を補正するように構成された誤差補正部をさらに備える、請求項１又は２に記載の電源制御装置。
  4. 　前記誤差補正部は、
    　前記エラーアンプの入力誤差を検出するコンパレータと、
    　前記コンパレータの検出結果に応じて前記エラーアンプの入力信号又は出力信号を補正するように構成されたデジタル較正部と、
    　を含む、請求項３に記載の電源制御装置。
  5. 　前記誤差補正部は、前記エラーアンプに対して並列に前記エラーアンプよりも低速の誤差補正アンプを含む、請求項３に記載の電源制御装置。
  6. 　半導体集積回路装置に集積化されている、請求項１～５のいずれか一項に記載の電源制御装置。
  7. 　前記スイッチング出力回路と、
    　請求項１～６のいずれか一項に記載の電源制御装置と、
    　を備える、スイッチング電源。
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US20130293211A1 (en) * 2012-05-07 2013-11-07 Anpec Electronics Corporation Method and Apparatus for All Duty Current Sensing in Current Mode Converter
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