WO2024069918A1 - 半導体装置、及び、保護システム - Google Patents

半導体装置、及び、保護システム Download PDF

Info

Publication number
WO2024069918A1
WO2024069918A1 PCT/JP2022/036644 JP2022036644W WO2024069918A1 WO 2024069918 A1 WO2024069918 A1 WO 2024069918A1 JP 2022036644 W JP2022036644 W JP 2022036644W WO 2024069918 A1 WO2024069918 A1 WO 2024069918A1
Authority
WO
WIPO (PCT)
Prior art keywords
switching element
semiconductor switching
voltage
terminal
semiconductor device
Prior art date
Application number
PCT/JP2022/036644
Other languages
English (en)
French (fr)
Inventor
武志 王丸
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2022/036644 priority Critical patent/WO2024069918A1/ja
Publication of WO2024069918A1 publication Critical patent/WO2024069918A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Definitions

  • This disclosure relates to a semiconductor device and a protection system.
  • Patent Documents 1 and 2 propose a technology that suppresses the short-circuit current and surge voltage of a power semiconductor switching element by reducing the gate voltage of the power semiconductor switching element when a short circuit of the power semiconductor switching element is detected.
  • a filter circuit is provided in the circuit that detects short circuits to suppress false detection of short circuits, and a blanking function is provided in the circuit that reduces the gate voltage of the power semiconductor switching element.
  • the present disclosure has been made in consideration of the above problems, and aims to provide technology that can suppress abnormalities caused by short-circuit currents and surge voltages in power semiconductor switching elements.
  • the semiconductor device includes a power semiconductor switching element having a control terminal and a first terminal and a second terminal controlled by a control voltage applied to the control terminal, a protection circuit that reduces the control voltage of the power semiconductor switching element based on the voltage of the first terminal of the power semiconductor switching element, an internal inductance connected to the second terminal of the power semiconductor switching element, a voltage dividing resistor that generates a divided voltage based on a back electromotive force generated in the internal inductance, and a first semiconductor switching element that reduces the control voltage of the power semiconductor switching element based on the divided voltage at an earlier timing than the protection circuit and more steeply than the protection circuit.
  • the first semiconductor switching element reduces the control voltage of the power semiconductor switching element based on the voltage division at an earlier timing than the protection circuit and more steeply than the protection circuit. With this configuration, it is possible to suppress abnormalities due to short circuit current and surge voltage of the power semiconductor switching element.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment
  • 1A and 1B are diagrams for explaining problems with a drive protection IC
  • 4 is a diagram for explaining the operation of the semiconductor device according to the first embodiment
  • 4 is a diagram for explaining the operation of the semiconductor device according to the first embodiment
  • FIG. 11 is a circuit diagram showing a configuration of a semiconductor device according to a second embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a semiconductor device according to a third embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a semiconductor device according to a sixth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a semiconductor device according to a seventh embodiment.
  • FIG. 23 is a circuit diagram showing a configuration of a semiconductor device according to an eighth embodiment.
  • ⁇ First embodiment> 1 is a circuit diagram showing a configuration of a semiconductor device according to the present embodiment 1.
  • the semiconductor device according to the present embodiment 1 includes drive protection ICs (Integrated Circuits) 1 and 2 which are protection circuits, an RSP (Real Time Synchronous Protection) circuit 3, power elements M1 and M2 which are power semiconductor switching elements, internal inductances L1 and L2, and a power supply V1.
  • drive protection ICs Integrated Circuits
  • RSP Real Time Synchronous Protection
  • Power element M1 which is the upper arm, and power element M2, which is the lower arm, are connected in series between both ends of power source V1.
  • Power element M1 is the same as power element M2, and internal inductance L1 and drive protection IC1 connected to power element M1 are the same as internal inductance L2 and drive protection IC2 connected to power element M2. For this reason, the following will mainly explain power element M2, internal inductance L2, and drive protection IC2.
  • the power element M2 has a control terminal, and a first terminal and a second terminal controlled by a control voltage applied to the control terminal.
  • the power element M2 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the control terminal, the control voltage, the first terminal, and the second terminal are a gate terminal, a gate voltage, a drain terminal, and a source terminal, respectively.
  • the power element M2 is not limited to a MOSFET, and may be an IGBT (Insulated Gate Bipolar Transistor) or an RC-IGBT (Reverse Conducting-IGBT), etc.
  • the control terminal, the first terminal, and the second terminal may be a base terminal, a collector terminal, and a emitter terminal, respectively.
  • the material of the power element M2 may be silicon (Si) or a wide bandgap semiconductor such as silicon carbide (SiC), gallium nitride (GaN), or diamond.
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • diamond diamond
  • the internal inductance L2 is connected to the source terminal of the power element M2.
  • the internal inductance L2 is, for example, the parasitic inductance of a bus bar of a device package (not shown) that contains the power element M2.
  • the drive protection IC2 is connected to the drain terminal of the power element M2 via a high-voltage diode D1 and a CR filter circuit.
  • the CR filter circuit includes a resistor R1 and a capacitor C1 connected in parallel with each other, and a resistor R2 connected in series with these.
  • the current source V2 is connected to the connection point between the resistor R2 and the high-voltage diode D1 via a resistor R3.
  • the drive protection IC2 is capable of detecting a short circuit (hereinafter sometimes referred to as a short circuit current) in the power element M2 based on the voltage at the drain terminal of the power element M2, which is connected via a high-voltage diode D1 and a CR filter circuit.
  • a short circuit current hereinafter sometimes referred to as a short circuit current
  • the drive protection IC2 determines that a short circuit (corresponding to the short circuit current I in FIG. 1) has occurred in the power element M2.
  • This method of detecting a short circuit in the power element M2 is generally called a DESAT detection method.
  • the method for detecting a short circuit in the power element M2 is not limited to DESAT detection.
  • the drive protection IC2 may use a current sensor method to detect a short circuit in the power element M2 based on the current in the sense terminal.
  • the drive protection IC2 may use a method to detect a short circuit in the power element M2 based on the voltage of a shunt resistor connected in series to the source terminal of the power element M2.
  • the drive protection IC2 selects one of the gate resistors R4, R5, R6, or a combination of them based on whether or not a short circuit has occurred in the power element M2, and connects to the gate terminal of the power element M2 via the selected gate resistor. For example, when the drive protection IC2 determines that a short circuit has occurred in the power element M2, it lowers the gate voltage of the power element M2 so that the power element M2 is turned off. From the viewpoint of suppressing the short circuit current, it is preferable to lower the gate voltage of the power element M2 as quickly as possible, but in that case, an excessive surge voltage exceeding the withstand voltage of the power element M2 is generated in the power element M2.
  • the drive protection IC2 determines that a short circuit has occurred in the power element M2, it connects to the gate terminal of the power element M2 not through the gate resistors R4 and R5 used during normal operation when no short circuit has occurred, but through the gate resistor R6, which has a resistance value greater than those of the gate resistors R4 and R5. This allows the gate voltage of the power element M2 to drop gradually.
  • the drive protection IC2 which has a soft cut-off mechanism that gradually drops the gate voltage of the power element M2 in this way, can suppress the generation of a surge voltage in the power element M2 when the short circuit current is cut off.
  • short circuit protection using only the drive protection IC2 there is a possibility that the short circuit current will become excessive due to a protection delay. In such a case, even if the soft cut-off mechanism works, the current to be cut off will be excessive, making it difficult to suppress the surge voltage.
  • short circuit current suppression and surge voltage suppression have mutually contradictory characteristics.
  • FIG. 2 is a diagram for explaining the problems with the drive protection IC2, specifically, a diagram for explaining the operation when a short circuit occurs in the drive protection IC2 alone without the RSP circuit 3 described later.
  • FIG. 2 shows the waveforms of the drain voltage (DRAIN), drain current (ID), source voltage (SOURCE), and gate voltage (GATE).
  • the drive protection IC2 is provided with a CR filter circuit (here, a circuit of resistors R1, R2 and capacitor C1) as described above in order to prevent the normal switching operation of the power element M2 from being erroneously detected as a short circuit.
  • the drive protection IC2 may also have a blanking function for suppressing erroneous detection.
  • the semiconductor device includes an RSP circuit 3 (circuit within the dashed line in FIG. 1) that operates cooperatively and complementarily with the drive protection IC 2 as a circuit for solving such problems.
  • the RSP circuit 3 will be described below.
  • the RSP circuit 3 includes voltage dividing resistors R7 and R8, a resistor R9 which is a first resistor, a resistor R10 which is a second resistor, a resistor R11 which is a third resistor, and a first semiconductor switching element Q1.
  • the first semiconductor switching element Q1 is an NPN bipolar transistor, but as will be described in other embodiments, it is not limited to this.
  • the voltage dividing resistors R7 and R8 are connected in parallel to the internal inductance L2 via the wires W1, W2, and W3 in FIG. 1 and the terminal LE.
  • the resistor R9 is connected in parallel to the internal inductance L2, just like the voltage dividing resistors R7 and R8.
  • the resistor R10 is connected between the voltage dividing resistors R7 and R8 and the base terminal of the first semiconductor switching element Q1.
  • the resistor R11 is connected between the gate terminal of the power element M2 and the collector terminal of the first semiconductor switching element Q1.
  • the emitter terminal of the first semiconductor switching element Q1 is connected to the second end of the internal inductance L2, which is the end opposite the power element M2, via the terminal LE.
  • the first semiconductor switching element Q1 lowers the gate voltage of the power element M2 based on the voltage division generated by the voltage division resistors R7 and R8. For example, when the voltage division generated by the voltage division resistors R7 and R8 exceeds the threshold voltage of the first semiconductor switching element Q1, the first semiconductor switching element Q1 turns on and lowers the gate voltage of the power element M2.
  • the first semiconductor switching element Q1 is able to lower the gate voltage of the power element M2 at an earlier timing than the drive protection IC2. Also, by adjusting the resistance value of resistor R11 and the resistance values of gate resistors R4 to R6, the first semiconductor switching element Q1 is able to lower the gate voltage of the power element M2 more steeply than the drive protection IC2.
  • the RSP circuit 3 is configured so that the divided voltage generated by the voltage dividing resistors R7 and R8 based on the back electromotive force VL1 exceeds the threshold voltage of the first semiconductor switching element Q1.
  • the RSP circuit 3 is configured to be able to distinguish between normal operation including the rated current and the occurrence of a short circuit depending on whether or not this large back electromotive force VL1 exceeds the threshold, and only when a short circuit occurs, it lowers the gate voltage of the power element M2 at an earlier timing than the drive protection IC2 and more steeply than the drive protection IC2.
  • FIG. 3 is a diagram for explaining the operation of the semiconductor device according to the first embodiment when a short circuit occurs.
  • FIG. 3 shows the waveforms of the voltage (LE) at the terminal LE and the on/off (Q1) of the first semiconductor switching element Q1.
  • the RSP circuit 3 lowers the gate voltage of the power element M2 at an earlier timing than the drive protection IC 2, so that the short circuit current (see ID in FIG. 3) can be suppressed earlier than a configuration in which the RSP circuit 3 is not provided.
  • the drive protection IC 2 lowers the gate voltage of the power element M2 more slowly than the RSP circuit 3 by its own soft cutoff mechanism, so that the generation of a surge voltage (see DRAIN in FIG. 3) in the power element M2 can be suppressed.
  • the gate voltage control described above makes it possible to suppress both the short circuit current and the surge voltage (see GATE in FIG. 3).
  • FIG. 4 shows the operation during normal operation of the semiconductor device according to the first embodiment when the resistance values of the voltage-dividing resistors R7, R8 and resistor R10 are appropriately set.
  • the first semiconductor switching element Q1 of the RSP circuit 3 distinguishes between normal operation and the occurrence of a short circuit by the value of the back electromotive force VL1 generated at the time of a short circuit based on the voltage division of the voltage dividing resistors R7 and R8, and when a short circuit occurs, the first semiconductor switching element Q1 lowers the gate voltage of the power element M2 at an earlier timing and more steeply than the drive protection IC 2. Moreover, it is possible to achieve such an effect while suppressing the influence on normal operation. According to such a configuration, it is possible to suppress an abnormality due to the short circuit current and surge voltage of the power element M2 when a short circuit occurs.
  • the RSP circuit 3 has a negative feedback characteristic in which the larger the short-circuit current, the larger the back electromotive force VL1 becomes, strengthening the suppression of the short-circuit current. Since the resistor R9 is connected in parallel with the internal inductance L2, it is possible to stabilize the negative feedback characteristic of the closed loop including the first end, which is one end of the internal inductance L2 on the power element M2 side, the voltage dividing resistors R7 and R8, the first semiconductor switching element Q1, the terminal LE, and the second end, which is one end of the internal inductance L2 on the opposite side to the power element M2.
  • the material of the power element M2 is a wide band gap semiconductor, it is often configured with a unipolar element such as a MOSFET, and its operating characteristics allow for high-speed switching operations. However, when the switching operation is fast, the efficiency of power conversion increases due to reduced switching losses, but the short-circuit current generated during a short circuit increases.
  • the material of the power element M2 is a wide band gap semiconductor, stable operation is possible under high voltages, but the efficiency of power conversion increases by reducing the amount of current associated with the use of high voltages, but the short-circuit current generated during a short circuit increases due to the high voltage, which is contrary to this.
  • the RSP circuit 3 utilizes the back electromotive force VL1 proportional to the value of the short-circuit current. Therefore, the larger the short-circuit current, the larger the back electromotive force VL1 becomes, and the first semiconductor switching element Q1 is deeply biased, allowing the gate voltage to be sharply reduced, so that the short-circuit current can be suppressed in a negative feedback manner. For this reason, the semiconductor device according to the first embodiment is particularly effective when the material of the power element M2 is a wide band gap semiconductor.
  • the RSP circuit 3 is provided in the drive protection IC 2, but this is not limiting.
  • the RSP circuit 3 may be provided in the drive protection IC 1, or may be provided in both the drive protection IC 1 and the drive protection IC 2.
  • the RSP circuit 3 when a short circuit current occurs, the RSP circuit 3 reduces the gate voltage of the power element M2, so that the short circuit current can be suppressed.
  • the short circuit current is large and the base current or base voltage of the first semiconductor switching element Q1 is large, the time during which the first semiconductor switching element Q1 remains on, that is, the time during which the RSP circuit 3 continues to operate, may become longer than expected.
  • the drive protection IC 2 may not be able to gradually reduce the gate voltage of the power element M2. In this case, there is a risk of an excessive surge voltage being generated.
  • the semiconductor device according to the second embodiment is capable of solving such a problem, as will be described below.
  • FIG. 5 is a circuit diagram showing the configuration of a semiconductor device according to the second embodiment.
  • the configuration of FIG. 5 is the same as that of FIG. 1, except that resistors R10 and R11 are deleted and a fourth resistor R16 is added.
  • Resistor R16 is connected between the first semiconductor switching element Q1 and a second end of internal inductance L2, which is an end opposite to power element M2.
  • an emitter follower circuit including the first semiconductor switching element Q1 is formed.
  • resistor R16 which is the ground resistor of the emitter follower, has negative feedback characteristics
  • the first semiconductor switching element Q1 can be quickly turned off and the operation of the RSP circuit 3 can be quickly stopped after the short circuit current is suppressed.
  • the RSP circuit 3 quickly stops the operation of lowering the gate voltage, enabling the soft cut-off function of the gate voltage of the drive protection IC 2 and suppressing the surge voltage. Therefore, the RSP circuit 3 is prevented from continuing to operate, so that the short circuit current and surge voltage of the power element M2 can be more reliably suppressed.
  • Fig. 6 is a circuit diagram showing the configuration of a semiconductor device according to the third embodiment.
  • the configuration of Fig. 6 is similar to the configuration of Fig. 5, except that a diode D2 which is the first diode, the resistor R11 of Fig. 1, and a capacitor C2 which is the first capacitor are added.
  • the diode D2 is connected between the base terminal and the collector terminal of the first semiconductor switching element Q1, which is a bipolar transistor.
  • the anode of the diode D2 is connected to the base terminal of the first semiconductor switching element Q1
  • the cathode of the diode D2 is connected to the collector terminal of the first semiconductor switching element Q1.
  • the RSP circuit 3 is prevented from continuing to operate after the drive protection IC 2 starts its protection operation, so that the soft cutoff function of the gate voltage of the drive protection IC 2 is enabled, thereby suppressing the surge voltage. Therefore, the short circuit current and surge voltage of the power element M2 can be suppressed more reliably than in the second embodiment.
  • resistor R11 is connected between the gate terminal of power element M2 and the collector terminal of first semiconductor switching element Q1. With this configuration, it is possible to achieve both the amount of gate voltage suppression of power element M2 by resistor R11 and the amount of base bias negative feedback by resistor R16. This makes it possible to achieve both control of the on-time of first semiconductor switching element Q1 and control of the gate voltage (i.e., the amount of collector current) of power element M2.
  • the capacitor C2 is connected in parallel with the internal inductance L2, similar to the resistor R9.
  • the impedance of the RSP circuit 3 can be reduced, and a divided voltage based on the back electromotive force VL1 generated during a short circuit can be efficiently applied to the base terminal of the first semiconductor switching element Q1.
  • the back electromotive force VL1 can be prevented from becoming excessive, and the GND potential (reference potential) of the drive protection IC2 can be stabilized, thereby preventing malfunctions of the entire circuit including the semiconductor device.
  • ⁇ Fourth embodiment> In the semiconductor device described above, when the power element M2 turns off the short-circuit current, at that timing, a voltage VL2 in a direction opposite to that when the short-circuit current occurs (i.e., when the current increases) is generated in the internal inductance L2. Since this voltage VL2 is applied in the reverse direction to the base terminal of the first semiconductor switching element Q1, if the voltage VL2 exceeds the base withstand voltage of the first semiconductor switching element Q1, a malfunction may occur in the first semiconductor switching element Q1. Furthermore, a malfunction may occur not only in the first semiconductor switching element Q1 but also in the drive protection IC 2. In contrast, the semiconductor device according to the fourth embodiment is capable of solving such problems, as will be described below.
  • FIG. 7 is a circuit diagram showing the configuration of a semiconductor device according to the fourth embodiment.
  • the configuration in FIG. 7 is the same as the configuration in FIG. 6, except that a second diode D3 is added.
  • Diode D3 like resistor R9, is connected in parallel with internal inductance L2.
  • the anode of diode D3 is electrically connected to the second end of internal inductance L2, and the cathode of diode D3 is electrically connected to the first end of internal inductance L2.
  • the diode D3 may be a Zener diode.
  • the voltage applied to the voltage dividing resistors R7 and R8 is clipped to the Zener voltage, so that malfunctions of the first semiconductor switching element Q1 and the drive protection IC2 caused by the back electromotive force VL1 can be suppressed.
  • Fig. 8 is a circuit diagram showing the configuration of a semiconductor device according to the fifth embodiment.
  • the configuration in Fig. 8 is similar to the configuration in Fig. 7 except that a power supply V3 is connected to the drive protection IC2, the drive protection IC2 can operate with both a positive power supply and a negative power supply, and a third diode D4 is added.
  • the semiconductor device according to the fifth embodiment is capable of solving such problems, as will be described below.
  • Diode D4 is connected between the gate terminal of power element M2 and the first semiconductor switching element Q1.
  • the anode of diode D4 is connected to the gate terminal of power element M2, and the cathode of diode D4 is connected to the collector terminal of the first semiconductor switching element Q1 via resistor R11.
  • diode D4 can prevent current from flowing from the base terminal to the collector terminal of the first semiconductor switching element Q1, thereby preventing malfunction of the first semiconductor switching element Q1.
  • FIG. 9 is a circuit diagram showing the configuration of a semiconductor device according to the sixth embodiment.
  • the configuration of FIG. 9 is the same as that of FIG. 8, except that diode D2, capacitor C2, and resistor R16 are deleted and a second capacitor, capacitor C3, and a fourth diode, diode D5, are added.
  • Capacitor C3 is connected in parallel with voltage-dividing resistors R7 and R8. With this configuration, capacitor C3 is charged by the back electromotive force VL1 generated during a short circuit, so that the divided voltage of voltage-dividing resistors R7 and R8, i.e., the gate voltage of the first semiconductor switching element Q1, can be maintained for a certain period of time.
  • the soft cutoff function of the gate voltage of drive protection IC2 becomes effective, suppressing the surge voltage. This allows the short-circuit current and surge voltage of power element M2 to be appropriately suppressed.
  • Diode D5 is connected in series with a parallel section including voltage dividing resistors R7 and R8 and capacitor C3. With this configuration, when the back electromotive force VL1 is relatively large, it can be mitigated by dissipating the back electromotive force VL1 to charge capacitor C3 via diode D5, thereby protecting the semiconductor device.
  • FIG. 10 is a circuit diagram showing the configuration of a semiconductor device according to the seventh embodiment.
  • the configuration of FIG. 10 is the same as that of FIG. 9, except that the first semiconductor switching element Q1 is changed from a bipolar transistor to a MOSFET.
  • a MOSFET having a gate capacitance and being a voltage-driven type is more preferable than a bipolar transistor. Therefore, according to the configuration of the seventh embodiment in which the first semiconductor switching element Q1 is a MOSFET, it is possible to facilitate the cooperation between the RSP circuit 3 and the drive protection IC 2.
  • Fig. 11 is a circuit diagram showing the configuration of a semiconductor device according to the eighth embodiment.
  • the configuration of Fig. 11 is similar to the configuration of Fig. 9, except that a semiconductor switch unit is added.
  • the semiconductor switch unit includes a second semiconductor switching element Q2 and a third semiconductor switching element Q3 that are Darlington-connected, and resistors R21 and R22.
  • the collector terminal of the second semiconductor switching element Q2 is connected to the gate terminal of the power element M2 via resistor R11 and diode D4, and the emitter terminal of the second semiconductor switching element Q2 is connected to the collector terminal of the first semiconductor switching element Q1.
  • the collector terminal of the third semiconductor switching element Q3 is connected to the collector terminal of the second semiconductor switching element Q2, and the emitter terminal of the third semiconductor switching element Q3 is connected to the base terminal of the second semiconductor switching element Q2.
  • the base terminal of the third semiconductor switching element Q3 is connected to the drain terminal of the power element M2 via a resistor R21 and a high-voltage diode D1.
  • One end of the resistor R22 is connected to the connection point between the base terminal of the third semiconductor switching element Q3 and the resistor R21, and the other end of the resistor R22 is connected to a resistor R9, a diode D5, etc.
  • the semiconductor switch unit configured as described above connects the gate terminal of the power element M2 to the first semiconductor switching element Q1 based on the voltage of the drain terminal of the power element M2. For example, when the power element M2 is in normal operation and on, the second semiconductor switching element Q2 of the semiconductor switch unit remains off, disconnecting the gate terminal of the power element M2 from the first semiconductor switching element Q1. On the other hand, when the power element M2 is in normal operation and off or when a short circuit occurs, the second semiconductor switching element Q2 of the semiconductor switch unit turns on, connecting the gate terminal of the power element M2 to the first semiconductor switching element Q1.
  • the resistance values of the resistors R21 and R22 are appropriately set so that the semiconductor switch unit operates in this way. Note that even if the second semiconductor switching element Q2 of the semiconductor switch unit turns on when the power element M2 is in normal operation and off, the first semiconductor switching element Q1 does not turn on unless a short circuit occurs, so the RSP circuit 3 does not operate.
  • the semiconductor switch unit can connect the gate terminal of the power element M2 to the first semiconductor switching element Q1 only when a short circuit occurs in the power element M2. Therefore, even if the first semiconductor switching element Q1 is turned on during normal operation of the power element M2, the semiconductor switch unit can prevent the on of the first semiconductor switching element Q1 from affecting the normal operation of the power element M2. In other words, the RSP circuit 3 can operate only when a short circuit occurs.
  • the semiconductor switch unit since the semiconductor switch unit includes the second semiconductor switching element Q2 and the third semiconductor switching element Q3 connected in a Darlington configuration, it can detect the occurrence of a short circuit and operate even if the DESAT signal, i.e., the voltage of the drain terminal of the power element M2, is small.
  • the semiconductor device may include a power element M2.
  • the protection system may include a first protection circuit that reduces the gate voltage of the power element M2 based on the voltage of the drain terminal of the power element M2, and a second protection circuit that reduces the gate voltage of the power element M2 at an earlier timing and more steeply than the first protection circuit based on the back electromotive force VL1 generated in an internal inductance L2 connected to the source terminal of the power element M2.
  • the first protection circuit corresponds to the drive protection IC 2
  • the second protection circuit corresponds to the RSP circuit 3.
  • each embodiment and each modified example can be freely combined, and each embodiment and each modified example can be modified or omitted as appropriate.

Landscapes

  • Power Conversion In General (AREA)

Abstract

パワー半導体スイッチング素子の短絡電流及びサージ電圧による異常を抑制可能な技術を提供することを目的とする。半導体装置は、パワー半導体スイッチング素子の第１端子の電圧に基づいて、パワー半導体スイッチング素子の制御電圧を低下させる保護用回路と、内部インダクタンスに生じる逆起電力に基づいて分圧を生成する分圧抵抗と、分圧に基づいて、保護用回路よりも早いタイミングで、かつ、保護用回路よりも急峻に、パワー半導体スイッチング素子の制御電圧を低下させる第１半導体スイッチング素子とを備える。

Description

半導体装置、及び、保護システム
　本開示は、半導体装置、及び、保護システムに関する。
　近年、半導体装置について様々な技術が提案されている。例えば特許文献１，２には、パワー半導体スイッチング素子の短絡を検出した場合に、パワー半導体スイッチング素子のゲート電圧を低減することによって、パワー半導体スイッチング素子の短絡電流及びサージ電圧を抑制する技術が提案されている。
特開２００７－２２８７６９号公報 特開２００１－００８４９２号公報
　従来技術では、短絡を検出する回路に、短絡の誤検出を抑制するためのフィルタ回路が設けられたり、パワー半導体スイッチング素子のゲート電圧を低減する回路に、ブランキング機能を持たせたりしている。この結果、短絡が発生してから、ゲート電圧を低下させる保護動作を行うまでに比較的大きな遅延が発生するので、パワー半導体スイッチング素子の短絡電流及びサージ電圧を十分に抑制できないという問題がある。
　そこで、本開示は、上記のような問題点に鑑みてなされたものであり、パワー半導体スイッチング素子の短絡電流及びサージ電圧による異常を抑制可能な技術を提供することを目的とする。
　本開示に係る半導体装置は、制御端子と、前記制御端子に印加される制御電圧によって制御される第１端子及び第２端子とを有するパワー半導体スイッチング素子と、前記パワー半導体スイッチング素子の前記第１端子の電圧に基づいて、前記パワー半導体スイッチング素子の前記制御電圧を低下させる保護用回路と、前記パワー半導体スイッチング素子の前記第２端子と接続された内部インダクタンスと、前記内部インダクタンスに生じる逆起電力に基づいて分圧を生成する分圧抵抗と、前記分圧に基づいて、前記保護用回路よりも早いタイミングで、かつ、前記保護用回路よりも急峻に、前記パワー半導体スイッチング素子の前記制御電圧を低下させる第１半導体スイッチング素子とを備える。
　本開示によれば、第１半導体スイッチング素子は、分圧に基づいて、保護用回路よりも早いタイミングで、かつ、保護用回路よりも急峻に、パワー半導体スイッチング素子の制御電圧を低下させる。このような構成によれば、パワー半導体スイッチング素子の短絡電流及びサージ電圧による異常を抑制することができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す回路図である。 駆動保護用ＩＣの問題点を説明するための図である。 実施の形態１に係る半導体装置の動作を説明するための図である。 実施の形態１に係る半導体装置の動作を説明するための図である。 実施の形態２に係る半導体装置の構成を示す回路図である。 実施の形態３に係る半導体装置の構成を示す回路図である。 実施の形態４に係る半導体装置の構成を示す回路図である。 実施の形態５に係る半導体装置の構成を示す回路図である。 実施の形態６に係る半導体装置の構成を示す回路図である。 実施の形態７に係る半導体装置の構成を示す回路図である。 実施の形態８に係る半導体装置の構成を示す回路図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。
　＜実施の形態１＞
　図１は、本実施の形態１に係る半導体装置の構成を示す回路図である。本実施の形態１に係る半導体装置は、保護用回路である駆動保護用ＩＣ（Integrated Circuit）１，２と、ＲＳＰ（RealTime Synchronous Protection）回路３と、パワー半導体スイッチング素子であるパワー素子Ｍ１，Ｍ２と、内部インダクタンスＬ１，Ｌ２と、電源Ｖ１とを含む。
　上アームであるパワー素子Ｍ１と、下アームであるパワー素子Ｍ２とは、電源Ｖ１の両端の間に直列接続されている。パワー素子Ｍ１はパワー素子Ｍ２と同様であり、パワー素子Ｍ１に接続された内部インダクタンスＬ１及び駆動保護用ＩＣ１は、パワー素子Ｍ２に接続された内部インダクタンスＬ２及び駆動保護用ＩＣ２と同様である。このため、以下では、パワー素子Ｍ２、内部インダクタンスＬ２、及び、駆動保護用ＩＣ２について主に説明する。
　パワー素子Ｍ２は、制御端子と、制御端子に印加される制御電圧によって制御される第１端子及び第２端子とを有する。図１の例では、パワー素子Ｍ２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、制御端子、制御電圧、第１端子及び第２端子は、それぞれゲート端子、ゲート電圧、ドレイン端子及びソース端子である。なお、パワー素子Ｍ２は、ＭＯＳＦＥＴに限ったものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、または、ＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）などであってもよい。また、制御端子、第１端子、及び、第２端子は、それぞれベース端子、コレクタ端子、及び、エミッタ端子であってもよい。
　パワー素子Ｍ２の材料は、珪素（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体であってもよい。パワー素子Ｍ２の材料がワイドバンドギャップ半導体である場合には、高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能となる。
　内部インダクタンスＬ２は、パワー素子Ｍ２のソース端子と接続されている。内部インダクタンスＬ２は、例えば、パワー素子Ｍ２を内包する、図示しないデバイスパッケージのバスバーの寄生インダクタンスである。
　駆動保護用ＩＣ２は、高耐圧ダイオードＤ１と、ＣＲフィルタ回路とを介してパワー素子Ｍ２のドレイン端子と接続されている。ＣＲフィルタ回路は、互いに並列接続された抵抗Ｒ１及びコンデンサＣ１と、これらと直列接続された抵抗Ｒ２とを含む。電流源Ｖ２は、抵抗Ｒ３を介して、抵抗Ｒ２と高耐圧ダイオードＤ１との接続点に接続されている。
　駆動保護用ＩＣ２は、高耐圧ダイオードＤ１及びＣＲフィルタ回路を介して接続されたパワー素子Ｍ２のドレイン端子の電圧に基づいて、パワー素子Ｍ２の短絡（以下、短絡電流と記すこともある）を検出可能となっている。本実施の形態１では、駆動保護用ＩＣ２は、パワー素子Ｍ２のドレイン端子の電圧に対応する信号が閾値を超えた場合に、駆動保護用ＩＣ２は、パワー素子Ｍ２に短絡（図１の短絡電流Ｉに対応）が発生していると判定する。このようなパワー素子Ｍ２の短絡の検出方式は、一般的にＤＥＳＡＴ検出方式と呼ばれる。
　なお、パワー素子Ｍ２の短絡の検出方式は、ＤＥＳＡＴ検出に限ったものではない。例えば、パワー素子Ｍ２が図示しないセンス端子を有する場合には、駆動保護用ＩＣ２が、センス端子の電流に基づいて、パワー素子Ｍ２の短絡を検出する電流センサ方式でもよい。例えば、駆動保護用ＩＣ２が、パワー素子Ｍ２のソース端子に直列接続されたシャント抵抗の電圧に基づいて、パワー素子Ｍ２の短絡を検出する方式でもよい。
　駆動保護用ＩＣ２は、パワー素子Ｍ２に短絡が発生しているか否かに基づいて、ゲート抵抗Ｒ４，Ｒ５，Ｒ６のいずれか、または、それらの組合せを選択し、選択されたゲート抵抗を介してパワー素子Ｍ２のゲート端子と接続する。例えば、駆動保護用ＩＣ２は、パワー素子Ｍ２に短絡が発生していると判定した場合に、パワー素子Ｍ２がオフになるように、パワー素子Ｍ２のゲート電圧を低下させる。短絡電流の抑制の観点からは、パワー素子Ｍ２のゲート電圧をなるべく早く低下することが好ましいが、その場合、パワー素子Ｍ２にその耐圧を超える過大なサージ電圧が発生してしまう。
　そこで駆動保護用ＩＣ２は、パワー素子Ｍ２に短絡が発生していると判定した場合には、短絡が発生していない通常動作時に用いるゲート抵抗Ｒ４，Ｒ５ではなく、それらよりも大きな抵抗値を持つゲート抵抗Ｒ６を介してパワー素子Ｍ２のゲート端子と接続する。これにより、パワー素子Ｍ２のゲート電圧が、緩やかに低下する。このようにパワー素子Ｍ２のゲート電圧を緩やかに低下させるソフト遮断機構を有する駆動保護用ＩＣ２によれば、短絡電流遮断時の、パワー素子Ｍ２でのサージ電圧の発生を抑制することができる。ただし、駆動保護用ＩＣ２のみによる短絡保護では保護遅れにより短絡電流が過大となる可能性があり、そのような場合には、ソフト遮断機構が働いても遮断すべき電流が過大であるため、サージ電圧を抑制することが困難となる。また、短絡電流抑制とサージ電圧抑制とは互いに背反する特性を持つ一面がある。
　図２は、駆動保護用ＩＣ２の問題点を説明するための図であり、具体的には後述するＲＳＰ回路３が設けられていない駆動保護用ＩＣ２単体における短絡発生時の動作を説明するための図である。図２には、ドレイン電圧（ＤＲＡＩＮ）、ドレイン電流（ＩＤ）、ソース電圧（ＳＯＵＲＣＥ）、及び、ゲート電圧（ＧＡＴＥ）の波形が示されている。駆動保護用ＩＣ２には、パワー素子Ｍ２での通常のスイッチング動作を短絡として誤検出しないようにするために、上述したようなＣＲフィルタ回路（ここでは抵抗Ｒ１，Ｒ２及びコンデンサＣ１の回路）が設けられている。また、駆動保護用ＩＣ２が、誤検出抑制用のブランキング機能を有することもある。しかしながら、このような構成では、短絡が発生してから、駆動保護用ＩＣ２が保護動作を行うまでに比較的大きな遅延が発生する。このため、駆動保護用ＩＣ２のみの保護では、パワー素子Ｍ２の短絡電流（図２のＩＤ参照）が過大となるだけでなく、過大な短絡電流によって発生するサージ電圧（図２のＤＲＡＩＮ参照）を十分に抑制できないという問題がある。つまり短絡発生時にゲート電圧の抑制が遅れることで短絡電流が過大となり、過大な電流のためにソフト遮断機構が働いてもサージ電圧を抑制できない（図２のＧＡＴＥ参照）という問題がある。そこで本実施の形態１に係る半導体装置は、このような問題を解決するための回路として、駆動保護用ＩＣ２と協調的及び相補的に動作するＲＳＰ回路３（図１の破線内の回路）を含んでいる。以下、ＲＳＰ回路３について説明する。
　ＲＳＰ回路３は、分圧抵抗Ｒ７，Ｒ８と、第１抵抗である抵抗Ｒ９と、第２抵抗である抵抗Ｒ１０と、第３抵抗である抵抗Ｒ１１と、第１半導体スイッチング素子Ｑ１とを含む。図１の例では、第１半導体スイッチング素子Ｑ１は、ＮＰＮバイポーラトランジスタであるが、他の実施の形態で説明するように、これに限ったものではない。
　分圧抵抗Ｒ７，Ｒ８は、図１の配線Ｗ１，Ｗ２，Ｗ３及び端子ＬＥを介して内部インダクタンスＬ２と並列接続されている。抵抗Ｒ９は、分圧抵抗Ｒ７，Ｒ８と同様に、内部インダクタンスＬ２と並列接続されている。抵抗Ｒ１０は、分圧抵抗Ｒ７，Ｒ８と第１半導体スイッチング素子Ｑ１のベース端子との間に接続されている。抵抗Ｒ１１は、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１のコレクタ端子との間に接続されている。第１半導体スイッチング素子Ｑ１のエミッタ端子は、端子ＬＥを介して、内部インダクタンスＬ２のパワー素子Ｍ２と逆側の一端である第２端と接続されている。
　ここで、内部インダクタンスＬ２に電流変化（ｄＩ／ｄｔ）が生じると、内部インダクタンスＬ２に逆起電力ＶＬ１が発生する。内部インダクタンスＬ２に逆起電力ＶＬ１が発生すると、内部インダクタンスＬ２と図１の配線Ｗ１，Ｗ２，Ｗ３及び端子ＬＥを介して接続された分圧抵抗Ｒ７，Ｒ８は、内部インダクタンスＬ２に生じる逆起電力ＶＬ１に基づいて分圧を生成する。
　第１半導体スイッチング素子Ｑ１は、分圧抵抗Ｒ７，Ｒ８で生成された分圧に基づいて、パワー素子Ｍ２のゲート電圧を低下させる。例えば、分圧抵抗Ｒ７，Ｒ８で生成された分圧が第１半導体スイッチング素子Ｑ１の閾値電圧を超えた場合に、第１半導体スイッチング素子Ｑ１がオンして、パワー素子Ｍ２のゲート電圧を低下させる。
　ここで、第１半導体スイッチング素子Ｑ１のベース端子と内部インダクタンスＬ２との間にはフィルタ回路及びブランキング機能が設けられていない。このため、第１半導体スイッチング素子Ｑ１は、駆動保護用ＩＣ２よりも早いタイミングで、パワー素子Ｍ２のゲート電圧を低下可能となっている。また、抵抗Ｒ１１の抵抗値と、ゲート抵抗Ｒ４～Ｒ６の抵抗値とを調整することにより、第１半導体スイッチング素子Ｑ１は、駆動保護用ＩＣ２よりも急峻に、パワー素子Ｍ２のゲート電圧を低下可能となっている。
　以上のような構成において、パワー素子Ｍ２の定格電流の数倍から十数倍である短絡電流が、内部インダクタンスＬ２に流れた場合、内部インダクタンスＬ２に大きな電流変化（ｄＩ／ｄｔ）が生じて大きな逆起電力ＶＬ１が発生する。この場合、分圧抵抗Ｒ７，Ｒ８で逆起電力ＶＬ１に基づいて生成された分圧が、第１半導体スイッチング素子Ｑ１の閾値電圧を超えるように、ＲＳＰ回路３が構成されている。ＲＳＰ回路３は、この大きな逆起電力ＶＬ１が閾値を超えるか否かによって、定格電流を含む通常動作と短絡発生とを識別可能に構成されており、短絡発生時のみ駆動保護用ＩＣ２よりも早いタイミングで、かつ、駆動保護用ＩＣ２よりも急峻に、パワー素子Ｍ２のゲート電圧を低下させる。
　図３は、本実施の形態１に係る半導体装置の短絡発生時の動作を説明するための図である。図３には、図２に加えて端子ＬＥの電圧（ＬＥ）、及び、第１半導体スイッチング素子Ｑ１のオン／オフ（Ｑ１）の波形が示されている。ＲＳＰ回路３は、駆動保護用ＩＣ２よりも早いタイミングで、パワー素子Ｍ２のゲート電圧を低下させるので、ＲＳＰ回路３が設けられていない構成よりも、早く短絡電流（図３のＩＤ参照）を抑制することができる。その後、駆動保護用ＩＣ２が自身のソフト遮断機構により、ＲＳＰ回路３よりも緩やかに、パワー素子Ｍ２のゲート電圧を低下させるので、パワー素子Ｍ２でのサージ電圧（図３のＤＲＡＩＮ参照）の発生を抑制することができる。以上のようなゲート電圧制御により、短絡電流の抑制とサージ電圧の抑制とを両立させることができる（図３のＧＡＴＥ参照）。
　なお、短絡時に発生する大きな逆起電力ＶＬ１の値に対応させて、分圧抵抗Ｒ７，Ｒ８及び抵抗Ｒ１０の抵抗値を適切に設定することによって、パワー素子Ｍ２の通常動作時に、第１半導体スイッチング素子Ｑ１がオンしてパワー素子Ｍ２のゲート電圧を低下させてしまうことを抑制できる。図４に、分圧抵抗Ｒ７，Ｒ８及び抵抗Ｒ１０の抵抗値が適切に設定されたときの本実施の形態１に係る半導体装置の通常動作時の動作を示す。
　＜実施の形態１のまとめ＞
　以上のような本実施の形態１に係る半導体装置によれば、ＲＳＰ回路３の第１半導体スイッチング素子Ｑ１は、分圧抵抗Ｒ７，Ｒ８の分圧に基づいて、短絡時に発生する逆起電力ＶＬ１の値によって通常動作と短絡発生とを識別し、短絡発生時には駆動保護用ＩＣ２よりも早いタイミングで、かつ、駆動保護用ＩＣ２よりも急峻に、パワー素子Ｍ２のゲート電圧を低下させる。また、通常動作時に与える影響を抑制しつつ、そのような効果を実現することができる。このような構成によれば、短絡発生時におけるパワー素子Ｍ２の短絡電流及びサージ電圧による異常を抑制することができる。
　なお、ＲＳＰ回路３は、短絡電流が大きいほど逆起電力ＶＬ１が大きくなって短絡電流の抑制を強める負帰還の特性を有する。抵抗Ｒ９は、内部インダクタンスＬ２と並列接続されているので、内部インダクタンスＬ２のパワー素子Ｍ２側の一端である第１端と、分圧抵抗Ｒ７，Ｒ８と、第１半導体スイッチング素子Ｑ１と、端子ＬＥと、内部インダクタンスＬ２のパワー素子Ｍ２と逆側の一端である第２端とを含む閉ループの負帰還の特性を安定させることができる。
　なお、パワー素子Ｍ２の材料がワイドバンドギャップ半導体である場合には、ＭＯＳＦＥＴのようなユニポーラ素子で構成する場合が多く、その動作特性によりスイッチング動作の高速化が可能となる。しかしながら、スイッチング動作が速い場合には、スイッチング損失が低減することによる電力変換の効率が上がることと背反して、短絡時に発生する短絡電流が大きくなる。また、パワー素子Ｍ２の材料がワイドバンドギャップ半導体である場合には、高電圧下の安定動作が可能となるが、高電圧の使用にともなって電流量を減らすことで電力変換の効率が上がることと背反して、高電圧のために短絡時に発生する短絡電流が大きくなる。さらに、パワー素子Ｍ２のゲート構造がトレンチ構造である場合には、オン抵抗が下がり電力変換効率は上がるが、その背反として飽和電流が高くなり、短絡時に発生する短絡電流が大きくなる。これに対して、ＲＳＰ回路３は、短絡電流の値に比例した逆起電力ＶＬ１を利用する。このため、短絡電流が大きくなるほど、逆起電力ＶＬ１が大きくなり、第１半導体スイッチング素子Ｑ１が深くバイアスされ、ゲート電圧を急峻に低下させることができるので、負帰還的に短絡電流を抑制することができる。このことから、本実施の形態１に係る半導体装置は、パワー素子Ｍ２の材料がワイドバンドギャップ半導体である場合に特に有効である。
　＜変形例＞
　実施の形態１では、ＲＳＰ回路３は、駆動保護用ＩＣ２に設けられたが、これに限ったものではない。例えば、ＲＳＰ回路３は、駆動保護用ＩＣ１に設けられてもよいし、駆動保護用ＩＣ１及び駆動保護用ＩＣ２の両方に設けられてもよい。
　＜実施の形態２＞
　実施の形態１に係る半導体装置では、短絡電流が生じると、ＲＳＰ回路３がパワー素子Ｍ２のゲート電圧を低下させるので、短絡電流を抑制することができる。しかしながら、短絡電流が大きく、第１半導体スイッチング素子Ｑ１のベース電流またはベース電圧が大きい場合には、第１半導体スイッチング素子Ｑ１がオンし続ける時間、つまり、ＲＳＰ回路３が動作し続ける時間が、想定よりも長くなる場合がある。この結果として、駆動保護用ＩＣ２がゲート電圧を低下する保護動作を開始した後に、ＲＳＰ回路３が動作し続けてしまった場合には、駆動保護用ＩＣ２が、パワー素子Ｍ２のゲート電圧を緩やかに低下させることができない可能性がある。この場合、過大なサージ電圧が発生する恐れがある。これに対して、本実施の形態２に係る半導体装置は、以下で説明するように、このような問題を解決することが可能となっている。
　図５は、本実施の形態２に係る半導体装置の構成を示す回路図である。図５の構成は、図１の構成において、抵抗Ｒ１０，Ｒ１１が削除され、第４抵抗である抵抗Ｒ１６が追加された構成と同様である。抵抗Ｒ１６は、第１半導体スイッチング素子Ｑ１と、内部インダクタンスＬ２のパワー素子Ｍ２と逆側の一端である第２端との間に接続されている。
　このように構成された本実施の形態２係る半導体装置では、第１半導体スイッチング素子Ｑ１を含むエミッタホロワ回路が形成される。このような構成によれば、エミッタホロワの接地抵抗である抵抗Ｒ１６が負帰還の特性を有するため、短絡電流抑制後に、速やかに第１半導体スイッチング素子Ｑ１をオフさせ、速やかにＲＳＰ回路３の動作を停止させることができる。これにより、駆動保護用ＩＣ２が保護動作を開始した後に、ＲＳＰ回路３が速やかにゲート電圧を低下させる動作を停止することで、駆動保護用ＩＣ２のゲート電圧のソフト遮断機能が有効となり、サージ電圧が抑制される。このため、ＲＳＰ回路３が動作し続けることが抑制されるので、パワー素子Ｍ２の短絡電流及びサージ電圧を、より確実に抑制することができる。
　＜実施の形態３＞
　図６は、本実施の形態３に係る半導体装置の構成を示す回路図である。図６の構成は、図５の構成において、第１ダイオードであるダイオードＤ２と、図１の抵抗Ｒ１１と、第１コンデンサであるコンデンサＣ２とが追加された構成と同様である。
　ダイオードＤ２は、バイポーラトランジスタである第１半導体スイッチング素子Ｑ１のベース端子及びコレクタ端子の間に接続されている。図６の例では、ダイオードＤ２のアノードは、第１半導体スイッチング素子Ｑ１のベース端子と接続され、ダイオードＤ２のカソードは、第１半導体スイッチング素子Ｑ１のコレクタ端子と接続されている。このような構成によれば、第１半導体スイッチング素子Ｑ１のベース端子側の電流の一部をコレクタ端子側に分岐させた負帰還が形成される。これにより、第１半導体スイッチング素子Ｑ１のベース電流を早く低減することができるため、ＲＳＰ回路３がオンし続ける時間が、想定よりも長くなることを抑制することができる。この結果、駆動保護用ＩＣ２が保護動作を開始した後に、ＲＳＰ回路３が動作し続けることが抑制されるので、駆動保護用ＩＣ２のゲート電圧のソフト遮断機能が有効となることでサージ電圧が抑制される。このため、パワー素子Ｍ２の短絡電流及びサージ電圧を、実施の形態２よりも確実に抑制することができる。
　抵抗Ｒ１１は、実施の形態１と同様に、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１のコレクタ端子との間に接続されている。このような構成によれば、抵抗Ｒ１１によるパワー素子Ｍ２のゲート電圧抑制量と、抵抗Ｒ１６によるベースバイアス負帰還量とを両立させることができる。このため、第１半導体スイッチング素子Ｑ１のオン時間の制御と、パワー素子Ｍ２のゲート電圧（つまりコレクタ電流量）の制御とを両立させることができる。
　コンデンサＣ２は、抵抗Ｒ９と同様に、内部インダクタンスＬ２と並列接続されている。このような構成によれば、ＲＳＰ回路３のインピーダンスを下げることができ、短絡時に発生する逆起電力ＶＬ１に基づく分圧を、第１半導体スイッチング素子Ｑ１のベース端子に効率よく印加することができる。また、逆起電力ＶＬ１の過大化を抑制することができ、駆動保護用ＩＣ２のＧＮＤ電位（基準電位）を安定させることができるので、半導体装置を含む回路全体の不具合を抑制することができる。
　＜実施の形態４＞
　以上で説明した半導体装置において、パワー素子Ｍ２が短絡電流をオフすると、そのタイミングで、短絡電流発生時（つまり電流増大時）とは逆向きの電圧ＶＬ２が、内部インダクタンスＬ２に発生する。この電圧ＶＬ２は、第１半導体スイッチング素子Ｑ１のベース端子に対して逆方向に印加するため、第１半導体スイッチング素子Ｑ１のベース耐電圧を超えると、第１半導体スイッチング素子Ｑ１に不具合が生じる可能性がある。また、第１半導体スイッチング素子Ｑ１だけでなく駆動保護用ＩＣ２にも不具合が生じる可能性がある。これに対して、本実施の形態４に係る半導体装置は、以下で説明するように、このような問題を解決することが可能となっている。
　図７は、本実施の形態４に係る半導体装置の構成を示す回路図である。図７の構成は、図６の構成において、第２ダイオードであるダイオードＤ３が追加された構成と同様である。
　ダイオードＤ３は、抵抗Ｒ９と同様に、内部インダクタンスＬ２と並列接続されている。図７の例では、ダイオードＤ３のアノードは、内部インダクタンスＬ２の第２端と電気的に接続され、ダイオードＤ３のカソードは、内部インダクタンスＬ２の第１端と電気的に接続されている。このような構成によれば、電圧ＶＬ２発生時にはこのダイオードＤ３がオンするため、第１半導体スイッチング素子Ｑ１のベース端子に印加される電圧が、順方向電圧にクリップされる。このため、電圧ＶＬ２による第１半導体スイッチング素子Ｑ１及び駆動保護用ＩＣ２の不具合を抑制することができる。
　なお、ダイオードＤ３は、ツェナーダイオードであってもよい。この場合には、逆起電力ＶＬ１の発生時に、分圧抵抗Ｒ７，Ｒ８に印加される電圧が、ツェナー電圧にクリップされるので、逆起電力ＶＬ１による第１半導体スイッチング素子Ｑ１及び駆動保護用ＩＣ２の不具合を抑制することができる。
　＜実施の形態５＞
　図８は、本実施の形態５に係る半導体装置の構成を示す回路図である。図８の構成は、図７の構成において、駆動保護用ＩＣ２に電源Ｖ３が接続され、駆動保護用ＩＣ２が正電源及び負電源の両方で動作可能であり、第３ダイオードであるダイオードＤ４が追加された構成と同様である。
　図８のように、駆動保護用ＩＣ２が正電源及び負電源の両方で動作する構成では、負電源として用いられる電源Ｖ３から、第１半導体スイッチング素子Ｑ１に貫通電流が流れる場合がある。この場合、第１半導体スイッチング素子Ｑ１のベース端子からコレクタ端子に電流が流れることによって、第１半導体スイッチング素子Ｑ１に不具合が生じる可能性がある。これに対して、本実施の形態５に係る半導体装置は、以下で説明するように、このような問題を解決することが可能となっている。
　ダイオードＤ４は、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１との間に接続されている。図８の例では、ダイオードＤ４のアノードは、パワー素子Ｍ２のゲート端子と接続され、ダイオードＤ４のカソードは、抵抗Ｒ１１を介して第１半導体スイッチング素子Ｑ１のコレクタ端子と接続されている。このような構成によれば、ダイオードＤ４によって、第１半導体スイッチング素子Ｑ１のベース端子からコレクタ端子に電流が流れることを抑制することができるので、第１半導体スイッチング素子Ｑ１の不具合を抑制することができる。
　また、図８のように、駆動保護用ＩＣ２が正電源及び負電源の両方で動作する構成では、パワー素子Ｍ２のオフ期間中に、ＧＮＤ電位（中点電位）から負電源側に貫通電流が流れて負電源に負荷が生じると可能性がある。これに対して本実施の形態５では、ダイオードＤ４によって、負電源の負荷を抑制することが期待できるので、ＲＳＰ回路３の動作の安定化が期待できる。
　＜実施の形態６＞
　以上で説明した半導体装置において、短絡が発生してから、駆動保護用ＩＣ２が保護動作を行うまで時間が長い場合、ＲＳＰ回路３が短絡電流のピーク抑制を完了してから、駆動保護用ＩＣ２が保護動作を開始するまでの時間が長くなることがある。この結果、その時間内において、短絡電流が再度増加してしまい、パワー素子Ｍ２の短絡電流及びサージ電圧を適切に抑制できない可能性がある。これに対して、本実施の形態６に係る半導体装置は、以下で説明するように、このような問題を解決することが可能となっている。
　図９は、本実施の形態６に係る半導体装置の構成を示す回路図である。図９の構成は、図８の構成において、ダイオードＤ２、コンデンサＣ２、及び、抵抗Ｒ１６が削除され、第２コンデンサであるコンデンサＣ３と、第４ダイオードであるダイオードＤ５とが追加された構成と同様である。
　コンデンサＣ３は、分圧抵抗Ｒ７，Ｒ８と並列接続されている。このような構成によれば、短絡時に発生する逆起電力ＶＬ１によってコンデンサＣ３が充電されるため、分圧抵抗Ｒ７，Ｒ８の分圧、つまり第１半導体スイッチング素子Ｑ１のゲート電圧を、一定時間維持することができる。これにより、ＲＳＰ回路３は、短絡電流が発生した後の一定時間、短絡電流を抑制することができるため、ＲＳＰ回路３が短絡電流のピーク抑制を完了してから、駆動保護用ＩＣ２が保護動作を開始するまでの時間を短くすることができる。この結果、駆動保護用ＩＣ２のゲート電圧のソフト遮断機能が有効となることでサージ電圧が抑制される。このため、パワー素子Ｍ２の短絡電流及びサージ電圧を適切に抑制することができる。
　ダイオードＤ５は、分圧抵抗Ｒ７，Ｒ８及びコンデンサＣ３を含む並列部と直列接続されている。このような構成によれば、逆起電力ＶＬ１が比較的大きい場合に、逆起電力ＶＬ１を、ダイオードＤ５を介してコンデンサＣ３の充電に消費することによって、逆起電力ＶＬ１を緩和できるので、半導体装置を保護することができる。
　＜実施の形態７＞
　図１０は、本実施の形態７に係る半導体装置の構成を示す回路図である。図１０の構成は、図９の構成において、第１半導体スイッチング素子Ｑ１を、バイポーラトランジスタからＭＯＳＦＥＴに変更した構成と同様である。一般的に、半導体スイッチング素子のオン時間を調整する場合には、ゲート容量を持ち、かつ電圧駆動型であるＭＯＳＦＥＴの方がバイポーラトランジスタよりも好ましい。このため、第１半導体スイッチング素子Ｑ１がＭＯＳＦＥＴである本実施の形態７の構成によれば、ＲＳＰ回路３と駆動保護用ＩＣ２との協調を容易化することができる。すなわちＲＳＰ回路３が短絡電流を抑制し、駆動保護用ＩＣ２のゲート電圧のソフト遮断機能が有効となると速やかにＲＳＰ回路３は停止することによってサージ電圧も同時に抑制される一連の動作を実現する構成を容易化することができる。このため、パワー素子Ｍ２の短絡電流及びサージ電圧を適切に抑制することができる。
　＜実施の形態８＞
　図１１は、本実施の形態８に係る半導体装置の構成を示す回路図である。図１１の構成は、図９の構成において、半導体スイッチ部が追加された構成と同様である。半導体スイッチ部は、ダーリントン接続された第２半導体スイッチング素子Ｑ２及び第３半導体スイッチング素子Ｑ３と、抵抗Ｒ２１，Ｒ２２とを含む。
　第２半導体スイッチング素子Ｑ２のコレクタ端子は、抵抗Ｒ１１及びダイオードＤ４を介してパワー素子Ｍ２のゲート端子と接続され、第２半導体スイッチング素子Ｑ２のエミッタ端子は第１半導体スイッチング素子Ｑ１のコレクタ端子と接続されている。
　第３半導体スイッチング素子Ｑ３のコレクタ端子は、第２半導体スイッチング素子Ｑ２のコレクタ端子と接続され、第３半導体スイッチング素子Ｑ３のエミッタ端子は、第２半導体スイッチング素子Ｑ２のベース端子と接続されている。第３半導体スイッチング素子Ｑ３のベース端子は、抵抗Ｒ２１及び高耐圧ダイオードＤ１を介してパワー素子Ｍ２のドレイン端子と接続されている。抵抗Ｒ２２の一端は、第３半導体スイッチング素子Ｑ３のベース端子と抵抗Ｒ２１との接続点に接続され、抵抗Ｒ２２の他端は、抵抗Ｒ９及びダイオードＤ５などと接続されている。
　以上のように構成された半導体スイッチ部は、パワー素子Ｍ２のドレイン端子の電圧に基づいて、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１とを接続する。例えば、パワー素子Ｍ２の通常動作のオン時に、半導体スイッチ部の第２半導体スイッチング素子Ｑ２がオフを維持して、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１とを非接続にする。一方、パワー素子Ｍ２の通常動作のオフ時または短絡発生時に、半導体スイッチ部の第２半導体スイッチング素子Ｑ２がオンして、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１とを接続する。半導体スイッチ部がこのような動作を行うように、抵抗Ｒ２１，Ｒ２２の抵抗値は適切に設定される。なお、パワー素子Ｍ２の通常動作のオフ時に、半導体スイッチ部の第２半導体スイッチング素子Ｑ２がオンしても、短絡が発生しない限り第１半導体スイッチング素子Ｑ１はオンしないので、ＲＳＰ回路３は動作しない。
　このような本実施の形態８に係る半導体装置によれば、半導体スイッチ部は、パワー素子Ｍ２の短絡発生時にのみ、パワー素子Ｍ２のゲート端子と第１半導体スイッチング素子Ｑ１とを接続することができる。このため、パワー素子Ｍ２の通常動作時に、仮に第１半導体スイッチング素子Ｑ１がオンしたとしても、上記半導体スイッチ部によって、第１半導体スイッチング素子Ｑ１のオンがパワー素子Ｍ２の通常動作に影響を与えることを抑制することができる。つまり、短絡発生時にのみＲＳＰ回路３を動作することができる。また、半導体スイッチ部は、ダーリントン接続された第２半導体スイッチング素子Ｑ２及び第３半導体スイッチング素子Ｑ３を含むため、ＤＥＳＡＴ信号、つまりパワー素子Ｍ２のドレイン端子の電圧が小さくても、短絡の発生を検出して動作することができる。
　＜変形例＞
　以上で説明した半導体装置の機能は、通信を介して半導体装置を保護する保護システムで実現されてもよい。例えば、半導体装置は、パワー素子Ｍ２を備えてもよい。そして、保護システムは、パワー素子Ｍ２のドレイン端子の電圧に基づいて、パワー素子Ｍ２のゲート電圧を低下させる第１保護用回路と、パワー素子Ｍ２のソース端子と接続された内部インダクタンスＬ２に生じる逆起電力ＶＬ１に基づいて、第１保護用回路よりも早いタイミングで、かつ、第１保護用回路よりも急峻に、パワー素子Ｍ２のゲート電圧を低下させる第２保護用回路とを備えてもよい。なお、第１保護用回路は駆動保護用ＩＣ２に対応し、第２保護用回路はＲＳＰ回路３に対応する。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　２　駆動保護用ＩＣ、Ｃ２，Ｃ３　コンデンサ、Ｄ２，Ｄ３，Ｄ４，Ｄ５　ダイオード、Ｌ２　内部インダクタンス、Ｍ２　パワー素子、Ｑ１　第１半導体スイッチング素子、Ｑ２　第２半導体スイッチング素子、Ｑ３　第３半導体スイッチング素子、Ｒ７，Ｒ８　分圧抵抗、Ｒ９，Ｒ１０，Ｒ１１，Ｒ１６　抵抗、ＶＬ１　逆起電力。

Claims (12)

  1. 　制御端子と、前記制御端子に印加される制御電圧によって制御される第１端子及び第２端子とを有するパワー半導体スイッチング素子と、
    　前記パワー半導体スイッチング素子の前記第１端子の電圧に基づいて、前記パワー半導体スイッチング素子の前記制御電圧を低下させる保護用回路と、
    　前記パワー半導体スイッチング素子の前記第２端子と接続された内部インダクタンスと、
    　前記内部インダクタンスに生じる逆起電力に基づいて分圧を生成する分圧抵抗と、
    　前記分圧に基づいて、前記保護用回路よりも早いタイミングで、かつ、前記保護用回路よりも急峻に、前記パワー半導体スイッチング素子の前記制御電圧を低下させる第１半導体スイッチング素子と
    を備える、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記内部インダクタンスと並列接続された第１抵抗をさらに備える、半導体装置。
  3. 　請求項１または請求項２に記載の半導体装置であって、
    　前記分圧抵抗と前記第１半導体スイッチング素子との間に接続された第２抵抗と、
    　前記パワー半導体スイッチング素子の前記制御端子と前記第１半導体スイッチング素子との間に接続された第３抵抗と
    をさらに備える、半導体装置。
  4. 　請求項１または請求項２に記載の半導体装置であって、
    　前記第１半導体スイッチング素子と、前記内部インダクタンスの前記パワー半導体スイッチング素子と逆側の一端との間に接続された第４抵抗をさらに備える、半導体装置。
  5. 　請求項４に記載の半導体装置であって、
    　前記第１半導体スイッチング素子はバイポーラトランジスタであり、
    　前記バイポーラトランジスタのベース端子及びコレクタ端子の間に接続された第１ダイオードをさらに備える、半導体装置。
  6. 　請求項４または請求項５に記載の半導体装置であって、
    　前記内部インダクタンスと並列接続された第１コンデンサをさらに備える、半導体装置。
  7. 　請求項６に記載の半導体装置であって、
    　前記内部インダクタンスと並列接続された第２ダイオードをさらに備える、半導体装置。
  8. 　請求項７に記載の半導体装置であって、
    　前記パワー半導体スイッチング素子の前記制御端子と前記第１半導体スイッチング素子との間に接続された第３ダイオードをさらに備える、半導体装置。
  9. 　請求項１または請求項２に記載の半導体装置であって、
    　前記内部インダクタンスと並列接続された第２ダイオードと、
    　前記パワー半導体スイッチング素子の前記制御端子と前記第１半導体スイッチング素子との間に接続された第３ダイオードと、
    　前記分圧抵抗と並列接続された第２コンデンサと、
    　前記分圧抵抗及び前記第２コンデンサを含む並列部と直列接続された第４ダイオードと
    をさらに備える、半導体装置。
  10. 　請求項９に記載の半導体装置であって、
    　前記第１半導体スイッチング素子はＭＯＳＦＥＴである、半導体装置。
  11. 　請求項９に記載の半導体装置であって、
    　ダーリントン接続された第２半導体スイッチング素子及び第３半導体スイッチング素子を含む半導体スイッチ部をさらに備え、
    　前記半導体スイッチ部は、前記パワー半導体スイッチング素子の前記第１端子の前記電圧に基づいて、前記パワー半導体スイッチング素子の前記制御端子と前記第１半導体スイッチング素子とを接続する、半導体装置。
  12. 　半導体装置の保護システムであって、
    　前記半導体装置は、
    　　制御端子と、前記制御端子に印加される制御電圧によって制御される第１端子及び第２端子とを有するパワー半導体スイッチング素子を備え、
    　前記保護システムは、
    　　前記パワー半導体スイッチング素子の前記第１端子の電圧に基づいて、前記パワー半導体スイッチング素子の前記制御電圧を低下させる第１保護用回路と、
    　　前記パワー半導体スイッチング素子の前記第２端子と接続された内部インダクタンスに生じる逆起電力に基づいて、前記第１保護用回路よりも早いタイミングで、かつ、前記第１保護用回路よりも急峻に、前記パワー半導体スイッチング素子の前記制御電圧を低下させる第２保護用回路と
    を備える、保護システム。
PCT/JP2022/036644 2022-09-30 2022-09-30 半導体装置、及び、保護システム WO2024069918A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/036644 WO2024069918A1 (ja) 2022-09-30 2022-09-30 半導体装置、及び、保護システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/036644 WO2024069918A1 (ja) 2022-09-30 2022-09-30 半導体装置、及び、保護システム

Publications (1)

Publication Number Publication Date
WO2024069918A1 true WO2024069918A1 (ja) 2024-04-04

Family

ID=90476964

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/036644 WO2024069918A1 (ja) 2022-09-30 2022-09-30 半導体装置、及び、保護システム

Country Status (1)

Country Link
WO (1) WO2024069918A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345688A (ja) * 2000-03-31 2001-12-14 Denso Corp 半導体スイッチング素子駆動回路
JP2010154595A (ja) * 2008-12-24 2010-07-08 Denso Corp 電力変換装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345688A (ja) * 2000-03-31 2001-12-14 Denso Corp 半導体スイッチング素子駆動回路
JP2010154595A (ja) * 2008-12-24 2010-07-08 Denso Corp 電力変換装置

Similar Documents

Publication Publication Date Title
JP3448340B2 (ja) Ｉｇｂｔ障害電流制限回路及び方法
US9276401B2 (en) Solid state circuit-breaker switch devices
US6891707B2 (en) Semiconductor protection circuit
CN110289842B (zh) 半导体装置
EP3832866B1 (en) Overcurrent protection circuit and switching circuit
CN113394956A (zh) 栅极驱动器的可调软关断和电流升压器
US20230145803A1 (en) Control circuit and switch device
CN114977753B (zh) 有源钳位方法、电路及电力变换设备
CN106685384B (zh) 集成式半导体功率开关器件
WO2024069918A1 (ja) 半導体装置、及び、保護システム
EP3783801A1 (en) Conversion circuit
US11799467B2 (en) Device including power transistor and overcurrent detection logic and method for operating a power transistor
JPH03183209A (ja) 電圧駆動形半導体素子の駆動回路
JP5069259B2 (ja) 半導体回路装置
US8189309B2 (en) Clamp for controlling current discharge
CN114400993A (zh) 一种具有双向过压保护的模拟开关电路
CN113131436A (zh) 过压保护电路、过压保护装置以及电子设备
JP2973997B2 (ja) 電圧駆動形半導体素子の駆動回路
CN108777572B (zh) 一种半导体管保护电路及方法
CN113595536A (zh) 一种igbt有源过流保护装置及保护方法
JP2002153043A (ja) 電圧駆動型半導体素子のゲート駆動装置
JP6312946B1 (ja) 電力用半導体素子の駆動回路およびモータ駆動装置
CN112769422A (zh) 开关电路
CN112204865A (zh) 金属氧化物半导体场效应晶体管的驱控
JPH06196986A (ja) 電子スイッチ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22960977

Country of ref document: EP

Kind code of ref document: A1