WO2024066279A1 - 晶片的缺陷检测方法、装置、设备及计算机可读存储介质 - Google Patents

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WO2024066279A1
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马卫民
孙伟强
韩春营
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东方晶源微电子科技（北京）有限公司
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    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/01—Arrangements or apparatus for facilitating the optical investigation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00

Definitions

  • the present application belongs to the field of semiconductor technology, and in particular, relates to a chip defect detection method, device, equipment and computer-readable storage medium.
  • the present invention provides a method, device, apparatus and computer readable medium for detecting defects in a wafer.
  • Storage media can reconcile the requirements for detection sensitivity in different areas on the chip.
  • an embodiment of the present application provides a wafer defect detection method, the method comprising:
  • the defect detection strategies matching different areas are determined respectively;
  • the wafers are inspected based on a defect detection strategy.
  • obtaining structural feature information of the surface of the wafer includes:
  • the structural feature information of the surface of the wafer is obtained.
  • defect detection strategies matching different regions are determined respectively, including:
  • the detection sensitivity matching different regions is determined respectively;
  • the defect detection strategies matching different areas are determined respectively.
  • the structural feature information includes at least one of the following information:
  • the third information is used to indicate whether the surface structure of the wafer is insensitive to the final chip performance.
  • the wafer defect detection method further includes:
  • the same format as the data format is used to record the structural identification information of different areas.
  • the detection sensitivity matching different regions is determined respectively, including:
  • the corresponding weight value is calculated for each point on the wafer
  • the detection sensitivities matching different areas are determined respectively.
  • the detection sensitivities matching different areas are determined respectively, including:
  • the first target sensitivity greater than the preset sensitivity threshold is selected as the detection sensitivity
  • a second target sensitivity that is less than the preset sensitivity threshold is selected as the detection sensitivity.
  • determining a data format used when recording the design information of the chip includes:
  • defect detection strategies matching different regions are determined respectively, including:
  • the detection equipment used to perform the wafer defect detection method includes an optical detection equipment and/or an electron beam detection equipment, and the detection equipment is materially connected via a dedicated or universal transmission system.
  • the detection equipment for executing the defect detection method for a wafer includes an optical detection equipment and two electron beam detection equipment, wherein the optical detection equipment and the two electron beam detection equipment are connected by a dedicated material transfer channel.
  • the detection equipment for executing the defect detection method for a wafer includes an optical detection equipment and two electron beam detection equipment, wherein material connection is achieved between the optical detection equipment and the two electron beam detection equipment via a common material transfer channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • an optical detection device a multi-electron beam detection device and two single electron beam detection devices are connected by a dedicated material transmission channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • material connection is achieved between an optical detection device, a multi-electron beam detection device and two single electron beam detection devices through a common material transmission channel.
  • an embodiment of the present application provides a wafer defect detection device, the device comprising:
  • An acquisition module used for acquiring structural feature information of the surface of the wafer
  • a division module used to divide the surface of the wafer into regions according to the structural feature information, and respectively determine the structural identification information of different divided regions;
  • a determination module used to determine defect detection strategies matching different areas according to structural identification information of different areas
  • the detection module is used to detect the wafer based on the defect detection strategy.
  • obtain modules including:
  • a calculation unit used for calculating a mask error enhancement factor of a surface of a wafer
  • the acquisition unit is used to acquire the structural feature information of the surface of the wafer based on the mask error enhancement factor.
  • determine the modules including:
  • a sensitivity determination unit used to determine the detection sensitivity matching different areas according to the structural identification information of different areas;
  • the strategy determination unit is used to determine defect detection strategies matching different areas according to detection sensitivity.
  • the structural feature information includes at least one of the following information:
  • the third information is used to indicate whether the surface structure of the wafer is insensitive to the final chip performance.
  • the wafer defect detection device further includes:
  • a format determination module used to determine the data format used when recording the design information of the chip
  • the recording module is used to record the structure identification information of different areas in the same format as the data format.
  • a sensitivity determination unit comprising:
  • a weight determination subunit used to calculate a corresponding weight value for each point on the wafer according to the structural identification information of different regions
  • the sensitivity determination subunit is used to determine the detection sensitivity matching different areas according to the weight value.
  • a sensitivity determination subunit is used to:
  • the first target sensitivity greater than the preset sensitivity threshold is selected as the detection sensitivity
  • a second target sensitivity that is less than the preset sensitivity threshold is selected as the detection sensitivity.
  • a format determination module is used to:
  • the detection equipment used to perform the wafer defect detection method includes an optical detection equipment and/or an electron beam detection equipment, and the detection equipment is materially connected via a dedicated or universal transmission system.
  • the detection equipment for executing the defect detection method for a wafer includes an optical detection equipment and two electron beam detection equipment, wherein material connection is achieved between the optical detection equipment and the two electron beam detection equipment via a dedicated material transfer channel.
  • the detection equipment for executing the defect detection method for a wafer includes an optical detection equipment and two electron beam detection equipment, wherein material connection is achieved between the optical detection equipment and the two electron beam detection equipment via a common material transfer channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • an optical detection device a multi-electron beam detection device and two single electron beam detection devices are connected by a dedicated material transmission channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • material connection is achieved between an optical detection device, a multi-electron beam detection device and two single electron beam detection devices through a common material transmission channel.
  • an embodiment of the present application provides a wafer defect detection device, the device comprising:
  • the wafer defect detection device comprises: a processor and a memory storing computer program instructions; Storage;
  • the wafer defect detection method as described in the first aspect above is implemented.
  • an embodiment of the present application provides a computer-readable storage medium having computer program instructions stored thereon, and when the computer program instructions are executed by a processor, the chip defect detection method as described in the first aspect above is implemented.
  • the chip defect detection method, device, equipment and computer-readable storage medium of the embodiment of the present application can obtain the structural feature information of the surface of the chip; then, according to the structural feature information, the surface of the chip is divided into regions, and the structural identification information of the different divided regions is respectively determined; according to the structural identification information of the different regions, the defect detection strategies matching the different regions are respectively determined; finally, the chip is detected based on the defect detection strategy, so that different defect detection strategies can be used for detection of different regions on the chip surface, thereby reconciling the requirements for detection sensitivity of different regions on the chip.
  • FIG1 is a schematic flow chart of a wafer defect detection method provided by one embodiment of the present application.
  • FIG2 is a schematic diagram of an implementation method of performing detection based on a defect detection strategy provided in an embodiment of the present application by combining optical detection and electron beam detection with a dedicated material transfer channel;
  • FIG. 3 is a schematic diagram of an implementation method of performing detection based on a defect detection strategy provided in an embodiment of the present application by combining optical detection and electron beam detection with detection + a universal material transfer channel;
  • FIG4 is a defect detection strategy provided by an embodiment of the present application, through optical detection and multi-electron Schematic diagram of an implementation method of combining electron beam detection with detection + combining single electron beam detection equipment with a dedicated material transfer channel for detection;
  • FIG. 5 is a schematic diagram of an implementation method of performing detection based on a defect detection strategy provided in an embodiment of the present application, by combining optical detection with multi-electron beam detection + single electron beam detection + a universal material transfer channel;
  • FIG6 is a schematic structural diagram of a wafer defect detection device provided by one embodiment of the present application.
  • FIG. 7 is a schematic diagram of the structure of a wafer defect detection device provided in one embodiment of the present application.
  • sampling detection For detection methods with lower detection speed but higher detection resolution, such as electron beam detection methods, sampling detection is usually used, where sampling detection refers to defining a detection area on the surface of the wafer and performing defect detection only within the detection area.
  • detection sensitivity since it usually uses the same "detection sensitivity" to detect all detection areas on the wafer, for example, scanning an image with the same pixel size, and then using a unified algorithm and detection threshold to complete defect detection, it is difficult to reconcile the requirements for detection sensitivity of different areas on the wafer, which can easily lead to problems such as difficulty in covering enough areas at the detection speed and failure to obtain statistically significant sampling areas.
  • the detection sensitivity in important areas, in order to detect small defects, the detection sensitivity needs to be improved, which also means that in unimportant small defects are reported in unimportant areas, and the subsequent processing of these defects, including automatic defect classification, recording, storage, etc., is meaningless, which is a waste of detection resources and reduces detection efficiency.
  • the detection sensitivity is lowered, the number of insignificant defects in unimportant areas is reduced, but it may cause small defects in important areas to be missed, which is a more serious problem. In other words, it is difficult for the detection method to reconcile the insignificant defects on the chip. Requirements for detection sensitivity in the same area.
  • the embodiments of the present application provide a wafer defect detection method, device, equipment and computer readable storage medium.
  • the wafer defect detection method provided by the embodiments of the present application is first introduced below.
  • FIG1 is a schematic flow chart of a wafer defect detection method provided by an embodiment of the present application. As shown in FIG1 , the method comprises the following steps:
  • the structural feature information may include at least one of the following information:
  • the third information is used to indicate whether the surface structure of the wafer is insensitive to the final chip performance.
  • the graphic structures on the surface of the wafer are of different shapes, different densities, and structural changes (there are many repeated structures, but the repetition period and the number of repetitions are not completely consistent), they are all designed by the designer. Therefore, all the structural features on the surface of the wafer can be known accurately, for example, which parts of the structure are prone to defects during the production process; which parts of the structure are sensitive or insensitive to which type of defects; which parts are Dummy Fill and do not need to be defect detected; which parts are insensitive to the final chip performance; which parts are due to redundant design, and even if there are defects, they will not affect the final performance. Based on this, before the wafer is inspected, the structural feature information of the surface of the wafer can be obtained first, so as to determine the corresponding defect detection strategy according to the structural feature information of the surface of the wafer.
  • the structural feature information of the surface of the wafer may be obtained by the following steps:
  • the mask error enhancement factor of the surface of the wafer can be quantified and calculated first, and then the structural feature information of the surface of the wafer can be obtained according to the mask error enhancement factor.
  • the mask error enhancement factor is determined to be a preset first value
  • the surface of the wafer corresponding to the mask error enhancement factor is considered to be an error-prone area (hot spots).
  • the mask error enhancement factor is determined to be a preset second value
  • the surface of the wafer corresponding to the mask error enhancement factor is considered to be a "dummy fill" area, that is, an area where defect detection is not required.
  • the preset first value and the preset second value can be determined based on actual work experience.
  • the surface of the wafer after obtaining the structural feature information of the surface of the wafer, the surface of the wafer can be divided into regions according to the structural feature information, and the structural identification information of the different divided regions can be determined respectively.
  • the area corresponding to the part can be divided into an error-prone area, and the structural identification information of the area can be determined as a hot spots area, or recorded as an "error-prone area.”
  • the area corresponding to this part can be divided into an area where defect detection is not required, and the structural identification information of this area can be determined as a dummy fill area, or recorded as "an area where defect detection is not required.”
  • the data format used for recording the design information of the wafer can also be determined; the same format as the data format is used to record the structural identification information of different regions.
  • the same format as the data format is used to record the structural identification information of different regions, which can also be understood as the division of the detection area can be accurate to the same scale as each polygon on the wafer.
  • the data format used to record the design information of the wafer may include but is not limited to: marking area identification, such as marking area ID, detection equipment type, detection spot size, detection algorithm parameters, automatic defect classification (ADC) parameters.
  • marking area identification such as marking area ID, detection equipment type, detection spot size, detection algorithm parameters, automatic defect classification (ADC) parameters.
  • ADC automatic defect classification
  • the defect detection strategy may include information such as detection sensitivity.
  • a weight can be calculated for each point on the chip based on the structural identification information of different areas, and then the defect detection strategies matching the different areas can be determined based on the weights. For example, the sensitivity required for detection in different areas can be automatically selected based on the weights. For example, a higher sensitivity is used in areas with a high weight, and a lower sensitivity is used in areas with a low weight.
  • comprehensive detection planning can be performed based on the structural identification information of different areas, combined with the importance of each graphic on the chip in the circuit design and whether it is unique, so as to determine defect detection strategies that match different areas respectively.
  • S003 may also be implemented by the following steps:
  • the wafer can be inspected based on the defect detection strategies.
  • the inspection equipment for inspecting the wafer based on the defect detection strategy may be an independent inspection equipment, such as an optical inspection equipment or an electron beam inspection equipment.
  • the inspection equipment may be connected to each other through a dedicated or general transmission system, such as an automatic overhead rail transportation system (over head transportation, OHT).
  • OHT automatic overhead rail transportation system
  • FIG. 2 to FIG. 5 four schematic diagrams of implementation methods of detecting a wafer based on a detection device provided in an embodiment of the present application are shown.
  • Figure 2 is a schematic diagram of an implementation method of the defect detection strategy provided in an embodiment of the present application, which is based on optical detection and electron beam detection combined detection + dedicated material transfer channel for detection.
  • the detection equipment includes 1 optical detection equipment and two electron beam detection equipment, wherein the 1 optical detection equipment and the two electron beam detection equipment are connected by a dedicated/proprietary material transfer channel to achieve material connection.
  • Fig. 3 is a schematic diagram of an implementation method of performing detection based on a defect detection strategy provided in an embodiment of the present application by combining optical detection and electron beam detection with detection + universal material transfer channel.
  • the detection equipment includes one optical detection equipment and two electron beam detection equipment, wherein the one optical detection equipment and the two electron beam detection equipment are connected by a universal material transfer channel to achieve material connection.
  • Figure 4 is a schematic diagram of an implementation method of the defect detection strategy provided in an embodiment of the present application, which is based on optical detection and multi-electron beam detection combined detection + single electron beam detection equipment combined + dedicated material transfer channel for detection.
  • the detection equipment includes 1 optical detection equipment, 1 multi-electron beam detection equipment and 2 single electron beam detection equipment, wherein 1 optical detection equipment, 1 multi-electron beam detection equipment and 2 single electron beam detection equipment are connected by a dedicated/proprietary material transfer channel to achieve material connection.
  • FIG5 is a defect detection strategy provided by an embodiment of the present application, which is performed by combining optical detection and multi-electron beam detection + single electron beam detection + a universal material transfer channel, such as OHT.
  • the detection device includes one optical detection device, one multi-electron beam detection device and two single electron beam detection devices, wherein one optical detection device, one multi-electron beam detection device and two single electron beam detection devices are connected by a universal material transmission channel to achieve material connection.
  • the detection device of the embodiment of the present application can be a comprehensive detection system with multiple detection paths integrated by multiple detection units with different capabilities, and can also include a controller.
  • the controller can understand the capabilities of all detection units in the detection device and various possible detection paths; the controller can understand the structural marking information on the surface of the wafer.
  • the controller can read the structural mark information on the surface of the wafer for analysis, and then optimize the corresponding defect inspection scheme.
  • the combined optimized scheme can take the maximum inspection productivity as the objective function.
  • the controller may be a specific intelligent control device or an algorithm capable of realizing a control function.
  • the controller is an algorithm capable of realizing a control function, the algorithm needs to optimize the deployment of various detection tasks in the system to optimize the detection productivity.
  • the structural feature information of the surface of the chip can be obtained; then, based on the structural feature information, the surface of the chip is divided into regions, and the structural identification information of the different divided regions is determined respectively; based on the structural identification information of the different regions, the defect detection strategies matching the different regions are determined respectively; finally, the chip is detected based on the defect detection strategy, so that different defect detection strategies can be used to detect different regions on the surface of the chip, thereby reconciling the requirements for detection sensitivity of different regions on the chip.
  • the inspection process can flexibly adjust the inspection strategy, optimize the inspection execution, and adjust the inspection sensitivity according to the situation to optimize the overall inspection productivity of defect detection.
  • FIG6 shows a schematic diagram of the structure of a wafer defect detection device provided in an embodiment of the present application. As shown in FIG6 , the device includes:
  • An acquisition module 601 is used to acquire structural feature information of the surface of a wafer
  • a division module 602 is used to divide the surface of the wafer into regions according to the structural feature information, and to respectively determine the structural identification information of the different divided regions;
  • a determination module 603 is used to determine defect detection strategies matching different regions according to the structural identification information of different regions;
  • the detection module 604 is used to detect the wafer based on the defect detection strategy.
  • the acquisition module 601 includes:
  • a calculation unit used for calculating a mask error enhancement factor of a surface of a wafer
  • the acquisition unit is used to acquire the structural feature information of the surface of the wafer based on the mask error enhancement factor.
  • the determination module 603 includes:
  • a sensitivity determination unit used to determine the detection sensitivity matching different areas according to the structural identification information of different areas;
  • the strategy determination unit is used to determine defect detection strategies matching different areas according to detection sensitivity.
  • the structural feature information includes at least one of the following information:
  • the third information is used to indicate whether the surface structure of the wafer is insensitive to the final chip performance.
  • the wafer defect detection device further includes:
  • a format determination module used to determine the data format used when recording the design information of the chip
  • the recording module is used to record the structure identification information of different areas in the same format as the data format.
  • a sensitivity determination unit comprising:
  • a weight determination subunit used to calculate a corresponding weight value for each point on the wafer according to the structural identification information of different regions
  • the sensitivity determination subunit is used to determine the detection sensitivity matching different areas according to the weight value.
  • a sensitivity determination subunit is used to:
  • the first target sensitivity greater than the preset sensitivity threshold is selected as the detection sensitivity
  • a second target sensitivity that is less than the preset sensitivity threshold is selected as the detection sensitivity.
  • a format determination module is used to:
  • the detection equipment used to perform the wafer defect detection method includes an optical detection equipment and/or an electron beam detection equipment, and the detection equipment is materially connected via a dedicated or universal transmission system.
  • the detection equipment for executing the defect detection method for a wafer includes an optical detection equipment and two electron beam detection equipment, wherein material connection is achieved between the optical detection equipment and the two electron beam detection equipment via a dedicated material transfer channel.
  • the detection device for performing the defect detection method of the wafer includes an optical detection device and two electron beam detection devices, wherein the optical detection device and the two electron beam detection devices Material connection is achieved through a common material transfer channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • an optical detection device a multi-electron beam detection device and two single electron beam detection devices are connected by a dedicated material transmission channel.
  • the inspection device for performing the defect inspection method of the wafer includes an optical inspection device, a multi-electron beam inspection device and two single electron beam inspection devices;
  • material connection is achieved between an optical detection device, a multi-electron beam detection device and two single electron beam detection devices through a common material transmission channel.
  • Each module/unit in the device shown in FIG. 6 has the function of implementing each step in FIG. 1 and can achieve its corresponding technical effect, which will not be described in detail here for the sake of brevity.
  • FIG. 7 shows a schematic structural diagram of a wafer defect detection device provided in an embodiment of the present application.
  • the wafer defect detection device may include a processor 701 and a memory 702 storing computer program instructions.
  • the above-mentioned processor 701 may include a central processing unit (CPU), or an application specific integrated circuit (ASIC), or may be configured to implement one or more integrated circuits of the embodiments of the present application.
  • CPU central processing unit
  • ASIC application specific integrated circuit
  • Memory 702 may include a large capacity memory for data or instructions.
  • memory 702 may include a hard disk drive (HDD), a floppy disk drive, a flash memory, an optical disk, a magneto-optical disk, a magnetic tape, or a Universal Serial Bus (USB) drive, or a combination of two or more of these.
  • HDD hard disk drive
  • floppy disk drive a flash memory
  • optical disk a magneto-optical disk
  • magnetic tape or a Universal Serial Bus (USB) drive
  • USB Universal Serial Bus
  • memory 702 may include removable or non-removable (or fixed) media.
  • memory 702 may be stored in a variety of storage media. Internal or external to the defect detection equipment of the wafer.
  • the memory 702 may be a non-volatile solid-state memory.
  • the memory 702 may be a read-only memory (ROM).
  • the ROM may be a mask-programmed ROM, a programmable ROM (PROM), an erasable PROM (EPROM), an electrically erasable PROM (EEPROM), an electrically rewritable ROM (EAROM), or a flash memory, or a combination of two or more of these.
  • the processor 701 implements any one of the wafer defect detection methods in the above embodiments by reading and executing computer program instructions stored in the memory 702 .
  • the wafer defect detection device may further include a communication interface 703 and a bus 710. As shown in Fig. 7, the processor 701, the memory 702, and the communication interface 703 are connected via the bus 710 and communicate with each other.
  • the communication interface 703 is mainly used to implement communication between various modules, devices, units and/or equipment in the embodiments of the present application.
  • Bus 710 includes hardware, software or both, and the components of the defect detection equipment of the wafer are coupled to each other.
  • the bus may include accelerated graphics port (AGP) or other graphics bus, enhanced industrial standard architecture (EISA) bus, front-end bus (FSB), hypertransport (HT) interconnection, industrial standard architecture (ISA) bus, infinite bandwidth interconnection, low pin count (LPC) bus, memory bus, micro channel architecture (MCA) bus, peripheral component interconnect (PCI) bus, PCI-Express (PCI-X) bus, serial advanced technology attachment (SATA) bus, video electronics standard association local (VLB) bus or other suitable bus or two or more of these combinations.
  • bus 710 may include one or more buses.
  • the present application embodiment can provide a computer-readable storage medium for implementation.
  • the computer-readable storage medium stores a computer program When the computer program instruction is executed by the processor, any one of the wafer defect detection methods in the above embodiments is implemented.
  • the functional modules shown in the above-described block diagram can be implemented as hardware, software, firmware or a combination thereof.
  • it can be, for example, an electronic circuit, an application-specific integrated circuit (ASIC), appropriate firmware, a plug-in, a function card, etc.
  • ASIC application-specific integrated circuit
  • the elements of the present application are programs or code segments that are used to perform the required tasks.
  • Programs or code segments can be stored in machine-readable media, or transmitted on a transmission medium or a communication link by a data signal carried in a carrier wave.
  • "Machine-readable media" can include any medium capable of storing or transmitting information.
  • machine-readable media examples include electronic circuits, semiconductor memory devices, ROM, flash memory, erasable ROM (EROM), floppy disks, CD-ROMs, optical disks, hard disks, optical fiber media, radio frequency (RF) links, etc.
  • Code segments can be downloaded via computer networks such as the Internet, intranets, etc.
  • Such a processor may be, but is not limited to, a general-purpose processor, a special-purpose processor, a special application processor, or a field programmable logic circuit. It is also understood that each block in the block diagram and/or flowchart and the combination of blocks in the block diagram and/or flowchart may also be implemented by special-purpose hardware that performs the specified function or action, or may be implemented by a combination of special-purpose hardware and computer instructions.

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Abstract

本申请提供了一种晶片的缺陷检测方法、装置、设备及计算机可读存储介质。该晶片的缺陷检测方法，包括：获取晶片的表面的结构特征信息；根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略；基于缺陷检测策略对晶片进行检测。根据本申请实施例，可以调和晶片上不同区域对检测灵敏度的要求。

Description

晶片的缺陷检测方法、装置、设备及计算机可读存储介质 技术领域
本申请属于半导体技术领域，尤其涉及一种晶片的缺陷检测方法、装置、设备及计算机可读存储介质。
背景技术
目前，相关技术在对晶片进行检测时，通常会考虑检测的覆盖率，但是对所检测的晶片表面并不做细致区分，如此一来，容易出现如下问题：
(1)对于检测速度/检测效能较高的检测方法，比如光学检测等检测方法，由于受检测系统的物理极限制约，其分辨率对更小的制程节点不能满足要求，检测过程中对小的缺陷容易产生漏检。因此，采用该类检测方法时，对高阶制程可能出现无法满足检测任务要求，以及出现误检率较高等问题。
(2)对于检测速度较低但检测分辨率较高的检测方法，比如电子束等检测方法，由于其通常是以同一个“检测灵敏度”，对晶片上所有的检测区域进行检测，比如，以同样的像素尺寸扫描图像，然后再用统一的算法和检测阈值完成缺陷检测，这样，难以调和晶片上不同区域对检测灵敏度的要求，容易造成检测速度很难覆盖足够的区域，以及不能得到具有统计意义的采样区域等问题。
因此，如何调和晶片上不同区域对检测灵敏度的要求是本领域技术人员亟需解决的技术问题。
发明内容
本申请实施例提供一种晶片的缺陷检测方法、装置、设备及计算机可读 存储介质，能够调和晶片上不同区域对检测灵敏度的要求。
第一方面，本申请实施例提供一种晶片的缺陷检测方法，方法包括：
获取晶片的表面的结构特征信息；
根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；
根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略；
基于缺陷检测策略对晶片进行检测。
可选的，获取晶片的表面的结构特征信息，包括：
计算晶片的表面的掩模板误差增强因子；
基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
可选的，根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略，包括：
根据不同区域的结构标识信息，分别确定与不同区域匹配的检测灵敏度；
根据检测灵敏度，分别确定与不同区域匹配的缺陷检测策略。
可选的，结构特征信息包括以下至少一种信息：
用于表征晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
用于指示晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
用于指示晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
可选的，晶片的缺陷检测方法还包括：
确定记录晶片的设计信息时所采用的数据格式；
采用与数据格式相同的格式，记录不同区域的结构标识信息。
可选的，根据不同区域的结构标识信息，分别确定与不同区域匹配的检测灵敏度，包括：
根据不同区域的结构标识信息，对于晶片上每一个点计算对应的权重值；
根据权重值，分别确定与不同区域匹配的检测灵敏度。
可选的，根据权重值，分别确定与不同区域匹配的检测灵敏度，包括：
若权重值大于预设的权重阈值，则选取大于预设灵敏度阈值的第一目标灵敏度作为检测灵敏度；
若权重值小于预设的权重阈值，则选取小于预设灵敏度阈值的第二目标灵敏度作为检测灵敏度。
可选的，确定记录晶片的设计信息时所采用的数据格式，包括：
确定标记区域标识，检测设备类型，检测用光斑尺寸，检测算法参数和/或自动缺陷分类参数。
可选的，根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略，包括：
确定晶片上的每一个图形在线路设计中的重要程度信息以及唯一性信息；
根据不同区域的结构标识信息、重要程度信息以及唯一性信息，分别确定与不同区域匹配的缺陷检测策略。
可选的，用于执行晶片的缺陷检测方法的检测设备包括光学检测设备和/或电子束检测设备，且检测设备之间通过专用或通用的传输系统实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备之间通过通用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过通用物料传送通道实现物料连接。
第二方面，本申请实施例提供了一种晶片的缺陷检测装置，装置包括：
获取模块，用于获取晶片的表面的结构特征信息；
划分模块，用于根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；
确定模块，用于根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略；
检测模块，用于基于缺陷检测策略对晶片进行检测。
可选的，获取模块，包括：
计算单元，用于计算晶片的表面的掩模板误差增强因子；
获取单元，用于基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
可选的，确定模块，包括：
灵敏度确定单元，用于根据不同区域的结构标识信息，分别确定与不同区域匹配的检测灵敏度；
策略确定单元，用于根据检测灵敏度，分别确定与不同区域匹配的缺陷检测策略。
可选的，结构特征信息包括以下至少一种信息：
用于表征晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
用于指示晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
用于指示晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
可选的，晶片的缺陷检测装置还包括：
格式确定模块，用于确定记录晶片的设计信息时所采用的数据格式；
记录模块，用于采用与数据格式相同的格式，记录不同区域的结构标识信息。
可选的，灵敏度确定单元，包括：
权重确定子单元，用于根据不同区域的结构标识信息，对于晶片上每一个点计算对应的权重值；
灵敏度确定子单元，用于根据权重值，分别确定与不同区域匹配的检测灵敏度。
可选的，灵敏度确定子单元，用于：
若权重值大于预设的权重阈值，则选取大于预设灵敏度阈值的第一目标灵敏度作为检测灵敏度；
若权重值小于预设的权重阈值，则选取小于预设灵敏度阈值的第二目标灵敏度作为检测灵敏度。
可选的，格式确定模块，用于：
确定标记区域标识，检测设备类型，检测用光斑尺寸，检测算法参数和/或自动缺陷分类参数。
可选的，确定模块，用于：
确定晶片上的每一个图形在线路设计中的重要程度信息以及唯一性信息；
根据不同区域的结构标识信息、重要程度信息以及唯一性信息，分别确定与不同区域匹配的缺陷检测策略。
可选的，用于执行晶片的缺陷检测方法的检测设备包括光学检测设备和/或电子束检测设备，且检测设备之间通过专用或通用的传输系统实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备之间通过通用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过通用物料传送通道实现物料连接。
第三方面，本申请实施例提供了一种晶片的缺陷检测设备，设备包括：
所述晶片的缺陷检测设备包括：处理器以及存储有计算机程序指令的存 储器；
所述处理器执行所述计算机程序指令时实现如上述第一方面所述的晶片的缺陷检测方法。
第四方面，本申请实施例提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现如上述第一方面所述的晶片的缺陷检测方法。
本申请实施例的晶片的缺陷检测方法、装置、设备及计算机可读存储介质，可以获取晶片的表面的结构特征信息；然后，根据所述结构特征信息，对所述晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的缺陷检测策略；最后，基于所述缺陷检测策略对所述晶片进行检测，这样一来，对于晶片的表面的不同区域可以采用不同的缺陷检测策略进行检测，从而可以调和晶片上不同区域对检测灵敏度的要求。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个实施例提供的晶片的缺陷检测方法的流程示意图；
图2为本申请实施例提供的基于缺陷检测策略，通过光学检测和电子束检测结合检测+专用的物料传递通道进行检测的实施方式的示意图；
图3为本申请实施例提供的基于缺陷检测策略，通过光学检测和电子束检测结合检测+通用物料传递通道进行检测的实施方式的示意图；
图4为本申请实施例提供的基于缺陷检测策略，通过光学检测和多电子 束检测结合检测+单电子束检测设备结合+专用的物料传递通道进行检测的实施方式的示意图；
图5为本申请实施例提供的基于缺陷检测策略，通过光学检测和多电子束检测+单电子束检测结合的检测+通用的物料传递通道进行检测的实施方式的示意图；
图6是本申请一个实施例提供的晶片的缺陷检测装置的结构示意图；
图7是本申请一个实施例提供的晶片的缺陷检测设备的结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
目前，相关技术在对晶片进行检测时，通常会考虑检测的覆盖率，但是对所检测的晶片表面并不做细致区分，如此一来，容易出现如下问题：
(1)对于检测速度/检测效能较高的检测方法，比如光学检测等检测方法，通常使用晶片表面全检测(full coverage)。然而，由于受检测系统的物理极限制约，其分辨率对更小的制程节点不能满足要求，检测过程中对小的缺陷容易产生漏检，从而导致采用该类检测方法时，对高阶制程可能出现无法满足检测任务要求，以及出现误检率较高等问题。
(2)对于检测速度较低但检测分辨率较高的检测方法，比如电子束等检测方法，通常使用采样检测，其中，采样检测是指在晶片表面划定检测区域，只在检测区域内进行缺陷检测。采用该类方法时，由于其通常是以同一个“检测灵敏度”，对晶片上所有的检测区域进行检测，比如，以同样的像素尺寸扫描图像，然后再用统一的算法和检测阈值完成缺陷检测，这样，难以调和晶片上不同区域对检测灵敏度的要求，容易造成检测速度很难覆盖足够的区域，以及不能得到具有统计意义的采样区域等问题。
例如，实际应用中，晶片上某些区域对缺陷的存在比较敏感，即使小的缺陷的存在也会对芯片的电学性能产生影响，为方便描述，下面将该些区域称之为“重要区域”；但有些区域对缺陷的存在对于芯片最终性能的影响并不大，比如，Dummy Fill区域等，在此区域缺陷的存在并不影响芯片的电学性能，这里将该类区域称之为“不重要区域”。如此，若对晶片各区域使用同样的“检测灵敏度”，比如，同样的pixel size和同样的检测阈值做缺陷检测，则会出现如下问题：在重要区域，为了检测出小的缺陷，需要提高检测灵敏度，而这也意味着在非重要区域，无关紧要的小缺陷被报告出来，后续对这些缺陷的处理，包括自动缺陷分类、记录、存储，等等都是没有意义的，是对检测资源的浪费以及对检测效率的降低。反之，如果压低检测灵敏度，非重要区域中无关紧要的缺陷减少了，但却可能造成重要区域中小的缺陷漏检，这是一个性质更为严重的问题，换而言之，也即检测方法难以调和晶片上不 同区域对检测灵敏度的要求。
为了解决现有技术问题，本申请实施例提供了一种晶片的缺陷检测方法、装置、设备及计算机可读存储介质。下面首先对本申请实施例所提供的晶片的缺陷检测方法进行介绍。
图1示出了本申请一个实施例提供的晶片的缺陷检测方法的流程示意图。如图1所示，该方法包括如下步骤：
S001，获取晶片的表面的结构特征信息。
其中，结构特征信息可以包括以下至少一种信息：
用于表征晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
用于指示晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
用于指示晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
本申请实施例中，考虑到虽然晶片表面布满的图形结构形状各异，疏密不同，结构变化(有许多重复结构，但重复周期，重复次数不完全一致)，但由于它们都是由设计者设计出来的。因此，可以确切地知道晶片表面上所有的结构特征，例如，哪些部位的结构在生产过程中容易产生缺陷；哪些部位的结构对哪种类型的缺陷敏感或者不敏感；哪些部位是Dummy Fill，可以不做缺陷检测；哪些部位对于最终芯片性能不敏感；哪些部位是由于冗余度设计，即使有缺陷也不会影响最终性能。基于此，在对晶片进行检测之前，可以先获取晶片的表面的结构特征信息，以便根据晶片的表面的结构特征信息，确定对应的缺陷检测策略。
在一种可选的实施方式中，可以通过以下步骤获取晶片的表面的结构特征信息：
(1)计算晶片的表面的掩模板误差增强因子；
(2)基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
本申请实施例中，可以先量化、计算得到晶片的表面的掩模板误差增强因子，然后再根据掩模板误差增强因子，获取晶片的表面的结构特征信息，比如，当确定掩模板误差增强因子为预设第一数值时，则认为该掩模板误差增强因子对应的晶片的表面为容易出错的区域(hot spots)。或者，当确定掩模板误差增强因子为预设第二数值时，则认为该掩模板误差增强因子对应的晶片的表面为“dummy fill”区域，也即可以不做缺陷检测的区域。
其中，预设第一数值和预设第二数值可以根据实际工作经验确定。
需要说明的是，上述例举的获取晶片的表面的结构特征信息的方式，仅是本申请实施例的一种示例性说明，并不对本申请实施例造成任何限定。
S002，根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息。
本申请实施例中，在获取得到晶片的表面的结构特征信息之后，则可以根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息。
例如，沿用S001所例举的实例，假设确定晶片表面某部分的结构特征信息为容易出错，则可以将该部分对应的区域划分为容易出错的区域，并确定该区域的结构标识信息为hot spots区域，或者记为“容易出错的区域”。
再比如，假设确定晶片表面某部分的结构特征信息为对于最终芯片性能不敏感，则可以将该部分对应的区域划分为可以不做缺陷检测的区域，并确定该区域的结构标识信息为dummy fill区域，或者记为“可以不做缺陷检测的区域”。
需要说明的是，上述例举的确定不同区域的结构标识信息的方式仅是本申请实施例的一种示例性说明，并不对本申请实施例造成任何限定。
在一种可选的实施方式中，在确定划分后的不同区域的结构标识信息之 后，还可以确定记录晶片的设计信息时所采用的数据格式；采用与数据格式相同的格式，记录不同区域的结构标识信息。其中，采用与数据格式相同的格式，记录不同区域的结构标识信息，也可以理解为检测区域的划分可以精确到和晶片上每个多边形相同的尺度。
可选的，记录晶片的设计信息时所采用的数据格式可以包括但不限于：标记区域标识，例如标记区域ID，检测设备类型，检测用光斑尺寸，检测算法参数，自动缺陷分类(ADC)参数。
S003，根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略。
其中，缺陷检测策略可以包括检测灵敏度等信息。
本申请实施例中，可以根据不同区域的结构标识信息，对于晶片上每一个点计算一个权重，然后根据权重分别确定与不同区域匹配的缺陷检测策略，比如，根据权重自动选择不同区域需要检测的灵敏度，例如，权重高的地方采用较高的灵敏度，权重低的地方采用低的灵敏度。
或者，在一种实施方式中，还可以根据不同区域的结构标识信息，并结合晶片上每一个图形在线路设计中的重要程度以及是否具有唯一性，进行综合检测规划，从而分别确定与不同区域匹配的缺陷检测策略。
在一种可选的实施方式中，S003还可以通过以下步骤实现：
(1)根据不同区域的结构标识信息，分别确定与不同区域匹配的检测灵敏度；
(2)根据检测灵敏度，分别确定与不同区域匹配的缺陷检测策略。
S004，基于缺陷检测策略对晶片进行检测。
本申请实施例中，在确定与不同区域匹配的缺陷检测策略之后，则可以基于缺陷检测策略对晶片进行检测。
其中，基于缺陷检测策略对晶片进行检测的检测设备可以是独立的检测设备，比如，光学检测设备或电子束检测设备。并且，检测设备之间可以通过专用的，或通用的传输系统，比如，全自动空中轨道传输系统(over head transportation，OHT)，实现物料连接。
如图2～图5所示，为本申请实施例提供的四种基于检测设备对晶片进行检测的实施方式的示意图。
其中，图2为本申请实施例提供的基于缺陷检测策略，通过光学检测和电子束检测结合检测+专用的物料传递通道进行检测的实施方式的示意图。如图2所示，检测设备包括1个光学检测设备和两个电子束检测设备，其中，1个光学检测设备和两个电子束检测设备之间通过专用/专有物料传送通道，实现物料连接。
图3为本申请实施例提供的基于缺陷检测策略，通过光学检测和电子束检测结合检测+通用物料传递通道进行检测的实施方式的示意图。如图3所示，检测设备包括1个光学检测设备和两个电子束检测设备，其中，1个光学检测设备和两个电子束检测设备之间通过通用物料传送通道，实现物料连接。
图4为本申请实施例提供的基于缺陷检测策略，通过光学检测和多电子束检测结合检测+单电子束检测设备结合+专用的物料传递通道进行检测的实施方式的示意图。如图4所示，检测设备包括1个光学检测设备、1个多电子束检测设备和2个单电子束检测设备，其中，1个光学检测设备、1个多电子束检测设备和2个单电子束检测设备之间通过专用/专有物料传送通道，实现物料连接。
图5为本申请实施例提供的基于缺陷检测策略，通过光学检测和多电子束检测+单电子束检测结合的检测+通用的物料传递通道，例如OHT进行检测 的实施方式的示意图。如图5所示，检测设备包括1个光学检测设备、1个多电子束检测设备和2个单电子束检测设备，其中，1个光学检测设备、1个多电子束检测设备和2个单电子束检测设备之间通过通用物料传送通道，实现物料连接。
可选的，实际应用中场景中，本申请实施例的检测设备可以是由多个具有不同能力的检测单元，集成的具有多种检测路径的综合检测系统，还可以包括控制器。其中，该控制器可以了解该检测设备内所有检测单元的能力，以及各种可能的检测路径；该控制器可以理解晶片的表面的结构标记信息。
在一种可选的实施方式中，该控制器在接收到检测任务之后，可以读取晶片的表面的结构标记信息进行分析，然后组合优化出对应的缺陷检测方案。可选的，组合优化出的方案可以以最大的检测生产率为目标函数。
其中，该控制器可以是具体的智能控制设备，也可以是一种能够实现控制功能的算法。当该控制器为一种能够实现控制功能的算法时，该算法需要优化系统中各检测任务的调配，使检测生产力最优。
采用本申请实施例的晶片的缺陷检测方法，可以获取晶片的表面的结构特征信息；然后，根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略；最后，基于缺陷检测策略对晶片进行检测，这样一来，对于晶片的表面的不同区域可以采用不同的缺陷检测策略进行检测，从而可以调和晶片上不同区域对检测灵敏度的要求。
另一方面，可以使得检测过程能够灵活地调整检测策略，优化检测执行，根据情况调整检测灵敏度，以优化缺陷检测的整体检测生产力。
图6示出了本申请实施例提供的晶片的缺陷检测装置的结构示意图。如图6所示，该装置包括：
获取模块601，用于获取晶片的表面的结构特征信息；
划分模块602，用于根据结构特征信息，对晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；
确定模块603，用于根据不同区域的结构标识信息，分别确定与不同区域匹配的缺陷检测策略；
检测模块604，用于基于缺陷检测策略对晶片进行检测。
可选的，获取模块601，包括：
计算单元，用于计算晶片的表面的掩模板误差增强因子；
获取单元，用于基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
可选的，确定模块603，包括：
灵敏度确定单元，用于根据不同区域的结构标识信息，分别确定与不同区域匹配的检测灵敏度；
策略确定单元，用于根据检测灵敏度，分别确定与不同区域匹配的缺陷检测策略。
可选的，结构特征信息包括以下至少一种信息：
用于表征晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
用于指示晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
用于指示晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
可选的，晶片的缺陷检测装置还包括：
格式确定模块，用于确定记录晶片的设计信息时所采用的数据格式；
记录模块，用于采用与数据格式相同的格式，记录不同区域的结构标识信息。
可选的，灵敏度确定单元，包括：
权重确定子单元，用于根据不同区域的结构标识信息，对于晶片上每一个点计算对应的权重值；
灵敏度确定子单元，用于根据权重值，分别确定与不同区域匹配的检测灵敏度。
可选的，灵敏度确定子单元，用于：
若权重值大于预设的权重阈值，则选取大于预设灵敏度阈值的第一目标灵敏度作为检测灵敏度；
若权重值小于预设的权重阈值，则选取小于预设灵敏度阈值的第二目标灵敏度作为检测灵敏度。
可选的，格式确定模块，用于：
确定标记区域标识，检测设备类型，检测用光斑尺寸，检测算法参数和/或自动缺陷分类参数。
可选的，确定模块，用于：
确定晶片上的每一个图形在线路设计中的重要程度信息以及唯一性信息；
根据不同区域的结构标识信息、重要程度信息以及唯一性信息，分别确定与不同区域匹配的缺陷检测策略。
可选的，用于执行晶片的缺陷检测方法的检测设备包括光学检测设备和/或电子束检测设备，且检测设备之间通过专用或通用的传输系统实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备和两个电子束检测设备，其中，一个光学检测设备和两个电子束检测设备 之间通过通用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过专用物料传送通道实现物料连接。
可选的，若电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行晶片的缺陷检测方法的检测设备包括一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备；
其中，一个光学检测设备、一个多电子束检测设备和两个单电子束检测设备之间通过通用物料传送通道实现物料连接。
图6所示装置中的各个模块/单元具有实现图1中各个步骤的功能，并能达到其相应的技术效果，为简洁描述，在此不再赘述。
图7示出了本申请实施例提供的晶片的缺陷检测设备的结构示意图。
晶片的缺陷检测设备可以包括处理器701以及存储有计算机程序指令的存储器702。
具体地，上述处理器701可以包括中央处理器(CPU)，或者特定集成电路(Application Specific Integrated Circuit，ASIC)，或者可以被配置成实施本申请实施例的一个或多个集成电路。
存储器702可以包括用于数据或指令的大容量存储器。举例来说而非限制，存储器702可包括硬盘驱动器(Hard Disk Drive，HDD)、软盘驱动器、闪存、光盘、磁光盘、磁带或通用串行总线(Universal Serial Bus，USB)驱动器或者两个或更多个以上这些的组合。在合适的情况下，存储器702可包括可移除或不可移除(或固定)的介质。在合适的情况下，存储器702可在 晶片的缺陷检测设备的内部或外部。在特定实施例中，存储器702可以是非易失性固态存储器。
在一个实施例中，存储器702可以是只读存储器(Read Only Memory，ROM)。在一个实施例中，该ROM可以是掩模编程的ROM、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、电可改写ROM(EAROM)或闪存或者两个或更多个以上这些的组合。
处理器701通过读取并执行存储器702中存储的计算机程序指令，以实现上述实施例中的任意一种晶片的缺陷检测方法。
在一个示例中，晶片的缺陷检测设备还可包括通信接口703和总线710。其中，如图7所示，处理器701、存储器702、通信接口703通过总线710连接并完成相互间的通信。
通信接口703，主要用于实现本申请实施例中各模块、装置、单元和/或设备之间的通信。
总线710包括硬件、软件或两者，将晶片的缺陷检测设备的部件彼此耦接在一起。举例来说而非限制，总线可包括加速图形端口(AGP)或其他图形总线、增强工业标准架构(EISA)总线、前端总线(FSB)、超传输(HT)互连、工业标准架构(ISA)总线、无限带宽互连、低引脚数(LPC)总线、存储器总线、微信道架构(MCA)总线、外围组件互连(PCI)总线、PCI-Express(PCI-X)总线、串行高级技术附件(SATA)总线、视频电子标准协会局部(VLB)总线或其他合适的总线或者两个或更多个以上这些的组合。在合适的情况下，总线710可包括一个或多个总线。尽管本申请实施例描述和示出了特定的总线，但本申请考虑任何合适的总线或互连。
另外，结合上述实施例中的晶片的缺陷检测方法，本申请实施例可提供一种计算机可读存储介质来实现。该计算机可读存储介质上存储有计算机程 序指令；该计算机程序指令被处理器执行时实现上述实施例中的任意一种晶片的缺陷检测方法。
需要明确的是，本申请并不局限于上文所描述并在图中示出的特定配置和处理。为了简明起见，这里省略了对已知方法的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本申请的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本申请的精神后，作出各种改变、修改和添加，或者改变步骤之间的顺序。
以上所述的结构框图中所示的功能模块可以实现为硬件、软件、固件或者它们的组合。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(ASIC)、适当的固件、插件、功能卡等等。当以软件方式实现时，本申请的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传输介质或者通信链路上传送。“机器可读介质”可以包括能够存储或传输信息的任何介质。机器可读介质的例子包括电子电路、半导体存储器设备、ROM、闪存、可擦除ROM(EROM)、软盘、CD-ROM、光盘、硬盘、光纤介质、射频(RF)链路，等等。代码段可以经由诸如因特网、内联网等的计算机网络被下载。
还需要说明的是，本申请中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本申请不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。
上面参考根据本申请的实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本申请的各方面。应当理解，流程图和/或框图中的每个方框以及流程图和/或框图中各方框的组合可以由计算机程序指令实现。这些计算机程序指令可被提供给通用计算机、专用计算机、或其它可编 程数据处理装置的处理器，以产生一种机器，使得经由计算机或其它可编程数据处理装置的处理器执行的这些指令使能对流程图和/或框图的一个或多个方框中指定的功能/动作的实现。这种处理器可以是但不限于是通用处理器、专用处理器、特殊应用处理器或者现场可编程逻辑电路。还可理解，框图和/或流程图中的每个方框以及框图和/或流程图中的方框的组合，也可以由执行指定的功能或动作的专用硬件来实现，或可由专用硬件和计算机指令的组合来实现。
以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。

Claims (30)

  1. 一种晶片的缺陷检测方法，其特征在于，包括：
    获取晶片的表面的结构特征信息；
    根据所述结构特征信息，对所述晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；
    根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的缺陷检测策略；
    基于所述缺陷检测策略对所述晶片进行检测。
  2. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，获取晶片的表面的结构特征信息，包括：
    计算所述晶片的表面的掩模板误差增强因子；
    基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
  3. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的缺陷检测策略，包括：
    根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的检测灵敏度；
    根据所述检测灵敏度，分别确定与所述不同区域匹配的缺陷检测策略。
  4. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，所述结构特征信息包括以下至少一种信息：
    用于表征所述晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
    用于指示所述晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
    用于指示所述晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
  5. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，所述方法还包括：
    确定记录所述晶片的设计信息时所采用的数据格式；
    采用与所述数据格式相同的格式，记录所述不同区域的结构标识信息。
  6. 根据权利要求3所述晶片的缺陷检测方法，其特征在于，根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的检测灵敏度，包括：
    根据所述不同区域的结构标识信息，对于所述晶片上每一个点计算对应的权重值；
    根据所述权重值，分别确定与所述不同区域匹配的检测灵敏度。
  7. 根据权利要求6所述晶片的缺陷检测方法，其特征在于，根据所述权重值，分别确定与所述不同区域匹配的检测灵敏度，包括：
    若所述权重值大于预设的权重阈值，则选取大于预设灵敏度阈值的第一目标灵敏度作为所述检测灵敏度；
    若所述权重值小于预设的权重阈值，则选取小于预设灵敏度阈值的第二目标灵敏度作为所述检测灵敏度。
  8. 根据权利要求5所述晶片的缺陷检测方法，其特征在于，所述确定记录所述晶片的设计信息时所采用的数据格式，包括：
    确定标记区域标识，检测设备类型，检测用光斑尺寸，检测算法参数和/或自动缺陷分类参数。
  9. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的缺陷检测策略，包括：
    确定所述晶片上的每一个图形在线路设计中的重要程度信息以及唯一性信息；
    根据所述不同区域的结构标识信息、所述重要程度信息以及所述唯一性信息，分别确定与所述不同区域匹配的缺陷检测策略。
  10. 根据权利要求1所述晶片的缺陷检测方法，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括光学检测设备和/或电子束检测设备，且所述检测设备之间通过专用或通用的传输系统实现物料连接。
  11. 根据权利要求10所述晶片的缺陷检测方法，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备和两个所述电子束检测设备，其中，一个所述光学检测设备和两个所述电子束检测设备之间通过专用物料传送通道实现物料连接。
  12. 根据权利要求10所述晶片的缺陷检测方法，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备和两个所述电子束检测设备，其中，一个所述光学检测设备和两个所述电子束检测设备之间通过通用物料传送通道实现物料连接。
  13. 根据权利要求10所述晶片的缺陷检测方法，其特征在于，若所述电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备；
    其中，一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备之间通过专用物料传送通道实现物料连接。
  14. 根据权利要求10所述晶片的缺陷检测方法，其特征在于，若所述电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备；
    其中，一个所述光学检测设备、一个所述多电子束检测设备和两个所述 单电子束检测设备之间通过通用物料传送通道实现物料连接。
  15. 一种晶片的缺陷检测装置，其特征在于，所述装置包括：
    获取模块，用于获取晶片的表面的结构特征信息；
    划分模块，用于根据所述结构特征信息，对所述晶片的表面进行区域划分，并分别确定划分后的不同区域的结构标识信息；
    确定模块，用于根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的缺陷检测策略；
    检测模块，用于基于所述缺陷检测策略对所述晶片进行检测。
  16. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，获取模块，包括：
    计算单元，用于计算所述晶片的表面的掩模板误差增强因子；
    获取单元，用于基于掩模板误差增强因子，获取晶片的表面的结构特征信息。
  17. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，确定模块，包括：
    灵敏度确定单元，用于根据所述不同区域的结构标识信息，分别确定与所述不同区域匹配的检测灵敏度；
    策略确定单元，用于根据所述检测灵敏度，分别确定与所述不同区域匹配的缺陷检测策略。
  18. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，所述结构特征信息包括以下至少一种信息：
    用于表征所述晶片的表面结构在生产过程中是否容易产生缺陷的第一信息；
    用于指示所述晶片的表面结构敏感和/或不敏感的缺陷类型的第二信息；
    用于指示所述晶片的表面结构对于最终芯片性能是否不敏感的第三信息。
  19. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，所述装置还包括：
    格式确定模块，用于确定记录所述晶片的设计信息时所采用的数据格式；
    记录模块，用于采用与所述数据格式相同的格式，记录所述不同区域的结构标识信息。
  20. 根据权利要求17所述晶片的缺陷检测装置，其特征在于，所述灵敏度确定单元，包括：
    权重确定子单元，用于根据所述不同区域的结构标识信息，对于所述晶片上每一个点计算对应的权重值；
    灵敏度确定子单元，用于根据所述权重值，分别确定与所述不同区域匹配的检测灵敏度。
  21. 根据权利要求20所述晶片的缺陷检测装置，其特征在于，所述灵敏度确定子单元，用于：
    若所述权重值大于预设的权重阈值，则选取大于预设灵敏度阈值的第一目标灵敏度作为所述检测灵敏度；
    若所述权重值小于预设的权重阈值，则选取小于预设灵敏度阈值的第二目标灵敏度作为所述检测灵敏度。
  22. 根据权利要求19所述晶片的缺陷检测装置，其特征在于，所述格式确定模块，用于：
    确定标记区域标识，检测设备类型，检测用光斑尺寸，检测算法参数和/或自动缺陷分类参数。
  23. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，所述确定模块，用于：
    确定所述晶片上的每一个图形在线路设计中的重要程度信息以及唯一性信息；
    根据所述不同区域的结构标识信息、所述重要程度信息以及所述唯一性信息，分别确定与所述不同区域匹配的缺陷检测策略。
  24. 根据权利要求15所述晶片的缺陷检测装置，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括光学检测设备和/或电子束检测设备，且所述检测设备之间通过专用或通用的传输系统实现物料连接。
  25. 根据权利要求24所述晶片的缺陷检测装置，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备和两个所述电子束检测设备，其中，一个所述光学检测设备和两个所述电子束检测设备之间通过专用物料传送通道实现物料连接。
  26. 根据权利要求24所述晶片的缺陷检测装置，其特征在于，用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备和两个所述电子束检测设备，其中，一个所述光学检测设备和两个所述电子束检测设备之间通过通用物料传送通道实现物料连接。
  27. 根据权利要求24所述晶片的缺陷检测装置，其特征在于，若所述电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备；
    其中，一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备之间通过专用物料传送通道实现物料连接。
  28. 根据权利要求24所述晶片的缺陷检测装置，其特征在于，若所述电子束检测设备包括多电子束检测设备和单电子束检测设备，则用于执行所述晶片的缺陷检测方法的检测设备包括一个所述光学检测设备、一个所述多电 子束检测设备和两个所述单电子束检测设备；
    其中，一个所述光学检测设备、一个所述多电子束检测设备和两个所述单电子束检测设备之间通过通用物料传送通道实现物料连接。
  29. 一种晶片的缺陷检测设备，其特征在于，所述晶片的缺陷检测设备包括：处理器以及存储有计算机程序指令的存储器；
    所述处理器执行所述计算机程序指令时实现如权利要求1-14任意一项所述晶片的缺陷检测方法。
  30. 一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现如权利要求1-14任意一项所述晶片的缺陷检测方法。
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