WO2024053241A1 - Ｄｃ／ｄｃコンバータ及び半導体機器 - Google Patents

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WO2024053241A1
WO2024053241A1 PCT/JP2023/025702 JP2023025702W WO2024053241A1 WO 2024053241 A1 WO2024053241 A1 WO 2024053241A1 JP 2023025702 W JP2023025702 W JP 2023025702W WO 2024053241 A1 WO2024053241 A1 WO 2024053241A1
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switching element
terminals
capacitor
reactor
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PCT/JP2023/025702
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Inventor
卓治 石橋
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ローム株式会社
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac

Definitions

  • the invention disclosed herein relates to a DC/DC converter and a semiconductor device equipped with the DC/DC converter.
  • a gate driver circuit drives a semiconductor switching element.
  • an isolated DC/DC converter including a transformer is used in a power supply circuit that supplies DC power to a gate driver circuit.
  • a transformer is larger than other circuit components, so the area of a power supply circuit equipped with a transformer tends to be large.
  • the DC/DC converter disclosed herein includes a pair of first terminals configured to receive first DC power and a pair of second terminals configured to output second DC power. , a primary side circuit, a secondary side circuit, a first capacitor, and a second capacitor.
  • the primary side circuit includes a first semiconductor switching element and a first reactor.
  • the secondary circuit includes at least one of a diode and a second semiconductor switching element, and a second reactor.
  • the primary side circuit is provided between the pair of first terminals and the first capacitor and the second capacitor.
  • the secondary circuit is provided between the first capacitor and the second capacitor and the pair of second terminals.
  • the semiconductor device disclosed herein includes a semiconductor module and the above DC/DC converter configured to supply power to the semiconductor module.
  • FIG. 1 is a diagram showing a DC/DC converter according to an embodiment.
  • FIG. 2 is a diagram showing a DC/DC converter according to the first embodiment.
  • FIG. 3 is a diagram for explaining the operation of the DC/DC converter according to the first embodiment when the first semiconductor switching element is on.
  • FIG. 4 is a diagram for explaining the operation of the DC/DC converter according to the first example when the first semiconductor switching element is off.
  • FIG. 5 is a diagram showing voltages and currents at various parts of the DC/DC converter according to the first embodiment.
  • FIG. 6 is a diagram showing a DC/DC converter according to a second embodiment.
  • FIG. 7 is a diagram for explaining the operation of the DC/DC converter according to the second embodiment when the first semiconductor switching element is on.
  • FIG. 1 is a diagram showing a DC/DC converter according to an embodiment.
  • FIG. 2 is a diagram showing a DC/DC converter according to the first embodiment.
  • FIG. 3 is a diagram for explaining the operation of the DC/DC
  • FIG. 8 is a diagram for explaining the operation of the DC/DC converter according to the second embodiment when the first semiconductor switching element is off.
  • FIG. 9 is a diagram showing voltages and currents at various parts of the DC/DC converter according to the second embodiment.
  • FIG. 10 is a diagram showing a DC/DC converter according to a third embodiment.
  • FIG. 11 is a diagram for explaining the operation of the DC/DC converter according to the third embodiment when the first semiconductor switching element is on.
  • FIG. 12 is a diagram for explaining the operation of the DC/DC converter according to the third embodiment when the first semiconductor switching element is off.
  • FIG. 13 is a diagram showing voltages and currents at various parts of the DC/DC converter according to the third example.
  • FIG. 14 is a diagram showing a DC/DC converter according to a fourth embodiment.
  • FIG. 10 is a diagram showing a DC/DC converter according to a third embodiment.
  • FIG. 11 is a diagram for explaining the operation of the DC/DC converter according to the third embodiment when the first semiconductor
  • FIG. 15 is a diagram showing a first example of the control section.
  • FIG. 16 is a diagram showing voltages at various parts of the DC/DC converter when the first example of the control section is applied.
  • FIG. 17 is a diagram showing a second example of the control section.
  • FIG. 18 is a diagram showing voltages at various parts of the DC/DC converter when the second example of the control section is applied.
  • FIG. 19 is a diagram showing a third example of the control section.
  • FIG. 20 is a diagram showing voltages at various parts of the DC/DC converter when the third example of the control section is applied.
  • FIG. 21 is a diagram showing a fourth example of the control section.
  • FIG. 22 is a diagram showing a semiconductor device.
  • FIG. 23 is a plan view of the semiconductor module.
  • FIG. 24 is a front view of the semiconductor module shown in FIG. 23.
  • FIG. 25 is a partially enlarged view of FIG. 23.
  • FIG. 26 is a partially enlarged view of FIG. 24.
  • FIG. 27A is a partially enlarged cross-sectional view of the first wiring board shown in FIG. 26.
  • FIG. 27B is a partially enlarged sectional view of the first wiring board shown in FIG. 26, showing a configuration different from that shown in FIG. 5A.
  • FIG. 28 is a partially enlarged sectional view of the connection wiring shown in FIG. 26.
  • FIG. 29 is a block diagram of a circuit provided on the first wiring board shown in FIG. 26.
  • FIG. 30 is a perspective view of one of a plurality of semiconductor devices that constitute the semiconductor module shown in FIG. 23.
  • FIG. 31 is a plan view of the semiconductor device shown in FIG. 30.
  • FIG. 32 is a plan view corresponding to FIG. 31, in which the sealing resin is seen through.
  • FIG. 33 is a partially enlarged view of FIG. 32.
  • FIG. 34 is a plan view corresponding to FIG. 31, in which the first conductive member is seen through, and the sealing resin and the second conductive member are not shown.
  • FIG. 35 is a right side view of the semiconductor device shown in FIG. 23.
  • FIG. 36 is a bottom view of the semiconductor device shown in FIG. 23.
  • FIG. 37 is a cross-sectional view taken along line XV-XV in FIG. 32.
  • FIG. 38 is a cross-sectional view taken along line XVI-XVI in FIG. 32.
  • FIG. 39 is a partially enlarged view of the first element shown in FIG. 38 and its surroundings.
  • FIG. 40 is a partially enlarged view of the second element shown in FIG. 38 and its surroundings.
  • FIG. 41 is a sectional view taken along line XIX-XIX in FIG. 32.
  • FIG. 42 is a sectional view taken along line XX-XX in FIG. 32.
  • a MOS field effect transistor is defined as having a gate structure that is a "layer made of a conductor or a semiconductor such as polysilicon with a low resistance value," “an insulating layer,” and "P-type, A field effect transistor consisting of at least three layers of "N-type or intrinsic semiconductor layers”. That is, the structure of the gate of the MOS field effect transistor is not limited to the three-layer structure of metal, oxide, and semiconductor.
  • FIG. 1 is a diagram showing a DC/DC converter according to an embodiment.
  • the DC/DC converter CNV1 includes a pair of first terminals T1A and T1B, a pair of second terminals T2A and T2B, a primary side circuit 1, a secondary side circuit 2, a first capacitor C1, and a second capacitor.
  • C2 a first capacitor
  • the pair of first terminals T1A and T1B are configured to receive first DC power.
  • the positive pole of the DC power supply PS1 that outputs the first DC power is connected to the first terminal T1A, and the negative pole of the DC power supply PS1 is connected to the first terminal T1B.
  • the pair of second terminals T2A and T2B are configured to output second DC power.
  • the first end of the load LD1 is connected to the second terminal T2A
  • the second end of the load LD2 is connected to the second terminal T2B.
  • a pair of second terminals T2A and T2B output the second DC power to the load LD1.
  • the primary side circuit 1 includes a first semiconductor switching element (not shown in FIG. 1) and a first reactor (not shown in FIG. 1).
  • the secondary circuit 2 includes at least one of a diode (not shown in FIG. 1) or a second semiconductor switching element (not shown in FIG. 1), and a second reactor (not shown in FIG. 1).
  • the primary side circuit 1 is provided between a pair of first terminals T1A and T1B and a first capacitor C1 and a second capacitor C2.
  • the secondary circuit 2 is provided between the first capacitor C1, the second capacitor C2, and a pair of second terminals T2A and T2B.
  • the first capacitor C1 and the second capacitor C2 insulate the primary circuit 1 and the secondary circuit 2.
  • the first end of the output capacitor C3 is connected to the second terminal T2A.
  • a second end of the output capacitor C3 is connected to the second terminal T2B.
  • Output capacitor C3 suppresses ripple in the DC voltage supplied to load LD1.
  • the DC/DC converter CNV1 has a configuration including a first capacitor C1 and a second capacitor C2 as insulating elements. Capacitors are generally smaller than transformers. Therefore, the DC/DC converter CNV1 can be made smaller than a DC/DC converter including a transformer.
  • the DC/DC converter CNV1 does not include a transformer, there is no reduction in efficiency due to iron loss generated in the transformer. Therefore, the DC/DC converter CNV1 can be made more efficient than a DC/DC converter including a transformer.
  • the DC/DC converter CNV1 has a configuration in which power is transmitted from the primary circuit 1 to the load LD1 via the charges of the first capacitor C1 and the second capacitor C2 when the first semiconductor switching element is on (for example, as described below).
  • a current flows through the path of the second reactor, the first capacitor C1, and the second capacitor C2, and the current flows between the first capacitor C1 and the second capacitor C2. and the second reactor constitute a series resonant circuit.
  • the voltages of the first capacitor C1 and the second capacitor C2 increase during 1/4 period of the resonance period in the series resonant circuit.
  • each voltage of the first capacitor C1 and the second capacitor C2 increases to the DC voltage applied to the pair of first terminals T1A and T1B, and power is transferred from the primary circuit 1 to the secondary circuit 2. supply becomes unavailable.
  • 1/4 period of the resonance period in the series resonant circuit is connected to the first semiconductor switching element. It is desirable that the on-time is longer than the on-time of .
  • the DC/DC converter CNV1 has a configuration in which power is transmitted from the primary circuit 1 to the load LD1 via the charges of the first capacitor C1 and the second capacitor C2 when the first semiconductor switching element is off.
  • the first semiconductor switching element when the first semiconductor switching element is off, current flows through the path of the first reactor, first capacitor C1, and second capacitor C2, and power is supplied to the load. is transmitted.
  • a series resonant circuit is configured by the first capacitor C1, the second capacitor C2, and the first reactor.
  • the current in the resonant circuit reaches its maximum value of opposite polarity at 3/4 of the resonance period, so if the time during which the first semiconductor switching element is off exceeds 3/4 of the resonance period, The polarity of the current in the series resonant circuit constituted by the first capacitor C1, the second capacitor C2, and the first reactor is reversed, and power cannot be supplied from the primary circuit 1 to the secondary circuit 2. As a result, the DC voltage output from the pair of second terminals T2A and T2B decreases. From the above, it is desirable that the 3/4 period of the resonance period in the series resonant circuit constituted by the first capacitor C1, the second capacitor C2, and the first reactor is longer than the time during which the first semiconductor switching element is off.
  • the first reactor and the second reactor are used having the same inductance value.
  • the resonant frequency of the series resonant circuit consisting of the first capacitor C1, the second capacitor C2, and the second reactor which is configured when the first semiconductor switching element is on, is the same as when the first semiconductor switching element is off. It becomes equal to the resonant frequency of the series resonant circuit constituted by the first capacitor C1, the second capacitor C2, and the first reactor. Therefore, it is desirable that the 1/4 period of the resonant frequency of the series resonant circuit including the first capacitor C1, the second capacitor C2, and the second reactor be longer than the on-time of the first semiconductor switching element.
  • FIG. 2 is a diagram showing a DC/DC converter according to the first embodiment.
  • DC/DC converter CNV1A is a first embodiment of DC/DC converter CNV1.
  • the primary side circuit 1 includes a first semiconductor switching element Q1, which is an N-channel MOS field effect transistor, and a first reactor L1.
  • the secondary circuit 2 includes a diode D1 and a second reactor L2.
  • the first end of the first reactor L1 and the first end (drain) of the first semiconductor switching element Q1 are connected to the first end of the second reactor L2 and the anode of the diode D1 via the first capacitor C1.
  • the second end of the first reactor L1 is connected to the first terminal T1A.
  • the second end (source) of the first semiconductor switching element Q1 is connected to the second end of the second reactor L2 via the second capacitor C2.
  • the second end (source) of the first semiconductor switching element Q1 is also connected to the first terminal T1B.
  • the cathode of the diode D1 is connected to the second terminal T2A and the first end of the output capacitor C3.
  • the second end of the second reactor L2 is also connected to the second terminal T2B and the second end of the output capacitor C3.
  • FIG. 3 is a diagram for explaining the operation of the DC/DC converter CNV1A when the first semiconductor switching element Q1 is on.
  • the amount of change ⁇ IL1_on in the current IL1 flowing through the first reactor L1 is expressed by the following equation (1).
  • V1 in the formula is a voltage supplied from the DC power supply PS1 to the pair of first terminals T1A and T1B.
  • L1 in the formula is the inductance value of the first reactor L1.
  • Ton in the formula is the on time of the first semiconductor switching element Q1.
  • ⁇ IL1_on (V1/L1) ⁇ Ton (1)
  • ⁇ IL2_on The amount of change ⁇ IL2_on in the current IL2 flowing through the second reactor L2 is expressed by the following equation (2).
  • VC1 in the formula is the voltage of the first capacitor C1.
  • VC2 is the voltage of the second capacitor C2.
  • L2 in the formula is the inductance value of the second reactor L2.
  • FIG. 4 is a diagram for explaining the operation of the DC/DC converter CNV1A when the first semiconductor switching element Q1 is off.
  • ⁇ IL2_off (-V2/L2) ⁇ Toff (4)
  • the voltage V2 can be brought close to the target value by controlling the on-time of the first semiconductor switching element Q1 and thus the duty d of the first semiconductor switching element Q1.
  • the current Iin input from the pair of first terminals T1A and T1B has a value obtained by dividing the output power Pout by the voltage V1.
  • the current Iin is the average value of the current IL1 flowing through the first reactor L1.
  • ⁇ VC (1/C) ⁇ (IL1)dt ⁇ VC ⁇ Iin ⁇ Toff/C
  • the maximum value of the voltage applied to the first semiconductor switching element Q1 is V1+ ⁇ VC/2.
  • the withstand voltage of the first semiconductor switching element Q1 is the sum of the voltage V1 applied to the pair of first terminals T1A and T1B, the maximum voltage of the first capacitor C1, and the maximum voltage of the second capacitor C2.
  • the voltage should be higher than that.
  • FIG. 5 is a diagram showing voltages and currents at various parts of the DC/DC converter CNV1A.
  • Voltage VG in the figure is a gate signal supplied to the control terminal (gate) of the first semiconductor switching element Q1.
  • a voltage VDS in the figure is a voltage generated between the first end (drain) and the second end (source) of the first semiconductor switching element Q1.
  • FIG. 6 is a diagram showing a DC/DC converter according to a second embodiment.
  • DC/DC converter CNV1B is a second embodiment of DC/DC converter CNV1.
  • the same reference numerals and symbols are used for the same parts, voltages, etc. of the same parts as in the first embodiment.
  • the primary side circuit 1 includes a first semiconductor switching element Q1, which is an N-channel MOS field effect transistor, and a first reactor L1.
  • the secondary circuit 2 includes a diode D1 and a second reactor L2.
  • the first end (source) of the first semiconductor switching element Q1 and the first end of the first reactor L1 are connected to the cathode of the diode D1 and the first end of the second reactor L2 via the first capacitor C1.
  • the second end (drain) of the first semiconductor switching element Q1 is connected to the first terminal T1A.
  • the second end of the first reactor L1 is connected to the anode of the diode D1 via the second capacitor C2.
  • the second end of the first reactor L1 is also connected to the first terminal T1B.
  • the second end of the second reactor L2 is connected to the second terminal T2A and the first end of the output capacitor C3.
  • the anode of the diode D1 is also connected to the second terminal T2B and the second end of the output capacitor C3.
  • FIG. 7 is a diagram for explaining the operation of the DC/DC converter CNV1B when the first semiconductor switching element Q1 is on.
  • ⁇ IL1_on (V1/L1) ⁇ Ton (11)
  • ⁇ IL2_on [(V1-VC1-VC2-V2)/L2] ⁇ Ton (12)
  • FIG. 8 is a diagram for explaining the operation of the DC/DC converter CNV1B when the first semiconductor switching element Q1 is off.
  • ⁇ IL2_off (-V2/L2) ⁇ Toff (14)
  • the voltage V2 can be brought close to the target value by controlling the on-time of the first semiconductor switching element Q1 and thus the duty d of the first semiconductor switching element Q1.
  • the current Iin input from the pair of first terminals T1A and T1B has a value obtained by dividing the output power Pout by the voltage V1.
  • the current Iin is the average value of the current IL1 flowing through the first reactor L1.
  • the combined capacitor C is discharging, so the voltage VC of the combined capacitor C decreases by ⁇ VC/2. Therefore, when the first semiconductor switching element Q1 is off, the maximum value of the voltage applied to the first semiconductor switching element Q1 is V1.
  • FIG. 9 is a diagram showing voltages and currents at various parts of the DC/DC converter CNV1B.
  • FIG. 10 is a diagram showing a DC/DC converter according to a third embodiment.
  • DC/DC converter CNV1C is a third embodiment of DC/DC converter CNV1.
  • the same reference numerals and symbols are used for the same parts, voltages, etc. of the same parts as in the first embodiment.
  • the primary side circuit 1 includes a first semiconductor switching element Q1, which is an N-channel MOS field effect transistor, and a first reactor L1.
  • the secondary circuit 2 includes a diode D1 and a second reactor L2.
  • the first end of the first reactor L1 and the first end (drain) of the first semiconductor switching element Q1 are connected to the anode of the diode D1 and the first end of the second reactor L2 via the first capacitor C1.
  • a second end (source) of the first semiconductor switching element Q1 is connected to a cathode of the diode D1 via a second capacitor C2.
  • the second end (source) of the first semiconductor switching element Q1 is also connected to the first terminal T1B.
  • the second end of the second reactor L2 is connected to the second terminal T2A and the first end of the output capacitor C3.
  • the cathode of the diode D1 is also connected to the second terminal T2B and the second end of the output capacitor C3.
  • FIG. 11 is a diagram for explaining the operation of the DC/DC converter CNV1C when the first semiconductor switching element Q1 is on.
  • FIG. 12 is a diagram for explaining the operation of the DC/DC converter CNV1C when the first semiconductor switching element Q1 is off.
  • the current Iin input from the pair of first terminals T1A and T1B has a value obtained by dividing the output power Pout by the voltage V1.
  • the current Iin is the average value of the current IL1 flowing through the first reactor L1.
  • the current Iout output from the pair of second terminals T2A and T2B has a value obtained by dividing the output power Pout by the voltage V2.
  • the current Iout is the average value of the current IL2 flowing through the second reactor L2.
  • V2 -V1 ⁇ [d/(1-d)] (26)
  • the voltage V2 can be brought close to the target value by controlling the on-time of the first semiconductor switching element Q1 and thus the duty d of the first semiconductor switching element Q1.
  • the voltage V2 and the voltage V1 are voltages of opposite polarity.
  • the voltage V2 Since the voltage V2 has the opposite polarity to the voltage V1, the voltage VC of the composite capacitance C becomes V1+V2. Therefore, when the first semiconductor switching element Q1 is off, the maximum value of the voltage applied to the first semiconductor switching element Q1 is V1+V2+ ⁇ VC_off/2.
  • FIG. 13 is a diagram showing voltages and currents at various parts of the DC/DC converter CNV1C.
  • FIG. 14 is a diagram showing a DC/DC converter according to a fourth embodiment.
  • DC/DC converter CNV1D is a fourth embodiment of DC/DC converter CNV1.
  • the DC/DC converter CNV1D has a configuration in which the diode D1 in the DC/DC converter CNV1A is replaced with a second semiconductor switching element Q2.
  • the second semiconductor switching element Q2 is an N-channel field effect transistor.
  • the operation of the DC/DC converter CNV1D is similar to that in the first embodiment. Further, when power is transmitted from the secondary circuit 2 to the primary circuit 1, the operation of the DC/DC converter CNV1D is similar to that in the second embodiment. In other words, the DC/DC converter CNV1D is capable of bidirectional power transmission.
  • FIG. 15 is a diagram showing a first example of the control unit CNT1.
  • FIG. 15 is a schematic diagram showing main parts of a first example of the control unit CNT1.
  • FIG. 16 is a diagram showing voltages at various parts of the DC/DC converter CNV1 when the first example of the control unit CNT1 is applied.
  • the first example of the control unit CNT1 can be applied to, for example, a DC/DC converter CNV1A or a DC/DC converter CNV1D.
  • the control unit CNT1 is provided in the DC/DC converter CNV1 and controls the first semiconductor switching element Q1. Note that when the DC/DC converter CNV1 includes the second semiconductor switching element Q2, the control unit CNT1 also controls the second semiconductor switching element Q2.
  • the control unit CNT1 shown in FIG. 15 includes a duty calculation unit OP1, a comparator COMP1, a delay circuit DLY1, an AND gate AN1, and a gate signal generation unit GNR1.
  • the detected value of the voltage V1 is supplied to the duty calculation unit OP1 and the non-inverting input terminal of the comparator COMP1.
  • the detected value of voltage V1 may be the value of voltage V1 as it is, or may be a value of a divided voltage of voltage V1.
  • the comparator COMP1 determines whether the DC/DC converter CNV1 is powered on, that is, whether the voltage V1 has increased to a predetermined value or more, by comparing the detected value of the voltage V1 with a constant potential.
  • the output of the comparator COMP1 (enable signal EN) is supplied to the AND gate AN1 via the delay circuit DLY1.
  • the duty calculation unit OP1 calculates the duty command value DUTY of the first semiconductor switching element Q1 based on the detected value of the voltage V1 and the target value of the voltage V2. Duty calculation unit OP1 supplies duty command value DUTY to AND gate AN1.
  • a duty command value DUTY* which is the AND of the enable signal EN and the duty command value DUTY, is supplied to the gate signal generation unit GNR1.
  • the gate signal generation unit GNR1 generates a duty gate signal VG according to the duty command value DUTY*.
  • control unit CNT1 shown in FIG. 15 stops the switching operation of the first semiconductor switching element Q1 for a predetermined period of time immediately after starting the DC/DC converter CNV1, and turns off the first semiconductor switching element Q1. maintain the condition.
  • the above predetermined time is a delay time caused by the delay circuit DLY1, and is the time from the power-on timing TM1 to the switching operation start timing TM2 of the first semiconductor switching element Q1 shown in FIG.
  • a resonant circuit is formed by the primary circuit 1, the secondary circuit 2, the first capacitor C1, and the second capacitor C2, and the output capacitor C3 is charged by the resonant circuit. Therefore, soft start of the DC/DC converter CNV1 is realized, and rush current is suppressed.
  • FIG. 17 is a diagram showing a second example of the control unit CNT1.
  • FIG. 17 is a schematic diagram showing main parts of a second example of the control unit CNT1.
  • FIG. 18 is a diagram showing voltages at various parts of the DC/DC converter CNV1 when the second example of the control unit CNT1 is applied.
  • the second example of the control unit CNT1 can be applied to, for example, the DC/DC converter CNV1B.
  • the control unit CNT1 shown in FIG. 17 includes a duty calculation unit OP1, a comparator COMP1, a delay circuit DLY1, an AND gate AN1, an inverter INV1, an OR gate OR1, and a gate signal generation unit GNR1.
  • the detected value of the voltage V1 is supplied to the duty calculation unit OP1 and the non-inverting input terminal of the comparator COMP1.
  • the detected value of voltage V1 may be the value of voltage V1 as it is, or may be a value of a divided voltage of voltage V1.
  • the comparator COMP1 determines whether the DC/DC converter CNV1 is powered on, that is, whether the voltage V1 has increased to a predetermined value or more, by comparing the detected value of the voltage V1 with a constant potential.
  • the output of the comparator COMP1 (enable signal EN) is supplied to the AND gate AN1 and the inverter INV1 via the delay circuit DLY1.
  • the duty calculation unit OP1 calculates the duty command value DUTY of the first semiconductor switching element Q1 based on the detected value of the voltage V1 and the target value of the voltage V2. Duty calculation unit OP1 supplies duty command value DUTY to AND gate AN1.
  • a duty command value DUTY* which is the logical product of the enable signal EN and the duty command value DUTY, is supplied to the OR gate OR1.
  • Inverter INV1 supplies an inverted signal of enable signal EN to OR gate OR1.
  • the output of the OR gate OR1 is supplied to the gate signal generation unit GNR1.
  • the gate signal generation unit GNR1 generates a duty gate signal VG according to the duty command value DUTY*.
  • control unit CNT1 shown in FIG. 17 stops the switching operation of the first semiconductor switching element Q1 for a predetermined period of time immediately after the activation of the DC/DC converter CNV1, and turns on the first semiconductor switching element Q1. maintain the condition.
  • the above predetermined time is a delay time caused by the delay circuit DLY1, and is the time from the power-on timing TM1 shown in FIG. 18 to the switching operation start timing TM2 of the first semiconductor switching element Q1.
  • a resonant circuit is formed by the primary circuit 1, the secondary circuit 2, the first capacitor C1, and the second capacitor C2, and the output capacitor C3 is charged by the resonant circuit. Therefore, soft start of the DC/DC converter CNV1 is realized, and rush current is suppressed.
  • FIG. 19 is a diagram showing a third example of the control unit CNT1.
  • FIG. 19 is a schematic diagram showing main parts of a third example of the control unit CNT1.
  • FIG. 20 is a diagram showing voltages at various parts of the DC/DC converter CNV1 when the third example of the control unit CNT1 is applied.
  • the third example of the control unit CNT1 can be applied to, for example, any of the DC/DC converters CNV1A to CNV1D.
  • the control unit CNT1 shown in FIG. 19 includes a duty calculation unit OP1, a multiplier MAC1, a ramp voltage generation unit RAMP1, and a gate signal generation unit GNR1.
  • the detected value of the voltage V1 is supplied to the duty calculation unit OP1 and the non-inverting input terminal of the comparator COMP1.
  • the detected value of voltage V1 may be the value of voltage V1 as it is, or may be a value of a divided voltage of voltage V1.
  • the duty calculation unit OP1 calculates the duty command value DUTY of the first semiconductor switching element Q1 based on the detected value of the voltage V1 and the target value of the voltage V2.
  • the duty calculation unit OP1 supplies the duty command value DUTY to the multiplier MAC1.
  • the ramp voltage generation unit RAMP1 generates a ramp voltage and supplies it to the multiplier MAC1.
  • the multiplier MAC1 supplies the duty command value DUTY*, which is the result of multiplying the duty command value DUTY and the lamp voltage, to the gate signal generation unit GNR1.
  • the gate signal generation unit GNR1 generates a duty gate signal VG according to the duty command value DUTY*.
  • control unit CNT1 shown in FIG. 19 increases the duty of the first semiconductor switching element Q1 only for a predetermined period of time immediately after the activation of the DC/DC converter CNV1.
  • the above predetermined time is the time from the power-on timing TM1 shown in FIG. 20 to the timing TM2 when the ramp-like increase in the duty command value DUTY* stops.
  • FIG. 21 is a diagram showing a fourth example of the control unit CNT1.
  • FIG. 21 is a schematic diagram showing main parts of a fourth example of the control unit CNT1.
  • the fourth example of the control unit CNT1 can be applied to, for example, any of the DC/DC converters CNV1A to CNV1D.
  • the control unit CNT1 shown in FIG. 21 includes a duty calculation unit OP1, a secondary current calculation unit OP2, a Vf calculation unit OP3, and a gate signal generation unit GNR1.
  • the control unit CNT1 shown in FIG. 21 compensates for the influence of the forward voltage drop Vf.
  • the secondary current calculation unit OP2 calculates (estimates) the current flowing through the diode D1 based on the current ISW flowing through the first semiconductor switching element Q1 detected by the current detection unit provided in the DC/DC converter CNV1.
  • the secondary current calculation unit OP2 calculates the current flowing through the diode D1 using the calculation formula for the current IL2 flowing through the second reactor L2 described above.
  • the Vf calculation unit OP3 calculates the forward drop voltage Vf generated in the diode D1 using the calculation result of the secondary current calculation unit OP2, that is, based on the current flowing through the diode D1 estimated by the secondary current calculation unit OP2. calculate.
  • the Vf calculation unit OP3 stores in advance an approximate expression representing the current-voltage characteristics of the diode D1.
  • the adder ADD1 supplies the corrected target value V2*, which is the result of adding the target value of the voltage V2 and the forward drop voltage Vf calculated by the Vf calculation unit OP3, to the duty calculation unit OP1.
  • the duty calculation unit OP1 calculates the duty command value DUTY* of the first semiconductor switching element Q1 based on the detected value of the voltage V1 and the corrected target value V2*.
  • the duty calculation unit OP1 supplies the duty command value DUTY* to the gate signal generation unit GNR1.
  • the gate signal generation unit GNR1 generates a duty gate signal VG according to the duty command value DUTY*.
  • the DC/DC converter CNV1 is mounted on the semiconductor device 3, for example, as shown in FIG. 22.
  • the semiconductor device 3 is, for example, an inverter device that supplies three-phase AC power to a three-phase motor.
  • the semiconductor device 3 having the configuration example shown in FIG. 22 includes a DC/DC converter CNV1 and a semiconductor module A10.
  • the semiconductor module A10 includes a plurality of semiconductor devices (power modules) B10, a plurality of first wiring boards 71, a second wiring board 72, a heat sink 70 (not shown in FIG. 22), and a plurality of connection wirings 73 (not shown in FIG. 22). 22 (not shown), a plurality of attachment members 74 (not shown in FIG. 22), a plurality of support members 75 (not shown in FIG. 22), and a plurality of positioning pins 76 (not shown in FIG. 22). include.
  • the DC/DC converter CNV1 is configured to supply power to the second wiring board 72.
  • a gate driver 83 (see FIG. 29 described later) provided on the first wiring board 71 is configured to receive power supplied from the DC/DC converter CNV1 via the second wiring board 72. Note that, as described later, the gate driver 83 may be provided on the second wiring board 72 instead of the first wiring board 71. Further, since power is supplied from the DC/DC converter CNV1 to the second wiring board 72, the DC/DC converter CNV1 may be provided on the second wiring board 72.
  • the semiconductor module A10 will be explained based on FIGS. 23 to 42. In the description of the semiconductor module A10, for convenience, the plurality of semiconductor devices B10 that constitute the semiconductor module A10 will be described first, and then the semiconductor module A10 will be described.
  • first direction z A direction perpendicular to the first direction z is called a “second direction x.”
  • second direction x A direction perpendicular to both the first direction z and the second direction x is referred to as a "third direction y.”
  • the semiconductor device B10 includes a support body 11, a first conductive layer 121, a second conductive layer 122, a first input terminal 13, an output terminal 14, a second input terminal 15, a first signal terminal 161, a second signal terminal 162, and a plurality of
  • the semiconductor device 21 includes a first conductive member 31, a second conductive member 32, and a sealing resin 50.
  • the semiconductor device B10 includes a third signal terminal 171, a fourth signal terminal 172, a pair of fifth signal terminals 181, a pair of sixth signal terminals 182, a seventh signal terminal 19, a pair of thermistors 22, and a pair of control wirings. 60.
  • the sealing resin 50 is shown in FIGS. 32 and 33.
  • the transparent sealing resin 50 is shown by an imaginary line (two-dot chain line).
  • the light passes through the first conductive member 31, and illustration of the second conductive member 32 and the sealing resin 50 is omitted.
  • the semiconductor device B10 converts the DC power supply voltage applied to the first input terminal 13 and the second input terminal 15 into AC power using the semiconductor element 21.
  • the converted AC power is input from the output terminal 14 to a power supply target such as a motor.
  • the support 11 is located on the opposite side from the plurality of semiconductor elements 21 with the first conductive layer 121 and the second conductive layer 122 interposed therebetween in the first direction z.
  • the support 11 supports the first conductive layer 121 and the second conductive layer 122.
  • the support body 11 is composed of a DBC (Direct Bonded Copper) substrate.
  • the support 11 includes an insulating layer 111, an intermediate layer 112, and a heat dissipation layer 113.
  • the support 11 is covered with a sealing resin 50 except for a part of the heat dissipation layer 113.
  • the insulating layer 111 includes a portion interposed between the intermediate layer 112 and the heat dissipation layer 113 in the first direction z.
  • the insulating layer 111 is made of a material with relatively high thermal conductivity.
  • the insulating layer 111 is made of ceramics containing aluminum nitride (AlN), for example.
  • the insulating layer 111 may be made of an insulating resin sheet instead of ceramics.
  • the thickness of the insulating layer 111 is thinner than the thickness of each of the first conductive layer 121 and the second conductive layer 122.
  • the intermediate layer 112 is located between the insulating layer 111 and the first conductive layer 121 and the second conductive layer 122 in the first direction z.
  • the intermediate layer 112 includes a pair of regions located apart from each other in the second direction x.
  • the composition of the intermediate layer 112 includes copper (Cu).
  • the intermediate layer 112 is surrounded by the periphery of the insulating layer 111 when viewed along the first direction z.
  • the heat dissipation layer 113 is located on the opposite side of the intermediate layer 112 with the insulating layer 111 in between in the first direction z. As shown in FIG. 36, the heat dissipation layer 113 is exposed from the sealing resin 50. A heat sink 70, which will be described later, is bonded to the heat dissipation layer 113.
  • the composition of the heat dissipation layer 113 includes copper.
  • the thickness of the heat dissipation layer 113 is thicker than the thickness of the insulating layer 111.
  • the heat dissipation layer 113 is surrounded by the periphery of the insulating layer 111 when viewed along the first direction z.
  • the first conductive layer 121 and the second conductive layer 122 are bonded to the support 11, as shown in FIGS. 38 to 40.
  • the compositions of the first conductive layer 121 and the second conductive layer 122 include copper.
  • the first conductive layer 121 and the second conductive layer 122 are located apart from each other in the second direction x.
  • the first conductive layer 121 has a first main surface 121A and a first back surface 121B facing oppositely to each other in the first direction z.
  • the first main surface 121A faces the plurality of semiconductor elements 21.
  • the first back surface 121B is bonded to one of the pair of regions of the intermediate layer 112 via the first adhesive layer 123.
  • the first adhesive layer 123 is, for example, a brazing material containing silver (Ag) in its composition.
  • the second conductive layer 122 has a second main surface 122A and a second back surface 122B facing oppositely to each other in the first direction z.
  • the second main surface 122A faces the same side as the first main surface 121A in the first direction z.
  • the second back surface 122B is bonded to the other of the pair of regions of the intermediate layer 112 via the first adhesive layer 123.
  • Each of the plurality of semiconductor elements 21 is mounted on either the first conductive layer 121 or the second conductive layer 122, as shown in FIGS. 34 and 38.
  • the semiconductor element 21 is, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • the semiconductor element 21 may be a switching element such as an IGBT (Insulated Gate Bipolar Transistor) or a diode.
  • the semiconductor element 21 is an n-channel type MOSFET with a vertical structure.
  • Semiconductor element 21 includes a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • the plurality of semiconductor elements 21 include a plurality of first elements 21A and a plurality of second elements 21B.
  • the structure of each of the plurality of second elements 21B is the same as the structure of each of the plurality of first elements 21A.
  • the plurality of first elements 21A are mounted on the first main surface 121A of the first conductive layer 121.
  • the plurality of first elements 21A are arranged along the third direction y.
  • the plurality of second elements 21B are mounted on the second main surface 122A of the second conductive layer 122.
  • the plurality of second elements 21B are arranged along the third direction y.
  • the plurality of semiconductor elements 21 have a first electrode 211, a second electrode 212, a third electrode 213, and a fourth electrode 214.
  • the first electrode 211 faces either the first conductive layer 121 or the second conductive layer 122. A current corresponding to the power before being converted by the semiconductor element 21 flows through the first electrode 211 . That is, the first electrode 211 corresponds to the drain electrode of the semiconductor element 21.
  • the second electrode 212 is located on the opposite side from the first electrode 211 in the first direction z. A current corresponding to the power converted by the semiconductor element 21 flows through the second electrode 212 . That is, the second electrode 212 corresponds to the source electrode of the semiconductor element 21.
  • the third electrode 213 is located on the same side as the second electrode 212 in the first direction z.
  • a gate voltage for driving the semiconductor element 21 is applied to the third electrode 213 . That is, the third electrode 213 corresponds to the gate electrode of the semiconductor element 21.
  • the area of the third electrode 213 is smaller than the area of the second electrode 212 when viewed along the first direction z.
  • the fourth electrode 214 is located on the same side as the second electrode 212 in the first direction z, and next to the third electrode 213 in the third direction y.
  • the potential of the fourth electrode 214 is equal to the potential of the second electrode 212.
  • the conductive bonding layer 23 is interposed between either the first conductive layer 121 or the second conductive layer 122 and the first electrode 211 of any one of the plurality of semiconductor elements 21. ing.
  • the conductive bonding layer 23 is, for example, solder.
  • the conductive bonding layer 23 may include a sintered body of metal particles.
  • the first electrodes 211 of the plurality of first elements 21A are conductively bonded to the first main surface 121A of the first conductive layer 121 via the conductive bonding layer 23. Thereby, the first electrodes 211 of the plurality of first elements 21A are electrically connected to the first conductive layer 121.
  • the first electrodes 211 of the plurality of second elements 21B are conductively bonded to the second main surface 122A of the second conductive layer 122 via the conductive bonding layer 23. Thereby, the first electrodes 211 of the plurality of second elements 21B are electrically connected to the second conductive layer 122.
  • the first input terminal 13 is located on the opposite side of the second conductive layer 122 with the first conductive layer 121 in between in the second direction x, and It is connected to 121. Thereby, the first input terminal 13 is electrically connected to the first electrodes 211 of the plurality of first elements 21A via the first conductive layer 121.
  • the first input terminal 13 is a P terminal (positive electrode) to which a DC power supply voltage to be subjected to power conversion is applied.
  • the first input terminal 13 extends from the first conductive layer 121 in the second direction x.
  • the first input terminal 13 has a covering portion 13A and an exposed portion 13B. As shown in FIG.
  • the covering portion 13A is connected to the first conductive layer 121 and covered with the sealing resin 50.
  • the covering portion 13A is flush with the first main surface 121A of the first conductive layer 121.
  • the exposed portion 13B extends from the covering portion 13A in the second direction x and is exposed from the sealing resin 50.
  • the thickness of the first input terminal 13 is thinner than the thickness of the first conductive layer 121.
  • the output terminal 14 is located on the opposite side of the first conductive layer 121 with the second conductive layer 122 in between in the second direction x, and is connected to the second conductive layer 122. linked. Thereby, the output terminal 14 is electrically connected to the first electrodes 211 of the plurality of second elements 21B via the second conductive layer 122. The AC power converted by the semiconductor element 21 is output from the output terminal 14 .
  • the output terminal 14 includes a pair of regions located apart from each other in the third direction y. In addition, the output terminal 14 may have a single configuration that does not include a pair of regions.
  • the output terminal 14 has a covered portion 14A and an exposed portion 14B. As shown in FIG.
  • the covering portion 14A is connected to the second conductive layer 122 and covered with the sealing resin 50.
  • the covering portion 14A is flush with the second main surface 122A of the second conductive layer 122.
  • the exposed portion 14B extends from the covering portion 14A in the second direction x and is exposed from the sealing resin 50.
  • the thickness of the output terminal 14 is thinner than the thickness of the second conductive layer 122.
  • the second input terminal 15 is located on the same side as the first input terminal 13 with respect to the first conductive layer 121 and the second conductive layer 122 in the second direction x, and The first conductive layer 121 and the second conductive layer 122 are located apart from each other.
  • the second input terminal 15 is electrically connected to the second electrodes 212 of the plurality of second elements 21B.
  • the second input terminal 15 is an N terminal (negative electrode) to which a DC power supply voltage to be subjected to power conversion is applied.
  • the second input terminal 15 includes a pair of regions located apart from each other in the third direction y.
  • the first input terminal 13 is located between the pair of regions in the third direction y.
  • the second input terminal 15 has a covering portion 15A and an exposed portion 15B. As shown in FIG. 37, the covering portion 15A is located away from the first conductive layer 121 and is covered with the sealing resin 50. The exposed portion 15B extends from the covering portion 15A in the second direction x and is exposed from the sealing resin 50.
  • the pair of control wiring 60 includes a first signal terminal 161, a second signal terminal 162, a third signal terminal 171, a fourth signal terminal 172, a pair of fifth signal terminals 181, a pair of sixth signal terminals 182, and a plurality of It constitutes a part of the conductive path with the semiconductor element 21.
  • the pair of control wirings 60 includes a first wiring 601 and a second wiring 602. In the second direction x, the first wiring 601 is located between the plurality of first elements 21A, the first input terminal 13, and the second input terminal 15. The first wiring 601 is bonded to the first main surface 121A of the first conductive layer 121.
  • the first wiring 601 also constitutes a part of the conductive path between the seventh signal terminal 19 and the first conductive layer 121.
  • the second wiring 602 is located between the plurality of second elements 21B and the output terminal 14.
  • the second wiring 602 is bonded to the second main surface 122A of the second conductive layer 122.
  • the pair of control wirings 60 includes an insulating layer 61, a plurality of wiring layers 62, a metal layer 63, and a plurality of sleeves 64.
  • the pair of control wirings 60 are covered with the sealing resin 50 except for a portion of each of the plurality of sleeves 64 .
  • the insulating layer 61 includes a portion interposed between the plurality of wiring layers 62 and the metal layer 63 in the first direction z.
  • the insulating layer 61 is made of ceramics, for example.
  • the insulating layer 61 may be made of an insulating resin sheet instead of ceramics.
  • the plurality of wiring layers 62 are located on one side of the insulating layer 61 in the first direction z.
  • the composition of the plurality of wiring layers 62 includes copper.
  • the multiple wiring layers 62 include a first wiring layer 621, a second wiring layer 622, a pair of third wiring layers 623, a fourth wiring layer 624, and a fifth wiring layer 625.
  • the pair of third wiring layers 623 are adjacent to each other in the third direction y.
  • the metal layer 63 is located on the opposite side of the plurality of wiring layers 62 with the insulating layer 61 in between in the first direction z.
  • the composition of metal layer 63 includes copper.
  • the metal layer 63 of the first wiring 601 is bonded to the first main surface 121A of the first conductive layer 121 by a second adhesive layer 68.
  • the metal layer 63 of the second wiring 602 is bonded to the second main surface 122A of the second conductive layer 122 by a second adhesive layer 68.
  • the second adhesive layer 68 is made of a material that may or may not be electrically conductive.
  • the second adhesive layer 68 is, for example, solder.
  • each of the plurality of sleeves 64 is bonded to one of the plurality of wiring layers 62 by a third adhesive layer 69.
  • the plurality of sleeves 64 are made of a conductive material such as metal.
  • Each of the plurality of sleeves 64 has a cylindrical shape extending along the first direction z.
  • One end of the plurality of sleeves 64 is electrically conductively bonded to one of the plurality of wiring layers 62.
  • an end surface 641 corresponding to the other end of the plurality of sleeves 64 is exposed from the top surface 51 of the sealing resin 50, which will be described later.
  • the third adhesive layer 69 has conductivity.
  • the third adhesive layer 69 is, for example, solder.
  • one of the pair of thermistors 22 is conductively bonded to the pair of third wiring layers 623 of the first wiring 601.
  • the other thermistor 22 of the pair of thermistors 22 is conductively bonded to the pair of third wiring layers 623 of the second wiring 602, as shown in FIG.
  • the pair of thermistors 22 are, for example, NTC (Negative Temperature Coefficient) thermistors.
  • the NTC thermistor has a characteristic that its resistance gradually decreases as the temperature rises.
  • the pair of thermistors 22 are used as temperature detection sensors of the semiconductor device B10.
  • the first signal terminal 161, the second signal terminal 162, the third signal terminal 171, the fourth signal terminal 172, the pair of fifth signal terminals 181, the pair of sixth signal terminals 182, and the seventh signal terminal 19 are shown in FIG. As shown in the figure, it is made up of a metal pin extending in the first direction z. These terminals protrude from a top surface 51 of a sealing resin 50, which will be described later. Further, these terminals are individually press-fitted into the plurality of sleeves 64 of the pair of control wirings 60. Thereby, each of these terminals is supported by one of the plurality of sleeves 64 and is electrically connected to one of the plurality of wiring layers 62.
  • the first signal terminal 161 is press-fitted into a sleeve 64 of the plurality of sleeves 64 of the pair of control wirings 60, which is joined to the first wiring layer 621 of the first wiring 601. There is. Thereby, the first signal terminal 161 is supported by the sleeve 64 and is electrically connected to the first wiring layer 621 of the first wiring 601. Further, the first signal terminal 161 is electrically connected to the third electrode 213 of the plurality of first elements 21A. A gate voltage for driving the plurality of first elements 21A is applied to the first signal terminal 161.
  • the second signal terminal 162 is press-fitted into the sleeve 64 of the plurality of sleeves 64 of the pair of control wirings 60, which is joined to the first wiring layer 621 of the second wiring 602. There is. Thereby, the second signal terminal 162 is supported by the sleeve 64 and electrically connected to the first wiring layer 621 of the second wiring 602. Further, the second signal terminal 162 is electrically connected to the third electrode 213 of the plurality of second elements 21B. A gate voltage for driving the plurality of second elements 21B is applied to the second signal terminal 162.
  • the third signal terminal 171 is located next to the first signal terminal 161 in the third direction y.
  • the third signal terminal 171 is press-fitted into a sleeve 64 of the plurality of sleeves 64 of the pair of control wirings 60, which is joined to the second wiring layer 622 of the first wiring 601.
  • the third signal terminal 171 is supported by the sleeve 64 and electrically connected to the second wiring layer 622 of the first wiring 601.
  • the third signal terminal 171 is electrically connected to the fourth electrode 214 of the plurality of first elements 21A.
  • a voltage corresponding to the maximum current flowing through the fourth electrode 214 of each of the plurality of first elements 21A is applied to the third signal terminal 171.
  • the fourth signal terminal 172 is located next to the second signal terminal 162 in the third direction y, as shown in FIG. As shown in FIG. 34, the fourth signal terminal 172 is press-fitted into a sleeve 64 of the plurality of sleeves 64 of the pair of control wirings 60, which is joined to the second wiring layer 622 of the second wiring 602. Thereby, the fourth signal terminal 172 is supported by the sleeve 64 and is electrically connected to the second wiring layer 622 of the second wiring 602. Further, the fourth signal terminal 172 is electrically connected to the fourth electrode 214 of the plurality of second elements 21B. A voltage corresponding to the maximum current flowing through the fourth electrode 214 of each of the plurality of second elements 21B is applied to the fourth signal terminal 172.
  • the pair of fifth signal terminals 181 are located on the opposite side of the third signal terminal 171 with the first signal terminal 161 in between in the third direction y.
  • the pair of fifth signal terminals 181 are adjacent to each other in the third direction y.
  • the pair of fifth signal terminals 181 are connected to the pair of sleeves 64 joined to the pair of third wiring layers 623 of the first wiring 601 among the plurality of sleeves 64 of the pair of control wirings 60. Individually press-fitted.
  • the pair of fifth signal terminals 181 are supported by the pair of sleeves 64 and electrically connected to the pair of third wiring layers 623 of the first wiring 601.
  • the pair of fifth signal terminals 181 are electrically connected to one of the thermistors 22 that is conductively connected to the pair of third wiring layers 623 of the first wiring 601.
  • the pair of sixth signal terminals 182 are located on the opposite side of the fourth signal terminal 172 with the second signal terminal 162 in between in the third direction y.
  • the pair of sixth signal terminals 182 are adjacent to each other in the third direction y.
  • the pair of sixth signal terminals 182 are connected to the pair of sleeves 64 that are joined to the pair of third wiring layers 623 of the second wiring 602 among the plurality of sleeves 64 of the pair of control wirings 60. Individually press-fitted.
  • the pair of sixth signal terminals 182 are supported by the pair of sleeves 64 and are electrically connected to the pair of third wiring layers 623 of the second wiring 602.
  • the pair of sixth signal terminals 182 are electrically connected to one of the thermistors 22 that is conductively connected to the pair of third wiring layers 623 of the second wiring 602.
  • the seventh signal terminal 19 is located on the opposite side of the first signal terminal 161 with the third signal terminal 171 interposed therebetween in the third direction y.
  • the seventh signal terminal 19 is press-fitted into a sleeve 64 of the plurality of sleeves 64 of the pair of control wirings 60, which is joined to the fifth wiring layer 625 of the first wiring 601.
  • the seventh signal terminal 19 is supported by the sleeve 64 and electrically connected to the fifth wiring layer 625 of the first wiring 601.
  • the seventh signal terminal 19 is electrically connected to the first conductive layer 121.
  • a voltage corresponding to the DC power input to the first input terminal 13 and the second input terminal 15 is applied to the seventh signal terminal 19 .
  • the plurality of first wires 41 are conductively bonded to the third electrodes 213 of the plurality of first elements 21A and the fourth wiring layer 624 of the first wiring 601.
  • the plurality of third wires 43 are electrically conductively bonded to the fourth wiring layer 624 of the first wiring 601 and the first wiring layer 621 of the first wiring 601, as shown in FIG. Thereby, the first signal terminal 161 is electrically connected to the third electrode 213 of the plurality of first elements 21A.
  • the compositions of the plurality of first wires 41 and the plurality of third wires 43 include gold (Au).
  • the compositions of the plurality of first wires 41 and the plurality of third wires 43 may include copper or aluminum.
  • the plurality of first wires 41 are conductively bonded to the third electrodes 213 of the plurality of second elements 21B and the fourth wiring layer 624 of the second wiring 602.
  • the plurality of third wires 43 are conductively bonded to the fourth wiring layer 624 of the second wiring 602 and the first wiring layer 621 of the second wiring 602, as shown in FIG. Thereby, the second signal terminal 162 is electrically connected to the third electrodes 213 of the plurality of second elements 21B.
  • the plurality of second wires 42 are conductively bonded to the fourth electrodes 214 of the plurality of first elements 21A and the second wiring layer 622 of the first wiring 601. Thereby, the third signal terminal 171 is electrically connected to the fourth electrode 214 of the plurality of first elements 21A. Furthermore, as shown in FIG. 34, the plurality of second wires 42 are conductively bonded to the fourth electrodes 214 of the plurality of second elements 21B and the second wiring layer 622 of the second wiring 602. Thereby, the fourth signal terminal 172 is electrically connected to the fourth electrodes 214 of the plurality of second elements 21B.
  • the composition of the plurality of second wires 42 includes gold. In addition, the composition of the plurality of second wires 42 may include copper or aluminum.
  • the fourth wire 44 is conductively bonded to the fifth wiring layer 625 of the first wiring 601 and the first main surface 121A of the first conductive layer 121. Thereby, the seventh signal terminal 19 is electrically connected to the first conductive layer 121.
  • the composition of the fourth wire 44 includes gold.
  • the composition of the fourth wire 44 may include copper or aluminum.
  • the first conductive member 31 is electrically connected to the second electrodes 212 of the plurality of first elements 21A and the second main surface 122A of the second conductive layer 122, as shown in FIGS. 34 and 39. Thereby, the second electrodes 212 of the plurality of first elements 21A are electrically connected to the second conductive layer 122.
  • the composition of the first conductive member 31 includes copper.
  • the first conductive member 31 is a metal clip. As shown in FIG. 34, the first conductive member 31 includes a main body portion 311, a plurality of first joint portions 312, a plurality of first connection portions 313, a second joint portion 314, and a second connection portion 315.
  • the main body part 311 constitutes the main part of the first conductive member 31. As shown in FIG. 34, the main body portion 311 extends in the third direction y. As shown in FIG. 38, the main body portion 311 straddles between the first conductive layer 121 and the second conductive layer 122.
  • the plurality of first bonding parts 312 are individually bonded to the second electrodes 212 of the plurality of first elements 21A.
  • Each of the plurality of first joint portions 312 faces one of the second electrodes 212 of the plurality of first elements 21A.
  • the plurality of first connecting parts 313 are connected to the main body part 311 and the plurality of first joint parts 312.
  • the plurality of first connecting portions 313 are located apart from each other in the third direction y.
  • the plurality of first connecting portions 313 when viewed along the third direction y, are arranged in the first main portion of the first conductive layer 121 from the plurality of first joint portions 312 toward the main body portion 311. It is inclined in a direction away from the surface 121A.
  • the second bonding portion 314 is bonded to the second main surface 122A of the second conductive layer 122.
  • the second joint portion 314 faces the second main surface 122A.
  • the second joint portion 314 extends in the third direction y.
  • the dimension of the second joint portion 314 in the third direction y is equal to the dimension of the main body portion 311 in the third direction y.
  • the second connecting portion 315 is connected to the main body portion 311 and the second joint portion 314.
  • the second connecting portion 315 is inclined away from the second main surface 122A of the second conductive layer 122 as it goes from the second joint portion 314 toward the main body portion 311.
  • the dimension of the second connecting portion 315 in the third direction y is equal to the dimension of the main body portion 311 in the third direction y.
  • the semiconductor device B10 further includes a first conductive bonding layer 33, as shown in FIGS. 38, 39, and 40.
  • the first conductive bonding layer 33 is interposed between the second electrodes 212 of the plurality of first elements 21A and the plurality of first bonding portions 312.
  • the first conductive bonding layer 33 conductively bonds the second electrodes 212 of the plurality of first elements 21A and the plurality of first bonding portions 312.
  • the first conductive bonding layer 33 is, for example, solder.
  • the first conductive bonding layer 33 may include a sintered body of metal particles.
  • the semiconductor device B10 further includes a second conductive bonding layer 34, as shown in FIG.
  • the second conductive bonding layer 34 is interposed between the second main surface 122A of the second conductive layer 122 and the second bonding portion 314.
  • the second conductive bonding layer 34 conductively bonds the second main surface 122A and the second bonding portion 314.
  • the second conductive bonding layer 34 is, for example, solder.
  • the second conductive bonding layer 34 may include a sintered body of metal particles.
  • the second conductive member 32 is electrically connected to the second electrodes 212 of the plurality of second elements 21B and the covering portion 15A of the second input terminal 15, as shown in FIGS. 22 and 40. Thereby, the second electrodes 212 of the plurality of second elements 21B are electrically connected to the second input terminal 15.
  • the composition of the second conductive member 32 includes copper.
  • the second conductive member 32 is a metal clip. As shown in FIG. 33, the second conductive member 32 includes a pair of main body parts 321, a plurality of third joint parts 322, a plurality of third joint parts 323, a pair of fourth joint parts 324, a pair of fourth joint parts 325, a plurality of intermediate portions 326, and a plurality of cross beam portions 327.
  • the pair of main body parts 321 are located apart from each other in the third direction y.
  • the pair of main body portions 321 extend in the second direction x.
  • the pair of main body parts 321 are arranged parallel to the first main surface 121A of the first conductive layer 121 and the second main surface 122A of the second conductive layer 122.
  • the pair of main body parts 321 are located further away from the first main surface 121A and the second main surface 122A than the main body part 311 of the first conductive member 31 is.
  • the plurality of intermediate portions 326 are located apart from each other in the third direction y, and are located between the pair of main body portions 321 in the third direction y.
  • the plurality of intermediate portions 326 extend in the second direction x.
  • the dimension of each of the plurality of intermediate portions 326 in the second direction x is smaller than the dimension of each of the pair of main body portions 321 in the second direction x.
  • the plurality of third joints 322 are individually joined to the second electrodes 212 of the plurality of second elements 21B.
  • Each of the plurality of third joints 322 faces one of the second electrodes 212 of the plurality of second elements 21B.
  • the plurality of third connecting parts 323 are connected to both sides of the plurality of third joint parts 322 in the third direction y. Further, the plurality of third connecting portions 323 are connected to one of the pair of main body portions 321 and the plurality of intermediate portions 326. Viewed along the second direction x, each of the plurality of third connecting parts 323 goes from one of the plurality of third joint parts 322 to one of the pair of main body parts 321 and the plurality of intermediate parts 326
  • the second conductive layer 122 is tilted away from the second main surface 122A of the second conductive layer 122.
  • the pair of fourth joint parts 324 are joined to the covering part 15A of the second input terminal 15.
  • the pair of fourth joint portions 324 are opposed to the covering portion 15A.
  • the pair of fourth connecting portions 325 are connected to the pair of main body portions 321 and the pair of fourth joint portions 324.
  • the pair of fourth connecting portions 325 are oriented in a direction that is further away from the first main surface 121A of the first conductive layer 121 as it goes from the pair of fourth joint portions 324 toward the pair of main body portions 321. is inclined to.
  • the plurality of cross beam portions 327 are arranged along the third direction y.
  • the plurality of horizontal beam portions 327 include regions that individually overlap the plurality of first joint portions 312 of the first conductive member 31.
  • Both sides in the third direction y of the cross beam part 327 located at the center in the third direction y among the plurality of cross beam parts 327 are connected to the plurality of intermediate parts 326 .
  • Both sides of the remaining two cross beam portions 327 in the third direction y among the plurality of cross beam portions 327 are connected to one of the pair of main body portions 321 and one of the plurality of intermediate portions 326.
  • the plurality of horizontal beam portions 327 When viewed along the second direction x, the plurality of horizontal beam portions 327 have a convex shape on the side toward which the first main surface 121A of the first conductive layer 121 faces in the first direction z.
  • the semiconductor device B10 further includes a third conductive bonding layer 35, as shown in FIGS. 38, 40, and 41.
  • the third conductive bonding layer 35 is interposed between the second electrodes 212 of the plurality of second elements 21B and the plurality of third bonding parts 322.
  • the third conductive bonding layer 35 conductively bonds the second electrodes 212 of the plurality of second elements 21B and the plurality of third bonding parts 322.
  • the third conductive bonding layer 35 is, for example, solder.
  • the third conductive bonding layer 35 may include a sintered body of metal particles.
  • the semiconductor device B10 further includes a fourth conductive bonding layer 36, as shown in FIG.
  • the fourth conductive bonding layer 36 is interposed between the covering portion 15A of the second input terminal 15 and the pair of fourth bonding portions 324.
  • the fourth conductive bonding layer 36 conductively bonds the covering portion 15A and the pair of fourth bonding portions 324.
  • the fourth conductive bonding layer 36 is, for example, solder.
  • the fourth conductive bonding layer 36 may include a sintered body of metal particles.
  • the sealing resin 50 covers a portion of each of the support body 11 , the first input terminal 13 , the output terminal 14 , and the second input terminal 15 .
  • the sealing resin 50 has electrical insulation properties.
  • the sealing resin 50 is made of a material containing, for example, a black epoxy resin.
  • the sealing resin 50 has a top surface 51, a bottom surface 52, a pair of first side surfaces 53, a pair of second side surfaces 54, and a pair of recesses 55.
  • the top surface 51 faces the same side as the first main surface 121A of the first conductive layer 121 in the first direction z.
  • the bottom surface 52 faces opposite to the top surface 51 in the first direction z.
  • the heat dissipation layer 113 of the support body 11 is exposed from the bottom surface 52.
  • the pair of first side surfaces 53 are located apart from each other in the second direction x.
  • the pair of first side surfaces 53 face in the second direction x and extend in the third direction y.
  • a pair of first side surfaces 53 are connected to the top surface 51.
  • the exposed portion 13B of the first input terminal 13 and the exposed portion 15B of the second input terminal 15 are exposed from one of the pair of first side surfaces 53.
  • the exposed portion 14B of the output terminal 14 is exposed from the other first side surface 53 of the pair of first side surfaces 53.
  • the pair of second side surfaces 54 are located apart from each other in the third direction y.
  • the pair of second side surfaces 54 face oppositely to each other in the third direction y and extend in the second direction x.
  • a pair of second side surfaces 54 are connected to the top surface 51 and the bottom surface 52.
  • the pair of recesses 55 is a first side surface where the exposed portion 13B of the first input terminal 13 and the exposed portion 15B of the second input terminal 15 are exposed among the pair of first side surfaces 53. 53 toward the second direction x.
  • the pair of recesses 55 extend from the top surface 51 to the bottom surface 52 in the first direction z.
  • the pair of recesses 55 are located on both sides of the first input terminal 13 in the third direction y.
  • the semiconductor module A10 includes the aforementioned plural semiconductor devices B10, a heat sink 70, a plurality of first wiring boards 71, a plurality of second wiring boards 72, a plurality of connection wirings 73, a plurality of attachment members 74, a plurality of support members 75, and a plurality of A positioning pin 76 is provided.
  • the semiconductor module A10 is used, for example, as an inverter for driving a three-phase AC motor.
  • the heat sink 70 supports a plurality of semiconductor devices B10, as shown in FIGS. 23 and 24.
  • the heat sink 70 is located on the opposite side of the first signal terminal 161 and the second signal terminal 162 of the plurality of semiconductor devices B10 with respect to the plurality of semiconductor elements 21 of the plurality of semiconductor devices B10 (see FIGS. 24 and 42). ). Therefore, the heat sink 70 faces the heat dissipation layer 113 of the plurality of semiconductor devices B10.
  • the heat sink 70 is made of a material containing aluminum, for example. In the heat sink 70, the plurality of semiconductor devices B10 are arranged along the third direction y.
  • the plurality of first wiring boards 71 are connected to the first signal terminals 161, second signal terminals 162, third signal terminals 171, fourth signal terminals 172, and a pair of fifth signal terminals of the plurality of semiconductor devices B10.
  • the signal terminal 181, the pair of sixth signal terminals 182, and the seventh signal terminal 19 are individually electrically connected.
  • each of the plurality of first wiring boards 71 faces the top surface 51 of the sealing resin 50 of one of the plurality of semiconductor devices B10.
  • the plurality of first wiring boards 71 are located on the opposite side of the heat sink 70 with respect to the plurality of semiconductor elements 21 of the plurality of semiconductor devices B10 (see FIGS. 24 and 42). When viewed along the first direction z, the plurality of first wiring boards 71 individually overlap the sealing resin 50 of the plurality of semiconductor devices B10.
  • each of the plurality of first wiring boards 71 has a substrate 711, main wiring 712, back wiring 713, and internal wiring 714.
  • the substrate 711 is provided with a plurality of through holes 711A penetrating in the first direction z.
  • the main wiring 712 is arranged on one side of the substrate 711 in the first direction z, and faces the second wiring substrate 72 .
  • the back wiring 713 is arranged on the other side of the substrate 711 in the first direction z.
  • Internal wiring 714 is arranged in a plurality of through holes 711A. Internal wiring 714 is connected to main wiring 712 and back wiring 713.
  • the main wiring 712 is configured so that an internal wiring 714, a circuit provided on one of the plurality of first wiring boards 71, and a communication wiring 73 that is electrically connected to the circuit among the plurality of communication wirings 73 are connected to each other. It forms the route of
  • each of the first signal terminals 161 of the plurality of semiconductor devices B10 has a base 161A and a bulge 161B.
  • One side of the base portion 161A in the first direction z is press-fitted into one of the plurality of sleeves 64 of the plurality of semiconductor devices B10.
  • the bulging portion 161B is provided on the other side of the base portion 161A in the first direction z.
  • the bulging portion 161B bulges in a direction perpendicular to the first direction z.
  • each of the first signal terminals 161 of the plurality of semiconductor devices B10 is press-fitted into one of the plurality of through holes 711A of the plurality of first wiring boards 71.
  • the internal wiring 714 placed in any one of the plurality of through holes 711A is pressed against the bulge 161B of the first signal terminal 161. Therefore, each of the first signal terminals 161 of the plurality of semiconductor devices B10 is press-fitted into one of the plurality of first wiring boards 71 in the first direction z, so that the first signal terminals 161 of the plurality of semiconductor devices B10 are electrically connected to the first wiring board 71.
  • Each of the second signal terminal 162, the third signal terminal 171, the fourth signal terminal 172, the pair of fifth signal terminals 181, the pair of sixth signal terminals 182, and the seventh signal terminal 19 of the plurality of semiconductor devices B10 also The structure is similar to that of the base portion 161A and the bulging portion 161B of the first signal terminal 161. As a result, these signal terminals are also press-fitted into any one of the plurality of first wiring boards 71 in the first direction z, and are electrically connected to the first wiring board 71.
  • FIG. 27B shows a different configuration from FIG. 27A of the first signal terminals 161 of the plurality of semiconductor devices B10.
  • the first signal terminal 161 has a seat portion 161C in addition to a base portion 161A and a bulging portion 161B.
  • the internal wiring 714 arranged in the through hole 711A is pressed against the bulge 161B, and the The portion 161C contacts the back wiring 713.
  • each of the plurality of first wiring boards 71 is provided with a pair of first protection circuits 81, a pair of second protection circuits 82, a pair of gate drivers 83, and a pair of gate resistors 84. ing.
  • One of the pair of first protection circuits 81 is electrically connected to the first signal terminal 161 and the third signal terminal 171 of the semiconductor device B10.
  • the other first protection circuit 81 of the pair of first protection circuits 81 is electrically connected to the second signal terminal 162 and the fourth signal terminal 172.
  • the pair of first protection circuits 81 suppresses application of overvoltage to the third electrodes 23 of the plurality of semiconductor elements 21 of the semiconductor device B10.
  • the pair of first protection circuits 81 generally include a snubber circuit.
  • One of the pair of second protection circuits 82 is electrically connected to the first signal terminal 161 and the seventh signal terminal 19 of the semiconductor device B10.
  • the other second protection circuit 82 of the pair of second protection circuits 82 is electrically connected to the second signal terminal 162 and a second driver 83B, which will be described later.
  • the pair of second protection circuits 82 suppresses application of surge voltage to the plurality of semiconductor elements 21 of the semiconductor device B10.
  • the pair of second protection circuits 82 generally include a clamp circuit.
  • the pair of gate drivers 83 includes a first driver 83A and a second driver 83B.
  • the first driver 83A is electrically connected to one of the first protection circuits 81 and one of the second protection circuits 82, and drives the plurality of first elements 21A of the semiconductor device B10.
  • the second driver 83B is electrically connected to the other first protection circuit 81 and the other second protection circuit 82, and drives the plurality of second elements 21B of the semiconductor device B10.
  • One of the pair of gate resistors 84 is provided in a conductive path between the first driver 83A and the first signal terminal 161.
  • the other gate resistor 84 of the pair of gate resistors 84 is provided in a conductive path between the second driver 83B and the second signal terminal 162.
  • each of the plurality of first wiring boards 71 is provided with at least one pair of first protection circuits 81. Therefore, the pair of second protection circuits 82, the pair of gate drivers 83, and the pair of gate resistors 84 may be provided on the second wiring board 72.
  • the second wiring board 72 is electrically connected to the plurality of first wiring boards 71 via the plurality of connection wirings 73. As shown in FIG. 23, the second wiring board 72 extends in the third direction y.
  • the second wiring board 72 is provided with circuits that are not provided on the plurality of first wiring boards 71 among the circuits that drive and control the plurality of semiconductor devices B10, such as a controller for controlling the pair of gate drivers 83. It is being Further, the second wiring board 72 is provided with an overheat protection circuit that is electrically connected to the pair of thermistors 22 of the plurality of semiconductor devices B10.
  • the second wiring board 72 is located on the opposite side of the heat sink 70 with the plurality of first wiring boards 71 interposed therebetween in the first direction z. The second wiring board 72 overlaps the plurality of first wiring boards 71 when viewed along the first direction z.
  • the plurality of communication wirings 73 connect the plurality of first wiring boards 71 and second wiring boards 72.
  • the plurality of interconnections 73 have a first connection portion 731 and a second connection portion 732.
  • the first connecting portion 731 is electrically connected to any one of the plurality of first wiring boards 71.
  • the first connection portion 731 includes a plurality of connection pins 731A. The plurality of connection pins 731A extend in the first direction z.
  • the second connection portion 732 is electrically connected to the second wiring board 72 and faces the first connection portion 731. As shown in FIG.
  • the second connection portion 732 has a housing portion 732A and a plurality of connection holes 732B.
  • the plurality of connection pins 731A are individually inserted into the plurality of connection holes 732B.
  • the first connecting portion 731 is electrically connected to the second connecting portion 732.
  • the housing portion 732A of the second connection portion 732 can be displaced relative to the plurality of connection pins 731A in a direction orthogonal to the first direction z.
  • the second connecting portion 732 can be displaced relative to the first connecting portion 731 in a direction perpendicular to the first direction z.
  • the plurality of communication wires 73 are configured to be able to be displaced in a direction perpendicular to the first direction z.
  • the configuration of a known connector disclosed in JP2018-113163A, JP2018-63886A, JP2017-139101A, etc. can be applied. can.
  • the plurality of attachment members 74 are used to restrain the plurality of semiconductor devices B10 to the heat sink 70, as shown in FIGS. 23 and 24.
  • the plurality of attachment members 74 are conductors containing metal.
  • the plurality of attachment members 74 individually contact the top surfaces 51 of the sealing resin 50 of the plurality of semiconductor devices B10, and individually straddle the top surfaces 51 of the sealing resin 50 of the plurality of semiconductor devices B10.
  • the plurality of attachment members 74 are, for example, leaf springs.
  • Each of the plurality of attachment members 74 is located between the first signal terminal 161 and the second signal terminal 162 of one of the plurality of semiconductor devices B10 in the second direction x.
  • the plurality of attachment members 74 are located between the heat sink 70 and the plurality of first wiring boards 71 in the first direction z.
  • the plurality of supporting members 75 are located between the heat sink 70 and the plurality of first wiring boards 71 in the first direction z.
  • the plurality of first wiring boards 71 are supported by the plurality of support members 75.
  • the plurality of support members 75 are columnar. As shown in FIG. 25, when viewed along the first direction z, the plurality of supporting members 75 are located apart from the top surface 51 of the sealing resin 50 of the plurality of semiconductor devices B10.
  • the plurality of positioning pins 76 are located between the heat sink 70 and the second wiring board 72 in the first direction z.
  • the plurality of positioning pins 76 are arranged along the third direction y.
  • Each of the plurality of positioning pins 76 is located between two adjacent semiconductor devices B10 in the third direction y among the plurality of semiconductor devices B10.
  • the plurality of positioning pins 76 are used to determine the position of the second wiring board 72 with respect to the heat sink 70 and to support the second wiring board 72.
  • the DC/DC converter (CNV1, CNV1A to CNV1D) of the present disclosure includes a pair of first terminals (T1A, T1B) configured to receive first DC power, and a pair of first terminals (T1A, T1B) configured to output second DC power.
  • a pair of second terminals (T2A, T2B) a primary side circuit (1), a secondary side circuit (2), a first capacitor (C1), and a second capacitor (C2)
  • the primary side circuit includes a first semiconductor switching element (Q1) and a first reactor (L1)
  • the secondary side circuit includes at least a diode (D1) or a second semiconductor switching element (Q2). and a second reactor (L2)
  • the primary side circuit is provided between the pair of first terminals, the first capacitor and the second capacitor
  • the secondary side circuit is a configuration (first configuration) provided between the first capacitor and the second capacitor and the pair of second terminals.
  • 1/4 of the resonant period of the series resonant circuit composed of the second reactor, the first capacitor, and the second capacitor is the same as that of the first semiconductor switching element.
  • a configuration (second configuration) in which the on-time is longer may also be used.
  • the secondary side circuit includes the diode, and a first end of the first reactor and a first end of the first semiconductor switching element are connected to the first semiconductor switching element.
  • a first end of the second reactor and an anode of the diode are connected via a capacitor, and a second end of the first semiconductor switching element is connected to a second end of the second reactor via the second capacitor.
  • one of the pair of first terminals is connected to a second end of the first reactor, the other of the pair of first terminals is connected to a second end of the first semiconductor switching element, and one of the pair of second terminals is connected to a second end of the first semiconductor switching element.
  • the configuration may be such that one of the terminals is connected to the cathode of the diode, and the other of the pair of second terminals is connected to the second end of the second reactor (third configuration).
  • the secondary side circuit includes the diode, and the first end of the first semiconductor switching element and the first end of the first reactor are connected to the first a cathode of the diode and a first end of the second reactor via a capacitor; a second end of the first reactor is connected to an anode of the diode via the second capacitor; One of the terminals is connected to the second end of the first semiconductor switching element, the other of the pair of first terminals is connected to the second end of the first reactor, and one of the pair of second terminals is connected to the second end of the first semiconductor switching element.
  • the second terminal may be connected to the second end of the two reactors, and the other of the pair of second terminals may be connected to the anode of the diode (fourth configuration).
  • the secondary side circuit includes the diode, and a first end of the first reactor and a first end of the first semiconductor switching element are connected to the first semiconductor switching element. connected to the anode of the diode and a first end of the second reactor via a capacitor; a second end of the first semiconductor switching element connected to the cathode of the diode via the second capacitor; One of the first terminals is connected to the second end of the first reactor, the other of the pair of first terminals is connected to the second end of the first semiconductor switching element, and one of the pair of second terminals is connected to the second end of the first reactor.
  • the configuration may be such that the second terminal is connected to the second end of the second reactor, and the other of the pair of second terminals is connected to the cathode of the diode (fifth configuration).
  • the secondary circuit includes the second semiconductor switching element, a first end of the first reactor and a first end of the first semiconductor switching element. is connected to a first end of the second reactor and a first end of the second semiconductor switching element via the first capacitor, and a second end of the first semiconductor switching element is connected to the first end of the second reactor via the second capacitor.
  • one of the pair of first terminals is connected to the second end of the first reactor, and the other of the pair of first terminals is connected to the second end of the first semiconductor switching element.
  • one of the pair of second terminals is connected to the second end of the second semiconductor switching element, and the other of the pair of second terminals is connected to the second end of the second reactor.
  • the DC/DC converter having any of the first to sixth configurations further includes a control unit (CNV1), and the control unit controls the The configuration may be such that the switching operation of the first semiconductor switching element is stopped (seventh configuration).
  • CNV1 control unit
  • the DC/DC converter having any of the first to sixth configurations further includes a control unit (CNV1), and the control unit controls the voltage output from the pair of second terminals to a target value. , configured to control the duty of the first semiconductor switching element, and the control unit configured to increase the duty in a ramp-like manner immediately after starting the DC/DC converter (eighth configuration). ).
  • CNV1 control unit
  • the DC/DC converter having any of the first to eighth configurations further includes a control section (CNV1), the secondary side circuit includes the diode, and the control section controls the first semiconductor switching element. Based on the flowing current, estimate the current flowing through the diode, calculate the forward voltage drop occurring in the diode based on the estimated current flowing through the diode, and calculate the forward voltage drop occurring in the diode and the pair.
  • the configuration (ninth configuration) may be configured such that the duty of the first semiconductor switching element is controlled using a total value of the voltage output from the second terminal of the voltage and the target value.
  • the withstand voltage of the first semiconductor switching element is determined by the input voltage applied to the pair of first terminals and the maximum voltage of the first capacitor. , and the maximum voltage of the second capacitor (a tenth configuration).
  • a semiconductor device (3) of the present disclosure includes a power module and a DC/DC converter having any one of the first to tenth configurations, wherein the DC/DC converter is configured to drive and control the power module.
  • This is a configuration (eleventh configuration) that is configured to supply electric power.
  • the semiconductor module includes a plurality of semiconductor devices (B10 ), a heat sink (70) located on the opposite side of the semiconductor element from the side where the signal terminal is located in the first direction and supporting the plurality of semiconductor devices; a plurality of first wiring boards (71) located on a side opposite to the side on which the heat sink is located with respect to the semiconductor element and individually electrically connected to the signal terminals of the plurality of semiconductor devices; a second wiring board (72) electrically connected to the wiring board, and the plurality of first wiring boards are provided with a first protection circuit (81) that suppresses application of overvoltage to the semiconductor element.
  • the signal terminal of one of the plurality of semiconductor devices is press-fitted into one of the plurality of first wiring boards in the first direction, and the signal terminal of one of the plurality of semiconductor devices is press-fitted in the first direction, and the signal terminal of one of the plurality of semiconductor devices is press-fitted in the first direction.
  • the wiring board may further include a plurality of communication wirings (73) for electrically conducting the wiring board, and the plurality of communication wirings may have a configuration (twelfth configuration) that can be displaced in a direction orthogonal to the first direction. good.

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Abstract

ＤＣ／ＤＣコンバータは、一対の第１端子と、一対の第２端子と、１次側回路と、２次側回路と、第１キャパシタと、第２キャパシタと、を備える。前記１次側回路は、第１半導体スイッチング素子と、第１リアクトルと、を備える。前記２次側回路は、ダイオード又は第２半導体スイッチング素子の少なくとも一方と、第２リアクトルと、を備える。前記１次側回路は、前記一対の第１端子と、前記第１キャパシタ及び前記第２キャパシタとの間に設けられる。前記２次側回路は、前記第１キャパシタ及び前記第２キャパシタと、前記一対の第２端子との間に設けられる。

Description

ＤＣ／ＤＣコンバータ及び半導体機器
　本明細書中に開示されている発明は、ＤＣ／ＤＣコンバータ及び当該ＤＣ／ＤＣコンバータを備える半導体機器に関する。
　ゲートドライバ回路（例えば特許文献１参照）は、半導体スイッチング素子を駆動する。従来、ゲートドライバ回路に直流電力を供給する電源回路には、トランスを備える絶縁型ＤＣ／ＤＣコンバータが使用される。
特開２０１９－１４０４３２号公報
　一般的に、トランスは他の回路部品に比べ大きいため、トランスを備える電源回路の面積は大きくなる傾向にある。
　さらに、ＥＶ（Electric　Vehicle）に搭載されるインバータに対しては、小型化の要求が強い。そのため、ＥＶに搭載されるインバータの構成部品である半導体モジュールの小型化が盛んに進められている。その結果、トランスを備える電源回路の面積は、半導体モジュールにおいて相対的に大きくなる。
　また、トランスを備える電源回路は、トランスで発生する鉄損により効率が低下する。
　本明細書中に開示されているＤＣ／ＤＣコンバータは、第１直流電力を受けつけるように構成された一対の第１端子と、第２直流電力を出力するように構成された一対の第２端子と、１次側回路と、２次側回路と、第１キャパシタと、第２キャパシタと、を備える。前記１次側回路は、第１半導体スイッチング素子と、第１リアクトルと、を備える。前記２次側回路は、ダイオード又は第２半導体スイッチング素子の少なくとも一方と、第２リアクトルと、を備える。前記１次側回路は、前記一対の第１端子と、前記第１キャパシタ及び前記第２キャパシタとの間に設けられる。前記２次側回路は、前記第１キャパシタ及び前記第２キャパシタと、前記一対の第２端子との間に設けられる。
　本明細書中に開示されている半導体機器は、半導体モジュールと、前記半導体モジュールに電力を供給するように構成された上記のＤＣ／ＤＣコンバータと、を備える。
　本明細書中に開示されている発明によれば、小型で高効率なＤＣ／ＤＣコンバータを実現することができる。
図１は、実施形態に係るＤＣ／ＤＣコンバータを示す図である。 図２は、第１実施例に係るＤＣ／ＤＣコンバータを示す図である。 図３は、第１半導体スイッチング素子がオンであるときの第１実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図４は、第１半導体スイッチング素子がオフであるときの第１実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図５は、第１実施例に係るＤＣ／ＤＣコンバータの各部電圧及び電流を示す図である。 図６は、第２実施例に係るＤＣ／ＤＣコンバータを示す図である。 図７は、第１半導体スイッチング素子がオンであるときの第２実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図８は、第１半導体スイッチング素子がオフであるときの第２実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図９は、第２実施例に係るＤＣ／ＤＣコンバータの各部電圧及び電流を示す図である。 図１０は、第３実施例に係るＤＣ／ＤＣコンバータを示す図である。 図１１は、第１半導体スイッチング素子がオンであるときの第３実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図１２は、第１半導体スイッチング素子がオフであるときの第３実施例に係るＤＣ／ＤＣコンバータの動作を説明するための図である。 図１３は、第３実施例に係るＤＣ／ＤＣコンバータの各部電圧及び電流を示す図である。 図１４は、第４実施例に係るＤＣ／ＤＣコンバータを示す図である。 図１５は、制御部の第１例を示す図である。 図１６は、制御部の第１例を適用した場合のＤＣ／ＤＣコンバータの各部電圧を示す図である。 図１７は、制御部の第２例を示す図である。 図１８は、制御部の第２例を適用した場合のＤＣ／ＤＣコンバータの各部電圧を示す図である。 図１９は、制御部の第３例を示す図である。 図２０は、制御部の第３例を適用した場合のＤＣ／ＤＣコンバータの各部電圧を示す図である。 図２１は、制御部の第４例を示す図である。 図２２は、半導体機器を示す図である。 図２３は、半導体モジュールの平面図である。 図２４は、図２３に示す半導体モジュールの正面図である。 図２５は、図２３の部分拡大図である。 図２６は、図２４の部分拡大図である。 図２７Ａは、図２６に示す第１配線基板の部分拡大断面図である。 図２７Ｂは、図２６に示す第１配線基板の部分拡大断面図であり、図５Ａに示す構成とは異なる構成を示している。 図２８は、図２６に示す連絡配線の部分拡大断面図である。 図２９は、図２６に示す第１配線基板に設けられた回路のブロック図である。 図３０は、図２３に示す半導体モジュールを構成する複数の半導体装置のいずれかの斜視図である。 図３１は、図３０に示す半導体装置の平面図である。 図３２は、図３１に対応する平面図であり、封止樹脂を透過している。 図３３は、図３２の部分拡大図である。 図３４は、図３１に対応する平面図であり、第１導通部材を透過し、かつ封止樹脂および第２導通部材の図示を省略している。 図３５は、図２３に示す半導体装置の右側面図である。 図３６は、図２３に示す半導体装置の底面図である。 図３７は、図３２のＸＶ－ＸＶ線に沿う断面図である。 図３８は、図３２のＸＶＩ－ＸＶＩ線に沿う断面図である。 図３９は、図３８に示す第１素子およびその周辺の部分拡大図である。 図４０は、図３８に示す第２素子およびその周辺の部分拡大図である。 図４１は、図３２のＸＩＸ－ＸＩＸ線に沿う断面図である。 図４２は、図３２のＸＸ－ＸＸ線に沿う断面図である。
　本明細書において、ＭＯＳ（Metal　Oxide　Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
＜ＤＣ／ＤＣコンバータ＞
　図１は、実施形態に係るＤＣ／ＤＣコンバータを示す図である。ＤＣ／ＤＣコンバータＣＮＶ１は、一対の第１端子Ｔ１Ａ及びＴ１Ｂと、一対の第２端子Ｔ２Ａ及びＴ２Ｂと、１次側回路１と、２次側回路２と、第１キャパシタＣ１と、第２キャパシタＣ２と、を備える。
　一対の第１端子Ｔ１Ａ及びＴ１Ｂは、第１直流電力を受けつけるように構成される。例えば、図１に示すように、第１直流電力を出力する直流電源ＰＳ１の正極が第１端子Ｔ１Ａに接続され、直流電源ＰＳ１の負極が第１端子Ｔ１Ｂに接続される。
　一対の第２端子Ｔ２Ａ及びＴ２Ｂは、第２直流電力を出力するように構成される。例えば、図１に示すように、負荷ＬＤ１の第１端が第２端子Ｔ２Ａに接続され、負荷ＬＤ２の第２端が第２端子Ｔ２Ｂに接続される。一対の第２端子Ｔ２Ａ及びＴ２Ｂは、第２直流電力を負荷ＬＤ１に出力する。
　１次側回路１は、第１半導体スイッチング素子（図１において不図示）と、第１リアクトル（図１において不図示）と、を備える。２次側回路２は、ダイオード（図１において不図示）又は第２半導体スイッチング素子（図１において不図示）の少なくとも一方と、第２リアクトル（図１において不図示）と、を備える。
　１次側回路１は、一対の第１端子Ｔ１Ａ及びＴ１Ｂと、第１キャパシタＣ１及び第２キャパシタＣ２との間に設けられる。２次側回路２は、第１キャパシタＣ１及び第２キャパシタＣ２と、一対の第２端子Ｔ２Ａ及びＴ２Ｂとの間に設けられる。第１キャパシタＣ１及び第２キャパシタＣ２は、１次側回路１と２次側回路２とを絶縁する。
　出力キャパシタＣ３の第１端は、第２端子Ｔ２Ａに接続される。出力キャパシタＣ３の第２端は、第２端子Ｔ２Ｂに接続される。出力キャパシタＣ３は、負荷ＬＤ１に供給される直流電圧のリップルを抑制する。
　ＤＣ／ＤＣコンバータＣＮＶ１は、絶縁素子として第１キャパシタＣ１及び第２キャパシタＣ２を備える構成である。一般的に、キャパシタはトランスよりも小型である。したがって、ＤＣ／ＤＣコンバータＣＮＶ１は、トランスを備えるＤＣ／ＤＣコンバータよりも小型にすることができる。
　また、ＤＣ／ＤＣコンバータＣＮＶ１は、トランスを備えないため、トランスで発生する鉄損による効率の低下がない。したがって、ＤＣ／ＤＣコンバータＣＮＶ１は、トランスを備えるＤＣ／ＤＣコンバータよりも高効率にすることができる。
　ＤＣ／ＤＣコンバータＣＮＶ１が、第１半導体スイッチング素子がオンであるときに、第１キャパシタＣ１及び第２キャパシタＣ２の電荷を介して１次側回路１から負荷ＬＤ１に送電される構成（例えば後述の図６に示す構成）の場合、第１半導体スイッチング素子がオンであるときに、第２リアクトル、第１キャパシタＣ１及び第２キャパシタＣ２の経路で電流が流れ、第１キャパシタＣ１及び第２キャパシタＣ２と第２リアクトルとによって直列共振回路が構成される。
　上記直列共振回路における共振周期の１／４周期中に、第１キャパシタＣ１及び第２キャパシタＣ２の各電圧は増加する。
　ここで、上記直列共振回路の１／４周期が、第１半導体スイッチング素子のオン時間（第１半導体スイッチング素子のデューティに対応する時間）以下である場合について考察する。この場合、第１キャパシタＣ１及び第２キャパシタＣ２の各電圧が一対の第１端子Ｔ１Ａ及びＴ１Ｂに印加される直流電圧まで上昇してしまい、電力が１次側回路１から２次側回路２に供給できなくなる。
　第１半導体スイッチング素子のオン時間にもかかわらず、電力が１次側回路１から２次側回路２に供給できなくなるという現象は、第１半導体スイッチング素子のオン時間（デューティ）が短くなった場合と同様に作用するため、結果として一対の第２端子Ｔ２Ａ及びＴ２Ｂから出力される直流電圧が低下してしまう。
　したがって、一対の第２端子Ｔ２Ａ及びＴ２Ｂから出力される直流電圧の低下を防止するために、ＤＣ／ＤＣコンバータＣＮＶ１では、上記直列共振回路における共振周期の１／４周期が、第１半導体スイッチング素子のオン時間より長いことが望ましい。
　一方で、ＤＣ／ＤＣコンバータＣＮＶ１が、第１半導体スイッチング素子がオフであるときに、第１キャパシタＣ１及び第２キャパシタＣ２の電荷を介して１次側回路１から負荷ＬＤ１に送電される構成（例えば後述の図３及び図１０に示す各構成）の場合、第１半導体スイッチング素子がオフであるときに第１リアクトル、第１キャパシタＣ１及び第２キャパシタＣ２の経路で電流が流れ、負荷に電力が送電される。このとき、このとき、第１キャパシタＣ１及び第２キャパシタＣ２と第１リアクトルとによって直列共振回路が構成される。
　ここで、第１半導体スイッチング素子がオフである時間が長くなると、第１キャパシタＣ１及び第２キャパシタＣ２と第１リアクトルとによって構成された直列共振回路における電流の極性が反転してしまい、電力が１次側回路１から２次側回路２に供給できなくなる。
　直列共振回路において、共振回路における電流は共振周期の３／４周期で逆極性の最大値となることから、第１半導体スイッチング素子がオフである時間が共振周期の３／４周期を超えると、第１キャパシタＣ１及び第２キャパシタＣ２と第１リアクトルとによって構成された直列共振回路における電流の極性が反転してしまうことになり、電力が１次側回路１から２次側回路２に供給できなくなるため、結果として、一対の第２端子Ｔ２ＡおよびＴ２Ｂから出力される直流電圧が低下してしまう。以上から、第１キャパシタＣ１及び第２キャパシタＣ２と第１リアクトルとによって構成された直列共振回路における共振周期の３／４周期が第１半導体スイッチング素子がオフである時間より長いことが望ましい。
　一般的に、回路の部品コストを抑制するために使用する部品は共通化されることを考慮すると第１リアクトルと第２リアクトルは同じインダクタンス値を備えるものが使用されることになる。
　つまり、第１半導体スイッチング素子がオンであるときに構成される第１キャパシタＣ１及び第２キャパシタＣ２と第２リアクトルからなる直列共振回路の共振周波数は、第１半導体スイッチング素子がオフであるときに構成される第１キャパシタＣ１及び第２キャパシタＣ２と第１リアクトルからなる直列共振回路の共振周波数と等しくなる。したがって、第１キャパシタＣ１及び第２キャパシタＣ２と第２リアクトルからなる直列共振回路の共振周波数の１／４周期は、第１半導体スイッチング素子のオン時間より長いことが望ましい。
＜ＤＣ／ＤＣコンバータの第１実施例＞
　図２は、第１実施例に係るＤＣ／ＤＣコンバータを示す図である。ＤＣ／ＤＣコンバータＣＮＶ１Ａは、ＤＣ／ＤＣコンバータＣＮＶ１の第１実施例である。
　本実施例において、１次側回路１は、Ｎチャネル型ＭＯＳ電界効果トランジスタである第１半導体スイッチング素子Ｑ１と、第１リアクトルＬ１と、を備える。
　本実施例において、２次側回路２は、ダイオードＤ１と、第２リアクトルＬ２と、を備える。
　第１リアクトルＬ１の第１端及び第１半導体スイッチング素子Ｑ１の第１端（ドレイン）は、第１キャパシタＣ１を介して第２リアクトルＬ２の第１端及びダイオードＤ１のアノードに接続される。第１リアクトルＬ１の第２端は、第１端子Ｔ１Ａに接続される。
　第１半導体スイッチング素子Ｑ１の第２端（ソース）は、第２キャパシタＣ２を介して第２リアクトルＬ２の第２端に接続される。第１半導体スイッチング素子Ｑ１の第２端（ソース）は、第１端子Ｔ１Ｂにも接続される。
　ダイオードＤ１のカソードは、第２端子Ｔ２Ａと、出力キャパシタＣ３の第１端と、に接続される。第２リアクトルＬ２の第２端は、第２端子Ｔ２Ｂと、出力キャパシタＣ３の第２端と、にも接続される。
　次に、ＤＣ／ＤＣコンバータＣＮＶ１Ａの動作について説明する。
　図３は、第１半導体スイッチング素子Ｑ１がオンであるときのＤＣ／ＤＣコンバータＣＮＶ１Ａの動作を説明するための図である。
　第１リアクトルＬ１を流れる電流ＩＬ１の変化量ΔＩＬ１＿ｏｎは、下記（１）式で表される。ただし、式中のＶ１は、直流電源ＰＳ１から一対の第１端子Ｔ１Ａ及びＴ１Ｂに供給される電圧である。また、式中のＬ１は、第１リアクトルＬ１のインダクタンス値である。また、式中のＴｏｎは、第１半導体スイッチング素子Ｑ１のオン時間である。
　ΔＩＬ１＿ｏｎ＝（Ｖ１／Ｌ１）×Ｔｏｎ　　（１）
　第２リアクトルＬ２を流れる電流ＩＬ２の変化量ΔＩＬ２＿ｏｎは、下記（２）式で表される。ただし、式中のＶＣ１は、第１キャパシタＣ１の電圧である。また、ＶＣ２は、第２キャパシタＣ２の電圧である。また、式中のＬ２は、第２リアクトルＬ２のインダクタンス値である。
　ΔＩＬ２＿ｏｎ＝［（ＶＣ１＋ＶＣ２）／Ｌ２］×Ｔｏｎ　　（２）
　図４は、第１半導体スイッチング素子Ｑ１がオフであるときのＤＣ／ＤＣコンバータＣＮＶ１Ａの動作を説明するための図である。
　第１半導体スイッチング素子Ｑ１がターンオフしても、第１リアクトルＬ１の作用によって第１リアクトルＬ１を流れる電流ＩＬ１の極性は変化しない。したがって、第１リアクトルＬ１を流れる電流ＩＬ１の変化量ΔＩＬ１＿ｏｆｆは、下記（３）式で表される。ただし、式中のＶ２は、一対の第２端子Ｔ２Ａ及びＴ２Ｂから負荷ＬＤ１に供給される電圧である。また、式中のＴｏｆｆは、第１半導体スイッチング素子Ｑ１のオフ時間である。
　ΔＩＬ１＿ｏｆｆ＝［（Ｖ１－ＶＣ１－ＶＣ２－Ｖ２）／Ｌ１］×Ｔｏｆｆ　　（３）
　第２リアクトルＬ２を流れる電流ＩＬ２の変化量ΔＩＬ２＿ｏｆｆは、下記（４）式で表される。
　ΔＩＬ２＿ｏｆｆ＝（－Ｖ２／Ｌ２）×Ｔｏｆｆ　　（４）
　第１半導体スイッチング素子Ｑ１のスイッチング周期１周期中における第２リアクトルＬ２を流れる電流ＩＬ２の変化量の合計は零になる。したがって、下記（５）式が導出される。ただし、式中のｄは、第１半導体スイッチング素子Ｑ１のオン時間を第１半導体スイッチング素子Ｑ１のスイッチング周期で除算したものである。
　［（ＶＣ１＋ＶＣ２）／Ｌ２］×Ｔｏｎ＋（－Ｖ２／Ｌ２）×Ｔｏｆｆ＝０
　ＶＣ１＋ＶＣ２＝Ｖ２×［（１－ｄ）／ｄ］　　（５）
　第１リアクトルＬ１についても同様に考え、さらに上記（５）式を考慮すると、下記（６）式が導出される。
　（Ｖ１／Ｌ１）×Ｔｏｎ＋［（Ｖ１－ＶＣ１－ＶＣ２－Ｖ２）／Ｌ１］×Ｔｏｆｆ＝０
　Ｖ２＝Ｖ１×［ｄ／（１－ｄ）］　　（６）
　上記（６）式から分かるように、電圧Ｖ２は、第１半導体スイッチング素子Ｑ１のオン時間ひいては第１半導体スイッチング素子Ｑ１のデューティｄを制御することで、目標値に近づけることができる。
　上記（５）式と上記（６）式から、ＶＣ１＋ＶＣ２＝Ｖ１が成立する。また、一般的に回路の部品コストを抑制するために使用する部品は共通化されることを考慮すると、第１キャパシタＣ１の容量と第２キャパシタＣ２の容量とは同じである。したがって、ＶＣ１＝ＶＣ２が成立し、ＶＣ１＝Ｖ１／２、ＶＣ２＝Ｖ１／２となる。
　以下の計算では、第１キャパシタＣ１の容量Ｃ１と第２キャパシタＣ２の容量Ｃ２との合成容量Ｃが用いられる。合成容量Ｃは以下の式で表される。
　Ｃ＝Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）
　第１半導体スイッチング素子Ｑ１のスイッチング周期１周期において、第１キャパシタＣ１の電圧ＶＣ１の変化量及び第２キャパシタＣ２の電圧ＶＣ２の変化量の合計値は零になることを考慮すると、下記（７）式が成立する。
　－ＩＬ２×Ｔｏｎ／Ｃ＋ＩＬ１×Ｔｏｆｆ／Ｃ＝０
　ＩＬ２＝ＩＬ１×［（１－ｄ）／ｄ］　　（７）
　一対の第１端子Ｔ１Ａ及びＴ１Ｂから入力される電流Ｉｉｎは、出力電力Ｐｏｕｔを電圧Ｖ１で除算した値となる。電流Ｉｉｎは、第１リアクトルＬ１を流れる電流ＩＬ１の平均値となる。
　以上から、第２リアクトルＬ２を流れる電流ＩＬ２の平均値は、上記（７）式より以下のように導出される。
　ＩＬ２＝Ｐｏｕｔ／Ｖ２＝Ｉｏｕｔ
　第１半導体スイッチング素子Ｑ１がオフのときには、第１キャパシタＣ１及び第２キャパシタＣ２は、第１リアクトルＬ１を流れる電流ＩＬ１によって充電されるため、合成容量Ｃの電圧ＶＣは上昇する。このときの上昇分ΔＶＣは、以下のとおりに求めることができる。
　ΔＶＣ＝（１／Ｃ）∫（ＩＬ１）dt
　ΔＶＣ≒Ｉｉｎ×Ｔｏｆｆ／Ｃ
　合成容量Ｃの電圧ＶＣは、電圧Ｖ１を中心として、±ΔＶＣ／２だけ変化する。したがって、合成容量Ｃの電圧ＶＣの最大値ＶＣｐは、以下の通りに求めることができる。
　ＶＣｐ＝Ｖ１＋ΔＶＣ／２
　第１半導体スイッチング素子Ｑ１がオフであるときには、Ｖ１＋ＶＣの電圧が第１半導体スイッチング素子Ｑ１に印加される。このため、第１半導体スイッチング素子Ｑ１に印加される電圧の最大値はＶ１＋ΔＶＣ／２となる。
　以上により、第１半導体スイッチング素子Ｑ１の耐圧は、一対の第１端子Ｔ１Ａ及びＴ１Ｂに印加される電圧Ｖ１と、第１キャパシタＣ１の最大電圧と、第２キャパシタＣ２の最大電圧と、を合算した電圧以上にすればよい。
　図５は、ＤＣ／ＤＣコンバータＣＮＶ１Ａの各部電圧及び電流を示す図である。図中の電圧ＶＧは、第１半導体スイッチング素子Ｑ１の制御端子（ゲート）に供給されるゲート信号である。図中の電圧ＶＤＳは、第１半導体スイッチング素子Ｑ１の第１端（ドレイン）と第２端（ソース）との間に生じる電圧である。
＜ＤＣ／ＤＣコンバータの第２実施例＞
　図６は、第２実施例に係るＤＣ／ＤＣコンバータを示す図である。ＤＣ／ＤＣコンバータＣＮＶ１Ｂは、ＤＣ／ＤＣコンバータＣＮＶ１の第２実施例である。なお、第２実施例において、第１実施例と同一の部分、同一の部分の電圧等については同一の符号、記号が用いられる。
　本実施例において、１次側回路１は、Ｎチャネル型ＭＯＳ電界効果トランジスタである第１半導体スイッチング素子Ｑ１と、第１リアクトルＬ１と、を備える。
　本実施例において、２次側回路２は、ダイオードＤ１と、第２リアクトルＬ２と、を備える。
　第１半導体スイッチング素子Ｑ１の第１端（ソース）及び第１リアクトルＬ１の第１端は、第１キャパシタＣ１を介してダイオードＤ１のカソード及び第２リアクトルＬ２の第１端に接続される。第１半導体スイッチング素子Ｑ１の第２端（ドレイン）は、第１端子Ｔ１Ａに接続される。
　第１リアクトルＬ１の第２端は、第２キャパシタＣ２を介してダイオードＤ１のアノードに接続される。第１リアクトルＬ１の第２端は、第１端子Ｔ１Ｂにも接続される。
　第２リアクトルＬ２の第２端は、第２端子Ｔ２Ａと、出力キャパシタＣ３の第１端と、に接続される。ダイオードＤ１のアノードは、第２端子Ｔ２Ｂと、出力キャパシタＣ３の第２端と、にも接続される。
　次に、ＤＣ／ＤＣコンバータＣＮＶ１Ｂの動作について説明する。
　図７は、第１半導体スイッチング素子Ｑ１がオンであるときのＤＣ／ＤＣコンバータＣＮＶ１Ｂの動作を説明するための図である。
　第１リアクトルＬ１を流れる電流ＩＬ１の変化量ΔＩＬ１＿ｏｎは、下記（１１）式で表される。
　ΔＩＬ１＿ｏｎ＝（Ｖ１／Ｌ１）×Ｔｏｎ　　（１１）
　第２リアクトルＬ２を流れる電流ＩＬ２の変化量ΔＩＬ２＿ｏｎは、下記（１２）式で表される。
　ΔＩＬ２＿ｏｎ＝［（Ｖ１－ＶＣ１－ＶＣ２－Ｖ２）／Ｌ２］×Ｔｏｎ　　（１２）
　図８は、第１半導体スイッチング素子Ｑ１がオフであるときのＤＣ／ＤＣコンバータＣＮＶ１Ｂの動作を説明するための図である。
　第１半導体スイッチング素子Ｑ１がターンオフしても、第１リアクトルＬ１の作用によって第１リアクトルＬ１を流れる電流ＩＬ１の極性は変化しない。したがって、第１リアクトルＬ１を流れる電流ＩＬ１の変化量ΔＩＬ１＿ｏｆｆは、下記（１３）式で表される。
　ΔＩＬ１＿ｏｆｆ＝［（－ＶＣ１－ＶＣ２）／Ｌ１］×Ｔｏｆｆ　　（１３）
　第２リアクトルＬ２を流れる電流ＩＬ２の変化量ΔＩＬ２＿ｏｆｆは、下記（１４）式で表される。
　ΔＩＬ２＿ｏｆｆ＝（－Ｖ２／Ｌ２）×Ｔｏｆｆ　　（１４）
　第１半導体スイッチング素子Ｑ１のスイッチング周期１周期中における第１リアクトルＬ１を流れる電流ＩＬ１の変化量の合計は零になる。したがって、下記（１５）式が導出される。
　（Ｖ１／Ｌ１）×Ｔｏｎ＋［（－ＶＣ１－ＶＣ２）／Ｌ１］×Ｔｏｆｆ＝０
　ＶＣ１＋ＶＣ２＝Ｖ１×［ｄ／（１－ｄ）］　　（１５）
　第２リアクトルＬ２についても同様に考え、さらに上記（１５）式を考慮すると、下記（１６）式が導出される。
　［（Ｖ１－ＶＣ１－ＶＣ２－Ｖ２）／Ｌ２］×Ｔｏｎ＋（－Ｖ２／Ｌ２）×Ｔｏｆｆ＝０
　Ｖ２＝Ｖ１×［ｄ／（１－ｄ）］　　（１６）
　上記（１６）式から分かるように、電圧Ｖ２は、第１半導体スイッチング素子Ｑ１のオン時間ひいては第１半導体スイッチング素子Ｑ１のデューティｄを制御することで、目標値に近づけることができる。
　上記（１５）式と上記（１６）式から、ＶＣ１＋ＶＣ２＝－Ｖ２が成立する。また、一般的に回路の部品コストを抑制するために使用する部品は共通化されることを考慮すると、第１キャパシタＣ１の容量と第２キャパシタＣ２の容量とは同じである。したがって、ＶＣ１＝ＶＣ２が成立し、ＶＣ１＝Ｖ２／２、ＶＣ２＝Ｖ２／２となる。
　以下の計算では、第１キャパシタＣ１の容量Ｃ１と第２キャパシタＣ２の容量Ｃ２との合成容量Ｃが用いられる。合成容量Ｃは以下の式で表される。
　Ｃ＝Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）
　第１半導体スイッチング素子Ｑ１のスイッチング周期１周期において、第１キャパシタＣ１の電圧ＶＣ１の変化量及び第２キャパシタＣ２の電圧ＶＣ２の変化量の合計値は零になることを考慮すると、下記（１７）式が成立する。
　ＩＬ２×Ｔｏｎ／Ｃ＋（－ＩＬ１）×Ｔｏｆｆ／Ｃ＝０
　ＩＬ２＝ＩＬ１×［（１－ｄ）／ｄ］　　（１７）
　一対の第１端子Ｔ１Ａ及びＴ１Ｂから入力される電流Ｉｉｎは、出力電力Ｐｏｕｔを電圧Ｖ１で除算した値となる。電流Ｉｉｎは、第１リアクトルＬ１を流れる電流ＩＬ１の平均値となる。
　以上から、第２リアクトルＬ２を流れる電流ＩＬ２は、上記（１７）式より以下のように導出される。
　ＩＬ２＝Ｐｏｕｔ／Ｖ２＝Ｉｏｕｔ
　第１半導体スイッチング素子Ｑ１がオフのときには、第１キャパシタＣ１及び第２キャパシタＣ２は、第２リアクトルＬ２を流れる電流ＩＬ２によって充電されるため、合成容量Ｃの電圧ＶＣは上昇する。このときの上昇分は、以下のとおりに求めることができる。
　ΔＶＣ＝（１／Ｃ）∫（ＩＬ２）dt
　ΔＶＣ≒Ｉｏｕｔ×Ｔｏｆｆ／Ｃ
　合成容量Ｃの電圧ＶＣは、電圧Ｖ２を中心として、±ΔＶＣ／２だけ変化する。したがって、合成容量Ｃの電圧ＶＣの最大値ＶＣｐは、以下の通りに求めることができる。
　ＶＣｐ＝Ｖ２＋ΔＶＣ／２
　第１半導体スイッチング素子Ｑ１がオフであるときには、合成容量Ｃは放電しているので、合成容量Ｃの電圧ＶＣはΔＶＣ／２だけ減少する。したがって、第１半導体スイッチング素子Ｑ１がオフであるときには、第１半導体スイッチング素子Ｑ１に印加される電圧の最大値はＶ１となる。
　図９は、ＤＣ／ＤＣコンバータＣＮＶ１Ｂの各部電圧及び電流を示す図である。
＜ＤＣ／ＤＣコンバータの第３実施例＞
　図１０は、第３実施例に係るＤＣ／ＤＣコンバータを示す図である。ＤＣ／ＤＣコンバータＣＮＶ１Ｃは、ＤＣ／ＤＣコンバータＣＮＶ１の第３実施例である。なお、第３実施例において、第１実施例と同一の部分、同一の部分の電圧等については同一の符号、記号が用いられる。
　本実施例において、１次側回路１は、Ｎチャネル型ＭＯＳ電界効果トランジスタである第１半導体スイッチング素子Ｑ１と、第１リアクトルＬ１と、を備える。
　本実施例において、２次側回路２は、ダイオードＤ１と、第２リアクトルＬ２と、を備える。
　第１リアクトルＬ１の第１端及び第１半導体スイッチング素子Ｑ１の第１端（ドレイン）が第１キャパシタＣ１を介してダイオードＤ１のアノード及び第２リアクトルＬ２の第１端に接続される。第１半導体スイッチング素子Ｑ１の第２端（ソース）が第２キャパシタＣ２を介してダイオードＤ１のカソードに接続される。第１半導体スイッチング素子Ｑ１の第２端（ソース）は、第１端子Ｔ１Ｂにも接続される。
　第２リアクトルＬ２の第２端は、第２端子Ｔ２Ａと、出力キャパシタＣ３の第１端と、に接続される。ダイオードＤ１のカソードは、第２端子Ｔ２Ｂと、出力キャパシタＣ３の第２端と、にも接続される。
　次に、ＤＣ／ＤＣコンバータＣＮＶ１Ｃの動作について説明する。
　図１１は、第１半導体スイッチング素子Ｑ１がオンであるときのＤＣ／ＤＣコンバータＣＮＶ１Ｃの動作を説明するための図である。
　図１２は、第１半導体スイッチング素子Ｑ１がオフであるときのＤＣ／ＤＣコンバータＣＮＶ１Ｃの動作を説明するための図である。
　第１実施例及び第２実施例と同様に、第１キャパシタＣ１の容量と第２キャパシタＣ２の容量とは同じである。したがって、ＶＣ１＝ＶＣ２が成立する。
　以下の計算では、第１キャパシタＣ１の容量Ｃ１と第２キャパシタＣ２の容量Ｃ２との合成容量Ｃが用いられる。合成容量Ｃは以下の式で表される。
　Ｃ＝Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）
　第１半導体スイッチング素子Ｑ１がオンであるとき、合成容量Ｃの電圧ＶＣの変化量ΔＶＣ＿ｏｎは、下記（２１）式で表される。
　ΔＶＣ＿ｏｎ＝－（１／Ｃ）∫（ＩＬ２）dt　　（２１）
　第１半導体スイッチング素子Ｑ１がオフであるとき、合成容量Ｃの電圧ＶＣの変化量ΔＶＣ＿ｏｆｆは、下記（２２）式で表される。
　ΔＶＣ＿ｏｆｆ＝（１／Ｃ）∫（ＩＬ１）dt　　（２２）
　一対の第１端子Ｔ１Ａ及びＴ１Ｂから入力される電流Ｉｉｎは、出力電力Ｐｏｕｔを電圧Ｖ１で除算した値となる。電流Ｉｉｎは、第１リアクトルＬ１を流れる電流ＩＬ１の平均値となる。
　一方、一対の第２端子Ｔ２Ａ及びＴ２Ｂから出力される電流Ｉｏｕｔは、出力電力Ｐｏｕｔを電圧Ｖ２で除算した値となる。電流Ｉｏｕｔは、第２リアクトルＬ２を流れる電流ＩＬ２の平均値となる。
　以上から、上記（２１）式及び（２２）式は、下記の（２３）式及び（２４）式のようになる。
　ΔＶＣ＿ｏｎ＝－Ｉｏｕｔ×Ｔｏｎ／Ｃ　　（２３）
　ΔＶＣ＿ｏｆｆ＝Ｉｉｎ××Ｔｏｆｆ／Ｃ　　（２４）
　第１半導体スイッチング素子Ｑ１のスイッチング周期１周期において、合成容量Ｃの電圧ＶＣの変化量の合計値は零になることを考慮すると、下記（２５）式が成立する。
　Ｉｏｕｔ＝－Ｉｉｎ×［（１－ｄ）／ｄ］　　（２５）
　ここで、入力電力Ｐ１と出力電力Ｐ２とが等しくなるため、Ｖ１×Ｉｉｎ＝Ｖ２×Ｉｏｕｔが成立し、この関係を上記（２５）式に代入すると、下記（２６）式が導出される。
　Ｖ２＝－Ｖ１×［ｄ／（１－ｄ）］　　（２６）
　上記（２６）式から分かるように、電圧Ｖ２は、第１半導体スイッチング素子Ｑ１のオン時間ひいては第１半導体スイッチング素子Ｑ１のデューティｄを制御することで、目標値に近づけることができる。なお、電圧Ｖ２と電圧Ｖ１とは、互いに逆極性の電圧である。
　電圧Ｖ２が電圧Ｖ１の逆極性であるため、合成容量Ｃの電圧ＶＣはＶ１＋Ｖ２となる。したがって、第１半導体スイッチング素子Ｑ１がオフであるとき、第１半導体スイッチング素子Ｑ１に印加される電圧の最大値はＶ１＋Ｖ２＋ΔＶＣ＿ｏｆｆ／２となる。
　図１３は、ＤＣ／ＤＣコンバータＣＮＶ１Ｃの各部電圧及び電流を示す図である。
＜ＤＣ／ＤＣコンバータの第４実施例＞
　図１４は、第４実施例に係るＤＣ／ＤＣコンバータを示す図である。ＤＣ／ＤＣコンバータＣＮＶ１Ｄは、ＤＣ／ＤＣコンバータＣＮＶ１の第４実施例である。
　ＤＣ／ＤＣコンバータＣＮＶ１Ｄは、ＤＣ／ＤＣコンバータＣＮＶ１ＡにおいてダイオードＤ１を第２半導体スイッチング素子Ｑ２に置き換えた構成である。第２半導体スイッチング素子Ｑ２は、Ｎチャネル型電界効果トランジスタである。
　したがって、１次側回路１から２次側回路２に向かって送電する場合、ＤＣ／ＤＣコンバータＣＮＶ１Ｄの動作は、第１実施例と同様の動作になる。また、２次側回路２から１次側回路１に向かって送電する場合、ＤＣ／ＤＣコンバータＣＮＶ１Ｄの動作は、第２実施例と同様の動作になる。つまり、ＤＣ／ＤＣコンバータＣＮＶ１Ｄは、双方向の電力送電が可能である。
＜制御部の第１例＞
　図１５は、制御部ＣＮＴ１の第１例を示す図である。図１５は、制御部ＣＮＴ１の第１例の要部を示す概略図である。図１６は、制御部ＣＮＴ１の第１例を適用した場合のＤＣ／ＤＣコンバータＣＮＶ１の各部電圧を示す図である。制御部ＣＮＴ１の第１例は、例えばＤＣ／ＤＣコンバータＣＮＶ１Ａ又はＤＣ／ＤＣコンバータＣＮＶ１Ｄに適用することができる。
　制御部ＣＮＴ１は、ＤＣ／ＤＣコンバータＣＮＶ１に設けられ、第１半導体スイッチング素子Ｑ１を制御する。なお、ＤＣ／ＤＣコンバータＣＮＶ１が第２半導体スイッチング素子Ｑ２を備える場合は、制御部ＣＮＴ１は、第２半導体スイッチング素子Ｑ２も制御する。
　図１５に示す制御部ＣＮＴ１は、デューティ演算部ＯＰ１と、コンパレータＣＯＭＰ１と、遅延回路ＤＬＹ１と、ＡＮＤゲートＡＮ１と、ゲート信号生成部ＧＮＲ１と、を備える。
　電圧Ｖ１の検出値は、デューティ演算部ＯＰ１及びコンパレータＣＯＭＰ１の非反転入力端子に供給される。電圧Ｖ１の検出値は、電圧Ｖ１そのままの値であってもよく、電圧Ｖ１の分圧の値であってもよい。
　コンパレータＣＯＭＰ１は、電圧Ｖ１の検出値と定電位との比較によって、ＤＣ／ＤＣコンバータＣＮＶ１に電源が投入されたか、すなわち電圧Ｖ１が所定値以上に上昇したかを判定する。
　コンパレータＣＯＭＰ１の出力（イネーブル信号ＥＮ）は、遅延回路ＤＬＹ１を介して、ＡＮＤゲートＡＮ１に供給される。
　デューティ演算部ＯＰ１は、電圧Ｖ１の検出値と、電圧Ｖ２の目標値とに基づき、第１半導体スイッチング素子Ｑ１のデューティ指令値ＤＵＴＹを演算する。デューティ演算部ＯＰ１は、デューティ指令値ＤＵＴＹをＡＮＤゲートＡＮ１に供給する。
　イネーブル信号ＥＮとデューティ指令値ＤＵＴＹとの論理積であるデューティ指令値ＤＵＴＹ＊がゲート信号生成部ＧＮＲ１に供給される。ゲート信号生成部ＧＮＲ１は、デューティ指令値ＤＵＴＹ＊に応じたデューティのゲート信号ＶＧを生成する。
　これにより、図１５に示す制御部ＣＮＴ１は、ＤＣ／ＤＣコンバータＣＮＶ１の起動直後にあらかじめ定めた所定の時間だけ、第１半導体スイッチング素子Ｑ１のスイッチング動作を停止させ、第１半導体スイッチング素子Ｑ１のオフ状態を維持する。
　上記のあらかじめ定めた所定の時間は、遅延回路ＤＬＹ１による遅延時間であり、図１６に示す電源投入タイミングＴＭ１から第１半導体スイッチング素子Ｑ１のスイッチング動作開始タイミングＴＭ２までの時間である。
　タイミングＴＭ１からタイミングＴＭ２までの時間、１次側回路１と２次側回路２と第１キャパシタＣ１と第２キャパシタＣ２とによって共振回路が形成され、当該共振回路によって出力キャパシタＣ３が充電される。したがって、ＤＣ／ＤＣコンバータＣＮＶ１のソフトスタートが実現され、突入電流が抑制される。
＜制御部の第２例＞
　図１７は、制御部ＣＮＴ１の第２例を示す図である。図１７は、制御部ＣＮＴ１の第２例の要部を示す概略図である。図１８は、制御部ＣＮＴ１の第２例を適用した場合のＤＣ／ＤＣコンバータＣＮＶ１の各部電圧を示す図である。制御部ＣＮＴ１の第２例は、例えばＤＣ／ＤＣコンバータＣＮＶ１Ｂに適用することができる。
　図１７に示す制御部ＣＮＴ１は、デューティ演算部ＯＰ１と、コンパレータＣＯＭＰ１と、遅延回路ＤＬＹ１と、ＡＮＤゲートＡＮ１と、インバータＩＮＶ１と、ＯＲゲートＯＲ１と、ゲート信号生成部ＧＮＲ１と、を備える。
　電圧Ｖ１の検出値は、デューティ演算部ＯＰ１及びコンパレータＣＯＭＰ１の非反転入力端子に供給される。電圧Ｖ１の検出値は、電圧Ｖ１そのままの値であってもよく、電圧Ｖ１の分圧の値であってもよい。
　コンパレータＣＯＭＰ１は、電圧Ｖ１の検出値と定電位との比較によって、ＤＣ／ＤＣコンバータＣＮＶ１に電源が投入されたか、すなわち電圧Ｖ１が所定値以上に上昇したかを判定する。
　コンパレータＣＯＭＰ１の出力（イネーブル信号ＥＮ）は、遅延回路ＤＬＹ１を介して、ＡＮＤゲートＡＮ１及びインバータＩＮＶ１に供給される。
　デューティ演算部ＯＰ１は、電圧Ｖ１の検出値と、電圧Ｖ２の目標値とに基づき、第１半導体スイッチング素子Ｑ１のデューティ指令値ＤＵＴＹを演算する。デューティ演算部ＯＰ１は、デューティ指令値ＤＵＴＹをＡＮＤゲートＡＮ１に供給する。
　イネーブル信号ＥＮとデューティ指令値ＤＵＴＹとの論理積であるデューティ指令値ＤＵＴＹ＊がＯＲゲートＯＲ１に供給される。インバータＩＮＶ１は、イネーブル信号ＥＮの反転信号をＯＲゲートＯＲ１に供給する。ＯＲゲートＯＲ１の出力は、ゲート信号生成部ＧＮＲ１に供給される。ゲート信号生成部ＧＮＲ１は、デューティ指令値ＤＵＴＹ＊に応じたデューティのゲート信号ＶＧを生成する。
　これにより、図１７に示す制御部ＣＮＴ１は、ＤＣ／ＤＣコンバータＣＮＶ１の起動直後にあらかじめ定めた所定の時間だけ、第１半導体スイッチング素子Ｑ１のスイッチング動作を停止させ、第１半導体スイッチング素子Ｑ１のオン状態を維持する。
　上記のあらかじめ定めた所定の時間は、遅延回路ＤＬＹ１による遅延時間であり、図１８に示す電源投入タイミングＴＭ１から第１半導体スイッチング素子Ｑ１のスイッチング動作開始タイミングＴＭ２までの時間である。
　タイミングＴＭ１からタイミングＴＭ２までの時間、１次側回路１と２次側回路２と第１キャパシタＣ１と第２キャパシタＣ２とによって共振回路が形成され、当該共振回路によって出力キャパシタＣ３が充電される。したがって、ＤＣ／ＤＣコンバータＣＮＶ１のソフトスタートが実現され、突入電流が抑制される。
＜制御部の第３例＞
　図１９は、制御部ＣＮＴ１の第３例を示す図である。図１９は、制御部ＣＮＴ１の第３例の要部を示す概略図である。図２０は、制御部ＣＮＴ１の第３例を適用した場合のＤＣ／ＤＣコンバータＣＮＶ１の各部電圧を示す図である。制御部ＣＮＴ１の第３例は、例えばＤＣ／ＤＣコンバータＣＮＶ１Ａ～ＣＮＶ１Ｄのいずれかに適用することができる。
　図１９に示す制御部ＣＮＴ１は、デューティ演算部ＯＰ１と、乗算器ＭＡＣ１と、ランプ電圧生成部ＲＡＭＰ１と、ゲート信号生成部ＧＮＲ１と、を備える。
　電圧Ｖ１の検出値は、デューティ演算部ＯＰ１及びコンパレータＣＯＭＰ１の非反転入力端子に供給される。電圧Ｖ１の検出値は、電圧Ｖ１そのままの値であってもよく、電圧Ｖ１の分圧の値であってもよい。
　デューティ演算部ＯＰ１は、電圧Ｖ１の検出値と、電圧Ｖ２の目標値とに基づき、第１半導体スイッチング素子Ｑ１のデューティ指令値ＤＵＴＹを演算する。デューティ演算部ＯＰ１は、デューティ指令値ＤＵＴＹを乗算器ＭＡＣ１に供給する。
　ランプ電圧生成部ＲＡＭＰ１は、ランプ電圧を生成して乗算器ＭＡＣ１に供給する。
　乗算器ＭＡＣ１は、デューティ指令値ＤＵＴＹとランプ電圧との乗算した結果であるデューティ指令値ＤＵＴＹ＊をゲート信号生成部ＧＮＲ１に供給する。ゲート信号生成部ＧＮＲ１は、デューティ指令値ＤＵＴＹ＊に応じたデューティのゲート信号ＶＧを生成する。
　これにより、図１９に示す制御部ＣＮＴ１は、ＤＣ／ＤＣコンバータＣＮＶ１の起動直後にあらかじめ定めた所定の時間の間だけ第１半導体スイッチング素子Ｑ１のデューティを増加させる。
　上記のあらかじめ定めた所定の時間は、図２０に示す電源投入タイミングＴＭ１からデューティ指令値ＤＵＴＹ＊のランプ状の増加が停止するタイミングＴＭ２までの時間である。
　第１半導体スイッチング素子Ｑ１のデューティがランプ状に増加するので、ＤＣ／ＤＣコンバータＣＮＶ１のソフトスタートが実現され、突入電流が抑制される。
＜制御部の第４例＞
　図２１は、制御部ＣＮＴ１の第４例を示す図である。図２１は、制御部ＣＮＴ１の第４例の要部を示す概略図である。制御部ＣＮＴ１の第４例は、例えばＤＣ／ＤＣコンバータＣＮＶ１Ａ～ＣＮＶ１Ｄのいずれかに適用することができる。
　図２１に示す制御部ＣＮＴ１は、デューティ演算部ＯＰ１と、２次側電流演算部ＯＰ２と、Ｖｆ演算部ＯＰ３と、ゲート信号生成部ＧＮＲ１と、を備える。
　上述したＤＣ／ＤＣコンバータＣＮＶ１の動作説明は、損失のない理想状態を前提としている。しかしながら、ダイオードＤ１に電流が流れると、順方向降下電圧Ｖｆが生じる。そのため、順方向降下電圧Ｖｆの影響が補償されなければ、電圧Ｖ２が目標値から順方向降下電圧Ｖｆ分だけ減少してしまう。
　図２１に示す制御部ＣＮＴ１は、順方向降下電圧Ｖｆの影響を補償する。
　２次側電流演算部ＯＰ２は、ＤＣ／ＤＣコンバータＣＮＶ１に設けられる電流検出部によって検出される第１半導体スイッチング素子Ｑ１を流れる電流ＩＳＷに基づき、ダイオードＤ１を流れる電流を演算（推定）する。２次側電流演算部ＯＰ２は、上述した第２リアクトルＬ２を流れる電流ＩＬ２の計算式を用いて、ダイオードＤ１を流れる電流を演算する。
　Ｖｆ演算部ＯＰ３は、２次側電流演算部ＯＰ２の演算結果を用いて、すなわち２次側電流演算部ＯＰ２によって推定されたダイオードＤ１を流れる電流に基づき、ダイオードＤ１で生じる順方向降下電圧Ｖｆを演算する。Ｖｆ演算部ＯＰ３は、ダイオードＤ１の電流－電圧特性を示す近似式を予め記憶している。
　加算器ＡＤＤ１は、電圧Ｖ２の目標値と、Ｖｆ演算部ＯＰ３によって演算された順方向降下電圧Ｖｆとを加算した結果である補正後の目標値Ｖ２＊をデューティ演算部ＯＰ１に供給する。
　デューティ演算部ＯＰ１は、電圧Ｖ１の検出値と、補正後の目標値Ｖ２＊とに基づき、第１半導体スイッチング素子Ｑ１のデューティ指令値ＤＵＴＹ＊を演算する。デューティ演算部ＯＰ１は、デューティ指令値ＤＵＴＹ＊をゲート信号生成部ＧＮＲ１に供給する。ゲート信号生成部ＧＮＲ１は、デューティ指令値ＤＵＴＹ＊に応じたデューティのゲート信号ＶＧを生成する。
＜半導体機器＞
　ＤＣ／ＤＣコンバータＣＮＶ１は、例えば図２２に示すように半導体機器３に搭載される。半導体機器３は、例えば三相モータに三相交流電力を供給するインバータ装置である。図２２に示す構成例の半導体機器３は、ＤＣ／ＤＣコンバータＣＮＶ１と、半導体モジュールＡ１０と、を備える。半導体モジュールＡ１０は、複数の半導体装置（パワーモジュール）Ｂ１０と、複数の第１配線基板７１と、第２配線基板７２と、ヒートシンク７０（図２２において不図示）と、複数の連絡配線７３（図２２において不図示）と、複数の取り付け部材７４（図２２において不図示）と、複数の支持部材７５（図２２において不図示）と、複数の位置決めピン７６（図２２において不図示）と、を含む。
　ＤＣ／ＤＣコンバータＣＮＶ１は、第２配線基板７２へ電力を供給するように構成される。第１配線基板７１に設けられるゲートドライバ８３（後述の図２９参照）は、ＤＣ／ＤＣコンバータＣＮＶ１から供給される電力を、第２配線基板７２を介して、受け取るように構成される。なお、後述の通り、ゲートドライバ８３は、第１配線基板７１ではなく第２配線基板７２に設けられてもよい。また、ＤＣ／ＤＣコンバータＣＮＶ１から第２配線基板７２へ電力が供給されるので、ＤＣ／ＤＣコンバータＣＮＶ１が第２配線基板７２に設けられてもよい。
＜半導体モジュール＞
　図２３～図４２に基づき、半導体モジュールＡ１０について説明する。半導体モジュールＡ１０の説明においては、便宜上、半導体モジュールＡ１０を構成する複数の半導体装置Ｂ１０の説明を先にした後、半導体モジュールＡ１０の説明を行う。
　半導体モジュールＡ１０の説明においては、便宜上、後述する半導体装置Ｂ１０の第１信号端子１６１が延びる方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。
　（半導体装置Ｂ１０）
　図３０～図４２に基づき、半導体モジュールＡ１０を構成する複数の半導体装置Ｂ１０について説明する。複数の半導体装置Ｂ１０は、いずれも同一である。このため、複数の半導体装置Ｂ１０の説明おいては、いずれかの半導体装置Ｂ１０を対象に説明する。半導体装置Ｂ１０は、支持体１１、第１導電層１２１、第２導電層１２２、第１入力端子１３、出力端子１４、第２入力端子１５、第１信号端子１６１、第２信号端子１６２、複数の半導体素子２１、第１導通部材３１、第２導通部材３２および封止樹脂５０を備える。さらに半導体装置Ｂ１０は、第３信号端子１７１、第４信号端子１７２、一対の第５信号端子１８１、一対の第６信号端子１８２、第７信号端子１９、一対のサーミスタ２２、および一対の制御配線６０を備える。ここで、図３２および図３３では、理解の便宜上、封止樹脂５０を透過している。図３２では、透過した封止樹脂５０を想像線（二点鎖線）で示している。図３４では、理解の便宜上、第１導通部材３１を透過し、かつ第２導通部材３２および封止樹脂５０の図示を省略している。
　半導体装置Ｂ１０は、第１入力端子１３および第２入力端子１５に印加された直流の電源電圧を、半導体素子２１により交流電力に変換する。変換された交流電力は、出力端子１４からモータなどの電力供給対象に入力される。
　支持体１１は、図３８～図４０に示すように、第１方向ｚにおいて第１導電層１２１および第２導電層１２２を間に挟んで複数の半導体素子２１とは反対側に位置する。支持体１１は、第１導電層１２１および第２導電層１２２を支持している。半導体装置Ｂ１０においては、支持体１１は、ＤＢＣ（Direct　Bonded　Copper）基板から構成される。図３８～図４０に示すように、支持体１１は、絶縁層１１１、中間層１１２および放熱層１１３を含む。支持体１１は、放熱層１１３の一部を除き封止樹脂５０に覆われている。
　図３８～図４０に示すように、絶縁層１１１は、第１方向ｚにおいて中間層１１２と放熱層１１３との間に介在する部分を含む。絶縁層１１１は、熱伝導性が比較的高い材料からなる。絶縁層１１１は、たとえば窒化アルミニウム（ＡｌＮ）を含むセラミックスからなる。絶縁層１１１は、セラミックスの他、絶縁樹脂シートからなる構成でもよい。絶縁層１１１の厚さは、第１導電層１２１および第２導電層１２２の各々の厚さよりも薄い。　
　図３８～図４０に示すように、中間層１１２は、第１方向ｚにおいて絶縁層１１１と、第１導電層１２１および第２導電層１２２との間に位置する。中間層１１２は、第２方向ｘにおいて互いに離れて位置する一対の領域を含む。中間層１１２の組成は、銅（Ｃｕ）を含む。図３４に示すように、第１方向ｚに沿って視て、中間層１１２は、絶縁層１１１の周縁に囲まれている。
　図３８～図４０に示すように、放熱層１１３は、第１方向ｚにおいて絶縁層１１１を間に挟んで中間層１１２とは反対側に位置する。図３６に示すように、放熱層１１３は、封止樹脂５０から露出している。放熱層１１３には、後述するヒートシンク７０が接合される。放熱層１１３の組成は、銅を含む。放熱層１１３の厚さは、絶縁層１１１の厚さよりも厚い。第１方向ｚに沿って視て、放熱層１１３は、絶縁層１１１の周縁に囲まれている。
　第１導電層１２１および第２導電層１２２は、図３８～図４０に示すように、支持体１１に接合されている。第１導電層１２１および第２導電層１２２の組成は、銅を含む。第１導電層１２１および第２導電層１２２は、第２方向ｘにおいて互いに離れて位置する。図３７および図３８に示すように、第１導電層１２１は、第１方向ｚにおいて互いに反対側を向く第１主面１２１Ａおよび第１裏面１２１Ｂを有する。第１主面１２１Ａは、複数の半導体素子２１に対向している。図３９に示すように、第１裏面１２１Ｂは、第１接着層１２３を介して中間層１１２の一対の領域のうち一方の領域に接合されている。第１接着層１２３は、たとえば銀（Ａｇ）を組成に含むろう材である。図３７および図３８に示すように、第２導電層１２２は、第１方向ｚにおいて互いに反対側を向く第２主面１２２Ａおよび第２裏面１２２Ｂを有する。第２主面１２２Ａは、第１方向ｚにおいて第１主面１２１Ａと同じ側を向く。図４０に示すように、第２裏面１２２Ｂは、第１接着層１２３を介して中間層１１２の一対の領域のうち他方の領域に接合されている。
　複数の半導体素子２１の各々は、図３４および図３８に示すように、第１導電層１２１および第２導電層１２２のいずれかに搭載されている。半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect　Transistor）である。この他、半導体素子２１は、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などのスイッチング素子や、ダイオードでもよい。半導体装置Ｂ１０の説明においては、半導体素子２１は、ｎチャンネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。
　図３４に示すように、半導体装置Ｂ１０においては、複数の半導体素子２１は、複数の第１素子２１Ａ、および複数の第２素子２１Ｂを含む。複数の第２素子２１Ｂの各々の構造は、複数の第１素子２１Ａの各々の構造と同一である。複数の第１素子２１Ａは、第１導電層１２１の第１主面１２１Ａに搭載されている。複数の第１素子２１Ａは、第３方向ｙに沿って配列されている。複数の第２素子２１Ｂは、第２導電層１２２の第２主面１２２Ａに搭載されている。複数の第２素子２１Ｂは、第３方向ｙに沿って配列されている。　
　図３４、図３９および図４０に示すように、複数の半導体素子２１は、第１電極２１１、第２電極２１２、第３電極２１３および第４電極２１４を有する。
　図３９および図４０に示すように、第１電極２１１は、第１導電層１２１および第２導電層１２２のいずれかに対向している。第１電極２１１には、半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第１電極２１１は、半導体素子２１のドレイン電極に相当する。
　図３９および図４０に示すように、第２電極２１２は、第１方向ｚにおいて第１電極２１１とは反対側に位置する。第２電極２１２には、半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、第２電極２１２は、半導体素子２１のソース電極に相当する。
　図３９および図４０に示すように、第３電極２１３は、第１方向ｚにおいて第２電極２１２と同じ側に位置する。第３電極２１３には、半導体素子２１を駆動するためのゲート電圧が印加される。すなわち、第３電極２１３は、半導体素子２１のゲート電極に相当する。図１２に示すように、第１方向ｚに沿って視て、第３電極２１３の面積は、第２電極２１２の面積よりも小さい。
　図３４に示すように、第４電極２１４は、第１方向ｚにおいて第２電極２１２と同じ側に位置し、かつ第３方向ｙにおいて第３電極２１３の隣に位置する。第４電極２１４の電位は、第２電極２１２の電位と等しい。
　導電接合層２３は、図３９および図４０に示すように、第１導電層１２１および第２導電層１２２のいずれかと、複数の半導体素子２１のいずれかの第１電極２１１との間に介在している。導電接合層２３は、たとえばハンダである。この他、導電接合層２３は、金属粒子の焼結体を含むものでもよい。複数の第１素子２１Ａの第１電極２１１は、導電接合層２３を介して第１導電層１２１の第１主面１２１Ａに導電接合されている。これにより、複数の第１素子２１Ａの第１電極２１１は、第１導電層１２１に導通している。複数の第２素子２１Ｂの第１電極２１１は、導電接合層２３を介して第２導電層１２２の第２主面１２２Ａに導電接合されている。これにより、複数の第２素子２１Ｂの第１電極２１１は、第２導電層１２２に導通している。
　第１入力端子１３は、図３２および図３８に示すように、第２方向ｘにおいて第１導電層１２１を間に挟んで第２導電層１２２とは反対側に位置し、かつ第１導電層１２１につながっている。これにより、第１入力端子１３は、第１導電層１２１を介して複数の第１素子２１Ａの第１電極２１１に導通している。第１入力端子１３は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。第１入力端子１３は、第１導電層１２１から第２方向ｘに延びている。第１入力端子１３は、被覆部１３Ａおよび露出部１３Ｂを有する。図３８に示すように、被覆部１３Ａは、第１導電層１２１につながり、かつ封止樹脂５０に覆われている。被覆部１３Ａは、第１導電層１２１の第１主面１２１Ａと面一である。露出部１３Ｂは、被覆部１３Ａから第２方向ｘに延び、かつ封止樹脂５０から露出している。第１入力端子１３の厚さは、第１導電層１２１の厚さよりも薄い。
　出力端子１４は、図３２および図３７に示すように、第２方向ｘにおいて第２導電層１２２を間に挟んで第１導電層１２１とは反対側に位置し、かつ第２導電層１２２につながっている。これにより、出力端子１４は、第２導電層１２２を介して複数の第２素子２１Ｂの第１電極２１１に導通している。出力端子１４から、半導体素子２１により変換された交流電力が出力される。半導体装置Ｂ１０においては、出力端子１４は、第３方向ｙにおいて互いに離れて位置する一対の領域を含む。この他、出力端子１４は、一対の領域を含まない単一の構成でもよい。出力端子１４は、被覆部１４Ａおよび露出部１４Ｂを有する。図３７に示すように、被覆部１４Ａは、第２導電層１２２につながり、かつ封止樹脂５０に覆われている。被覆部１４Ａは、第２導電層１２２の第２主面１２２Ａと面一である。露出部１４Ｂは、被覆部１４Ａから第２方向ｘに延び、かつ封止樹脂５０から露出している。出力端子１４の厚さは、第２導電層１２２の厚さよりも薄い。
　第２入力端子１５は、図３２および図３７に示すように、第２方向ｘにおいて第１導電層１２１および第２導電層１２２に対して第１入力端子１３と同じ側に位置し、かつ第１導電層１２１および第２導電層１２２から離れて位置する。第２入力端子１５は、複数の第２素子２１Ｂの第２電極２１２に導通している。第２入力端子１５は、電力変換対象となる直流の電源電圧が印加されるＮ端子（負極）である。第２入力端子１５は、第３方向ｙにおいて互いに離れて位置する一対の領域を含む。当該一対の領域の第３方向ｙの間には、第１入力端子１３が位置する。第２入力端子１５は、被覆部１５Ａおよび露出部１５Ｂを有する。図３７に示すように、被覆部１５Ａは、第１導電層１２１から離れて位置し、かつ封止樹脂５０に覆われている。露出部１５Ｂは、被覆部１５Ａから第２方向ｘに延び、かつ封止樹脂５０から露出している。
　一対の制御配線６０は、第１信号端子１６１、第２信号端子１６２、第３信号端子１７１、第４信号端子１７２、一対の第５信号端子１８１、一対の第６信号端子１８２と、複数の半導体素子２１との導電経路の一部を構成している。図３２～図３４に示すように、一対の制御配線６０は、第１配線６０１および第２配線６０２を含む。第２方向ｘにおいて、第１配線６０１は、複数の第１素子２１Ａと、第１入力端子１３および第２入力端子１５との間に位置する。第１配線６０１は、第１導電層１２１の第１主面１２１Ａに接合されている。第１配線６０１は、第７信号端子１９と第１導電層１２１との導電経路の一部をも構成している。第２方向ｘにおいて、第２配線６０２は、複数の第２素子２１Ｂと出力端子１４との間に位置する。第２配線６０２は、第２導電層１２２の第２主面１２２Ａに接合されている。図３９および図４０に示すように、一対の制御配線６０は、絶縁層６１、複数の配線層６２、金属層６３、および複数のスリーブ６４を有する。一対の制御配線６０は、複数のスリーブ６４の各々の一部を除き封止樹脂５０に覆われている。
　図３９および図４０に示すように、絶縁層６１は、第１方向ｚにおいて複数の配線層６２と、金属層６３との間に介在する部分を含む。絶縁層６１は、たとえばセラミックスからなる。絶縁層６１は、セラミックスの他、絶縁樹脂シートからなる構成でもよい。
　図３９および図４０に示すように、複数の配線層６２は、絶縁層６１の第１方向ｚの一方側に位置する。複数の配線層６２の組成は、銅を含む。図３４に示すように、複数の配線層６２は、第１配線層６２１、第２配線層６２２、一対の第３配線層６２３、第４配線層６２４および第５配線層６２５を含む。一対の第３配線層６２３は、第３方向ｙにおいて互いに隣り合っている。
　図３９および図４０に示すように、金属層６３は、第１方向ｚにおいて絶縁層６１を間に挟んで複数の配線層６２とは反対側に位置する。金属層６３の組成は、銅を含む。第１配線６０１の金属層６３は、第２接着層６８により第１導電層１２１の第１主面１２１Ａに接合されている。第２配線６０２の金属層６３は、第２接着層６８により第２導電層１２２の第２主面１２２Ａに接合されている。第２接着層６８は、導電性の有無を問わない材料からなる。第２接着層６８は、たとえばハンダである。
　図３９および図４０に示すように、複数のスリーブ６４の各々は、第３接着層６９により複数の配線層６２のいずれかに接合されている。複数のスリーブ６４は、金属などの導電性材料からなる。複数のスリーブ６４の各々は、第１方向ｚに沿って延びる筒状である。複数のスリーブ６４の一端は、複数の配線層６２のいずれかに導電接合されている。図３１および図３８に示すように、複数のスリーブ６４の他端に相当する端面６４１は、後述する封止樹脂５０の頂面５１から露出している。第３接着層６９は、導電性を有する。第３接着層６９は、たとえばハンダである。
　一対のサーミスタ２２のうち一方のサーミスタ２２は、図３３に示すように、第１配線６０１の一対の第３配線層６２３に導電接合されている。一対のサーミスタ２２のうち他方のサーミスタ２２は、図３３に示すように、第２配線６０２の一対の第３配線層６２３に導電接合されている。一対のサーミスタ２２は、たとえばＮＴＣ（Negative　Temperature　Coefficient）サーミスタである。ＮＴＣサーミスタは、温度上昇に対して緩やかに抵抗が低下する特性を有する。一対のサーミスタ２２は、半導体装置Ｂ１０の温度検出用センサとして用いられる。
　第１信号端子１６１、第２信号端子１６２、第３信号端子１７１、第４信号端子１７２、一対の第５信号端子１８１、一対の第６信号端子１８２、および第７信号端子１９は、図３０に示すように、第１方向ｚに延びる金属ピンからなる。これらの端子は、後述する封止樹脂５０の頂面５１から突出している。さらにこれらの端子は、一対の制御配線６０の複数のスリーブ６４に個別に圧入されている。これにより、これらの端子の各々は、複数のスリーブ６４のいずれかに支持され、かつ複数の配線層６２のいずれかに導通している。
　第１信号端子１６１は、図３４および図３９に示すように、一対の制御配線６０の複数のスリーブ６４のうち、第１配線６０１の第１配線層６２１に接合されたスリーブ６４に圧入されている。これにより、第１信号端子１６１は、当該スリーブ６４に支持されるとともに、第１配線６０１の第１配線層６２１に導通している。さらに第１信号端子１６１は、複数の第１素子２１Ａの第３電極２１３に導通している。第１信号端子１６１には、複数の第１素子２１Ａが駆動するためのゲート電圧が印加される。
　第２信号端子１６２は、図３４および図４０に示すように、一対の制御配線６０の複数のスリーブ６４のうち、第２配線６０２の第１配線層６２１に接合されたスリーブ６４に圧入されている。これにより、第２信号端子１６２は、当該スリーブ６４に支持されるとともに、第２配線６０２の第１配線層６２１に導通している。さらに第２信号端子１６２は、複数の第２素子２１Ｂの第３電極２１３に導通している。第２信号端子１６２には、複数の第２素子２１Ｂが駆動するためのゲート電圧が印加される。
　第３信号端子１７１は、図３１に示すように、第３方向ｙにおいて第１信号端子１６１の隣に位置する。図３４に示すように、第３信号端子１７１は、一対の制御配線６０の複数のスリーブ６４のうち、第１配線６０１の第２配線層６２２に接合されたスリーブ６４に圧入されている。これにより、第３信号端子１７１は、当該スリーブ６４に支持されるとともに、第１配線６０１の第２配線層６２２に導通している。さらに第３信号端子１７１は、複数の第１素子２１Ａの第４電極２１４に導通している。第３信号端子１７１には、複数の第１素子２１Ａの各々の第４電極２１４に流れる電流のうち最大となる電流に対応した電圧が印加される。
　第４信号端子１７２は、図３１に示すように、第３方向ｙにおいて第２信号端子１６２の隣に位置する。第４信号端子１７２は、図３４に示すように、一対の制御配線６０の複数のスリーブ６４のうち、第２配線６０２の第２配線層６２２に接合されたスリーブ６４に圧入されている。これにより、第４信号端子１７２は、当該スリーブ６４に支持されるとともに、第２配線６０２の第２配線層６２２に導通している。さらに第４信号端子１７２は、複数の第２素子２１Ｂの第４電極２１４に導通している。第４信号端子１７２には、複数の第２素子２１Ｂの各々の第４電極２１４に流れる電流のうち最大となる電流に対応した電圧が印加される。
　一対の第５信号端子１８１は、図３１に示すように、第３方向ｙにおいて第１信号端子１６１を間に挟んで第３信号端子１７１とは反対側に位置する。一対の第５信号端子１８１は、第３方向ｙにおいて互いに隣り合っている。図３４に示すように、一対の第５信号端子１８１は、一対の制御配線６０の複数のスリーブ６４のうち、第１配線６０１の一対の第３配線層６２３に接合された一対のスリーブ６４に個別に圧入されている。これにより、一対の第５信号端子１８１は、当該一対のスリーブ６４に支持されるとともに、第１配線６０１の一対の第３配線層６２３に導通している。さらに一対の第５信号端子１８１は、一対のサーミスタ２２のうち、第１配線６０１の一対の第３配線層６２３に導電接合されたサーミスタ２２に導通している。
　一対の第６信号端子１８２は、図３１に示すように、第３方向ｙにおいて第２信号端子１６２を間に挟んで第４信号端子１７２とは反対側に位置する。一対の第６信号端子１８２は、第３方向ｙにおいて互いに隣り合っている。図３４に示すように、一対の第６信号端子１８２は、一対の制御配線６０の複数のスリーブ６４のうち、第２配線６０２の一対の第３配線層６２３に接合された一対のスリーブ６４に個別に圧入されている。これにより、一対の第６信号端子１８２は、当該一対のスリーブ６４に支持されるとともに、第２配線６０２の一対の第３配線層６２３に導通している。さらに一対の第６信号端子１８２は、一対のサーミスタ２２のうち、第２配線６０２の一対の第３配線層６２３に導電接合されたサーミスタ２２に導通している。
　第７信号端子１９は、図３１に示すように、第３方向ｙにおいて第３信号端子１７１を間に挟んで第１信号端子１６１とは反対側に位置する。図３４に示すように、第７信号端子１９は、一対の制御配線６０の複数のスリーブ６４のうち、第１配線６０１の第５配線層６２５に接合されたスリーブ６４に圧入されている。これにより、第７信号端子１９は、当該スリーブ６４に支持されるとともに、第１配線６０１の第５配線層６２５に導通している。さらに第７信号端子１９は、第１導電層１２１に導通している。第７信号端子１９には、第１入力端子１３および第２入力端子１５に入力された直流電力に相当する電圧が印加される。
　複数の第１ワイヤ４１は、図３４に示すように、複数の第１素子２１Ａの第３電極２１３と、第１配線６０１の第４配線層６２４とに導電接合されている。複数の第３ワイヤ４３は、図３４に示すように第１配線６０１の第４配線層６２４と、第１配線６０１の第１配線層６２１とに導電接合されている。これにより、第１信号端子１６１は、複数の第１素子２１Ａの第３電極２１３に導通している。複数の第１ワイヤ４１、および複数の第３ワイヤ４３の組成は、金（Ａｕ）を含む。この他、複数の第１ワイヤ４１、および複数の第３ワイヤ４３の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　さらに複数の第１ワイヤ４１は、図３４に示すように、複数の第２素子２１Ｂの第３電極２１３と、第２配線６０２の第４配線層６２４とに導電接合されている。さらに複数の第３ワイヤ４３は、図３４に示すように第２配線６０２の第４配線層６２４と、第２配線６０２の第１配線層６２１とに導電接合されている。これにより、第２信号端子１６２は、複数の第２素子２１Ｂの第３電極２１３に導通している。
　複数の第２ワイヤ４２は、図３４に示すように、複数の第１素子２１Ａの第４電極２１４と、第１配線６０１の第２配線層６２２とに導電接合されている。これにより、第３信号端子１７１は、複数の第１素子２１Ａの第４電極２１４に導通している。さらに複数の第２ワイヤ４２は、図３４に示すように、複数の第２素子２１Ｂの第４電極２１４と、第２配線６０２の第２配線層６２２とに導電接合されている。これにより、第４信号端子１７２は、複数の第２素子２１Ｂの第４電極２１４に導通している。複数の第２ワイヤ４２の組成は、金を含む。この他、複数の第２ワイヤ４２の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第４ワイヤ４４は、図３４に示すように、第１配線６０１の第５配線層６２５と、第１導電層１２１の第１主面１２１Ａとに導電接合されている。これにより、第７信号端子１９は、第１導電層１２１に導通している。第４ワイヤ４４の組成は、金を含む。この他、第４ワイヤ４４の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第１導通部材３１は、図３４および図３９に示すように、複数の第１素子２１Ａの第２電極２１２と、第２導電層１２２の第２主面１２２Ａとに導電接合されている。これにより、複数の第１素子２１Ａの第２電極２１２は、第２導電層１２２に導通している。第１導通部材３１の組成は、銅を含む。第１導通部材３１は、金属クリップである。図３４に示すように、第１導通部材３１は、本体部３１１、複数の第１接合部３１２、複数の第１連結部３１３、第２接合部３１４および第２連結部３１５を有する。
　本体部３１１は、第１導通部材３１の主要部をなしている。図３４に示すように、本体部３１１は、第３方向ｙに延びている。図３８に示すように、本体部３１１は、第１導電層１２１と第２導電層１２２との間を跨いでいる。
　図３９に示すように、複数の第１接合部３１２は、複数の第１素子２１Ａの第２電極２１２に個別に接合されている。複数の第１接合部３１２の各々は、複数の第１素子２１Ａのいずれかの第２電極２１２に対向している。
　図３４に示すように、複数の第１連結部３１３は、本体部３１１、および複数の第１接合部３１２につながっている。複数の第１連結部３１３は、第３方向ｙにおいて互いに離れて位置する。図３８に示すように、第３方向ｙに沿って視て、複数の第１連結部３１３は、複数の第１接合部３１２から本体部３１１に向かうほど、第１導電層１２１の第１主面１２１Ａから離れる向きに傾斜している。
　図３４および図３８に示すように、第２接合部３１４は、第２導電層１２２の第２主面１２２Ａに接合されている。第２接合部３１４は、第２主面１２２Ａに対向している。第２接合部３１４は、第３方向ｙに延びている。第２接合部３１４の第３方向ｙの寸法は、本体部３１１の第３方向ｙの寸法に等しい。
　図３４および図３８に示すように、第２連結部３１５は、本体部３１１および第２接合部３１４につながっている。第３方向ｙに沿って視て、第２連結部３１５は、第２接合部３１４から本体部３１１に向かうほど、第２導電層１２２の第２主面１２２Ａから離れる向きに傾斜している。第２連結部３１５の第３方向ｙの寸法は、本体部３１１の第３方向ｙの寸法に等しい。
　半導体装置Ｂ１０は、図３８、図３９および図４０に示すように、第１導電接合層３３をさらに備える。第１導電接合層３３は、複数の第１素子２１Ａの第２電極２１２と、複数の第１接合部３１２との間に介在している。第１導電接合層３３は、複数の第１素子２１Ａの第２電極２１２と、複数の第１接合部３１２とを導電接合する。第１導電接合層３３は、たとえばハンダである。この他、第１導電接合層３３は、金属粒子の焼結体を含むものでもよい。
　半導体装置Ｂ１０は、図３８に示すように、第２導電接合層３４をさらに備える。第２導電接合層３４は、第２導電層１２２の第２主面１２２Ａと、第２接合部３１４との間に介在している。第２導電接合層３４は、第２主面１２２Ａと第２接合部３１４とを導電接合する。第２導電接合層３４は、たとえばハンダである。この他、第２導電接合層３４は、金属粒子の焼結体を含むものでもよい。
　第２導通部材３２は、図２２および図４０に示すように、複数の第２素子２１Ｂの第２電極２１２と、第２入力端子１５の被覆部１５Ａとに導電接合されている。これにより、複数の第２素子２１Ｂの第２電極２１２は、第２入力端子１５に導通している。第２導通部材３２の組成は、銅を含む。第２導通部材３２は、金属クリップである。図３３に示すように、第２導通部材３２は、一対の本体部３２１、複数の第３接合部３２２、複数の第３連結部３２３、一対の第４接合部３２４、一対の第４連結部３２５、複数の中間部３２６、および複数の横梁部３２７を有する。
　図３３に示すように、一対の本体部３２１は、第３方向ｙにおいて互いに離れて位置する。一対の本体部３２１は、第２方向ｘに延びている。図３７に示すように、一対の本体部３２１は、第１導電層１２１の第１主面１２１Ａ、および第２導電層１２２の第２主面１２２Ａに対して平行に配置されている。一対の本体部３２１は、第１導通部材３１の本体部３１１よりも第１主面１２１Ａおよび第２主面１２２Ａから離れて位置する。
　図３３に示すように、複数の中間部３２６は、第３方向ｙにおいて互いに離れて位置するとともに、第３方向ｙにおいて一対の本体部３２１の間に位置する。複数の中間部３２６は、第２方向ｘに延びている。複数の中間部３２６の各々の第２方向ｘの寸法は、一対の本体部３２１の各々の第２方向ｘの寸法よりも小さい。
　図４０に示すように、複数の第３接合部３２２は、複数の第２素子２１Ｂの第２電極２１２に個別に接合されている。複数の第３接合部３２２の各々は、複数の第２素子２１Ｂのいずれかの第２電極２１２に対向している。
　図３３および図４１に示すように、複数の第３連結部３２３は、複数の第３接合部３２２の第３方向ｙの両側につながっている。さらに複数の第３連結部３２３は、一対の本体部３２１、および複数の中間部３２６のいずれかにつながっている。第２方向ｘに沿って視て、複数の第３連結部３２３の各々は、複数の第３接合部３２２のいずれかから、一対の本体部３２１、および複数の中間部３２６のいずれかに向かうほど、第２導電層１２２の第２主面１２２Ａから離れる向きに傾斜している。
　図３３および図３７に示すように、一対の第４接合部３２４は、第２入力端子１５の被覆部１５Ａに接合されている。一対の第４接合部３２４は、被覆部１５Ａに対向している。
　図３３および図３７に示すように、一対の第４連結部３２５は、一対の本体部３２１、および一対の第４接合部３２４につながっている。第３方向ｙに沿って視て、一対の第４連結部３２５は、一対の第４接合部３２４から一対の本体部３２１に向かうほど、第１導電層１２１の第１主面１２１Ａから離れる向きに傾斜している。
　図３３および図４２に示すように、複数の横梁部３２７は、第３方向ｙに沿って配列されている。第１方向ｚに沿って視て、複数の横梁部３２７は、第１導通部材３１の複数の第１接合部３１２に個別に重なる領域を含む。複数の横梁部３２７のうち第３方向ｙの中央に位置する横梁部３２７の第３方向ｙの両側は、複数の中間部３２６につながっている。複数の横梁部３２７のうち残り２つの横梁部３２７の第３方向ｙの両側は、一対の本体部３２１のいずれかと、複数の中間部３２６のいずれかとにつながっている。第２方向ｘに沿って視て、複数の横梁部３２７は、第１方向ｚにおいて第１導電層１２１の第１主面１２１Ａが向く側に凸状をなしている。
　半導体装置Ｂ１０は、図３８、図４０および図４１に示すように、第３導電接合層３５をさらに備える。第３導電接合層３５は、複数の第２素子２１Ｂの第２電極２１２と、複数の第３接合部３２２との間に介在している。第３導電接合層３５は、複数の第２素子２１Ｂの第２電極２１２と、複数の第３接合部３２２とを導電接合する。第３導電接合層３５は、たとえばハンダである。この他、第３導電接合層３５は、金属粒子の焼結体を含むものでもよい。
　半導体装置Ｂ１０は、図３７に示すように、第４導電接合層３６をさらに備える。第４導電接合層３６は、第２入力端子１５の被覆部１５Ａと、一対の第４接合部３２４との間に介在している。第４導電接合層３６は、被覆部１５Ａと一対の第４接合部３２４とを導電接合する。第４導電接合層３６は、たとえばハンダである。この他、第４導電接合層３６は、金属粒子の焼結体を含むものでもよい。
　封止樹脂５０は、図３７、図３８、図４１および図４２に示すように、第１導電層１２１、第２導電層１２２、複数の半導体素子２１、第１導通部材３１および第２導通部材３２を覆っている。さらに封止樹脂５０は、支持体１１、第１入力端子１３、出力端子１４および第２入力端子１５の各々の一部を覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。図３１、および図３５～図３８に示すように、封止樹脂５０は、頂面５１、底面５２、一対の第１側面５３、一対の第２側面５４、および一対の凹部５５を有する。
　図３７および図３８に示すように、頂面５１は、第１方向ｚにおいて第１導電層１２１の第１主面１２１Ａと同じ側を向く。図３７および図３８に示すように、底面５２は、第１方向ｚにおいて頂面５１とは反対側を向く。図３６に示すように、底面５２から支持体１１の放熱層１１３が露出している。
　図３１および図３５に示すように、一対の第１側面５３は、第２方向ｘにおいて互いに離れて位置する。一対の第１側面５３は、第２方向ｘを向き、かつ第３方向ｙに延びている。一対の第１側面５３は、頂面５１につながっている。一対の第１側面５３のうち一方の第１側面５３から、第１入力端子１３の露出部１３Ｂ、および第２入力端子１５の露出部１５Ｂが露出している。一対の第１側面５３のうち他方の第１側面５３から、出力端子１４の露出部１４Ｂが露出している。
　図３１および図３６に示すように、一対の第２側面５４は、第３方向ｙにおいて互いに離れて位置する。一対の第２側面５４は、第３方向ｙにおいて互いに反対側を向き、かつ第２方向ｘに延びている。一対の第２側面５４は、頂面５１および底面５２につながっている。
　図３１および図３６に示すように、一対の凹部５５は、一対の第１側面５３のうち第１入力端子１３の露出部１３Ｂ、および第２入力端子１５の露出部１５Ｂが露出する第１側面５３から第２方向ｘに向けて凹んでいる。一対の凹部５５は、第１方向ｚにおいて頂面５１から底面５２に至っている。一対の凹部５５は、第１入力端子１３の第３方向ｙの両側に位置する。
　（半導体モジュールＡ１０）
　次に、図２３～図２９に基づき、半導体モジュールＡ１０について説明する。半導体モジュールＡ１０は、先述した複数の半導体装置Ｂ１０、ヒートシンク７０、複数の第１配線基板７１、第２配線基板７２、複数の連絡配線７３、複数の取付け部材７４、複数の支持部材７５、および複数の位置決めピン７６を備える。半導体モジュールＡ１０は、たとえば三相交流モータを駆動するためのインバータに用いられる。
　ヒートシンク７０は、図２３および図２４に示すように、複数の半導体装置Ｂ１０を支持している。ヒートシンク７０は、複数の半導体装置Ｂ１０の複数の半導体素子２１に対して、複数の半導体装置Ｂ１０の第１信号端子１６１および第２信号端子１６２とは反対側に位置する（図２４および図４２参照）。したがって、ヒートシンク７０は、複数の半導体装置Ｂ１０の放熱層１１３に対向している。ヒートシンク７０は、たとえばアルミニウムを含む材料からなる。ヒートシンク７０において、複数の半導体装置Ｂ１０は、第３方向ｙに沿って配列されている。
　複数の第１配線基板７１は、図２５に示すように、複数の半導体装置Ｂ１０の第１信号端子１６１、第２信号端子１６２、第３信号端子１７１、第４信号端子１７２、一対の第５信号端子１８１、一対の第６信号端子１８２、および第７信号端子１９に個別に導通している。図２６に示すように、複数の第１配線基板７１の各々は、複数の半導体装置Ｂ１０のいずれかの封止樹脂５０の頂面５１に対向している。複数の第１配線基板７１は、複数の半導体装置Ｂ１０の複数の半導体素子２１に対して、ヒートシンク７０とは反対側に位置する（図２４および図４２参照）。第１方向ｚに沿って視て、複数の第１配線基板７１は、複数の半導体装置Ｂ１０の封止樹脂５０に個別に重なっている。
　図２７Ａに示すように、複数の第１配線基板７１の各々は、基板７１１、主部配線７１２、裏部配線７１３および内部配線７１４を有する。基板７１１には、第１方向ｚに貫通する複数のスルーホール７１１Ａが設けられている。主部配線７１２は、基板７１１の第１方向ｚの一方側に配置され、かつ第２配線基板７２に対向している。裏部配線７１３は、基板７１１の第１方向ｚの他方側に配置されている。内部配線７１４は、複数のスルーホール７１１Ａに配置されている。内部配線７１４は、主部配線７１２および裏部配線７１３につながっている。主部配線７１２は、内部配線７１４と、複数の第１配線基板７１のいずれかに設けられた回路と、複数の連絡配線７３のうち当該回路に導通する連絡配線７３とが相互に導通するための経路をなしている。
　図２７Ａに示すように、複数の半導体装置Ｂ１０の第１信号端子１６１の各々は、基部１６１Ａおよび膨出部１６１Ｂを有する。基部１６１Ａの第１方向ｚの一方側は、複数の半導体装置Ｂ１０の複数のスリーブ６４のいずれかに圧入されている。膨出部１６１Ｂは、基部１６１Ａの第１方向ｚの他方側に設けられている。膨出部１６１Ｂは、第１方向ｚに対して直交する方向に膨らんでいる。
　図２７Ａに示すように、複数の半導体装置Ｂ１０の第１信号端子１６１の各々は、複数の第１配線基板７１の複数のスルーホール７１１Ａのいずれかに圧入されている。これにより、複数のスルーホール７１１Ａのいずれかに配置された内部配線７１４は、第１信号端子１６１の膨出部１６１Ｂに圧接される。したがって、複数の半導体装置Ｂ１０の第１信号端子１６１の各々は、複数の第１配線基板７１のいずれかに第１方向ｚに圧入されることにより、その第１配線基板７１に導通している。複数の半導体装置Ｂ１０の第２信号端子１６２、第３信号端子１７１、第４信号端子１７２、一対の第５信号端子１８１、一対の第６信号端子１８２、および第７信号端子１９の各々も、第１信号端子１６１の基部１６１Ａおよび膨出部１６１Ｂと同様な構成をなす。これにより、これらの信号端子も複数の第１配線基板７１のいずれかに第１方向ｚに圧入され、かつその第１配線基板７１に導通している。
　図２７Ｂは、複数の半導体装置Ｂ１０の第１信号端子１６１の図２７Ａとは異なる構成を示している。第１信号端子１６１は、基部１６１Ａおよび膨出部１６１Ｂに加えて、座部１６１Ｃを有する。第１信号端子１６１が複数の第１配線基板７１の複数のスルーホール７１１Ａのいずれかに圧入される際、そのスルーホール７１１Ａに配置された内部配線７１４が膨出部１６１Ｂに圧接され、かつ座部１６１Ｃが裏部配線７１３に接触する。
　図２９に示すように、複数の第１配線基板７１の各々には、一対の第１保護回路８１、一対の第２保護回路８２、一対のゲートドライバ８３、および一対のゲート抵抗８４が設けられている。
　一対の第１保護回路８１のうち一方の第１保護回路８１は、半導体装置Ｂ１０の第１信号端子１６１および第３信号端子１７１に導通している。一対の第１保護回路８１のうち他方の第１保護回路８１は、第２信号端子１６２および第４信号端子１７２に導通している。一対の第１保護回路８１は、半導体装置Ｂ１０の複数の半導体素子２１の第３電極２３に過電圧が印加されることを抑制する。一対の第１保護回路８１には、一般的にスナ
バ回路が含まれる。
　一対の第２保護回路８２のうち一方の第２保護回路８２は、半導体装置Ｂ１０の第１信号端子１６１および第７信号端子１９に導通している。一対の第２保護回路８２のうち他方の第２保護回路８２は、第２信号端子１６２と、後述する第２ドライバ８３Ｂとに導通している。一対の第２保護回路８２は、半導体装置Ｂ１０の複数の半導体素子２１にサージ電圧が印加されることを抑制する。一対の第２保護回路８２は、一般的にクランプ回路が含まれる。
　一対のゲートドライバ８３は、第１ドライバ８３Ａおよび第２ドライバ８３Ｂを含む。第１ドライバ８３Ａは、一方の第１保護回路８１、および一方の第２保護回路８２に導通するとともに、半導体装置Ｂ１０の複数の第１素子２１Ａを駆動する。第２ドライバ８３Ｂは、他方の第１保護回路８１、および他方の第２保護回路８２に導通するとともに、半導体装置Ｂ１０の複数の第２素子２１Ｂを駆動する。一対のゲート抵抗８４のうち一方のゲート抵抗８４は、第１ドライバ８３Ａと第１信号端子１６１との導電経路に設けられている。一対のゲート抵抗８４のうち他方のゲート抵抗８４は、第２ドライバ８３Ｂと第２信号端子１６２との導電経路に設けられている。
　半導体モジュールＡ１０においては、複数の第１配線基板７１の各々には、少なくとも一対の第１保護回路８１が設けられている。したがって、一対の第２保護回路８２、一対のゲートドライバ８３、および一対のゲート抵抗８４は、第２配線基板７２に設けてもよい。
　第２配線基板７２は、図２４に示すように、複数の連絡配線７３を介して複数の第１配線基板７１に導通している。図２３に示すように、第２配線基板７２は、第３方向ｙに延びている。第２配線基板７２には、一対のゲートドライバ８３を制御するためのコントローラなど、複数の半導体装置Ｂ１０を駆動・制御する回路のうち複数の第１配線基板７１には設けられていない回路が設けられている。さらに第２配線基板７２には、複数の半導体装置Ｂ１０の一対のサーミスタ２２に導通する過熱保護回路が設けられている。第２配線基板７２は、第１方向ｚにおいて複数の第１配線基板７１を間に挟んでヒートシンク７０とは反対側に位置する。第１方向ｚに沿って視て、第２配線基板７２は、複数の第１配線基板７１に重なっている。
　複数の連絡配線７３は、図２４に示すように、複数の第１配線基板７１と、第２配線基板７２とを導通させている。半導体モジュールＡ１０においては、複数の連絡配線７３は、第１接続部７３１および第２接続部７３２を有する。図２５に示すように、第１接続部７３１は、複数の第１配線基板７１のいずれかに導通接合されている。図２５および図２６に示すように、第１接続部７３１は、複数の接続ピン７３１Ａを含む。複数の接続ピン７３１Ａは、第１方向ｚに延びている。図２６に示すように、第２接続部７３２は、第２配線基板７２に導通接合され、かつ第１接続部７３１に対向している。図２８に示すように、第２接続部７３２は、筐体部７３２Ａ、および複数の接続孔７３２Ｂを有する。複数の接続ピン７３１Ａは、複数の接続孔７３２Ｂに個別に挿入されている。これにより、第１接続部７３１が第２接続部７３２に導通接続される。
　図２８に示すように、第２接続部７３２の筐体部７３２Ａは、第１方向ｚに対して直交する方向に複数の接続ピン７３１Ａに対して相対変位し得る。これにより、第２接続部７３２が、第１方向ｚに対して直交する方向に第１接続部７３１に対して相対変位し得る。したがって、複数の連絡配線７３は、第１方向ｚに対して直交する方向に変位し得る構成となる。このような複数の連絡配線７３の構成は、特開２０１８－１１３１６３号公報、特開２０１８－６３８８６号公報、特開２０１７－１３９１０１号公報などに開示された公知のコネクタの構成を適用することができる。
　複数の取付け部材７４は、図２３および図２４に示すように、複数の半導体装置Ｂ１０をヒートシンク７０に拘束するために利用される。複数の取付け部材７４は、金属を含む導電体である。複数の取付け部材７４は、複数の半導体装置Ｂ１０の封止樹脂５０の頂面５１に個別に接するとともに、複数の半導体装置Ｂ１０の封止樹脂５０の頂面５１を個別に跨いでいる。複数の取付け部材７４は、たとえば板バネである。複数の取付け部材７４の各々は、第２方向ｘにおいて複数の半導体装置Ｂ１０のいずれかの第１信号端子１６１と第２信号端子１６２との間に位置する。複数の取付け部材７４は、第１方向ｚにおいてヒートシンク７０と複数の第１配線基板７１との間に位置する。
　複数の支持部材７５は、図２４に示すように、第１方向ｚにおいてヒートシンク７０と複数の第１配線基板７１との間に位置する。複数の第１配線基板７１は、複数の支持部材７５に支持されている。複数の支持部材７５は、柱状である。図２５に示すように、第１方向ｚに沿って視て、複数の支持部材７５は、複数の半導体装置Ｂ１０の封止樹脂５０の頂面５１から離れて位置する。
　複数の位置決めピン７６は、図２４に示すように、第１方向ｚにおいてヒートシンク７０と第２配線基板７２との間に位置する。複数の位置決めピン７６は、第３方向ｙに沿って配列されている。複数の位置決めピン７６の各々は、複数の半導体装置Ｂ１０のうち第３方向ｙにおいて隣り合う２つの半導体装置Ｂ１０の間に位置する。複数の位置決めピン７６は、ヒートシンク７０に対する第２配線基板７２の位置を決定するとともに、第２配線基板７２を支持するために利用される。
＜その他＞
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。
＜付記＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示のＤＣ／ＤＣコンバータ（ＣＮＶ１、ＣＮＶ１Ａ～ＣＮＶ１Ｄ）は、第１直流電力を受けつけるように構成された一対の第１端子（Ｔ１Ａ、Ｔ１Ｂ）と、第２直流電力を出力するように構成された一対の第２端子（Ｔ２Ａ、Ｔ２Ｂ）と、１次側回路（１）と、２次側回路（２）と、第１キャパシタ（Ｃ１）と、第２キャパシタ（Ｃ２）と、を備え、前記１次側回路は、第１半導体スイッチング素子（Ｑ１）と、第１リアクトル（Ｌ１）と、を備え、前記２次側回路は、ダイオード（Ｄ１）又は第２半導体スイッチング素子（Ｑ２）の少なくとも一方と、第２リアクトル（Ｌ２）と、を備え、前記１次側回路は、前記一対の第１端子と、前記第１キャパシタ及び前記第２キャパシタとの間に設けられ、前記２次側回路は、前記第１キャパシタ及び前記第２キャパシタと、前記一対の第２端子との間に設けられる構成（第１の構成）である。
　上記第１の構成であるＤＣ／ＤＣコンバータにおいて、前記第２リアクトルと前記第１キャパシタ及び前記第２キャパシタから構成される直列共振回路の共振周期の１／４が、前記第１半導体スイッチング素子のオン時間より長い構成（第２の構成）であってもよい。
　上記第１又は第２の構成であるＤＣ／ＤＣコンバータにおいて、前記２次側回路は前記ダイオードを備え、前記第１リアクトルの第１端及び前記第１半導体スイッチング素子の第１端が前記第１キャパシタを介して前記第２リアクトルの第１端及び前記ダイオードのアノードに接続され、前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記第２リアクトルの第２端に接続され、前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、前記一対の第２端子の一方が前記ダイオードのカソードに接続され、前記一対の第２端子の他方が前記第２リアクトルの第２端に接続される構成（第３の構成）であってもよい。
　上記第１又は第２の構成であるＤＣ／ＤＣコンバータにおいて、前記２次側回路は前記ダイオードを備え、前記第１半導体スイッチング素子の第１端及び前記第１リアクトルの第１端が前記第１キャパシタを介して前記ダイオードのカソード及び前記第２リアクトルの第１端に接続され、前記第１リアクトルの第２端が前記第２キャパシタを介して前記ダイオードのアノードに接続され、前記一対の第１端子の一方が前記第１半導体スイッチング素子の第２端に接続され、前記一対の第１端子の他方が前記第１リアクトルの第２端に接続され、前記一対の第２端子の一方が前記第２リアクトルの第２端に接続され、前記一対の第２端子の他方が前記ダイオードのアノードに接続される構成（第４の構成）であってもよい。
　上記第１又は第２の構成であるＤＣ／ＤＣコンバータにおいて、前記２次側回路は前記ダイオードを備え、前記第１リアクトルの第１端及び前記第１半導体スイッチング素子の第１端が前記第１キャパシタを介して前記ダイオードのアノード及び前記第２リアクトルの第１端に接続され、前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記ダイオードのカソードに接続され、前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、前記一対の第２端子の一方が前記第２リアクトルの第２端に接続され、前記一対の第２端子の他方が前記ダイオードのカソードに接続される構成（第５の構成）であってもよい。
　上記第１又は第２の構成であるＤＣ／ＤＣコンバータにおいて、前記２次側回路は前記第２半導体スイッチング素子を備え、前記第１リアクトルの第１端及び前記第1半導体スイッチング素子の第１端が前記第１キャパシタを介して前記第２リアクトルの第１端及び前記第２半導体スイッチング素子の第１端に接続され、前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記第２リアクトルの第２端に接続され、前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、前記一対の第２端子の一方が前記第２半導体スイッチング素子の第２端に接続され、前記一対の第２端子の他方が前記第２リアクトルの第２端に接続される構成（第６の構成）であってもよい。
　上記第１～第６いずれかの構成であるＤＣ／ＤＣコンバータにおいて、制御部（ＣＮＶ１）をさらに備え、前記制御部は、前記ＤＣ／ＤＣコンバータの起動直後にあらかじめ定めた所定の時間だけ、前記第１半導体スイッチング素子のスイッチング動作を停止させるように構成される構成（第７の構成）であってもよい。
　上記第１～第６いずれかの構成であるＤＣ／ＤＣコンバータにおいて、制御部（ＣＮＶ１）をさらに備え、前記制御部は、前記一対の第２端子から出力される電圧が目標値となるように、前記第１半導体スイッチング素子のデューティを制御するように構成され、前記制御部は、前記ＤＣ／ＤＣコンバータの起動直後に前記デューティをランプ状に増加させるように構成される構成（第８の構成）であってもよい。
　上記第１～第８いずれかの構成であるＤＣ／ＤＣコンバータにおいて、制御部（ＣＮＶ１）をさらに備え、前記２次側回路は前記ダイオードを備え、前記制御部は、前記第１半導体スイッチング素子を流れる電流に基づき、前記ダイオードを流れる電流を推定し、推定した前記ダイオードを流れる電流に基づき、前記ダイオードで生じる順方向降下電圧を算出し、算出した前記ダイオードで生じる順方向降下電圧と、前記一対の第２端子から出力される電圧の目標値との合算値を用いて、前記第１半導体スイッチング素子のデューティを制御するように構成される構成（第９の構成）であってもよい。
　上記第１～第９いずれかの構成であるＤＣ／ＤＣコンバータにおいて、前記第１半導体スイッチング素子の耐圧は、前記一対の第１端子に印加される入力電圧と、前記第１キャパシタの最大電圧と、前記第２キャパシタの最大電圧と、を合算した電圧以上である構成（第１０の構成）であってもよい。
　本開示の半導体機器（３）は、パワーモジュールと、上記第１～第１０いずれかの構成であるＤＣ／ＤＣコンバータと、を備え、前記ＤＣ／ＤＣコンバータは、前記パワーモジュールを駆動制御するための電力を供給するように構成されている構成（第１１の構成）である。
　上記第１１の構成である半導体機器において、前記半導体モジュールは、半導体素子と、第１方向に延び、かつ前記半導体素子に導通する信号端子（１６１）と、を各々が備える複数の半導体装置（Ｂ１０）と、前記第１方向において前記半導体素子に対して前記信号端子が位置する側とは反対側に位置し、かつ前記複数の半導体装置を支持するヒートシンク（７０）と、　前記第１方向において前記半導体素子に対して前記ヒートシンクが位置する側とは反対側に位置し、かつ前記複数の半導体装置の前記信号端子に個別に導通する複数の第１配線基板（７１）と、前記複数の第１配線基板に導通する第２配線基板（７２）と、を備え、前記複数の第１配線基板には、前記半導体素子に過電圧が印加されることを抑制する第１保護回路（８１）が設けられており、前記複数の半導体装置のいずれかの前記信号端子は、前記複数の第１配線基板のいずれかに前記第１方向に圧入されており、前記複数の第１配線基板と、前記第２配線基板と、を導通させる複数の連絡配線（７３）をさらに備え、前記複数の連絡配線は、前記第１方向に対して直交する方向に変位し得る構成（第１２の構成）であってもよい。
　　　１　１次側回路
　　　２　２次側回路
　　　３　半導体機器
　　　ＡＤＤ１　加算器
　　　ＡＮ１　ＡＮＤゲート
　　　Ｃ１　第１キャパシタ
　　　Ｃ２　第２キャパシタ
　　　Ｃ３　出力キャパシタ
　　　ＣＮＴ１　制御部
　　　ＣＮＶ１、ＣＮＶ１Ａ～ＣＮＶ１Ｄ　ＤＣ／ＤＣコンバータ
　　　ＣＯＭＰ１　コンパレータ
　　　Ｄ１　ダイオード
　　　ＤＬＹ１　遅延回路
　　　ＧＮＲ１　ゲート信号生成部
　　　Ｌ１　第１リアクトル
　　　Ｌ２　第２リアクトル
　　　ＬＤ１　負荷
　　　ＭＡＣ１　乗算器
　　　ＰＳ１　直流電源
　　　ＯＰ１　デューティ演算部
　　　ＯＰ２　２次側電流演算部
　　　ＯＰ３　Ｖｆ演算部
　　　ＯＲ１　ＯＲゲート
　　　Ｑ１　第１半導体スイッチング素子
　　　Ｑ２　第２半導体スイッチング素子
　　　ＲＡＭＰ１　ランプ電圧生成部
　　　Ｔ１Ａ、Ｔ１Ｂ　第１端子
　　　Ｔ２Ａ、Ｔ２Ｂ　第２端子
　　　Ａ１０　半導体モジュール
　　　Ｂ１０、Ｂ２０、Ｂ３０　半導体装置
　　　１１　支持体
　　　１１１　絶縁層
　　　１１２　中間層
　　　１１３　放熱層
　　　１２１　第１支持層
　　　１２１Ａ　第１主面
　　　１２１Ｂ　第１裏面
　　　１２２　第２支持層
　　　１２２Ａ　第２主面
　　　１２２Ｂ第２支持層
　　　１２３　第１接着層
　　　１３　第１入力端子
　　　１３Ａ　被覆部
　　　１３Ｂ　露出部
　　　１４　出力端子
　　　１４Ａ　被覆部
　　　１４Ｂ　露出部
　　　１５　第２入力端子
　　　１５Ａ　被覆部
　　　１５Ｂ　露出部
　　　１６１　第１信号端子
　　　１６１Ａ　基部
　　　１６１Ｂ　膨出部
　　　１６１Ｃ　座部
　　　１６２　第２信号端子
　　　１７１　第３信号端子
　　　１７２　第４信号端子
　　　１８１　第５信号端子
　　　１８２　第６信号端子
　　　１９　第７信号端子
　　　２１　半導体素子
　　　２１Ａ　第１素子
　　　２１Ｂ　第２素子
　　　２１１　第１電極
　　　２１２　第２電極
　　　２１３　第３電極
　　　２１４　第４電極
　　　２２　サーミスタ
　　　２３　導電接合層
　　　３１　第１導通部材
　　　３１１　本体部
　　　３１２　第１接合部
　　　３１３　第１連結部
　　　３１４　第２接合部
　　　３１５　第２連結部
　　　３２　第２導通部材
　　　３２１　本体部
　　　３２２　第３接合部
　　　３２３　第３連結部
　　　３２４　第４接合部
　　　３２５　第４連結部
　　　３２６　中間部
　　　３２７　横梁部
　　　３３　第１導電接合層
　　　３４　第２導電接合層
　　　３５　第３導電接合層
　　　３６　第４導電接合層
　　　４１　第１ワイヤ
　　　４２　第２ワイヤ
　　　４３　第３ワイヤ
　　　４４　第４ワイヤ
　　　５０　封止樹脂
　　　５１　頂面
　　　５２　底面
　　　５３　第１側面
　　　５４　第２側面
　　　５５　凹部
　　　５６　台座部
　　　５６１　支持面
　　　５６２　取付け孔
　　　６０　制御配線
　　　６０１　第１配線
　　　６０２　第２配線
　　　６１　絶縁層
　　　６２　配線層
　　　６２１　第１配線層
　　　６２２　第２配線層
　　　６２３　第３配線層
　　　６２４　第４配線層
　　　６２５　第５配線層
　　　６３　金属層
　　　６４　スリーブ
　　　６４１　端面
　　　６５　支持ピン
　　　６５１　座面
　　　６６　基層
　　　６８　第２接着層
　　　６９　第３接着層
　　　７０　ヒートシンク
　　　７１　第１配線基板
　　　７１１　基板
　　　７１１Ａ　スルーホール
　　　７１２　主部配線
　　　７１３　裏部配線
　　　７１４　内部配線
　　　７２　第２配線基板
　　　７３　連絡配線
　　　７３１　第１接続部
　　　７３１Ａ　接続ピン
　　　７３１Ｂ　筐体部
　　　７３２　第２接続部
　　　７３２Ａ　筐体部
　　　７３２Ｂ　接続孔
　　　７４　取付け部材
　　　７５　支持部材
　　　７６　位置決めピン
　　　７７　締結部材
　　　７８　カバー
　　　７８Ａ　内面
　　　７８Ｂ　外面
　　　７８１　主部
　　　７８２　桁部
　　　８１　第１保護回路
　　　８２　第２保護回路
　　　８３　ゲートドライバ
　　　８３Ａ　第１ドライバ
　　　８３Ｂ　第２ドライバ
　　　８４　ゲート抵抗
　　　ｚ　第１方向
　　　ｘ　第２方向
　　　ｙ　第３方向

Claims (12)

  1. 　第１直流電力を受けつけるように構成された一対の第１端子と、
    　第２直流電力を出力するように構成された一対の第２端子と、
    　１次側回路と、
    　２次側回路と、
    　第１キャパシタと、
    　第２キャパシタと、
    を備え、
    　前記１次側回路は、第１半導体スイッチング素子と、第１リアクトルと、を備え、
    　前記２次側回路は、ダイオード又は第２半導体スイッチング素子の少なくとも一方と、第２リアクトルと、を備え、
    　前記１次側回路は、前記一対の第１端子と、前記第１キャパシタ及び前記第２キャパシタとの間に設けられ、
    　前記２次側回路は、前記第１キャパシタ及び前記第２キャパシタと、前記一対の第２端子との間に設けられる、ＤＣ／ＤＣコンバータ。
  2. 　前記第２リアクトルと前記第１キャパシタ及び前記第２キャパシタから構成される直列共振回路の共振周期の１／４が、前記第１半導体スイッチング素子のオン時間より長い、請求項１に記載のＤＣ／ＤＣコンバータ。
  3. 　前記２次側回路は前記ダイオードを備え、
    　前記第１リアクトルの第１端及び前記第１半導体スイッチング素子の第１端が前記第１キャパシタを介して前記第２リアクトルの第１端及び前記ダイオードのアノードに接続され、
    　前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記第２リアクトルの第２端に接続され、
    　前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、
    　前記一対の第２端子の一方が前記ダイオードのカソードに接続され、前記一対の第２端子の他方が前記第２リアクトルの第２端に接続される、請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
  4. 　前記２次側回路は前記ダイオードを備え、
    　前記第１半導体スイッチング素子の第１端及び前記第１リアクトルの第１端が前記第１キャパシタを介して前記ダイオードのカソード及び前記第２リアクトルの第１端に接続され、
    　前記第１リアクトルの第２端が前記第２キャパシタを介して前記ダイオードのアノードに接続され、
    　前記一対の第１端子の一方が前記第１半導体スイッチング素子の第２端に接続され、前記一対の第１端子の他方が前記第１リアクトルの第２端に接続され、
    　前記一対の第２端子の一方が前記第２リアクトルの第２端に接続され、前記一対の第２端子の他方が前記ダイオードのアノードに接続される、請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
  5. 　前記２次側回路は前記ダイオードを備え、
    　前記第１リアクトルの第１端及び前記第１半導体スイッチング素子の第１端が前記第１キャパシタを介して前記ダイオードのアノード及び前記第２リアクトルの第１端に接続され、
    　前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記ダイオードのカソードに接続され、
    　前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、
    　前記一対の第２端子の一方が前記第２リアクトルの第２端に接続され、前記一対の第２端子の他方が前記ダイオードのカソードに接続される、請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
  6. 　前記２次側回路は前記第２半導体スイッチング素子を備え、
    　前記第１リアクトルの第１端及び前記第1半導体スイッチング素子の第１端が前記第１キャパシタを介して前記第２リアクトルの第１端及び前記第２半導体スイッチング素子の第１端に接続され、
    　前記第１半導体スイッチング素子の第２端が前記第２キャパシタを介して前記第２リアクトルの第２端に接続され、
    　前記一対の第１端子の一方が前記第１リアクトルの第２端に接続され、前記一対の第１端子の他方が前記第１半導体スイッチング素子の第２端に接続され、
    　前記一対の第２端子の一方が前記第２半導体スイッチング素子の第２端に接続され、前記一対の第２端子の他方が前記第２リアクトルの第２端に接続される、請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
  7. 　制御部をさらに備え、
    　前記制御部は、前記ＤＣ／ＤＣコンバータの起動直後にあらかじめ定めた所定の時間だけ、前記第１半導体スイッチング素子のスイッチング動作を停止させるように構成される、請求項１～６のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  8. 　制御部をさらに備え、
    　前記制御部は、前記一対の第２端子から出力される電圧が目標値となるように、前記第１半導体スイッチング素子のデューティを制御するように構成され、
    　前記制御部は、前記ＤＣ／ＤＣコンバータの起動直後に前記デューティをランプ状に増加させるように構成される、請求項１～６のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  9. 　制御部をさらに備え、
    　前記２次側回路は前記ダイオードを備え、
    　前記制御部は、
    　前記第１半導体スイッチング素子を流れる電流に基づき、前記ダイオードを流れる電流を推定し、
    　推定した前記ダイオードを流れる電流に基づき、前記ダイオードで生じる順方向降下電圧を算出し、
    　算出した前記ダイオードで生じる順方向降下電圧と、前記一対の第２端子から出力される電圧の目標値との合算値を用いて、前記第１半導体スイッチング素子のデューティを制御するように構成される、請求項１～８のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  10. 　前記第１半導体スイッチング素子の耐圧は、前記一対の第１端子に印加される入力電圧と、前記第１キャパシタの最大電圧と、前記第２キャパシタの最大電圧と、を合算した電圧以上である、請求項１～９のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  11. 　パワーモジュールと、請求項１～１０のいずれか一項に記載のＤＣ／ＤＣコンバータと、を備え、
    　前記ＤＣ／ＤＣコンバータは、前記パワーモジュールを駆動制御するための電力を供給するように構成されている、半導体機器。
  12. 　前記半導体モジュールは、
    　半導体素子と、第１方向に延び、かつ前記半導体素子に導通する信号端子と、を各々が備える複数の半導体装置と、
    　前記第１方向において前記半導体素子に対して前記信号端子が位置する側とは反対側に位置し、かつ前記複数の半導体装置を支持するヒートシンクと、
    　前記第１方向において前記半導体素子に対して前記ヒートシンクが位置する側とは反対側に位置し、かつ前記複数の半導体装置の前記信号端子に個別に導通する複数の第１配線基板と、
    　前記複数の第１配線基板に導通する第２配線基板と、を備え、
    　前記複数の第１配線基板には、前記半導体素子に過電圧が印加されることを抑制する第１保護回路が設けられており、
    　前記複数の半導体装置のいずれかの前記信号端子は、前記複数の第１配線基板のいずれかに前記第１方向に圧入されており、
    　前記複数の第１配線基板と、前記第２配線基板と、を導通させる複数の連絡配線をさらに備え、
    　前記複数の連絡配線は、前記第１方向に対して直交する方向に変位し得る、請求項１１に記載の半導体機器。
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JP2004023948A (ja) * 2002-06-19 2004-01-22 Fuji Electric Holdings Co Ltd 多チャネル電源回路装置、電源制御集積回路、及びソフトスタート回路
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