WO2024048352A1 - 表示装置及び解析方法 - Google Patents

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WO2024048352A1
WO2024048352A1 PCT/JP2023/030033 JP2023030033W WO2024048352A1 WO 2024048352 A1 WO2024048352 A1 WO 2024048352A1 JP 2023030033 W JP2023030033 W JP 2023030033W WO 2024048352 A1 WO2024048352 A1 WO 2024048352A1
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transistor
dummy
path
display device
connection
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尚司 豊田
春樹 土屋
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Sony Semiconductor Solutions Corp
Sony Group Corp
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Sony Semiconductor Solutions Corp
Sony Group Corp
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    • G01R31/54—Testing for continuity
    • G—PHYSICS
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    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Definitions

  • the present disclosure relates to a display device and an analysis method.
  • a display device disclosed in Patent Document 1 includes a display panel provided with a pixel array including OLEDs (Organic Light Emitting Diodes) as light emitting elements.
  • OLEDs Organic Light Emitting Diodes
  • the display panel may be provided with a control unit such as a DDIC (display driver IC).
  • a control unit such as a DDIC (display driver IC).
  • An output terminal of the control section is connected to a corresponding pixel in the pixel array via a selector provided on the display panel.
  • a defect may occur in the path between the output terminal of the control unit and the selector. If a defective location in a route can be identified, it will be useful for failure analysis, etc.
  • One aspect of the present disclosure identifies a defective location in the path between the output terminal of the control unit and the selector.
  • a display device includes a pixel array including a plurality of pixels, a control section including a plurality of output terminals that output video signals, and each of which has a correspondence between a corresponding output terminal of the control section and the pixel array.
  • a plurality of selectors provided between the pixel array and the control unit so as to electrically connect or electrically disconnect the pixels; and a plurality of paths each having one end connected to a corresponding output terminal.
  • the plurality of paths include a plurality of connection paths each having the other end connected to the corresponding selector, and a dummy path having each other end not connected to the corresponding selector.
  • An analysis method is a display device analysis method, wherein the display device includes a pixel array including a plurality of pixels, a control unit including a plurality of output terminals that output video signals, and a control unit including a plurality of output terminals that output video signals. , a plurality of selectors provided between the pixel array and the control section, and one end of each selector so as to electrically connect or electrically disconnect the corresponding output terminal of the control section and the corresponding pixel of the pixel array. a plurality of paths connected to corresponding output terminals, and each of the plurality of paths includes a plurality of connection paths each having the other end connected to the corresponding selector, and each other end connected to the corresponding selector.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a display device 1 according to an embodiment. 5 is a diagram showing an example of a schematic configuration of a selector 51.
  • FIG. 2 is a diagram showing an example of a schematic configuration of a plurality of routes P.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a connection path CP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a connection path CP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a dummy route DP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a dummy route DP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a dummy route DP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a dummy route DP.
  • FIG. 3 is a diagram illustrating an example of a schematic configuration of a dummy route DP.
  • FIG. 3 is a diagram showing an example of specifying a disconnection location.
  • 3 is a diagram illustrating an example of current consumption I for each path P.
  • FIG. 3 is a flowchart illustrating an example of an analysis method. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification.
  • FIG. 3 is a diagram showing an example of a configuration of a pixel PIX. It is a figure which shows another example of a structure of pixel PIX.
  • FIG. 1 is a diagram showing an example of the appearance of a head-mounted display 110.
  • FIG. 7 is a diagram illustrating an example of the appearance of another head-mounted display 120.
  • FIG. 1 is a diagram showing an example of the appearance of a digital still camera 130.
  • FIG. 1 is a diagram showing an example of the appearance of a digital still camera 130.
  • FIG. 2 is a diagram illustrating an example of the appearance of a television device 140.
  • FIG. 2 is a diagram showing an example of the appearance of a smartphone 150.
  • FIG. 1 is a diagram showing an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • FIG. 1 is a diagram showing an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • Embodiment FIG. 1 is a diagram showing an example of a schematic configuration of a display device 1 according to an embodiment.
  • the display device 1 includes a display panel 2, a pixel array 3, a vertical driver 4, a horizontal driver 5, a DDIC 6, and a plurality of paths P.
  • the display panel 2 is provided with a pixel array 3, a vertical driver 4, a horizontal driver 5, a DDIC 6, and a plurality of paths P.
  • a pixel array 3, a vertical driver 4, a horizontal driver 5, and a plurality of paths P are formed on the display panel 2 by a semiconductor process or the like.
  • the DDIC 6 is an example of a control unit in the display device 1, and is manufactured separately from the display panel 2 and mounted on the display panel 2, for example.
  • a circuit or the like having the same function as the DDIC 6 may be directly formed on the display panel 2 as a control section. As long as there is no contradiction, the DDIC 6 and the control unit may be read as appropriate. Note that the arrangement of each element on the display panel 2 is not limited to the example shown in FIG. 1.
  • the pixel array 3 includes a plurality of pixels 31.
  • the plurality of pixels 31 are arranged two-dimensionally in the horizontal and vertical directions.
  • One pixel 31 may be a sub-pixel that emits any one of red light (R), green light (G), and blue light (B).
  • Each pixel 31 includes, for example, a light emitting element, a transistor, a capacitor, and the like.
  • An example of a light emitting device is an OLED.
  • Various known pixel configurations may be employed, and some specific examples will be described later with reference to FIGS. 16-23.
  • the vertical driver 4 selects and drives the pixels 31 corresponding to the horizontal display line.
  • Vertical driver 4 is connected to pixel array 3 via a plurality of control lines WSL.
  • one control line WSL is connected to each of the pixels 31 arranged in the horizontal direction.
  • the vertical driver 4 selects a control line WSL and supplies a control signal WS for controlling light emission and non-light emission of the corresponding pixel 31 to the selected control line WSL.
  • to be connected may be interpreted to mean “to be electrically connected” to the extent that there is no contradiction.
  • Electrically connected may be interpreted to include a mode in which other elements are interposed between the connected elements, as long as the functions of the connected elements are not hindered.
  • the horizontal driver 5 selects and drives the pixels 31 corresponding to the display line in the vertical direction.
  • Horizontal driver 5 is connected to pixel array 3 via a plurality of signal lines SGL.
  • one signal line SGL is connected to each of the pixels 31 arranged in the vertical direction.
  • the horizontal driver 5 selects a signal line SGL and supplies a pixel signal SG for controlling the amount of light emission (brightness, etc.) of the corresponding pixel 31 to the selected signal line SGL.
  • the horizontal driver 5 includes a plurality of selectors 51 provided between the pixel array 3 and the DDIC 6. Each selector 51 connects or disconnects the corresponding output terminal 62 of the DDIC 6 and the corresponding pixel 31 of the pixel array 3. Further details of the selector 51 will be explained later with reference to FIG.
  • the DDIC 6 is a display driver IC (Integrated Circuit) that drives the display device 1.
  • the DDIC 6 is connected to the vertical driver 4 and the horizontal driver 5, respectively.
  • the DDIC 6 supplies the vertical driver 4 with a control signal for controlling the selection of the pixels 31 by the vertical driver 4 and the like.
  • the vertical driver 4 supplies a control signal WS to each pixel 31 based on the control signal from the DDIC 6.
  • the DDIC 6 supplies the horizontal driver 5 with a control signal for controlling the selection of the pixels 31 by the horizontal driver 5.
  • the horizontal driver 5 selects a pixel 31 corresponding to a vertical display line based on a control signal from the DDIC 6.
  • the DDIC 6 supplies the video signal FS to the horizontal driver 5.
  • the DDIC 6 includes a plurality of output terminals 62 that can output the video signal FS.
  • the video signal FS from each output terminal 62 is supplied to the horizontal driver 5.
  • the horizontal driver 5 supplies the video signal FS from the DDIC 6 to the selected pixel 31 via the corresponding signal line SGL.
  • the video signal FS supplied to the pixel 31 via the signal line SGL is shown as a pixel signal SG.
  • the pixel signal SG is a voltage signal (for example, a pulse voltage) that charges a capacitor within the pixel 31. This charging current is supplied from the output terminal 62 of the DDIC 6.
  • the multiple routes P include multiple connection routes CP and one or more dummy routes DP.
  • the connection path CP of the connection path CP and the dummy path DP connects the output terminal 62 of the DDIC 6 and the selector 51. That is, the selector 51 is connected to the output terminal 62 of the DDIC 6 via the connection path CP. This will be explained with reference to FIG. 2 as well.
  • FIG. 2 is a diagram showing an example of a schematic configuration of the selector 51.
  • One selector 51 and its surrounding portion are schematically shown.
  • the selector 51 is a demultiplexer configured to receive one video signal FS and output a plurality of pixel signals SG.
  • the selector 51 includes a plurality of switches 52 that can be individually controlled on and off.
  • the plurality of switches 52 are, for example, field effect transistors (FETs) connected in parallel.
  • FETs field effect transistors
  • each switch 52 One end of each switch 52 is connected to the same connection path CP. The other end of each switch 52 is connected to a signal line SGL heading toward the corresponding pixel 31 (FIG. 1).
  • one selector 51 includes six switches 52, and six corresponding signal lines SGL are connected to pixels 31 forming two display lines.
  • the DDIC 6 includes an amplifier 61 corresponding to the selector 51.
  • the output terminal of amplifier 61 is connected to output terminal 62 .
  • Video signal FS is output via amplifier 61 and output terminal 62.
  • the amplifier 61 operates using voltage and current (power) from the power supply 21 provided in the display panel 2 (FIG. 1).
  • the power supply 21 is also connected to other parts of the DDIC 6, such as an amplifier other than the illustrated amplifier 61, and supplies the power consumed by the DDIC 6.
  • the current flowing from the power supply 21 to the DDIC 6 is referred to as a consumption current I of the DDIC 6 in the drawing.
  • the selector 51 as described above is connected to the corresponding output terminal 62 of the DDIC 6 via the connection path CP.
  • a plurality of routes P including the connection route CP and the dummy route DP will be explained with reference to FIG. 3.
  • FIG. 3 is a diagram showing an example of a schematic configuration of a plurality of routes P.
  • the multiple routes P include multiple connection routes CP and multiple dummy routes DP.
  • One ends of the connection path CP and the dummy path DP are connected to the corresponding output terminals 62 of the DDIC 6.
  • connection path CP The other end of the connection path CP is connected to the corresponding selector 51 of the horizontal driver 5.
  • the connection path CP is connected between the output terminal 62 and the selector 51 and supplies the video signal FS from the output terminal 62 to the selector 51.
  • the other end of the dummy path DP is not connected to any selector 51.
  • the dummy path DP is designed such that the current load on the output terminal 62 of the DDIC 6 to which the dummy path DP is connected is smaller than the current load on the output terminal 62 to which the connection path CP is connected.
  • the larger the current load the larger the current at the output terminal 62 when outputting the same video signal FS. It can also be said that the larger the current load, the larger the capacity when looking at the path P from the output terminal 62.
  • the multiple routes P include multiple dummy routes DP having mutually different lengths.
  • Each dummy route DP is shorter than the connection route CP, and the other end of the dummy route DP is open.
  • the current load on the output terminal 62 becomes smaller due to reasons such as a smaller wiring capacitance.
  • connection path CP and dummy path DP Examples of specific configurations of the connection path CP and dummy path DP will be described with reference to FIGS. 4 to 9.
  • FIG. 4 and 5 are diagrams showing examples of the schematic configuration of the connection path CP.
  • FIG. 4 schematically shows a planar layout of the connection path CP.
  • FIG. 5 schematically shows a side layout of the connection path CP.
  • the connection path CP includes a plurality of wirings L and one or more vias V.
  • the plurality of wiring lines L are connected in series between the output terminal 62 of the DDIC 6 and the selector 51. Adjacent wirings L among the plurality of wirings L are connected via vias V so as to extend through different wiring layers.
  • the wiring layer is, for example, a wiring layer of a multilayer substrate that constitutes the display panel 2.
  • the wiring L1, the wiring L2, the wiring L3, and the wiring L4 are illustrated as the wiring L.
  • the vias V include a via V12, a via V23, and a via V34.
  • the wiring L1, the via V12, the wiring L2, the via V23, the wiring L3, the via V34, and the wiring L4 are connected in this order from the output terminal 62 of the DDIC 6 toward the selector 51.
  • the wiring L1 is provided on the surface layer of the display panel 2 on which the DDIC 6 is mounted.
  • the wiring L2, the wiring L3, and the wiring L4 are provided in the inner layer of the display panel 2.
  • the via V12 connects the wiring L1 and the wiring L2.
  • Via V23 connects wiring L2 and wiring L3.
  • Via V34 connects wiring L3 and wiring L4.
  • FIGS. 6 to 9 are diagrams showing examples of the schematic configuration of the dummy route DP. Side layouts of dummy paths DP having different lengths are schematically shown.
  • the dummy route DP includes a smaller number of wires L than the plurality of wires L of the connection route CP.
  • the wiring L located closest to the selector 51 in the dummy path DP may be shorter than the corresponding wiring L in the connection path CP.
  • the dummy path DP differs from the connection path CP (FIG. 5) in that it does not include the wiring L4 and the via V34.
  • the dummy path DP also does not include the wiring L3 and the via V23.
  • the wiring L2 located closest to the selector 51 in the dummy path DP is the wiring L2, and this wiring L2 is shorter than the wiring L2 (FIG. 5) of the connection path CP.
  • the dummy path DP also does not include the wiring L2 and the via V12.
  • the defective connection path CP and its defective location can be identified. be able to.
  • the defect is a disconnection.
  • FIG. 10 is a diagram showing a specific example of a disconnection location.
  • connection paths CP-1 to CP18 they are referred to as connection paths CP-1 to CP18 in the drawing.
  • dummy route DP-1 to dummy route DP-10 are referred to in the drawing.
  • the video signal FS is output so that the current at one output terminal 62 is larger than the current at the other output terminal 62.
  • each output terminal 62 of the DDIC 6 outputs the video signal FS so that only the display line (the pixel 31 of the pixel array 3) corresponding to the connection path CP of that one output terminal 62 emits white light.
  • the current consumption I (FIG. 2) of the DDIC 6 is measured.
  • the video signal FS is output so that the current at another output terminal 62 is larger than the current at the other output terminal 62, and the current consumption I of the DDIC 6 is measured. Similar measurements are made across all output terminals 62. That is, the current consumption I of the DDIC 6 is measured for each of the plurality of paths P corresponding to the plurality of output terminals 62.
  • FIG. 11 is a diagram showing an example of current consumption I for each path P.
  • the horizontal axis of the graph indicates the route P.
  • the vertical axis of the graph indicates the magnitude of current consumption I.
  • the magnitude of the current consumption I of each path P is shown by a circle plot.
  • connection path CP in this example, among the connection paths CP-1 to CP-18, only the current consumption I of the connection path CP-5 is smaller. That is, among the plurality of output terminals 62 to which the connection paths CP-1 to CP-18 are connected, only the current load of the output terminal 62 to which the connection path CP-5 is connected is reduced. This means that the capacitance of the connection path CP-5 when viewed from the output terminal 62 is small, that is, the connection path CP-5 is open midway. Therefore, it can be specified that a disconnection has occurred in the connection path CP-5.
  • the current consumption I of the dummy path DP-1 to DP-10 is the same as that of the connection path CP-1 to CP-4 and the connection path CP-6 to which no disconnection has occurred. It is smaller than the current consumption I of the connection path CP-10. Furthermore, the magnitude of current consumption I differs for each dummy path DP.
  • the magnitude of the current consumption I of the connection path CP-5 is close to the magnitude of the current consumption I of the dummy path DP-4. From this, it can be inferred that the connection path CP-5 is disconnected like the dummy path DP-4. That is, it can be estimated that a disconnection occurs at the position of the connection path CP-5 corresponding to the other end (open end) of the dummy path DP-4. Therefore, that position can be specified as the disconnection point of the connection path CP-5.
  • connection path CP in which a disconnection has occurred among the plurality of connection paths CP, and further to specify the disconnection location of the connection path CP.
  • FIG. 12 is a flowchart showing an example of the analysis method. This analysis method is used, for example, when making a prototype of the display device 1, when analyzing a returned product, etc. The details of each step are as described above, so detailed description will not be repeated.
  • step S1 the video signal FS is output for each path P so that the current at the corresponding output terminal 62 is larger than the current at the other output terminals 62.
  • the current consumption I of the DDIC 6 is measured.
  • the video signal FS as described above with reference to FIG. 10 is output from each output terminal 62 of the DDIC 6.
  • a connection path CP with a small current consumption I is identified. For example, as described above with reference to FIG. 11, among the plurality of connection paths CP, a connection path CP having a smaller current consumption I than other connection paths CP is specified.
  • step S3 the disconnection location of the specified connection path CP is identified based on the dummy path DP of the current consumption I that is close to the size of the current consumption I of the specified connection path CP. For example, as described above with reference to FIG. 11, the position of the connection path CP corresponding to the open end of the dummy path DP is specified as the disconnection point.
  • connection path CP in which a disconnection has occurred among the plurality of connection paths CP, and further to specify the location of the disconnection.
  • Identification of the disconnection location can be used for subsequent failure analysis and the like. For example, work such as failure analysis can be performed more efficiently by narrowing down the number of disconnection locations.
  • the DDIC 6 may be designed to facilitate the above analysis method.
  • the DDIC 6 may be designed so that it can be switched to a dedicated mode (analysis mode) in which the video signal FS corresponding to each path P is output at high speed in step S1.
  • a dedicated mode analysis mode
  • power consumption other than the output of the video signal FS may be suppressed so that the magnitude of the current of each output terminal 62 of the DDIC 6 is easily reflected in the magnitude of the current consumption I of the DDIC 6.
  • FIGS. 13 to 15 are diagrams showing modified examples.
  • the connection path CP is also the dummy path DP.
  • all of the plurality of connection paths CP also function as dummy paths DP.
  • the connection path CP includes switches SW connected in series therein. Examples of the switch SW include a switch SW1, a switch SW2, and a switch SW3. By turning off (non-conducting) one of the switches SW, the connection path CP can function as a dummy path DP that is shorter than the connection path CP. The number of routes P can be reduced.
  • connection paths CP may have the configuration shown in FIG. 13(B) described above, and may be used as dummy paths DP.
  • the dummy path DP includes switches SW connected in series therein.
  • Examples of the switch SW include a switch SW1, a switch SW2, and a switch SW3.
  • the position of the corresponding dummy path DP can be opened.
  • the length of the dummy path DP connected to the output terminal 62 can be changed by the combination of on/off of each switch SW. That is, one dummy route DP can function as a plurality of dummy routes DP having different lengths. The number of dummy routes DP can be reduced accordingly.
  • the dummy path DP includes a capacitor C.
  • the other end of the dummy path DP is connected to ground GND via a capacitor C.
  • the capacitance of the dummy path DP when viewed from the output terminal 62 increases by the amount that the capacitor C is connected to the dummy path DP.
  • the capacitor C is designed to have the same capacitance as the wiring capacitance of the wiring L described above, for example.
  • the capacitance of the capacitor C may be different so that the wiring capacitance of each dummy path DP is different. By realizing the wiring capacitance of the dummy path DP with the capacitor C, the dummy path DP can be shortened.
  • the defect in the connection path CP may be a short circuit.
  • the other end of the dummy path DP may be short-circuited.
  • the current consumption I of the connection path CP in which the short circuit has occurred is larger than the current consumption I in the other connection paths CP, and thereby the connection path CP in which the short circuit has occurred is specified.
  • the current consumption I of the dummy path DP is larger than the current consumption I of the connection path CP in which no short circuit has occurred, and by comparing with such dummy path DP, the short-circuit location of the connection path CP in which the short circuit has occurred can be identified. Can be done.
  • the display device 1 includes the pixel array 3, the DDIC 6 (an example of a control unit), a plurality of selectors 51, and a plurality of paths P.
  • Pixel array 3 includes a plurality of pixels 31.
  • DDIC 6 includes a plurality of output terminals 62 that output video signals FS.
  • Each of the plurality of selectors 51 is provided between the pixel array 3 and the DDIC 6 so as to electrically connect or electrically disconnect the corresponding output terminal 62 of the DDIC 6 and the corresponding pixel 31 of the pixel array 3. .
  • each of the plurality of paths P is connected to the corresponding output terminal 62.
  • the plurality of paths P include a plurality of connection paths CP whose respective other ends are connected to the corresponding selectors 51, and dummy paths DP whose respective other ends are not connected to the corresponding selectors 51. According to such a display device 1, for example, as described above with reference to FIGS. 10 to 12, it is possible to identify a defective location in the connection path CP between the output terminal 62 of the DDIC 6 and the switch 52. Can be done.
  • the dummy route DP may be shorter than the connection route CP.
  • the plurality of routes P may include a plurality of dummy routes DP having mutually different lengths.
  • the connection path CP includes a plurality of wires L connected in series between the output terminal 62 and the selector 51, and the dummy path DP includes a smaller number of wires L than the plurality of wires L of the connection path CP. may be included.
  • Adjacent wirings L among the plurality of wirings L may be connected via vias V so as to extend through different wiring layers.
  • the wiring L located closest to the selector 51 in the dummy path DP may be shorter than the corresponding wiring L in the connection path CP.
  • the other end of the dummy path DP may be open. For example, by using such a dummy route DP, it is possible to specify a disconnection point in the connection route CP.
  • connection paths CP include switches SW connected in series in the connection paths CP, and at least some of the connections
  • the route CP may also be a dummy route DP. Thereby, the number of routes P can be reduced.
  • the dummy path DP may include switches SW connected in series therein. Thereby, one dummy route DP can function as a plurality of dummy routes DP having mutually different lengths. The number of dummy routes DP can be reduced accordingly.
  • the other end of the dummy path DP may be connected to the ground GND via the capacitor C.
  • the dummy path DP can be shortened.
  • the analysis method described with reference to FIGS. 10 to 12 and the like is also one of the techniques disclosed.
  • the analysis method is an analysis method for the display device 1 having the configuration described so far, and is based on the assumption that the current load of each output terminal 62 is the same for each of the plurality of paths P.
  • the video signal FS is output so that the current of the output terminal 62 is larger than the current of the other output terminals 62, and the current consumption I of the DDIC 6 is measured (step S1). Based on the measurement results, multiple connection paths are output. This includes identifying a defective location in at least one connection path CP among the CPs (steps S2 to S3).
  • identifying means identifying a connection path CP with a small current consumption I based on the measurement results (step S2), and identifying a connection path CP with a small consumption current I of the specified connection path CP.
  • This includes identifying a disconnection point in the connection path CP based on the dummy path DP of the current I (step S3).
  • FIGS. 16 to 23 Several examples of pixel circuits will be described with reference to FIGS. 16 to 23. In addition, in those figures, a pixel is shown as pixel PIX.
  • FIG. 16 is a diagram showing an example of the configuration of pixel PIX.
  • Pixel PIX includes a capacitor C01, transistors MN02 to MN03, and a light emitting element EL.
  • the transistors MN02 to MN03 are N-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors).
  • the gate of the transistor MN02 is connected to the control line WSL, the drain is connected to the signal line SGL, and the source is connected to the gate of the transistor MN03 and the capacitor C01.
  • One end of the capacitor C01 is connected to the source of the transistor MN02 and the gate of the transistor MN03, and the other end is connected to the source of the transistor MN03 and the anode of the light emitting element EL.
  • the gate of the transistor MN03 is connected to the source of the transistor MN02 and one end of the capacitor C01, the drain is connected to the power supply line VCCP, and the source is connected to the other end of the capacitor C01 and the anode of the light emitting element EL.
  • the light emitting element EL is, for example, an organic EL light emitting element, and has an anode connected to the source of the transistor MN03 and the other end of the capacitor C01, and a cathode connected to the power supply line Vcath.
  • the pixel PIX when the transistor MN02 is turned on, the voltage across the capacitor C01 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MN03 causes a current corresponding to the voltage across capacitor C01 to flow through light emitting element EL.
  • the light emitting element EL emits light based on the current supplied from the transistor MN03. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • FIG. 17 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes capacitors C11 and C12, transistors MP12 to MP15, and a light emitting element EL.
  • Transistors MP12 to MP15 are P-type MOSFETs.
  • the gate of the transistor MP12 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the gate of the transistor MP14 and the capacitor C12.
  • One end of the capacitor C11 is connected to the power supply line VCCP, and the other end is connected to the capacitor C12, the drain of the transistor MP13, and the source of the transistor MP14.
  • One end of the capacitor C12 is connected to the other end of the capacitor C11, the drain of the transistor MP13, and the source of the transistor MP14, and the other end is connected to the drain of the transistor MP12 and the gate of the transistor MP14.
  • the gate of the transistor MP13 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the source of the transistor MP14, the other end of the capacitor C11, and one end of the capacitor C12.
  • the gate of the transistor MP14 is connected to the drain of the transistor MP12 and the other end of the capacitor C12, the source is connected to the drain of the transistor MP13, the other end of the capacitor C11, and one end of the capacitor C12, and the drain is connected to the anode of the light emitting element EL and the other end of the capacitor C12. Connected to the source of MP15.
  • the gate of the transistor MP15 is connected to the control line AZSL, the source is connected to the drain of the transistor MP14 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP12 when the transistor MP12 is turned on, the voltage across the capacitor C12 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MP13 is turned on and off based on a signal on control line DSL.
  • the transistor MP14 causes a current corresponding to the voltage across the capacitor C12 to flow through the light emitting element EL during the period when the transistor MP13 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP14. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP15 is turned on and off based on a signal on control line AZSL. During the period when the transistor MP15 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 18 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C21, transistors MN22 to MN25, and a light emitting element EL.
  • Transistors MN22 to MN25 are N-type MOSFETs.
  • the gate of the transistor MN22 is connected to the control line WSL, the drain is connected to the signal line SGL, and the source is connected to the gate of the transistor MN24 and the capacitor C21.
  • One end of the capacitor C21 is connected to the source of the transistor MN22 and the gate of the transistor MN24, and the other end is connected to the source of the transistor MN24, the drain of the transistor MN25, and the anode of the light emitting element EL.
  • the gate of the transistor MN23 is connected to the control line DSL, the drain is connected to the power supply line VCCP, and the source is connected to the drain of the transistor MN24.
  • the gate of the transistor MN24 is connected to the source of the transistor MN22 and one end of the capacitor C21, the drain is connected to the source of the transistor MN23, and the source is connected to the other end of the capacitor C21, the drain of the transistor MN25, and the anode of the light emitting element EL. Ru.
  • the gate of the transistor MN25 is connected to the control line AZSL, the drain is connected to the source of the transistor MN24, the other end of the capacitor C21, and the anode of the light emitting element EL, and the source is connected to the power supply line VSS.
  • the transistor MN22 when the transistor MN22 is turned on, the voltage across the capacitor C21 is set based on the pixel signal supplied from the signal line SGL.
  • the transistor MN23 is turned on and off based on the signal on the control line DSL.
  • the transistor MN24 causes a current corresponding to the voltage across the capacitor C21 to flow through the light emitting element EL during the period when the transistor MN23 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MN24. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MN25 is turned on and off based on a signal on control line AZSL. During the period when the transistor MN25 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 19 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C31, transistors MP32 to MP36, and a light emitting element EL.
  • Transistors MP32 to MP36 are P-type MOSFETs.
  • the gate of the transistor MP32 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the gate of the transistor MP33, the drain of the transistor MP34, and the capacitor C31.
  • One end of the capacitor C31 is connected to the power supply line VCCP, and the other end is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the drain of the transistor MP34.
  • the gate of the transistor MP34 is connected to the control line AZSL1, the source is connected to the drain of the transistor MP33 and the source of the transistor MP35, and the drain is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the other end of the capacitor C31.
  • the gate of the transistor MP35 is connected to the control line DSL, the source is connected to the drain of the transistor MP33 and the source of the transistor MP34, and the drain is connected to the source of the transistor MP36 and the anode of the light emitting element EL.
  • the gate of the transistor MP36 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP35 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP32 when the transistor MP32 is turned on, the voltage across the capacitor C31 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MP35 is turned on and off based on a signal on control line DSL.
  • the transistor MP33 causes a current corresponding to the voltage across the capacitor C31 to flow through the light emitting element EL during the period when the transistor MP35 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP33. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP34 is turned on and off based on the signal on control line AZSL1.
  • Transistor MP36 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 20 is a diagram showing another example of the configuration of the pixel PIX.
  • One end of the capacitor C48 is connected to the signal line SGL1, and the other end is connected to the power supply line VSS.
  • One end of the capacitor C49 is connected to the signal line SGL1, and the other end is connected to the signal line SGL2.
  • the transistor MP49 is a P-type MOSFET, and has a gate connected to the control line WSL2, a source connected to the signal line SGL1, and a drain connected to the signal line SGL2.
  • Pixel PIX includes a capacitor C41, transistors MP42 to MP46, and a light emitting element EL.
  • Transistors MP42 to MP46 are P-type MOSFETs.
  • the gate of the transistor MP42 is connected to the control line WSL1, the source is connected to the signal line SGL2, and the drain is connected to the gate of the transistor MP43 and the capacitor C41.
  • One end of the capacitor 41 is connected to the power supply line VCCP, and the other end is connected to the drain of the transistor MP42 and the gate of the transistor MP43.
  • the gate of the transistor MP43 is connected to the drain of the transistor MP42 and the other end of the capacitor C41, the source is connected to the power supply line VCCP, and the drain is connected to the sources of the transistors MP44 and MP45.
  • the gate of the transistor MP44 is connected to the control line AZSL1, the source is connected to the drain of the transistor MP43 and the source of the transistor MP45, and the drain is connected to the signal line SGL2.
  • the gate of the transistor MP45 is connected to the control line DSL, the source is connected to the drain of the transistor MP43 and the source of the transistor MP44, and the drain is connected to the source of the transistor MP46 and the anode of the light emitting element EL.
  • the gate of the transistor MP46 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP45 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP42 when the transistor MP42 is turned on, the voltage across the capacitor C41 is set based on the pixel signal supplied from the signal line SGL1 via the capacitor C49.
  • Transistor MP45 is turned on and off based on a signal on control line DSL.
  • the transistor MP43 causes a current corresponding to the voltage across the capacitor C41 to flow through the light emitting element EL during the period when the transistor MP45 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP43. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP44 is turned on and off based on the signal on control line AZSL1.
  • Transistor MP46 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 21 is a diagram showing another example of the configuration of the pixel PIX.
  • the plurality of pixels PIX are provided in a matrix in the display area 100, and the display area 100 is provided between the first control section 40 and the second control section 70.
  • the first control section 40 includes transmission gates TG45 and TG46, transistors MP56 and MP57, and a capacitor C61.
  • Transistors MP56 and MP57 are P-type MOSFETs.
  • a pixel signal is supplied to the input end of the transmission gate TG45, and the output end of the transmission gate TG45 is connected to one end of the signal line 14a.
  • the input end of transmission gate TG46 is connected to signal line 14b, and the output end of transmission gate TG46 is connected to power supply line Vorst.
  • One end of the capacitor C61 is connected to the signal line 14a, and the other end is connected to the power supply line VSS1.
  • the gate of the transistor MP56 is connected to the control line, the source is connected to the power supply line Vini, and the drain is connected to the signal line 14b.
  • the gate of the transistor MP57 is connected to the control line, the source is connected to the power supply line Vel, and the drain is connected to the signal line 14b.
  • the second control section 70 includes a transmission gate TG72, a transistor MP73, and a capacitor C82.
  • Transistor MP73 is a P-type MOSFET.
  • the input end of the transmission gate TG72 is connected to the other end of the signal line 14a, and the output end is connected to the drain of the transistor MP73 and one end of the capacitor C82.
  • the gate of transistor MP73 is connected to the control line, the source is connected to power supply line Vref, and the drain is connected to the output terminal of transmission gate MP72 and one end of capacitor C82.
  • One end of the capacitor C82 is connected to the output end of the transmission gate TG72 and the drain of the transistor MP73, and the other end is connected to one end of the signal line 14b.
  • Pixel PIX includes a capacitor C132, transistors MP121 to MP125, and a light emitting element EL.
  • Transistors MP121 to MP125 are P-type MOSFETs.
  • the gate of the transistor MP122 is connected to the control line WSL, the source is connected to the signal line 14b, and the drain is connected to the gate of the transistor MP121 and the capacitor C132.
  • One end of the capacitor C132 is connected to the power supply line Vel, and the other end is connected to the drain of the transistor MP122 and the gate of the transistor MP121.
  • the gate of the transistor MP121 is connected to the drain of the transistor MP122 and the other end of the capacitor C132, the source is connected to the power supply line Vel, and the drain is connected to the sources of the transistors MP123 and MP124.
  • the gate of the transistor MP123 is connected to the control line AZSL, the source is connected to the drain of the transistor MP121 and the source of the transistor MP124, and the drain is connected to the signal line 14b.
  • the gate of the transistor MP124 is connected to the control line, the source is connected to the drain of the transistor MP121 and the source of the transistor MP123, and the drain is connected to the drain of the transistor MP125 and the anode of the light emitting element EL.
  • the gate of the transistor MP125 is connected to the control line AZSL, the source is connected to the power supply line Vorst, and the drain is connected to the drain of the transistor MP124 and the anode of the light emitting element EL.
  • the capacitor C132 is turned on based on the pixel signal supplied via the transmission gate TG45, the signal line 14a, the transmission gate TG72, the capacitor C82, and the signal line 14b.
  • the voltage across is set.
  • Transistor MP124 is turned on and off based on a signal on the control line.
  • the transistor MP121 causes a current corresponding to the voltage across the capacitor C132 to flow through the light emitting element EL during the period when the transistor MP124 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP121. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistors MP123 and MP125 are turned on and off based on the signal on the control line AZSL. During the period when the transistor MP123 is on, the drain of the transistor MP121 and the source of the transistor MP124 are connected to the signal line 14b. During the period in which the transistor MP125 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line Vorst. Further, the transistor MP56 is turned on and off based on the signal on the control line, the transistor MP57 is turned on and off based on the signal on the control line, and the transistor MP73 is turned on and off based on the signal on the control line.
  • the signal line 14b When the transistor MP56 is turned on, the signal line 14b is set to the voltage of the power line Vini, and when the transistor MP57 is turned on, the signal line 14b is set to the voltage of the power line Vel.
  • transistor MP73 When transistor MP73 is turned on, one end of capacitor C82 is initialized by being set to the voltage of power supply line Vref.
  • FIG. 22 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C51, transistors MP52 to MP60, and a light emitting element EL.
  • Transistors MP52 to MP60 are P-type MOSFETs.
  • the gate of the transistor MP52 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the drain of the transistor MP53 and the source of the transistor MP54.
  • the gate of the transistor MP53 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the drain of the transistor MP52 and the source of the transistor MP54.
  • the gate of transistor MP54 is connected to the source of transistor MP55, the drain of transistor MP57, and capacitor C51, the source is connected to the drains of transistors MP52 and MP53, and the drain is connected to the sources of transistors MP58 and MP59.
  • One end of the capacitor C51 is connected to the power supply line VCCP, and the other end is connected to the gate of the transistor MP54, the source of the transistor MP55, and the drain of the transistor MP57.
  • Capacitor C51 may include two capacitors connected in parallel.
  • the gate of the transistor MP55 is connected to the control line AZSL1, the source is connected to the gate of the transistor MP54, the drain of the transistor MP57, and the other end of the capacitor C51, and the drain is connected to the source of the transistor MP56.
  • the gate of transistor MP56 is connected to control line AZSL1, the source is connected to the drain of transistor MP55, and the drain is connected to power supply line VSS.
  • the gate of transistor MP57 is connected to control line WSL, the drain is connected to the gate of transistor MP54, the source of transistor MP55, and the other end of capacitor C51, and the source is connected to the drain of transistor MP58.
  • the gate of transistor MP58 is connected to control line WSL, the drain is connected to the source of transistor MP57, and the source is connected to the drain of transistor MP54 and the source of transistor MP59.
  • the gate of the transistor 59 is connected to the control line DSL, the source is connected to the drain of the transistor MP54 and the source of the transistor MP58, and the drain is connected to the source of the transistor MP60 and the anode of the light emitting element EL.
  • the gate of the transistor MP60 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP59 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the voltage across the capacitor C51 is set based on the pixel signal supplied from the signal line SGL by turning on the transistors MP52, MP54, MP58, and MP57.
  • Transistors MP53 and MP59 are turned on and off based on the signal on the control line DSL.
  • the transistor MP54 causes a current corresponding to the voltage across the capacitor C51 to flow through the light emitting element EL during a period when the transistors MP53 and MP59 are in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP54. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistors MP55 and MP56 are turned on and off based on the signal on the control line AZSL1. During the period when transistors MP55 and MP56 are on, the voltage at the gate of transistor MP54 is initialized by being set to the voltage of power supply line VSS. Transistor MP60 is turned on and off based on the signal on control line AZSL2. During the period when the transistor MP60 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 23 is a diagram showing another example of the configuration of the pixel PIX.
  • the signal on the control line WSNL and the signal on the control line WSPL are mutually inverted signals.
  • Pixel PIX includes capacitors C61 and C62, transistors MN63, MP64, MN65 to MN67, and a light emitting element EL.
  • Transistors MN63, MN65 to MN67 are N-type MOSFETs
  • transistor MP64 is a P-type MOSFET.
  • the gate of the transistor MN63 is connected to the control line WSNL, the drain is connected to the signal line SGL and the source of the transistor MP64, and the source is connected to the drain of the transistor MP64, the capacitors C61 and C62, and the gate of the transistor MN65.
  • the gate of the transistor MP64 is connected to the control line WSPL, the source is connected to the signal line SGL and the drain of the transistor MN63, and the drain is connected to the source of the transistor MN63, capacitors C61 and C62, and the gate of the transistor MN65.
  • the capacitor C61 is configured using, for example, a MOM (Metal Oxide Metal) capacitor, and one end is connected to the source of the transistor MN63, the drain of the transistor MP64, the capacitor C62, and the gate of the transistor MN65, and the other end is connected to the power supply line VSS2. be done.
  • the capacitor C61 may be configured using, for example, a MOS capacitor or an MIM (Metal Insulator Metal) capacitor.
  • the capacitor C62 is configured using, for example, a MOS capacitor, and one end is connected to the source of the transistor MN63, the drain of the transistor MP64, one end of the capacitor C61, and the gate of the transistor MN65, and the other end is connected to the power supply line VSS2.
  • the capacitor C62 may be configured using, for example, a MOM capacitor or an MIM capacitor.
  • the gate of the transistor MN65 is connected to the source of the transistor MN63, the drain of the transistor MP64, and one ends of the capacitors C61 and C62, the drain is connected to the power supply line VCCP, and the source is connected to the drains of the transistors MN66 and MN67.
  • the gate of the transistor MN66 is connected to the control line AZL, the drain is connected to the source of the transistor MN65 and the drain of the transistor MN67, and the source is connected to the power supply line VSS1.
  • the gate of the transistor MN67 is connected to the control line DSL, the drain is connected to the source of the transistor MN65 and the drain of the transistor MN66, and the source is connected to the anode of the light emitting element EL.
  • the pixel PIX when at least one of the transistors MN63 and MP64 is turned on, the voltage across the capacitors C61 and C62 is set based on the pixel signal supplied from the signal line SGL. .
  • Transistor MN67 is turned on and off based on a signal on control line DSL.
  • the transistor MN65 causes a current corresponding to the voltage across the capacitors C61 and C62 to flow through the light emitting element EL during the period when the transistor MN67 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP65. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MN66 may be turned on or off based on a signal on control line AZL. Further, the transistor MN66 may function as a resistance element having a resistance value depending on the signal on the control line AZL. In this case, transistor MN65 and transistor MN66 constitute a so-called source follower circuit.
  • FIG. 24 is a diagram showing an example of the appearance of the head mounted display 110.
  • the head-mounted display 110 has, for example, ear hook parts 112 on both sides of a glasses-shaped display part 111 to be worn on the user's head.
  • the techniques related to the above embodiments and the like can be applied to such a head mounted display 110.
  • FIG. 25 is a diagram showing an example of the appearance of another head-mounted display 120.
  • the head-mounted display 120 is a transmissive head-mounted display that includes a main body part 121, an arm part 122, and a lens barrel part 123.
  • This head mounted display 120 is attached to glasses 128.
  • the main body section 121 includes a control board and a display section for controlling the operation of the head mounted display 120.
  • This display section emits image light of a displayed image.
  • the arm portion 122 connects the main body portion 121 and the lens barrel portion 123 and supports the lens barrel portion 123.
  • the lens barrel section 123 projects the image light supplied from the main body section 121 via the arm section 122 toward the user's eyes via the lens 129 of the glasses 128 .
  • the techniques related to the above embodiments and the like can be applied to such a head-mounted display 120.
  • the head mounted display 120 is a so-called light guide plate type head mounted display, but is not limited thereto, and may be, for example, a so-called birdbath type head mounted display.
  • This birdbath type head-mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward a mirror, which reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • FIG. 26 and 27 are diagrams showing an example of the appearance of the digital still camera 130.
  • FIG. 26 shows a front view
  • FIG. 27 shows a rear view.
  • This digital still camera 130 is a single-lens reflex type camera with interchangeable lenses, and includes a camera body 131, a photographing lens unit 132, a grip 133, a monitor 134, and an electronic viewfinder 135.
  • the imaging lens unit 312 is an exchangeable lens unit, and is provided near the center of the front of the camera body 311 .
  • the grip section 133 is provided on the left side of the front of the camera body section 311, and is designed to be held by the photographer.
  • the monitor 134 is provided on the left side of the rear surface of the camera body 131 from approximately the center.
  • the electronic viewfinder 135 is provided above the monitor 14 on the back side of the camera body section 131. By looking through the electronic viewfinder 135, the photographer can visually recognize the light image of the subject guided from the photographic lens unit 132 and determine the composition.
  • the technology related to the above embodiments and the like can be applied to the electronic viewfinder 135.
  • FIG. 28 is a diagram showing an example of the appearance of the television device 140.
  • the television device 140 has a video display screen section 141 that includes a front panel 142 and a filter glass 143.
  • the techniques related to the above embodiments and the like can be applied to this video display screen section 141.
  • FIG. 29 is a diagram showing an example of the appearance of the smartphone 150.
  • the smartphone 150 includes a display section 151 that displays various information, and an operation section 152 that includes buttons and the like that accept operation inputs from the user.
  • the technology according to the embodiments described above can be applied to this display section 151.
  • FIG. 30 and 31 are diagrams illustrating an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • FIG. 30 shows an example of the interior of the vehicle as seen from the rear of the vehicle
  • FIG. 31 shows an example of the interior of the vehicle as seen from the left rear of the vehicle.
  • the vehicle in FIGS. 30 and 31 includes a center display 201, a console display 202, a head-up display 203, a digital rear mirror 204, a steering wheel display 205, and a rear entertainment display 106.
  • the center display 201 is arranged on the dashboard 261 at a location facing the driver's seat 262 and the passenger seat 263.
  • Center display 201 can display information detected by various sensors.
  • the center display 201 displays images taken by an image sensor, distance images to obstacles in front of the vehicle and on the sides measured by a ToF sensor, body temperature of the occupant detected by an infrared sensor, etc. can be displayed.
  • the center display 201 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the safety-related information is based on sensor detection results, such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of occupants being left behind.
  • the operation-related information is information on gestures related to the occupant's operations, which are detected using a sensor.
  • the gesture may include the operation of various equipment in the vehicle, and includes, for example, the operation of an air conditioner, a navigation device, an AV (Audio/Visual) device, a lighting device, and the like.
  • the life log includes life logs of all crew members. For example, a life log includes a record of each occupant's actions.
  • the health-related information includes information about the occupant's body temperature detected using a temperature sensor and the occupant's health condition estimated based on the detected body temperature.
  • information on the occupant's health condition may be estimated based on the occupant's face imaged by an image sensor.
  • information regarding the health condition of the occupant may be estimated based on the occupant's response obtained by having a conversation with the occupant using an automated voice.
  • Authentication/identification related information includes information such as a keyless entry function that performs facial recognition using a sensor, and a function that automatically adjusts seat height and position using facial recognition.
  • the entertainment-related information includes information on the operation of the AV device by the occupant detected by the sensor, information on content to be displayed suitable for the occupant detected and recognized by the sensor, and the like.
  • the console display 202 can be used, for example, to display life log information.
  • Console display 202 is arranged near shift lever 265 on center console 264 between driver's seat 262 and passenger seat 263.
  • Console display 202 can also display information sensed by various sensors. Further, the console display 202 may display an image around the vehicle captured by an image sensor, or may display a distance image to an obstacle around the vehicle.
  • the head-up display 203 is virtually displayed behind the windshield 266 in front of the driver's seat 262.
  • the head-up display 203 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 203 is often placed virtually in front of the driver's seat 262, it is difficult to display information directly related to vehicle operation, such as vehicle speed, remaining fuel level, and remaining battery level. suitable for
  • the digital rear mirror 204 can not only display the rear of the vehicle but also display the state of the occupants in the rear seats, so it can be used, for example, to display life log information of the occupants in the rear seats.
  • the steering wheel display 205 is placed near the center of the steering wheel 267 of the vehicle.
  • Steering wheel display 205 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • life log information such as the driver's body temperature, and information regarding the operation of AV equipment, air conditioning equipment, etc. There is.
  • the rear entertainment display 206 is attached to the back side of the driver's seat 262 and passenger seat 263, and is for viewing by passengers in the rear seats.
  • Rear entertainment display 206 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • the rear entertainment display 206 since the rear entertainment display 206 is located in front of the rear seat occupant, information relevant to the rear seat occupant is displayed.
  • the rear entertainment display 206 may display information regarding the operation of the AV device or air conditioning equipment, or may display the results of measuring the body temperature of the passenger in the rear seat using a temperature sensor.
  • the technology according to the above embodiments can be applied to the center display 201, console display 202, head-up display 203, digital rear mirror 204, steering wheel display 205, and rear entertainment display 206.
  • the present technology can also have the following configuration.
  • a pixel array including a plurality of pixels; a control unit including a plurality of output terminals that output video signals; a plurality of selectors provided between the pixel array and the control section, each of which electrically connects or electrically disconnects a corresponding output terminal of the control section and a corresponding pixel of the pixel array; and, a plurality of paths each having one end connected to the corresponding output terminal; Equipped with The plurality of routes are a plurality of connection paths, each other end of which is connected to the corresponding selector; a dummy path whose other end is not connected to the corresponding selector; including, Display device.
  • the dummy route is shorter than the connection route;
  • the plurality of routes include the plurality of dummy routes having mutually different lengths, The display device according to (1) or (2).
  • the connection path includes a plurality of wires connected in series between the output terminal and the selector, the dummy route includes a smaller number of wires than the plurality of wires in the connection route;
  • Adjacent wirings among the plurality of wirings are connected via vias so as to extend through different wiring layers;
  • a wire located closest to the selector in the dummy route is shorter than a corresponding wire in the connection route.
  • At least some of the plurality of connection paths include switches connected in series in the connection path, at least some of the connection paths are also the dummy paths;
  • the dummy path includes a switch connected in series in the dummy path.
  • the other end of the dummy path is connected to ground via a capacitor.
  • a method for analyzing a display device comprising: The display device includes: a pixel array including a plurality of pixels; a control unit including a plurality of output terminals that output video signals; a plurality of selectors provided between the pixel array and the control section, each of which electrically connects or electrically disconnects a corresponding output terminal of the control section and a corresponding pixel of the pixel array; and, a plurality of paths each having one end connected to the corresponding output terminal; Equipped with The plurality of routes are a plurality of connection paths, each other end of which is connected to the corresponding selector; a dummy path whose other end is not connected to the corresponding selector; including; The analysis method is For each of the plurality of paths, when it is assumed that the current load on each output terminal is the same, the video signal is outputted so that the current of the corresponding output terminal is larger than the current of the other output terminals, and , measuring current consumption of the control unit; identifying a defective location in
  • Display device 2 Display panel 21 Power source 3 Pixel array 31 Pixel 4 Vertical driver 5 Horizontal driver 51 Selector 52 Switch 6 DDIC (control unit) 61 Amplifier 62 Output terminal P Path CP Connection path DP Dummy path L Wiring SG Pixel signal SGL Signal line SW Switch V Via WS Control signal WSL Control line

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Abstract

表示装置は、複数の画素を含む画素アレイと、映像信号を出力する複数の出力端子を含む制御部と、各々が、制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、画素アレイと制御部との間に設けられた複数のセレクタと、各々の一端が対応する出力端子に接続された複数の経路と、を備え、複数の経路は、各々の他端が対応するセレクタに接続された複数の接続経路と、各々の他端が対応するセレクタに接続されていないダミー経路と、を含む。

Description

表示装置及び解析方法
　本開示は、表示装置及び解析方法に関する。
　例えば特許文献１の表示装置は、ＯＬＥＤ（Organic　Light　Emitting　Diode）を発光素子として含む画素アレイが設けられた表示パネルを備える。
国際公開第２０１６／０７２１３９号
　表示パネルに、ＤＤＩＣ（ディスプレイドライバＩＣ）等の制御部が設けられることがある。制御部の出力端子は、表示パネルに設けられたセレクタを介して、画素アレイ中の対応する画素に接続される。制御部の出力端子とセレクタとの間の経路に欠陥が生じる可能性がある。経路の欠陥箇所を特定できれば、不良解析等に有用である。
　本開示の一側面は、制御部の出力端子とセレクタとの間の経路の欠陥箇所を特定する。
　本開示の一側面に係る表示装置は、複数の画素を含む画素アレイと、映像信号を出力する複数の出力端子を含む制御部と、各々が、制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、画素アレイと制御部との間に設けられた複数のセレクタと、各々の一端が対応する出力端子に接続された複数の経路と、を備え、複数の経路は、各々の他端が対応するセレクタに接続された複数の接続経路と、各々の他端が対応するセレクタに接続されていないダミー経路と、を含む。
　本開示の一側面に係る解析方法は、表示装置の解析方法であって、表示装置は、複数の画素を含む画素アレイと、映像信号を出力する複数の出力端子を含む制御部と、各々が、制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、画素アレイと制御部との間に設けられた複数のセレクタと、各々の一端が対応する出力端子に接続された複数の経路と、を備え、複数の経路は、各々の他端が対応するセレクタに接続された複数の接続経路と、各々の他端が対応するセレクタに接続されていないダミー経路と、を含み、解析方法は、複数の経路それぞれについて、各出力端子の電流負荷が同じであると仮定した場合に、対応する出力端子の電流が他の出力端子の電流よりも大きくなるように映像信号を出力するとともに、制御部の消費電流を測定することと、測定の結果に基づいて、複数の接続経路のうちの少なくとも１つの接続経路の欠陥箇所を特定することと、を含む。
実施形態に係る表示装置１の概略構成の例を示す図である。 セレクタ５１の概略構成の例を示す図である。 複数の経路Ｐの概略構成の例を示す図である。 接続経路ＣＰの概略構成の例を示す図である。 接続経路ＣＰの概略構成の例を示す図である。 ダミー経路ＤＰの概略構成の例を示す図である。 ダミー経路ＤＰの概略構成の例を示す図である。 ダミー経路ＤＰの概略構成の例を示す図である。 ダミー経路ＤＰの概略構成の例を示す図である。 断線箇所の特定の例を示す図である。 経路Ｐごとの消費電流Ｉの例を示す図である。 解析方法の例を示すフローチャートである。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 画素ＰＩＸの一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 ヘッドマウントディスプレイ１１０の外観の一例を示す図である。 他のヘッドマウントディスプレイ１２０の外観の一例を示す図である。 デジタルスチルカメラ１３０の外観の一例を示す図である。 デジタルスチルカメラ１３０の外観の一例を示す図である。 テレビジョン装置１４０の外観の一例を示す図である。 スマートフォン１５０の外観の一例を示す図である。 本開示の技術が適用された車両の一構成例を示す図である。 本開示の技術が適用された車両の一構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　１．実施形態
　　２．変形例
　　３．効果の例
　　４．画素回路の例
　　５．ユースケースの例
１．実施形態
　図１は、実施形態に係る表示装置１の概略構成の例を示す図である。表示装置１は、表示パネル２と、画素アレイ３と、垂直ドライバ４と、水平ドライバ５と、ＤＤＩＣ６と、複数の経路Ｐとを含む。
　表示パネル２には、画素アレイ３、垂直ドライバ４、水平ドライバ５、ＤＤＩＣ６及び複数の経路Ｐが設けられる。例えば、半導体プロセス等によって、画素アレイ３、垂直ドライバ４、水平ドライバ５及び複数の経路Ｐが、表示パネル２に形成される。ＤＤＩＣ６は、表示装置１における制御部の一例であり、例えば、表示パネル２とは別に製造され、表示パネル２上に搭載される。ＤＤＩＣ６と同様の機能を有する回路等が、制御部として表示パネル２に直接形成されてもよい。矛盾の無い範囲において、ＤＤＩＣ６及び制御部は適宜読み替えられてよい。なお、表示パネル２における各要素の配置は、図１に示される例に限られない。
　画素アレイ３は、複数の画素３１を含む。複数の画素３１は、水平方向及び垂直方向の２次元状に配置される。１つの画素３１は、赤色光（Ｒ）、緑色光（Ｇ）及び青色光（Ｂ）のいずれかの光を発するサブ画素であってよい。各画素３１は、例えば、発光素子、トランジスタ及びキャパシタ（コンデンサ）等を含んで構成される。発光素子の一例は、ＯＬＥＤである。種々の公知の画素構成が採用されてく、いくつかの具体例は、後に図１６～図２３を参照して説明する。
　垂直ドライバ４は、水平方向の表示ラインに対応する画素３１を選択して駆動する。垂直ドライバ４は、複数の制御線ＷＳＬを介して、画素アレイ３に接続される。例えば１つの制御線ＷＳＬが、水平方向に並ぶ画素３１それぞれに接続される。垂直ドライバ４は、制御線ＷＳＬを選択し、対応する画素３１の発光及び非発光を制御するための制御信号ＷＳを、選択した制御線ＷＳＬに供給する。
　なお、「接続される」は、矛盾の無い範囲において、「電気的に接続される」の意味に解されてよい。「電気的に接続される」は、接続される要素の機能を妨げない範囲において、接続される要素どうしの間に他の要素が介在する態様も含む意味に解されてもよい。
　水平ドライバ５は、垂直方向の表示ラインに対応する画素３１を選択して駆動する。水平ドライバ５は、複数の信号線ＳＧＬを介して、画素アレイ３に接続される。例えば１つの信号線ＳＧＬが、垂直方向に並ぶ画素３１それぞれに接続される。水平ドライバ５は、信号線ＳＧＬを選択し、対応する画素３１の発光量（輝度等）を制御するための画素信号ＳＧを、選択した信号線ＳＧＬに供給する。
　水平ドライバ５は、画素アレイ３とＤＤＩＣ６との間に設けられた複数のセレクタ５１を含む。各セレクタ５１は、ＤＤＩＣ６の対応する出力端子６２と画素アレイ３の対応する画素３１とを接続し又は切り離す。セレクタ５１のさらなる詳細は後に図２を参照して説明する。
　ＤＤＩＣ６は、表示装置１を駆動するディスプレイドライバＩＣ（Integrated　Circuit）である。ＤＤＩＣ６は、垂直ドライバ４及び水平ドライバ５それぞれに接続される。
　ＤＤＩＣ６は、垂直ドライバ４による画素３１の選択等を制御するための制御信号を、垂直ドライバ４に供給する。垂直ドライバ４は、ＤＤＩＣ６からの制御信号に基づいて、各画素３１に制御信号ＷＳを供給する。
　ＤＤＩＣ６は、水平ドライバ５による画素３１の選択等を制御するための制御信号を、水平ドライバ５に供給する。水平ドライバ５は、ＤＤＩＣ６からの制御信号に基づいて、垂直方向の表示ラインに対応する画素３１を選択する。
　また、ＤＤＩＣ６は、映像信号ＦＳを、水平ドライバ５に供給する。具体的に、ＤＤＩＣ６は、映像信号ＦＳを出力可能な複数の出力端子６２を含む。各出力端子６２からの映像信号ＦＳが、水平ドライバ５に供給される。水平ドライバ５は、ＤＤＩＣ６からの映像信号ＦＳを、対応する信号線ＳＧＬを介して、選択した画素３１に供給する。信号線ＳＧＬを介して画素３１に供給される映像信号ＦＳを、画素信号ＳＧと称し図示する。画素信号ＳＧは、画素３１内のキャパシタを充電する電圧信号（例えばパルス電圧）である。この充電電流は、ＤＤＩＣ６の出力端子６２から供給される。
　複数の経路Ｐは、複数の接続経路ＣＰと、１つ以上のダミー経路ＤＰとを含む。接続経路ＣＰ及びダミー経路ＤＰのうちの接続経路ＣＰが、ＤＤＩＣ６の出力端子６２とセレクタ５１とを接続する。すなわち、セレクタ５１は、接続経路ＣＰを介して、ＤＤＩＣ６の出力端子６２に接続される。図２も参照して説明する。
　図２は、セレクタ５１の概略構成の例を示す図である。１つのセレクタ５１及びその周辺部分が模式的に示される。この例では、セレクタ５１は、１つの映像信号ＦＳが入力され、複数の画素信号ＳＧを出力するように構成されたデマルチプレクサである。セレクタ５１は、個別にオンオフ制御可能な複数のスイッチ５２を含む。複数のスイッチ５２は、例えば、並列に接続された電界効果トランジスタ（ＦＥＴ：Field　Effect　Transistor）である。
　各スイッチ５２の一端は、同じ接続経路ＣＰに接続される。各スイッチ５２の他端は、対応する画素３１（図１）に向かう信号線ＳＧＬに接続される。図２に示される例では、１つのセレクタ５１が６個のスイッチ５２を含み、対応する６本の信号線ＳＧＬは、２本の表示ラインを構成する画素３１に接続される。
　ＤＤＩＣ６は、セレクタ５１に対応するアンプ６１を含む。アンプ６１の出力端は、出力端子６２に接続される。映像信号ＦＳは、アンプ６１及び出力端子６２を介して出力される。アンプ６１は、表示パネル２（図１）に設けられた電源２１からの電圧及び電流（電力）を用いて動作する。図には表れないが、電源２１は、ＤＤＩＣ６の他の部分、例えば図示されるアンプ６１とは別のアンプにも接続され、ＤＤＩＣ６の消費電力を供給する。電源２１からＤＤＩＣ６に流れる電流を、ＤＤＩＣ６の消費電流Ｉと称し図示する。
　例えば上記のようなセレクタ５１が、接続経路ＣＰを介して、ＤＤＩＣ６の対応する出力端子６２に接続される。接続経路ＣＰ及びダミー経路ＤＰを含む複数の経路Ｐについて、図３を参照して説明する。
　図３は、複数の経路Ｐの概略構成の例を示す図である。この例では、複数の経路Ｐは、複数の接続経路ＣＰ及び複数のダミー経路ＤＰを含む。接続経路ＣＰ及びダミー経路ＤＰの一端は、ＤＤＩＣ６の対応する出力端子６２に接続される。
　接続経路ＣＰの他端は、水平ドライバ５の対応するセレクタ５１に接続される。接続経路ＣＰは、出力端子６２とセレクタ５１との間に接続され、出力端子６２からの映像信号ＦＳをセレクタ５１に供給する。
　ダミー経路ＤＰの他端は、いずれのセレクタ５１にも接続されない。ダミー経路ＤＰは、ダミー経路ＤＰが接続されたＤＤＩＣ６の出力端子６２の電流負荷が、接続経路ＣＰが接続された出力端子６２の電流負荷よりも小さくなるように設計される。電流負荷が大きいほど、同じ映像信号ＦＳを出力したときの出力端子６２の電流が大きくなる。電流負荷が大きいほど、出力端子６２から経路Ｐをみたときの容量が大きいということもできる。
　図３に示される例では、複数の経路Ｐは、互いに異なる長さを有する複数のダミー経路ＤＰを含む。いずれのダミー経路ＤＰも接続経路ＣＰよりも短く、また、ダミー経路ＤＰの他端が開放されている。ダミー経路ＤＰが短いほど、その配線容量が小さくなる等の理由により、出力端子６２の電流負荷が小さくなる。
　接続経路ＣＰ及びダミー経路ＤＰの具体的な構成の例について、図４～図９を参照して説明する。
　図４及び図５は、接続経路ＣＰの概略構成の例を示す図である。図４には、接続経路ＣＰの平面レイアウトが模式的に示される。図５には、接続経路ＣＰの側面レイアウトが模式的に示される。
　接続経路ＣＰは、複数の配線Ｌと、１つ以上のビアＶとを含む。複数の配線Ｌは、ＤＤＩＣ６の出力端子６２とセレクタ５１との間に直列に接続される。複数の配線Ｌのうちの隣り合う配線Ｌどうしは、異なる配線層を延在するようにビアＶを介して接続される。配線層は、例えば表示パネル２を構成する多層基板の配線層である。
　具体的に、図４及び図５には、配線Ｌとして、配線Ｌ１、配線Ｌ２、配線Ｌ３及び配線Ｌ４が例示される。ビアＶとして、ビアＶ１２、ビアＶ２３及びビアＶ３４が例示される。ＤＤＩＣ６の出力端子６２からセレクタ５１に向かって、配線Ｌ１、ビアＶ１２、配線Ｌ２、ビアＶ２３、配線Ｌ３、ビアＶ３４及び配線Ｌ４がこの順に接続される。
　例えば、配線Ｌ１は、ＤＤＩＣ６が搭載される表示パネル２の表層に設けられる。配線Ｌ２、配線Ｌ３及び配線Ｌ４は、表示パネル２の内層に設けられる。ビアＶ１２は、配線Ｌ１と配線Ｌ２とを接続する。ビアＶ２３は、配線Ｌ２と配線Ｌ３とを接続する。ビアＶ３４は、配線Ｌ３と配線Ｌ４とを接続する。
　図６～図９は、ダミー経路ＤＰの概略構成の例を示す図である。長さの異なるダミー経路ＤＰの側面レイアウトが模式的に示される。この例では、ダミー経路ＤＰは、接続経路ＣＰの複数の配線Ｌよりも少ない数の配線Ｌを含む。ダミー経路ＤＰにおいて最もセレクタ５１の近くに位置する配線Ｌが、接続経路ＣＰの対応する配線Ｌより短くてもよい。
　具体的に、図６に例示される例では、ダミー経路ＤＰは、接続経路ＣＰ（図５）と比較して、配線Ｌ４及びビアＶ３４を含まない点において相違する。図７に示される例では、ダミー経路ＤＰは、配線Ｌ３及びビアＶ２３も含まない。図８に示される例では、ダミー経路ＤＰにおいて最もセレクタ５１の近くに位置する配線Ｌが配線Ｌ２であり、この配線Ｌ２が、接続経路ＣＰの配線Ｌ２（図５）よりも短い。図９に示される例では、ダミー経路ＤＰは、配線Ｌ２及びビアＶ１２も含まない。
　以上で説明した構成を備える表示装置１によれば、複数の接続経路ＣＰのうちのいずれかの接続経路ＣＰに欠陥が発生した場合でも、欠陥が生じた接続経路ＣＰ及びその欠陥箇所を特定することができる。以下では、欠陥が断線であるものとして説明する。
　図１０は、断線箇所の特定の例を示す図である。複数の接続経路ＣＰそれぞれを区別できるように、接続経路ＣＰ－１～接続経路ＣＰ１８と称し図示する。各ダミー経路ＤＰを区別できるように、ダミー経路ＤＰ－１～ダミー経路ＤＰ－１０と称し図示する。
　まず、各出力端子６２の電流負荷が同じであると仮定した場合に、１つの出力端子６２の電流が他の出力端子６２の電流よりも大きくなるように、映像信号ＦＳが出力される。例えば、その１つの出力端子６２の接続経路ＣＰに対応する画素アレイ３の表示ライン（の画素３１）だけが白色光を発するように、ＤＤＩＣ６の各出力端子６２が映像信号ＦＳを出力する。この状態で、ＤＤＩＣ６の消費電流Ｉ（図２）が測定される。
　次に、別の出力端子６２の電流が他の出力端子６２の電流よりも大きくなるように、映像信号ＦＳが出力され、ＤＤＩＣ６の消費電流Ｉが測定される。同様の測定が、すべての出力端子６２にわたって行われる。すなわち、複数の出力端子６２に対応する複数の経路Ｐそれぞれについて、ＤＤＩＣ６の消費電流Ｉが測定される。
　図１１は、経路Ｐごとの消費電流Ｉの例を示す図である。グラフの横軸は、経路Ｐを示す。グラフの縦軸は、消費電流Ｉの大きさを示す。各経路Ｐの消費電流Ｉの大きさが、丸プロットで示される。
　接続経路ＣＰについてみると、この例では、接続経路ＣＰ－１～接続経路ＣＰ－１８のうち、接続経路ＣＰ－５の消費電流Ｉだけが小さくなっている。すなわち、接続経路ＣＰ－１～接続経路ＣＰ－１８が接続された複数の出力端子６２のうち、接続経路ＣＰ－５が接続された出力端子６２の電流負荷だけが小さくなっている。このことは、その出力端子６２から接続経路ＣＰ－５をみたときの容量が小さくなっていること、すなわち接続経路ＣＰ－５が途中で開放されていることを意味する。従って、接続経路ＣＰ－５に断線が生じていると特定することができる。
　ダミー経路ＤＰについてみると、ダミー経路ＤＰ－１～ダミー経路ＤＰ－１０の消費電流Ｉは、いずれも、断線が生じていない接続経路ＣＰ－１～接続経路ＣＰ－４及び接続経路ＣＰ－６～接続経路ＣＰ－１０の消費電流Ｉよりも小さい。また、ダミー経路ＤＰごとに、消費電流Ｉの大きさが異なっている。
　ここで、接続経路ＣＰ－５の消費電流Ｉの大きさが、ダミー経路ＤＰ－４の消費電流Ｉの大きさに近いことに留意すべきである。このことから、接続経路ＣＰ－５が、ダミー経路ＤＰ－４のように断線していると推定できる。すなわち、ダミー経路ＤＰ－４の他端（開放端）に対応する接続経路ＣＰ－５の位置に断線が生じていると推定できる。従って、その位置を、接続経路ＣＰ－５の断線箇所として特定することができる。
　例えば以上のようにして、複数の接続経路ＣＰのうちの断線が生じた接続経路ＣＰを特定し、さらには、その接続経路ＣＰの断線箇所を特定することができる。
　図１２は、解析方法の例を示すフローチャートである。この解析方法は、例えば、表示装置１の試作時、戻り品解析時等に用いられる。各ステップの詳細は先に説明したとおりであるので、詳細な説明は繰り返さない。
　ステップＳ１において、各経路Ｐについて、対応する出力端子６２の電流が他の出力端子６２の電流よりも大きくなるように映像信号ＦＳが出力される。それとともに、ＤＤＩＣ６の消費電流Ｉが測定される。例えば先に図１０を参照して説明したようにな映像信号ＦＳが、ＤＤＩＣ６の各出力端子６２から出力される。
　ステップＳ２において、消費電流Ｉが小さい接続経路ＣＰが特定される。例えば先に図１１を参照して説明したように、複数の接続経路ＣＰのうち、他の接続経路ＣＰよりも消費電流Ｉが小さい接続経路ＣＰが特定される。
　ステップＳ３において、特定した接続経路ＣＰの消費電流Ｉの大きさに近い大きさの消費電流Ｉのダミー経路ＤＰに基づいて、その接続経路ＣＰの断線箇所が特定される。例えば先に図１１を参照して説明したように、ダミー経路ＤＰの開放端に対応する接続経路ＣＰの位置が、断線箇所として特定される。
　例えば以上のようにして、複数の接続経路ＣＰのうちの断線が生じた接続経路ＣＰを特定し、さらには、その断線箇所を特定することができる。断線箇所の特定は、その後の不良解析等に用いることができる。例えば、断線箇所が絞られる分だけ、不良解析等の作業を効率よく行うことができる。
　なお、ＤＤＩＣ６は、上記の解析方法を行い易くするように設計されていてもよい。例えば、上記のステップＳ１において各経路Ｐに対応する映像信号ＦＳを高速で出力するような専用のモード（解析モード）に切り替えられるように、ＤＤＩＣ６が設計されていてよい。そのような解析モードでは、ＤＤＩＣ６の各出力端子６２の電流の大小がＤＤＩＣ６の消費電流Ｉの大小に反映され易くなるように、映像信号ＦＳの出力以外の消費電力が抑制されてよい。
２．変形例
　ダミー経路ＤＰを含む複数の経路Ｐの構成は、上記の実施形態に限定されない。いくつかの変形例について述べる。
　図１３～図１５は、変形例を示す図である。図１３に示される例では、接続経路ＣＰが、ダミー経路ＤＰでもある。図１３の（Ａ）に示される例では、複数の接続経路ＣＰのいずれもがダミー経路ＤＰとしても機能する。図１３の（Ｂ）に示されるように、接続経路ＣＰは、その接続経路ＣＰ中に直列に接続されたスイッチＳＷを含む。スイッチＳＷとして、スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３が例示される。いずれかのスイッチＳＷをＯＦＦ（非導通状態）にすることで、接続経路ＣＰを、接続経路ＣＰよりも短いダミー経路ＤＰとして機能させることができる。経路Ｐの数を減らすことができる。
　なお、複数の接続経路ＣＰのうちの一部の接続経路ＣＰだけが、上記の図１３の（Ｂ）のような構成を備え、ダミー経路ＤＰとして用いられてもよい。
　図１４に示される例では、ダミー経路ＤＰは、そのダミー経路ＤＰ中に直列に接続されたスイッチＳＷを含む。スイッチＳＷとして、スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３が例示される。スイッチＳＷをＯＦＦにすることで、対応するダミー経路ＤＰの位置をオープンにすることができる。各スイッチＳＷのオンオフの組み合わせにより、出力端子６２に接続されるダミー経路ＤＰの長さを変えることができる。すなわち、１つのダミー経路ＤＰを、互いに異なる長さを有する複数のダミー経路ＤＰとして機能させることができる。その分、ダミー経路ＤＰの数を減らすことができる。
　図１５に示される例では、ダミー経路ＤＰは、コンデンサＣを含む。ダミー経路ＤＰの他端は、コンデンサＣを介してグラウンドＧＮＤに接続される。ダミー経路ＤＰにコンデンサＣが接続される分だけ、出力端子６２からダミー経路ＤＰを見たときの容量が大きくなる。コンデンサＣの容量を変えることで、ダミー経路ＤＰの長さを変えるのと同じ効果が得られる。コンデンサＣは、例えば先に説明した配線Ｌの配線容量と同じ容量を有するように設計される。各ダミー経路ＤＰの配線容量が異なるように、コンデンサＣの容量は異なっていてよい。コンデンサＣでダミー経路ＤＰの配線容量を実現することで、ダミー経路ＤＰを短くすることができる。
　一実施形態において、接続経路ＣＰの欠陥は、短絡であってもよい。その場合には、ダミー経路ＤＰの他端が短絡されていてよい。先に説明した図１１においては、短絡が生じた接続経路ＣＰの消費電流Ｉが他の接続経路ＣＰの消費電流Ｉよりも大きくなり、それによって短絡が生じた接続経路ＣＰが特定される。ダミー経路ＤＰの消費電流Ｉは、短絡が生じていない接続経路ＣＰの消費電流Ｉよりも大きく、そのようなダミー経路ＤＰとの比較により、短絡が生じた接続経路ＣＰの短絡箇所を特定することができる。
３．効果の例
　以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、表示装置１である。図１及び図３等を参照して説明したように、表示装置１は、画素アレイ３と、ＤＤＩＣ６（制御部の一例）と、複数のセレクタ５１と、複数の経路Ｐと、を備える。画素アレイ３は、複数の画素３１を含む。ＤＤＩＣ６は、映像信号ＦＳを出力する複数の出力端子６２を含む。複数のセレクタ５１の各々は、ＤＤＩＣ６の対応する出力端子６２と画素アレイ３の対応する画素３１とを電気的に接続し又は電気的に切り離すように、画素アレイ３とＤＤＩＣ６との間に設けられる。複数の経路Ｐの各々は、一端が対応する出力端子６２に接続される。複数の経路Ｐは、各々の他端が対応するセレクタ５１に接続された複数の接続経路ＣＰと、各々の他端が対応するセレクタ５１に接続されていないダミー経路ＤＰと、を含む。このような表示装置１によれば、例えば先に図１０～図１２等を参照して説明したように、ＤＤＩＣ６の出力端子６２とスイッチ５２との間の接続経路ＣＰの欠陥箇所を特定することができる。
　図１及び図３～図９等を参照して説明したように、ダミー経路ＤＰは、接続経路ＣＰよりも短くてよい。複数の経路Ｐは、互いに異なる長さを有する複数のダミー経路ＤＰを含んでよい。例えば、接続経路ＣＰは、出力端子６２とセレクタ５１との間に直列に接続された複数の配線Ｌを含み、ダミー経路ＤＰは、接続経路ＣＰの複数の配線Ｌよりも少ない数の配線Ｌを含んでよい。複数の配線Ｌのうちの隣り合う配線Ｌどうしは、異なる配線層を延在するようにビアＶを介して接続されてもよい。ダミー経路ＤＰにおいて最もセレクタ５１の近くに位置する配線Ｌは、接続経路ＣＰの対応する配線Ｌよりも短くてよい。ダミー経路ＤＰの他端は、開放されていてよい。例えばこのようなダミー経路ＤＰを用いることで、接続経路ＣＰの断線箇所を特定することができる。
　図１３等を参照して説明したように、複数の接続経路ＣＰのうちの少なくとも一部の接続経路ＣＰは、当該接続経路ＣＰ中に直列に接続されたスイッチＳＷを含み、少なくとも一部の接続経路ＣＰが、ダミー経路ＤＰでもあってよい。これにより、経路Ｐの数を減らすことができる。
　図１４等を参照して説明したように、ダミー経路ＤＰは、当該ダミー経路ＤＰ中に直列に接続されたスイッチＳＷを含んでよい。これにより、１つのダミー経路ＤＰを、互いに異なる長さを有する複数のダミー経路ＤＰとして機能させることができる。その分、ダミー経路ＤＰの数を減らすことができる。
　図１５等を参照して説明したように、ダミー経路ＤＰの他端は、コンデンサＣを介してグラウンドＧＮＤに接続されてよい。コンデンサＣでダミー経路ＤＰの配線容量を実現することで、ダミー経路ＤＰを短くすることができる。
　図１０～図１２等を参照して説明した解析方法も、開示される技術の１つである。解析方法は、これまで説明した構成を備える表示装置１の解析方法であって、複数の経路Ｐそれぞれについて、各出力端子６２の電流負荷が同じであると仮定した場合に、対応する出力端子６２の電流が他の出力端子６２の電流よりも大きくなるように映像信号ＦＳを出力するとともに、ＤＤＩＣ６の消費電流Ｉを測定すること（ステップＳ１）と、測定の結果に基づいて、複数の接続経路ＣＰのうちの少なくとも１つの接続経路ＣＰの欠陥箇所を特定すること（ステップＳ２～ステップＳ３）と、を含む。例えば、特定することは、測定の結果に基づいて、消費電流Ｉが小さい接続経路ＣＰを特定すること（ステップＳ２）と、特定した接続経路ＣＰの消費電流Ｉの大きさに近い大きさの消費電流Ｉのダミー経路ＤＰに基づいて、当該接続経路ＣＰの断線箇所を特定すること（ステップＳ３）と、を含む。このような解析方法によって、ＤＤＩＣ６の出力端子６２とスイッチ５２との間の接続経路ＣＰの欠陥箇所を特定することができる。
　なお、上述の効果は例示である。他の効果があってもよい。
４．画素回路の例
　画素回路のいくつかの例について、図１６～図２３を参照して説明する。なお、それらの図では、画素は、画素ＰＩＸとして示される。
　図１６は、画素ＰＩＸの一構成例を示す図である。画素ＰＩＸは、キャパシタＣ０１と、トランジスタＭＮ０２～ＭＮ０３と、発光素子ＥＬとを有している。トランジスタＭＮ０２～ＭＮ０３は、Ｎ型のＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）である。トランジスタＭＮ０２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ０３のゲート及びキャパシタＣ０１に接続される。キャパシタＣ０１の一端はトランジスタＭＮ０２のソース及びトランジスタＭＮ０３のゲートに接続され、他端はトランジスタＭＮ０３のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ０３のゲートはトランジスタＭＮ０２のソース及びキャパシタＣ０１の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはキャパシタＣ０１の他端及び発光素子ＥＬのアノードに接続される。発光素子ＥＬは例えば有機ＥＬ発光素子であり、アノードはトランジスタＭＮ０３のソース及びキャパシタＣ０１の他端に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ０２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ０１の両端間の電圧が設定される。トランジスタＭＮ０３は、キャパシタＣ０１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ０３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。
　図１７は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ１１，Ｃ１２と、トランジスタＭＰ１２～ＭＰ１５と、発光素子ＥＬとを有している。トランジスタＭＰ１２～ＭＰ１５はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ１２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ１４のゲート及びキャパシタＣ１２に接続される。キャパシタＣ１１の一端は電源線ＶＣＣＰに接続され、他端はキャパシタＣ１２、トランジスタＭＰ１３のドレイン、及びトランジスタＭＰ１４のソースに接続される。キャパシタＣ１２の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のドレイン、及びトランジスタＭＰ１４のソースに接続され、他端はトランジスタＭＰ１２のドレイン及びトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ１４のソース、キャパシタＣ１１の他端、及びキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のドレイン及びキャパシタＣ１２の他端に接続され、ソースはトランジスタＭＰ１３のドレイン、キャパシタＣ１１の他端、及びキャパシタＣ１２の一端に接続され、ドレインは発光素子ＥＬのアノード及びトランジスタＭＰ１５のソースに接続される。トランジスタＭＰ１５のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１４のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ１２の両端間の電圧が設定される。トランジスタＭＰ１３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１８は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ２１と、トランジスタＭＮ２２～ＭＮ２５と、発光素子ＥＬとを有している。トランジスタＭＮ２２～ＭＮ２５はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ２２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ２４のゲート及びキャパシタＣ２１に接続される。キャパシタＣ２１の一端はトランジスタＭＮ２２のソース及びトランジスタＭＮ２４のゲートに接続され、他端はトランジスタＭＮ２４のソース、トランジスタＭＮ２５のドレイン、及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ２３のゲートは制御線ＤＳＬに接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ２４のドレインに接続される。トランジスタＭＮ２４のゲートはトランジスタＭＮ２２のソース及びキャパシタＣ２１の一端に接続され、ドレインはトランジスタＭＮ２３のソースに接続され、ソースはキャパシタＣ２１の他端、トランジスタＭＮ２５のドレイン、及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ２５のゲートは制御線ＡＺＳＬに接続され、ドレインはトランジスタＭＮ２４のソース、キャパシタＣ２１の他端、及び発光素子ＥＬのアノードに接続され、ソースは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ２２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ２１の両端間の電圧が設定される。トランジスタＭＮ２３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ２４は、トランジスタＭＮ２３がオン状態である期間において、キャパシタＣ２１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ２４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ２５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１９は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ３１と、トランジスタＭＰ３２～ＭＰ３６と、発光素子ＥＬとを有している。トランジスタＭＰ３２～ＭＰ３６はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ３２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ３３のゲート、トランジスタＭＰ３４のドレイン、及びキャパシタＣ３１に接続される。キャパシタＣ３１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、及びトランジスタＭＰ３４のドレインに接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ３３のドレイン及びトランジスタＭＰ３５のソースに接続され、ドレインはトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、及びキャパシタＣ３１の他端に接続される。トランジスタＭＰ３５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ３３のドレイン及びトランジスタＭＰ３４のソースに接続され、ドレインはトランジスタＭＰ３６のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ３６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ３５のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ３２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ３１の両端間の電圧が設定される。トランジスタＭＰ３５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ３３は、トランジスタＭＰ３５がオン状態である期間において、キャパシタＣ３１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ３３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ３４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ３４がオン状態である期間において、トランジスタＭＰ３３のドレイン及びゲートが互いに接続される。トランジスタＭＰ３６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ３６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図２０は、画素ＰＩＸの他の一構成例を示す図である。キャパシタＣ４８の一端は信号線ＳＧＬ１に接続され、他端は電源線ＶＳＳに接続される。キャパシタＣ４９の一端は信号線ＳＧＬ１に接続され、他端は信号線ＳＧＬ２に接続される。トランジスタＭＰ４９はＰ型のＭＯＳＦＥＴであり、ゲートは制御線ＷＳＬ２に接続され、ソースは信号線ＳＧＬ１に接続され、ドレインは信号線ＳＧＬ２に接続される。
　画素ＰＩＸは、キャパシタＣ４１と、トランジスタＭＰ４２～ＭＰ４６と、発光素子ＥＬとを有している。トランジスタＭＰ４２～ＭＰ４６は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ４２のゲートは制御線ＷＳＬ１に接続され、ソースは信号線ＳＧＬ２に接続され、ドレインはトランジスタＭＰ４３のゲート及びキャパシタＣ４１に接続される。キャパシタ４１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ４２のドレイン及びトランジスタＭＰ４３のゲートに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のドレイン及びキャパシタＣ４１の他端に接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ４４、ＭＰ４５のソースに接続される。トランジスタＭＰ４４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ４３のドレイン及びトランジスタＭＰ４５のソースに接続され、ドレインは信号線ＳＧＬ２に接続される。トランジスタＭＰ４５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ４３のドレイン及びトランジスタＭＰ４４のソースに接続され、ドレインはトランジスタＭＰ４６のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ４６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ４５のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ４２がオン状態になることにより、信号線ＳＧＬ１からキャパシタＣ４９を介して供給された画素信号に基づいてキャパシタＣ４１の両端間の電圧が設定される。トランジスタＭＰ４５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ４３は、トランジスタＭＰ４５がオン状態である期間において、キャパシタＣ４１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ４３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ４４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ４４がオン状態である期間において、トランジスタＭＰ４３のドレイン及び信号線ＳＧＬ２が互いに接続される。トランジスタＭＰ４６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ４６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図２１は、画素ＰＩＸの他の一構成例を示す図である。複数の画素ＰＩＸは、表示領域１００にマトリクス状に設けられ、表示領域１００は、第１の制御部４０と第２の制御部７０の間に設けられる。
　第１の制御部４０は、トランスミッションゲートＴＧ４５、ＴＧ４６と、トランジスタＭＰ５６、ＭＰ５７と、キャパシタＣ６１とを有している。トランジスタＭＰ５６、ＭＰ５７は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ４５の入力端には画素信号が供給され、トランスミッションゲートＴＧ４５の出力端は信号線１４ａの一端に接続される。トランスミッションゲートＴＧ４６の入力端は信号線１４ｂに接続され、トランスミッションゲートＴＧ４６の出力端は電源線Ｖｏｒｓｔに接続される。キャパシタＣ６１の一端は信号線１４ａに接続され、他端は電源線ＶＳＳ１に接続される。トランジスタＭＰ５６のゲートは制御線に接続され、ソースは電源線Ｖｉｎｉに接続され、ドレインは信号線１４ｂに接続される。トランジスタＭＰ５７のゲートは制御線に接続され、ソースは電源線Ｖｅｌに接続され、ドレインは信号線１４ｂに接続される。
　第２の制御部７０は、トランスミッションゲートＴＧ７２と、トランジスタＭＰ７３と、キャパシタＣ８２とを有している。トランジスタＭＰ７３は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ７２の入力端は信号線１４ａの他端に接続され、出力端はトランジスタＭＰ７３のドレイン及びキャパシタＣ８２の一端に接続される。トランジスタＭＰ７３のゲートは制御線に接続され、ソースは電源線Ｖｒｅｆに接続され、ドレインはトランスミッションゲートＭＰ７２の出力端及びキャパシタＣ８２の一端に接続される。キャパシタＣ８２の一端はトランスミッションゲートＴＧ７２の出力端及びトランジスタＭＰ７３のドレインに接続され、他端は信号線１４ｂの一端に接続される。
　画素ＰＩＸは、キャパシタＣ１３２と、トランジスタＭＰ１２１～ＭＰ１２５と、発光素子ＥＬとを有している。トランジスタＭＰ１２１～ＭＰ１２５は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ１２２のゲートは制御線ＷＳＬに接続され、ソースは信号線１４ｂに接続され、ドレインはトランジスタＭＰ１２１のゲート及びキャパシタＣ１３２に接続される。キャパシタＣ１３２の一端は電源線Ｖｅｌに接続され、他端はトランジスタＭＰ１２２のドレイン及びトランジスタＭＰ１２１のゲートに接続される。トランジスタＭＰ１２１のゲートはトランジスタＭＰ１２２のドレイン及びキャパシタＣ１３２の他端に接続され、ソースは電源線Ｖｅｌに接続され、ドレインはトランジスタＭＰ１２３、ＭＰ１２４のソースに接続される。トランジスタＭＰ１２３のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２４のソースに接続され、ドレインは信号線１４ｂに接続される。トランジスタＭＰ１２４のゲートは制御線に接続され、ソースはトランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２３のソースに接続され、ドレインはトランジスタＭＰ１２５のドレイン及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ１２５のゲートは制御線ＡＺＳＬに接続され、ソースは電源線Ｖｏｒｓｔに接続され、ドレインはトランジスタＭＰ１２４のドレイン及び発光素子ＥＬのアノードに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２２がオン状態になることにより、トランスミッションゲートＴＧ４５、信号線１４ａ、トランスミッションゲートＴＧ７２、キャパシタＣ８２及び信号線１４ｂを介して供給された画素信号に基づいてキャパシタＣ１３２の両端間の電圧が設定される。トランジスタＭＰ１２４は、制御線の信号に基づいてオンオフする。トランジスタＭＰ１２１は、トランジスタＭＰ１２４がオン状態である期間において、キャパシタＣ１３２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１２１から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１２３、ＭＰ１２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２３がオン状態である期間において、トランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２４のソースが信号線１４ｂに接続される。トランジスタＭＰ１２５がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線Ｖｏｒｓｔの電圧に設定されることにより初期化される。また、トランジスタＭＰ５６は、制御線の信号に基づいてオンオフし、トランジスタＭＰ５７は、制御線の信号に基づいてオンオフし、トランジスタＭＰ７３は、制御線の信号に基づいてオンオフする。トランジスタＭＰ５６がオン状態になると、信号線１４ｂは電源線Ｖｉｎｉの電圧に設定され、トランジスタＭＰ５７がオン状態になると、信号線１４ｂは電源線Ｖｅｌの電圧に設定される。トランジスタＭＰ７３がオン状態になると、キャパシタＣ８２の一端は電源線Ｖｒｅｆの電圧に設定されることにより初期化される。
　図２２は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ５１と、トランジスタＭＰ５２～ＭＰ６０と、発光素子ＥＬとを有している。トランジスタＭＰ５２～ＭＰ６０はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ５２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ５３のドレイン及びトランジスタＭＰ５４のソースに接続される。トランジスタＭＰ５３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ５２のドレイン及びトランジスタＭＰ５４のソースに接続される。トランジスタＭＰ５４のゲートはトランジスタＭＰ５５のソース、トランジスタＭＰ５７のドレイン、及びキャパシタＣ５１に接続され、ソースはトランジスタＭＰ５２，ＭＰ５３のドレインに接続され、ドレインはトランジスタＭＰ５８，ＭＰ５９のソースに接続される。キャパシタＣ５１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソース、及びトランジスタＭＰ５７のドレインに接続される。キャパシタＣ５１は、互いに並列に接続された２つのキャパシタを含んでいてもよい。トランジスタＭＰ５５のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ５４のゲート、トランジスタＭＰ５７のドレイン、及びキャパシタＣ５１の他端に接続され、ドレインはトランジスタＭＰ５６のソースに接続される。トランジスタＭＰ５６のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ５５のドレインに接続され、ドレインは電源線ＶＳＳに接続される。トランジスタＭＰ５７のゲートは制御線ＷＳＬに接続され、ドレインはトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソース、及びキャパシタＣ５１の他端に接続され、ソースはトランジスタＭＰ５８のドレインに接続される。トランジスタＭＰ５８のゲートは制御線ＷＳＬに接続され、ドレインはトランジスタＭＰ５７のソースに接続され、ソースはトランジスタＭＰ５４のドレイン及びトランジスタＭＰ５９のソースに接続される。トランジスタ５９のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ５４のドレイン及びトランジスタＭＰ５８のソースに接続され、ドレインはトランジスタＭＰ６０のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ６０のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ５９のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ５２，ＭＰ５４，ＭＰ５８，ＭＰ５７がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ５１の両端間の電圧が設定される。トランジスタＭＰ５３，ＭＰ５９は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ５４は、トランジスタＭＰ５３，ＭＰ５９がオン状態である期間において、キャパシタＣ５１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ５４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ５５，ＭＰ５６は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ５５，ＭＰ５６がオン状態である期間において、トランジスタＭＰ５４のゲートの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。トランジスタＭＰ６０は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ６０がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図２３は、画素ＰＩＸの他の一構成例を示す図である。制御線ＷＳＮＬの信号及び制御線ＷＳＰＬの信号は、互いに反転した信号である。
　画素ＰＩＸは、キャパシタＣ６１，Ｃ６２と、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７と、発光素子ＥＬとを有している。トランジスタＭＮ６３，ＭＮ６５～ＭＮ６７はＮ型のＭＯＳＦＥＴであり、トランジスタＭＰ６４はＰ型のＭＯＳＦＥＴである。トランジスタＭＮ６３のゲートは制御線ＷＳＮＬに接続され、ドレインは信号線ＳＧＬ及びトランジスタＭＰ６４のソースに接続され、ソースはトランジスタＭＰ６４のドレイン、キャパシタＣ６１，Ｃ６２、及びトランジスタＭＮ６５のゲートに接続される。トランジスタＭＰ６４のゲートは制御線ＷＳＰＬに接続され、ソースは信号線ＳＧＬ及びトランジスタＭＮ６３のドレインに接続され、ドレインはトランジスタＭＮ６３のソース、キャパシタＣ６１，Ｃ６２、及びトランジスタＭＮ６５のゲートに接続される。キャパシタＣ６１は、例えばＭＯＭ（Metal　Oxide　Metal）キャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６２、及びトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６１は、例えばＭＯＳキャパシタやＭＩＭ（Metal　Insulator　Metal）キャパシタを用いて構成されてもよい。キャパシタＣ６２は、例えばＭＯＳキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６１の一端、及びトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６２は、例えば、ＭＯＭキャパシタやＭＩＭキャパシタを用いて構成されてもよい。トランジスタＭＮ６５のゲートはトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、及びキャパシタＣ６１，Ｃ６２の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ６６，ＭＮ６７のドレインに接続される。トランジスタＭＮ６６のゲートは制御線ＡＺＬに接続され、ドレインはトランジスタＭＮ６５のソース及びトランジスタＭＮ６７のドレインに接続され、ソースは電源線ＶＳＳ１に接続される。トランジスタＭＮ６７のゲートは制御線ＤＳＬに接続され、ドレインはトランジスタＭＮ６５のソース及びトランジスタＭＮ６６のドレインに接続され、ソースは発光素子ＥＬのアノードに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ６３，ＭＰ６４のうちの少なくとも一方がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ６１，Ｃ６２の両端間の電圧が設定される。トランジスタＭＮ６７は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ６５は、トランジスタＭＮ６７がオン状態である期間において、キャパシタＣ６１，Ｃ６２の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ６５から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ６６は、制御線ＡＺＬの信号に基づいてオンオフしてもよい。また、トランジスタＭＮ６６は、制御線ＡＺＬの信号に応じた抵抗値を有する抵抗素子として機能してもよい。この場合、トランジスタＭＮ６５及びトランジスタＭＮ６６はいわゆるソースフォロワ回路を構成する。
５．ユースケースの例
　表示装置１のいくつかのユースケース（適用）の例について、図２４～図３１を参照して説明する。
（適用例１）
　図２４は、ヘッドマウントディスプレイ１１０の外観の一例を示す図である。ヘッドマウントディスプレイ１１０は、例えば、眼鏡形の表示部１１１の両側に、使用者の頭部に装着するための耳掛け部１１２を有する。このようなヘッドマウントディスプレイ１１０に、上記実施の形態等に係る技術を適用することができる。
（適用例２）
　図２５は、他のヘッドマウントディスプレイ１２０の外観の一例を示す図である。ヘッドマウントディスプレイ１２０は、本体部１２１と、アーム部１２２と、鏡筒部１２３とを有する、透過式のヘッドマウントディスプレイである。このヘッドマウントディスプレイ１２０は、眼鏡１２８に装着されている。本体部１２１は、ヘッドマウントディスプレイ１２０の動作を制御するための制御基板や表示部を有している。この表示部は、表示画像の画像光を射出する。アーム部１２２は、本体部１２１と鏡筒部１２３とを連結し、鏡筒部１２３を支持する。鏡筒部１２３は、本体部１２１からアーム部１２２を介して供給された画像光を、眼鏡１２８のレンズ１２９を介して、ユーザの目に向かって投射する。このようなヘッドマウントディスプレイ１２０に、上記実施の形態等に係る技術を適用することができる。
　なお、このヘッドマウントディスプレイ１２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタ及び部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
（適用例３）
　図２６及び図２７は、デジタルスチルカメラ１３０の外観の一例を示す図である。図２６は正面図を示し、図２７は背面図を示す。このデジタルスチルカメラ１３０は、レンズ交換式一眼レフレックスタイプのカメラであり、カメラ本体部（カメラボディ）１３１と、撮影レンズユニット１３２と、グリップ部１３３と、モニタ１３４と、電子ビューファインダ１３５とを有する。撮像レンズユニット３１２は、交換式のレンズユニットであり、カメラ本体部３１１の正面のほぼ中央付近に設けられる。グリップ部１３３は、カメラ本体部３１１の正面の左側に設けられ、撮影者は、このグリップ部１３３を把持するようになっている。モニタ１３４は、カメラ本体部１３１の背面のほぼ中央よりも左側に設けられる。電子ビューファインダ１３５は、カメラ本体部１３１の背面において、モニタ１４の上部に設けられる。撮影者は、この電子ビューファインダ１３５を覗くことにより、撮影レンズユニット１３２から導かれた被写体の光像を視認し、構図を決定することができる。電子ビューファインダ１３５に、上記実施の形態等に係る技術を適用することができる。
（適用例４）
　図２８は、テレビジョン装置１４０の外観の一例を示す図である。テレビジョン装置１４０は、フロントパネル１４２及びフィルターガラス１４３を含む映像表示画面部１４１を有する。この映像表示画面部１４１に、上記実施の形態等に係る技術を適用することができる。
（適用例５）
　図２９は、スマートフォン１５０の外観の一例を示す図である。スマートフォン１５０は、各種情報を表示する表示部１５１と、ユーザによる操作入力を受け付けるボタンなどを含む操作部１５２とを有する。この表示部１５１に、上記実施の形態等に係る技術を適用することができる。
（適用例６）
　図３０及び図３１は、本開示の技術が適用された車両の一構成例を示す図である。図３０は、車両の後部から見た車両の内部の一例を示し、図３１は、車両の左後方からみた車両の内部の一例を示す。
　図３０及び図３１の車両は、センターディスプレイ２０１と、コンソールディスプレイ２０２と、ヘッドアップディスプレイ２０３と、デジタルリアミラー２０４と、ステアリングホイールディスプレイ２０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ２０１は、ダッシュボード２６１における、運転席２６２及び助手席２６３に対向する場所に配置されている。図では、運転席２６２側から助手席２６３側まで延びる横長形状のセンターディスプレイ２０１の例を示すが、センターディスプレイ２０１の画面サイズや配置場所はこれに限定されるものではない。センターディスプレイ２０１は、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ２０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された、車両前方や側方の障害物までの距離画像、赤外線センサで検出された乗員の体温などを表示可能である。センターディスプレイ２０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、センサの検出結果に基づく、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報である。操作関連情報は、センサを用いて検出された、乗員の操作に関するジェスチャの情報である。ジェスチャは、車両内の種々の設備の操作を含んでいてもよく、例えば、空調設備、ナビゲーション装置、ＡＶ（Audio　Visual）装置、照明装置等の操作を含む。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、各乗員の行動記録を含む。ライフログを取得し保存することにより、事故が生じた際、乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて検出された乗員の体温や、検出された体温に基づいて推測された乗員の健康状態の情報を含む。或いは、乗員の健康状態の情報は、イメージセンサにより撮像された乗員の顔に基づいて推測されてもよい。また、乗員の健康状態の情報は、乗員と自動音声を用いて会話を行うことにより得られた乗員の回答内容に基づいて推測されてもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などの情報を含む。エンタテイメント関連情報は、センサにより検出された乗員によるＡＶ装置の操作情報や、センサにより検出され認識された乗員に適した、表示すべきコンテンツの情報などを含む。
　コンソールディスプレイ２０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ２０２は、運転席２６２と助手席２６３の間のセンターコンソール２６４における、シフトレバー２６５の近くに配置されている。コンソールディスプレイ２０２も、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ２０２は、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ２０３は、運転席２６２の前方のフロントガラス２６６の奥に仮想的に表示される。ヘッドアップディスプレイ２０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ２０３は、運転席２６２の正面に仮想的に配置されることが多いため、車両の速度、燃料の残量、バッテリの残量などの車両の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー２０４は、車両の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、例えば後部座席の乗員のライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ２０５は、車両のステアリングホイール２６７の中心付近に配置されている。ステアリングホイールディスプレイ２０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ２０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ２０６は、運転席２６２や助手席２６３の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ２０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ２０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。リアエンタテイメントディスプレイ２０６は、例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　これらのセンターディスプレイ２０１、コンソールディスプレイ２０２、ヘッドアップディスプレイ２０３、デジタルリアミラー２０４、ステアリングホイールディスプレイ２０５、リアエンタテイメントディスプレイ２０６に、上記実施の形態等に係る技術を適用することができる。
　なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の画素を含む画素アレイと、
　映像信号を出力する複数の出力端子を含む制御部と、
　各々が、前記制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、前記画素アレイと前記制御部との間に設けられた複数のセレクタと、
　各々の一端が対応する前記出力端子に接続された複数の経路と、
　を備え、
　前記複数の経路は、
　各々の他端が対応する前記セレクタに接続された複数の接続経路と、
　各々の他端が対応する前記セレクタに接続されていないダミー経路と、
　を含む、
　表示装置。
（２）
　前記ダミー経路は、前記接続経路よりも短い、
　（１）に記載の表示装置。
（３）
　前記複数の経路は、互いに異なる長さを有する複数の前記ダミー経路を含む、
　（１）又は（２）に記載の表示装置。
（４）
　前記接続経路は、前記出力端子と前記セレクタとの間に直列に接続された複数の配線を含み、
　前記ダミー経路は、前記接続経路の複数の配線よりも少ない数の配線を含む、
　（１）～（３）のいずれかに記載の表示装置。
（５）
　前記複数の配線のうちの隣り合う配線どうしは、異なる配線層を延在するようにビアを介して接続される、
　（４）に記載の表示装置。
（６）
　前記ダミー経路において最も前記セレクタの近くに位置する配線は、前記接続経路の対応する配線よりも短い、
　（４）又は（５）に記載の表示装置。
（７）
　前記複数の接続経路のうちの少なくとも一部の接続経路は、当該接続経路中に直列に接続されたスイッチを含み、
　前記少なくとも一部の接続経路が、前記ダミー経路でもある、
　（１）～（６）のいずれかに記載の表示装置。
（８）
　前記ダミー経路は、当該ダミー経路中に直列に接続されたスイッチを含む、
　（１）～（７）のいずれかに記載の表示装置。
（９）
　前記ダミー経路の他端は、開放されている、
　（１）～（８）のいずれかに記載の表示装置。
（１０）
　前記ダミー経路の他端は、コンデンサを介してグラウンドに接続される、
　（１）～（９）のいずれかに記載の表示装置。
（１１）
　表示装置の解析方法であって、
　前記表示装置は、
　複数の画素を含む画素アレイと、
　映像信号を出力する複数の出力端子を含む制御部と、
　各々が、前記制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、前記画素アレイと前記制御部との間に設けられた複数のセレクタと、
　各々の一端が対応する前記出力端子に接続された複数の経路と、
　を備え、
　前記複数の経路は、
　各々の他端が対応する前記セレクタに接続された複数の接続経路と、
　各々の他端が対応する前記セレクタに接続されていないダミー経路と、
　を含み、
　前記解析方法は、
　前記複数の経路それぞれについて、各出力端子の電流負荷が同じであると仮定した場合に、対応する前記出力端子の電流が他の出力端子の電流よりも大きくなるように前記映像信号を出力するとともに、前記制御部の消費電流を測定することと、
　前記測定の結果に基づいて、前記複数の接続経路のうちの少なくとも１つの接続経路の欠陥箇所を特定することと、
　を含む、
　解析方法。
（１２）
　前記特定することは、
　　前記測定の結果に基づいて、前記消費電流が小さい接続経路を特定することと、
　　前記特定した接続経路の前記消費電流の大きさに近い大きさの消費電流の前記ダミー経路に基づいて、当該接続経路の断線箇所を特定することと、
　を含む、
　（１１）に記載の解析方法。
　　１　表示装置
　　２　表示パネル
　２１　電源
　　３　画素アレイ
　３１　画素
　　４　垂直ドライバ
　　５　水平ドライバ
　５１　セレクタ
　５２　スイッチ
　　６　ＤＤＩＣ（制御部）
　６１　アンプ
　６２　出力端子
　　Ｐ　経路
　ＣＰ　接続経路
　ＤＰ　ダミー経路
　　Ｌ　配線
　ＳＧ　画素信号
ＳＧＬ　信号線
　ＳＷ　スイッチ
　　Ｖ　ビア
　ＷＳ　制御信号
ＷＳＬ　制御線

Claims (12)

  1. 　複数の画素を含む画素アレイと、
    　映像信号を出力する複数の出力端子を含む制御部と、
    　各々が、前記制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、前記画素アレイと前記制御部との間に設けられた複数のセレクタと、
    　各々の一端が対応する前記出力端子に接続された複数の経路と、
    　を備え、
    　前記複数の経路は、
    　各々の他端が対応する前記セレクタに接続された複数の接続経路と、
    　各々の他端が対応する前記セレクタに接続されていないダミー経路と、
    　を含む、
    　表示装置。
  2. 　前記ダミー経路は、前記接続経路よりも短い、
    　請求項１に記載の表示装置。
  3. 　前記複数の経路は、互いに異なる長さを有する複数の前記ダミー経路を含む、
    　請求項１に記載の表示装置。
  4. 　前記接続経路は、前記出力端子と前記セレクタとの間に直列に接続された複数の配線を含み、
    　前記ダミー経路は、前記接続経路の複数の配線よりも少ない数の配線を含む、
    　請求項１に記載の表示装置。
  5. 　前記複数の配線のうちの隣り合う配線どうしは、異なる配線層を延在するようにビアを介して接続される、
    　請求項４に記載の表示装置。
  6. 　前記ダミー経路において最も前記セレクタの近くに位置する配線は、前記接続経路の対応する配線よりも短い、
    　請求項４に記載の表示装置。
  7. 　前記複数の接続経路のうちの少なくとも一部の接続経路は、当該接続経路中に直列に接続されたスイッチを含み、
    　前記少なくとも一部の接続経路が、前記ダミー経路でもある、
    　請求項１に記載の表示装置。
  8. 　前記ダミー経路は、当該ダミー経路中に直列に接続されたスイッチを含む、
    　請求項１に記載の表示装置。
  9. 　前記ダミー経路の他端は、開放されている、
    　請求項１に記載の表示装置。
  10. 　前記ダミー経路の他端は、コンデンサを介してグラウンドに接続される、
    　請求項１に記載の表示装置。
  11. 　表示装置の解析方法であって、
    　前記表示装置は、
    　複数の画素を含む画素アレイと、
    　映像信号を出力する複数の出力端子を含む制御部と、
    　各々が、前記制御部の対応する出力端子と画素アレイの対応する画素とを電気的に接続し又は電気的に切り離すように、前記画素アレイと前記制御部との間に設けられた複数のセレクタと、
    　各々の一端が対応する前記出力端子に接続された複数の経路と、
    　を備え、
    　前記複数の経路は、
    　各々の他端が対応する前記セレクタに接続された複数の接続経路と、
    　各々の他端が対応する前記セレクタに接続されていないダミー経路と、
    　を含み、
    　前記解析方法は、
    　前記複数の経路それぞれについて、各出力端子の電流負荷が同じであると仮定した場合に、対応する前記出力端子の電流が他の出力端子の電流よりも大きくなるように前記映像信号を出力するとともに、前記制御部の消費電流を測定することと、
    　前記測定の結果に基づいて、前記複数の接続経路のうちの少なくとも１つの接続経路の欠陥箇所を特定することと、
    　を含む、
    　解析方法。
  12. 　前記特定することは、
    　　前記測定の結果に基づいて、前記消費電流が小さい接続経路を特定することと、
    　　前記特定した接続経路の前記消費電流の大きさに近い大きさの消費電流の前記ダミー経路に基づいて、当該接続経路の断線箇所を特定することと、
    　を含む、
    　請求項１１に記載の解析方法。
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