WO2024043087A1 - ホスト装置、不揮発性記憶装置およびメモリシステム - Google Patents

ホスト装置、不揮発性記憶装置およびメモリシステム Download PDF

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WO2024043087A1
WO2024043087A1 PCT/JP2023/028998 JP2023028998W WO2024043087A1 WO 2024043087 A1 WO2024043087 A1 WO 2024043087A1 JP 2023028998 W JP2023028998 W JP 2023028998W WO 2024043087 A1 WO2024043087 A1 WO 2024043087A1
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interface
storage device
data
nonvolatile storage
size
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Inventor
正 小野
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パナソニックＩｐマネジメント株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present disclosure relates to a host device, a nonvolatile storage device connected to the host device, and a memory system configured from the host device and the nonvolatile storage device.
  • non-volatile storage devices such as SD cards (registered trademark) and other non-volatile storage devices mounted with removable semiconductor memory equipped with flash memory and the like as back-end modules have become widespread.
  • An SD card as a nonvolatile storage device is connected to a host device such as a personal computer or a camera, and data can be accessed from the host device to a flash memory that is a back-end module.
  • flash memory Due to the characteristics of flash memory, when writing data from a host device that is smaller in size than a memory block, which is the management unit of the memory, write performance may decrease. On the other hand, stream data that requires real-time performance, such as moving images, must be written to flash memory with a guaranteed minimum recording speed.
  • Patent Document 1 discloses a technique that avoids a significant temporary drop in write performance during writing to a memory block.
  • nonvolatile storage devices have appeared that can be accessed from a host device via multiple interfaces.
  • SD Express card that includes an SD bus that is implemented in existing SD cards and microSD cards, and a PCI Express (hereinafter abbreviated as PCIe) bus that is widely used as an internal bus in personal computers and the like.
  • PCIe PCI Express
  • the SD protocol is defined as a protocol for flash memory access via the SD bus
  • NVMe NVM Express
  • Non-Patent Document 1 discloses the SD protocol
  • Non-Patent Document 2 discloses the NVMe protocol.
  • SD Card Association "SD Specifications Part 1 Physical Layer Simplified Specification Version 8.00", 2 September 23, 020 NVM Express Inc. , “NVM Express Base Specification, Revision 2.0b”, January 6, 2022
  • Patent Document 1 The technology described in Patent Document 1 is premised on a nonvolatile storage device having a single interface, and is not intended for application to a nonvolatile storage device having multiple interfaces.
  • the present disclosure provides a host device, a nonvolatile storage device, and a memory system that can efficiently write data when recording stream data to a nonvolatile storage device having multiple interfaces.
  • a nonvolatile storage device in the present disclosure includes a control unit that is connected to a host device via a first interface and a second interface different from the first interface, controls writing, and a memory, and the memory is connected to the host device via a first interface and a second interface different from the first interface.
  • a first data block that is a management unit when writing data from the host device to the nonvolatile storage device via the first interface, and management when writing data to the nonvolatile storage device via the second interface.
  • a memory system in the present disclosure is a memory system including a host device, a nonvolatile storage device connected to the host device via a first interface, and a second interface different from the first interface.
  • the nonvolatile storage device includes a control unit that controls writing, and a memory, the memory being a first management unit when writing data from the host device to the nonvolatile storage device via the first interface. and a second data block that is a management unit when writing data to the nonvolatile storage device via the second interface, and the host device writes data to the nonvolatile storage device via the first interface.
  • the size of the first data block is obtained via the first interface, and the first data block in which the size of recorded valid data is less than or equal to the first value is selected.
  • the size of the second data block via the second interface, and obtain the size of the recorded valid data. is less than or equal to the second value, and data is written to the second data block, and the size of the first data block is n times the size of the second data block, where n is a natural number. Or 1/n times.
  • the host device in the present disclosure is connected to the nonvolatile storage device via the first interface and a second interface different from the first interface, and transmits data to the nonvolatile storage device via the first interface.
  • the host device in the present disclosure When writing, obtain the size of the first data block via the first interface, select the first data block in which the size of the recorded valid data is less than or equal to the first value, and write the data.
  • the size of the second data block is obtained via the second interface, and the size of the recorded valid data is the second value.
  • the first data block is a management unit when writing data to the nonvolatile storage device via the first interface
  • the second data block is a management unit when writing data to the nonvolatile storage device via the second interface.
  • a diagram explaining the AU bitmap according to this embodiment A diagram explaining the SGSU bitmap according to this embodiment Diagram explaining the relationship between AU and SGSU when configured based on conventional technology
  • a diagram illustrating the state of the flash memory after recording a stream via the SD bus based on this embodiment A diagram comparing the states of flash memory after recording a stream via the SD bus based on the conventional technology and this embodiment
  • FIG. 1 is a block diagram illustrating a memory system including a nonvolatile storage device according to this embodiment and a host device that controls the nonvolatile storage device.
  • the host device 100 includes a first power supply section 101 that supplies at least 3.3V power, a second power supply section 102 that supplies 1.8V power, and a host device controller 103. .
  • the host device controller 103 has at least a host device I/F section 105 and a file system 106.
  • the host device controller 103 is an example of a writing unit.
  • the host device I/F section 105 includes an SD protocol control section 105a and an NVMe protocol control section 105b.
  • the nonvolatile storage device 110 includes at least a flash memory 111, a nonvolatile storage device controller 113, and a memory bus 114 that connects the flash memory 111 and the nonvolatile storage device controller 113.
  • the nonvolatile storage device controller 113 includes at least a nonvolatile storage device I/F section 115.
  • nonvolatile storage device I/F section 115 includes an SD protocol control section 115a and an NVMe protocol control section 115b.
  • a first power supply unit 101 provided in the host device 100 supplies 3.3V power to its own host device controller 103 and the flash memory 111 in the nonvolatile storage device 110 and the nonvolatile storage device via the VDD1 line 121. It is supplied to the controller 113. Further, the second power supply unit 102 supplies 1.8V power to its own host device controller 103 and the nonvolatile storage device controller 113 in the nonvolatile storage device 110 via the VDD2 line 122. In this embodiment, two types of power, 3.3V and 1.8V, are supplied from the host device 100 to the nonvolatile storage device 110, but only one of the power supplies or other voltage values are supplied. It may be supplied in combination with a power supply having Further, which power supply line supplies power to the components in the host device 100 and the components in the nonvolatile storage device 110 is not limited to the configuration shown in FIG. 1.
  • Control signals and data signals are transmitted between the host device 100 and the nonvolatile storage device 110 via the SD bus 123 or the PCIe bus 124.
  • Signal transmission on the SD bus 123 is controlled by the SD protocol control section 105a in the host device I/F section 105 and the SD protocol control section 115a in the nonvolatile storage device I/F section 115.
  • signal transmission on the PCIe bus 124 is controlled by the NVMe protocol control unit 105b in the host device I/F unit 105 and the NVMe protocol control unit 115b in the nonvolatile storage device I/F unit 115.
  • the SD bus 123 and SD protocol are collectively referred to as an SD interface, and the PCIe bus 124 and NVMe protocol are collectively referred to as a PCIe interface.
  • the host device 100 can write data transmitted via the SD bus 123 or the PCIe bus 124 to a predetermined area of the flash memory 111 in the nonvolatile storage device 110. Further, the host device 100 can read data from a predetermined area of the flash memory 111 in the nonvolatile storage device 110 via the SD bus 123 or the PCIe bus 124.
  • Non-volatile storage device in this embodiment is an SD Express card equipped with an SD interface and a PCIe interface.
  • host devices include digital cameras and video camcorders that are compatible with SD Express cards.
  • FIG. 2 is a diagram illustrating a memory map of the flash memory 111 in the nonvolatile storage device 110. Further, FIGS. 2A and 2B are diagrams explaining memory maps defined by the SD protocol and the NVMe protocol, respectively.
  • the flash memory 111 is roughly divided into a system area 201 that records management information of the nonvolatile storage device, and a user area 202 that records content data such as videos and text. Note that, unless otherwise specified, logical addresses on the flash memory 111 will be expressed in 8-digit hexadecimal numbers such as 0x12345678, with 512B (byte) as a unit, and the word "address" will be expressed as a logical shall mean an address.
  • the system area 201 is arranged as an area having a predetermined size starting from 0x00000000, which is the start address of the entire flash memory 111. For example, if the size of the system area 201 is 16 MB, the addresses pointing to the system area 201 will be from 0x00000000 to 0x00008000 since one address unit is 512B. Note that in this specification, the start address and the top address have the same meaning.
  • a user area 202 is placed behind the system area 201.
  • the start address of the user area 202 (user area start address) is 0x00008000, and the addresses continue until the end address 0xZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ, which is determined according to the capacity of the nonvolatile storage device 110. Allocated. For example, the address of the user area 202 located 24 GB ahead of the user area start address 0x00008000 is 0x03008000 in hexadecimal notation.
  • the host device 100 uses the above address to specify the data read/write position in the system area 201 and user area 202.
  • the (logical) address indicating the data writing and reading position is independent of the interface (SD interface and PCIe interface in this embodiment). These are common, and how to use each interface will be explained below.
  • FIG. 2(a) is a memory map defined by the SD protocol.
  • An AU (Allocation Unit) defined in the SD protocol is one of the memory management units related to the erase block specific to the flash memory 111 defined on the user area 202, and is used by the host device 100 to store videos, etc. This is a memory block (data block) suitable for writing stream data that requires real-time performance.
  • the size of the AU is held as a value unique to the nonvolatile storage device 110 within the SD protocol control unit 115a, and can be read by the host device 100 via the SD bus 123.
  • FIG. 2(b) is a memory map defined by the NVMe protocol.
  • SGS Stream Granularity Size
  • SGS Unit Stream Granularity Size
  • a unique value of SGS is held within the NVMe protocol control unit 115b, and the host device 100 can read it via the PCIe bus 124.
  • the nonvolatile storage device 110 can independently set the SGSU size (SGS) and the AU size of the SD protocol.
  • SGS SGSU size
  • the host device 100 supplies 3.3V power to each component in the nonvolatile storage device 110 via the VDD1 line. Thereafter, the SD protocol control unit 105a of the host device I/F unit 105 sends and receives signals to and from the nonvolatile storage device 110 via the SD bus 123, and initializes the nonvolatile storage device controller 113 and flash memory 111. make a change.
  • At least a file allocation table (hereinafter abbreviated as FAT) indicating in which area within the flash memory 111 valid data is recorded is generated and held in the system area 201.
  • FAT file allocation table
  • the file system 1 in the host device 100 is Required to use exFAT as 06 It will be done.
  • the nonvolatile storage device 110 is such an SD card, an allocation bitmap is generated instead of FAT when the flash memory 111 is initialized. The series of operations described above is called activation of the nonvolatile storage device 110 using the SD bus 123.
  • the host device 100 can read and write data to and from the flash memory 111 in the nonvolatile storage device 110 via the SD bus 123. Become.
  • the file system 106 reads out the size of the AU held in the SD protocol control unit 115a in the nonvolatile storage device I/F unit 115 to the SD protocol control unit 105a in the host device I/F unit 105. Instruct them to do so.
  • the file system 106 also instructs the SD protocol control unit 105a to read the FAT or allocation bitmap from the system area 201 in the flash memory 111.
  • the file system 106 compares the size of the read AU with the FAT or allocation bitmap, and generates the AU bitmap shown in FIG. 3. In the AU bitmap, "0" indicates an AU in which stream recording is not possible, and "1" indicates an AU in which stream recording is possible.
  • the recording medium of the non-volatile storage device 110 is the flash memory 111
  • the memory block in which valid data is recorded is When attempting to write stream data, due to the characteristics of the flash memory 111, the valid data is first read into a buffer (not shown) in the non-volatile storage device controller 113, and merged with the newly written data to write all newly secured data. It is necessary to allocate the relevant (logical) address to a memory block whose area consists of invalid data, and to write the merged data in the order of the addresses.
  • the host device 100 When the host device 100 writes stream data to the nonvolatile storage device 110, it writes only stream recordable AUs based on the AU bitmap generated by the file system 106 in order to ensure that the stream data is always written at a predetermined speed or higher. Establish a rule to select and write stream data consecutively.
  • the size of the AU and in which area within the flash memory 111 valid data is recorded vary depending on the nonvolatile storage device 110. Therefore, especially when the nonvolatile storage device 110 is removable, the host device 100 needs to obtain the AU size and generate an AU bitmap each time the nonvolatile storage device 110 is started using the SD bus 123. .
  • the SD protocol control unit 105a in the host device I/F unit 105 supplies the nonvolatile storage device 110 via the SD bus 123.
  • the SD protocol control unit 115a in the device I/F unit 115 is checked to see if the nonvolatile storage device 110 supports the PCIe bus 124.
  • the host device 100 supplies 1.8V power from the second power supply unit 102 to the non-volatile storage device 110 via the VDD2 line 122. .
  • the host device I/F unit 105 stops its own SD protocol control unit 105a, starts its own NVMe protocol control unit 105b, and controls the nonvolatile storage device I/F unit 115 via the PCIe bus 124. It transmits and receives signals to and from the NVMe protocol control unit 115b, and initializes the nonvolatile storage device controller 113 and flash memory 111. Note that the initialization of the flash memory 111 is performed in 1-3. As in the case of , at least the operation of generating a FAT or file allocation table and storing it in the system area 201 is included. The series of operations described above is called activation of the nonvolatile storage device 110 using the PCIe bus 124.
  • the host device 100 can read and write data to the flash memory 111 in the nonvolatile storage device 110 via the PCIe bus 124. Become.
  • the host device 100 uses the PCIe bus 124, it does not check whether the SD bus 123 supports the PCIe bus 124 as described above, and initializes the nonvolatile storage device controller 113 and the flash memory 111 directly via the PCIe bus 124. In other words, the nonvolatile storage device 110 may be activated using the PCIe bus 124.
  • the file system 106 includes the SGS held in the NVMe protocol control unit 115b in the non-volatile storage device I/F unit 115 and the flash memory 111 for the NVMe protocol control unit 105b in the host device I/F unit 105.
  • the FAT or allocation bitmap stored in the system area 201 of is read, and the SGSU bitmap shown in FIG. 4 is generated.
  • SGSUs that include valid data are assigned "0" as stream recording is not possible, and SGSUs that do not include valid data are assigned "1" as stream recordable.
  • SGSU- ⁇ and SGSU- ⁇ contain valid data
  • "0" which means stream recording is not possible
  • the value of the corresponding SGSU bitmap is set to "1" which means that stream recording is possible. Note that if the total size of valid data is less than or equal to a predetermined value, "1" may be assigned to indicate that stream recording is possible; otherwise, "0” may be assigned to indicate that stream recording is not possible.
  • the host device 100 needs to read the SGS and generate the SGSU bitmap each time the nonvolatile storage device 110 is activated using the PCIe bus 124.
  • the host device 100 selects only stream recordable SGSUs based on the SGSU bitmap generated by the file system 106 and continuously writes stream data. Apply the rule of writing.
  • the host device 100 first records stream data to the nonvolatile storage device 110 via the SD bus 123 in a conventional manner, and then writes the stream data to the same nonvolatile storage device 110.
  • stream data is recorded via the PCIe bus 124.
  • FIG. 5 is a diagram showing a part of the user area 202 of the flash memory 111 in the nonvolatile storage device 110.
  • the user area 202 starts from address 0x00008000, the size of AU is 128MB, and the size of SGS is 192MB.
  • the address 0x03008000 becomes the start address of both the AU and the SGSU.
  • the start addresses of AU-b and AU-c are 0x03048000 and 0x03088000, respectively.
  • the SGSU whose first address is address 0x03008000 is defined as SGSU- ⁇ , and the SGSU that follows this is defined as SGSU- ⁇ .
  • the start address of SGSU- ⁇ becomes 0x03068000.
  • the host device 100 writes stream data to the nonvolatile storage device 110, so 1-3.
  • the nonvolatile storage device 110 is activated using the SD bus 123 using the method described in .
  • the host device 100 selects AU-b as a stream recordable AU from the created AU bitmap, and writes stream data having the same size as the AU size from the start address 0x03048000 of AU-b to 0x03088000.
  • the host device 100 updates the FAT or allocation bitmap stored in the system area 201 according to the status of data writing to the flash memory 111 as necessary.
  • the host device 100 temporarily stops power supply to the nonvolatile storage device 110 in order to write the stream data to the same nonvolatile storage device 110 via the PCIe bus 124, and performs steps 1-4.
  • the nonvolatile storage device 110 is activated using the PCIe bus 124 using the method described in . Since the nonvolatile storage device 110 is removable, the FAT or allocation bitmap is updated during the initialization process of the flash memory 111, which is included in the startup operation of the nonvolatile storage device 110.
  • the nonvolatile storage device 110 is Stream recording to the flash memory 111 becomes impossible within a short time after the start of use. Assuming that the bit rate of the stream is constant, this results in a shorter total stream time that can be recorded in the non-volatile storage device 110, which is not desirable for end users.
  • this problem occurs when the host device 100 first records stream data to the nonvolatile storage device 110 via the PCIe bus 124 and then records the stream data via the SD bus 123, This problem may also occur when stream data is continued to be recorded while switching the interface to the device 110.
  • the inventor recognized this problem during the development process of the memory system, and came up with a solution to the problem.
  • the details of the solution will be specifically explained below.
  • FIG. 1 is a diagram showing the configuration of a memory system according to this embodiment.
  • FIG. 7 is a diagram showing a part of the user area 202 of the flash memory 111 in the nonvolatile storage device 110 according to the present embodiment.
  • the user area 202 starts from address 0x00008000, the size of AU is 128MB, and the size of SGS is 256MB.
  • address 0x03008000 becomes the start address of both AU and SGSU.
  • the start addresses of AU-b, AU-c, and AU-d are 0x03048000, 0x03088000, and 0x030C8000, respectively.
  • the SGSU whose first address is address 0x03008000 is defined as SGSU- ⁇ , and the SGSU that follows this is defined as SGSU- ⁇ .
  • the start address of SGSU- ⁇ becomes 0x03088000.
  • the host device 100 writes stream data to the nonvolatile storage device 110 via the SD bus 123, so 1-3.
  • the nonvolatile storage device 110 is activated using the SD bus 123 using the method described in .
  • the host device 100 selects AU-b as a stream recordable AU from the created AU bitmap, and writes stream data having the same size as the AU size from the start address 0x03048000 of AU-b to 0x03088000.
  • the FAT or allocation bitmap is updated according to the data writing status to the flash memory 111.
  • the host device 100 temporarily stops power supply to the nonvolatile storage device 110 in order to write the stream data to the same nonvolatile storage device 110 via the PCIe bus 124, and performs steps 1-4.
  • the nonvolatile storage device 110 is activated using the PCIe bus 124 using the method described in .
  • the value of the SGSU bitmap corresponding to SGSU- ⁇ becomes "0".
  • the size of the stream data that the host device 100 writes to the AU via the SD bus 123 is assumed to be the same as the AU size, but it is smaller than the AU size (for example, the size of the AU A similar effect can be obtained even when 100 MB of stream data is written to the AU when the AU is 128 MB.
  • FIG. 9 is a diagram showing the relationship between AUs and SGSUs in the partial user area 901 included in the user area 202.
  • FIG. 2 is a diagram showing a part of the state of a flash memory 111 of a memory system operating based on the conventional technology described in .
  • the size of the AU is 128MB and the size of the SGS is 192MB.
  • 12 AUs from a predetermined address X to AU-l in the order of AU-a, AU-b, and 8 AUs from the address Consider a partial user area 901 of 1536 MB in which SGSUs are arranged.
  • a 128MB file corresponding to the size of the AU is stored from the start address of each of AU-b, AU-e, AU-h, and AU-k.
  • Write stream data sequentially.
  • the host device 100 starts up the nonvolatile storage device 110 using the PCIe bus 124, reads the updated FAT or allocation bitmap, and creates an SGSU bitmap.
  • FIG. 9(b) is a diagram showing a part of the state of the flash memory 111 of the memory system operating based on this embodiment.
  • the size of the AU is 128MB
  • the size of the SGS is 256MB.
  • 12 AUs from a predetermined address X to AU-l in the order of AU-a, AU-b, and 6 AUs from the address Consider a partial user area 901 of 1536 MB in which SGSUs are arranged.
  • the host device 100 starts up the nonvolatile storage device 110 using the PCIe bus 124, reads the updated FAT or allocation bitmap, and creates an SGSU bitmap.
  • the values of the SGSU bitmaps of SGSU- ⁇ , SGSU- ⁇ , SGSU- ⁇ , and SGSU- ⁇ are “0”.
  • the value of the SGSU bitmap is "1".
  • the boundary of the larger memory block SGSU does not coincide with the boundary of the smaller memory block AU. There is. Therefore, as shown in FIG. 9(a), when stream data is recorded within one AU via the SD bus 123, it may be recorded across SGSU boundaries, and as a result, A situation may occur where stream data cannot be recorded via the PCIe bus 124 in both of the two SGSUs before and after the SGSU boundary.
  • the SGSU boundary always coincides with the AU boundary. Therefore, when the host device 100 writes similar stream data via the SD bus 123, the number of SGSUs whose SGSU bitmap value can maintain "1" increases, resulting in longer stream data. can be recorded.
  • SGS specified by the NVMe protocol has a relatively high degree of freedom in setting, and in the case of a nonvolatile storage device 110 that has only a PCIe interface, it is possible to set an SGS value suitable for the flash memory 111 to be installed. be.
  • the nonvolatile storage device 110 having both an SD interface and a PCIe interface
  • the set value of the AU size defined in the SD protocol there are restrictions on the set value of the AU size defined in the SD protocol, and it may be difficult to match the two values.
  • it is recommended to set the memory block size of one interface to be a natural number times the size of the memory block of the other interface, or (1/natural number) times the size of the memory block of the other interface. It is necessary to realize the record.
  • the host device 100 first records stream data in the nonvolatile storage device 110 via the SD 123 and then records the stream data via the PCIe bus 124. It can also be applied when recording stream data via the SD bus 123 after recording stream data via the bus 124, or when continuing to record stream data while switching interfaces to the same nonvolatile storage device 110. .
  • the present disclosure relates to a nonvolatile storage device such as an SD card or a microSD card that has multiple interfaces such as an SD interface and a PCIe interface, a host device that controls the nonvolatile storage device, and the host device and the nonvolatile storage device. It can be applied to a memory system consisting of.
  • host device 101 first power supply unit 102 second power supply unit 103 host device controller 105 host device I/F unit 105a SD protocol control unit 105b NVMe protocol control unit 106 file system 110 nonvolatile storage device 111 flash memory 113 nonvolatile Storage device controller 114 Memory bus 115 Nonvolatile storage device I/F section 115a SD protocol control section 115b NVMe protocol control section 121 VDD1 line 122 VDD2 line 123 SD bus 124 PCIe bus 201 System area 202 User area 901 Partial user area

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Abstract

不揮発性記憶装置は、書き込みを制御する制御部と、メモリと、を備え、メモリは、ホスト装置と第１のインターフェースおよび第１のインターフェースとは異なる第２のインターフェースを介して接続され、ホスト装置から第１のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第１のデータブロックと、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第２のデータブロックと、を有する。第１のデータブロックの大きさ、ｎを自然数としたとき、第２のデータブロックの大きさのｎ倍、もしくは１／ｎ倍である。

Description

ホスト装置、不揮発性記憶装置およびメモリシステム
　本開示は、ホスト装置、ホスト装置に接続された不揮発性記憶装置、ならびにホスト装置および不揮発性記憶装置から構成されるメモリシステムに関する。
　近年、ＳＤカード（登録商標）をはじめ、フラッシュメモリ等をバックエンドモジュールとして具備した挿抜可能な半導体メモリを実装した不揮発性記憶装置が普及している。不揮発性記憶装置としてのＳＤカードは、パソコンやカメラのようなホスト装置と接続されて、ホスト装置からバックエンドモジュールであるフラッシュメモリに対してデータのアクセスを行うことができる。
　フラッシュメモリの特性上、当該メモリの管理単位であるメモリブロックよりもサイズが小さいデータをホスト装置から書き込むとき、書き込み性能が低下する場合がある。一方動画などリアルタイム性が要求されるストリームデータは、最低記録速度を保証してフラッシュメモリに書き込むことが求められる。
　特許文献１は、メモリブロックへの書き込み途中で書き込み性能が一時的に著しく低下することを回避する技術を開示している。
　また昨今、ホスト装置から複数のインターフェースを介してアクセス可能な不揮発性記憶装置が出現している。その一例として、既存のＳＤカードやｍｉｃｒｏＳＤカードに実装されているＳＤバスと、パソコンなどの内部バスとして広く使用されているＰＣＩ　Ｅｘｐｒｅｓｓ（以後ＰＣＩｅと略記）バスとを備えたＳＤ　Ｅｘｐｒｅｓｓカードがある。ＳＤバスを介したフラッシュメモリアクセスのプロトコルとしてＳＤプロトコルが定義されているのに対し、ＰＣＩｅバスを介したフラッシュメモリアクセスプロトコルとして、ＮＶＭ　Ｅｘｐｒｅｓｓ（以後ＮＶＭｅと略記）がある。
　非特許文献１にはＳＤプロトコルが、非特許文献２にはＮＶＭｅプロトコルが開示されている。
国際公開第２０１０／１４６７６７号
ＳＤ　Ｃａｒｄ　Ａｓｓｏｃｉａｔｉｏｎ、「ＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｉｍｐｌｉｆｉｅｄ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　８．００」、２０２０年９月２３日 ＮＶＭ　Ｅｘｐｒｅｓｓ　Ｉｎｃ．、「ＮＶＭ　Ｅｘｐｒｅｓｓ　Ｂａｓｅ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ　２．０ｂ」、２０２２年１月６日
　特許文献１に記載の技術は、単一のインターフェースを有する不揮発性記憶装置の場合を前提としており、複数のインターフェースを有する不揮発性記憶装置への適用を想定していない。
　本開示は、複数のインターフェースを有する不揮発性記憶装置に対してストリームデータを記録する時、効率的にデータを書き込むことが可能なホスト装置、不揮発性記憶装置およびメモリシステムを提供する。
　本開示における不揮発性記憶装置は、ホスト装置と第１のインターフェースおよび第１のインターフェースとは異なる第２のインターフェースを介して接続され、書き込みを制御する制御部と、メモリと、を備え、メモリは、ホスト装置から第１のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第１のデータブロックと、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第２のデータブロックと、を有し、第１のデータブロックの大きさは、ｎを自然数としたとき、第２のデータブロックの大きさのｎ倍、もしくは１／ｎ倍である。
　また、本開示におけるメモリシステムは、ホスト装置と、ホスト装置と第１のインターフェースおよび第１のインターフェースとは異なる第２のインターフェースを介して接続される不揮発性記憶装置とからなるメモリシステムであって、不揮発性記憶装置は、書き込みを制御する制御部と、メモリと、を備え、メモリは、ホスト装置から第１のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第１のデータブロックと、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である第２のデータブロックと、を有し、ホスト装置は、第１のインターフェースを介して不揮発性記憶装置にデータを書き込むとき、第１のインターフェースを介して第１のデータブロックの大きさを取得し、記録済の有効データの大きさが第１の値以下である第１のデータブロックを選択してデータを書き込み、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むとき、第２のインターフェースを介して第２のデータブロックの大きさを取得し、記録済の有効データの大きさが第２の値以下である第２のデータブロックを選択してデータを書き込み、第１のデータブロックの大きさは、ｎを自然数としたとき、第２のデータブロックの大きさのｎ倍、もしくは１／ｎ倍である。
　また、本開示におけるホスト装置は、不揮発性記憶装置と第１のインターフェースおよび第１のインターフェースとは異なる第２のインターフェースを介して接続され、第１のインターフェースを介して不揮発性記憶装置にデータを書き込むとき、第１のインターフェースを介して第１のデータブロックの大きさを取得し、記録済の有効データの大きさが第１の値以下である第１のデータブロックを選択してデータを書き込み、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むとき、第２のインターフェースを介して第２のデータブロックの大きさを取得し、記録済の有効データの大きさが第２の値以下である第２のデータブロックを選択してデータを書き込む書き込み部、を備え、第１のデータブロックは、第１のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位であり、第２のデータブロックは、第２のインターフェースを介して不揮発性記憶装置にデータを書き込むときの管理単位である。
　本開示により、複数のインターフェースを有する不揮発性記憶装置に対してストリームデータを記録する時、効率的にデータを書き込むことが可能となる。
本実施の形態にかかる不揮発性記憶装置およびホスト装置から構成されるメモリシステムの構成を示したブロック図 本実施の形態にかかる不揮発性記憶装置のメモリブロックの一例について説明した図 本実施の形態にかかるＡＵビットマップについて説明した図 本実施の形態にかかるＳＧＳＵビットマップについて説明した図 従来の技術に基づいてＡＵおよびＳＧＳＵを構成した場合の両者の関係について説明した図 従来の技術に基づいてＳＤバスを介してストリームを記録した後のフラッシュメモリの状態を説明した図 本実施の形態に基づいてＡＵおよびＳＧＳＵを構成した場合の両者の関係について説明した図 本実施の形態に基づいてＳＤバスを介してストリームを記録した後のフラッシュメモリの状態を説明した図 従来の技術ならびに本実施の形態に基づいてＳＤバスを介してストリームを記録した後のフラッシュメモリの状態を比較した図
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、同じ符号を付した構成要素については、それぞれの実施の形態において同一の機能を有するものとする。
　なお、発明者は、当業者が本実施の形態を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　［１．本実施の形態にかかるメモリシステムの構成と動作］
　最初に、本実施の形態にかかるメモリシステムの構成と動作について、図１から図６を用いて説明する。
　［１－１．ホスト装置および不揮発性記憶装置からなるメモリシステムの構成］
　図１は、本実施の形態にかかる不揮発性記憶装置、および不揮発性記憶装置を制御するホスト装置から構成されるメモリシステムについて説明したブロック図である。
　図１に示すように、ホスト装置１００は、少なくとも３．３Ｖ電源を供給する第１電源供給部１０１、１．８Ｖ電源を供給する第２電源供給部１０２、ホスト装置コントローラ１０３から構成されている。
　ホスト装置コントローラ１０３は、少なくともホスト装置Ｉ／Ｆ部１０５、ファイルシステム１０６を有する。ホスト装置コントローラ１０３は、書き込み部の一例である。
　さらに、ホスト装置Ｉ／Ｆ部１０５はＳＤプロトコル制御部１０５ａおよびＮＶＭｅプロトコル制御部１０５ｂを有する。
　不揮発性記憶装置１１０は、少なくともフラッシュメモリ１１１、不揮発性記憶装置コントローラ１１３、および、フラッシュメモリ１１１と不揮発性記憶装置コントローラ１１３とを接続するメモリバス１１４から構成されている。
　不揮発性記憶装置コントローラ１１３は、少なくとも不揮発性記憶装置Ｉ／Ｆ部１１５を有する。
　さらに、不揮発性記憶装置Ｉ／Ｆ部１１５はＳＤプロトコル制御部１１５ａおよびＮＶＭｅプロトコル制御部１１５ｂを有する。
　ホスト装置１００に備えられている第１電源供給部１０１は、３．３Ｖ電源を自身のホスト装置コントローラ１０３、およびＶＤＤ１ライン１２１を介して不揮発性記憶装置１１０内のフラッシュメモリ１１１および不揮発性記憶装置コントローラ１１３に供給する。また、第２電源供給部１０２は、１．８Ｖ電源を自身のホスト装置コントローラ１０３、およびＶＤＤ２ライン１２２を介して不揮発性記憶装置１１０内の不揮発性記憶装置コントローラ１１３に供給する。本実施の形態においては、ホスト装置１００から不揮発性記憶装置１１０に対して３．３Ｖおよび１．８Ｖの２種類の電源を供給しているが、いずれか一方の電源のみ、もしくは他の電圧値をもつ電源と組み合わせて供給してもよい。また、ホスト装置１００内の構成要素および不揮発性記憶装置１１０内の構成要素に対して、どの電源ラインから電源が供給されるかは、図１に記載の形態に限らない。
　ホスト装置１００および不揮発性記憶装置１１０の間は、ＳＤバス１２３もしくはＰＣＩｅバス１２４を介して制御信号およびデータ信号が伝送される。ＳＤバス１２３上の信号伝送は、ホスト装置Ｉ／Ｆ部１０５内のＳＤプロトコル制御部１０５ａおよび不揮発性記憶装置Ｉ／Ｆ部１１５内のＳＤプロトコル制御部１１５ａにて制御される。同様にＰＣＩｅバス１２４上の信号伝送は、ホスト装置Ｉ／Ｆ部１０５内のＮＶＭｅプロトコル制御部１０５ｂおよび不揮発性記憶装置Ｉ／Ｆ部１１５内のＮＶＭｅプロトコル制御部１１５ｂにて制御される。
　ＳＤバス１２３とＳＤプロトコルとを総称してＳＤインターフェース、ＰＣＩｅバス１２４とＮＶＭｅプロトコルとを総称してＰＣＩｅインターフェースと呼ぶ。
　ホスト装置１００は、ＳＤバス１２３もしくはＰＣＩｅバス１２４を介して送信したデータを不揮発性記憶装置１１０内のフラッシュメモリ１１１の所定の領域に書き込むことができる。また、ホスト装置１００は、不揮発性記憶装置１１０内のフラッシュメモリ１１１の所定の領域から、ＳＤバス１２３もしくはＰＣＩｅバス１２４を介してデータを読み出すことができる。
　本実施の形態における不揮発性記憶装置の例として、ＳＤインターフェースおよびＰＣＩｅインターフェースを備えたＳＤ　Ｅｘｐｒｅｓｓカードがある。また、ホスト装置の例として、ＳＤ　Ｅｘｐｒｅｓｓカードに対応したデジタルカメラやビデオカムコーダーなどがある。
　［１－２．不揮発性記憶装置のメモリブロック］
　図２は、不揮発性記憶装置１１０内のフラッシュメモリ１１１のメモリマップについて説明した図である。また、図２（ａ）、（ｂ）はそれぞれＳＤプロトコル、ＮＶＭｅプロトコルにて定義されたメモリマップについて説明した図である。
　はじめに、フラッシュメモリ１１１のメモリマップにおいて、インターフェースによらない部分の特徴について説明する。
　フラッシュメモリ１１１は、不揮発性記憶装置の管理情報を記録するシステム領域２０１と、動画やテキストなどのコンテンツデータを記録するユーザー領域２０２とに大別される。なお、以下特に断りのない限り、フラッシュメモリ１１１上の論理アドレスは５１２Ｂ（バイト）を１単位とした０ｘ１２３４５６７８のような８桁の１６進数で表記するものとし、また、「アドレス」という語は論理アドレスを意味するものとする。
　システム領域２０１は、フラッシュメモリ１１１全体の先頭アドレスである０ｘ００００００００から所定の大きさを持つ領域として配置される。例えばシステム領域２０１の大きさを１６ＭＢとすると、システム領域２０１を指すアドレスは、アドレスの１単位が５１２Ｂであることから０ｘ００００００００から０ｘ００００８０００までとなる。なお、本明細書において、開始アドレスと先頭アドレスとは同じ意味を有するものとしている。
　システム領域２０１の後ろにユーザー領域２０２が配置される。図２では、システム領域２０１の大きさが１６ＭＢであるため、ユーザー領域２０２の開始アドレス（ユーザー領域開始アドレス）は０ｘ００００８０００であり、不揮発性記憶装置１１０の容量に応じて定まる終端アドレス０ｘＺＺＺＺＺＺＺＺまでアドレスが割り振られている。例えばユーザー領域開始アドレス０ｘ００００８０００から２４ＧＢ分進んだ位置にあるユーザー領域２０２のアドレスは、１６進数表記で０ｘ０３００８０００となる。
　ホスト装置１００は上記アドレスを用いてシステム領域２０１およびユーザー領域２０２内のデータ読み書きの位置を指定する。
　以上説明したように、不揮発性記憶装置１１０におけるフラッシュメモリ１１１において、データの書き込みや読み出しの位置を示す（論理）アドレスは、インターフェース（本実施の形態においては、ＳＤインターフェースおよびＰＣＩｅインターフェース）によらず共通であり、それぞれのインターフェースにおける使用方法について以下説明する。
　図２（ａ）はＳＤプロトコルにて定義されたメモリマップである。ＳＤプロトコルで規定されているＡＵ（Ａｌｌｏｃａｔｉｏｎ　Ｕｎｉｔ）は、ユーザー領域２０２上で定義されるフラッシュメモリ１１１固有の消去ブロックに関連したメモリ管理単位の一つであり、ホスト装置１００が動画をはじめとするリアルタイム性が要求されるストリームデータを書き込む場合に適したメモリブロック（データブロック）である。ＡＵの大きさは、ＳＤプロトコル制御部１１５ａ内で不揮発性記憶装置１１０固有の値が保持され、ホスト装置１００はＳＤバス１２３を介して読み出すことができる。
　図２（ｂ）はＮＶＭｅプロトコルにて定義されたメモリマップである。ＮＶＭｅプロトコルで規定されているＳＧＳ（Ｓｔｒｅａｍ　Ｇｒａｎｕｌａｒｉｔｙ　Ｓｉｚｅ）はユーザー領域２０２上で定義されるストリームデータを扱う場合に適したメモリ管理単位の大きさであり、対応するメモリブロック（データブロック）をＳＧＳＵ（ＳＧＳ　Ｕｎｉｔ）と呼ぶ。
　ＳＧＳは、ＮＶＭｅプロトコル制御部１１５ｂ内で固有の値が保持され、ホスト装置１００はＰＣＩｅバス１２４を介して読み出すことができる。
　ＳＤプロトコルにおけるＡＵは、ＮＶＭｅプロトコルにおけるＳＧＳＵに相当する。不揮発性記憶装置１１０は、ＳＧＳＵの大きさ（ＳＧＳ）およびＳＤプロトコルのＡＵの大きさをそれぞれ独立に設定可能である。
　［１－３．ＳＤバスを介したメモリシステムの動作］
　はじめに、本実施の形態のメモリシステムにおいて、ホスト装置１００がＳＤバス１２３を介して、最低記録速度を保証しながら不揮発性記憶装置１１０に動画をはじめとするストリームデータを書き込む方法について説明する。
　ホスト装置１００は、ＶＤＤ１ラインを介して３．３Ｖの電源を不揮発性記憶装置１１０内の各構成要素に供給する。その後、ホスト装置Ｉ／Ｆ部１０５のＳＤプロトコル制御部１０５ａは、ＳＤバス１２３を介して不揮発性記憶装置１１０との間で信号の送受信を行い、不揮発性記憶装置コントローラ１１３ならびにフラッシュメモリ１１１の初期化を行う。
　フラッシュメモリ１１１の初期化では、少なくともフラッシュメモリ１１１内のどの領域に有効データが記録されているかを示すファイルアロケーションテーブル（以下ＦＡＴと略記）を生成し、システム領域２０１に保持する。なお、ＳＤカードにおいて容量が３２ＧＢを超えるＳＤＸＣカード（Ｅｘｔｅｎｄｅｄ　Ｃａｐａｃｉｔｙ　ＳＤ　Ｍｅｍｏｒｙ　Ｃａｒｄ）や、２ＴＢを超えるＳＤＵＣカード（Ｕｌｔｒａ　Ｃａｐａｃｉｔｙ　ＳＤ　Ｍｅｍｏｒｙ　Ｃａｒｄ）では、ホスト装置１００におけるファイルシステム１０６としてｅｘＦＡＴを使用することが求められる。不揮発性記憶装置１１０がこのようなＳＤカードの場合は、フラッシュメモリ１１１の初期化において、ＦＡＴの代わりにアロケーションビットマップを生成する。上記一連の動作を、ＳＤバス１２３を用いた不揮発性記憶装置１１０の起動と呼ぶ。
　ＳＤバス１２３を用いた不揮発性記憶装置１１０の起動完了後、ホスト装置１００は、ＳＤバス１２３を介して不揮発性記憶装置１１０内のフラッシュメモリ１１１に対してデータの読み書きを行うことができるようになる。
　ファイルシステム１０６は、ホスト装置Ｉ／Ｆ部１０５内のＳＤプロトコル制御部１０５ａに対して、不揮発性記憶装置Ｉ／Ｆ部１１５内のＳＤプロトコル制御部１１５ａに保持されているＡＵの大きさを読み出すよう指示する。
　続いて、ファイルシステム１０６は、同じくＳＤプロトコル制御部１０５ａに対して、ＦＡＴもしくはアロケーションビットマップを、フラッシュメモリ１１１内のシステム領域２０１から読み出すよう指示する。ファイルシステム１０６は、読み出したＡＵの大きさと、ＦＡＴもしくはアロケーションビットマップとを照合し、図３に記載のＡＵビットマップを生成する。ＡＵビットマップにおいて、「０」はストリーム記録不可のＡＵを、「１」はストリーム記録可能なＡＵを示す。
　カメラで撮影された動画など、リアルタイム性をもつストリームデータを不揮発性記憶装置１１０に記録する時、一時的にでもデータ書き込みに時間がかかり、結果的に一部データが記録できなくなるような事態を回避しなければならない。
　特に不揮発性記憶装置１１０の記録媒体がフラッシュメモリ１１１の場合、所定のメモリブロック内でアドレスの昇順にデータを連続的に書き込む場合は問題ないが、内部に有効データが記録されているメモリブロックにストリームデータを書き込もうとする場合、フラッシュメモリ１１１の特性から、当該有効データを不揮発性記憶装置コントローラ１１３内のバッファ（図示せず）にいったん読み出し、新規に書き込むデータとマージして新たに確保した全領域が無効データからなるメモリブロックに当該（論理）アドレスを割り当て、上記マージしたデータをアドレス順に書き込む処理を行う必要がある。さらに、従来有効データが記録されていたメモリブロックからデータをバッファに読み出し後、メモリブロック全体のデータを消去し、別の（論理）アドレスを割り当てる必要がある。この場合、データをアドレス昇順に連続的に書き込む場合と比べてオーバーヘッドが発生する。
　ホスト装置１００が不揮発性記憶装置１１０にストリームデータを書き込む際、常に所定速度以上でのストリームデータ書き込みを保証するために、ファイルシステム１０６が生成したＡＵビットマップに基づき、ストリーム記録可能なＡＵのみを選定して連続してストリームデータを書き込む、というルールを定める。
　ＡＵビットマップ生成において、当該ＡＵ内の有効データの大きさの合計が所定の値以下であればストリーム記録可能として「１」を割り当て、そうでなければストリーム記録不可として「０」を割り当てる。
　一般に、当該ＡＵ内の記録済有効データを不揮発性記憶装置コントローラ１１３内のバッファに読み出すとき、該有効データの大きさの合計が小さければ過大なオーバーヘッドにならないことから、このような条件を満たすＡＵをストリーム記録可能と設定することが可能である。一例として、ＡＵの大きさが１２８ＭＢであるとき、当該ＡＵ内に記録済の有効データの大きさの合計が、１２８ＭＢの１／８に相当する１６ＭＢ以下ならば、ストリーム記録可能と設定してもよい。
　なお、ホスト装置１００におけるＡＵビットマップ生成の便宜を鑑み、一部でも有効データを含むＡＵに対してはストリーム記録不可として「０」を、有効データを一切含まないＡＵに対してはストリーム記録可能として「１」を割り当ててもよい。以後の説明では、有効データの有無によってストリーム記録の可否を決定するルールに従って、ＡＵビットマップが生成されるものとする。
　図３において、ＡＵ－ａ、ＡＵ－ｄには有効データが含まれているため、対応するＡＵビットマップの値としてストリーム記録不可を意味する「０」を、一方ＡＵ－ｂ、ＡＵ－ｃ、ＡＵ－ｅには有効データが含まれていないため、対応するＡＵビットマップの値としてストリーム記録可能を意味する「１」を設定する。
　ＡＵの大きさ、ならびにフラッシュメモリ１１１内のどの領域に有効データが記録されているかは不揮発性記憶装置１１０によって異なる。従って特に不揮発性記憶装置１１０が挿抜可能である場合、ホスト装置１００はＳＤバス１２３を用いた不揮発性記憶装置１１０の起動の都度、ＡＵの大きさの取得ならびにＡＵビットマップの生成が必要である。
　［１－４．ＰＣＩｅバスを介したメモリシステムの動作］
　続いて、本実施の形態のメモリシステムにおいて、ホスト装置１００がＰＣＩｅバス１２４を介して最低記録速度を保証しながら不揮発性記憶装置１１０にストリームデータを書き込む方法について説明する。
　ホスト装置１００は、ＶＤＤ１ラインを介して３．３Ｖの電源を不揮発性記憶装置１１０に供給後、ホスト装置Ｉ／Ｆ部１０５内のＳＤプロトコル制御部１０５ａは、ＳＤバス１２３を介して不揮発性記憶装置Ｉ／Ｆ部１１５内のＳＤプロトコル制御部１１５ａに対して、不揮発性記憶装置１１０がＰＣＩｅバス１２４をサポートしているか確認する。
　不揮発性記憶装置１１０がＰＣＩｅバス１２４をサポートしていると検出されたとき、ホスト装置１００は第２電源供給部１０２から１．８Ｖ電源をＶＤＤ２ライン１２２を介して不揮発性記憶装置１１０に供給する。また、ホスト装置Ｉ／Ｆ部１０５は自身のＳＤプロトコル制御部１０５ａを停止し、自身のＮＶＭｅプロトコル制御部１０５ｂを起動して、ＰＣＩｅバス１２４を介して不揮発性記憶装置Ｉ／Ｆ部１１５内のＮＶＭｅプロトコル制御部１１５ｂとの間で信号の送受信を行い、不揮発性記憶装置コントローラ１１３ならびにフラッシュメモリ１１１の初期化を行う。なお、フラッシュメモリ１１１の初期化は、１－３．の場合と同様、少なくともＦＡＴもくしはファイルアロケーションテーブルを生成してシステム領域２０１へ保持する動作を含む。上記一連の動作を、ＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動と呼ぶ。
　ＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動完了後、ホスト装置１００は、ＰＣＩｅバス１２４を介して不揮発性記憶装置１１０内のフラッシュメモリ１１１に対してデータの読み書きを行うことができるようになる。
　なお、ホスト装置１００がＰＣＩｅバス１２４を使用するにあたり、前述したＳＤバス１２３によるＰＣＩｅバス１２４のサポートの確認を行わず、直接ＰＣＩｅバス１２４を介して不揮発性記憶装置コントローラ１１３ならびにフラッシュメモリ１１１を初期化、すなわちＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動を実行してもよい。
　ファイルシステム１０６は、ホスト装置Ｉ／Ｆ部１０５内のＮＶＭｅプロトコル制御部１０５ｂに対して、不揮発性記憶装置Ｉ／Ｆ部１１５内のＮＶＭｅプロトコル制御部１１５ｂで保持されているＳＧＳ、ならびにフラッシュメモリ１１１のシステム領域２０１に格納されているＦＡＴもしくはアロケーションビットマップを読み出し、図４に記載のＳＧＳＵビットマップを生成する。
　ＡＵビットマップ同様、ＳＧＳＵビットマップにおいて、有効データを含むＳＧＳＵはストリーム記録不可として「０」を、有効データを含まないＳＧＳＵをストリーム記録可能として「１」を割り当てる。図４においては、ＳＧＳＵ－α、ＳＧＳＵ－γには有効データが含まれているため、対応するＳＧＳＵビットマップの値としてストリーム記録不可を意味する「０」を、一方ＳＧＳＵ－β、ＳＧＳＵ－δには有効データが含まれていないため、対応するＳＧＳＵビットマップの値としてストリーム記録可能を意味する「１」を設定する。なお、有効データの大きさの合計が所定の値以下であればストリーム記録可能として「１」を割り当て、そうでなければストリーム記録不可として「０」を割り当ててもよい。
　１－３．の場合と同様、ＳＧＳ、ならびにフラッシュメモリ１１１内のどの領域に有効データが記録されているかは不揮発性記憶装置１１０によって異なる。従って特に不揮発性記憶装置１１０が挿抜可能である場合、ホスト装置１００はＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動の都度、ＳＧＳの読み出しならびにＳＧＳＵビットマップの生成が必要である。
　そして常に所定の速度以上でのストリームデータ書き込みを保証するために、ホスト装置１００は、ファイルシステム１０６が生成したＳＧＳＵビットマップに基づき、ストリーム記録可能なＳＧＳＵのみを選定して連続してストリームデータを書き込む、というルールを適用する。
　［１－５．従来方法における課題］
　上記説明した本実施の形態のメモリシステムにおいて、従来の方法でホスト装置１００が不揮発性記憶装置１１０に対してはじめにＳＤバス１２３を介してストリームデータを記録し、続いて同一の不揮発性記憶装置１１０に対してＰＣＩｅバス１２４を介してストリームデータを記録する場合を考える。
　図５は、不揮発性記憶装置１１０内のフラッシュメモリ１１１のユーザー領域２０２の一部を示した図である。
　ユーザー領域２０２は、アドレス０ｘ００００８０００から開始するものとし、ＡＵの大きさを１２８ＭＢ、ＳＧＳを１９２ＭＢとする。ＡＵおよびＳＧＳＵそれぞれについてユーザー領域２０２の開始アドレス０ｘ００００８０００から隙間なく割り当てていくと、アドレス０ｘ０３００８０００は、ＡＵ、ＳＧＳＵ双方の先頭アドレスとなる。
　今、アドレス０ｘ０３００８０００を先頭アドレスとするＡＵをＡＵ－ａとし、これに続くＡＵを順にＡＵ－ｂ、ＡＵ－ｃとする。この時、ＡＵ－ｂ、ＡＵ－ｃの先頭アドレスそれぞれ０ｘ０３０４８０００、０ｘ０３０８８０００となる。
　また、アドレス０ｘ０３００８０００を先頭アドレスとするＳＧＳＵをＳＧＳＵ－αとし、これに続くＳＧＳＵをＳＧＳＵ－βとする。この時、ＳＧＳＵ－βの先頭アドレスは０ｘ０３０６８０００となる。
　初めにホスト装置１００は不揮発性記憶装置１１０にストリームデータを書き込むため、１－３．に記載の方法でＳＤバス１２３を用いた不揮発性記憶装置１１０の起動を実行する。ホスト装置１００は、作成したＡＵビットマップからストリーム記録可能なＡＵとしてＡＵ－ｂを選択し、ＡＵ－ｂの先頭アドレス０ｘ０３０４８０００からＡＵの大きさと同じ大きさを持つストリームデータを０ｘ０３０８８０００まで書き込む。ストリームデータ書き込み後、必要に応じてホスト装置１００はシステム領域２０１に格納されているＦＡＴもしくはアロケーションビットマップを、フラッシュメモリ１１１へのデータ書き込み状況に応じて更新する。
　続いてホスト装置１００は、ＰＣＩｅバス１２４を介して同じ不揮発性記憶装置１１０にストリームデータを書き込むため、いったん不揮発性記憶装置１１０への電源供給を停止し、１－４．に記載の方法でＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動を実行する。不揮発性記憶装置１１０が挿抜可能であるが故、不揮発性記憶装置１１０の起動操作に含まれるフラッシュメモリ１１１の初期化の過程で、ＦＡＴもしくはアロケーションビットマップの更新が実行される。
　このとき、図６に示すように、アドレス０ｘ０３０４８０００から０ｘ０３０８８０００まで有効データが記録済であることから、アドレス０ｘ０３０４８０００から０ｘ０３０６８０００に有効データが存在するＳＧＳＵ－α、およびアドレス０ｘ０３０６８０００から０ｘ０３０８８０００に有効データが存在するＳＧＳＵ－βに対応するＳＧＳＵビットマップの値はいずれも「０」となる、これはＰＣＩｅバス１２４を介してＳＧＳＵ－α、ＳＧＳＵ－βいずれにもストリームデータを書き込むことができないことを意味する。
　このような書き込みがユーザー領域２０２全体にわたって発生すると、フラッシュメモリ１１１に有効データ未記録領域が多く残存していても、ストリーム記録可能なＳＧＳＵの数が限られ、結果的に不揮発性記憶装置１１０の使用開始から短時間でフラッシュメモリ１１１へのストリーム記録が不可になる。これにより、ストリームのビットレートが一定であると仮定すると、不揮発性記憶装置１１０に記録可能なストリームの総時間が短くなるという結果を招き、エンドユーザーにとって好ましくない。
　なお、本課題は、ホスト装置１００が不揮発性記憶装置１１０に対してはじめにＰＣＩｅバス１２４を介してストリームデータを記録後、ＳＤバス１２３を介してストリームデータを記録する場合や、同一の不揮発性記憶装置１１０に対してインターフェースを切り換えながらストリームデータを記録し続ける場合にも発生しうる。
　発明者は、メモリシステムの開発過程において本課題を認識し、その解決手段を発案するに至った。以下、その解決手段の詳細を具体的に説明する。
　［２．本実施の形態にかかるメモリシステムの構成および動作］
　以下、本実施の形態を図１および図７から図９を用いて説明する。
　図１は本実施の形態にかかるメモリシステムの構成を示した図である。
　図７は、本実施の形態にかかる不揮発性記憶装置１１０内のフラッシュメモリ１１１のユーザー領域２０２の一部を示した図である。
　ユーザー領域２０２は、アドレス０ｘ００００８０００から開始するものとし、ＡＵの大きさを１２８ＭＢ、ＳＧＳを２５６ＭＢとする。ＡＵおよびＳＧＳＵをそれぞれユーザー領域２０２の先頭アドレス０ｘ００００８０００から隙間なく割り当てていくと、アドレス０ｘ０３００８０００は、ＡＵ、ＳＧＳＵ双方の先頭アドレスとなる。
　今、アドレス０ｘ０３００８０００を先頭アドレスとするＡＵをＡＵ－ａとし、これに続くＡＵを順にＡＵ－ｂ、ＡＵ－ｃ、ＡＵ－ｄとする。この時、ＡＵ－ｂ、ＡＵ－ｃ、ＡＵ－ｄの先頭アドレスはそれぞれ０ｘ０３０４８０００、０ｘ０３０８８０００、０ｘ０３０Ｃ８０００となる。
　また、アドレス０ｘ０３００８０００を先頭アドレスとするＳＧＳＵをＳＧＳＵ－αとし、これに続くＳＧＳＵをＳＧＳＵ－βとする。この時、ＳＧＳＵ－βの先頭アドレスは０ｘ０３０８８０００となる。
　初めにホスト装置１００はＳＤバス１２３を介して不揮発性記憶装置１１０にストリームデータを書き込むため、１－３．に記載の方法でＳＤバス１２３を用いた不揮発性記憶装置１１０の起動を実行する。ホスト装置１００は、作成したＡＵビットマップからストリーム記録可能なＡＵとしてＡＵ－ｂを選択し、ＡＵ－ｂの開始アドレス０ｘ０３０４８０００からＡＵの大きさと同じ大きさを持つストリームデータを０ｘ０３０８８０００まで書き込む。ストリームデータ書き込み後、ＦＡＴもしくはアロケーションビットマップはフラッシュメモリ１１１へのデータ書き込み状況に応じて更新される。
　続いてホスト装置１００は、ＰＣＩｅバス１２４を介して同じ不揮発性記憶装置１１０にストリームデータを書き込むため、いったん不揮発性記憶装置１１０への電源供給を停止し、１－４．に記載の方法でＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動を実行する。このとき、図８に示すように、アドレス０ｘ０３０４８０００から０ｘ０３０８８０００まで有効データが記録済であることから、ＳＧＳＵ－αに対応するＳＧＳＵビットマップの値は「０」となる。
　一方、ＳＧＳＵ－βは有効データが未記録であることから、対応するＳＧＳＵビットマップの値は「１」となる、これはＰＣＩｅバス１２４を介してＳＧＳＵ－βにはストリームデータを書き込むことができることを意味する。
　なお、本実施の形態の説明において、ホスト装置１００がＳＤバス１２３を介してＡＵに書き込むストリームデータの大きさをＡＵの大きさと同じとしたが、ＡＵの大きさよりも小さい（例えばＡＵの大きさが１２８ＭＢのとき、該ＡＵに対して１００ＭＢのストリームデータを書き込む）場合でも同様の効果が得られる。
　図９は、ユーザー領域２０２内に含まれる部分ユーザー領域９０１におけるＡＵとＳＧＳＵとの関係を示した図である。
　図９（ａ）は、１－５．に記載の従来の技術に基づいて動作するメモリシステムのフラッシュメモリ１１１の状態の一部を示した図である。このとき、ＡＵの大きさは１２８ＭＢ、ＳＧＳは１９２ＭＢである。また、所定のアドレスＸからＡＵ－ａ、ＡＵ－ｂ、の順にＡＵ－ｌまでの１２個のＡＵが、同様にアドレスＸからＳＧＳＵ－α、ＳＧＳＵ－β、の順にＳＧＳＵ－θまでの８個のＳＧＳＵがそれぞれ配置されている１５３６ＭＢ分の部分ユーザー領域９０１を考える。
　最初、当該１５３６ＭＢ分の部分ユーザー領域９０１には有効データが記録されていないものとする。
　ホスト装置１００がＳＤバス１２３を用いた不揮発性記憶装置１１０の起動を実行後、ＡＵ－ｂ、ＡＵ－ｅ、ＡＵ－ｈ、ＡＵ－ｋそれぞれの先頭アドレスからＡＵの大きさに相当する１２８ＭＢのストリームデータを順次書き込む。この結果、１２８×４＝５１２ＭＢ分の領域が消費される。
　続いてホスト装置１００がＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動を実行し、更新されたＦＡＴもしくはアロケーションビットマップを読み出してＳＧＳＵビットマップを作成する。このとき、フラッシュメモリ１１１の状態は図９（ａ）のようになっているため、ＳＧＳＵ－αからＳＧＳＵ－θまでのすべてのＳＧＳＵビットマップの値は「０」となる。これは１５３６ＭＢの部分ユーザー領域９０１のうち１５３６－５１２＝１０２４ＭＢ分の未記録領域があるにも関わらず、ＰＣＩｅバス１２４を介して当該部分ユーザー領域９０１にストリームデータを全く書き込めないことを意味する。
　このような書き込みがユーザー領域２０２全体にわたって実施されると、ＳＧＳＵビットマップの値が「１」のＳＧＳＵの数が早期に減少し、短時間でフラッシュメモリ１１１へのストリーム記録が不可能となる。
　図９（ｂ）は、本実施の形態に基づいて動作するメモリシステムのフラッシュメモリ１１１の状態の一部を示した図である。このとき、ＡＵの大きさは１２８ＭＢ、ＳＧＳは２５６ＭＢである。また、所定のアドレスＸからＡＵ－ａ、ＡＵ－ｂ、の順にＡＵ－ｌまでの１２個のＡＵが、同様にアドレスＸからＳＧＳＵ－α、ＳＧＳＵ－β、の順にＳＧＳＵ－ζまでの６個のＳＧＳＵがそれぞれ配置されている１５３６ＭＢ分の部分ユーザー領域９０１を考える。
　図９（ａ）の場合と同様、初期状態として当該１５３６ＭＢ分の部分ユーザー領域９０１には有効データが記録されていないものとする。ホスト装置１００がＳＤバス１２３を用いた不揮発性記憶装置１１０の起動を実行後、ＡＵ－ｂ、ＡＵ－ｅ、ＡＵ－ｈ、ＡＵ－ｋそれぞれの先頭アドレスからＡＵの大きさに相当する１２８ＭＢのストリームデータを順次書き込む。この結果、１２８×４＝５１２ＭＢ分の領域が消費される。
　続いてホスト装置１００がＰＣＩｅバス１２４を用いた不揮発性記憶装置１１０の起動を実行し、更新されたＦＡＴもしくはアロケーションビットマップを読み出してＳＧＳＵビットマップを作成する。このとき、フラッシュメモリ１１１の状態は図９（ｂ）のようになっていることから、ＳＧＳＵ－α、ＳＧＳＵ－γ、ＳＧＳＵ－δ、ＳＧＳＵ－ζのＳＧＳＵビットマップの値は「０」である一方、ＳＧＳＵ－β、ＳＧＳＵ－εは有効データが記録されていないためＳＧＳＵビットマップの値は「１」となる。これはＳＧＳＵ－β、ＳＧＳＵ－εに相当する２５６ｘ２＝５１２ＭＢ分の領域にはＰＣＩｅバス１２４を介してストリームデータを書き込むことができることを意味し、記録するストリームのビットレートを一定とするならば、図９（ａ）の場合に比べより長時間のストリームが記録可能となる。
　［３．考察］
　以下、従来の技術および本実施の形態を比較した場合の違いを考察する。
　複数のインターフェースに対応可能な不揮発性記憶装置１１０において、従来の技術に基づく図９（ａ）では、より大きなメモリブロックであるＳＧＳＵの境界が、より小さなメモリブロックであるＡＵの境界に一致しない場合がある。従って、図９（ａ）に示すように、ＳＤバス１２３を介して１個のＡＵ内に閉じてストリームデータを記録したときに、ＳＧＳＵの境界をまたいで記録される場合があり、結果として、ＳＧＳＵ境界前後の２つのＳＧＳＵ双方ともＰＣＩｅバス１２４を介したストリームデータの記録ができなくなる事態が発生しうる。
　一方、本実施の形態に基づく図９（ｂ）では、ＳＧＳＵの境界は必ずＡＵの境界に一致する。従って、ホスト装置１００がＳＤバス１２３を介して同様のストリームデータの書き込みを行ったとき、ＳＧＳＵビットマップの値が「１」を保てるＳＧＳＵの数がより多くなり、結果としてより長時間のストリームデータを記録可能とすることができる。
　ユーザー領域２０２の開始アドレスから隙間なくＡＵおよびＳＧＳＵを配置するという前提で、図９（ｂ）のようにＳＧＳＵの境界が必ずＡＵの境界に一致するようにするためには、より大きなメモリブロックであるＳＧＳＵの大きさ（ＳＧＳ）がより小さなメモリブロックであるＡＵの大きさの自然数倍になっていることが条件である。
　実際、図９（ａ）の場合は、ＳＧＳ／ＡＵの大きさ＝１９２ＭＢ／１２８ＭＢ＝１．５であって自然数倍ではないのに対し、図９（ｂ）の場合は、ＳＧＳ／ＡＵの大きさ＝２５６ＭＢ／１２８ＭＢ＝２であり自然数倍となっている。
　昨今のＮＡＮＤメモリデバイスの技術進化により、より大容量かつより複雑な構成をもつフラッシュメモリ１１１も出現してきている。ＮＶＭｅプロトコルで規定されているＳＧＳは比較的設定の自由度が高く、ＰＣＩｅインターフェースのみを持つ不揮発性記憶装置１１０の場合は、実装するフラッシュメモリ１１１に適したＳＧＳの値を設定することが可能である。
　一方ＳＤインターフェースおよびＰＣＩｅインターフェース双方を有する不揮発性記憶装置１１０の場合、ＡＵの大きさならびにＳＧＳについて、同一の値をそれぞれＳＤプロトコル制御部１１５ａおよびＮＶＭｅプロトコル制御部１１５ｂに設定することが好ましいことは言うまでもない。しかしながら、ＳＤプロトコルで規定されているＡＵの大きさの設定値には制約があり、両者の値を一致させることが困難な場合がある。そのような場合は、一方のインターフェースのメモリブロックの大きさがもう一方のインターフェースのメモリブロックの大きさの自然数倍、もしくは（１／自然数）倍と設定することが、メモリ使用効率の良いストリーム記録を実現するために必要である。
　なお、本実施の形態では、ホスト装置１００が不揮発性記憶装置１１０に対してはじめにＳＤ１２３を介してストリームデータを記録後、ＰＣＩｅバス１２４を介してストリームデータを記録する場合について説明したが、はじめにＰＣＩｅバス１２４を介してストリームデータを記録後、ＳＤバス１２３を介してストリームデータを記録する場合や、同一の不揮発性記憶装置１１０に対してインターフェースを切り換えながらストリームデータを記録し続ける場合にも適用できる。
　以上、添付図面を参照しながら実施の形態について説明したが、本開示はかかる例に限定されない。当業者であれば、請求の範囲に記載された範疇内において、各種の変更例、修正例、置換例、付加例、削除例、均等例に想到し得ることは明らかであり、それらについても本開示の技術的範囲に属すると了解される。また、発明の趣旨を逸脱しない範囲において、上述した実施の形態における各構成要素を任意に組み合わせてもよい。
　本開示は、ＳＤインターフェースおよびＰＣＩｅインターフェースのように複数のインターフェースを有するＳＤカード、ｍｉｃｒｏＳＤカード等の不揮発性記憶装置と、上記不揮発性記憶装置を制御するホスト装置、およびこれらホスト装置、不揮発性記憶装置から構成されるメモリシステムに適用することができる。
　１００　ホスト装置
　１０１　第１電源供給部
　１０２　第２電源供給部
　１０３　ホスト装置コントローラ
　１０５　ホスト装置Ｉ／Ｆ部
　１０５ａ　ＳＤプロトコル制御部
　１０５ｂ　ＮＶＭｅプロトコル制御部
　１０６　ファイルシステム
　１１０　不揮発性記憶装置
　１１１　フラッシュメモリ
　１１３　不揮発性記憶装置コントローラ
　１１４　メモリバス
　１１５　不揮発性記憶装置Ｉ／Ｆ部
　１１５ａ　ＳＤプロトコル制御部
　１１５ｂ　ＮＶＭｅプロトコル制御部
　１２１　ＶＤＤ１ライン
　１２２　ＶＤＤ２ライン
　１２３　ＳＤバス
　１２４　ＰＣＩｅバス
　２０１　システム領域
　２０２　ユーザー領域
　９０１　部分ユーザー領域

Claims (15)

  1. 　ホスト装置と第１のインターフェースおよび前記第１のインターフェースとは異なる第２のインターフェースを介して接続される不揮発性記憶装置であって、
    　書き込みを制御する制御部と、メモリと、を備え、
    　前記メモリは、
    　　前記ホスト装置から前記第１のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位である第１のデータブロックと、
    　　前記第２のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位である第２のデータブロックと、を有し、
    　　前記第１のデータブロックの大きさは、ｎを自然数としたとき、前記第２のデータブロックの大きさのｎ倍、もしくは１／ｎ倍である、
    　不揮発性記憶装置。
  2. 　前記ホスト装置からの前記データの書き込み位置を示すアドレスは、第１のインターフェースおよび第２のインターフェースで共通である、
    　請求項１に記載の不揮発性記憶装置。
  3. 　前記第１のデータブロックのうち、最も若い先頭アドレスをもつ前記第１のデータブロックの先頭アドレスと、前記第２のデータブロックのうち、最も若い先頭アドレスをもつ前記第２のデータブロックの先頭アドレスとが一致している、
    　請求項１に記載の不揮発性記憶装置。
  4. 　前記第２のインターフェースは、前記第１のインターフェースに対して、バス、プロトコルの少なくともいずれか一方が異なる、
    　請求項１に記載の不揮発性記憶装置。
  5. 　前記第１のインターフェースはＳＤインターフェースであり、
    　前記第２のインターフェースはＰＣＩ　Ｅｘｐｒｅｓｓインターフェースである、
    　請求項４に記載の不揮発性記憶装置。
  6. 　前記ＳＤインターフェースに対応する前記第１のデータブロックの大きさは、前記ＰＣＩ　Ｅｘｐｒｅｓｓインターフェースに対応する前記第２のデータブロックの大きさより小さい、もしくは等しい、
    　請求項５に記載の不揮発性記憶装置。
  7. 　ホスト装置と、前記ホスト装置と第１のインターフェースおよび前記第１のインターフェースとは異なる第２のインターフェースを介して接続される不揮発性記憶装置と、を有するメモリシステムであって、
    　前記不揮発性記憶装置は、
    　書き込みを制御する制御部と、メモリと、を備え、
    　前記メモリは、
    　　前記ホスト装置から前記第１のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位である第１のデータブロックと、
    　　前記第２のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位である第２のデータブロックと、を有し、
    　前記ホスト装置は、
    　前記第１のインターフェースを介して前記不揮発性記憶装置にデータを書き込むとき、前記第１のインターフェースを介して前記第１のデータブロックの大きさを取得し、記録済の有効データの大きさが第１の値以下である前記第１のデータブロックを選択して前記データを書き込み、
    　前記第２のインターフェースを介して前記不揮発性記憶装置にデータを書き込むとき、前記第２のインターフェースを介して前記第２のデータブロックの大きさを取得し、記録済の有効データの大きさが第２の値以下である前記第２のデータブロックを選択して前記データを書き込み、
    　前記第１のデータブロックの大きさは、ｎを自然数としたとき、前記第２のデータブロックの大きさのｎ倍、もしくは１／ｎ倍である、
    　メモリシステム。
  8. 　前記ホスト装置から前記不揮発性記憶装置への前記データの書き込み位置を示すアドレスは、第１のインターフェースおよび第２のインターフェースで共通である、
    　請求項７に記載のメモリシステム。
  9. 　前記第１のデータブロックのうち、最も若い先頭アドレスをもつ前記第１のデータブロックの先頭アドレスと、前記第２のデータブロックのうち、最も若い先頭アドレスをもつ前記第２のデータブロックの先頭アドレスとが一致している、
    　請求項７に記載のメモリシステム。
  10. 　前記第２のインターフェースは、前記第１のインターフェースに対して、バス、プロトコルの少なくともいずれか一方が異なる、
    　請求項７に記載のメモリシステム。
  11. 　前記第１のインターフェースはＳＤインターフェースであり、
    　前記第２のインターフェースはＰＣＩ　Ｅｘｐｒｅｓｓインターフェースである、
    　請求項１０に記載のメモリシステム。
  12. 　前記ＳＤインターフェースに対応する前記第１のデータブロックの大きさは、前記ＰＣＩ　Ｅｘｐｒｅｓｓインターフェースに対応する前記第２のデータブロックの大きさより小さい、もしくは等しい、
    　請求項１１に記載のメモリシステム。
  13. 　不揮発性記憶装置と第１のインターフェースおよび前記第１のインターフェースとは異なる第２のインターフェースを介して接続されるホスト装置であって、
    　前記第１のインターフェースを介して前記不揮発性記憶装置にデータを書き込むとき、前記第１のインターフェースを介して第１のデータブロックの大きさを取得し、記録済の有効データの大きさが第１の値以下である前記第１のデータブロックを選択して前記データを書き込み、前記第２のインターフェースを介して前記不揮発性記憶装置にデータを書き込むとき、前記第２のインターフェースを介して第２のデータブロックの大きさを取得し、記録済の有効データの大きさが第２の値以下である前記第２のデータブロックを選択して前記データを書き込む書き込み部、を備え、
    　前記第１のデータブロックは、前記第１のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位であり、
    　前記第２のデータブロックは、前記第２のインターフェースを介して前記不揮発性記憶装置にデータを書き込むときの管理単位である、
    　ホスト装置。
  14. 　前記第２のインターフェースは、前記第１のインターフェースに対して、バス、プロトコルの少なくともいずれか一方が異なる、
    　請求項１３に記載のホスト装置。
  15. 　前記第１のインターフェースはＳＤインターフェースであり、
    　前記第２のインターフェースはＰＣＩ　Ｅｘｐｒｅｓｓインターフェースである、
    　請求項１４に記載のホスト装置。
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