JP7446963B2 - メモリシステム及びメモリシステムの制御方法 - Google Patents

メモリシステム及びメモリシステムの制御方法 Download PDF

Info

Publication number
JP7446963B2
JP7446963B2 JP2020158382A JP2020158382A JP7446963B2 JP 7446963 B2 JP7446963 B2 JP 7446963B2 JP 2020158382 A JP2020158382 A JP 2020158382A JP 2020158382 A JP2020158382 A JP 2020158382A JP 7446963 B2 JP7446963 B2 JP 7446963B2
Authority
JP
Japan
Prior art keywords
data
memory
user data
memory controller
host device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020158382A
Other languages
English (en)
Other versions
JP2022052169A (ja
Inventor
真司 米澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020158382A priority Critical patent/JP7446963B2/ja
Priority to US17/201,127 priority patent/US11282565B1/en
Publication of JP2022052169A publication Critical patent/JP2022052169A/ja
Application granted granted Critical
Publication of JP7446963B2 publication Critical patent/JP7446963B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

実施形態は、メモリシステム及びメモリシステムの制御方法に関する。
データを不揮発に記憶することが可能な不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、ＮＡＮＤフラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。メモリシステムへの主電源からの電力の供給が絶たれることによるデータ喪失を防ぐため、バックアップ電源から電力が供給される間に、メモリコントローラ内部のデータをＮＡＮＤフラッシュメモリへ退避させる技術が知られている。
特開2017-156803号公報
電源断に伴うデータ喪失を回避するメモリシステム及びメモリシステムの制御方法を提供する。
実施形態のメモリシステムは、不揮発性メモリと、第１データを記憶するデータバッファを含むメモリコントローラと、外部の主電源からの電力の供給が絶たれている場合に、上記不揮発性メモリ及び上記メモリコントローラに電力を供給するバックアップ電源と、を備える。上記メモリコントローラは、上記バックアップ電源から電力を供給されている場合に、上記第１データを上記不揮発性メモリに書き込むことなく、上記第１データを識別する情報を含む第２データを上記不揮発性メモリに書き込み、上記主電源からの電力の供給が復旧した後、上記不揮発性メモリに記憶された上記情報を外部のホスト機器に送信するように構成される。
実施形態に係るメモリシステムの構成を示すブロック図。 実施形態に係るホスト機器及びメモリシステムの構成を示すブロック図。 実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。 実施形態に係るメモリコントローラ内のユーザデータバッファの構成の一例を示すブロック図。 実施形態に係るルックアップテーブルのデータ構造の一例を示す表。 実施形態に係る喪失データ識別情報のデータ構造の一例を示す表。 実施形態に係るメモリシステムにおける第１の動作の一例を示すフローチャート。 実施形態に係るメモリシステムにおける第２の動作の一例を示すフローチャート。 第１変形例に係るメモリシステムにおける第２の動作の一例を示すフローチャート。 第２変形例に係るメモリシステムにおける第１の動作の一例を示すフローチャート。
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。
１．実施形態
１．１ 構成
１．１．１ メモリシステムの冗長構成
まず、複数のメモリシステムによる冗長構成について、図１を用いて説明する。図１は、実施形態に係るメモリシステムの構成を示すブロック図である。
図１に示すように、実施形態に係る情報処理システムは、ホスト機器５および複数のメモリシステム１（１Ａ及び１Ｂ）を含む。ホスト機器５は、例えば、データセンターに設置されるサーバである。ホスト機器５には、複数のメモリシステム１（１Ａ及び１Ｂ）が接続される。ホスト機器５に接続されるメモリシステムの数は３個以上であってもよい。メモリシステム１Ａ及び１Ｂは、例えば、データセンターの記憶領域として機能するＳＳＤ（solid state drive）である。
ホスト機器５は、メモリシステム１Ａ及び１Ｂを用いてＲＡＩＤ（Redundant arrays of independent disks）を構築する。例えば、ホスト機器５は、メモリシステム１Ａとメモリシステム１Ｂとに同一のデータを記憶させる。これにより、ホスト機器５は、メモリシステム１Ａ及びメモリシステム１Ｂのいずれか一方に記憶されたデータが何らかの原因で喪失した場合に、他方に記憶されたデータを用いて、喪失したデータを復元できる。すなわち、ホスト機器５は、複数のメモリシステム１に記憶されたデータをバックアップ可能に構成される。
以下、メモリシステム１Ａの構成及び動作について詳述する。また、メモリシステム１Ａにおいて喪失したデータを、メモリシステム１Ｂに記憶されたデータを用いて復元する処理を、「喪失データ復元処理」と呼ぶ。
１．１．２ ホスト機器及びメモリシステムの構成
次に、ホスト機器５及びメモリシステム１Ａの構成について、図２を用いて説明する。図２は、実施形態に係るホスト機器及びメモリシステムの構成を示すブロック図である。
ホスト機器５は、主電源５１を含んでいてもよい。主電源５１は、電力をメモリシステム１Ａに供給する。また、主電源５１は、ホスト機器５とは別にメモリシステム１Ａの外部に設けられていてもよい。
メモリシステム１Ａは、メモリコントローラ１０、不揮発性メモリ２０、及び電源制御回路３０を含む。メモリシステム１Ａは、２以上の不揮発性メモリ２０を含んでいてもよい。
メモリコントローラ１０は、ホスト機器５から要求（コマンド）を受信し、受信した要求に基づいて不揮発性メモリ２０を制御する。具体的には、例えば、メモリコントローラ１０は、ホスト機器５から書込みを要求されたデータを不揮発性メモリ２０に書き込む。また、メモリコントローラ１０は、ホスト機器５から読出しを要求されたデータを不揮発性メモリ２０から読み出してホスト機器５に送信する。
不揮発性メモリ２０は、不揮発にデータを記憶するメモリである。不揮発性メモリ２０は、例えば、ＮＡＮＤ型フラッシュメモリである。また、不揮発性メモリ２０は、ＥＥＰＲＯＭ（登録商標）（Electrically erasable programmable read only memory）であってもよい。不揮発性メモリ２０は、喪失データ識別情報２０ａを記憶する。喪失データ識別情報２０ａの詳細については、後述する。
電源制御回路３０は、メモリコントローラ１０及び不揮発性メモリ２０に電力を供給する回路である。電源制御回路３０は、主電源５１から電力を供給されている間には、主電源５１から電力をメモリコントローラ１０及び不揮発性メモリ２０に供給するように構成される。また、電源制御回路３０は、主電源５１からの電力の供給が絶たれた場合には、バックアップ電源３１から電力をメモリコントローラ１０及び不揮発性メモリ２０に供給するように構成される。電源制御回路３０は、メモリコントローラ１０と同一基板上に設けられてもよいし、互いに異なる基板上に設けられてもよい。電源制御回路３０は、バックアップ電源３１を含む。バックアップ電源３１は、例えば、電池及び／又はキャパシタである。バックアップ電源３１は、電池及び／又はキャパシタの内部に予め蓄えられた所定量の電力に基づいて、電力をメモリコントローラ１０及び不揮発性メモリ２０に供給する機能を有する。
次に、メモリコントローラ１０の内部構成を説明する。メモリコントローラ１０は、ホストインタフェース回路１１、制御部１２、ユーザデータバッファ１３、システムデータバッファ１４、及びメモリインタフェース回路１５を含む。
ホストインタフェース回路１１は、メモリコントローラ１０とホスト機器５との間の通信を司るハードウェアインタフェースである。ホストインタフェース回路１１は、ホストバスを介してホスト機器５と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、又はＰＣＩｅ（Peripheral component interconnect express）等に準拠したバスである。
制御部１２は、メモリコントローラ１０の全体を制御する回路である。制御部１２は、例えば、ハードウェアとして、ＣＰＵ（Central processing unit）等のプロセッサ、及びＲＯＭ（Read only memory）を含む。
ユーザデータバッファ１３は、揮発性メモリである。ユーザデータバッファ１３は、例えば、ＳＲＡＭ（Static random access memory）である。ユーザデータバッファ１３は、ユーザデータを記憶する。ユーザデータは、不揮発性メモリ２０に書き込まれるライトデータである。
システムデータバッファ１４は、揮発性メモリである。システムデータバッファ１４は、例えば、ＤＲＡＭ（Dynamic random access memory）である。システムデータバッファ１４は、システムデータを記憶する。システムデータは、ユーザデータ、ユーザデータを記憶する不揮発性メモリ２０及びユーザデータバッファ１３を管理するためのデータである。
メモリインタフェース回路１５は、メモリコントローラ１０と不揮発性メモリ２０との間の通信を司るハードウェアインタフェースである。メモリインタフェース回路１５は、メモリバスＢＵＳを介して不揮発性メモリ２０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（Single data rate）インタフェース、トグルＤＤＲ（Double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）等に準拠したバスである。
次に、メモリコントローラ１０と不揮発性メモリ２０との間でやり取りされる信号の一例を説明する。図３は、実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
メモリバスＢＵＳで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。なお、本明細書において、信号の名称の末尾のｎは、末尾のｎのない名称の信号の反転論理を示す。すなわち、信号の名称の末尾のｎは、信号が“Ｌ（Low）”レベルの場合にアサートされていることを意味する。
信号ＣＥｎは、不揮発性メモリ２０をイネーブルにするための信号である。信号ＣＥｎは、“Ｌ”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ２０に通知する信号である。信号ＷＥｎは、“Ｌ”レベルでアサートされる。信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ２０に取り込ませるための信号である。信号ＲＥｎは、“Ｌ”レベルでアサートされる。信号ＲＥｎは、不揮発性メモリ２０から出力信号Ｉ／Ｏを読み出すための信号である。信号ＷＰｎは、“Ｌ”レベルでアサートされる。信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ２０に指示するための信号である。信号ＲＢｎは、不揮発性メモリ２０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来ない状態である。信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、メモリコントローラ１０と不揮発性メモリ２０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びにライトデータ及びリードデータ等のデータを含む。
１．１．３ ユーザデータバッファ
次に、実施形態に係るユーザデータバッファ１３の構成の一例について、図４に示すブロック図を用いて説明する。図４は、実施形態に係るメモリコントローラ内のユーザデータバッファの構成の一例を示すブロック図である。
図４に示すように、ユーザデータバッファ１３は、複数のストリームバッファＳＴＢＵＦ（ＳＴＢＵＦ０、ＳＴＢＵＦ１、ＳＴＢＵＦ２、…、ＳＴＢＵＦｎ）を含み得る（ｎは３以上の整数）。
複数のストリームバッファＳＴＢＵＦは、ユーザデータバッファ１３中の記憶領域である。なお、複数のストリームバッファＳＴＢＵＦは、互いに異なる記憶領域が割り当てられていればよい。複数のストリームバッファＳＴＢＵＦは、１つのユーザデータバッファの記憶領域上に混在していてもよい。また、複数のストリームバッファＳＴＢＵＦは、複数のユーザデータバッファによって物理的に分けられていてもよい。複数のストリームバッファＳＴＢＵＦの個数は、例えば、ホスト機器５からメモリコントローラ１０に送信されるユーザデータの属性の数に等しい。
ユーザデータの属性は、例えば、ユーザデータの更新頻度である。ユーザデータの属性は、ユーザデータの重要度（書込み優先度）であってもよい。ユーザデータの属性は、ユーザデータをいくつかの集合に分類するために使用される。ユーザデータの属性は、ホスト機器５によって任意の項目が設定され得る。例えば、ホスト機器５は、更新頻度が同程度のユーザデータを同じ属性に関連づけ、更新頻度が有意に異なるユーザデータ同士を互いに異なる属性に関連づける。
１．１．４ ルックアップテーブル及び喪失データ識別情報
次に、実施形態に係るルックアップテーブル及び喪失データ識別情報のデータ構造について説明する。
（ルックアップテーブル）
図５は、実施形態に係るルックアップテーブルのデータ構造の一例を示す表である。
ルックアップテーブル１４ａは、あるユーザデータが、ユーザデータバッファ１３又は不揮発性メモリ２０内のどの記憶領域に記憶されているか、を特定する情報である。ルックアップテーブル１４ａは、システムデータの一例である。ルックアップテーブル１４ａには、複数のレコードが記憶される。図５における１行が１つのレコードである。複数のレコードは、各々が論理アドレス及び物理アドレスの２つの要素を含む。論理アドレスは、ユーザデータを一意に識別するアドレス情報である。論理アドレスは、ホスト機器５によって指定される。物理アドレスは、ユーザデータバッファ１３又は不揮発性メモリ２０の記憶領域を一意に識別するアドレス情報である。物理アドレスは、メモリコントローラ１０によって指定される。
図５の例では、ルックアップテーブル１４ａは、論理アドレス“０”～“９９”に対応するユーザデータがそれぞれ、メモリコントローラ１０内の物理アドレス“ＲＡＭ＿ＡＤＤａ”～“ＲＡＭ＿ＡＤＤｘｘ”に対応する記憶領域に記憶されていることを示す。また、ルックアップテーブル１４ａは、論理アドレス“１０１”～“９９９”に対応するユーザデータがそれぞれ、不揮発性メモリ２０内の物理アドレス“ＮＡＮＤ＿ＡＤＤａ”～“ＮＡＮＤ＿ＡＤＤｙｙ”に対応する記憶領域に記憶されていることを示す。
以上のデータ構造を有するルックアップテーブル１４ａによって、メモリコントローラ１０は、ホスト機器５から受信したユーザデータが、不揮発性メモリ２０内のどの記憶領域に不揮発化されているか判断できる。また、メモリコントローラ１０は、ユーザデータが不揮発化されていない場合には、メモリコントローラ１０内のどの記憶領域に一時的に記憶されているか判断できる。
（喪失データ識別情報）
図６は、実施形態に係る喪失データ識別情報のデータ構造の一例を示す表である。
喪失データ識別情報２０ａには、例えば、メモリシステム１Ａ内から喪失して正しく読み出せない“Ｕｎｃ（Uncorrectable）”状態であるユーザデータの論理アドレスが記憶される。
図６の例では、喪失データ識別情報２０ａは、論理アドレス“０”～“９９”に対応するユーザデータが、メモリシステム１Ａから喪失して正しく読み出せなくなっていることを示す。
以上のデータ構造を有する喪失データ識別情報２０ａによって、メモリコントローラ１０は、どのユーザデータがメモリシステム１Ａから喪失したか判断できる。
１．２ 電源断時データ保護動作
次に、実施形態に係るメモリシステムにおける電源断時データ保護動作について説明する。
まず、図７を用いて、バックアップ電源３１によって電力が供給されている間の電源断時データ保護動作について説明する。図７は、実施形態に係るメモリシステムにおける第１の動作の一例を示すフローチャートである。第１の動作は、電源断時データ保護動作のうち、バックアップ電源によって電力が供給されている間の動作である。図７では、メモリシステム１Ａへの主電源５１からの電力の供給が絶たれる一方、メモリシステム１Ｂへの主電源５１から電力の供給は継続される状況が想定される。このような状況は、メモリシステム１Ａのユーザの不慮のオペレーションにより発生し得る。
主電源５１からの電力の供給が絶たれたことを検出すると（開始）、電源制御回路３０は、バックアップ電源３１からの電力の供給を開始する（Ｓ１０）。これにより、メモリシステム１Ａは、バックアップ電源３１から電力を供給されている間動作できる。
バックアップ電源３１から電力が供給されていることを検出すると、メモリコントローラ１０は、少なくとも一部のユーザデータを不揮発化させるか否かを判定する（Ｓ１１）。例えば、バックアップ電源３１によって不揮発化可能なデータ量に対するシステムデータのデータ量の割合が閾値未満である場合、メモリコントローラ１０は、少なくとも一部のユーザデータを不揮発化させると判定する。バックアップ電源３１によって不揮発化可能なデータ量に対するシステムデータのデータ量の割合が閾値以上である場合、メモリコントローラ１０は、全てのユーザデータを不揮発化させないと判定する。閾値は、例えば、０以上１未満の値が設定される。
少なくとも一部のユーザデータを不揮発化させる場合（Ｓ１１；ｙｅｓ）、メモリコントローラ１０は、不揮発化させるユーザデータの論理アドレスを特定する（Ｓ１２）。例えば、メモリコントローラ１０は、１または複数のストリームバッファＳＴＢＵＦを選択する。そして、メモリコントローラ１０は、選択したストリームバッファＳＴＢＵＦに記憶されるユーザデータの論理アドレスを特定する。なお、メモリコントローラ１０は、システムデータ及び不揮発化させるユーザデータのデータ量がバックアップ電源３１によって不揮発化可能なデータ量を超えない範囲において、１または複数のストリームバッファＳＴＢＵＦを選択する。また、メモリコントローラ１０は、主電源５１からの電力の供給が絶たれる前に、選択するストリームバッファＳＴＢＵＦの順番を予め定めていてもよい。
メモリコントローラ１０は、不揮発化させるユーザデータの書込み先の物理アドレスを特定する（Ｓ１３）。例えば、メモリコントローラ１０は、不揮発性メモリ２０内の記憶領域を選択する。そして、メモリコントローラ１０は、選択した記憶領域の物理アドレスを特定する。
メモリコントローラ１０は、特定した論理アドレスと特定した物理アドレスに基づき、不揮発化させるユーザデータに関するルックアップテーブル１４ａを更新する（Ｓ１４）。Ｓ１４の処理の後はＳ１５の処理に進む。
全てのユーザデータを不揮発化させない場合（Ｓ１１；ｎｏ）、Ｓ１５の処理に進む。この場合、メモリコントローラ１０は、不揮発化させるユーザデータの論理アドレス及び物理アドレスの特定、並びに不揮発化させるユーザデータに関するルックアップテーブル１４ａの更新を行わない。
メモリコントローラ１０は、不揮発化させないユーザデータの論理アドレスをルックアップテーブル１４ａに基づいて特定する（Ｓ１５）。
メモリコントローラ１０は、特定した不揮発化させないユーザデータの論理アドレスに基づき、喪失データ識別情報２０ａを生成する（Ｓ１６）。そして、メモリコントローラ１０は、生成した喪失データ識別情報２０ａをシステムデータとしてシステムデータバッファ１４に記憶させる。
次に、メモリコントローラ１０は、書込みコマンドを発行する。そしてメモリコントローラ１０は、発行した書込みコマンドを不揮発性メモリ２０に送信する（Ｓ１７）。書込みコマンドは、例えば、不揮発性メモリ２０に対する書込み動作のコマンド、システムデータの物理アドレス、及びシステムデータバッファ１４内の全てのシステムデータを含む。ユーザデータを不揮発化させる場合、書込みコマンドは、不揮発化させるユーザデータの物理アドレス、及び不揮発化させるユーザデータを更に含む。
書込みコマンドを受信すると、不揮発性メモリ２０は、システムデータの書込み動作を実行する（Ｓ１８）。これにより、喪失データ識別情報２０ａが不揮発化される。Ｓ１８の処理が終わると、図７の一連の処理は終了となる（終了）。
その後、バックアップ電源３１からの電力の供給が絶たれると、メモリシステム１Ａの動作は停止する。これにより、ユーザデータバッファ１３に記憶されているユーザデータが失われる。
次に、図８を用いて、復旧した主電源５１によって電力が供給されている間の電源断時データ保護動作について説明する。図８は、実施形態に係るメモリシステムにおける第２の動作の一例を示すフローチャートである。第２の動作は、電源断時データ保護動作のうち、復旧した主電源によって電力が供給されている間の動作である。
主電源５１から電力が供給されると（開始）、メモリコントローラ１０は、喪失データ識別情報２０ａを含むシステムデータを読み出す旨の読出しコマンドを発行する。そして、メモリコントローラ１０は、読出しコマンドを不揮発性メモリ２０に送信する（Ｓ２０）。
メモリコントローラ１０から読出しコマンドを受信すると、不揮発性メモリ２０は、喪失データ識別情報２０ａを含むシステムデータを読み出す（Ｓ２１）。
不揮発性メモリ２０は、読み出した喪失データ識別情報２０ａをメモリコントローラ１０に送信する（Ｓ２２）。
不揮発性メモリ２０から喪失データ識別情報２０ａを受信すると、メモリコントローラ１０は、喪失データ識別情報２０ａをシステムデータバッファ１４に記憶させる（Ｓ２３）。
メモリコントローラ１０は、システムデータバッファ１４に記憶させた喪失データ識別情報２０ａを、ホスト機器５に送信する（Ｓ２４）。
メモリコントローラ１０から喪失データ識別情報２０ａを受信すると、ホスト機器５は、メモリシステム１Ａから喪失したユーザデータの論理アドレスを喪失データ識別情報２０ａに基づいて特定する（Ｓ２５）。
ホスト機器５は、特定した論理アドレスに対応するユーザデータをメモリシステム１Ｂから読み出す（Ｓ２６）。
ホスト機器５は、読み出したユーザデータをメモリシステム１Ａに送信する（Ｓ２７）。
ホスト機器５からユーザデータを受信すると、メモリコントローラ１０は、受信したユーザデータをユーザデータバッファ１３に記憶させる（Ｓ２８）。これにより、電源断によって喪失したユーザデータがメモリシステム１Ａ内に復元される。以上により、電源断時データ保護動作が終了する（終了）。
１．３ 本実施形態に係る効果
実施形態によれば、メモリコントローラ１０は、バックアップ電源３１から電力を供給されている間に、喪失データ識別情報２０ａを含むシステムデータを不揮発性メモリ２０に書き込む。これにより、主電源５１の復旧後、メモリコントローラ１０は、不揮発性メモリ２０から喪失データ識別情報２０ａを読み出すことができ、どのユーザデータが失われたか判断することができる。
また、メモリコントローラ１０は、主電源５１の復旧に応じて、不揮発性メモリ２０から読み出した喪失データ識別情報２０ａをホスト機器５に送信する。これにより、ホスト機器５は、電源断によってメモリシステム１Ａから失われたユーザデータの論理アドレスを特定することができる。このため、ホスト機器５は、メモリシステム１Ｂから、論理アドレスに対応するユーザデータを読み出すことができ、メモリシステム１Ａから失われたユーザデータを復元することができる。したがって、電源断によってメモリシステム１Ａから失われたユーザデータの特定ができなくなることを回避することができる。
なお、バックアップ電源３１が供給可能な電力量は、メモリシステム１Ａが設けられる基板の面積による制約を受けるため、バックアップ電源３１から電力が供給されている間に不揮発性メモリ２０に記憶できるデータ量には、限りがある。一方、メモリシステム１Ａは、ユーザデータの不揮発性メモリ２０への書込み動作を実行するか否かを、ユーザデータの属性毎に判定する。このため、ユーザデータバッファ１３内に記憶されるユーザデータのデータ量は、属性数に応じて増加し得る。つまり、属性数の増加に伴い、ユーザデータバッファ１３内のユーザデータのデータ量が、バックアップ電源３１から電力が供給されている間に不揮発化できるユーザデータのデータ量を上回る場合がある。
実施形態によれば、メモリコントローラ１０は、バックアップ電源３１によって不揮発化させないユーザデータの論理アドレスを含む喪失データ識別情報２０ａを、不揮発性メモリ２０に記憶させる。これにより、バックアップ電源３１によって不揮発化できない量のユーザデータが記憶されている状態で電源断が発生しても、メモリシステム１Ａは、どのユーザデータが失われたかを把握することができる。このため、属性数の多さに関わらず、ユーザデータをメモリシステム１Ａ内に復元することができる。
また、ユーザデータバッファ１３内の全てのユーザデータが不揮発化できる程度に少ない場合においても、メモリコントローラ１０は、不揮発化するデータ量を、全てのユーザデータを不揮発化する場合よりも少なくできる。このため、電源断時に使用される不揮発性メモリ２０の容量を節約することができる。また、バックアップ電源３１として、容量が小さい小型の電池又はキャパシタを用いることができる。
また、メモリコントローラ１０は、バックアップ電源３１によってシステムデータを不揮発化しつつ、ユーザデータの一部を不揮発性メモリ２０に記憶させる。これにより、電源断に伴うデータ喪失を回避しつつ、喪失するユーザデータのデータ量を低減することができる。
２． 変形例等
なお、上述の実施形態は、種々の変形が可能である。以下では、実施形態と異なる構成及び動作について主に説明する。
２．１ 第１変形例
実施形態では、主電源５１が復旧した後、メモリコントローラ１０が自発的にホスト機器５に対して喪失データ識別情報２０ａを送信する場合について説明した。第１変形例では、メモリコントローラ１０は、ホスト機器５からの喪失データの読出し要求に応じて、喪失データ識別情報２０ａを送信する。
図９は、第１変形例に係るメモリシステムにおける第２の動作を示すフローチャートである。
主電源５１から電力が供給されると（開始）、メモリコントローラ１０は、喪失データ識別情報２０ａを含むシステムデータを読み出す旨の読出しコマンドを発行する。そして、メモリコントローラ１０は、発行した読出しコマンドを不揮発性メモリ２０に送信する（Ｓ３０）。
メモリコントローラ１０から読出しコマンドを受信すると、不揮発性メモリ２０は、喪失データ識別情報２０ａを含むシステムデータを読み出す（Ｓ３１）。
不揮発性メモリ２０は、読み出した喪失データ識別情報２０ａをメモリコントローラ１０に送信する（Ｓ３２）。
不揮発性メモリ２０から喪失データ識別情報を受信すると、メモリコントローラ１０は、喪失データ識別情報２０ａをシステムデータバッファ１４に記憶させる（Ｓ３３）。
Ｓ３３の処理の後、メモリコントローラ１０は、ホスト機器５から要求を受信するまで待機する（Ｓ３４）。
メモリコントローラ１０は、ホスト機器５から受信した要求が喪失データ識別情報２０ａの送信要求であるか否かを判定する（Ｓ３５）。なお、Ｓ３５の処理において、メモリコントローラ１０は、受信した要求がユーザデータの読み出し要求であるか否かを判定してもよい。読出し要求には、例えば、電源断によって喪失したユーザデータに対応する論理アドレスが含まれ得る。この場合、メモリコントローラ１０は、読出し要求に含まれる論理アドレスが喪失データ識別情報２０ａ内にあるか否かを判定する。読出し要求に含まれる論理アドレスが喪失データ識別情報２０ａ内にある場合、メモリコントローラ１０は、Ｕｎｃ情報をホスト機器５に送信してもよい。Ｕｎｃ情報は、ホスト機器５に要求されたユーザデータがメモリシステム１Ａから喪失して正しく読み出せないことを示す。
ホスト機器５から受信した要求が喪失データ識別情報２０ａの送信要求でない場合（Ｓ３５；ｎｏ）、メモリコントローラ１０は、受信した要求に基づく動作を実行する（Ｓ３６）。Ｓ３６の処理の後はＳ３４の処理に進む。
ホスト機器５から受信した要求が喪失データ識別情報２０ａの送信要求である場合（Ｓ３５；ｙｅｓ）、メモリコントローラ１０は、システムデータバッファ１４に記憶させた喪失データ識別情報２０ａをホスト機器５に送信する（Ｓ３７）。
メモリコントローラ１０から喪失データ識別情報２０ａを受信すると、ホスト機器５は、受信した喪失データ識別情報２０ａに基づいて、論理アドレスを特定する（Ｓ３８）。
ホスト機器５は、特定した論理アドレスに対応するユーザデータをメモリシステム１Ｂから読み出す（Ｓ３９）。
ホスト機器５は、読み出したユーザデータをメモリシステム１Ａに送信する（Ｓ４０）。
ユーザデータをホスト機器５から受信すると、メモリコントローラ１０は、受信したユーザデータをユーザデータバッファ１３に記憶させる（Ｓ４１）。これにより、電源断によって喪失したユーザデータがメモリシステム１Ａ内に復元される。以上により、電源断時データ保護動作が終了する（終了）。
第１変形例によれば、メモリコントローラ１０は、ユーザデータがメモリシステム１Ａから喪失したことを、ホスト機器５からの要求に応じてホスト機器５に送信する。これにより、ホスト機器５が喪失したユーザデータの送信を要求しない場合、メモリコントローラ１０は、ホスト機器５への喪失データ識別情報２０ａの送信を省略することができる。このため、ユーザデータの不要な復元処理を省略できる。したがって、ユーザデータの復元に関するメモリシステム１Ａ及びホスト機器５の負荷を低減できる。
２．２ 第２変形例
また、上述の実施形態では、バックアップ電源３１が電力を供給している間に、メモリシステム１Ａが喪失データ識別情報２０ａを生成する場合について説明した。第２変形例では、メモリシステム１Ａは、ルックアップテーブル１４ａを書き換えることによって、ルックアップテーブル１４ａに喪失データ識別情報２０ａとしての機能を持たせる。
図１０は、第２変形例に係るメモリシステムにおける第１の動作の一例を示すフローチャートである。
主電源５１からの電力の供給が絶たれたことを検出すると（開始）、電源制御回路３０は、バックアップ電源３１からの電力の供給を開始する（Ｓ５０）。
バックアップ電源３１から電力が供給されていることを検出すると、メモリコントローラ１０は、少なくとも一部のユーザデータを不揮発化させるか否かを判定する（Ｓ５１）。
少なくとも一部のユーザデータを不揮発化させる場合（Ｓ５１；ｙｅｓ）、メモリコントローラ１０は、不揮発化させるユーザデータの論理アドレスを特定する（Ｓ５２）。
メモリコントローラ１０は、不揮発化させるユーザデータの書込み先の物理アドレスを特定する（Ｓ５３）。
メモリコントローラ１０は、特定した論理アドレスと特定した物理アドレスに基づき、不揮発化させるユーザデータに関するルックアップテーブル１４ａを更新する（Ｓ５４）。Ｓ５４の処理の後はＳ５５の処理に進む。
全てのユーザデータを不揮発化させない場合（Ｓ５１；ｎｏ）、Ｓ５５の処理に進む。この場合、メモリコントローラ１０は、不揮発化させるユーザデータの論理アドレス及び物理アドレスの特定、並びに不揮発化させるユーザデータに関するルックアップテーブル１４ａの更新を行わない。
メモリコントローラ１０は、不揮発化させないユーザデータの論理アドレスをルックアップテーブル１４ａに基づいて特定する（Ｓ５５）。
メモリコントローラ１０は、不揮発化させないユーザデータに関するルックアップテーブル１４ａを更新する（Ｓ５６）。具体的には、メモリコントローラ１０は、不揮発化させないユーザデータに対応する物理アドレスが“Ｕｎｃ”状態を示すように更新する。これにより、更新されたルックアップテーブル１４ａは、喪失データ識別情報２０ａとも見なすことができる。
次に、メモリコントローラ１０は、書込みコマンドを発行する。そして、メモリコントローラ１０は、発行した書込みコマンドを不揮発性メモリ２０に送信する（Ｓ５７）。
書込みコマンドを受信すると、不揮発性メモリ２０は、システムデータの書込み動作を実行する（Ｓ５８）。これにより、更新されたルックアップテーブル１４ａが不揮発化される。Ｓ５８の処理が終わると、図１０の一連の処理は終了となる（終了）。
第２変形例によれば、バックアップ電源３１から電力が供給されていることを検出すると、メモリコントローラ１０は、喪失データ識別情報２０ａの内容を含むようにルックアップテーブル１４ａを更新する。これにより、ルックアップテーブル１４ａとは異なる新たなテーブルを生成することなく、電源断によって喪失するユーザデータを管理することができる。
２．３ その他
上述の実施形態では、一例として、ユーザデータバッファ１３が複数のストリームバッファＳＴＢＵＦを有する場合について説明した。しかしながら、ユーザデータバッファ１３は、１つのストリームバッファＳＴＢＵＦしか有していなくてもよい。つまり、メモリコントローラ１０は、ユーザデータを不揮発性メモリ２０へ書き込む際にユーザデータを属性毎に区別しないように構成されていてもよい。
補足すると、バックアップ電源３１によって不揮発化できるユーザデータ量を上回るユーザデータが１つのストリームバッファＳＴＢＵＦ内に記憶されている場合、上述の実施形態と同様、メモリシステム１Ａは、ユーザデータを全て不揮発化することができない。このため、バックアップ電源３１によって全てのユーザデータを不揮発化できないという課題は、ストリームバッファＳＴＢＵＦの数に依らず顕在化し得る。
ユーザデータバッファ１３が１つのストリームバッファＳＴＢＵＦしか有していない場合でも、バックアップ電源３１から電力が供給されている間に、メモリコントローラ１０は、喪失データ識別情報２０ａを不揮発化する。これにより、１つのストリームバッファＳＴＢＵＦ内のユーザデータ量がバックアップ電源３１によって不揮発化できるユーザデータ量を上回っていても、ユーザデータをメモリシステム１Ａ内に復元することができる。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１，１Ａ，１Ｂ…メモリシステム
５…ホスト機器
１１…ホストインタフェース回路
１２…制御部
１３…ユーザデータバッファ
１４…システムデータバッファ
１５…メモリインタフェース回路
２０…不揮発性メモリ
３０…電源制御回路
３１…バックアップ電源
５１…主電源
１４ａ…ルックアップテーブル
２０ａ…喪失データ識別情報
ＢＵＳ…メモリバス

Claims (9)

  1. 不揮発性メモリと、
    第１データを記憶するデータバッファを含むメモリコントローラと、
    外部の主電源からの電力の供給が絶たれている場合に、前記不揮発性メモリ及び前記メモリコントローラに電力を供給するバックアップ電源と、を備え、
    前記メモリコントローラは、
    前記バックアップ電源から電力を供給されている場合に、前記第１データを前記不揮発性メモリに書き込むことなく、前記第１データを識別する情報を含む第２データを前記不揮発性メモリに書き込み、
    前記主電源からの電力の供給が復旧した後、前記不揮発性メモリに記憶された前記情報を外部のホスト機器に送信する
    ように構成されたメモリシステム。
  2. 前記メモリコントローラは、前記主電源からの電力の供給が再開することに応じて、前記情報を前記ホスト機器に送信するように構成された、
    請求項１記載のメモリシステム。
  3. 前記メモリコントローラは、前記ホスト機器からの要求に応じて、前記情報を前記ホスト機器に送信するように構成された、
    請求項１記載のメモリシステム。
  4. 前記第１データは、前記不揮発性メモリへの書込みを前記ホスト機器から指示されたユーザデータである、
    請求項１記載のメモリシステム。
  5. 前記データバッファは、ユーザデータである第３データを更に記憶するように構成され、
    前記メモリコントローラは、
    前記バックアップ電源から電力を供給されている場合、前記第１データを前記不揮発性メモリに書き込むことなく、前記第２データ及び前記第３データを前記不揮発性メモリに書き込むように構成された、
    請求項４記載のメモリシステム。
  6. 前記第２データは、前記第１データと、前記データバッファ及び前記不揮発性メモリと、を管理するためのシステムデータである、
    請求項１記載のメモリシステム。
  7. 前記情報は、前記第１データを識別する第１アドレス情報と、前記第１データが記憶される記憶領域を識別する第２アドレス情報と、を含む
    請求項１記載のメモリシステム。
  8. 前記第２アドレス情報は、前記第１データが前記メモリシステム内の記憶領域に記憶されていないことを示す、
    請求項７記載のメモリシステム。
  9. 不揮発性メモリと、第１データを記憶するデータバッファを含むメモリコントローラと、外部の主電源からの電力の供給が絶たれている場合に、前記不揮発性メモリ及び前記メモリコントローラに電力を供給するバックアップ電源と、を備えたメモリシステムの制御方法であって、
    前記バックアップ電源から電力を供給されている場合に、前記第１データを前記不揮発性メモリに書き込むことなく、前記第１データを識別する情報を含む第２データを前記不揮発性メモリに書き込みことと、
    前記主電源からの電力の供給が復旧した後、前記不揮発性メモリに記憶された前記情報を外部のホスト機器に送信することと、
    を備える、メモリシステムの制御方法。
JP2020158382A 2020-09-23 2020-09-23 メモリシステム及びメモリシステムの制御方法 Active JP7446963B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020158382A JP7446963B2 (ja) 2020-09-23 2020-09-23 メモリシステム及びメモリシステムの制御方法
US17/201,127 US11282565B1 (en) 2020-09-23 2021-03-15 Memory system and controlling method of memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020158382A JP7446963B2 (ja) 2020-09-23 2020-09-23 メモリシステム及びメモリシステムの制御方法

Publications (2)

Publication Number Publication Date
JP2022052169A JP2022052169A (ja) 2022-04-04
JP7446963B2 true JP7446963B2 (ja) 2024-03-11

Family

ID=80739415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020158382A Active JP7446963B2 (ja) 2020-09-23 2020-09-23 メモリシステム及びメモリシステムの制御方法

Country Status (2)

Country Link
US (1) US11282565B1 (ja)
JP (1) JP7446963B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005242708A (ja) 2004-02-26 2005-09-08 Matsushita Electric Ind Co Ltd ファイル修復方法、およびファイル記録装置
JP2018073040A (ja) 2016-10-27 2018-05-10 東芝メモリ株式会社 メモリシステム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064238A (ja) 2007-09-06 2009-03-26 Hitachi Ulsi Systems Co Ltd メモリシステム
KR20110046243A (ko) * 2009-10-27 2011-05-04 삼성전자주식회사 사용자 장치 및 그것의 맵핑 데이터 관리 방법
JP5579431B2 (ja) 2009-12-28 2014-08-27 株式会社日立製作所 ソリッド・ステート・ドライブ装置および平準化管理情報の退避・回復方法
US8972651B2 (en) * 2011-10-05 2015-03-03 Hitachi, Ltd. Storage system and storage method
US9830257B1 (en) * 2013-06-12 2017-11-28 Western Digital Technologies, Inc. Fast saving of data during power interruption in data storage systems
WO2015097751A1 (ja) * 2013-12-24 2015-07-02 株式会社日立製作所 不揮発性キャッシュメモリにデータをバックアップするストレージシステム
JP2017156803A (ja) 2016-02-29 2017-09-07 株式会社東芝 ストレージ装置及び同装置における管理情報退避方法
US9507532B1 (en) * 2016-05-20 2016-11-29 Pure Storage, Inc. Migrating data in a storage array that includes a plurality of storage devices and a plurality of write buffer devices
US10489307B2 (en) * 2017-01-05 2019-11-26 Pure Storage, Inc. Periodically re-encrypting user data stored on a storage device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005242708A (ja) 2004-02-26 2005-09-08 Matsushita Electric Ind Co Ltd ファイル修復方法、およびファイル記録装置
JP2018073040A (ja) 2016-10-27 2018-05-10 東芝メモリ株式会社 メモリシステム

Also Published As

Publication number Publication date
US20220093155A1 (en) 2022-03-24
JP2022052169A (ja) 2022-04-04
US11282565B1 (en) 2022-03-22

Similar Documents

Publication Publication Date Title
US9927999B1 (en) Trim management in solid state drives
US6754765B1 (en) Flash memory controller with updateable microcode
US8504762B2 (en) Flash memory storage device with data interface
KR100483643B1 (ko) 메모리 장치
US7610445B1 (en) System and method for improving data integrity and memory performance using non-volatile media
US8327068B2 (en) Memory module, memory controller, nonvolatile storage, nonvolatile storage system, and memory read/write method
US8375166B2 (en) Methods and structure for limiting storage device write caching
US20150331624A1 (en) Host-controlled flash translation layer snapshot
US20070214309A1 (en) Nonvolatile storage device and data writing method thereof
US20190324859A1 (en) Method and Apparatus for Restoring Data after Power Failure for An Open-Channel Solid State Drive
TWI524183B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
US20070130442A1 (en) Apparatus and Methods Using Invalidity Indicators for Buffered Memory
US20110283058A1 (en) Storage apparatus and method of managing data storage area
CN107515827B (zh) Pcie ssd自定义日志的存储方法、装置及ssd
JP6753257B2 (ja) 情報処理装置、情報処理システム、情報処理装置の制御方法および情報処理装置の制御プログラム
US9389998B2 (en) Memory formatting method, memory controller, and memory storage apparatus
US9965400B2 (en) Memory management method, memory control circuit unit and memory storage device
US20150058531A1 (en) Data writing method, memory control circuit unit and memory storage apparatus
CN111324290A (zh) 一种存储器
US10467020B2 (en) Memory device, and information-processing device
KR20080033649A (ko) 머지 빈도를 줄일 수 있는 플래쉬 메모리 시스템 및 그관리 방법
JP7446963B2 (ja) メモリシステム及びメモリシステムの制御方法
JP2006099802A (ja) 記憶制御装置およびキャッシュメモリの制御方法
US20150089122A1 (en) Apparatus, control apparatus, control method and storage medium
KR102423278B1 (ko) 메모리 시스템 및 그것의 동작 방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230317

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240228

R151 Written notification of patent or utility model registration

Ref document number: 7446963

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151