WO2024038774A1 - プラズマ処理装置及び静電チャック - Google Patents

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WO2024038774A1
WO2024038774A1 PCT/JP2023/028541 JP2023028541W WO2024038774A1 WO 2024038774 A1 WO2024038774 A1 WO 2024038774A1 JP 2023028541 W JP2023028541 W JP 2023028541W WO 2024038774 A1 WO2024038774 A1 WO 2024038774A1
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WO
WIPO (PCT)
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edge ring
substrate
plasma processing
support surface
bias electrode
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Application number
PCT/JP2023/028541
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English (en)
French (fr)
Inventor
昂 荒巻
康太 四本松
黎夫 李
宏 辻本
Original Assignee
東京エレクトロン株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Definitions

  • Exemplary embodiments of the present disclosure relate to plasma processing apparatus and electrostatic chucks.
  • Patent Document 1 In a plasma processing apparatus, there is a technique described in Patent Document 1 as a technique for alleviating the influence of the phase difference between the electric bias for the substrate and the electric bias for the edge ring on plasma processing.
  • the present disclosure is capable of controlling the incident angle (tilting angle) of ions (hereinafter also simply referred to as "ion incident angle") at the edge portion of a substrate in plasma processing, and furthermore, the ion incident angle can be controlled. To provide a technique that can suppress occasional fluctuations in plasma processing results.
  • a plasma processing apparatus includes a chamber and a substrate support disposed within the chamber, the substrate support disposed on the conductive base and a conductive base. , an electrostatic chuck having a substrate support surface and an edge ring support surface, an edge ring disposed on the edge ring support surface so as to surround the substrate disposed on the substrate support surface, and a substrate support surface in the electrostatic chuck.
  • the bias electrode has an annular overlapping portion that overlaps with the substrate bias electrode in a plan view, and the annular overlapping portion has a radial width of 9 mm to 11 mm.
  • a top electrode disposed above the substrate support; an RF generator electrically connected to the conductive base and configured to generate an RF signal; and an RF generator electrically connected to the substrate bias electrode; a first voltage pulse generator configured to generate a first sequence of voltage pulses having a first voltage level; and a first voltage pulse generator configured to generate a first sequence of voltage pulses having a first voltage level; a second voltage pulse generator configured to generate a sequence of two voltage pulses.
  • the angle of incidence of ions at the edge portion of a substrate can be controlled in plasma processing, and the plasma processing results may vary when the angle of incidence of ions is controlled. It is possible to provide a technology that can suppress this.
  • FIG. 1 is an explanatory diagram schematically showing an example of a plasma processing apparatus. It is an explanatory view showing an example of composition of an electrode in a substrate support part.
  • FIG. 3 is an explanatory diagram showing an example of the configuration of a bias electrode of a substrate support part in a plan view. An example of the waveforms of the first pulsed DC signal DC1 and the second pulsed DC signal DC2 is shown.
  • FIG. 3 is an explanatory diagram showing fluctuations in a plasma sheath on an edge portion of a substrate.
  • 7 is a graph showing the relationship between the width of the annular overlapping portion and the amount of variation in the ion incident angle within the substrate plane during etching treatment.
  • 7 is a graph showing the relationship between the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode and the etching rate within the substrate surface when the width of the annular overlapping portion is 0 mm.
  • 7 is a graph showing the relationship between the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode and the etching rate in the substrate plane when the width of the annular overlapping portion is 10 mm.
  • 7 is a graph showing the relationship between the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode and the etching rate in the substrate plane when the width of the annular overlapping portion is 24.5 mm.
  • FIG. 2 is a graph showing the circularity of a membrane hole formed on a substrate when the width of the annular overlapping portion is 0 mm and the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode is 0 V and 150 V. It is a graph showing the circularity of a membrane hole formed on a substrate when the width of the annular overlapping portion is 10 mm and the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode is 0 V and 150 V.
  • FIG. 2 is a graph showing the circularity of the membrane hole formed on the substrate when the width of the annular overlapping portion is 24.5 mm and the potential difference ⁇ V applied to the substrate bias electrode and the edge ring bias electrode is 0 V and 150 V.
  • FIG. . FIG. 7 is a schematic diagram showing another example of a configuration for supplying a DC signal to a bias electrode in a substrate support part.
  • a chamber and a substrate support disposed within the chamber, the substrate support disposed on the conductive base and having a substrate support surface and an edge ring.
  • An electrostatic chuck having a support surface, an edge ring placed on the edge ring support surface so as to surround the substrate placed on the substrate support surface, and a substrate placed below the substrate support surface in the electrostatic chuck.
  • a bias electrode disposed below the edge ring support surface in the electrostatic chuck and extending to the edge of the substrate support surface in plan view; an edge ring bias electrode having an annular overlap portion overlapping the substrate bias electrode, the annular overlap portion having a radial width of 9 mm to 11 mm; an RF generator electrically connected to the conductive base and configured to generate an RF signal; and an RF generator electrically connected to the substrate bias electrode and having a first voltage level.
  • a first voltage pulse generator configured to generate a first sequence of voltage pulses
  • a first voltage pulse generator configured to generate a second sequence of voltage pulses having a second voltage level.
  • a second voltage pulse generator configured to generate a second voltage pulse generator.
  • the vertical spacing between the substrate bias electrode and the edge ring bias electrode is between 9 mm and 11 mm.
  • the substrate support further includes a substrate chuck electrode disposed between the substrate support surface and the substrate bias electrode.
  • the substrate support further includes at least one edge ring chuck electrode disposed between the edge ring support surface and the edge ring bias electrode.
  • the at least one edge ring chuck electrode includes an inner edge ring chuck electrode and an outer edge ring chuck electrode, and the edge ring is edged by a potential difference between the inner edge ring chuck electrode and the outer edge ring chuck electrode. It is configured to stick to the ring support surface.
  • the first voltage level has a negative polarity and the second voltage level has a negative polarity.
  • the first voltage level is different than the second voltage level.
  • the absolute value of the first voltage level is less than or equal to the absolute value of the second voltage level.
  • the first voltage level is between 0V and -15kV.
  • the second voltage level is between 0V and -16.5kV.
  • the plasma processing apparatus further includes a first DC power supply configured to generate a first Direct Current signal having a first voltage level;
  • the voltage pulse generator is configured to generate a first sequence of voltage pulses from the first DC signal.
  • the plasma processing apparatus further includes a second DC power supply configured to generate a second DC signal having a second voltage level, and a second voltage pulse generator. is configured to generate a second sequence of voltage pulses from the second DC signal.
  • the plasma processing apparatus further includes a second DC power source that generates a second DC signal having a third voltage level having a negative polarity, and the second voltage pulse generator , configured to generate a second sequence of voltage pulses from the first DC signal and the second DC signal.
  • the absolute value of the third voltage level is less than the absolute value of the first voltage level.
  • the third voltage level is between 0V and -1.5kV.
  • a plasma processing chamber and a substrate support disposed within the plasma processing chamber, the substrate support disposed on the conductive base and having a substrate support disposed within the plasma processing chamber.
  • an electrostatic chuck having an edge ring support surface, an edge ring disposed on the edge ring support surface so as to surround the substrate disposed on the substrate support surface, and an edge ring disposed below the substrate support surface within the electrostatic chuck; an edge ring bias electrode disposed below the edge ring support surface in the electrostatic chuck and extending to an edge portion of the substrate support surface in plan view; , an edge ring bias electrode having an annular overlapping portion overlapping with the substrate bias electrode in plan view, the annular overlapping portion having a radial width of 9 mm to 11 mm; a first voltage pulse generator electrically connected to the electrode and configured to generate a first sequence of voltage pulses having a first voltage level; and a first voltage pulse generator electrically connected to the edge ring bias electrode; a second voltage pulse generator configured to generate a second sequence of
  • an electrostatic chuck body having a substrate support surface and an edge ring support surface; a substrate bias electrode disposed within the electrostatic chuck body below the substrate support surface; An edge ring bias electrode disposed below the edge ring support surface and extending to an edge portion of the substrate support surface in plan view, the edge ring bias electrode having an annular overlap that overlaps with the substrate bias electrode in plan view.
  • FIG. 1 is a diagram for explaining a configuration example of a capacitively coupled plasma processing apparatus.
  • the plasma processing apparatus 1 according to one exemplary embodiment performs a plasma processing method for plasma processing a substrate.
  • the plasma processing system includes a capacitively coupled plasma processing apparatus 1 and a control section 2.
  • the capacitively coupled plasma processing apparatus 1 includes a plasma processing chamber (also simply referred to as a "chamber") 10, a gas supply section 20, a power source 30, and an exhaust system 40. Further, the plasma processing apparatus 1 includes a substrate support section (substrate supporter) 11 and a gas introduction section.
  • the gas inlet is configured to introduce at least one processing gas into the plasma processing chamber 10 .
  • the gas introduction section includes a shower head 13.
  • Substrate support 11 is arranged within plasma processing chamber 10 .
  • the shower head 13 is arranged above the substrate support section 11 . In one embodiment, showerhead 13 forms at least a portion of the ceiling of plasma processing chamber 10 .
  • the plasma processing chamber 10 has a plasma processing space (substrate processing space) 10s defined by a shower head 13, a side wall 10a of the plasma processing chamber 10, and a substrate support 11.
  • the plasma processing chamber 10 has at least one gas supply port for supplying at least one processing gas to the plasma processing space 10s, and at least one gas exhaust port for discharging gas from the plasma processing space.
  • Plasma processing chamber 10 is grounded.
  • showerhead 13 and substrate support 11 are electrically insulated from plasma processing chamber 10 .
  • the substrate support section 11 includes a main body section 50 and an edge ring 51.
  • the main body portion 50 has a central region 50a for supporting the substrate W and an annular region 50b for supporting the edge ring 51.
  • a wafer is an example of a substrate W.
  • the annular region 50b of the main body 50 surrounds the central region 50a of the main body 50 in plan view.
  • the substrate W is arranged on the central region 50a of the main body 50, and the edge ring 51 is arranged on the annular region 50b of the main body 50 so as to surround the substrate W on the central region 50a of the main body 50.
  • the central region 50a is also called a substrate support surface for supporting the substrate W, and the annular region 50b is also called an edge ring support surface for supporting the edge ring 51.
  • the central region 50a may support a substrate W having a diameter of 300 mm.
  • the central region 50a may have a diameter smaller than the diameter of the substrate W.
  • the main body 50 includes a base 60 and an electrostatic chuck 61.
  • Base 60 includes a conductive member.
  • the conductive member of the base 60 can function as a lower electrode.
  • Electrostatic chuck 61 is placed on base 60 .
  • the electrostatic chuck 61 includes a ceramic member (electrostatic chuck main body) 61a and electrostatic electrodes (substrate chuck electrode and edge ring chuck electrode), which will be described later, arranged within the ceramic member 61a.
  • Ceramic member 61a has a central region 50a. In one embodiment, ceramic member 61a also has an annular region 50b.
  • another member surrounding the electrostatic chuck 61 such as an annular electrostatic chuck or an annular insulating member, may have the annular region 50b.
  • the edge ring 51 may be placed on the annular electrostatic chuck or the annular insulating member, or may be placed on both the electrostatic chuck 61 and the annular insulating member.
  • an RF or DC electrode may be placed within the ceramic member 61a, in which case the RF or DC electrode functions as the bottom electrode.
  • the RF or DC electrode is also called a bias electrode.
  • both the conductive member of the base 60 and the RF or DC electrode may function as two lower electrodes.
  • the edge ring 51 includes one or more annular members.
  • the one or more annular members include one or more edge ring portions and at least one cover ring.
  • the edge ring portion is made of a conductive or insulating material
  • the cover ring is made of an insulating material.
  • the substrate support section 11 may include a temperature control module configured to adjust at least one of the electrostatic chuck 61, the edge ring 51, and the substrate to a target temperature.
  • the temperature control module may include a heater, a heat transfer medium, a flow path 60a, or a combination thereof.
  • a heat transfer fluid such as brine or gas flows through the flow path 60a.
  • a channel 60a is formed within the base 60 and one or more heaters are disposed within the ceramic member 61a of the electrostatic chuck 61.
  • the substrate support section 11 may include a heat transfer gas supply section configured to supply heat transfer gas between the back surface of the substrate W and the central region 50a.
  • the substrate support portion 11 is provided with a lifter (lift pin) not shown.
  • the lifter is arranged in a plurality of through holes vertically penetrating the substrate support part 11, and is moved vertically within the through holes by a drive device (not shown).
  • the substrate W is carried into and out of the chamber 10 by a transport arm (not shown). The lifter can support the substrate W on the substrate support 11 and move it up and down, exchange the substrate W with the transfer arm, and place the substrate W on the substrate support 11.
  • the shower head 13 is configured to introduce at least one processing gas from the gas supply section 20 into the plasma processing space 10s.
  • the shower head 13 has at least one gas supply port 13a, at least one gas diffusion chamber 13b, and a plurality of gas introduction ports 13c.
  • the processing gas supplied to the gas supply port 13a passes through the gas diffusion chamber 13b and is introduced into the plasma processing space 10s from the plurality of gas introduction ports 13c.
  • the shower head 13 also includes an upper electrode.
  • the gas introduction section may include one or more side gas injectors (SGI) attached to one or more openings formed in the side wall 10a.
  • SGI side gas injectors
  • the gas supply section 20 may include at least one gas source 21 and at least one flow rate controller 22.
  • the gas supply 20 is configured to supply at least one process gas from a respective gas source 21 to the showerhead 13 via a respective flow controller 22 .
  • Each flow controller 22 may include, for example, a mass flow controller or a pressure-controlled flow controller.
  • gas supply 20 may include one or more flow modulation devices that modulate or pulse the flow rate of at least one process gas.
  • Power supply 30 includes an RF power supply 31 coupled to plasma processing chamber 10 via at least one impedance matching circuit.
  • RF power supply 31 is configured to provide at least one RF signal (RF power), such as a source RF signal and a bias RF signal, to at least one bottom electrode and/or at least one top electrode.
  • RF power source 31 may function as at least part of a plasma generation unit configured to generate a plasma from one or more process gases in plasma processing chamber 10 .
  • a bias RF signal to at least one lower electrode, a bias potential is generated in the substrate W, and ion components in the formed plasma can be drawn into the substrate W.
  • the RF power supply 31 includes a first RF generation section 31a and a second RF generation section 31b.
  • the first RF generation section 31a is coupled to at least one lower electrode and/or at least one upper electrode via at least one impedance matching circuit, and generates a source RF signal (source RF power) for plasma generation. It is configured as follows.
  • the source RF signal has a frequency within the range of 10 MHz to 150 MHz.
  • the first RF generator 31a may be configured to generate multiple source RF signals having different frequencies.
  • the generated one or more source RF signals are provided to at least one bottom electrode and/or at least one top electrode.
  • the first RF generator 31a is an example of an RF generator.
  • the second RF generating section 31b is coupled to at least one lower electrode via at least one impedance matching circuit, and is configured to generate a bias RF signal (bias RF power).
  • the frequency of the bias RF signal may be the same or different than the frequency of the source RF signal.
  • the bias RF signal has a lower frequency than the frequency of the source RF signal.
  • the bias RF signal has a frequency within the range of 100kHz to 60MHz.
  • the second RF generator 31b may be configured to generate multiple bias RF signals having different frequencies.
  • the generated one or more bias RF signals are provided to at least one bottom electrode. Also, in various embodiments, at least one of the source RF signal and the bias RF signal may be pulsed.
  • Power source 30 may also include a DC power source 32 coupled to plasma processing chamber 10 .
  • the DC power supply 32 includes a first DC generation section 32a and a second DC generation section 32b.
  • the first DC generator 32a is connected to at least one lower electrode and configured to generate a first DC signal.
  • the generated first bias DC signal is applied to the at least one bottom electrode.
  • the second DC generator 32b is connected to the at least one upper electrode and configured to generate a second DC signal.
  • the generated second DC signal is applied to the at least one top electrode.
  • At least one of the first and second DC signals may be pulsed.
  • a sequence of DC-based voltage pulses is applied to the at least one bottom electrode and/or the at least one top electrode.
  • the voltage pulse may have a pulse waveform that is rectangular, trapezoidal, triangular, or a combination thereof.
  • a waveform generator for generating a sequence of voltage pulses from a DC signal is connected between the first DC generator 32a and the at least one bottom electrode. Therefore, the first DC generation section 32a and the waveform generation section constitute a voltage pulse generation section.
  • the voltage pulse generation section is connected to at least one upper electrode.
  • the voltage pulse may have positive polarity or negative polarity. Furthermore, the sequence of voltage pulses may include one or more positive voltage pulses and one or more negative voltage pulses within one cycle.
  • the first and second DC generation units 32a and 32b may be provided in addition to the RF power source 31, or the first DC generation unit 32a may be provided in place of the second RF generation unit 31b. good.
  • the first DC generation unit 32a may include a first DC power supply 111 and a second DC power supply 121, which will be described later.
  • the exhaust system 40 may be connected to a gas exhaust port 10e provided at the bottom of the plasma processing chamber 10, for example.
  • Evacuation system 40 may include a pressure regulating valve and a vacuum pump. The pressure within the plasma processing space 10s is adjusted by the pressure regulating valve.
  • the vacuum pump may include a turbomolecular pump, a dry pump, or a combination thereof.
  • the control unit 2 processes computer-executable instructions that cause the plasma processing apparatus 1 to perform various steps described in this disclosure.
  • the control unit 2 may be configured to control each element of the plasma processing apparatus 1 to execute the various steps (plasma processing) described herein.
  • the control unit 2 controls a power supply 30, an exhaust system 40, a first voltage pulse generator 110, a first DC power supply 111, a second voltage pulse generator 120, a second DC power supply 121, etc., which will be described later. Plasma treatment is possible.
  • part or all of the control unit 2 may be included in the plasma processing apparatus 1.
  • the control unit 2 may include, for example, a computer 2a.
  • the computer 2a may include, for example, a processing unit (CPU: Central Processing Unit) 2a1, a storage unit 2a2, and a communication interface 2a3.
  • the processing unit two a1 may be configured to read a program from the storage unit two a2 and perform various control operations by executing the read program.
  • This program may be stored in the storage unit 2a2 in advance, or may be acquired via a medium when necessary.
  • the acquired program is stored in the storage unit 2a2, and is read out from the storage unit 2a2 and executed by the processing unit 2a1.
  • the medium may be various storage media readable by the computer 2a, or may be a communication line connected to the communication interface 2a3.
  • the storage unit 2a2 may include a RAM (Random Access Memory), a ROM (Read Only Memory), an HDD (Hard Disk Drive), an SSD (Solid State Drive), or a combination thereof. Good.
  • the communication interface 2a3 may communicate with the plasma processing apparatus 1 via a communication line such as a LAN (Local Area Network).
  • FIG. 2 is an explanatory diagram of a vertical cross section showing an example of the structure of the bias electrode and chuck electrode that the substrate support part 11 has.
  • FIG. 3 is an explanatory diagram showing a configuration example of the bias electrode of the substrate support part 11 in a plan view.
  • the substrate support 11 includes a substrate bias electrode 100 and an edge ring bias electrode 101.
  • the substrate bias electrode 100 is disposed within the electrostatic chuck 61 below a central region 50a that serves as a substrate support surface. As shown in FIG. 3, in one embodiment, the substrate bias electrode 100 has a circular shape. The substrate bias electrode 100 is arranged coaxially with the center region 50a in plan view. In one embodiment, substrate bias electrode 100 has a smaller diameter than central region 50a. As shown in FIG. 2, in one embodiment, a first voltage pulse generator 110 and a first DC power source 111 are electrically connected to the substrate bias electrode 100. First DC power supply 111 may generate a first continuous DC signal having a first voltage level.
  • a first voltage pulse generator 110 generates a first pulsed DC signal from a first continuous DC signal generated by a first DC power supply 111 and applies the first pulsed DC signal to a substrate bias electrode. 100 can be applied.
  • the first pulsed DC signal includes a first sequence of voltage pulses having a first voltage level.
  • the edge ring bias electrode 101 is disposed within the electrostatic chuck 61 below the annular region 50b that serves as the edge ring support surface. As shown in FIG. 3, in one embodiment, the edge ring bias electrode 101 has an annular shape. In one embodiment, the edge ring bias electrode 101 is arranged coaxially with the central region 50a and the annular region 50b so that their centers coincide with each other in plan view. As shown in FIGS. 2 and 3, the edge ring bias electrode 101 extends from the annular region 50b to the edge portion of the central region 50a in plan view. Furthermore, the edge ring bias electrode 101 has an annular overlapping portion 101a that partially overlaps with the substrate bias electrode 100 in plan view.
  • the annular overlapping portion 101a has a radial width (overlapping width) D1 of 9 mm to 11 mm. As shown in FIG. 2, the vertical distance L1 between the edge ring bias electrode 101 and the substrate bias electrode 100 in the annular overlapping portion 101a is 9 mm to 11 mm.
  • the substrate W has a diameter of 300 mm.
  • a second voltage pulse generator 120 and a second DC power source 121 are electrically connected to the edge ring bias electrode 101.
  • Second DC power supply 121 may generate a second continuous DC signal having a second voltage level.
  • a second voltage pulse generator 120 generates a second pulsed DC signal from a second continuous DC signal generated by a second DC power supply 121 and applies an edge ring bias to the second pulsed DC signal. can be applied to electrode 101.
  • the second pulsed DC signal includes a second sequence of voltage pulses having a second voltage level.
  • FIG. 4 shows an example of the waveforms of the first pulsed DC signal DC1 generated by the first voltage pulse generator 110 and the second pulsed DC signal DC2 generated by the second voltage pulse generator 120. show.
  • the first pulsed DC signal DC1 has a first sequence of voltage pulses having a first voltage level V1 during a first state S1 within a repetition period T and a second sequence within a repetition period T. It may have a constant reference voltage level V ref during state S2.
  • the absolute value of the reference voltage level V ref is smaller than the absolute value of the first voltage level V1.
  • the first voltage level V1 has negative polarity.
  • the reference voltage level V ref has a zero voltage level.
  • the first voltage level V1 is between 0V and -15kV.
  • the first sequence of voltage pulses has a pulse frequency of 100kHz to 2MHz. In one embodiment, the repetition period T has a repetition frequency between 1 kHz and 50 kHz.
  • the second pulsed DC signal DC2 has a sequence of second voltage pulses having a second voltage level V2 during the first state S1 and a constant reference voltage level during the second state S2. V ref .
  • the absolute value of the reference voltage level V ref is smaller than the absolute value of the second voltage level V2.
  • the first voltage level V2 has negative polarity.
  • the absolute value of the second voltage level V2 is the same as the absolute value of the first voltage level V1. In one embodiment, the absolute value of the second voltage level V2 is greater than the absolute value of the first voltage level V1.
  • a potential difference ⁇ V (V2-V1) occurs between the first voltage level V1 and the second voltage level V2.
  • the second voltage level V2 is between 0V and -16.5kV.
  • the second sequence of voltage pulses has a pulse frequency of 100kHz to 2MHz.
  • the substrate support 11 may include a substrate chuck electrode 150 and at least one edge ring chuck electrode 151 as electrostatic electrodes.
  • the substrate chuck electrode 150 may be positioned within the electrostatic chuck 61 between the substrate support surface and the substrate bias electrode 100.
  • the substrate chuck electrode 150 is connected to a direct current (DC) power source 150p via a switch 150s.
  • DC direct current
  • an electrostatic attraction Coulomb force
  • the substrate W is attracted to the electrostatic chuck 61 by its electrostatic attraction and is held by suction on the substrate support surface.
  • At least one edge ring chuck electrode 151 may be disposed within the electrostatic chuck 61 between the edge ring support surface and the edge ring bias electrode 101.
  • at least one edge ring chuck electrode 151 includes an inner chuck electrode 170 and an outer chuck electrode 171.
  • the inner chuck electrode 170 is connected to a DC power source 170p via a switch 170s.
  • the outer chuck electrode 171 is connected to a DC power source 171p via a switch 171s.
  • a potential difference is generated between the inner chuck electrode 170 and the outer chuck electrode 171, and the edge ring 51 is attracted and held on the edge ring support surface due to the potential difference.
  • the polarity of the DC voltage applied to inner chuck electrode 170 is different from the polarity of the DC voltage applied to outer chuck electrode 171.
  • the plasma processing method includes an etching process in which a film on the substrate W is etched using plasma.
  • the plasma processing method is executed by the control unit 2 in the plasma processing apparatus 1 .
  • the substrate W is carried into the chamber 10 by a transport arm, placed on the substrate support part 11 by a lifter, and held by suction on the substrate support part 11 as shown in FIG.
  • the processing gas is supplied by the gas supply unit 20 to the shower head 13, and from the shower head 13 to the plasma processing space 10s.
  • the processing gas supplied at this time includes a gas that generates active species necessary for etching the substrate W.
  • One or more RF signals are supplied from the RF power source 31 to the upper electrode and/or the lower electrode.
  • the atmosphere within the plasma processing space 10s may be exhausted from the gas exhaust port 10e, and the pressure inside the plasma processing space 10s may be reduced. As a result, plasma is generated on the substrate support part 11 in the plasma processing space 10s, and the substrate W is etched.
  • a first pulsed DC signal DC1 is supplied to the substrate bias electrode 100 by the first voltage pulse generator 110 shown in FIG.
  • the converted DC signal DC2 is supplied to the edge ring bias electrode 101.
  • the control unit 2 controls the first voltage level V1 of the first pulsed DC signal DC1 supplied to the substrate bias electrode 100 and the second voltage level V1 supplied to the edge ring bias electrode 101.
  • the second voltage level V2 of the pulsed DC signal DC2 is controlled to bring the plasma sheath formed above the edge ring 51 close to parallel (horizontal) to the substrate W, as shown in FIG.
  • the angle at which the ion components of the plasma enter the substrate W ion incidence angle
  • the substrate support 11 includes a substrate bias electrode 100 disposed within the electrostatic chuck 61 below the substrate support surface and a substrate bias electrode 100 disposed within the electrostatic chuck 61 below the edge ring support surface. It has an edge ring bias electrode 101.
  • the edge ring bias electrode 101 has an annular overlapping portion 101a that extends to the edge portion of the substrate support surface in a plan view and partially overlaps with the substrate bias electrode 100 in a plan view.
  • the width D1 is 9 mm to 11 mm.
  • FIG. 6 shows the results of verifying the relationship between the width D1 of the annular overlapping portion 101a and the amount of variation in the ion incidence angle within the substrate plane during etching processing.
  • This verification was performed using a substrate that is a DRAM sample. This verification was performed when the width D1 of the annular overlapping portion 101a was 0 mm, when the width D1 of the annular overlapping portion 101a was 10 mm, and when the width D1 of the annular overlapping portion 101a was 24.5 mm.
  • ions in the substrate surface were removed when plasma etching was performed with a potential difference ⁇ V of 150 V between the first voltage level V1 applied to the substrate bias electrode 100 and the voltage level V2 applied to the edge ring bias electrode 101.
  • the incident angle (ion incident angle under condition 2) was measured.
  • the vertical axis in FIG. 6 represents the ion incidence angle difference ⁇ Ti obtained by subtracting the ion incidence angle under condition 2 from the ion incidence angle under condition 1, and the horizontal axis in FIG. 6 represents the position within the substrate plane.
  • the left side of the horizontal axis in FIG. 6 is the center of the substrate W, and the right side is the edge of the substrate W.
  • FIG. 7A, FIG. 7B, and FIG. 7C show the potential difference ⁇ V applied to the substrate bias electrode 100 and the edge ring bias electrode 101 and the etching process for the width D1 (0 mm, 10 mm, 24.5 mm) of the three annular overlapping portions 101a.
  • the results of verifying the relationship with the etching rate within the substrate plane are shown.
  • plasma processing was performed on a substrate having a blanket film at a plurality of set potential differences ⁇ V (0 V, 150 V, 300 V, 500 V), and the etching rate within the substrate surface was measured. From FIGS. 7A to 7C, it can be confirmed that when the width D1 of the annular overlapping portion 101a is 10 mm, there is little variation in the etching rate within the substrate surface when the potential difference ⁇ V is changed.
  • FIGS. 8A, 8B, and 8C show that the potential difference ⁇ V applied to the substrate bias electrode 100 and the edge ring bias electrode 101 is set to 0 V and 150 V for the width D1 (0 mm, 10 mm, 24.5 mm) of the three annular overlapping portions 101a.
  • the results of verifying the roundness of the film hole formed in the film to be etched of the substrate W in the case where the film is etched are shown below. In each verification, the roundness in the depth direction of the membrane hole at the edge portion of the substrate W was measured.
  • the vertical axis in FIGS. 8A to 8C is the distance from the pore bottom, and the horizontal axis in FIGS. 8A to 8C is the circularity of the membrane pore. It can be confirmed that when the width D1 of the annular overlapping portion 101a is 10 mm, the fluctuation in the roundness of the membrane pores due to the application of the potential difference ⁇ V is small.
  • the edge of the substrate can be It is possible to appropriately control the ion incidence angle in the part, and also to avoid variations in plasma processing results such as etching rate and roundness of membrane pores when controlling the ion incidence angle using the potential difference ⁇ V. Can be suppressed. As a result, even if, for example, the edge ring 51 is worn out and the potential difference ⁇ V needs to be adjusted to control the ion incident angle, stable plasma processing results can be obtained.
  • FIG. 9 is an explanatory diagram showing another example of the configuration for applying a DC signal to the bias electrode in the substrate support section 11.
  • the second DC power supply 121 generates a third continuous DC signal having a third voltage level V3.
  • third voltage level V3 has negative polarity.
  • the second voltage pulse generator 120 is configured to generate a second pulsed DC signal from the first continuous DC signal and the third continuous DC signal.
  • the second pulsed DC signal includes a second sequence of voltage pulses having a second voltage level.
  • the absolute value of the third voltage level V3 is less than the absolute value of the first voltage level V1.
  • the third voltage level V3 is between 0V and -1.5kV.
  • the first voltage pulse generator 110 applies a first continuous DC signal having ⁇ 10 kV as the first voltage level V1 to the second voltage pulse generator 120.
  • the second voltage pulse generator 120 sums -1.5 kV as the third voltage level V3 and -10 kV as the first voltage level V1, and generates a second voltage pulse having -11.5 kV.
  • a second pulsed DC signal DC2 is generated that includes a sequence of .
  • a second voltage pulse generator 120 applies a second pulsed DC signal DC2 to the edge ring bias electrode 101.
  • the first voltage pulse generator 110 applies a first pulsed DC signal DC1 to the substrate bias electrode 100, which includes a first sequence of voltage pulses having ⁇ 10 kV as a first voltage level V1.
  • the potential difference ⁇ V applied to the substrate bias electrode 100 and the edge ring bias electrode 101 is 150V.
  • the third voltage level V3 is 0V
  • the first pulsed DC signal DC1 including a sequence of voltage pulses having the first voltage level V1 is applied to both the substrate bias electrode 100 and the edge ring bias electrode 101. applied.
  • the present plasma processing apparatus may undergo various modifications without departing from the scope and spirit of the present disclosure.
  • some components of one embodiment can be added to other embodiments within the ordinary creative ability of those skilled in the art.
  • some components in one embodiment can be replaced with corresponding components in other embodiments.
  • This plasma processing apparatus may be a plasma processing apparatus using any plasma source, such as inductively coupled plasma or microwave plasma, in addition to a capacitively coupled plasma processing apparatus.
  • This plasma processing apparatus may not include an upper electrode and an RF generator.
  • Embodiments of the present disclosure further include the following aspects.
  • a substrate support section disposed within the chamber, the substrate support section comprising: a conductive base; an electrostatic chuck disposed on the conductive base and having a substrate support surface and an edge ring support surface; an edge ring disposed on the edge ring support surface so as to surround the substrate disposed on the substrate support surface; a substrate bias electrode disposed below the substrate support surface within the electrostatic chuck; an edge ring bias electrode disposed below the edge ring support surface in the electrostatic chuck and extending to an edge portion of the substrate support surface in plan view; , the edge ring bias electrode having an annular overlap portion overlapping with the substrate bias electrode, the annular overlap portion having a radial width of 9 mm to 11 mm; the substrate support section, an upper electrode disposed above the substrate support; an RF generator electrically connected to the conductive base and configured to generate an RF signal; a first voltage pulse generator electrically connected to the substrate bias electrode and configured to generate a first sequence of voltage pulses having a first voltage level;
  • the substrate support section further includes at least one edge ring chuck electrode disposed between the edge ring support surface and the edge ring bias electrode, according to any one of notes 1 to 3. Plasma processing equipment.
  • the at least one edge ring chuck electrode includes an inner edge ring chuck electrode and an outer edge ring chuck electrode, and a potential difference between the inner edge ring chuck electrode and the outer edge ring chuck electrode causes the edge ring to move toward the edge ring support surface.
  • an electrostatic chuck body having a substrate support surface and an edge ring support surface; a substrate bias electrode disposed below the substrate support surface within the electrostatic chuck body; an edge ring bias electrode disposed below the edge ring support surface in the electrostatic chuck body and extending to an edge portion of the substrate support surface in plan view; and the edge ring bias electrode has an annular overlapping portion overlapping with the substrate bias electrode, and the annular overlapping portion has a radial width of 9 mm to 11 mm; a substrate chuck electrode disposed between the substrate support surface and the substrate bias electrode; at least one edge ring chuck electrode disposed between the edge ring support surface and the edge ring bias electrode; Including electrostatic chuck.
  • DESCRIPTION OF SYMBOLS 1 Plasma processing apparatus, 10... Chamber, 11... Substrate support part, 61... Electrostatic chuck, 100... Substrate bias electrode, 101... Edge ring bias electrode, 101a... Annular overlapping part, 150... ...substrate chuck electrode, 151 ... edge ring chuck electrode, 110 ... first voltage pulse generator, 111 ... first DC power supply, 120 ... second voltage pulse generator, 121 ... second DC power supply, W...board

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Abstract

プラズマ処理において、基板のエッジ部分におけるイオンの入射角を制御することができ、なおかつ、イオン入射角を制御した時にプラズマ処理結果が変動することを抑制することができる技術を提供する。　プラズマ処理装置は、チャンバと、チャンバ内に配置された基板支持部であって、基板支持部は、導電性基台と、静電チャックと、エッジリングと、基板バイアス電極と、エッジリングバイアス電極とを有し、エッジリングバイアス電極は、平面視で、基板支持面のエッジ部分まで延在し、基板バイアス電極と部分的に重複する環状重複部分を有し、環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、基板支持部と、上部電極と、ＲＦ生成器と、基板バイアス電極に電気的に接続され、第１の電圧パルスのシーケンスを生成する第１の電圧パルス生成器と、エッジリングバイアス電極に電気的に接続され、第２の電圧パルスのシーケンスを生成する第２の電圧パルス生成器と、を含む。

Description

プラズマ処理装置及び静電チャック
　本開示の例示的実施形態は、プラズマ処理装置及び静電チャックに関する。
　プラズマ処理装置において、基板用の電気バイアスとエッジリング用の電気バイアスとの間の位相差がプラズマ処理に及ぼす影響を緩和する技術として、特許文献１に記載された技術がある。
特開２０２１－１５８１３４号公報
　本開示は、プラズマ処理において、基板のエッジ部分におけるイオンの入射角（チルティング角）（以下、単に「イオン入射角」ともいう。）を制御することができ、なおかつ、イオン入射角を制御した時にプラズマ処理結果が変動することを抑制することができる技術を提供する。
　本開示の一つの例示的実施形態におけるプラズマ処理装置は、チャンバと、チャンバ内に配置された基板支持部であって、基板支持部は、導電性基台と、導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、基板支持面上に配置された基板を囲むようにエッジリング支持面上に配置されたエッジリングと、静電チャック内において基板支持面の下方に配置された基板バイアス電極と、静電チャック内においてエッジリング支持面の下方に配置され、平面視で、基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、エッジリングバイアス電極は、平面視で、基板バイアス電極と重複する環状重複部分を有し、環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、エッジリングバイアス電極と、を含む、基板支持部と、基板支持部の上方に配置された上部電極と、導電性基台に電気的に接続され、ＲＦ信号を生成するように構成されるＲＦ生成器と、基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、を含む。
　本開示の一つの例示的実施形態によれば、プラズマ処理において、基板のエッジ部分におけるイオンの入射角を制御することができ、なおかつ、イオン入射角を制御した時にプラズマ処理結果が変動することを抑制することができる技術を提供することができる。
プラズマ処理装置の一例を概略的に示す説明図である。 基板支持部における電極の構成例を示す説明図である。 平面視の基板支持部のバイアス電極の構成例を示す説明図である。 第１のパルス化ＤＣ信号ＤＣ１と第２のパルス化ＤＣ信号ＤＣ２の波形の一例を示す。 基板のエッジ部分上におけるプラズマのシースの変動を示す説明図である。 環状重複部分の幅と、エッチング処理における基板面内のイオン入射角の変動量との関係を示すグラフである。 環状重複部分の幅が０ｍｍの場合について、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶと、基板面内のエッチングレートとの関係を示すグラフである。 環状重複部分の幅が１０ｍｍの場合について、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶと、基板面内のエッチングレートとの関係を示すグラフである。 環状重複部分の幅が２４．５ｍｍの場合について、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶと、基板面内のエッチングレートとの関係を示すグラフである。 環状重複部分の幅を０ｍｍとし、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶを０Ｖと１５０Ｖにした場合の、基板上に形成された膜孔の真円度を示すグラフである。 環状重複部分の幅を１０ｍｍとし、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶを０Ｖと１５０Ｖにした場合の、基板上に形成された膜孔の真円度を示すグラフである。 環状重複部分の幅を２４．５ｍｍとし、基板バイアス電極とエッジリングバイアス電極に印加する電位差ΔＶを０Ｖと１５０Ｖにした場合の、基板上に形成された膜孔の真円度を示すグラフである。 基板支持部におけるバイアス電極にＤＣ信号を供給するための構成の他の一例を示す模式図である。
　以下、本開示の各実施形態について説明する。
　一つの例示的実施形態において、チャンバと、チャンバ内に配置された基板支持部であって、基板支持部は、導電性基台と、導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、基板支持面上に配置された基板を囲むようにエッジリング支持面上に配置されたエッジリングと、静電チャック内において基板支持面の下方に配置された基板バイアス電極と、静電チャック内においてエッジリング支持面の下方に配置され、平面視で、基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、エッジリングバイアス電極は、平面視で、基板バイアス電極と重複する環状重複部分を有し、環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、エッジリングバイアス電極と、を含む、基板支持部と、基板支持部の上方に配置された上部電極と、導電性基台に電気的に接続され、ＲＦ信号を生成するように構成されるＲＦ生成器と、基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、を含む、プラズマ処理装置が提供される。
　一つの例示的実施形態において、基板バイアス電極と前記エッジリングバイアス電極との間の縦方向の間隔は、９ｍｍ～１１ｍｍである。
　一つの例示的実施形態において、基板支持部は、基板支持面と基板バイアス電極との間に配置された基板チャック電極を、さらに含む。
　一つの例示的実施形態において、基板支持部は、記エッジリング支持面とエッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極を、さらに含む。
　一つの例示的実施形態において、少なくとも１つのエッジリングチャック電極は、内側エッジリングチャック電極及び外側エッジリングチャック電極を含み、内側エッジリングチャック電極と外側エッジリングチャック電極との電位差によってエッジリングをエッジリング支持面に吸着するように構成されている。
　一つの例示的実施形態において、第１の電圧レベルは、負極性を有し、第２の電圧レベルは、負極性を有する。
　一つの例示的実施形態において、第１の電圧レベルは、第２の電圧レベルと異なる。
　一つの例示的実施形態において、第１の電圧レベルの絶対値は、第２の電圧レベルの絶対値以下である。
　一つの例示的実施形態において、第１の電圧レベルは、０Ｖ～－１５ｋＶである。
　一つの例示的実施形態において、第２の電圧レベルは、０Ｖ～－１６．５ｋＶである。
　一つの例示的実施形態において、プラズマ処理装置は、第１の電圧レベルを有する第１のＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）信号を生成するように構成される第１のＤＣ電源を、さらに含み、第１の電圧パルス生成器は、第１のＤＣ信号から第１の電圧パルスのシーケンスを生成するように構成されている。
　一つの例示的実施形態において、プラズマ処理装置は、第２の電圧レベルを有する第２のＤＣ信号を生成するように構成される第２のＤＣ電源を、さらに含み、第２の電圧パルス生成器は、第２のＤＣ信号から第２の電圧パルスのシーケンスを生成するように構成されている。
　一つの例示的実施形態において、プラズマ処理装置は、負極性を有する第３の電圧レベルを有する第２のＤＣ信号を生成する第２のＤＣ電源を、さらに含み、第２の電圧パルス生成器は、第１のＤＣ信号及び第２のＤＣ信号から第２の電圧パルスのシーケンスを生成するように構成されている。
　一つの例示的実施形態において、第３の電圧レベルの絶対値は、第１の電圧レベルの絶対値より小さい。
　一つの例示的実施形態において、第３の電圧レベルは、０Ｖ～－１．５ｋＶである。
　一つの例示的実施形態において、プラズマ処理チャンバと、プラズマ処理チャンバ内に配置された基板支持部であって、基板支持部は、導電性基台と、導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、基板支持面上に配置された基板を囲むようにエッジリング支持面上に配置されたエッジリングと、静電チャック内において基板支持面の下方に配置された基板バイアス電極と、静電チャック内においてエッジリング支持面の下方に配置され、平面視で、基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、エッジリングバイアス電極は、平面視で、基板バイアス電極と重複する環状重複部分を有し、環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、エッジリングバイアス電極と、を含む、基板支持部と、基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、を含む、プラズマ処理装置が提供される。
　一つの例示的実施形態において、基板支持面及びエッジリング支持面を有する静電チャック本体と、静電チャック本体内において基板支持面の下方に配置された基板バイアス電極と、静電チャック本体内においてエッジリング支持面の下方に配置され、平面視で、基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、エッジリングバイアス電極は、平面視で、基板バイアス電極と重複する環状重複部分を有し、環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、エッジリングバイアス電極と、基板支持面と基板バイアス電極との間に配置された基板チャック電極と、エッジリング支持面とエッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極と、を含む、静電チャックが提供される。
　以下、図面を参照して、本開示の各実施形態について詳細に説明する。なお、各図面において同一または同様の要素には同一の符号を付し、重複する説明を省略する。特に断らない限り、図面に示す位置関係に基づいて上下左右等の位置関係を説明する。図面の寸法比率は実際の比率を示すものではなく、また、実際の比率は図示の比率に限られるものではない。
＜プラズマ処理装置１の一例＞
　以下に、プラズマ処理システムの構成例について説明する。図１は、容量結合型のプラズマ処理装置の構成例を説明するための図である。一つの例示的実施形態に係るプラズマ処理装置１は、基板をプラズマ処理するプラズマ処理方法を実行する。
　プラズマ処理システムは、容量結合型のプラズマ処理装置１及び制御部２を含む。容量結合型のプラズマ処理装置１は、プラズマ処理チャンバ（単に「チャンバ」ともいう）１０、ガス供給部２０、電源３０及び排気システム４０を含む。また、プラズマ処理装置１は、基板支持部（基板支持器）１１及びガス導入部を含む。ガス導入部は、少なくとも１つの処理ガスをプラズマ処理チャンバ１０内に導入するように構成される。ガス導入部は、シャワーヘッド１３を含む。基板支持部１１は、プラズマ処理チャンバ１０内に配置される。シャワーヘッド１３は、基板支持部１１の上方に配置される。一実施形態において、シャワーヘッド１３は、プラズマ処理チャンバ１０の天部（ｃｅｉｌｉｎｇ）の少なくとも一部を構成する。プラズマ処理チャンバ１０は、シャワーヘッド１３、プラズマ処理チャンバ１０の側壁１０ａ及び基板支持部１１により規定されたプラズマ処理空間（基板処理空間）１０ｓを有する。プラズマ処理チャンバ１０は、少なくとも１つの処理ガスをプラズマ処理空間１０ｓに供給するための少なくとも１つのガス供給口と、プラズマ処理空間からガスを排出するための少なくとも１つのガス排出口とを有する。プラズマ処理チャンバ１０は接地される。シャワーヘッド１３及び基板支持部１１は、プラズマ処理チャンバ１０とは電気的に絶縁される。
　基板支持部１１は、本体部５０及びエッジリング５１を含む。本体部５０は、基板Ｗを支持するための中央領域５０ａと、エッジリング５１を支持するための環状領域５０ｂとを有する。ウェハは基板Ｗの一例である。本体部５０の環状領域５０ｂは、平面視で本体部５０の中央領域５０ａを囲んでいる。基板Ｗは、本体部５０の中央領域５０ａ上に配置され、エッジリング５１は、本体部５０の中央領域５０ａ上の基板Ｗを囲むように本体部５０の環状領域５０ｂ上に配置される。従って、中央領域５０ａは、基板Ｗを支持するための基板支持面とも呼ばれ、環状領域５０ｂは、エッジリング５１を支持するためのエッジリング支持面とも呼ばれる。一実施形態において、中央領域５０ａは、３００ｍｍの直径を有する基板Ｗを支持し得る。中央領域５０ａは、基板Ｗの直径よりも小さい直径を有し得る。
　一実施形態において、本体部５０は、基台６０及び静電チャック６１を含む。基台６０は、導電性部材を含む。基台６０の導電性部材は下部電極として機能し得る。静電チャック６１は、基台６０の上に配置される。静電チャック６１は、セラミック部材（静電チャック本体）６１ａと、セラミック部材６１ａ内に配置される後述の静電電極（基板チャック電極及びエッジリングチャック電極）とを含む。セラミック部材６１ａは、中央領域５０ａを有する。一実施形態において、セラミック部材６１ａは、環状領域５０ｂも有する。なお、環状静電チャックや環状絶縁部材のような、静電チャック６１を囲む他の部材が環状領域５０ｂを有してもよい。この場合、エッジリング５１は、環状静電チャック又は環状絶縁部材の上に配置されてもよく、静電チャック６１と環状絶縁部材の両方の上に配置されてもよい。また、ＲＦ又はＤＣ電極がセラミック部材６１ａ内に配置されてもよく、この場合、ＲＦ又はＤＣ電極が下部電極として機能する。後述するバイアスＲＦ信号又はＤＣ信号がＲＦ又はＤＣ電極に接続される場合、ＲＦ又はＤＣ電極はバイアス電極とも呼ばれる。なお、基台６０の導電性部材とＲＦ又はＤＣ電極との両方が２つの下部電極として機能してもよい。
　エッジリング５１は、１又は複数の環状部材を含む。一実施形態において、１又は複数の環状部材は、１又は複数のエッジリング部分と少なくとも１つのカバーリングとを含む。エッジリング部分は、導電性材料又は絶縁材料で形成され、カバーリングは、絶縁材料で形成される。
　また、基板支持部１１は、静電チャック６１、エッジリング５１及び基板のうち少なくとも１つをターゲット温度に調節するように構成される温調モジュールを含んでもよい。温調モジュールは、ヒータ、伝熱媒体、流路６０ａ、又はこれらの組み合わせを含んでもよい。流路６０ａには、ブラインやガスのような伝熱流体が流れる。一実施形態において、流路６０ａが基台６０内に形成され、１又は複数のヒータが静電チャック６１のセラミック部材６１ａ内に配置される。また、基板支持部１１は、基板Ｗの裏面と中央領域５０ａとの間に伝熱ガスを供給するように構成された伝熱ガス供給部を含んでもよい。
　基板支持部１１には、図示しないリフター（リフトピン）が設けられている。一実施形態において、リフターは、基板支持部１１を上下方向に貫通する複数の貫通孔に配置され、図示しない駆動装置により貫通孔内を上下方向に移動する。一実施形態において、基板Ｗは、図示しない搬送アームによってチャンバ１０内に搬入出される。リフターは、基板支持部１１上で基板Ｗを支持し昇降させ、搬送アームとの間で基板Ｗをやり取りし、基板Ｗを基板支持部１１上に載置することができる。
　シャワーヘッド１３は、ガス供給部２０からの少なくとも１つの処理ガスをプラズマ処理空間１０ｓ内に導入するように構成される。シャワーヘッド１３は、少なくとも１つのガス供給口１３ａ、少なくとも１つのガス拡散室１３ｂ、及び複数のガス導入口１３ｃを有する。ガス供給口１３ａに供給された処理ガスは、ガス拡散室１３ｂを通過して複数のガス導入口１３ｃからプラズマ処理空間１０ｓ内に導入される。また、シャワーヘッド１３は、上部電極を含む。なお、ガス導入部は、シャワーヘッド１３に加えて、側壁１０ａに形成された１又は複数の開口部に取り付けられる１又は複数のサイドガス注入部（ＳＧＩ：Ｓｉｄｅ　Ｇａｓ　Ｉｎｊｅｃｔｏｒ）を含んでもよい。
　ガス供給部２０は、少なくとも１つのガスソース２１及び少なくとも１つの流量制御器２２を含んでもよい。一実施形態において、ガス供給部２０は、少なくとも１つの処理ガスを、それぞれに対応のガスソース２１からそれぞれに対応の流量制御器２２を介してシャワーヘッド１３に供給するように構成される。各流量制御器２２は、例えばマスフローコントローラ又は圧力制御式の流量制御器を含んでもよい。さらに、ガス供給部２０は、少なくとも１つの処理ガスの流量を変調又はパルス化する１又はそれ以上の流量変調デバイスを含んでもよい。
　電源３０は、少なくとも１つのインピーダンス整合回路を介してプラズマ処理チャンバ１０に結合されるＲＦ電源３１を含む。ＲＦ電源３１は、ソースＲＦ信号及びバイアスＲＦ信号のような少なくとも１つのＲＦ信号（ＲＦ電力）を、少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に供給するように構成される。これにより、プラズマ処理空間１０ｓに供給された少なくとも１つの処理ガスからプラズマが形成される。従って、ＲＦ電源３１は、プラズマ処理チャンバ１０において１又はそれ以上の処理ガスからプラズマを生成するように構成されるプラズマ生成部の少なくとも一部として機能し得る。また、バイアスＲＦ信号を少なくとも１つの下部電極に供給することにより、基板Ｗにバイアス電位が発生し、形成されたプラズマ中のイオン成分を基板Ｗに引き込むことができる。
　一実施形態において、ＲＦ電源３１は、第１のＲＦ生成部３１ａ及び第２のＲＦ生成部３１ｂを含む。第１のＲＦ生成部３１ａは、少なくとも１つのインピーダンス整合回路を介して少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に結合され、プラズマ生成用のソースＲＦ信号（ソースＲＦ電力）を生成するように構成される。一実施形態において、ソースＲＦ信号は、１０ＭＨｚ～１５０ＭＨｚの範囲内の周波数を有する。一実施形態において、第１のＲＦ生成部３１ａは、異なる周波数を有する複数のソースＲＦ信号を生成するように構成されてもよい。生成された１又は複数のソースＲＦ信号は、少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に供給される。一実施形態において、第１のＲＦ生成部３１ａは、ＲＦ生成器の一例である。
　第２のＲＦ生成部３１ｂは、少なくとも１つのインピーダンス整合回路を介して少なくとも１つの下部電極に結合され、バイアスＲＦ信号（バイアスＲＦ電力）を生成するように構成される。バイアスＲＦ信号の周波数は、ソースＲＦ信号の周波数と同じであっても異なっていてもよい。一実施形態において、バイアスＲＦ信号は、ソースＲＦ信号の周波数よりも低い周波数を有する。一実施形態において、バイアスＲＦ信号は、１００ｋＨｚ～６０ＭＨｚの範囲内の周波数を有する。一実施形態において、第２のＲＦ生成部３１ｂは、異なる周波数を有する複数のバイアスＲＦ信号を生成するように構成されてもよい。生成された１又は複数のバイアスＲＦ信号は、少なくとも１つの下部電極に供給される。また、種々の実施形態において、ソースＲＦ信号及びバイアスＲＦ信号のうち少なくとも１つがパルス化されてもよい。
　また、電源３０は、プラズマ処理チャンバ１０に結合されるＤＣ電源３２を含んでもよい。ＤＣ電源３２は、第１のＤＣ生成部３２ａ及び第２のＤＣ生成部３２ｂを含む。一実施形態において、第１のＤＣ生成部３２ａは、少なくとも１つの下部電極に接続され、第１のＤＣ信号を生成するように構成される。生成された第１のバイアスＤＣ信号は、少なくとも１つの下部電極に印加される。一実施形態において、第２のＤＣ生成部３２ｂは、少なくとも１つの上部電極に接続され、第２のＤＣ信号を生成するように構成される。生成された第２のＤＣ信号は、少なくとも１つの上部電極に印加される。
　種々の実施形態において、第１及び第２のＤＣ信号のうち少なくとも１つがパルス化されてもよい。この場合、ＤＣに基づく電圧パルスのシーケンスが少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に印加される。電圧パルスは、矩形、台形、三角形又はこれらの組み合わせのパルス波形を有してもよい。一実施形態において、ＤＣ信号から電圧パルスのシーケンスを生成するための波形生成部が第１のＤＣ生成部３２ａと少なくとも１つの下部電極との間に接続される。従って、第１のＤＣ生成部３２ａ及び波形生成部は、電圧パルス生成部を構成する。第２のＤＣ生成部３２ｂ及び波形生成部が電圧パルス生成部を構成する場合、電圧パルス生成部は、少なくとも１つの上部電極に接続される。電圧パルスは、正の極性を有してもよく、負の極性を有してもよい。また、電圧パルスのシーケンスは、１周期内に１又は複数の正極性電圧パルスと１又は複数の負極性電圧パルスとを含んでもよい。なお、第１及び第２のＤＣ生成部３２ａ，３２ｂは、ＲＦ電源３１に加えて設けられてもよく、第１のＤＣ生成部３２ａが第２のＲＦ生成部３１ｂに代えて設けられてもよい。第１のＤＣ生成部３２ａは、後述の第１のＤＣ電源１１１及び第２のＤＣ電源１２１を含み得る。
　排気システム４０は、例えばプラズマ処理チャンバ１０の底部に設けられたガス排出口１０ｅに接続され得る。排気システム４０は、圧力調整弁及び真空ポンプを含んでもよい。圧力調整弁によって、プラズマ処理空間１０ｓ内の圧力が調整される。真空ポンプは、ターボ分子ポンプ、ドライポンプ又はこれらの組み合わせを含んでもよい。
　制御部２は、本開示において述べられる種々の工程をプラズマ処理装置１に実行させるコンピュータ実行可能な命令を処理する。制御部２は、ここで述べられる種々の工程（プラズマ処理）を実行するようにプラズマ処理装置１の各要素を制御するように構成され得る。制御部２は、電源３０、排気システム４０、後述の第１の電圧パルス生成器１１０、第１のＤＣ電源１１１、第２の電圧パルス生成器１２０、第２のＤＣ電源１２１などを制御してプラズマ処理を実行可能である。一実施形態において、制御部２の一部又は全てがプラズマ処理装置１に含まれてもよい。制御部２は、例えばコンピュータ２ａを含んでもよい。コンピュータ２ａは、例えば、処理部（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２ａ１、記憶部２ａ２、及び通信インターフェース２ａ３を含んでもよい。処理部２ａ１は、記憶部２ａ２からプログラムを読み出し、読み出されたプログラムを実行することにより種々の制御動作を行うように構成され得る。このプログラムは、予め記憶部２ａ２に格納されていてもよく、必要なときに、媒体を介して取得されてもよい。取得されたプログラムは、記憶部２ａ２に格納され、処理部２ａ１によって記憶部２ａ２から読み出されて実行される。媒体は、コンピュータ２ａに読み取り可能な種々の記憶媒体であってもよく、通信インターフェース２ａ３に接続されている通信回線であってもよい。記憶部２ａ２は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）、又はこれらの組み合わせを含んでもよい。通信インターフェース２ａ３は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等の通信回線を介してプラズマ処理装置１との間で通信してもよい。
　図２は、基板支持部１１が有するバイアス電極とチャック電極の構成例を示す縦断面の説明図である。図３は、平面視の基板支持部１１のバイアス電極の構成例を示す説明図である。図２示すように、一実施形態において、基板支持部１１は、基板バイアス電極１００及びエッジリングバイアス電極１０１を含む。
　一実施形態において、基板バイアス電極１００は、静電チャック６１内において基板支持面となる中央領域５０ａの下方に配置されている。図３に示すように、一実施形態において、基板バイアス電極１００は、円形状を有している。基板バイアス電極１００は、平面視で、中央領域５０ａと中心が一致するように同軸上に配置されている。一実施形態において、基板バイアス電極１００は、中央領域５０ａよりも小さい直径を有している。図２に示すように、一実施形態において、基板バイアス電極１００には、第１の電圧パルス生成器１１０と第１のＤＣ電源１１１が電気的に接続されている。第１のＤＣ電源１１１は、第１の電圧レベルを有する第１の連続ＤＣ信号を生成し得る。第１の電圧パルス生成器１１０は、第１のＤＣ電源１１１で生成された第１の連続ＤＣ信号から第１のパルス化ＤＣ信号を生成し、その第１のパルス化ＤＣ信号を基板バイアス電極１００に印加し得る。第１のパルス化ＤＣ信号は、第１の電圧レベルを有する第１の電圧パルスのシーケンスを含む。第１のパルス化ＤＣ信号を基板バイアス電極１００に印加することにより、基板支持面の基板上に形成されたプラズマ中のイオン成分を基板Ｗに引き込むことができる。
　一実施形態において、エッジリングバイアス電極１０１は、静電チャック６１内においてエッジリング支持面となる環状領域５０ｂの下方に配置されている。図３に示すように、一実施形態において、エッジリングバイアス電極１０１は、円環形状を有している。一実施形態において、エッジリングバイアス電極１０１は、平面視で、中央領域５０ａや環状領域５０ｂと中心が一致するように同軸上に配置されている。図２及び図３に示すように、エッジリングバイアス電極１０１は、平面視で、環状領域５０ｂから中央領域５０ａのエッジ部分まで延在している。また、エッジリングバイアス電極１０１は、平面視で、基板バイアス電極１００と部分的に重複する環状重複部分１０１ａを有している。環状重複部分１０１ａは、９ｍｍ～１１ｍｍの径方向の幅（重なり幅）Ｄ１を有する。図２に示すように、環状重複部分１０１ａにおけるエッジリングバイアス電極１０１と基板バイアス電極１００の縦方向の間隔Ｌ１は、９ｍｍ～１１ｍｍである。
　一実施形態において、基板Ｗは、３００ｍｍの直径を有する。
　図２に示すように、一実施形態において、エッジリングバイアス電極１０１には、第２の電圧パルス生成器１２０と第２のＤＣ電源１２１が電気的に接続されている。第２のＤＣ電源１２１は、第２の電圧レベルを有する第２の連続ＤＣ信号を生成し得る。第２の電圧パルス生成器１２０は、第２のＤＣ電源１２１で生成された第２の連続ＤＣ信号から第２のパルス化ＤＣ信号を生成し、その第２のパルス化ＤＣ信号をエッジリングバイアス電極１０１に印加し得る。第２のパルス化ＤＣ信号は、第２の電圧レベルを有する第２の電圧パルスのシーケンスを含む。第２のパルス化ＤＣ信号をエッジリングバイアス電極１０１に印加することにより、基板Ｗのエッジ部分上に形成されたプラズマ中のイオン成分を、基板Ｗのエッジ部分に引き込むことができる。
　図４は、第１の電圧パルス生成器１１０で生成された第１のパルス化ＤＣ信号ＤＣ１と第２の電圧パルス生成器１２０で生成された第２のパルス化ＤＣ信号ＤＣ２の波形の一例を示す。第１のパルス化ＤＣ信号ＤＣ１は、繰り返し期間Ｔ内の第１の状態Ｓ１の間に第１の電圧レベルＶ１を有する第１の電圧パルスのシーケンスを有し、繰り返し期間Ｔ内の第２の状態Ｓ２の間に一定の基準電圧レベルＶｒｅｆを有し得る。基準電圧レベルＶｒｅｆの絶対値は、第１の電圧レベルＶ１の絶対値よりも小さい。一実施形態において、第１の電圧レベルＶ１は、負極性を有する。一実施形態において、基準電圧レベルＶｒｅｆは、ゼロ電圧レベルを有する。一実施形態において、第１の電圧レベルＶ１は、０Ｖ～－１５ｋＶである。一実施形態において、第１の電圧パルスのシーケンスは、１００ｋＨｚ～２ＭＨｚのパルス周波数を有する。一実施形態において、繰り返し期間Ｔは、１ｋＨｚ～５０ｋＨｚの繰り返し周波数を有する。第２のパルス化ＤＣ信号ＤＣ２は、第１の状態Ｓ１の間に第２の電圧レベルＶ２を有する第２の電圧パルスのシーケンスを有し、第２の状態Ｓ２の間に一定の基準電圧レベルＶｒｅｆを有し得る。基準電圧レベルＶｒｅｆの絶対値は、第２の電圧レベルＶ２の絶対値よりも小さい。一実施形態において、第１の電圧レベルＶ２は、負極性を有する。一実施形態において、第２の電圧レベルＶ２の絶対値は、第１の電圧レベルＶ１の絶対値と同じである。一実施形態において、第２の電圧レベルＶ２の絶対値は、第１の電圧レベルＶ１の絶対値よりも大きい。この場合、第１の電圧レベルＶ１と第２の電圧レベルＶ２との間に電位差ΔＶ（Ｖ２－Ｖ１）が生じる。一実施形態において、第２の電圧レベルＶ２は、０Ｖ～－１６．５ｋＶである。一実施形態において、第２の電圧パルスのシーケンスは、１００ｋＨｚ～２ＭＨｚのパルス周波数を有する。
　図２に示すように、一実施形態において、基板支持部１１は、静電電極として、基板チャック電極１５０及び少なくとも一つのエッジリングチャック電極１５１を含み得る。
　一実施形態において、基板チャック電極１５０は、静電チャック内６１において、基板支持面と基板バイアス電極１００との間に配置され得る。一実施形態において、基板チャック電極１５０は、スイッチ１５０ｓを介して直流（ＤＣ）電源１５０ｐに接続されている。基板チャック電極１５０に直流電源１５０ｐからの直流電圧が印加されると、基板チャック電極１５０と基板Ｗとの間に静電引力（クーロン力）が発生する。基板Ｗは、その静電引力によって静電チャック６１に引き付けられて、基板支持面に吸着保持される。
　一実施形態において、少なくとも一つのエッジリングチャック電極１５１は、静電チャック６１内において、エッジリング支持面とエッジリングバイアス電極１０１との間に配置され得る。一実施形態において、少なくとも一つのエッジリングチャック電極１５１は、内側チャック電極１７０及び外側チャック電極１７１を含む。一実施形態において、内側チャック電極１７０は、スイッチ１７０ｓを介して直流電源１７０ｐに接続されている。一実施形態において、外側チャック電極１７１は、スイッチ１７１ｓを介して直流電源１７１ｐに接続されている。一実施形態において、エッジリングチャック電極１５１は、内側チャック電極１７０と外側チャック電極１７１との間に電位差が生じ、その電位差によってエッジリング５１がエッジリング支持面に吸着保持される。一実施形態において、内側チャック電極１７０に印加される直流電圧の極性は、外側チャック電極１７１に印加される直流電圧の極性とは異なる。
＜プラズマ処理方法の一例＞
　プラズマ処理方法は、プラズマを用いて基板Ｗ上の膜をエッチングするエッチング処理を含む。一実施形態において、プラズマ処理方法は、プラズマ処理装置１において制御部２により実行される。
　先ず、基板Ｗが、搬送アームによりチャンバ１０内に搬入され、リフターにより基板支持部１１に載置され、図１に示すように基板支持部１１上に吸着保持される。
　次に、処理ガスが、ガス供給部２０によりシャワーヘッド１３に供給され、シャワーヘッド１３からプラズマ処理空間１０ｓに供給される。このとき供給される処理ガスは、基板Ｗのエッチング処理のために必要な活性種を生成するガスを含む。
　１又は複数のＲＦ信号がＲＦ電源３１から上部電極及び／又は下部電極に供給される。プラズマ処理空間１０ｓ内の雰囲気はガス排出口１０ｅから排気され、プラズマ処理空間１０ｓの内部は減圧されてもよい。これにより、プラズマ処理空間１０ｓの基板支持部１１上にプラズマが生成され、基板Ｗがエッチング処理される。
　プラズマ生成時には、図２に示す第１の電圧パルス生成器１１０により、第１のパルス化ＤＣ信号ＤＣ１が、基板バイアス電極１００に供給され、第２の電圧パルス生成器１２０により、第２のパルス化ＤＣ信号ＤＣ２がエッジリングバイアス電極１０１に供給される。これにより、基板Ｗとエッジリング５１にバイアス電位が発生し、基板Ｗ上のプラズマ中のイオン成分が、基板Ｗ側に引き込まれる。このとき、一実施形態において、制御部２は、基板バイアス電極１００に供給される第１のパルス化ＤＣ信号ＤＣ１における第１の電圧レベルＶ１と、エッジリングバイアス電極１０１に供給される第２のパルス化ＤＣ信号ＤＣ２における第２の電圧レベルＶ２を制御して、図５に示すように、エッジリング５１の上方に形成されるプラズマのシースを基板Ｗに対し平行（水平）に近づける。これにより、基板Ｗのエッジ部分において、プラズマのイオン成分が基板Ｗに対して進入する角度（イオン入射角）が基板Ｗに対して垂直に近づく。
　本例示的実施形態によれば、基板支持部１１は、静電チャック６１内において基板支持面の下方に配置された基板バイアス電極１００と、静電チャック６１内においてエッジリング支持面の下方に配置されたエッジリングバイアス電極１０１を有している。エッジリングバイアス電極１０１は、平面視で基板支持面のエッジ部分まで延在し、平面視で基板バイアス電極１００と部分的に重複する環状重複部分１０１ａを有し、環状重複部分１０１ａの径方向の幅Ｄ１は、９ｍｍ～１１ｍｍである。これにより、プラズマ処理において基板Ｗのエッジ部分におけるイオン入射角を制御することができ、なおかつ、イオン入射角を制御した時にプラズマ処理結果が変動することを抑制することができる。
　図６は、環状重複部分１０１ａの幅Ｄ１と、エッチング処理における基板面内のイオン入射角の変動量との関係を検証した結果を示す。本検証は、ＤＲＡＭのサンプルである基板を用いて行った。本検証は、環状重複部分１０１ａの幅Ｄ１を０ｍｍとした場合、環状重複部分１０１ａの幅Ｄ１を１０ｍｍとした場合、及び、環状重複部分１０１ａの幅Ｄ１を２４．５ｍｍとした場合について行った。本検証は、基板バイアス電極１００に印加する第１の電圧レベルＶ１とエッジリングバイアス電極１０１に印加する電圧レベルＶ２との電位差ΔＶを１５０Ｖにしてプラズマエッチング処理を行った時の基板面内のイオン入射角（条件１のイオン入射角）と、第１の電圧レベルＶ１と第２の電圧レベルＶ２との電位差ΔＶを０Ｖ（電位差ΔＶ無し）にしてプラズマ処理を行った時の基板面内のイオン入射角（条件２のイオン入射角）を測定した。図６の縦軸は、条件１のイオン入射角から条件２のイオン入射角を引いたイオン入射角差ΔＴｉを示し、図６の横軸は、基板面内の位置を示す。図６の横軸の左側が基板Ｗの中心であり、右側が基板Ｗのエッジである。本検証により、環状重複部分１０１ａの幅Ｄ１が大きいほど、電位差ΔＶが印加された時に基板Ｗのエッジ部分においてイオン入射角の変動量が大きくなる（イオン入射角の制御性が高い）ことを確認することができる。
　図７Ａ、図７Ｂ、図７Ｃは、３つの環状重複部分１０１ａの幅Ｄ１（０ｍｍ、１０ｍｍ、２４．５ｍｍ）について、基板バイアス電極１００とエッジリングバイアス電極１０１に印加する電位差ΔＶと、エッチング処理における基板面内のエッチングレートとの関係を検証した結果を示す。各検証において、設定された複数の電位差ΔＶ（０Ｖ、１５０Ｖ、３００Ｖ、５００Ｖ）で、ブランケット膜を有する基板に対しプラズマ処理を行い、基板面内のエッチングレートを測定した。図７Ａ乃至図７Ｃから、環状重複部分１０１ａの幅Ｄ１を１０ｍｍとした場合に、電位差ΔＶが変更された時の、基板面内のエッチングレートの変動が少ないことを確認することができる。
　図８Ａ、図８Ｂ、図８Ｃは、３つの環状重複部分１０１ａの幅Ｄ１（０ｍｍ、１０ｍｍ、２４．５ｍｍ）について、基板バイアス電極１００とエッジリングバイアス電極１０１に印加する電位差ΔＶを０Ｖと１５０Ｖにした場合の、基板Ｗの被エッチング膜に形成される膜孔の真円度を検証した結果を示す。各検証において、基板Ｗのエッジ部分における膜孔の深さ方向の真円度を測定した。図８Ａ乃至図８Ｃの縦軸は、孔底からの距離であり、図８Ａ乃至図８Ｃの横軸は、膜孔の真円度である。環状重複部分１０１ａの幅Ｄ１を１０ｍｍとした場合に、電位差ΔＶを印加したことによる、膜孔の真円度の変動が小さいことを確認することができる。
　上記検証から、環状重複部分１０１ａの幅Ｄ１を１０ｍｍ±１ｍｍ（９ｍｍ～１１ｍｍ）の最適範囲とすることで、基板バイアス電極１００とエッジリングバイアス電極１０１に印加する電位差ΔＶを用いて、基板のエッジ部分におけるイオン入射角を適切に制御することができ、なおかつ、当該電位差ΔＶを用いてイオン入射角を制御する際に、エッチングレートや膜孔の真円度などのプラズマ処理結果が変動することを抑制することができる。この結果、例えばエッジリング５１が消耗し、電位差ΔＶを調整してイオン入射角を制御する必要が生じた場合でも、安定したプラズマ処理結果が得られる。
　図９は、基板支持部１１におけるバイアス電極にＤＣ信号を印加するための構成の他の例を示す説明図である。一実施形態において、第２のＤＣ電源１２１は、第３の電圧レベルＶ３を有する第３の連続ＤＣ信号を生成する。一実施形態において、第３の電圧レベルＶ３は、負極性を有する。一実施形態において、第２の電圧パルス生成器１２０は、第１の連続ＤＣ信号及び第３の連続ＤＣ信号から、第２のパルス化ＤＣ信号を生成するように構成されている。第２のパルス化ＤＣ信号は、第２の電圧レベルを有する第２の電圧パルスのシーケンスを含む。一実施形態において、第３の電圧レベルＶ３の絶対値は、第１の電圧レベルＶ１の絶対値より小さい。一実施形態において、第３の電圧レベルＶ３は、０Ｖ～－１．５ｋＶである。
　一例として、第３の電圧レベルＶ３が－１．５ｋＶであり、第１の電圧レベルＶ１が－１０ｋＶである場合について説明する。この場合、第１の電圧パルス生成器１１０は、第１の電圧レベルＶ１として－１０ｋＶを有する第１の連続ＤＣ信号を第２の電圧パルス生成器１２０に印加する。第２の電圧パルス生成器１２０は、第３の電圧レベルＶ３としての－１．５ｋＶと、第１の電圧レベルＶ１としての－１０ｋＶとを合算し、－１１．５ｋＶを有する第２の電圧パルスのシーケンスを含む第２のパルス化ＤＣ信号ＤＣ２を生成する。第２の電圧パルス生成器１２０は、第２のパルス化ＤＣ信号ＤＣ２をエッジリングバイアス電極１０１に印加する。第１の電圧パルス生成器１１０は、第１の電圧レベルＶ１として－１０ｋＶを有する第１の電圧パルスのシーケンスを含む第１のパルス化ＤＣ信号ＤＣ１を基板バイアス電極１００に印加する。この場合、基板バイアス電極１００とエッジリングバイアス電極１０１に印加される電位差ΔＶは、１５０Ｖとなる。なお、第３の電圧レベルＶ３が０Ｖである場合、第１の電圧レベルＶ１を有する電圧パルスのシーケンスを含む第１のパルス化ＤＣ信号ＤＣ１が基板バイアス電極１００及びエッジリングバイアス電極１０１の両方に印加される。
　以上の例示的実施形態において、本プラズマ処理装置は、本開示の範囲及び趣旨から逸脱することなく種々の変形をなし得る。例えば、当業者の通常の創作能力の範囲内で、ある実施形態における一部の構成要素を、他の実施形態に追加することができる。また、ある実施形態における一部の構成要素を、他の実施形態の対応する構成要素と置換することができる。
　本プラズマ処理装置は、容量結合型のプラズマ処理装置以外にも、誘導結合型プラズマやマイクロ波プラズマ等、任意のプラズマ源を用いたプラズマ処理装置であってもよい。本プラズマ処理装置は、上部電極及びＲＦ生成器を備えないものであってよい。本開示の実施形態は、以下の態様をさらに含む。
（付記１）
　チャンバと、
　前記チャンバ内に配置された基板支持部であって、前記基板支持部は、
　　導電性基台と、
　　前記導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、
　　前記基板支持面上に配置された基板を囲むように前記エッジリング支持面上に配置されたエッジリングと、
　　前記静電チャック内において前記基板支持面の下方に配置された基板バイアス電極と、
　　前記静電チャック内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
を含む、前記基板支持部と、
　前記基板支持部の上方に配置された上部電極と、
　前記導電性基台に電気的に接続され、ＲＦ信号を生成するように構成されるＲＦ生成器と、
　前記基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、
　前記エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、
を含む、プラズマ処理装置。
（付記２）
　前記基板バイアス電極と前記エッジリングバイアス電極との間の縦方向の間隔は、９ｍｍ～１１ｍｍである、付記１に記載のプラズマ処理装置。
（付記３）
　前記基板支持部は、前記基板支持面と前記基板バイアス電極との間に配置された基板チャック電極を、さらに含む、付記１又は付記２に記載のプラズマ処理装置。
（付記４）
　前記基板支持部は、前記エッジリング支持面と前記エッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極を、さらに含む、付記１から付記３のいずれか一項に記載のプラズマ処理装置。
（付記５）
　前記少なくとも１つのエッジリングチャック電極は、内側エッジリングチャック電極及び外側エッジリングチャック電極を含み、前記内側エッジリングチャック電極と前記外側エッジリングチャック電極との電位差によって前記エッジリングを前記エッジリング支持面に吸着するように構成されている、付記４に記載のプラズマ処理装置。
（付記６）
　前記第１の電圧レベルは、負極性を有し、
　前記第２の電圧レベルは、負極性を有する、付記１から付記６のいずれか一項に記載のプラズマ処理装置。
（付記７）
　前記第１の電圧レベルは、第２の電圧レベルと異なる、付記１から付記６のいずれか一項に記載のプラズマ処理装置。
（付記８）
　前記第１の電圧レベルの絶対値は、前記第２の電圧レベルの絶対値以下である、付記１から付記６のいずれか一項に記載のプラズマ処理装置。
（付記９）
　前記第１の電圧レベルは、０Ｖ～－１５ｋＶである、付記１から付記８のいずれか一項に記載のプラズマ処理装置。
（付記１０）
　前記第２の電圧レベルは、０Ｖ～－１６．５ｋＶである、付記１から付記９のいずれか一項に記載のプラズマ処理装置。
（付記１１）
　前記第１の電圧レベルを有する第１のＤＣ信号を生成するように構成される第１のＤＣ電源を、さらに含み、
　前記第１の電圧パルス生成器は、前記第１のＤＣ信号から前記第１の電圧パルスのシーケンスを生成するように構成されている、付記１から付記１０のいずれか一項に記載のプラズマ処理装置。
（付記１２）
　前記第２の電圧レベルを有する第２のＤＣ信号を生成するように構成される第２のＤＣ電源を、さらに含み、
　前記第２の電圧パルス生成器は、前記第２のＤＣ信号から前記第２の電圧パルスのシーケンスを生成するように構成されている、付記１１に記載のプラズマ処理装置。
（付記１３）
　負極性を有する第３の電圧レベルを有する第２のＤＣ信号を生成する第２のＤＣ電源を、さらに含み、
　前記第２の電圧パルス生成器は、前記第１のＤＣ信号及び前記第２のＤＣ信号から前記第２の電圧パルスのシーケンスを生成するように構成されている、付記１１に記載のプラズマ処理装置。
（付記１４）
　前記第３の電圧レベルの絶対値は、前記第１の電圧レベルの絶対値より小さい、付記１３に記載のプラズマ処理装置。
（付記１５）
　前記第３の電圧レベルは、０Ｖ～－１．５ｋＶである、付記１３又は付記１４に記載のプラズマ処理装置。
（付記１６）
　プラズマ処理チャンバと、
　前記プラズマ処理チャンバ内に配置された基板支持部であって、前記基板支持部は、
　　導電性基台と、
　　前記導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、
　　前記基板支持面上に配置された基板を囲むように前記エッジリング支持面上に配置されたエッジリングと、
　　前記静電チャック内において前記基板支持面の下方に配置された基板バイアス電極と、
　　前記静電チャック内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
を含む、前記基板支持部と、
　前記基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、
　前記エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、
を含む、プラズマ処理装置。
（付記１７）
　基板支持面及びエッジリング支持面を有する静電チャック本体と、
　前記静電チャック本体内において前記基板支持面の下方に配置された基板バイアス電極と、
　前記静電チャック本体内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
　前記基板支持面と前記基板バイアス電極との間に配置された基板チャック電極と、
　前記エッジリング支持面と前記エッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極と、
を含む、静電チャック。
１……プラズマ処理装置、１０……チャンバ、１１……基板支持部、６１……静電チャック、１００……基板バイアス電極、１０１……エッジリングバイアス電極、１０１ａ……環状重複部分、１５０……基板チャック電極、１５１……エッジリングチャック電極、１１０……第１の電圧パルス生成器、１１１……第１のＤＣ電源、１２０……第２の電圧パルス生成器、１２１……第２のＤＣ電源、Ｗ…基板
 

Claims (17)

  1. 　チャンバと、
    　前記チャンバ内に配置された基板支持部であって、前記基板支持部は、
    　　導電性基台と、
    　　前記導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、
    　　前記基板支持面上に配置された基板を囲むように前記エッジリング支持面上に配置されたエッジリングと、
    　　前記静電チャック内において前記基板支持面の下方に配置された基板バイアス電極と、
    　　前記静電チャック内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
    を含む、前記基板支持部と、
    　前記基板支持部の上方に配置された上部電極と、
    　前記導電性基台に電気的に接続され、ＲＦ信号を生成するように構成されるＲＦ生成器と、
    　前記基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、
    　前記エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、
    を含む、プラズマ処理装置。
  2. 　前記基板バイアス電極と前記エッジリングバイアス電極との間の縦方向の間隔は、９ｍｍ～１１ｍｍである、請求項１に記載のプラズマ処理装置。
  3. 　前記基板支持部は、前記基板支持面と前記基板バイアス電極との間に配置された基板チャック電極を、さらに含む、請求項１に記載のプラズマ処理装置。
  4. 　前記基板支持部は、前記エッジリング支持面と前記エッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極を、さらに含む、請求項３に記載のプラズマ処理装置。
  5. 　前記少なくとも１つのエッジリングチャック電極は、内側エッジリングチャック電極及び外側エッジリングチャック電極を含み、前記内側エッジリングチャック電極と前記外側エッジリングチャック電極との電位差によって前記エッジリングを前記エッジリング支持面に吸着するように構成されている、請求項４に記載のプラズマ処理装置。
  6. 　前記第１の電圧レベルは、負極性を有し、
    　前記第２の電圧レベルは、負極性を有する、請求項１に記載のプラズマ処理装置。
  7. 　前記第１の電圧レベルは、第２の電圧レベルと異なる、請求項６に記載のプラズマ処理装置。
  8. 　前記第１の電圧レベルの絶対値は、前記第２の電圧レベルの絶対値以下である、請求項６に記載のプラズマ処理装置。
  9. 　前記第１の電圧レベルは、０Ｖ～－１５ｋＶである、請求項８に記載のプラズマ処理装置。
  10. 　前記第２の電圧レベルは、０Ｖ～－１６．５ｋＶである、請求項９に記載のプラズマ処理装置。
  11. 　前記第１の電圧レベルを有する第１のＤＣ信号を生成するように構成される第１のＤＣ電源を、さらに含み、
    　前記第１の電圧パルス生成器は、前記第１のＤＣ信号から前記第１の電圧パルスのシーケンスを生成するように構成されている、請求項１に記載のプラズマ処理装置。
  12. 　前記第２の電圧レベルを有する第２のＤＣ信号を生成するように構成される第２のＤＣ電源を、さらに含み、
    　前記第２の電圧パルス生成器は、前記第２のＤＣ信号から前記第２の電圧パルスのシーケンスを生成するように構成されている、請求項１１に記載のプラズマ処理装置。
  13. 　負極性を有する第３の電圧レベルを有する第２のＤＣ信号を生成する第２のＤＣ電源を、さらに含み、
    　前記第２の電圧パルス生成器は、前記第１のＤＣ信号及び前記第２のＤＣ信号から前記第２の電圧パルスのシーケンスを生成するように構成されている、請求項１１に記載のプラズマ処理装置。
  14. 　前記第３の電圧レベルの絶対値は、前記第１の電圧レベルの絶対値より小さい、請求項１３に記載のプラズマ処理装置。
  15. 　前記第３の電圧レベルは、０Ｖ～－１．５ｋＶである、請求項１４に記載のプラズマ処理装置。
  16. 　プラズマ処理チャンバと、
    　前記プラズマ処理チャンバ内に配置された基板支持部であって、前記基板支持部は、
    　　導電性基台と、
    　　前記導電性基台上に配置され、基板支持面及びエッジリング支持面を有する静電チャックと、
    　　前記基板支持面上に配置された基板を囲むように前記エッジリング支持面上に配置されたエッジリングと、
    　　前記静電チャック内において前記基板支持面の下方に配置された基板バイアス電極と、
    　　前記静電チャック内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
    を含む、前記基板支持部と、
    　前記基板バイアス電極に電気的に接続され、第１の電圧レベルを有する第１の電圧パルスのシーケンスを生成するように構成される第１の電圧パルス生成器と、
    　前記エッジリングバイアス電極に電気的に接続され、第２の電圧レベルを有する第２の電圧パルスのシーケンスを生成するように構成される第２の電圧パルス生成器と、
    を含む、プラズマ処理装置。
  17. 　基板支持面及びエッジリング支持面を有する静電チャック本体と、
    　前記静電チャック本体内において前記基板支持面の下方に配置された基板バイアス電極と、
    　前記静電チャック本体内において前記エッジリング支持面の下方に配置され、平面視で、前記基板支持面のエッジ部分まで延在するエッジリングバイアス電極であって、前記エッジリングバイアス電極は、平面視で、前記基板バイアス電極と重複する環状重複部分を有し、前記環状重複部分は、９ｍｍ～１１ｍｍの径方向の幅を有する、前記エッジリングバイアス電極と、
    　前記基板支持面と前記基板バイアス電極との間に配置された基板チャック電極と、
    　前記エッジリング支持面と前記エッジリングバイアス電極との間に配置された、少なくとも１つのエッジリングチャック電極と、
    を含む、静電チャック。
     
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