WO2024031816A1 - 半导体结构及其制备方法 - Google Patents

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barrier material
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Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a preparation method thereof.
  • conductive layers such as metal layers
  • the interconnection vias are filled with conductive plugs.
  • Conductive plugs are usually made of metal. Metal materials easily diffuse into the dielectric layer, affecting device performance. Therefore, a diffusion barrier layer is usually formed on the inner wall of the interconnect via to prevent metal diffusion.
  • the diffusion barrier layer also has high resistivity, resulting in increased resistance between the conductive layer and the conductive plug, which easily causes RC delay problems.
  • a semiconductor structure and a method of manufacturing the same are provided.
  • a method for manufacturing a semiconductor structure including:
  • the substrate includes a first conductive layer and a dielectric layer, the dielectric layer is located on the first conductive layer, and interconnection vias exposing the first conductive layer are formed in the dielectric layer;
  • the first diffusion barrier material layer above the dielectric layer is removed to form a first diffusion barrier layer, and a conductive plug is formed in the interconnection via hole.
  • forming a second diffusion barrier material layer on the first diffusion barrier material layer above the dielectric layer includes:
  • the second diffusion barrier material layer is formed on the surface of the first diffusion barrier material layer above the dielectric layer and on the surface of the first diffusion barrier material layer on top of the sidewalls of the interconnection via holes.
  • the second diffusion barrier material layer is formed by physical vapor deposition.
  • the physical vapor deposition method adopts a high deposition rate deposition method, and the deposition rate is no less than 5 nm/s and no more than 10 nm/s.
  • the deposition temperature is 180°C-220°C
  • the deposition power is 1300W-1700W
  • the nitrogen gas flow is 55sccm-65sccm
  • the argon gas flow is 9sccm-11sccm.
  • the first diffusion barrier material layer is formed by atomic layer deposition, and the thickness of the formed first diffusion barrier material layer is 10 nm-12 nm; and/or
  • the thickness of the second diffusion barrier material layer formed by the physical vapor deposition method is 10 nm-15 nm.
  • the second diffusion barrier material layer is WNx, where the x value is greater than 0.9.
  • the second diffusion barrier material layer is made of the same material as the first diffusion barrier material layer.
  • the angle between the sidewalls of the interconnection vias and the horizontal direction is 86° to 90°.
  • the thickness of the first diffusion barrier material layer is 3 nm-5 nm.
  • thinning the first diffusion barrier material layer located at the bottom of the interconnection via includes:
  • the first diffusion barrier material layer located at the bottom of the interconnection via is physically bombarded.
  • the method before forming the first diffusion barrier material layer on the inner wall of the interconnection via hole and the dielectric layer, the method further includes:
  • the first conductive layer at the bottom of the interconnection via hole is subjected to a reduction process.
  • the reduction treatment and the physical bombardment treatment are performed in the same process chamber.
  • the hydrogen flow is 18-22 sccm
  • the argon flow is 90-110 sccm
  • the bias power is set to 180W-200W
  • the dissociation power is 1800W-2200W.
  • the argon gas flow rate is 90-110 sccm
  • the bias power is set to 600W-1000W
  • the dissociation power is 1800W-2200W.
  • thinning the first diffusion barrier material layer located at the bottom of the interconnection via hole includes: dry etching the first diffusion barrier material layer located at the bottom of the interconnection via hole. eclipse.
  • removing the first diffusion barrier material layer above the dielectric layer to form a first diffusion barrier layer and forming a conductive plug in the interconnection via includes:
  • a chemical mechanical polishing process is performed to remove the conductive plug material layer and the first diffusion barrier material layer above the second diffusion barrier material layer to form the conductive plug and the first diffusion barrier layer.
  • the method further includes:
  • the chemical mechanical polishing process is continued on the dielectric layer, the conductive plugs in the interconnection via holes, and the first diffusion barrier layer.
  • the method further includes:
  • a second conductive layer is formed on the dielectric layer, and the second conductive layer covers the conductive plug.
  • a semiconductor structure which is prepared and formed according to any of the above methods, and the semiconductor structure includes:
  • a substrate includes a first conductive layer and a dielectric layer, the dielectric layer is located on the first conductive layer, and interconnection vias are formed in the dielectric layer;
  • a first diffusion barrier layer located on the inner wall of the interconnection via hole, and the thickness of the first diffusion barrier layer located at the bottom of the interconnection via hole is smaller than the thickness of the first diffusion barrier layer located on the side wall of the interconnection via hole ;
  • a conductive plug is located on the surface of the first diffusion barrier layer within the interconnection via hole and fills the interconnection via hole.
  • the thickness of the first diffusion barrier layer at the bottom of the interconnection via hole is 3 nm-5 nm, and the thickness of the first diffusion barrier layer located at the sidewall of the interconnection via hole is 10 nm-12 nm.
  • the semiconductor structure further includes:
  • a second conductive layer is located on the dielectric layer and covers the conductive plug.
  • Embodiments of the present disclosure may/at least have the following advantages:
  • the semiconductor structure and its preparation method in the embodiment of the present disclosure can effectively prevent the metal in the conductive plug from diffusing to the dielectric layer through the diffusion barrier layer on the sidewall of the interconnection via hole.
  • the resistance between the conductive plug and the first conductive layer can be effectively reduced.
  • a second diffusion barrier material layer is also formed on the first diffusion barrier material layer above the dielectric layer.
  • the second diffusion barrier material layer can prevent the first diffusion barrier material layer above the dielectric layer from being significantly thinned or removed.
  • the dielectric layer can be protected during the thinning process to prevent damage to the dielectric layer during the thinning process.
  • the conductive plug it can also effectively prevent the diffusion of metal materials to the dielectric layer, thereby ensuring device performance.
  • both the second diffusion barrier material layer and the first diffusion barrier material layer are film layers with the function of blocking metal diffusion, so that the formation of the second diffusion barrier material layer will not cause pollution to the first diffusion barrier material layer.
  • Figure 1 is a flow chart of a method for manufacturing a semiconductor structure provided in an embodiment
  • 2 to 7 are schematic cross-sectional structural diagrams of a semiconductor structure during the preparation process according to an embodiment
  • FIG. 8 is a schematic cross-sectional view of a semiconductor structure provided in an embodiment.
  • Spatial relational terms such as “under”, “under”, “under”, “under”, “on”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features shown in the figures. It will be understood that the spatially relative terms encompass different orientations of the device in use and operation in addition to the orientation depicted in the figures. For example, if the device in the figures is turned over, elements or features described as “below” or “under” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” may include both upper and lower orientations. Additionally, the device may be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • a method for preparing a semiconductor structure including the following steps:
  • Step S10 please refer to FIG. 2, providing a substrate 100.
  • the substrate 100 includes a first conductive layer 110 and a dielectric layer 120.
  • the dielectric layer 120 is located on the first conductive layer 110, and an interconnect is formed in the dielectric layer 120 to expose the first conductive layer 110. communication hole 120a;
  • Step S30 please refer to FIG. 3, forming a first diffusion barrier material layer 201 on the inner wall of the interconnection via 120a and above the dielectric layer 120;
  • Step S40 please refer to FIG. 4, forming a second diffusion barrier material layer 202 on the first diffusion barrier material layer 201 above the dielectric layer 120;
  • Step S50 please refer to Figure 5, thinning the first diffusion barrier material layer 201 located at the bottom of the interconnection via 120a;
  • Step S60 please refer to FIG. 7, removing the first diffusion barrier material layer 201 above the dielectric layer 120 to form the first diffusion barrier layer 200, and forming a conductive plug 300 in the interconnection via 120a.
  • the material of the first conductive layer 110 may include but is not limited to metal materials. Specifically, the material of the first conductive layer 110 may include, but is not limited to, copper (Cu).
  • the first conductive layer 110 may be a conductive trace under the dielectric layer 120, which may be formed in an insulating layer (not shown) under the dielectric layer 120 through a Damascus process. Specifically, a trench may be first formed in the insulating layer under the dielectric layer 120 . Then, a third diffusion barrier layer 130 is formed on the sidewalls and bottom of the trench. Then, the first conductive layer 110 is formed on the surface of the third diffusion barrier layer 130 by electroplating or other methods to fill the trenches in the insulating layer under the dielectric layer 120 .
  • the form of the first conductive layer 110 may also be different from this.
  • the first conductive layer 110 may not be formed on the surface of the third diffusion barrier layer 130 .
  • the first conductive layer 110 may not be formed through the Damascus process. There are no restrictions on this here.
  • the dielectric layer 120 is located on the first conductive layer 110 .
  • the material of the dielectric layer 120 may include, but is not limited to, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the dielectric layer 120 is then deposited to cover the first conductive layer 110 and the embedded insulating layer.
  • the interconnection vias 120a in the dielectric layer 120 penetrate the dielectric layer 120 in the vertical direction, and may be formed by a dry etching process. Compared with the trench filled with the first conductive layer 110, the interconnection via 120a has a relatively small diameter. The interconnection via 120a exposes the first conductive layer 110 so that the conductive plug 300 formed therein can connect to the first conductive layer 110.
  • the material of the first diffusion barrier material layer 201 may include but is not limited to tungsten nitride, titanium nitride, tantalum nitride, etc.
  • the first diffusion barrier material layer 201 may be deposited on the inner wall of the interconnection via hole 120a and above the dielectric layer 120 through atomic layer deposition (ALD) or other methods.
  • ALD atomic layer deposition
  • the conditions of atomic layer deposition (ALD) are known conditions and will not be described again here.
  • the inner wall of the interconnection through hole 120a includes the side wall of the interconnection through hole 120a and the bottom of the interconnection through hole 120a.
  • the film formed by the atomic layer deposition method has good coverage, so that it can form good coverage on both the sidewalls and the bottom of the interconnection via hole 120a with a relatively small diameter, so that the first diffusion barrier material layer 201 has a good barrier. function of metal diffusion.
  • step 40 please refer to FIG. 4, the second diffusion barrier material layer 202 covers the first diffusion barrier material layer 201 above the dielectric layer 120, so that when the first diffusion barrier material layer 201 is thinned in subsequent steps, This prevents the first diffusion barrier material layer 201 above the dielectric layer 120 from being significantly thinned or removed.
  • the second diffusion barrier material layer 202 and the first diffusion barrier material layer 201 are both film layers with the function of blocking metal diffusion. Therefore, during the formation process of the second diffusion barrier material layer 202, the first diffusion barrier material layer 201 is effectively prevented from causing contamination. Specifically, in the process of forming the second diffusion barrier material layer 202, even if a small amount of the second diffusion barrier material layer 202 falls into the bottom of the interconnection via hole 120a due to process capabilities and other reasons, it will not contaminate the bottom of the interconnection via hole 120a. first diffusion barrier material layer 201. At this time, the resistance between the subsequently formed conductive plug 300 and the first conductive layer 110 is almost not affected.
  • the second diffusion barrier material layer 202 may be provided with the same material as the first diffusion barrier material layer 201 .
  • both are tungsten nitride.
  • the materials of the second diffusion barrier material layer 202 can also be different.
  • the material of the second diffusion barrier material layer 202 may also be titanium nitride, tantalum nitride, etc., which is not limited here.
  • the first diffusion barrier material layer 201 at the bottom of the interconnection via 120 a may be thinned by vertical physical bombardment or anisotropic etching (such as dry etching), while remaining The first diffusion barrier material layer 201 is located on the sidewall of the interconnection via 120a.
  • the thickness of the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a may be greater than zero or equal to zero. That is, “thinning the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a” can be to make the thickness of the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a smaller, but it still exists; it can also be directly The first diffusion barrier material layer 201 at the bottom of the interconnect via 120a is removed.
  • the angle between the side wall of the interconnection through hole 120a and the horizontal direction may be controlled to be 86° to 90°, and further may be controlled to be 88° to 90°.
  • the verticality of the sidewalls of the interconnection via hole 120a is relatively high, so that while the first diffusion barrier material layer 201 at the bottom of the interconnection via hole 120a is thinned, the first diffusion barrier material layer 201 on the sidewall of the interconnection via hole 120a is also thinned. Material layer 201 is barely affected.
  • the first diffusion barrier material layer 201 located above the dielectric layer 120 is also thinned. It will be significantly thinned or removed.
  • the second diffusion barrier material layer 202 may be completely removed, or part of the thickness may remain.
  • the first diffusion barrier material layer 201 located above the dielectric layer 120 may not be removed at all, or only a part of the thickness may be removed.
  • the dielectric layer 120 can always be blocked and covered by the first diffusion barrier material layer 201 or the first diffusion barrier material layer 201 and the second diffusion barrier material layer 202, so that Will not be damaged. Therefore, device performance can be effectively guaranteed at this time.
  • the first diffusion barrier material layer 201 located above the dielectric layer 120 will also be thinned. Thinning. Moreover, due to the positional relationship, the degree of thinning of the first diffusion barrier material layer 201 above the dielectric layer 120 will be greater than that of the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a, and may even be completely reduced. Remove. Therefore, the vicinity of the upper surface of the dielectric layer 120 may be damaged during the thinning process, thereby affecting device performance.
  • the thickness of the first diffusion barrier material layer 201 formed in step S30 may be 10 nm-12 nm. Then, in step S50, the first diffusion barrier material layer 201 at the bottom of the interconnection via hole 120a may be thinned to 3 nm-5 nm. At this time, the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a is thinned by about 7 nm to 8 nm. Accordingly, the thickness of the second diffusion barrier material layer 202 formed in step S40 can be set to about 10 nm-15 nm, so as to effectively protect the first diffusion barrier material layer 201.
  • a conductive plug material layer 301 may first be formed within the interconnection via 120 a and above the dielectric layer 120 .
  • the material of the conductive plug material layer 301 may be a metal material, such as tungsten metal.
  • the first diffusion barrier material layer 201 located above the dielectric layer 120 The barrier material layer 201 will not be thinned, and may even have a partial thickness of the second diffusion barrier material layer 202 thereon; or the first diffusion barrier material layer 201 will only be partially thinned, but will not be removed.
  • the conductive plug material layer 301 can be formed on the surface of the first diffusion barrier material layer 201 in the interconnection via 120a and the surface of the first diffusion barrier material layer 201 (or the second diffusion barrier material layer 202) above the dielectric layer 120. .
  • the first diffusion barrier material layer 201 (or the second diffusion barrier material layer 202 and the first diffusion barrier material layer 201) above the dielectric layer 120 can prevent the conductive plug material layer 301 above the dielectric layer 120 from The metal is diffused into the dielectric layer 120, thereby effectively ensuring device performance.
  • the conductive plug material layer 301 and the first diffusion barrier material layer 201 (or the second diffusion barrier material layer 202 and the first diffusion barrier material layer 201 ) above the dielectric layer 120 can be removed to form a conductive plug 300 and first diffusion barrier layer 200 .
  • the metal in the conductive plug 300 can be effectively prevented from diffusing to the dielectric layer 120 through the diffusion barrier layer 200 on the sidewall of the interconnection via hole 120a.
  • the resistance between the finally formed conductive plug 300 and the first conductive layer 110 can be effectively reduced.
  • a second diffusion barrier material layer 202 is also formed on the first diffusion barrier material layer 201 above the dielectric layer 120.
  • the second diffusion barrier material layer 202 can prevent the first diffusion barrier material layer 201 above the dielectric layer 120 from being significantly thinned or removed.
  • the dielectric layer 120 can be protected during the thinning process to prevent damage to the dielectric layer 120 during the thinning process.
  • it can also effectively prevent the metal material from diffusing to the dielectric layer 120, thereby ensuring device performance.
  • the second diffusion barrier material layer 202 and the first diffusion barrier material layer 201 are both film layers with the function of blocking metal diffusion, so that the formation of the second diffusion barrier material layer 202 will not affect the first diffusion barrier material layer 201 create pollution.
  • step S40 includes:
  • a second diffusion barrier material layer 202 is formed on the surface of the first diffusion barrier material layer 201 above the dielectric layer 120 and on the surface of the first diffusion barrier material layer 201 at the top of the sidewall of the interconnection via hole 120a. Please refer to FIG. 4 .
  • corners of the dielectric layer 120 are formed at intersections between the upper surface of the dielectric layer 120 and the side walls of the interconnection vias 120a.
  • the second diffusion barrier material layer 202 is not only formed on the surface of the first diffusion barrier material layer 201 above the dielectric layer 120, but is also formed on the surface of the first diffusion barrier material layer 201 on the top of the sidewall of the interconnection via hole 120a. . Therefore, the corners of the dielectric layer 120 can be effectively blocked and covered by the second diffusion barrier material layer 202 . Therefore, when the first diffusion barrier material layer 201 is thinned in the vertical direction in subsequent steps, the corners of the dielectric layer 120 can be well protected.
  • the second diffusion barrier material layer 202 is formed by physical vapor deposition.
  • the deposition temperature can be set to 180°C-220°C, and the deposition power can be set to 1300W-1700W.
  • nitrogen and argon can be introduced. Nitrogen flow can be controlled from 55sccm to 65sccm. The argon gas flow can be controlled from 9sccm to 11sccm.
  • the first diffusion barrier material layer 201 can be formed by atomic layer deposition, and the thickness is 10 nm-12 nm.
  • the thickness of the second diffusion barrier material layer 202 formed by physical vapor deposition is 10 nm-15 nm.
  • the second diffusion barrier material layer 202 can effectively protect the first diffusion barrier material layer 201 and the dielectric layer 120 below it during the thinning process.
  • the film layer formed by physical vapor deposition has poor coverage, and the deposited second diffusion barrier material layer 202 mostly falls on the horizontal surface. At the same time, since the pore diameter of the interconnection via hole 120a is relatively small, little or no second diffusion barrier material layer 202 can be formed at the bottom of the interconnection via hole 120a through physical vapor deposition.
  • the second diffusion barrier material layer 202 can be easily and effectively formed on the surface of the first diffusion barrier material layer 201 above the dielectric layer 120 through physical vapor deposition.
  • the second diffusion barrier material layer 202 is also convenient to form the second diffusion barrier material layer 202 on the surface of the first diffusion barrier material layer 201 at the top of the side wall of the interconnection via hole 120a.
  • physical vapor deposition adopts a high deposition rate deposition method, and the deposition rate is not less than 5 nm/s.
  • the deposition rate is not less than 5nm/s, which can effectively realize the high deposition rate deposition method.
  • a high deposition rate deposition method it can be facilitated that the second diffusion barrier material layer 202 is almost not formed at the bottom of the interconnection via 120a.
  • the deposition rate of physical vapor deposition is also controlled to be no more than 10 nm/s.
  • the deposition rate of physical vapor deposition is not less than 5 nm/s and not more than 10 nm/s, so that the second diffusion barrier material layer 202 can be almost not formed at the bottom of the interconnection via 120a while also accurately The thickness of the second diffusion barrier material layer 202 above the dielectric layer 120 is controlled.
  • the formed second diffusion barrier material layer 202 can also be controlled to have a high content of nitrogen atoms, so that it is not easily removed during the thinning process. removed, so that the dielectric layer 120 can be effectively protected.
  • the second diffusion barrier material layer 202 is tungsten nitride (WN x )
  • the x value can be controlled to be greater than 0.9.
  • step S50 includes:
  • Step S51 perform physical bombardment treatment on the first diffusion barrier material layer 201 located at the bottom of the interconnection via 120a.
  • argon gas when performing physical bombardment treatment, argon gas can be introduced.
  • the flow rate of argon gas can be controlled from 90 sccm to 110 sccm.
  • the bias power can be controlled from 600W to 1000W.
  • set the dissociation power to 1800W-2200W.
  • argon gas can dissociate to form argon ions.
  • Argon ions can move downward under the bias power, thereby bombarding the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a.
  • the top of the dielectric layer 120 outside the interconnection via 120a will also be bombarded by argon ions.
  • the second diffusion barrier material layer 202 is formed above the dielectric layer 120, thereby effectively protecting the dielectric layer 120 and the first diffusion barrier material layer 201 above it.
  • the first diffusion barrier material layer 201 sputtered from the bottom can also increase the thickness of the first diffusion barrier material layer 201 on the side wall of the interconnection via hole 120a, thereby improving its metal diffusion barrier capability.
  • step S50 may also include:
  • Step S52 perform dry etching on the first diffusion barrier material layer 201 located at the bottom of the interconnection via hole 120a.
  • the polymer etc. that may be generated during the etching process can be cleaned, so that the surface of the thinned first diffusion barrier material layer 201 is clean.
  • step S30 it also includes:
  • Step S20 perform a reduction process on the first conductive layer 110 at the bottom of the interconnection via hole 120a.
  • interconnection vias 120a are formed in the dielectric layer 120 of the substrate 100, part of the surface of the first conductive layer 110 is exposed by the interconnection vias 120a and may be oxidized by air.
  • the first conductive layer 110 when the first conductive layer 110 is made of copper, its portion exposed by the interconnection via 120a may be oxidized, thereby forming a copper oxide layer on its surface.
  • step S20 the substrate 100 after the interconnection via holes 120 a are formed may be placed into a pre-cleaning chamber. Then, reducing gas is introduced into the chamber to be cleaned, thereby effectively reducing the oxidized portion of the first conductive layer 110 . For example, the copper oxide layer is reduced.
  • the reduction process in step S20 and the physical bombardment in step S50 are performed in the same process chamber.
  • the substrate 100 may be reduced in a pre-cleaning chamber.
  • the substrate 100 may be transferred to an atomic layer deposition chamber to form the first diffusion barrier material layer 201.
  • the substrate 100 on which the first diffusion barrier material layer 201 is formed may be transferred to a physical vapor deposition chamber to form the second diffusion barrier material layer 202.
  • the substrate 100 after the first diffusion barrier material layer 201 and the second diffusion barrier material layer 202 are formed can be transferred back to the pre-cleaning chamber to clean the second diffusion barrier material layer 202 and the interconnection via holes.
  • the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a is subjected to a physical bombardment process to thin the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a.
  • hydrogen and argon may be introduced into the pre-cleaning chamber.
  • Hydrogen serves as reducing gas.
  • Argon was used as carrier gas.
  • the hydrogen flow rate can be 18-22 sccm, and the argon flow rate can be 90-110 sccm.
  • the bias power can be controlled from 180W to 200W.
  • set the dissociation power to 1800W-2200W. Under the dissociation power, hydrogen gas is dissociated to form hydrogen ions, thereby reducing the first conductive layer 110 at the bottom of the interconnection via hole 120a.
  • argon is mainly used as a carrier gas at this time. Even if it is dissociated into argon ions, due to the small bias power, there will be no physical bombardment and no sputtering phenomenon.
  • argon gas can be introduced into the pre-cleaning chamber.
  • the bias power can be controlled from 600W to 1000W.
  • set the dissociation power to 1800W-2200W.
  • the argon gas dissociates to form hydrogen ions, thereby physically bombarding and thinning the first diffusion barrier material layer 201 at the bottom of the interconnection via 120a.
  • the reduction process in step S20 and the physical bombardment in step S50 may or may not be performed in the same process chamber, and this is not limited here.
  • step S60 includes:
  • Step S61 forming a conductive plug material layer 301 in the interconnection via 120a and above the dielectric layer 120;
  • Step S62 perform a chemical mechanical polishing (CMP) process to remove the conductive plug material layer 301 and the first diffusion barrier material layer 201 above the dielectric layer 120, that is, above the second diffusion barrier material layer, to form the conductive plug 300 and the first diffusion barrier material layer 201.
  • CMP chemical mechanical polishing
  • the conductive plug material layer 301 may be formed by chemical vapor deposition (CVD) or electroplating.
  • CVD chemical vapor deposition
  • electroplating The conditions of chemical vapor deposition (CVD) or electroplating are conventional conditions in the art and will not be described again here.
  • step S62 through the CMP process, the conductive plug material layer 301 and the first diffusion barrier material layer 201 above the dielectric layer 120 can be effectively removed.
  • step S50 after the thinning process in step S50 is completed and there is still a partial thickness of the second diffusion barrier material layer 202 above the dielectric layer 120, the second diffusion barrier material layer 202 may be removed during the CMP process.
  • step S62 it may also include:
  • step S63 chemical mechanical polishing is continued to process the dielectric layer 120, the conductive plug 300 in the interconnection via hole 120a, and the first diffusion barrier layer 200.
  • the thickness of the dielectric layer 120 removed by the chemical mechanical polishing process is 70-90 nm.
  • the dielectric layer 120 is thinned, which can effectively ensure that the surface of the dielectric layer 120 will not be contaminated by metal particles in the conductive plug material layer 301 during the CMP process, thereby having a good insulation and isolation effect.
  • step S60 it also includes:
  • a second conductive layer 400 is formed on the dielectric layer 120 , and the second conductive layer 400 covers the conductive plug 300 , please refer to FIG. 8 .
  • the second conductive layer 400 may be formed on the surface of the conductive plug 300 and the first diffusion barrier layer 200 in the dielectric layer 120 and the interconnection via hole 120a.
  • the material of the second conductive layer 400 may include, but is not limited to, metal materials.
  • the material of the second conductive layer 400 may be aluminum.
  • steps in the flowchart of FIG. 1 are shown in sequence as indicated by arrows, these steps are not necessarily executed in the order indicated by arrows. Unless explicitly stated in this article, there is no strict order restriction on the execution of these steps, and these steps can be executed in other orders. Moreover, at least some of the steps in Figure 1 may include multiple steps or stages. These steps or stages are not necessarily executed at the same time, but may be executed at different times. The execution order of these steps or stages is also It does not necessarily need to be performed sequentially, but may be performed in turn or alternately with other steps or at least part of steps or stages in other steps.
  • a semiconductor structure is also provided, which is prepared and formed according to any of the above methods.
  • the semiconductor structure includes a substrate 100 , a first diffusion barrier layer 200 and a conductive plug 300 .
  • the substrate 100 includes a first conductive layer 1110 and a dielectric layer 120 .
  • the material of the first conductive layer 110 may include but is not limited to metal materials. Specifically, the material of the first conductive layer 110 may include, but is not limited to, copper (Cu).
  • the first conductive layer 110 may be a conductive trace under the dielectric layer 120, which may be formed in an insulating layer (not shown) under the dielectric layer 120 through a Damascus process. Specifically, there may be a trench in the insulating layer under the dielectric layer 120 .
  • a third diffusion barrier layer 130 may be formed on the sidewalls and bottom of the trench.
  • the first conductive layer 110 may be located on the surface of the third diffusion barrier layer 130 .
  • the form of the first conductive layer 110 may also be different from this.
  • the first conductive layer 110 may not be formed on the surface of the third diffusion barrier layer 130 .
  • the dielectric layer 120 is located on the first conductive layer 110 .
  • the material of the dielectric layer 120 may include, but is not limited to, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • interconnection vias 120a are formed in the dielectric layer 120 .
  • the interconnection vias 120a in the dielectric layer 120 penetrate the dielectric layer 120 in the vertical direction. Compared with the trench filled with the first conductive layer 110, the interconnection via 120a has a relatively small diameter.
  • the first diffusion barrier layer 200 is located on the inner wall of the interconnection via hole 120a, that is, on the sidewall and bottom of the interconnection via hole 120a. Moreover, the thickness of the first diffusion barrier layer 200 located at the bottom of the interconnection via 120a is smaller than the thickness of the first diffusion barrier layer 200 located at the sidewall of the interconnection via 120a.
  • the conductive plug 300 is located on the surface of the first diffusion barrier layer within the interconnection via 120a and fills the interconnection via 120a.
  • the material of the conductive plug 300 may include, but is not limited to, metal materials, such as tungsten metal.
  • the metal in the conductive plug 300 can be effectively prevented from diffusing to the dielectric layer 120 through the diffusion barrier layer 200 on the sidewall of the interconnection via hole 120a.
  • the thickness of the first diffusion barrier layer 200 at the bottom of the interconnection via 120a is reduced, so that the resistance between the conductive plug 300 and the first conductive layer 110 can be effectively reduced.
  • the "thickness of the first diffusion barrier layer 200 located at the bottom of the interconnection via 120a" may be greater than zero or equal to zero.
  • the first diffusion barrier layer 200 at the bottom of the interconnection via 120a When “the thickness of the first diffusion barrier layer 200 at the bottom of the interconnection via 120a" is greater than zero, the first diffusion barrier layer 200 continuously covers the sidewalls and bottom of the interconnection via 120a, thereby more effectively preventing conduction The metal in the plug 300 diffuses to the dielectric layer 120, thereby effectively ensuring device performance.
  • the thickness of the first diffusion barrier layer 200 at the bottom of the interconnection via hole 120a may be set to 3 nm-5 nm, and the thickness of the first diffusion barrier layer 200 located at the sidewall of the interconnection via hole 120a may be set to 10 nm-12 nm.
  • the semiconductor structure further includes a second conductive layer 400 .
  • the material of the second conductive layer 400 may include, but is not limited to, metal materials.
  • the material of the second conductive layer 400 may be aluminum.
  • the second conductive layer 400 is located on the dielectric layer 120 and covers the conductive plug 300 .
  • the second conductive layer 400 may be located on the surface of the conductive plug 300 and the first diffusion barrier layer 200 within the dielectric layer 120 and the interconnection via 120a.
  • the preparation method includes: providing a substrate, the substrate includes a first conductive layer and a dielectric layer, the dielectric layer is located on the first conductive layer, and An interconnection via hole exposing the first conductive layer is formed in the dielectric layer; a first diffusion barrier material layer is formed on the inner wall of the interconnection via hole and above the dielectric layer; Form a second diffusion barrier material layer on the first diffusion barrier material layer; thin the first diffusion barrier material layer located at the bottom of the interconnection via hole; remove the first diffusion barrier material layer above the dielectric layer to A first diffusion barrier layer is formed, and a conductive plug is formed in the interconnection via hole.
  • the semiconductor structure and its preparation method in the embodiment of the present disclosure can effectively prevent the metal in the conductive plug from diffusing to the dielectric layer through the diffusion barrier layer on the sidewall of the interconnection via hole.
  • the resistance between the conductive plug and the first conductive layer can be effectively reduced.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及一种半导体结构及其制备方法。其中，半导体结构的制备方法包括：提供基底，基底包括第一导电层以及介质层，介质层位于第一导电层上，且介质层内形成暴露第一导电层的互连通孔；于互连通孔内壁以及介质层上方形成第一扩散阻挡材料层；于介质层上方的第一扩散阻挡材料层上形成第二扩散阻挡材料层；对位于互连通孔底部的第一扩散阻挡材料层进行减薄；去除介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于互连通孔内形成导电插塞。本公开实施例可以有效降低导电层与导电插塞之间的电阻。

Description

半导体结构及其制备方法
相关申请的交叉引用
本公开要求于2022年08月12日提交中国专利局、申请号为202210969697.8、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在半导体制程中，在介质层两侧的导电层(如金属层)，通常通过介质层中的互连通孔进行导电连接。互连通孔内填充导电插塞。导电插塞通常采用金属材料。而金属材料容易向介质层扩散，而影响器件性能。因此，通常会先在互连通孔内壁形成扩散阻挡层，以阻止金属扩散。
然而，扩散阻挡层同时具有较高的电阻率，导致导电层与导电插塞之间的电阻增高，从而容易引起RC延迟问题。
发明内容
根据本公开的各种实施例，提供一种半导体结构及其制备方法。
根据本公开的各种实施例，提供一种半导体结构的制备方法，包括：
提供基底，所述基底包括第一导电层以及介质层，所述介质层位于所述第一导电层上，且所述介质层内形成暴露所述第一导电层的互连通孔；
于所述互连通孔内壁以及所述介质层上方形成第一扩散阻挡材料层；
于所述介质层上方的所述第一扩散阻挡材料层上形成第二扩散阻挡材料层；
对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄；
去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞。
在一些实施例中，所述于所述介质层上方的所述第一扩散阻挡材料层上形成第二扩散阻挡材料层，包括：
于所述介质层上方的所述第一扩散阻挡材料层表面、所述互连通孔侧壁顶部的第一扩散阻挡材料层表面形成所述第二扩散阻挡材料层。
在一些实施例中，所述第二扩散阻挡材料层通过物理气相沉积方式形成。
在一些实施例中，所述物理气相沉积方式采用高沉积速率沉积方式，所述沉积速率不小于5nm/s且不大于10nm/s。
在一些实施例中，进行物理气相沉积时，沉积温度为180℃-220℃，沉积功率为1300W-1700W，氮气流量为55sccm-65sccm，氩气流量为9sccm-11sccm。
在一些实施例中，所述第一扩散阻挡材料层通过原子层沉积方式形成，且形成的第一扩散阻挡材料层的厚度为10nm-12nm；和/或
所述物理气相沉积方式形成的所述第二扩散阻挡材料层的厚度为10nm-15nm。
在一些实施例中，所述第二扩散阻挡材料层为WNx，其中，x值大于0.9。
在一些实施例中，所述第二扩散阻挡材料层的材料与所述第一扩散阻挡材料层的材料相同。
在一些实施例中，所述互连通孔的侧壁与水平方向的角度为86°至90°。
在一些实施例中，减薄后，所述第一扩散阻挡材料层的厚度为3nm-5nm。
在一些实施例中，所述对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄，包括：
对位于所述互连通孔底部的第一扩散阻挡材料层进行物理轰击处理。
在一些实施例中，所述于所述互连通孔内壁以及所述介质层上方形成第一扩散阻挡材料层之前，还包括：
对所述互连通孔底部的第一导电层进行还原处理。
在一些实施例中，所述还原处理与所述物理轰击处理在同一工艺腔室内进行。
在一些实施例中，
进行还原处理时，通入氢气以及氩气，氢气流量为18-22sccm，氩气流量为90-110sccm，且设置偏置功率为180W-200W，解离功率为1800W-2200W。
在一些实施例中，
进行行物理轰击处理时，通入氩气，氩气流量为90-110sccm，且设置偏 置功率为600W-1000W，解离功率为1800W-2200W。
在一些实施例中，所述对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄，包括：对位于所述互连通孔底部的第一扩散阻挡材料层进行干法刻蚀。
在一些实施例中，所述去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞，包括：
于所述互连通孔内以及所述第二扩散阻挡材料层上方形成导电插塞材料层；
进行化学机械研磨处理，以去除所述第二扩散阻挡材料层上方的导电插塞材料层以及第一扩散阻挡材料层，以形成所述导电插塞以及所述第一扩散阻挡层。
在一些实施例中，所述进行化学机械研磨处理，以去除所述第二扩散阻挡材料层上方的导电插塞材料层以及第一扩散阻挡材料层之后，还包括：
对所述介质层以及所述互连通孔内的导电插塞以及第一扩散阻挡层继续进行化学机械研磨处理。
在一些实施例中，所述去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞之后，还包括：
于所述介质层上形成第二导电层，所述第二导电层覆盖所述导电插塞。
根据本公开的各种实施例，还提供一种半导体结构，根据上述任一项所述的方法制备形成，所述半导体结构包括：
基底，包括第一导电层以及介质层，所述介质层位于所述第一导电层上，且所述介质层内形成互连通孔；
第一扩散阻挡层，位于所述互连通孔内壁，且位于所述互连通孔底部的第一扩散阻挡层的厚度小于位于所述互连通孔侧壁的第一扩散阻挡层的厚度；
导电插塞，位于所述互连通孔内的所述第一扩散阻挡层表面，且填充所述互连通孔。
在一些实施例中，所述互连通孔底部的第一扩散阻挡层的厚度为3nm-5nm，位于所述互连通孔侧壁的第一扩散阻挡层的厚度为10nm-12nm。
在一些实施例中，所述半导体结构还包括：
第二导电层，位于所述介质层上，且覆盖所述导电插塞。
本公开实施例可以/至少具有以下优点：
本公开实施例中的半导体结构及其制备方法，可以通过互连通孔侧壁的扩散阻挡层有效防止导电插塞中的金属扩散至介质层。同时，通过对互连通孔底部的第一扩散阻挡层进行减薄，从而使得导电插塞与第一导电层之间的电阻可以被有效降低。
同时，半导体结构的制备方法中，在形成第一扩散阻挡材料层之后，还在于介质层上方的第一扩散阻挡材料层上形成第二扩散阻挡材料层。在对互连通孔底部的第一扩散阻挡材料层进行减薄的时候，第二扩散阻挡材料层可以防止介质层上方的第一扩散阻挡材料层被明显减薄或者去除掉。此时，一方面在减薄过程中可以对介质层进行保护，防止减薄过程损伤介质层。另一方面，在形成导电插塞的过程中，也可以有效防止金属材料向介质层扩散，从而保证器件性能。同时，第二扩散阻挡材料层与第一扩散阻挡材料层均为具有阻挡金属扩散功能的膜层，从而使得第二扩散阻挡材料层的形成，不会对第一扩散阻挡材料层造成污染。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2至图7为一实施例中提供的半导体结构的制备过程中的剖面结构示意图；
图8为一实施例中提供的半导体结构的剖面结构示意图。
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
附图标记说明：
100-基底，110-第一导电层，120-介质层，120a-互连通孔，130-第三扩散 阻挡层，200-第一扩散阻挡层，201-第一扩散阻挡材料层，202-第二扩散阻挡材料层，300-导电插塞，301-导电插塞材料层，400-第二导电层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或 “包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开实施例中的相关结构不应当局限于说明书附图在此所示的的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的相关结构实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
步骤S10，请参阅图2，提供基底100，基底100包括第一导电层110以及介质层120，介质层120位于第一导电层110上，且介质层120内形成暴露第一导电层110的互连通孔120a；
步骤S30，请参阅图3，于互连通孔120a内壁以及介质层120上方形成第一扩散阻挡材料层201；
步骤S40，请参阅图4，于介质层120上方的第一扩散阻挡材料层201上形成第二扩散阻挡材料层202；
步骤S50，请参阅图5，对位于互连通孔120a底部的第一扩散阻挡材料层201进行减薄；
步骤S60，请参阅图7，去除介质层120上方的第一扩散阻挡材料层201，以形成第一扩散阻挡层200，并于互连通孔120a内形成导电插塞300。
具体地，在步骤S10中，请参阅图2，第一导电层110的材料可以为包括但不限于为金属材料。具体地，第一导电层110的材料可以包括但不限于为铜(Cu)。
第一导电层110可以为介质层120下的导电走线，其可以通过大马士革工艺形成在介质层120下的绝缘层(未图示)内。具体地，可以首先在介质层120下的绝缘层内形成沟槽。然后，在沟槽的侧壁以及底部形成第三扩散阻挡层130。然后，通过电镀等方式在第三扩散阻挡层130表面形成第一导电层110，以填充介质层120下的绝缘层内的沟槽。
当然，第一导电层110的形式也可以与此不同。例如，第一导电层110也可以并不形成在第三扩散阻挡层130表面。或者，第一导电层110也可以 并不通过大马士革工艺形成。这里对此均不做限制。
介质层120位于第一导电层110上。介质层120的材料可以包括但不限于为氧化硅、氮化硅或者氮氧化硅等。
作为示例，可以通过大马士革工艺在介质层120下的绝缘层内形成第一导电层110后，再沉积介质层120，以覆盖第一导电层110及嵌入的绝缘层。
介质层120内的互连通孔120a在垂直方向上贯穿介质层120，其可以通过干法刻蚀工艺形成。与其内填充有第一导电层110的沟槽相比，互连通孔120a的孔径相对较小。互连通孔120a暴露第一导电层110，从而使得其内形成的导电插塞300可以连接第一导电层110。
在步骤S30中，请参阅图3，第一扩散阻挡材料层201的材料可以包括但不限于为氮化钨、氮化钛、氮化钽等。
作为示例，可以通过原子层沉积(ALD)等方式，在互连通孔120a内壁以及介质层120上方沉积第一扩散阻挡材料层201。原子层沉积(ALD)的条件为已知的条件，在此不再赘述。
可以理解的是，互连通孔120a内壁包括互连通孔120a侧壁以及互连通孔120a底部。
原子层沉积方式形成的薄膜具有良好的覆盖性，从而可以在孔径相对较小的互连通孔120a的侧壁以及底部均形成良好的覆盖，从而使得第一扩散阻挡材料层201具有良好的阻挡金属扩散的功能。
在步骤40中，请参阅图4，第二扩散阻挡材料层202覆盖介质层120上方的第一扩散阻挡材料层201，从而可以在后续步骤对第一扩散阻挡材料层201进行减薄的时候，防止介质层120上方的第一扩散阻挡材料层201被明显减薄或者去除掉。
同时，由于第二扩散阻挡材料层202与第一扩散阻挡材料层201均为具有阻挡金属扩散功能的膜层。因此，第二扩散阻挡材料层202形成过程中，有效防止第一扩散阻挡材料层201造成污染。具体地，在形成第二扩散阻挡材料层202的过程中，即便有少量第二扩散阻挡材料层202由于工艺能力等原因落入互连通孔120a底部，也不会污染互连通孔120a底部的第一扩散阻挡材料层201。此时，后续形成的导电插塞300与第一导电层110之间的电阻几乎不会受到影响。
作为示例，可以设置第二扩散阻挡材料层202与第一扩散阻挡材料层201材料相同。例如，二者均为氮化钨。当然，第二扩散阻挡材料层202的材料 也可以不同。例如第二扩散阻挡材料层202的材料也可以为氮化钛、氮化钽等，这里对此也不作限制。
在步骤50中，请参阅图5，可以通过垂直物理轰击或者各向异性刻蚀(如干法刻蚀)等方式，减薄互连通孔120a底部的第一扩散阻挡材料层201，而保留位于互连通孔120a侧壁的第一扩散阻挡材料层201。
需要说明的是，这里“减薄互连通孔120a底部的第一扩散阻挡材料层201”后，互连通孔120a底部的第一扩散阻挡材料层201的厚度可以大于零，也可以等于零。即“减薄互连通孔120a底部的第一扩散阻挡材料层201”，可以为使得互连通孔120a底部的第一扩散阻挡材料层201厚度变小，但是其仍然存在；也可以为直接将互连通孔120a底部的第一扩散阻挡材料层201去除。
作为示例，互连通孔120a的侧壁与水平方向的角度可以控制为86°至90°，进一步地可以控制为88°至90°。此时，互连通孔120a的侧壁垂直度较高，从而使得减薄互连通孔120a底部的第一扩散阻挡材料层201的同时，位于互连通孔120a侧壁的第一扩散阻挡材料层201几乎不会受到影响。
同时，由于第二扩散阻挡材料层202的保护作用，在互连通孔120a底部的第一扩散阻挡材料层201被减薄的同时，位于介质层120上方的第一扩散阻挡材料层201也不会被明显减薄或者去除掉。
具体地，在互连通孔120a底部的第一扩散阻挡材料层201被减薄的同时，第二扩散阻挡材料层202可以被完全去除，也可以剩余部分厚度。而位于介质层120上方的第一扩散阻挡材料层201可以完全不被去除，或者只被去除部分厚度。
此时，在减薄第一扩散阻挡材料层201的过程中，介质层120可以始终被第一扩散阻挡材料层201或者第一扩散阻挡材料层201以及第二扩散阻挡材料层202遮挡覆盖，从而不会受到损伤。因此，此时可以有效保证器件性能。
如果没有第二扩散阻挡材料层202的形成，则在互连通孔120a底部的第一扩散阻挡材料层201被减薄的同时，位于介质层120上方的第一扩散阻挡材料层201也会被减薄。并且，由于位置关系，介质层120上方的第一扩散阻挡材料层201的减薄程度会相对于互连通孔120a底部的第一扩散阻挡材料层201的减薄程度更大，甚至会被完全去除。因此，介质层120的上表面附近可能会在减薄过程中受到损伤，从而影响器件性能。
作为示例，步骤S30中形成的第一扩散阻挡材料层201的厚度可以为10nm-12nm。然后，在步骤S50中，可以将互连通孔120a底部的第一扩散阻挡材料层201减薄至3nm-5nm。此时，互连通孔120a底部的第一扩散阻挡材料层201被减薄了约7nm至8nm左右。据此，可以设置步骤S40中形成的第二扩散阻挡材料层202的厚度可以为10nm-15nm左右，从而对第一扩散阻挡材料层201进行有效保护。
在步骤S60中，请参阅图6，可以首先于互连通孔120a内以及介质层120上方形成导电插塞材料层301。导电插塞材料层301的材料可以为金属材料，如金属钨。
具体地，由前述说明可知，由于第二扩散阻挡材料层202的保护作用，在互连通孔120a底部的第一扩散阻挡材料层201被减薄的同时，位于介质层120上方的第一扩散阻挡材料层201也不会被减薄，甚至其上还可以具有部分厚度的第二扩散阻挡材料层202；或者第一扩散阻挡材料层201只被部分减薄，但是其不会被去除。
因此，可以于互连通孔120a内的第一扩散阻挡材料层201表面、介质层120上方的第一扩散阻挡材料层201(或第二扩散阻挡材料层202)表面形成导电插塞材料层301。
在此过程中，介质层120上方的第一扩散阻挡材料层201(或第二扩散阻挡材料层202以及第一扩散阻挡材料层201)可以防止介质层120上方的导电插塞材料层301中的金属扩散至介质层120，从而有效保证器件性能。
然后，请参阅图7，可以去除介质层120上方的导电插塞材料层301以及第一扩散阻挡材料层201(或第二扩散阻挡材料层202以及第一扩散阻挡材料层201)，以形成导电插塞300以及第一扩散阻挡层200。
在本实施例中，可以通过互连通孔120a侧壁的扩散阻挡层200有效防止导电插塞300中的金属扩散至介质层120。同时，通过对互连通孔120a底部的第一扩散阻挡材料层201进行减薄，从而使得最终形成的导电插塞300与第一导电层110之间的电阻可以被有效降低。
同时，本实施例在形成第一扩散阻挡材料层201之后，还在于介质层120上方的第一扩散阻挡材料层201上形成第二扩散阻挡材料层202。在对互连通孔120a底部的第一扩散阻挡材料层201进行减薄的时候，第二扩散阻挡材料层202可以防止介质层120上方的第一扩散阻挡材料层201被明显减薄或者去除掉。此时，一方面在减薄过程中可以对介质层120进行保护，防止减 薄过程损伤介质层120。另一方面，在形成导电插塞300的过程中，也可以有效防止金属材料向介质层120扩散，从而保证器件性能。
同时，第二扩散阻挡材料层202与第一扩散阻挡材料层201均为具有阻挡金属扩散功能的膜层，从而使得第二扩散阻挡材料层202的形成，不会对第一扩散阻挡材料层201造成污染。
在一个实施例中，步骤S40包括：
步骤S41，于介质层120上方的第一扩散阻挡材料层201表面、互连通孔120a侧壁顶部的第一扩散阻挡材料层201表面形成第二扩散阻挡材料层202，请参阅图4。
在后续步骤无论是通过物理轰击，还是通过干法刻蚀，在竖直方向上进行减薄第一扩散阻挡材料层201的时候，刻蚀粒子在相互碰撞及撞击样品表面的过程中均会产生一定的热量，而热量过高容易对介质层120造成损伤。
而在介质层120内形成互连通孔120a后，介质层120的上表面与互连通孔120a的侧壁交叉处形成介质层120边角。
在本实施例中，第二扩散阻挡材料层202不止形成在介质层120上方的第一扩散阻挡材料层201表面，还形成在互连通孔120a侧壁顶部的第一扩散阻挡材料层201表面。因此，介质层120边角处可以被第二扩散阻挡材料层202有效遮挡覆盖。因此，在后续步骤在竖直方向上进行减薄第一扩散阻挡材料层201时，可以使得介质层120的边角处得到良好的保护。
在一个实施例中，步骤S40中，第二扩散阻挡材料层202通过物理气相沉积方式形成。
作为示例，进行物理气相沉积时，沉积温度可以设置为180℃-220℃，沉积功率可以设置为1300W-1700W。同时，可以通入氮气以及氩气。氮气流量可以控制为55sccm-65sccm。氩气流量可以控制为9sccm-11sccm。
并且，作为示例，此时，第一扩散阻挡材料层201可以通过原子层沉积方式形成，且厚度为10nm-12nm。同时，物理气相沉积方式形成的所述第二扩散阻挡材料层202的厚度为10nm-15nm。此时，第二扩散阻挡材料层202在减薄处理过程中，可以有效保护第一扩散阻挡材料层201及其下方的介质层120。
物理气相沉积方式形成的膜层具有较差的覆盖性，其沉积的第二扩散阻挡材料层202大多落在水平表面上。同时，由于互连通孔120a孔径相对较小，因此通过物理气相沉积方式可以使得互连通孔120a底部很少或者几乎不会形 成第二扩散阻挡材料层202。
因此，在本实施例中，通过物理气相沉积方式可以简便有效地实现于介质层120上方的第一扩散阻挡材料层201表面形成第二扩散阻挡材料层202。
并且，通过物理气相沉积方式的沉积速率等沉积条件的控制，也便于同时在互连通孔120a侧壁顶部的第一扩散阻挡材料层201表面形成第二扩散阻挡材料层202。
在一个实施例中，物理气相沉积采用高沉积速率沉积方式，沉积速率不小于5nm/s。
沉积速率不小于5nm/s可以有效实现高沉积速率沉积方式。
物理气相沉积的沉积速率越高，其形成的膜层的覆盖填充性越差。当采用高沉积速率沉积方式时，可以便于使得互连通孔120a底部几乎不形成第二扩散阻挡材料层202。
在一个实施例中，在控制物理气相沉积的沉积速率不小于5nm/s的同时，还控制物理气相沉积的沉积速率不大于10nm/s。
在进行物理气相沉积时，沉积速率过高会使得沉积的膜层厚度难以精确控制。
在本实施例中，物理气相沉积的沉积速率不小于5nm/s而不大于10nm/s，从而可以在使得互连通孔120a底部几乎不形成第二扩散阻挡材料层202的同时，还可以精确控制介质层120上方的第二扩散阻挡材料层202的厚度。
此外，当采用物理气相沉积方式形成第二扩散阻挡材料层202时，还可以控制形成的第二扩散阻挡材料层202中具有高的氮原子含量，从而使得其在减薄过程中，不容易被去除，从而可以有效保护介质层120。具体地，例如，当第二扩散阻挡材料层202为氮化钨(WN x)时，可以控制x值大于0.9。
在一个实施例中，步骤S50包括：
步骤S51，对位于互连通孔120a底部的第一扩散阻挡材料层201进行物理轰击处理。
具体地，在进行物理轰击处理时，可以通入氩气。氩气的流量可以控制为90sccm-110sccm。同时，可以控制偏置功率为600W-1000W。同时，设置解离功率为1800W-2200W。在解离功率下，氩气可以解离形成氩离子。氩离子在偏置功率作用下可以向下运动，从而轰击互连通孔120a底部的第一扩散阻挡材料层201。与此同时，互连通孔120a之外的介质层120上方也会受到氩离子的轰击作用。此时，介质层120上方形成了第二扩散阻挡材料层202， 从而可以有效保护介质层120以及其上方的第一扩散阻挡材料层201。
采用物理轰击的方式，在减薄互连通孔120a底部的第一扩散阻挡材料层201之后，不会产生难以去除的聚合物，从而保证减薄后的第一扩散阻挡材料层201表面清洁。同时，物理轰击之后，底部溅射出来的第一扩散阻挡材料层201还能增大互连通孔120a侧壁的第一扩散阻挡材料层201厚度，从而提升其金属扩散阻挡能力。
当然，在其他实施例中，步骤S50也可以包括：
步骤S52，对位于互连通孔120a底部的第一扩散阻挡材料层201进行干法刻蚀。
此时，可以在减薄后，对刻蚀过程中可能产生的聚合物等进行清洗，以使得减薄后的第一扩散阻挡材料层201表面清洁。
在一个实施例中，步骤S30之前，还包括：
步骤S20，对互连通孔120a底部的第一导电层110进行还原处理。
在基底100的介质层120内形成互连通孔120a之后，第一导电层110的部分表面被互连通孔120a暴露，从而可能会被空气氧化。
例如，第一导电层110为铜时，其被互连通孔120a暴露的部分可能会被氧化，从而在其表层形成氧化铜层。
在步骤S20中，可以将形成有互连通孔120a之后的基底100放入预清洗腔室。然后，在欲清洗腔室内通入还原气体，从而将第一导电层110的被氧化的部分有效还原。例如，将氧化铜层还原。
在一个实施例中，步骤S20中的还原处理与步骤S50中的物理轰击在同一工艺腔室内进行。
作为示例，步骤S20中，可以在预清洗腔室内对基底100进行还原处理。步骤S30中，可以将基底100转移至原子层沉积腔室，从而形成第一扩散阻挡材料层201。步骤S34中，可以将形成有第一扩散阻挡材料层201的基底100转移至物理气相沉积腔室，从而形成第二扩散阻挡材料层202。步骤S50中，可以将形成有第一扩散阻挡材料层201以及第二扩散阻挡材料层202之后的基底100再次转回至预清洗腔室内，从而对第二扩散阻挡材料层202以及互连通孔120a底部的第一扩散阻挡材料层201进行物理轰击处理，以对互连通孔120a底部的第一扩散阻挡材料层201减薄。
此时，还原处理与物理轰击均在预清洗腔室内进行，从而可以简化工艺设备系统。
作为示例，步骤S20在预清洗腔室内进行还原处理时，可以向预清洗腔室内通入氢气以及氩气。氢气作为还原气体。氩气作为载气。氢气流量可以为18-22sccm，氩气流量可为90-110sccm。同时，可以控制偏置功率为180W-200W。同时，设置解离功率为1800W-2200W。在解离功率下，氢气解离形成氢离子，从而对互连通孔120a底部的的第一导电层110进行还原处理。
可以理解的是，此时氩气主要用作用载气。即便被解离成氩离子，但是由于偏置功率较小，从而不会形成物理轰击作用，不会产生溅射现象。
步骤S50在预清洗腔室内进行物理轰击处理时，可以向预清洗腔室内通入氩气。同时，可以控制偏置功率为600W-1000W。同时，设置解离功率为1800W-2200W。在解离功率下，氩气解离形成氢离子，从而对互连通孔120a底部的第一扩散阻挡材料层201进行物理轰击减薄。
当然，在其他实施例中，步骤S20中的还原处理与步骤S50中的物理轰击在也可以不在同一工艺腔室内进行，这里对此不做限制。
在一个实施例中，请参阅图6以及图7，步骤S60包括：
步骤S61，于互连通孔120a内以及介质层120上方形成导电插塞材料层301；
步骤S62，进行化学机械研磨(CMP)处理，以去除介质层120上方即第二扩散阻挡材料层上方的导电插塞材料层301以及第一扩散阻挡材料层201，以形成导电插塞300以及第一扩散阻挡层200。
在步骤S61中，可以通过化学气相沉积(CVD)或者电镀等方式形成导电插塞材料层301。化学气相沉积(CVD)或者电镀等方式的条件为本领域的常规条件，在此不再赘述。
在步骤S62中，通过CMP工艺，可以将介质层120上方的导电插塞材料层301以及第一扩散阻挡材料层201有效去除。
可以理解的是，当步骤S50中的减薄处理完成后，介质层120上方仍然具有部分厚度的第二扩散阻挡材料层202时，第二扩散阻挡材料层202可以在CMP过程中被去除。
同时，作为示例，步骤S62之后，还可以包括：
步骤S63，继续化学机械研磨处理介质层120以及互连通孔120a内的导电插塞300以及第一扩散阻挡层200。经过化学机械研磨处理介质层120的厚度被去除的量为70-90nm。
此时，介质层120被减薄，从而可以有效保证CMP过程中，介质层120 表面不会被导电插塞材料层301中的金属粒子污染，从而具有良好的绝缘隔离作用。
在一个实施例中，步骤S60之后，还包括：
步骤S70，于介质层120上形成第二导电层400，第二导电层400覆盖导电插塞300，请参阅图8。
具体地，可以在介质层120以及互连通孔120a内的导电插塞300以及第一扩散阻挡层200表面形成第二导电层400。第二导电层400的材料可以包括但不限于为金属材料。例如，第二导电层400的材料可以为铝。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，还提供一种半导体结构，根据上述任一方法制备形成。请参阅图8，半导体结构包括基底100、第一扩散阻挡层200以及导电插塞300。
基底100包括第一导电层1110以及介质层120。
第一导电层110的材料可以为包括但不限于为金属材料。具体地，第一导电层110的材料可以包括但不限于为铜(Cu)。第一导电层110可以为介质层120下的导电走线，其可以通过大马士革工艺形成在介质层120下的绝缘层(未图示)内。具体地，在介质层120下的绝缘层内可以具有沟槽。沟槽的侧壁以及底部可以形成有第三扩散阻挡层130。第一导电层110可以位于第三扩散阻挡层130表面。
当然，第一导电层110的形式也可以与此不同。例如，第一导电层110也可以并不形成在第三扩散阻挡层130表面。
介质层120位于第一导电层110上。介质层120的材料可以包括但不限于为氧化硅、氮化硅或者氮氧化硅等。
并且，介质层120内形成互连通孔120a。介质层120内的互连通孔120a在垂直方向上贯穿介质层120。与其内填充有第一导电层110的沟槽相比， 互连通孔120a的孔径相对较小。
第一扩散阻挡层200位于互连通孔120a内壁,即位于互连通孔120a的侧壁以及底部。并且，位于互连通孔120a底部的第一扩散阻挡层200的厚度小于位于互连通孔120a侧壁的第一扩散阻挡层200的厚度。
导电插塞300位于互连通孔120a内的第一扩散阻挡层表面，且填充互连通孔120a。导电插塞300的材料可以包括但不限于为金属材料，如金属钨。
此时，可以通过互连通孔120a侧壁的扩散阻挡层200有效防止导电插塞300中的金属扩散至介质层120。同时，互连通孔120a底部的第一扩散阻挡层200的厚度被减小，从而可以有效降低导电插塞300与第一导电层110之间的电阻可以被有效降低。
需要说明的是，这里“位于互连通孔120a底部的第一扩散阻挡层200的厚度”可以大于零，也可以等于零。
当“位于互连通孔120a底部的第一扩散阻挡层200的厚度”大于零时，第一扩散阻挡层200在互连通孔120a的侧壁以及底部进行连续覆盖，从而可以更加有效防止导电插塞300中的金属扩散至介质层120，从而有效保证器件性能。
作为示例，可以设置互连通孔120a底部的第一扩散阻挡层200的厚度为3nm-5nm，位于互连通孔120a侧壁的第一扩散阻挡层200的厚度为10nm-12nm。
在一个实施例中，半导体结构还包括第二导电层400。第二导电层400的材料可以包括但不限于为金属材料。例如，第二导电层400的材料可以为铝。
第二导电层400位于介质层120上，且覆盖导电插塞300。
具体地，第二导电层400可以位于介质层120以及互连通孔120a内的导电插塞300以及第一扩散阻挡层200的表面。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干 变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
工业实用性
本公开的各种实施例提供一种半导体结构及其制备方法，制备方法包括：提供基底，所述基底包括第一导电层以及介质层，所述介质层位于所述第一导电层上，且所述介质层内形成暴露所述第一导电层的互连通孔；于所述互连通孔内壁以及所述介质层上方形成第一扩散阻挡材料层；于所述介质层上方的所述第一扩散阻挡材料层上形成第二扩散阻挡材料层；对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄；去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞。本公开实施例中的半导体结构及其制备方法，可以通过互连通孔侧壁的扩散阻挡层有效防止导电插塞中的金属扩散至介质层。同时，通过对互连通孔底部的第一扩散阻挡层进行减薄，从而使得导电插塞与第一导电层之间的电阻可以被有效降低。

Claims (19)

  1. 一种半导体结构的制备方法，包括：
    提供基底，所述基底包括第一导电层以及介质层，所述介质层位于所述第一导电层上，且所述介质层内形成暴露所述第一导电层的互连通孔；
    于所述互连通孔内壁以及所述介质层上方形成第一扩散阻挡材料层；
    于所述介质层上方的所述第一扩散阻挡材料层上形成第二扩散阻挡材料层；
    对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄；
    去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，所述于所述介质层上方的所述第一扩散阻挡材料层上形成第二扩散阻挡材料层，包括：
    于所述介质层上方的所述第一扩散阻挡材料层表面、所述互连通孔侧壁顶部的第一扩散阻挡材料层表面形成所述第二扩散阻挡材料层。
  3. 根据权利要求1或2所述的半导体结构的制备方法，其中，所述第二扩散阻挡材料层通过物理气相沉积方式形成。
  4. 根据权利要求3所述的半导体结构的制备方法，其中，所述物理气相沉积方式采用高沉积速率沉积方式，所述沉积速率不小于5nm/s且不大于10nm/s。
  5. 根据权利要求3或4所述的半导体结构的制备方法，其中，进行物理气相沉积时，沉积温度为180℃-220℃，沉积功率为1300W-1700W，氮气流量为55sccm-65sccm，氩气流量为9sccm-11sccm。
  6. 根据权利要求3-5中任一项所述的半导体结构的制备方法，其中，
    所述第一扩散阻挡材料层通过原子层沉积方式形成，且形成的第一扩散阻挡材料层的厚度为10nm-12nm；和/或
    所述物理气相沉积方式形成的所述第二扩散阻挡材料层的厚度为10nm-15nm。
  7. 根据权利要求1-6中任一项所述的半导体结构的制备方法，其中，所述第二扩散阻挡材料层为WN x，其中，x值大于0.9。
  8. 根据权利要求1-7中任一项所述的半导体结构的制备方法，其中，所述第二扩散阻挡材料层的材料与所述第一扩散阻挡材料层的材料相同。
  9. 根据权利要求1-8中任一项所述的半导体结构的制备方法，其中，
    所述互连通孔的侧壁与水平方向的角度为86°至90°；和/或
    减薄后，所述第一扩散阻挡材料层的厚度为3nm-5nm。
  10. 根据权利要求1-9中任一项所述的半导体结构的制备方法，其中，所述对位于所述互连通孔底部的第一扩散阻挡材料层进行减薄，包括：
    对位于所述互连通孔底部的第一扩散阻挡材料层进行物理轰击处理或者进行干法刻蚀。
  11. 根据权利要求1-10中任一项所述的半导体结构的制备方法，其中，所述于所述互连通孔内壁以及所述介质层上方形成第一扩散阻挡材料层之前，还包括：
    对所述互连通孔底部的第一导电层进行还原处理。
  12. 根据权利要求11所述的半导体结构的制备方法，其中，所述还原处理与所述物理轰击处理在同一工艺腔室内进行。
  13. 根据权利要求12所述的半导体结构的制备方法，其中，
    进行还原处理时，通入氢气以及氩气，氢气流量为18-22sccm，氩气流量为90-110sccm，且设置偏置功率为180W-200W，解离功率为1800W-2200W；和/或
    进行物理轰击处理时，通入氩气，氩气流量为90-110sccm，且设置偏置功率为600W-1000W，解离功率为1800W-2200W。
  14. 根据权利要求1-13中任一项所述的半导体结构的制备方法，其中，所述去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞，包括：
    于所述互连通孔内以及所述第二扩散阻挡材料层上方形成导电插塞材料层；
    进行化学机械研磨处理，以去除所述第二扩散阻挡材料层上方的导电插塞材料层以及第一扩散阻挡材料层，以形成所述导电插塞以及所述第一扩散阻挡层。
  15. 根据权利要求14所述的半导体结构的制备方法，其中，所述进行化学机械研磨处理，以去除所述第二扩散阻挡材料层上方的导电插塞材料层以及第一扩散阻挡材料层之后，还包括：
    对所述介质层以及所述互连通孔内的导电插塞以及第一扩散阻挡层继续进行化学机械研磨处理。
  16. 根据权利要求1-15中任一项所述的半导体结构的制备方法，其中，所 述去除所述介质层上方的第一扩散阻挡材料层，以形成第一扩散阻挡层，并于所述互连通孔内形成导电插塞之后，还包括：
    于所述介质层上形成第二导电层，所述第二导电层覆盖所述导电插塞。
  17. 一种半导体结构，根据权利要求1-16任一项所述的方法制备形成，所述半导体结构包括：
    基底，包括第一导电层以及介质层，所述介质层位于所述第一导电层上，且所述介质层内形成互连通孔；
    第一扩散阻挡层，位于所述互连通孔内壁，且位于所述互连通孔底部的第一扩散阻挡层的厚度小于位于所述互连通孔侧壁的第一扩散阻挡层的厚度；
    导电插塞，位于所述互连通孔内的所述第一扩散阻挡层表面，且填充所述互连通孔。
  18. 根据权利要求17所述的半导体结构，其中，所述互连通孔底部的第一扩散阻挡层的厚度为3nm-5nm，位于所述互连通孔侧壁的第一扩散阻挡层的厚度为10nm-12nm。
  19. 根据权利要求17或18所述的半导体结构，其中，所述半导体结构还包括：
    第二导电层，位于所述介质层上，且覆盖所述导电插塞。
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