WO2024024497A1 - 記憶装置、電子機器及び記憶装置の制御方法 - Google Patents

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    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present disclosure relates to a storage device, an electronic device, and a method for controlling a storage device.
  • Magnetoresistive Random Access Memory uses a magnetoresistive element (magnetoresistive memory element) as a storage element, and as it maintains its state depending on the magnetization state of the ferromagnetic material, it remains unchanged even when the power is turned off. It has a non-volatile nature in which recorded data is retained.
  • the basic structure of a magnetoresistive element is a sandwich structure in which a non-magnetic thin film of an insulator is sandwiched between two magnetic layers made of thin magnetic films. This structure is called a magnetic tunnel junction (MTJ).
  • MTJ magnetic tunnel junction
  • the magnetization of one of the two magnetic layers is fixed, and the magnetization of the other magnetic layer (storage layer) is controlled by an external field.
  • a state in which the magnetizations of the fixed magnetization layer and the storage layer are parallel to each other is defined as state 0, and a state in which they are antiparallel is defined as state 1. In this way, by rewriting the parallel/antiparallel state of magnetization, the state (“0” or “1”) is stored in a non-volatile manner.
  • the memory capacity cannot be said to be sufficient due to various factors such as usage conditions and situations, and an increase in the desired capacity, and further increases in memory capacity are desired. In other words, even at present, it is desired to increase memory capacity while saving space.
  • the present disclosure provides a storage device, an electronic device, and a storage device control method that can increase memory capacity while saving space.
  • a storage device includes a magnetoresistive storage element that changes into at least four distinguishable resistance states, and that changes the magnetization direction of the magnetoresistive storage element or applies a blow current to the magnetoresistive storage element. and a writing unit that changes the magnetoresistive memory element into the at least four distinguishable resistance states by applying a current to the magnetoresistive memory element.
  • An electronic device includes a storage device that stores information, and the storage device includes a magnetoresistive storage element that changes into at least four distinguishable resistance states, and a magnetization direction of the magnetoresistive storage element. and a writing unit that changes the magnetoresistive storage element into the at least four distinguishable resistance states by changing the resistance state or passing a blow current through the magnetoresistive storage element.
  • a method for controlling a storage device includes changing the magnetization direction of a magnetoresistive storage element that is variable into at least four distinguishable resistance states, and flowing a blow current through the magnetoresistive storage element. and changing the resistance state of the magnetoresistive storage element into the at least four distinguishable resistance states.
  • FIG. 1 is a diagram illustrating a configuration example of a storage device according to an embodiment of the present disclosure.
  • 1 is a diagram showing a first configuration example of a memory cell according to an embodiment of the present disclosure.
  • FIG. FIG. 7 is a diagram illustrating a second configuration example of a memory cell according to an embodiment of the present disclosure.
  • 1 is a diagram showing a first configuration example of a magnetoresistive element according to an embodiment of the present disclosure.
  • FIG. FIG. 3 is a diagram illustrating a second configuration example of a magnetoresistive element according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram for explaining distinguishable resistance states of a magnetoresistive element according to an embodiment of the present disclosure.
  • FIG. 1 is a diagram showing a first configuration example of a memory cell according to an embodiment of the present disclosure.
  • FIG. FIG. 7 is a diagram illustrating a second configuration example of a memory cell according to an embodiment of the present disclosure.
  • 1 is a diagram showing a
  • FIG. 3 is a diagram illustrating multi-leveling based on distinguishable resistance states of a magnetoresistive element according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram for explaining quaternization based on the distinguishable resistance state of the magnetoresistive element according to the embodiment of the present disclosure.
  • FIG. 3 is a diagram for explaining quinarization based on the identifiable resistance state of the magnetoresistive element according to the embodiment of the present disclosure.
  • 1 is a diagram illustrating a configuration example of a read circuit and a write circuit according to an embodiment of the present disclosure.
  • FIG. FIG. 2 is a diagram for explaining a first configuration example of a write circuit according to an embodiment of the present disclosure.
  • FIG. 7 is a diagram for explaining a second configuration example of a write circuit according to an embodiment of the present disclosure.
  • 1 is a diagram showing an example of the configuration of an imaging device. It is a figure showing an example of composition of a distance measuring device.
  • FIG. 2 is a diagram showing an example of the appearance of a game device.
  • 1 is a diagram showing an example of the configuration of a game device.
  • One or more embodiments (including examples and modifications) described below can each be implemented independently. On the other hand, at least a portion of the plurality of embodiments described below may be implemented in combination with at least a portion of other embodiments as appropriate. These multiple embodiments may include novel features that are different from each other. Therefore, these multiple embodiments may contribute to solving mutually different objectives or problems, and may produce mutually different effects. Note that the effects in each embodiment are merely examples and are not limited, and other effects may be provided.
  • Embodiment 1-1 Configuration example of storage device 1-2.
  • Example of memory cell configuration 1-3 Configuration example of magnetoresistive element 1-4.
  • Discernible resistance state of magnetoresistive element 1-5 Multi-leveling based on distinguishable resistance states of magnetoresistive elements 1-6.
  • Specific example of multivalue 1-7 Configuration example and operation example of read circuit and write circuit 1-8.
  • Other embodiments 3.
  • FIG. 1 is a diagram showing a configuration example of a storage device 1 according to this embodiment. This storage device 1 is applied to, for example, an LSI (large scale integrated circuit).
  • LSI large scale integrated circuit
  • the memory device 1 includes a control circuit 5, a voltage generation circuit 6, a memory cell array 10, a word line control circuit 20, a bit line control circuit 30, and a sense amplifier 40. , a read circuit 50 , and a write circuit 60 .
  • the read circuit 50 corresponds to a read section
  • the write circuit 60 corresponds to a write section
  • each of the control circuits 5, 20, and 30 corresponds to a control section.
  • the control circuit 5 processes write/read instructions from an external circuit (for example, an arithmetic circuit) and controls data input/output. For example, the control circuit 5 receives a command (command for writing, reading, etc.) from an external circuit, and controls writing and reading of data based on the received command.
  • an external circuit for example, an arithmetic circuit
  • the arithmetic circuit may be, for example, a circuit that performs logical operations such as an AI (artificial intelligence) function, a recognition function, or machine learning.
  • This arithmetic circuit performs various arithmetic processing based on a program, for example.
  • programs, various setting values, and the like may be stored in the storage device 1 on a long-term basis, and data generated through arithmetic processing may be stored on a short-term basis in the storage device 1.
  • the voltage generation circuit 6 generates a voltage used when writing and reading data to the memory cell array 10, and supplies the generated voltage to the write circuit 60 and the read circuit 50.
  • the memory cell array 10 is composed of memory cells 100 that store data arranged in a two-dimensional matrix.
  • the memory cell 100 includes a selection element 110 and a magnetoresistive element (magnetoresistive storage element) 120.
  • a VC (Voltage Controlled)-MRAM cell can be used as the memory cell 100.
  • the selection element 110 is an element that is connected to one end of the magnetoresistive element 120 and controls the application of voltage to the magnetoresistive element 120.
  • an n-channel MOS transistor can be used.
  • the magnetoresistive element 120 for example, a magnetoresistive element such as MTJ can be used.
  • the magnetization direction can be changed between a first state and a second state by applying a voltage.
  • External fields used to control the magnetization direction include a current magnetic field generated by passing current to external wiring, a method that applies current directly to the MTJ and utilizes the spin angular momentum transfer (STT) effect, and voltage.
  • STT spin angular momentum transfer
  • VCMA voltage controlled magnetic anisotropy
  • TMR tunnel magneto-resistance
  • the currently mainstream MRAM is STT-MRAM, which can be made smaller and consumes less power than when using a current magnetic field.
  • voltage controlled (VC) MRAM using VCMA ie, VC-MRAM
  • VC-MRAM voltage controlled MRAM using VCMA
  • This VC-MRAM is nonvolatile, has a small area like STT-MRAM, and consumes less power for writing than STT-MRAM, which is comparable to SRAM (Static Random Access Memory).
  • SRAM Static Random Access Memory
  • VC-MRAM is a nonvolatile memory with small area and power consumption.
  • a word line 11 (WL) and a bit line 12 (BL) that transmit control signals are connected to the memory cell 100. Further, in the memory cell 100, a source line 13 (SL) that transmits a signal from the magnetoresistive element 120 is further arranged. In the memory cell array 10, a plurality of word lines 11 are wired to extend in the row direction, and a plurality of bit lines 12 and source lines 13 are wired to extend in the column direction.
  • the word line control circuit 20 controls the word line voltage according to the specified address. For example, the word line control circuit 20 selects a word line 11 according to a designated address and outputs a control signal to the selected word line 11.
  • the bit line control circuit 30 controls the bit line voltage according to the specified address. For example, the bit line control circuit 30 selects a bit line 12 according to a designated address and outputs a control signal to the selected bit line 12.
  • the sense amplifier 40 discriminates the read signal. For example, the sense amplifier 40 reads data by detecting the current flowing through the memory cell 100 during reading. For example, the read data is output to the read circuit 50 and input to the control circuit 5 via the read circuit 50.
  • the read circuit 50 controls data read processing.
  • the read circuit 50 is a circuit that reads the memory cell 100 at the intersection of the selected word line 11 and bit line 12. This readout circuit 50 reads out the magnetoresistive element 120 via the selection element 110 of the memory cell 100. Reading can be performed by applying a predetermined read voltage to the magnetoresistive element 120 of the memory cell 100 and detecting the current flowing through the memory cell 100. Note that it is preferable that the read voltage has a polarity different from that of the write voltage.
  • the write circuit 60 controls data write processing to the memory cell array 10.
  • the write circuit 60 is a circuit that writes to the memory cell 100 at the intersection of the selected word line 11 and bit line 12 in the memory cell array 10.
  • This write circuit 60 writes to the magnetoresistive element 120 via the selection element 110 of the memory cell 100.
  • Writing can be performed by applying a predetermined write voltage to the magnetoresistive element 120 of the memory cell 100.
  • FIGS. 2 and 3 are diagrams each showing a configuration example of the memory cell 100 according to this embodiment. Each figure is a schematic diagram showing a configuration example of the memory cell 100.
  • the selection element 110 and the magnetoresistive element 120 of the memory cell 100 are connected in series, and the selection element 110 has a drain (drain terminal), a source (source terminal), and a gate (gate terminal).
  • the contact layer 103 or the contact layer 104 corresponds to a connection layer such as a via.
  • the magnetoresistive element 120 of the memory cell 100 is connected to the wiring 101 via the contact layer 103 and to the selection element 110 via the contact layer 104.
  • the drain of the selection element 110 is connected to the contact layer 104, and the source thereof is connected to the source line 13 (SL).
  • the gate of the selection element 110 is connected to the word line 11 (WL).
  • the contact layer 103 is connected to the wiring 101 forming the bit line 12 (BL).
  • the magnetoresistive element 120 of the memory cell 100 is connected to the wiring 102 via the contact layer 104 and to the selection element 110 via the contact layer 103.
  • the selection element 110 has a drain connected to the bit line 12 (BL) and a source connected to the contact layer 103. Further, the gate of the selection element 110 is connected to the word line 11 (WL). Note that the contact layer 104 is connected to the wiring 102 that constitutes the source line 13 (SL). By applying an on-voltage to the word line 11 (WL), the selection element 110 becomes conductive, and a voltage can be applied to the magnetoresistive element 120.
  • the word line 11 (WL) is connected to the word line control circuit 20 (see FIG. 1) as described above.
  • the bit line 12 (BL) is connected to a bit line control circuit 30 (see FIG. 1).
  • the source line 13 (SL) is connected to the sense amplifier 40 (see FIG. 1).
  • FIGS. 4 and 5 are diagrams each showing a configuration example of the magnetoresistive element 120 according to this embodiment. Each figure is a cross-sectional view showing a configuration example of the magnetoresistive element 120.
  • the magnetoresistive element 120 includes a base layer 121, a magnetization fixed layer 122, a tunnel barrier layer (insulating layer) 123, a storage layer (free layer) 124, and a cap layer 125. Equipped with.
  • the magnetoresistive element 120 shown in FIG. 4 is constructed by laminating a base layer 121, a magnetization fixed layer 122, a tunnel barrier layer 123, a storage layer 124, and a cap layer 125 in this order.
  • the magnetoresistive element 120 shown in FIG. 5 is configured by laminating a base layer 121, a storage layer 124, a tunnel barrier layer 123, a magnetization fixed layer 122, and a cap layer 125 in this order.
  • the base layer 121 is made of noble metal or transition metal elements such as Cr, Ta, Ru, Au, Ag, Cu, Al, Ti, V, Mo, Zr, Hf, Re, W, Pt, Pd, Ir, Rh, etc. Layers and stacked structures thereof can be used. Further, the base layer 121 can also be made of a conductive nitride such as TiN. For example, the base layer 121 is made of a film for controlling the crystal orientation of the magnetization fixed layer 122 and improving the adhesion strength to the lower electrode.
  • the magnetization fixed layer 122 is a layer that has magnetic anisotropy and whose magnetization direction remains unchanged.
  • This magnetization fixed layer 122 can be made of, for example, CoFeB, CoFeC alloy, NiFeB alloy, NiFeC alloy, or the like.
  • the magnetization fixed layer 122 can also have a laminated ferripin structure in which a plurality of ferromagnetic layers are laminated with a nonmagnetic layer interposed therebetween.
  • Co, CoFe, CoFeB, etc. can be used as the material of the ferromagnetic layer constituting the magnetization fixed layer 122 of this laminated ferripin structure.
  • Ru, Re, Ir, Os, etc. can be used as the material of the nonmagnetic layer.
  • the magnetization fixed layer 122 can have a structure in which the direction of magnetization thereof is fixed by utilizing antiferromagnetic coupling between an antiferromagnetic layer and a ferromagnetic layer.
  • the material for the antiferromagnetic layer include magnetic materials such as FeMn alloy, PtMn alloy, PtCrMn alloy, NiMn alloy, IrMn alloy, NiO, and Fe2O3.
  • non-magnetic elements such as Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, Nb, etc. are added to these magnetic materials. can also be added.
  • the tunnel barrier layer 123 is arranged adjacent to a storage layer 124, which will be described later, and applies an electric field to the storage layer 124 to impart a voltage-controlled magnetic anisotropy effect.
  • This tunnel barrier layer 123 is made of an oxide of at least one element selected from the group of Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, and Ba.
  • it may be composed of a nitride of at least one element selected from the group of Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, and Ba. can.
  • the tunnel barrier layer 123 is preferably 0.6 nm or more.
  • the memory layer 124 is a layer that has magnetic anisotropy and has a variable magnetization direction. Furthermore, the storage layer 124 is a layer having a VCMA effect.
  • the states in which the magnetization direction of the storage layer 124 is the same as and different from the magnetization direction of the fixed magnetization layer 122 are referred to as a parallel state and an antiparallel state, respectively.
  • the magnetoresistive element 120 is in a low resistance state when it is in a parallel state, and is in a high resistance state when it is in an antiparallel state. By applying a voltage to the magnetoresistive element 120 as described above, the magnetization direction of the storage layer 124 can be changed.
  • the memory layer 124 can be made of cobalt iron (CoFe), cobalt iron boron (CoFeB), Fe, iron boride (FeB), or the like.
  • structures containing transition metals Hf, Ta, W, Re, Ir, Pt, Au, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Ti, V, Cr, Mn, Ni, Cu), etc. You can also pick it up. Further, it may also contain nitrides and oxides.
  • iridium (Ir) or osmium (Os) can be used as a material that induces a proximity magnetic moment to a magnetic material. Note that the voltage-controlled magnetic anisotropy effect can also be improved by adding a heavy metal to the memory layer 124.
  • the thickness of the memory layer 124 is preferably 3.0 nm or less.
  • the memory layer 124 may have a laminated structure in which a plurality of ferromagnetic layers are laminated with a nonmagnetic layer interposed therebetween. At this time, two ferromagnetic layers adjacent to each other via a nonmagnetic layer may be exchange-coupled.
  • This non-magnetic layer contains Mg, Al, Ti, Si, Zn, Zr, Hf, Ta, Bi, Cr, Ga, La, Gd, Sr, Ba, W, Re, Ir, Pt, Au, Nb, Mo. , Ru, Rh, Pd, Ag, V, Mn, Ni, Cu, etc.
  • the cap layer 125 is a layer that prevents metal from diffusing from the wiring member connected to the magnetoresistive element 120.
  • This cap layer 125 can be made of metal such as Cr, Ta, Ru, Au, Ag, Cu, Al, Ti, V, Mo, Zr, Hf, Re, W, Pt, Pd, Ir, Rh, etc. .
  • the cap layer 125 can be formed of a layer made of an alloy or a transition metal element containing these elements. Further, the cap layer 125 can also be formed by laminating these layers. Further, the cap layer 125 can also be made of a conductive nitride such as TiN.
  • the various layers described above can be formed by, for example, sputtering, ion beam deposition, physical vapor deposition (PVD) such as vacuum evaporation, and chemical vapor deposition (ALD) such as atomic layer deposition. It can be manufactured using a phase epitaxy (CVD) method. Furthermore, patterning of these layers can be performed by reactive ion etching (RIE) or ion milling. Preferably, the various layers are formed successively in a vacuum apparatus, followed by patterning.
  • PVD physical vapor deposition
  • ALD chemical vapor deposition
  • RIE reactive ion etching
  • ion milling ion milling
  • FIG. 6 is a diagram for explaining the distinguishable resistance states of the magnetoresistive element 120 according to this embodiment.
  • the magnetoresistive element 120 has five distinguishable resistance states.
  • layers other than the main magnetization fixed layer 122, tunnel barrier layer 123, and storage layer 124 in the magnetoresistive element 120 are appropriately omitted. This also applies to the subsequent FIGS. 7 to 8.
  • the five resistance states are "weak short,” “0,” “1,” “complete short,” and “open.”
  • the applied voltages for changing these five resistance states are supplied to the magnetoresistive element 120 by the write circuit 60.
  • the applied voltage increases from left to right of the arrow in FIG. Note that the relationship between the individual resistance values of "weak short”, “0”, “1”, “complete short”, and “open” will be described in detail later.
  • the magnetoresistive element 120 changes from an initial resistance state (for example, a "weak short” resistance state) to a "0" resistance state when a first voltage is applied, and then changes to a "0" resistance state when a second voltage (>first voltage) is applied. When this occurs, the resistance state becomes “1". Furthermore, the magnetoresistive element 120 becomes a "completely shorted” resistance state when a third voltage (>second voltage) is applied, and becomes an "open” resistance state when a fourth voltage (>third voltage) is applied. state.
  • an initial resistance state for example, a "weak short” resistance state
  • a second voltage >first voltage
  • the initial resistance state is, for example, a "weak short” resistance state, but is not limited to this.
  • This "weak short” resistance state is a state in which the magnetization fixed layer 122 and the storage layer 124 are electrically connected through the conductive layer 126.
  • the conductive layer 126 is, for example, an altered layer.
  • the altered layer is, for example, a layer formed by altering one or both of the magnetization fixed layer 122 and the storage layer 124.
  • Such a conductive layer 126 is provided on the outer peripheral surface of the magnetoresistive element 120 so as to cross the tunnel barrier layer 123.
  • the conductive layer 126 is formed, for example, by narrowing the space of the memory cell 100, by skipping trimming to remove deposits (for example, re-deposition) that will become the conductive layer 126, or by intentionally dropping metal. It is formed by this.
  • the conductive layer 126 is formed on the outer peripheral surface of the magnetoresistive element 120, it is not limited thereto, and may be formed within the tunnel barrier layer 123, for example. However, in order to facilitate the formation of the conductive layer 126, it is desirable to form the conductive layer 126 on the outer peripheral surface of the magnetoresistive element 120.
  • the magnetoresistive element 120 When the above-mentioned first voltage, second voltage, third voltage, or fourth voltage is applied to the magnetoresistive element 120, a blow current flows through the magnetoresistive element 120, and the conductive layer 126 is destroyed and becomes non-conductive. , the resistance state of the magnetoresistive element 120 changes depending on the first voltage, second voltage, third voltage, or fourth voltage applied to the magnetoresistive element 120.
  • the magnetoresistive element 120 changes from its initial resistance state to a "0" resistance state.
  • This "0" resistance state is a state in which the magnetization direction of the magnetization fixed layer 122 and the magnetization direction of the storage layer 124 are parallel to each other.
  • the magnetoresistive element 120 changes from its initial resistance state to a resistance state of "1".
  • This resistance state of "1" is a state in which the magnetization direction of the magnetization fixed layer 122 and the magnetization direction of the storage layer 124 are antiparallel to each other. Note that the magnetoresistive element 120 can return from the resistance state of "1" to the resistance state of "0" by applying the first voltage.
  • the magnetoresistive element 120 changes from its initial resistance state to a "completely shorted" resistance state.
  • This "completely short-circuit" resistance state is a state in which the tunnel barrier layer 123 is destroyed and is in an energized state.
  • the resistance state of the magnetoresistive element 120 can be changed to five resistance states by applying a voltage.
  • the magnetoresistive element 120 can change from a "weak short” resistance state to any one of “0", “1”, “complete short”, and “open” resistance state, and can change from “0" to "0". It is possible to change the resistance state from the resistance state to "1”, “completely shorted” or “open”, and from the resistance state "1" to "0", “completely shorted” or “open”. It is possible to go from a "complete short” resistance state to an "open” resistance state.
  • the magnetoresistive element 120 is an element in which information can be rewritten.
  • the applied voltage supply current
  • multi-leveling By determining which of the five resistance states such a magnetoresistive element 120 is in, multi-leveling can be realized. In other words, according to this embodiment, information can be recorded in multiple values, and furthermore, information can be rewritten. In addition, in order to determine which of the five resistance states the resistance state of the magnetoresistive element 120 is, a means for setting a threshold value to realize multi-value will be described in detail below.
  • FIG. 7 is a diagram for explaining multi-leveling based on the distinguishable resistance state of the magnetoresistive element 120 according to this embodiment.
  • multi-value bits (5-value bits) of 0, 1, 2, 3, and 4 are realized according to the five distinguishable resistance states of the magnetoresistive element 120.
  • 5-value bits a maximum of 5-value bits is realized, the present invention is not limited to this, and for example, 4-value bits of 0, 1, 2, and 3 may be realized.
  • FIG. 7 a graph showing the relationship between the resistance value and the amount of variation ( ⁇ ) in the resistance value for each resistance state of the magnetoresistive element 120 is shown.
  • the resistance value of the magnetoresistive element 120 increases in the order of "complete short-circuit,” “weak short-circuit,” “0,” “1,” and “open” resistance states. Note that the "weak short” resistance state has a higher resistance value than the "complete short” resistance state.
  • information 0 to 4 are associated with the five resistance states of the magnetoresistive element 120. Specifically, a resistance state of "complete short” is associated with 0, a resistance state of "weak short” is associated with 1, a resistance state of "0” is associated with 2, and a resistance state of "1” is associated with resistance state 1. is mapped to 3, and the "open” resistance state is mapped to 4. Then, four threshold values A1, A2, A3, and A4 are set by the readout circuit 50 for the five resistance states. Information is read out by the readout circuit 50 according to these threshold values A1, A2, A3, and A4.
  • the information when the resistance value of the magnetoresistive element 120 is below the threshold value A1, the information is 0, and when the resistance value of the magnetoresistive element 120 is below the threshold value A2, which is higher than the threshold value A1, the information is 1, When the resistance value of the magnetoresistive element 120 is less than or equal to the threshold value A3 which is higher than the threshold value A2, the information is 2. If the resistance value of the magnetoresistive element 120 is less than or equal to the threshold value A4, which is higher than the threshold value A3, the information is 3, and if the resistance value of the magnetoresistive element 120 is higher than the threshold value A4, the information is 4.
  • FIG. 8 is a diagram for explaining quaternization based on the distinguishable resistance state of the magnetoresistive element 120 according to this embodiment.
  • the resistance value of the magnetoresistive element 120 is approximately 0-100 ( ⁇ ) in the “complete short” resistance state, approximately 1000 ( ⁇ ) in the “weak short” resistance state, and “ It is about 4000 ( ⁇ ) in the resistance state of “0” and about 12500 ( ⁇ ) in the resistance state of “1”. Accordingly, the threshold Th is set to, for example, 500 ( ⁇ ), 2000 ( ⁇ ), or 8000 ( ⁇ ).
  • the readout circuit 50 reads the resistance value of the magnetoresistive element 120 with the threshold value Th set to 500 ( ⁇ ), and takes in the comparison result between the resistance value and the threshold value Th to the first register (1st). For example, the readout circuit 50 compares the read resistance value with 500 ( ⁇ ), and if it determines that the read resistance value is less than 500 ( ⁇ ), the readout circuit 50 sets the determination result to 0 and sets the read resistance value to 500 ( ⁇ ). ( ⁇ ), the determination result is set to 1, and the determination result of 0 or 1 is taken into the first register (1st).
  • the readout circuit 50 reads the resistance value of the magnetoresistive element 120 with the threshold value Th set to 2000 ( ⁇ ), and takes in the comparison result between the resistance value and the threshold value Th to the second register (2nd). For example, the readout circuit 50 compares the read resistance value with 2000 ( ⁇ ), and if it determines that the read resistance value is less than 2000 ( ⁇ ), the readout circuit 50 sets the determination result to 0 and the read resistance value is 2000 ( ⁇ ) or less. ( ⁇ ), the determination result is set to 1, and the determination result of 0 or 1 is taken into the second register (2nd).
  • the readout circuit 50 reads the resistance value of the magnetoresistive element 120 with the threshold value Th set to 8000 ( ⁇ ), and takes in the comparison result between the resistance value and the threshold value Th to the third register (3rd). For example, the readout circuit 50 compares the read resistance value with 8000 ( ⁇ ), and if it determines that the read resistance value is 8000 ( ⁇ ) or less, it sets the determination result to 0 and the read resistance value is 8000 ( ⁇ ) or less. ( ⁇ ), the determination result is set to 1, and the determination result of 0 or 1 is taken into the third register (3rd).
  • the readout circuit 50 realizes 4-value conversion (0, 1, 2, 3) based on each comparison result taken from the first register to the third register, that is, each determination result. For example, if the individual determination results of the first register, second register, and third register are 0, the information becomes 0, and if the determination result of the first register is 1 and the individual determination results of the second register and third register are If the determination result is 0, the information becomes 1. Further, if the individual determination results of the first register and the second register are 1 and the determination result of the third register is 0, the information becomes 2, and the individual determination results of the first register, the second register, and the third register are When the determination result is 1, the information becomes 3.
  • FIG. 9 is a diagram for explaining quinarization based on the distinguishable resistance state of the magnetoresistive element 120 according to this embodiment.
  • the resistance value of the magnetoresistive element 120 is approximately 0-100 ( ⁇ ) in a "complete short” resistance state, and approximately 1000 ( ⁇ ) in a "weak short” resistance state, as in the example of FIG. ( ⁇ ), approximately 4000 ( ⁇ ) in the “0” resistance state, approximately 12500 ( ⁇ ) in the “1” resistance state, and in addition to the example in Figure 8, the “open” resistance state and ⁇ ( ⁇ ). Therefore, the threshold Th is set to, for example, 500 ( ⁇ ), 2000 ( ⁇ ), 8000 ( ⁇ ), and 20000 ( ⁇ ).
  • the readout circuit 50 reads the resistance value of the magnetoresistive element 120 with the threshold Th set at 500 ( ⁇ ), as in the example of FIG. ) is loaded into the first register (1st), the resistance value of the magnetoresistive element 120 is read out with the threshold value Th set to 2000 ( ⁇ ), and the comparison result (discrimination result) between the resistance value and the threshold value Th is stored in the second register (2nd). Incorporate into.
  • the readout circuit 50 reads the resistance value of the magnetoresistive element 120 with the threshold value Th set to 8000 ( ⁇ ), loads the comparison result (discrimination result) between the resistance value and the threshold value Th into a third register (3rd), and sets the threshold value Th to the third register (3rd).
  • the resistance value of the magnetoresistive element 120 is read with Th set to 20000 ( ⁇ ), and the comparison result (discrimination result) between the resistance value and the threshold value Th is taken into the fourth register (4th).
  • the readout circuit 50 realizes quinarization (0, 1, 2, 3, 4) based on each comparison result taken from the first register to the fourth register, that is, each discrimination result. For example, if the individual determination results of the first register, second register, third register, and fourth register are 0, the information becomes 0, and the determination result of the first register is 1, and the second register, third register When the individual determination results of the register and the fourth register are 0, the information becomes 1. Further, if the individual determination results of the first register and the second register are 1, and the determination results of the third register and the fourth register are 0, the information becomes 2, and the information of the first register, the second register, and the third register is 0. When the determination result of each register is 1 and the determination result of the fourth register is 0, the information becomes 3. When the individual determination results of the first register, second register, third register, and fourth register are 1, the information becomes 4.
  • FIG. 10 is a diagram showing a configuration example of the read circuit 50 and the write circuit 60 according to this embodiment.
  • 11 and 12 are diagrams each illustrating a configuration example of the write circuit 60 according to this embodiment.
  • the read circuit 50 includes a charge transistor T3, a bit line selection transistor T4, a reference voltage generator 51, and a comparator 52.
  • the parts are arranged in columns.
  • This readout circuit 50 is a circuit that reads (discriminates) information recorded in multi-values in the magnetoresistive element 120 from the memory cell 100 to be read.
  • the reference voltage generator 51 corresponds to a generation section
  • the comparator 52 corresponds to a determination section.
  • the charge transistor T3 is a transistor that is turned on in response to a control signal FC(a) applied to its gate terminal.
  • the charge transistor T3 is composed of a PMOS type FET (Field Effect Transistor).
  • the source terminal of the charge transistor T3 is connected to the potential line of the power supply voltage VDD, the drain terminal is connected to the input terminal of the comparator 52, and the gate terminal is connected to the output terminal of the word line control circuit 20 (or control circuit 5).
  • the bit line selection transistor T4 is turned on when a low level control signal FA(n) is input to its gate terminal, and turned off when a high level control signal FA(n) is inputted to its gate terminal.
  • the bit line selection transistor T4 is a transistor that is turned on in response to a control signal CL applied to its gate terminal. This bit line selection transistor T4 is connected to the magnetoresistive element 120.
  • the bit line selection transistor T4 is composed of an NMOS type FET.
  • the source terminal of the bit line selection transistor T4 is connected to one end of the magnetoresistive element 120, the drain terminal is connected to the input terminal of the comparator 52, and the gate terminal is connected to the output terminal of the word line control circuit 20 (or control circuit 5). It is connected.
  • the bit line selection transistor T4 is turned on when a high level control signal FA(n) is input to its gate terminal, and turned off when a low level control signal FA(n) is inputted to its gate terminal.
  • the reference voltage generator 51 includes a plurality of reference transistors T5 to T9 and a plurality of reference resistance elements R1 to R3. This reference voltage generator 51 is a circuit that generates a reference voltage (reference voltage signal) that becomes a reference (threshold value) when reading out multi-level information recorded in the magnetoresistive element 120.
  • the first reference transistor T5 is a transistor that is turned on in response to a control signal RC applied to its gate terminal.
  • the first reference transistor T5 is composed of a PMOS type FET.
  • the source terminal of the first reference transistor T5 is connected to the potential line of the power supply voltage VDD, the drain terminal is connected to the input terminal of the comparator 52, and the gate terminal is connected to the output terminal of the control circuit 5.
  • the first reference transistor T5 is turned on when the low level control signal RC is input to its gate terminal, and turned off when the high level control signal RC is inputted to the first reference transistor T5.
  • the second reference transistor T6 is a transistor that is turned on in response to a control signal RCL applied to its gate terminal.
  • the second reference transistor T6 is composed of an NMOS type FET.
  • the source terminal of the second reference transistor T6 is connected to one end of each of the reference resistance elements R1 to R3, the drain terminal is connected to the input terminal of the comparator 52, and the gate terminal is connected to the output terminal of the control circuit 5.
  • the second reference transistor T6 is turned on when the high-level control signal RCL is input to its gate terminal, and turned off when the low-level control signal RCL is input to the second reference transistor T6.
  • the third to fifth reference transistors T7 to T9 are transistors that are turned on in response to control signals RA (RA1, RA2, RA3) applied to their respective gate terminals.
  • the third to fifth reference transistors T7 to T9 are each configured with an NMOS type FET.
  • the individual source terminals of the third to fifth reference transistors T7 to T9 are connected to the ground potential (GND), the individual drain terminals are respectively connected to one end of each of the reference resistance elements R1 to R3, and the individual gate terminals of the third to fifth reference transistors T7 to T9 are connected to the ground potential (GND). are connected to each output terminal of the control circuit 5, respectively.
  • the third to fifth reference transistors T7 to T9 are turned on when a high level control signal RA (RA1, RA2, RA3) is input to their gate terminals, and turned off when a low level control signal RA is inputted to their gate terminals. state.
  • RA high level control signal
  • Each of the reference resistance elements R1 to R3 is a resistance element that defines a resistance value.
  • the reference resistance element R1 is a resistance element having a resistance of 500 ( ⁇ ).
  • the reference resistance element R2 is a resistance element having a resistance of 2000 ( ⁇ ).
  • the reference resistance element R3 is a resistance element having a resistance of 8000 ( ⁇ ).
  • One end of each of the reference resistance elements R1 to R3 is connected to the source terminal of the second reference transistor T6, and the other end of each of the reference resistance elements R1 to R3 is connected to the drain terminal of each of the third to fifth reference transistors T7 to T9, respectively. It is connected.
  • the reference voltage generator 51 having such a configuration generates a reference voltage Vref according to the individual resistance values of each of the reference resistance elements R1 to R3, for example, 500 ( ⁇ ), 2000 ( ⁇ ), and 8000 ( ⁇ ). This reference voltage Vref functions as a threshold value.
  • the reference voltage generator 51 supplies a low level control signal RC, a high level control signal RCL, and a high level control signal to each gate of the first to third reference transistors T5 to T7 in order to generate the first reference current I3.
  • a signal RA1 is supplied to each.
  • the first to third reference transistors T5 to T7 are turned on, the reference resistance element R1 is biased, and the first reference current I3 is generated.
  • the first reference current I3 flows from the power supply voltage VDD toward the ground potential via the reference resistance element R1.
  • the reference voltage generator 51 sends a low-level control signal RC and a high-level control signal to each gate of the first, second, and fourth reference transistors T5, T6, and T8.
  • a signal RCL and a high level control signal RA2 are respectively supplied.
  • the first, second, and fourth reference transistors T5, T6, and T8 are turned on, the reference resistance element R2 is biased, and the second reference current I4 is generated.
  • the second reference current I4 flows from the power supply voltage VDD toward the ground potential via the reference resistance element R2.
  • the reference voltage generator 51 sends a low-level control signal RC and a high-level control signal to each gate of the first, second, and fifth reference transistors T5, T6, and T9.
  • a signal RCL and a high level control signal RA3 are respectively supplied.
  • the first, second, and fifth reference transistors T5, T6, and T9 are turned on, the reference resistance element R3 is biased, and the third reference current I5 is generated.
  • the third reference current I5 flows from the power supply voltage VDD toward the ground potential via the reference resistance element R3.
  • the comparator 52 is composed of, for example, a sense amplifier.
  • the comparator 52 corresponds to the sense amplifier 40 (see FIG. 1), and the readout circuit 50 includes the sense amplifier 40; however, the readout circuit 50 and the sense amplifier 40 are not limited to this. It is also possible to provide it as a separate body. In this case, the readout circuit 50 and sense amplifier 40 correspond to the readout section.
  • the comparator 52 has a pair of input terminals.
  • One input terminal of the comparator 52 is connected to a connection point P1 (hereinafter referred to as the first connection point P1) between the drain terminal of the charge transistor T3 and the drain terminal of the bit line selection transistor T4 in the readout circuit 50.
  • the other input terminal of the comparator 52 is connected to a connection point P2 (hereinafter referred to as a second connection point P2) between the drain terminal of the first reference transistor T5 and the drain terminal of the second reference transistor T6 in the reference voltage generator 51. )It is connected to the.
  • This comparator 52 has a voltage Vm (voltage related to the resistance value of the magnetoresistive element 120) at the first connection point P1 inputted to one input terminal, and a reference voltage Vm at the second connection point P2 inputted to the other input terminal. It compares the voltage (threshold voltage) with Vref and outputs the comparison result.
  • Vm voltage related to the resistance value of the magnetoresistive element 120
  • write circuit 60 includes a fuse transistor T2.
  • the memory cell 100 includes a selection transistor T1 and a magnetoresistive element 120.
  • the selection transistor T1 is an example of the selection element 110 and can function as part of the write circuit 60.
  • the selection transistor T1 is a transistor that is turned on in response to a control signal FA(n) applied to its gate terminal. This selection transistor T1 is connected to the magnetoresistive element 120.
  • the selection transistor T1 is composed of an NMOS type FET. The source terminal of this selection transistor T1 is connected to the ground potential (GND), the drain terminal is connected to one end of the magnetoresistive element 120, and the gate terminal is connected to the output terminal of the word line control circuit 20 (or control circuit 5). ing. Note that the selection transistor T1 is turned on when a high level control signal FA(n) is input to its gate terminal, and turned off when a low level control signal FA(n) is inputted thereto.
  • the fuse transistor T2 is a transistor that is turned on in response to a control signal FB(a) applied to its gate terminal.
  • This fuse transistor T2 is connected to the magnetoresistive element 120.
  • the fuse transistor T2 is composed of a PMOS type FET.
  • the source terminal of this fuse transistor T2 is connected to the power supply voltage VFUSE, the drain terminal is connected to one end of the magnetoresistive element 120, and the gate terminal is connected to the output terminal of the bit line control circuit 30 (or control circuit 5). .
  • the fuse transistor T2 is turned on when the low level control signal FB(a) is input to its gate terminal, and turned off when the high level control signal FB(a) is inputted to its gate terminal.
  • the power supply voltage VFUSE can be changed within the range of 1 to 4V.
  • This power supply voltage VFUSE is changed by the control circuit 5 according to the information to be written (for example, 0, 1, 2, 3), and supplies the magnetoresistive element 120 with a plurality of currents I1a, I1b, and I1c having different magnitudes.
  • the power supply voltage VFUSE is a first voltage that changes the magnetoresistive element 120 from a certain resistance state (for example, a "weak short" resistance state) to a state of "0";
  • a second voltage (>first voltage) that brings the magnetoresistive element 120 into a "completely shorted" state from a certain resistance state is generated (>second voltage).
  • the power supply voltage VFUSE may be generated by the voltage generation circuit 6.
  • a plurality of voltages (currents) of different magnitudes can be applied to the magnetoresistive element 120 by means other than changing the voltage value of the power supply voltage VFUSE and supplying a plurality of voltages (currents) of different magnitudes to the magnetoresistive element 120. It is possible to supply For example, the power supply voltage VFUSE may be kept constant, and the power supply voltage VFUSE may be raised and lowered by a raising/lowering circuit to supply a plurality of voltages having different magnitudes to the magnetoresistive element 120.
  • three selection transistors T1a, T1b, and T1c may be provided in parallel (in the case of quaternary conversion). These selection transistors T1a, T1b, and T1c function as part of the write circuit 60. In order to generate voltages (currents) of different magnitudes, the write circuit 60 performs a first operation in which only the selection transistor T1a is turned on, a second operation in which only the two selection transistors T1a and T1b are turned on, and A third operation is performed to turn on the three selection transistors T1a, T1b, and T1c.
  • the voltage (current) supplied to the magnetoresistive element 120 changes depending on the number of selection transistors T1a, T1b, and T1c in the on state. As a result, a plurality of currents I1a, I1b, and I1c having different magnitudes are supplied to the magnetoresistive element 120. Note that in the case of quinarization, four selection transistors are provided in parallel.
  • all transistors T1 to T9 shown in FIG. 10 are in an off state.
  • the selection transistor T1 and the fuse transistor T2 are turned on.
  • a high level control signal FA(n) is supplied to the selection transistor T1
  • a low level control signal FB(a) is supplied to the fuse transistor T2.
  • a current I1 flows from the potential line of VFUSE to the magnetoresistive element 120 via the fuse transistor T2.
  • VFUSE (1 to 4 V) is changed by the control circuit 5 depending on the information to be written (for example, 0, 1, 2, 3).
  • a first voltage, a second voltage, and a third voltage are generated as described above.
  • a first current I1a, a second current I1b, and a third current I1c are generated (see FIG. 11).
  • the magnetoresistive element 120 changes from a certain resistance state (eg, "weak short") to a "0" resistance state.
  • the magnetoresistive element 120 changes from a certain resistance state to a resistance state of "1".
  • the third current I1c flows through the magnetoresistive element 120, the magnetoresistive element 120 changes from a certain resistance state to a "completely shorted” resistance state. As a result, data (0, 1, 2, 3) is written to the magnetoresistive element 120.
  • the selection transistor T1, charge transistor T3, and bit line selection transistor T4 are turned on. At this time, a high control signal FA(n) is supplied to the selection transistor T1, a low level control signal FC(a) is supplied to the charge transistor T3, and a high control signal CL is supplied to the bit line selection transistor T4. Ru.
  • the magnetoresistive element 120 as the read target is selected, and the read current I2 flows from the charge transistor T3 to the magnetoresistive element 120 via the bit line selection transistor T4.
  • the path through which this read current I2 flows is the bias path of the magnetoresistive element 120.
  • the voltage Vm at the first connection point P1 is input to the first input terminal of the comparator 52 in accordance with the read current I2.
  • the third to fifth reference transistors T5 to T7 of the reference voltage generator 51 are turned on.
  • the reference voltage generator 51 supplies a low level control signal RC, a high level control signal RCL, and a high level control signal RA1 to each gate of the third to fifth reference transistors T5 to T7, respectively.
  • the first reference resistance element R1 is biased by the power supply voltage VDD in the reference voltage generator 51, and the first reference current I3 is generated.
  • the reference voltage Vref of the second connection point P2 is input to the second input terminal of the comparator 52 according to the first reference current I3.
  • the comparator 52 compares the voltage (Vm) at the first connection point P1 in the readout circuit 50 with the second connection in the reference voltage generator 51 with the first reference current I3 flowing through the first reference resistance element R1.
  • the state of the magnetoresistive element 120 is read by comparing it with the reference voltage (Vref) at point P2 (first comparison operation).
  • the first comparison operation when the read current I2 flows through the magnetoresistive element 120, the potential (Vm) of the first connection point P1 becomes a potential corresponding to the resistance value of the magnetoresistive element 120.
  • the potential (Vref) at the second connection point P2 when a current flows through the first reference resistance element R1, the potential (Vref) at the second connection point P2 is equal to the resistance value (for example, 500 ( ⁇ )) of the first reference resistance element R1. ). Therefore, the first comparison operation between the voltage signal SA1 (Vm) and the reference voltage signal SA2 (Vref) in the comparator 52 essentially involves the resistance value of the magnetoresistive element 120 and the resistance value of the first reference resistance element R1 (i.e. This is equivalent to the operation of comparing the first threshold value).
  • the comparator 52 determines whether the voltage Vm at the first connection point P1 is less than or equal to the reference voltage Vref at the second connection point P2 (Vm ⁇ Vref). When the comparator 52 determines that the voltage Vm is less than or equal to the reference voltage Vref, the comparator 52 outputs a signal (comparison result) corresponding to information "0". On the other hand, if it is determined that the voltage Vm is greater than the reference voltage Vref, a signal (comparison result) corresponding to the information "1" is output. This information is stored by the first register of the readout circuit 50. After that, the read circuit 50 performs a second comparison operation.
  • the comparator 52 compares the voltage (Vm) at the first connection point P1 in the readout circuit 50 with the second connection in the reference voltage generator 51 with the second reference current I4 flowing through the second reference resistance element R2.
  • the state of the magnetoresistive element 120 is read by comparing it with the reference voltage (Vref) at point P2 (second comparison operation).
  • This second comparison operation is similar to the first comparison operation except that the reference voltage Vref serving as a threshold value is different from the first comparison operation.
  • the reference voltage Vref has a potential corresponding to the resistance value (for example, 2000 ( ⁇ )) of the second reference resistance element R2.
  • the information “0” or “1” is stored by the second register of the readout circuit 50.
  • the read circuit 50 performs a third comparison operation.
  • the comparator 52 compares the voltage (Vm) at the first connection point P1 in the readout circuit 50 with the second connection in the reference voltage generator 51 with the third reference current I5 flowing through the third reference resistance element R3.
  • the state of the magnetoresistive element 120 is read by comparing it with the reference voltage (Vref) at point P2 (third comparison operation).
  • This second comparison operation is similar to the first comparison operation except that the reference voltage Vref serving as a threshold value is different from the first comparison operation.
  • the reference voltage Vref has a potential corresponding to the resistance value (for example, 8000 ( ⁇ )) of the third reference resistance element R3.
  • information “0” or “1” is stored by the third register of the readout circuit 50. Thereafter, the read circuit 50 ends the comparison operation.
  • the readout circuit 50 realizes 4-value conversion (0, 1, 2, 3) based on each comparison result taken from the first register to the fourth register, that is, the determination result (see FIG. 8). For example, if the individual determination results of the first register, second register, and third register are 0, the information becomes 0, and if the determination result of the first register is 1 and the individual determination results of the second register and third register are If the determination result is 0, the information becomes 1. Further, if the individual determination results of the first register and the second register are 1 and the determination result of the third register is 0, the information becomes 2, and the individual determination results of the first register, the second register, and the third register are When the determination result is 1, the information becomes 3.
  • the method for reading information from the magnetoresistive element 120 is not limited to the above-mentioned example. Any method can be used to read information from the magnetoresistive element 120 as long as it can identify the resistance state of the magnetoresistive element 120 using three threshold values. For example, in the above description, the first comparison operation is performed first, then the second comparison operation is performed, and finally, the third comparison operation is performed, but the order of these comparison operations may be reversed.
  • the comparison operation is performed three times, but it is also possible to switch whether or not to perform the next comparison operation depending on the comparison result.
  • the process proceeds to the second comparison operation, and only when it is determined that the voltage Vm is greater than the reference voltage Vref in the second comparison operation, the third comparison is performed. You may proceed to the operation.
  • the comparator 52 determines that the voltage Vm is equal to or lower than the reference voltage Vref in the first comparison operation, it outputs a signal (comparison result) corresponding to the information "0", and in the second comparison operation, the comparator 52 outputs a signal (comparison result) corresponding to the information "0".
  • a signal (comparison result) corresponding to the information "1" is output.
  • the comparator 52 determines that the voltage Vm is equal to or lower than the reference voltage Vref in the third comparison operation, it outputs a signal (comparison result) corresponding to the information "2", and in the third comparison operation, the voltage Vm is lower than or equal to the reference voltage Vref. If it is determined that the voltage is higher than the reference voltage Vref, a signal (comparison result) corresponding to information "3" is output.
  • the comparison operation is performed three times to realize 4-value conversion, but when realizing 5-value conversion, a necessary circuit including a fourth reference resistance element etc. is added, It is sufficient to perform the same comparison operation as described above four times.
  • the storage device 1 includes a magnetoresistive element (magnetoresistive storage element) 120 that changes into at least four distinguishable resistance states, and a magnetoresistive element that changes the magnetization direction of the magnetoresistive element 120. and a writing section (for example, a writing circuit 60) that changes the magnetoresistive element 120 into at least four distinguishable resistance states by causing the magnetoresistive element 120 to change or to apply a blow current to the magnetoresistive element 120.
  • a magnetoresistive element 120 that changes into at least four distinguishable resistance states
  • a writing circuit 60 that changes the magnetoresistive element 120 into at least four distinguishable resistance states by causing the magnetoresistive element 120 to change or to apply a blow current to the magnetoresistive element 120.
  • the magnetoresistive element 120 also includes a magnetization fixed layer 122, a storage layer 124, an insulating layer (for example, a tunnel barrier layer 123) provided between the magnetization fixed layer 122 and the storage layer 124, and a magnetization fixed layer 122 and a storage layer 124.
  • a conductive layer 126 connecting the memory layer 124 may also be included. This ensures that the magnetoresistive element 120 can be changed into at least four distinguishable resistance states.
  • the writing section may also apply a blow current to the magnetoresistive element 120 to destroy the conductive layer 126 and make it non-conductive. Thereby, the resistance state of the magnetoresistive element 120 can be changed.
  • the writing section may also apply a blow current to the magnetoresistive element 120 to break the insulating layer and make it conductive. Thereby, the resistance state of the magnetoresistive element 120 can be changed.
  • the magnetoresistive element 120 further includes a connection layer (for example, the contact layer 103 or the contact layer 104) laminated on the magnetization fixed layer 122 or the storage layer 124, and the writing section applies a blow current to the magnetoresistive element 120.
  • the connection layer may be destroyed and rendered non-conductive. Thereby, the resistance state of the magnetoresistive element 120 can be changed.
  • the four resistance states may include a resistance state in which the conductive layer 126 is broken and is in a non-conductive state. This makes it possible to achieve at least four distinguishable resistance states.
  • the four resistance states may include a resistance state in which the insulating layer is broken and is in a conductive state. This makes it possible to achieve at least four distinguishable resistance states.
  • the magnetoresistive element 120 further includes a connection layer (for example, a contact layer 103 or a contact layer 104) stacked on the magnetization fixed layer 122 or the storage layer 124, and the four resistance states are determined by the connection layer being destroyed. It may also include a resistive state that is a non-conducting state. This makes it possible to achieve at least four distinguishable resistance states.
  • a connection layer for example, a contact layer 103 or a contact layer 104
  • the magnetoresistive element 120 further includes a connection layer (for example, a contact layer 103 or a contact layer 104) stacked on the magnetization fixed layer 122 or the storage layer 124, and the four resistance states are determined by the connection layer being destroyed. It may also include a resistive state that is a non-conducting state. This makes it possible to achieve at least four distinguishable resistance states.
  • the four resistance states are a resistance state in which the magnetization direction of the magnetization fixed layer 122 and the magnetization direction of the storage layer 124 are parallel, and a resistance state in which the magnetization direction of the magnetization fixed layer 122 and the magnetization direction of the storage layer 124 are antiparallel. It may also include the state. This makes it possible to achieve at least four distinguishable resistance states.
  • the conductive layer 126 may be formed on the outer peripheral surface of the magnetoresistive element 120 so as to cross the insulating layer. Thereby, the conductive layer 126 can be easily formed on the magnetoresistive element 120.
  • the conductive layer 126 may be a degraded layer of one or both of the magnetization fixed layer 122 and the storage layer 124. Thereby, the conductive layer 126 can be easily created in the magnetoresistive element 120 using the altered layer.
  • the writing unit may change the magnitude of the blow current to change the magnetoresistive element 120 into at least two distinguishable resistance states. Thereby, the resistance state of the magnetoresistive element 120 can be changed reliably.
  • the magnetoresistive element 120 is an element that changes into five distinguishable resistance states, and the writing section can change the magnetization direction of the magnetoresistive element 120 or cause a blow current to flow through the magnetoresistive element 120.
  • the magnetoresistive element 120 may be changed into five distinguishable resistance states. This realizes quinarization, so the memory capacity can be increased without increasing the number of memory cells 100.
  • the writing unit may change the magnitude of the blow current to change the magnetoresistive element 120 into three distinguishable resistance states. Thereby, the resistance state of the magnetoresistive element 120 can be changed reliably.
  • the writing section may change the magnitude of the blow current by using a plurality of power supply voltages with different output voltages (for example, power supply voltage VFUSE (1 to 4 V)). Thereby, blow currents having different magnitudes can be easily generated.
  • a plurality of power supply voltages with different output voltages for example, power supply voltage VFUSE (1 to 4 V)
  • the writing section includes a plurality of transistors (for example, each selection transistor T1a, T1b, T1c) connected in parallel, and changes the conduction and non-conduction of each of the plurality of transistors to change the magnitude of the blow current. You can. Thereby, blow currents having different magnitudes can be easily generated.
  • the storage device 1 further includes a readout section (for example, a readout circuit 50) that reads out a voltage related to the resistance value of the magnetoresistive element 120, and the readout section has a plurality of readout sections for determining at least four distinguishable resistance states.
  • a generation unit e.g., reference voltage generator 51
  • a determination unit e.g., comparator 52
  • the voltage and a plurality of reference voltages may have. Thereby, at least four distinguishable resistance states of the magnetoresistive element 120 can be reliably determined.
  • the magnetoresistive element 120 is an element that changes into five distinguishable resistance states
  • the generation section generates a plurality of reference voltages for discriminating between the five discriminable resistance states
  • the discriminating section The voltage and multiple reference voltages may be compared to determine five distinct resistance states. Thereby, the five distinguishable resistance states of the magnetoresistive element 120 can be reliably determined.
  • each component of each device shown in the drawings is functionally conceptual, and does not necessarily need to be physically configured as shown in the drawings.
  • the specific form of distributing and integrating each device is not limited to what is shown in the diagram, and all or part of the devices can be functionally or physically distributed or integrated in arbitrary units depending on various loads and usage conditions. Can be integrated and configured.
  • the imaging device 300, the distance measuring device 400, and the game device 900 use the storage device 1 according to each of the above-described embodiments as a memory.
  • FIG. 13 is a diagram showing an example of a schematic configuration of the imaging device 300.
  • This imaging device 300 is an example of an electronic device to which the storage device 1 according to the present embodiment is applied.
  • Examples of the imaging device 300 include electronic devices such as digital still cameras, video cameras, and smartphones and mobile phones that have an imaging function.
  • the imaging device 300 includes an optical system 301, a shutter device 302, an image sensor 303, a control circuit (drive circuit) 304, a signal processing circuit 305, a monitor 306, and a memory 307.
  • This imaging device 300 is capable of capturing still images and moving images.
  • the optical system 301 has one or more lenses. This optical system 301 guides light (incident light) from a subject to an image sensor 303 and forms an image on the light receiving surface of the image sensor 303 .
  • the shutter device 302 is arranged between the optical system 301 and the image sensor 303.
  • the shutter device 302 controls the light irradiation period and the light blocking period to the image sensor 303 under the control of the control circuit 304.
  • the image sensor 303 accumulates signal charges for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 301 and the shutter device 302.
  • the signal charge accumulated in the image sensor 303 is transferred according to a drive signal (timing signal) supplied from the control circuit 304.
  • the control circuit 304 outputs a drive signal that controls the transfer operation of the image sensor 303 and the shutter operation of the shutter device 302, and drives the image sensor 303 and the shutter device 302.
  • the signal processing circuit 305 performs various signal processing on the signal charges output from the image sensor 303.
  • An image (image data) obtained by signal processing by the signal processing circuit 305 is supplied to a monitor 306 and also to a memory 307.
  • the monitor 306 displays a moving image or a still image captured by the image sensor 303 based on the image data supplied from the signal processing circuit 305.
  • a panel display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel is used.
  • the memory 307 stores image data supplied from the signal processing circuit 305, that is, image data of a moving image or a still image captured by the image sensor 303.
  • the memory 307 corresponds to the storage device 1 according to the embodiment described above.
  • FIG. 14 is a diagram showing an example of a schematic configuration of the distance measuring device 400.
  • This distance measuring device 400 is an example of an electronic device to which the storage device 1 according to the present embodiment is applied.
  • the distance measuring device 400 includes a light source section 401, an optical system 402, a solid-state imaging device (image sensor) 403, a control circuit (drive circuit) 404, a signal processing circuit 405, A monitor 406 and a memory 407 are provided.
  • This distance measuring device 400 projects light toward a subject from a light source unit 401 and receives light (modulated light or pulsed light) reflected from the surface of the subject, thereby creating a distance image according to the distance to the subject. can be obtained.
  • the light source unit 401 emits light toward the subject.
  • a vertical cavity surface emitting laser (VCSEL) array that emits laser light as a surface light source or a laser diode array in which laser diodes are arranged in a line is used.
  • the laser diode array is supported by a predetermined driving section (not shown) and is scanned in a direction perpendicular to the direction in which the laser diodes are arranged.
  • the optical system 402 has one or more lenses. This optical system 402 guides light (incident light) from a subject to a solid-state imaging device 403 and forms an image on a light-receiving surface (sensor section) of the solid-state imaging device 403 .
  • the solid-state imaging device 403 accumulates signal charges according to the light that is imaged on the light-receiving surface via the optical system 402. A distance signal indicating the distance determined from the light reception signal (APD OUT) output from the solid-state imaging device 403 is supplied to the signal processing circuit 405.
  • a solid-state imaging device such as an image sensor is used.
  • the control circuit 404 outputs a drive signal (control signal) that controls the operation of the light source section 401, the solid-state imaging device 403, etc., and drives the light source section 401, the solid-state imaging device 403, etc.
  • the signal processing circuit 405 performs various signal processing on the distance signal supplied from the solid-state imaging device 403. For example, the signal processing circuit 405 performs image processing (for example, histogram processing, peak detection processing, etc.) to construct a distance image based on the distance signal. An image (image data) obtained by signal processing by the signal processing circuit 405 is supplied to a monitor 406 and also to a memory 407.
  • image processing for example, histogram processing, peak detection processing, etc.
  • the monitor 406 displays the distance image captured by the image sensor 303 based on the image data supplied from the signal processing circuit 405.
  • a panel display device such as a liquid crystal panel or an organic EL panel is used.
  • the memory 407 stores image data supplied from the signal processing circuit 405, that is, image data of a distance image captured by the image sensor 303.
  • the memory 407 corresponds to the storage device 1 according to the embodiment described above.
  • FIG. 15 is a perspective view (external perspective view) showing an example of a schematic configuration of the game device 900.
  • FIG. 16 is a block diagram showing an example of a schematic configuration of game device 900.
  • This game device 900 is an example of an electronic device to which the storage device 1 according to the present embodiment is applied.
  • the game device 900 has an external appearance in which each component is arranged inside and outside of an outer casing 901 formed in a horizontally long and flat shape, for example.
  • a display panel 902 is provided on the front surface of the outer casing 901 at the center in the longitudinal direction. Further, an operation key 903 and an operation key 904 are provided on the left and right sides of the display panel 902, respectively, and are spaced apart from each other in the circumferential direction. Furthermore, an operation key 905 is provided at the lower end of the front surface of the outer casing 901.
  • the operation keys 903, 904, and 905 function as direction keys or enter keys, and are used to select menu items displayed on the display panel 902, advance the game, and the like.
  • a connection terminal 906 for connecting an external device, a supply terminal 907 for power supply, a light receiving window 908 for infrared communication with the external device, and the like are provided on the top surface of the outer casing 901.
  • the game device 900 includes an arithmetic processing unit 910 including a CPU (Central Processing Unit), a storage unit 920 that stores various information, and a control unit 930 that controls each component of the game device 900. Be prepared.
  • the arithmetic processing unit 910 and the control unit 930 are supplied with power from, for example, a battery (not shown) or the like.
  • the arithmetic processing unit 910 generates a menu screen for allowing the user to set various information or select an application. Further, the arithmetic processing unit 910 executes an application selected by the user.
  • the storage unit 920 holds various information set by the user.
  • the storage unit 920 corresponds to the storage device 1 according to the embodiment described above.
  • the control unit 930 includes an input reception unit 931, a communication processing unit 933, and a power control unit 935.
  • the input reception unit 931 detects the states of the operation keys 903, 904, and 905, for example.
  • the communication processing unit 933 performs communication processing with external devices.
  • Power control section 935 controls power supplied to each section of game device 900.
  • the storage device 1 may be mounted on the same semiconductor chip together with a semiconductor circuit forming an arithmetic unit or the like to form a semiconductor device (System-on-a-Chip: SoC).
  • SoC System-on-a-Chip
  • the storage device 1 can be installed in various electronic devices that can be equipped with a memory (storage unit) as described above.
  • the storage device 1 includes an HDD (hard disk drive), a notebook PC (personal computer), a mobile device (for example, a smartphone or a tablet PC), and a PDA (personal digital assistant). , wearable devices, music equipment, and various other electronic devices.
  • the storage device 1 is used as various types of memory such as storage.
  • the present technology can also have the following configuration.
  • a storage device comprising: (2) The magnetoresistive storage element includes a magnetization fixed layer, a storage layer, an insulating layer provided between the magnetization fixed layer and the storage layer, and a conductive layer connecting the magnetization fixed layer and the storage layer. , The storage device according to (1) above.
  • the writing unit causes the blow current to flow through the magnetoresistive storage element to destroy the conductive layer and bring it into a non-conductive state.
  • the writing unit causes the blow current to flow through the magnetoresistive storage element to destroy the insulating layer and bring it into a conductive state.
  • the magnetoresistive storage element further includes a connection layer laminated on the magnetization fixed layer or the storage layer, The writing unit causes the blow current to flow through the magnetoresistive storage element to destroy the connection layer and bring it into a non-conductive state.
  • the four resistance states include a resistance state in which the conductive layer is broken and is in a non-conductive state.
  • the four resistance states include a resistance state in which the insulating layer is broken and is in a conductive state.
  • the magnetoresistive storage element further includes a connection layer laminated on the magnetization fixed layer or the storage layer,
  • the four resistance states include a resistance state in which the connection layer is destroyed and is in a non-conducting state.
  • the four resistance states include a resistance state in which the magnetization direction of the magnetization fixed layer and the magnetization direction of the storage layer are parallel, and a resistance state in which the magnetization direction of the magnetization fixed layer and the magnetization direction of the storage layer are antiparallel.
  • the storage device according to any one of (6) to (8) above. (10) The conductive layer is formed on the outer peripheral surface of the magnetoresistive memory element so as to cross the insulating layer. The storage device according to any one of (2) to (9) above. (11) The conductive layer is a modified layer of one or both of the magnetization fixed layer and the storage layer, The storage device according to any one of (2) to (10) above.
  • the writing unit changes the magnitude of the blow current to change the magnetoresistive storage element into at least two distinguishable resistance states.
  • the storage device according to any one of (1) to (11) above.
  • the magnetoresistive storage element is an element that changes into five distinguishable resistance states
  • the writing unit changes the magnetoresistive storage element into the five distinguishable resistance states by changing the magnetization direction of the magnetoresistive storage element or flowing a blow current through the magnetoresistive storage element.
  • the writing unit changes the magnitude of the blow current to change the magnetoresistive storage element into the three distinguishable resistance states;
  • the storage device according to (13) above.
  • the writing unit changes the magnitude of the blow current using a plurality of power supply voltages having different output voltages.
  • the storage device has a plurality of transistors connected in parallel, and changes conduction and non-conduction of each of the plurality of transistors to change the magnitude of the blow current.
  • the storage device according to any one of (1) to (14) above.
  • (17) further comprising a readout unit that reads out a voltage related to the resistance value of the magnetoresistive memory element,
  • the reading section includes: a generation unit that generates a plurality of reference voltages for determining the at least four distinguishable resistance states; a determining unit that compares the voltage and the plurality of reference voltages to determine the at least four distinguishable resistance states; has,
  • the storage device according to any one of (1) to (16) above.
  • the magnetoresistive storage element is an element that changes into five distinguishable resistance states
  • the generation unit generates a plurality of reference voltages for determining the five distinguishable resistance states
  • the determining unit compares the voltage and the plurality of reference voltages to determine the five distinguishable resistance states.
  • the storage device is a magnetoresistive storage element that changes into at least four distinguishable resistance states; a writing unit that changes the magnetoresistive storage element into the at least four distinguishable resistance states by changing the magnetization direction of the magnetoresistive storage element or applying a blow current to the magnetoresistive storage element; Electronic equipment with.
  • the resistance state of the magnetoresistive storage element can be identified by changing the magnetization direction of the magnetoresistive storage element, which can be varied into at least four distinguishable resistance states, or by passing a blow current through the magnetoresistive storage element. change into at least four resistance states, How to control storage devices.
  • An electronic device comprising the storage device according to any one of (1) to (18) above.
  • (22) A method for controlling a storage device, which controls the storage device according to any one of (1) to (18) above.

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Abstract

本開示の一形態に係る記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を備える。

Description

記憶装置、電子機器及び記憶装置の制御方法
　本開示は、記憶装置、電子機器及び記憶装置の制御方法に関する。
　磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive　Random　Access　Memory）は、記憶素子に磁気抵抗素子（磁気抵抗記憶素子）を用いており、強磁性体の磁化状態によって状態を保持するため、電源を切っても記録されたデータが保持される不揮発性を有する。磁気抵抗素子の基本構造は磁性体薄膜からなる磁性層２層で絶縁体の非磁性薄膜を挟んだサンドイッチ構造からなる。この構造を磁気トンネル接合（ＭＴＪ：Magnetic　Tunnel　Junction）と呼ぶ。
　ＭＲＡＭにおいては、２層の磁性層のうち、一方の磁性層（磁化固定層）の磁化を固定し、もう一方の磁性層（記憶層）の磁化を外場により制御する。磁化固定層と記憶層の磁化が互いに平行である状態を状態０、反平行である状態を状態１とする。このように、磁化の平行・反平行状態を書き換えることで状態（“０”または“１”）を不揮発に保存する。
　一方で、ＭＲＡＭのメモリ容量に関しては、省スペースで効率よく増加させることが望まれている。このメモリ容量の増加のため、例えば、ブロー電流を用いることで、磁化固定層と記憶層との間に存在するトンネルバリア層（絶縁層）の状態を変化させることで、平行・反平行状態の抵抗状態に新たな抵抗状態を加え、三つの抵抗状態を生成する方法が提案されている（例えば、特許文献１参照）。
特開２０２０―１５５７２７号公報
　しかしながら、三つの抵抗状態によりメモリ容量が増加しても、使用条件や状況、希望容量の増加などの様々な要因によってメモリ容量は十分とはいえず、さらなるメモリ容量の増加が望まれている。つまり、現状においても、省スペースでのメモリ容量の増加を実現することが望まれている。
　そこで、本開示では、省スペースでのメモリ容量の増加を実現することが可能な記憶装置、電子機器及び記憶装置の制御方法を提供する。
　本開示の一形態に係る記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を備える。
　本開示の一形態に係る電子機器は、情報を記憶する記憶装置を備え、前記記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を有する。
　本開示の一形態に係る記憶装置の制御方法は、識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える。
本開示の実施形態に係る記憶装置の構成例を示す図である。 本開示の実施形態に係るメモリセルの第１構成例を示す図である。 本開示の実施形態に係るメモリセルの第２構成例を示す図である。 本開示の実施形態に係る磁気抵抗素子の第１構成例を示す図である。 本開示の実施形態に係る磁気抵抗素子の第２構成例を示す図である。 本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態を説明するための図である。 本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく多値化を説明するための図である。 本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく４値化を説明するための図である。 本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく５値化を説明するための図である。 本開示の実施形態に係る読み出し回路及び書き込み回路の構成例を示す図である。 本開示の実施形態に係る書き込み回路の第１構成例を説明するための図である。 本開示の実施形態に係る書き込み回路の第２構成例を説明するための図である。 撮像装置の構成例を示す図である。 測距装置の構成例を示す図である。 ゲーム機器の外観例を示す図である。 ゲーム機器の構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や機器、方法などは限定されるものではない。また、以下の実施形態において、基本的に同一の部位には同一の符号を付することにより重複する説明を省略する。
　以下に説明される１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　以下に示す項目順序に従って本開示を説明する。
　１．実施形態
　１－１．記憶装置の構成例
　１－２．メモリセルの構成例
　１－３．磁気抵抗素子の構成例
　１－４．磁気抵抗素子の識別可能な抵抗状態
　１－５．磁気抵抗素子の識別可能な抵抗状態に基づく多値化
　１－６．多値化の具体例
　１－７．読み出し回路及び書き込み回路の構成例及び動作例
　１－８．作用・効果
　２．他の実施形態
　３．電子機器の構成例
　３－１．撮像装置
　３－２．測距装置
　３－３．ゲーム機器
　４．付記
　＜１．実施形態＞
　＜１－１．記憶装置の構成例＞
　本実施形態に係る記憶装置１の構成例について図１を参照して説明する。図１は、本実施形態に係る記憶装置１の構成例を示す図である。この記憶装置１は、例えば、ＬＳＩ（大規模集積回路）などに適用される。
　図１に示すように、本実施形態に係る記憶装置１は、制御回路５と、電圧生成回路６と、メモリセルアレイ１０と、ワードライン制御回路２０と、ビットライン制御回路３０と、センスアンプ４０と、読み出し回路５０と、書き込み回路６０とを備える。なお、読み出し回路５０は読み出し部に相当し、書き込み回路６０は書き込み部に相当し、各制御回路５、２０、３０は制御部に相当する。
　制御回路５は、外部回路（例えば、演算回路など）からの書き込み・読み出し命令の処理とデータ入出力の制御とを行う。例えば、制御回路５は、外部回路からのコマンド（書き込みや読み出しなどのコマンド）を受信し、受信したコマンドに基づいてデータの書き込み及び読み出しの制御を行う。
　ここで、演算回路は、例えば、ＡＩ（artificial　intelligence）機能、認識機能又は機械学習などの論理演算を行う回路であってもよい。この演算回路は、例えば、プログラムに基づいて各種の演算処理を行う。なお、プログラムや各種設定値などは記憶装置１によって長期的に記憶されてもよく、また、演算処理により生成されたデータなどは記憶装置１によって短期的に記憶されてもよい。
　電圧生成回路６は、メモリセルアレイ１０に対するデータの書き込み及び読み出しの際に使用する電圧を生成し、その生成した電圧を書き込み回路６０及び読み出し回路５０に供給する。
　メモリセルアレイ１０は、データを記憶するメモリセル１００が二次元行列状に配置されて構成されている。メモリセル１００は、選択素子１１０及び磁気抵抗素子（磁気抵抗記憶素子）１２０を備える。このメモリセル１００には、例えば、ＶＣ（Voltage　Controlled）－ＭＲＡＭセルを使用することができる。選択素子１１０は、磁気抵抗素子１２０の一端に接続され、磁気抵抗素子１２０への電圧の印加を制御する素子である。この選択素子１１０には、例えば、ｎチャネルＭＯＳトランジスタを使用することができる。また、磁気抵抗素子１２０には、例えば、ＭＴＪ等の磁気抵抗素子を使用することができる。
　ここで、磁気抵抗素子１２０は、例えば、磁化方向が電圧印加により第１状態及び第２状態に可変である。この磁化方向の制御に用いる外場としては、外部配線への電流通電により生じる電流磁界や、ＭＴＪに直接電流通電を行い、スピン角運動量移行（ＳＴＴ：Spin　Transfer　Torque）効果を利用する方法、電圧による磁気異方性制御（ＶＣＭＡ：Voltage　Controlled　Magnetic　Anisotropy）を利用した方法などがある。また、磁化方向の状態の読み出しには、トンネル磁気抵抗（ＴＭＲ：Tunnel　Magneto　Resistance）効果を用いる。
　現在主流となっているＭＲＡＭは、電流磁界を用いるよりも微細化が可能で、消費電力を低減できるＳＴＴ－ＭＲＡＭである。一方、ＶＣＭＡを利用した電圧制御型（ＶＣ：Voltage　Controlled）ＭＲＡＭ、すなわち、ＶＣ－ＭＲＡＭは、書き込みが高速でさらに低消費電力で動作可能であることから注目されている。このＶＣ－ＭＲＡＭは不揮発性であり、ＳＴＴ－ＭＲＡＭと同様に面積が小さく、また、書き込みの消費電力はＳＴＴ－ＭＲＡＭより小さく、ＳＲＡＭ（Static　Random　Access　Memory）程度である。ＶＣ－ＭＲＡＭは、不揮発性で面積と消費電力が小さいメモリである。
　メモリセル１００には、制御信号を伝達するワード線１１（ＷＬ）及びビット線１２（ＢＬ）が接続される。また、メモリセル１００には、磁気抵抗素子１２０からの信号を伝達するソース線１３（ＳＬ）が更に配置される。メモリセルアレイ１０には、複数のワード線１１が行方向に延伸するように配線され、複数のビット線１２及びソース線１３が列方向に延伸するように配線される。
　ワードライン制御回路２０は、指定アドレスに応じてワード線電圧を制御する。例えば、ワードライン制御回路２０は、指定アドレスに応じてワード線１１を選択し、選択したワード線１１に制御信号を出力するものである。
　ビットライン制御回路３０は、指定アドレスに応じてビット線電圧を制御する。例えば、ビットライン制御回路３０は、指定アドレスに応じてビット線１２を選択し、選択したビット線１２に制御信号を出力するものである。
　センスアンプ４０は、読み出し信号を判別する。例えば、センスアンプ４０は、読出しの際にメモリセル１００に流れる電流を検出することによりデータの読出しを行うものである。例えば、読み出したデータは、読み出し回路５０に対して出力され、その読み出し回路５０を介して制御回路５に入力される。
　読み出し回路５０は、データの読み出し処理を制御する。例えば、読み出し回路５０は、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して読み出しを行う回路である。この読み出し回路５０は、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０の読み出しを行う。読み出しは、メモリセル１００の磁気抵抗素子１２０に所定の読み出し電圧を印加し、メモリセル１００に流れる電流を検出することにより行うことができる。なお、読み出し電圧は、書込み電圧とは異なる極性の電圧にすると好適である。
　書き込み回路６０は、メモリセルアレイ１０に対するデータの書き込み処理を制御する。例えば、書き込み回路６０は、メモリセルアレイ１０において、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して書き込みを行う回路である。この書き込み回路６０は、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０に書き込みを行う。書き込みは、メモリセル１００の磁気抵抗素子１２０に所定の書き込み電圧を印加することにより行うことができる。
　＜１－２．メモリセルの構成例＞
　本実施形態に係るメモリセル１００の構成例について図２及び図３を参照して説明する。図２及び図３は、それぞれ本実施形態に係るメモリセル１００の構成例を示す図である。各図は、それぞれメモリセル１００の構成例を表す模式図である。
　図２及び図３の例では、メモリセル１００の選択素子１１０及び磁気抵抗素子１２０は直列に接続されており、選択素子１１０はドレイン（ドレイン端子）、ソース（ソース端子）及びゲート（ゲート端子）を有している。なお、コンタクト層１０３又はコンタクト層１０４は、ビア（Ｖｉａ）などの接続層に相当する。
　図２に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０３を介して配線１０１に接続され、コンタクト層１０４を介して選択素子１１０に接続される。選択素子１１０のドレインがコンタクト層１０４に接続され、そのソースがソース線１３（ＳＬ）に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０３は、ビット線１２（ＢＬ）を構成する配線１０１に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。
　図３に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０４を介して配線１０２に接続され、コンタクト層１０３を介して選択素子１１０に接続される。選択素子１１０は、ドレインがビット線１２（ＢＬ）に接続され、ソースがコンタクト層１０３に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０４は、ソース線１３（ＳＬ）を構成する配線１０２に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。
　ワード線１１（ＷＬ）は、前述のように、ワードライン制御回路２０（図１参照）に接続される。ビット線１２（ＢＬ）は、ビットライン制御回路３０（図１参照）に接続される。ソース線１３（ＳＬ）は、センスアンプ４０（図１参照）に接続される。ビット線１２（ＢＬ）及びソース線１３（ＳＬ）の間に電圧を印加するとともにワード線１１（ＷＬ）に選択素子１１０を導通させるオン電圧を印加することにより、磁気抵抗素子１２０に書込みや読出しのための電圧を印加することができる。
　＜１－３．磁気抵抗素子の構成例＞
　本実施形態に係る磁気抵抗素子１２０の構成例について図４及び図５を参照して説明する。図４及び図５は、それぞれ本実施形態に係る磁気抵抗素子１２０の構成例を示す図である。各図は、それぞれ磁気抵抗素子１２０の構成例を表す断面図である。
　図４及び図５に示すように、磁気抵抗素子１２０は、下地層１２１と、磁化固定層１２２と、トンネルバリア層（絶縁層）１２３と、記憶層（フリー層）１２４と、キャップ層１２５とを備える。図４に示す磁気抵抗素子１２０は、下地層１２１、磁化固定層１２２、トンネルバリア層１２３、記憶層１２４、キャップ層１２５が順に積層されて構成される。一方、図５に示す磁気抵抗素子１２０は、下地層１２１、記憶層１２４、トンネルバリア層１２３、磁化固定層１２２、キャップ層１２５が順に積層されて構成される。
　下地層１２１は、例えばＣｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の貴金属や遷移金属元素からなる層およびそれらの積層構造を用いることができる。また、下地層１２１は、ＴｉＮ等の導電性窒化物により構成することもできる。例えば、下地層１２１は、磁化固定層１２２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。
　磁化固定層１２２は、磁気異方性を有するとともに磁化方向が不変の層である。この磁化固定層１２２は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、磁化固定層１２２は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造にすることもできる。この積層フェリピン構造の磁化固定層１２２を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。
　また、磁化固定層１２２は、反強磁性層及び強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ２Ｏ３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。
　トンネルバリア層１２３は、後述する記憶層１２４に隣接して配置され、記憶層１２４に電界を掛けて電圧制御磁気異方性効果を付与するものである。このトンネルバリア層１２３は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、ＡｌＮＯ等の絶縁体、誘電体及び半導体を用いて構成することもできる。これらの層を積層した構造とすることもできる。なお、トンネルバリア層１２３の厚さは、０．６ｎｍ以上に構成すると好適である。
　記憶層１２４は、磁気異方性を有するとともに磁化方向が可変の層である。また、記憶層１２４は、ＶＣＭＡ効果を有する層である。記憶層１２４の磁化方向が磁化固定層１２２の磁化方向と同じ状態及び異なる状態は、それぞれ平行状態及び反平行状態と称される。磁気抵抗素子１２０は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。前述のように磁気抵抗素子１２０に電圧を印加することにより、記憶層１２４の磁化方向を変化させることができる。
　また、記憶層１２４は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、遷移金属（Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含む構成を採ることもできる。また、窒化物や酸化物を含んでも良い。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、記憶層１２４に重金属を添加して電圧制御磁気異方性効果を向上させることもできる。記憶層１２４の厚さは、３．０ｎｍ以下に構成すると好適である。
　また、記憶層１２４は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合していてもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。
　キャップ層１２５は、磁気抵抗素子１２０に接続される配線部材からの金属の拡散を防ぐ層である。このキャップ層１２５は、Ｃｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の金属により構成することができる。また、キャップ層１２５は、それらを含む合金、遷移金属元素からなる層により構成することができる。また、キャップ層１２５は、それらを積層して構成することもできる。また、キャップ層１２５は、ＴｉＮ等の導電性窒化物により構成することもできる。
　以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に代表される物理的気相成長（ＰＶＤ）法、原子層堆積（ＡＬＤ）法に代表される化学的気相成長（ＣＶＤ）法にて作製できる。また、これらの層のパターニングは反応性イオンエッチング（ＲＩＥ）法やイオンミリング法にて行うことができる。種々の層は真空装置内で連続的に形成することが好ましく、その後パターニングを行うことが好ましい。
　＜１－４．磁気抵抗素子の識別可能な抵抗状態＞
　本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態について図６を参照して説明する。図６は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態を説明するための図である。
　図６に示すように、本実施形態に係る磁気抵抗素子１２０は、識別可能な五つの抵抗状態を有する。なお、図６の例では、磁気抵抗素子１２０における、主要な磁化固定層１２２、トンネルバリア層１２３及び記憶層１２４以外の層は適宜省略されている。これは、以降の図７から図８でも同様である。
　五つの抵抗状態は、「弱ショート」、「０」、「１」、「完全ショート」及び「オープン」の抵抗状態である。この五つの抵抗状態を変えるための印加電圧は、書き込み回路６０により磁気抵抗素子１２０に供給される。印加電圧は、図６中の矢印の左から右に大きくなる。なお、「弱ショート」、「０」、「１」、「完全ショート」及び「オープン」の個々の抵抗値の関係について詳しくは後述する。
　磁気抵抗素子１２０は、初期の抵抗状態（例えば、「弱ショート」の抵抗状態）から、第１電圧が印加されると「０」の抵抗状態となり、第２電圧（＞第１電圧）が印加されると「１」の抵抗状態となる。さらに、磁気抵抗素子１２０は、第３電圧（＞第２電圧）が印加されると「完全ショート」の抵抗状態となり、第４電圧（＞第３電圧）が印加されると「オープン」の抵抗状態となる。
　ここで、初期の抵抗状態とは、例えば、「弱ショート」の抵抗状態であるが、これに限定されるものではない。この「弱ショート」の抵抗状態は、磁化固定層１２２及び記憶層１２４が導電層１２６により導通している状態である。導電層１２６は、例えば、変質層である。変質層は、例えば、磁化固定層１２２及び記憶層１２４の一方又は両方の変質により形成された層である。このような導電層１２６は、磁気抵抗素子１２０の外周面にトンネルバリア層１２３を横断するように設けられている。導電層１２６は、例えば、メモリセル１００のスペースを狭くしたり、導電層１２６となる付着物（例えば、再付着物など）を取り除くトリミングをスキップしたり、あるいは、意図的に金属を垂らしたりすることで、形成される。
　なお、導電層１２６は、磁気抵抗素子１２０の外周面に形成されているが、これに限定されるものではなく、例えば、トンネルバリア層１２３内に形成されてもよい。ただし、導電層１２６の形成の容易化のためには、導電層１２６を磁気抵抗素子１２０の外周面に形成することが望ましい。
　前述の第１電圧、第２電圧、第３電圧又は第４電圧が磁気抵抗素子１２０に印加されると、磁気抵抗素子１２０にブロー電流が流れ、導電層１２６が破壊されて非導通状態になり、磁気抵抗素子１２０に印加した第１電圧、第２電圧、第３電圧又は第４電圧に応じて、磁気抵抗素子１２０の抵抗状態が変化する。
　例えば、第１電圧が磁気抵抗素子１２０に印加されると、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに平行（同方向）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「０」の抵抗状態となる。この「０」の抵抗状態とは、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が平行になっている状態である。
　また、第２電圧が磁気抵抗素子１２０に印加されると、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに反平行（逆方向）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「１」の抵抗状態となる。この「１」の抵抗状態とは、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに反平行になっている状態である。なお、磁気抵抗素子１２０は、第１電圧の印加により、「１」の抵抗状態から「０」の抵抗状態に戻ることが可能である。
　また、第３電圧が磁気抵抗素子１２０に印加されると、トンネルバリア層１２３にブロー電流が流れ、トンネルバリア層１２３が破壊されて通電状態（完全ショート）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「完全ショート」の抵抗状態となる。この「完全ショート」の抵抗状態とは、トンネルバリア層１２３が破壊されて通電状態になっている状態である。
　また、第４電圧が磁気抵抗素子１２０に印加されると、コンタクト層１０３にブロー電流が流れ、コンタクト層１０３が破壊されて非通電状態（オープン）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「オープン」の抵抗状態となる。この「オープン」の抵抗状態とは、コンタクト層１０３が破壊されて非通電状態になっている状態である。
　このように電圧印加により磁気抵抗素子１２０の抵抗状態は、五つの抵抗状態に変化することができる。例えば、磁気抵抗素子１２０は、「弱ショート」の抵抗状態から「０」、「１」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「０」の抵抗状態から「１」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「１」の抵抗状態から「０」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「完全ショート」の抵抗状態から「オープン」の抵抗状態になることが可能である。
　また、磁気抵抗素子１２０は、情報の書き直しが可能な素子である。印加電圧（供給電流）を変えることにより、磁気抵抗素子１２０の抵抗状態を五つの抵抗状態のいずれかに変えることが可能である。例えば、電圧印加により「１」の抵抗状態になった磁気抵抗素子１２０に対して再度の電圧印加を行い、磁気抵抗素子１２０の抵抗状態を「完全ショート」の抵抗状態に変更することが可能である。これはあくまでも一例であり、前述のように磁気抵抗素子１２０をある抵抗状態から他の抵抗状態に変えて、情報を書き直すことは可能である。
　このような磁気抵抗素子１２０が五つの抵抗状態のうちどの抵抗状態であるかを判別することで、多値化を実現することができる。つまり、本実施形態によれば、情報を多値記録でき、さらに、情報の書き直しも可能になる。なお、磁気抵抗素子１２０の抵抗状態が五つの抵抗状態のうちどの抵抗状態であるかを判別するため、閾値を設定して多値化を実現する手段について以下で詳しく説明する。
　＜１－５．磁気抵抗素子の識別可能な抵抗状態に基づく多値化＞
　本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化について図７を参照して説明する。図７は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化を説明するための図である。
　図７に示すように、本実施形態では、磁気抵抗素子１２０の五つの識別可能な抵抗状態に応じて、０、１、２、３、４という多値化（５値ビット）が実現される。最大で５値ビットが実現されるが、これに限定されるものではなく、例えば、０、１、２、３という４値ビットが実現されてもよい。
　図７の例では、磁気抵抗素子１２０の抵抗状態ごとの抵抗値と抵抗値のバラツキ量（σ）との関係を示すグラフが示されている。図７に示すように、磁気抵抗素子１２０の抵抗値は、「完全ショート」、「弱ショート」、「０」、「１」及び「オープン」の抵抗状態になる順番で大きくなる。なお、「弱ショート」の抵抗状態は、「完全ショート」の抵抗状態よりも抵抗値が高い状態である。
　例えば、磁気抵抗素子１２０の五つの抵抗状態に対して情報０～４が対応付けられる。詳しくは、「完全ショート」の抵抗状態が０に対応付けられ、「弱ショート」の抵抗状態が１に対応付けられ、「０」の抵抗状態が２に対応付けられ、「１」の抵抗状態が３に対応付けられ、「オープン」の抵抗状態が４に対応付けられる。そして、五つの抵抗状態に対して四つの閾値Ａ１、Ａ２、Ａ３、Ａ４が読み出し回路５０により設定される。これらの閾値Ａ１、Ａ２、Ａ３、Ａ４に応じて情報が読み出し回路５０によって読み出される。
　例えば、磁気抵抗素子１２０の抵抗値が閾値Ａ１以下である場合には情報が０であり、磁気抵抗素子１２０の抵抗値が閾値Ａ１より高い閾値Ａ２以下である場合には情報が１であり、磁気抵抗素子１２０の抵抗値が閾値Ａ２より高い閾値Ａ３以下である場合には情報が２である。磁気抵抗素子１２０の抵抗値が閾値Ａ３より高い閾値Ａ４以下である場合には情報が３であり、磁気抵抗素子１２０の抵抗値が閾値Ａ４より高ければ情報が４である。
　このように五つの抵抗状態と四つの閾値Ａ１、Ａ２、Ａ３、Ａ４を用いることで、多値化を実現することができる。例えば、多値化として４値化や５値化を実現することができるが、記憶容量の増加という観点から、少なくとも４値化以上を実現することが好ましく、以下では多値化を実現する具体例について詳しく説明する。
　＜１－６．多値化の具体例＞
　本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化の具体例について図８及び図９を参照して説明する。
　（４値化）
　図８は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく４値化を説明するための図である。
　図８の例では、磁気抵抗素子１２０の抵抗値は、「完全ショート」の抵抗状態で約０－１００（Ω）であり、「弱ショート」の抵抗状態で約１０００（Ω）であり、「０」の抵抗状態で約４０００（Ω）であり、「１」の抵抗状態で約１２５００（Ω）である。これに応じて、閾値Ｔｈは、例えば、５００（Ω）、２０００（Ω）、８０００（Ω）に設定されている。
　読み出し回路５０は、図８に示すように、閾値Ｔｈを５００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第１レジスタ（１ｓｔ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と５００（Ω）とを比較し、読み出した抵抗値が５００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が５００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第１レジスタ（１ｓｔ）に取り込む。
　次に、読み出し回路５０は、閾値Ｔｈを２０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第２レジスタ（２ｎｄ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と２０００（Ω）とを比較し、読み出した抵抗値が２０００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が２０００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第２レジスタ（２ｎｄ）に取り込む。
　次いで、読み出し回路５０は、閾値Ｔｈを８０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第３レジスタ（３ｒｄ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と８０００（Ω）とを比較し、読み出した抵抗値が８０００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が８０００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第３レジスタ（３ｒｄ）に取り込む。
　その後、読み出し回路５０は、第１レジスタから第３レジスタに取り込んだ各比較結果、すなわち各判別結果に基づいて４値化（０、１、２、３）を実現する。例えば、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１である場合、情報は３となる。
　（５値化）
　図９は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく５値化を説明するための図である。
　図９の例では、磁気抵抗素子１２０の抵抗値は、図８の例と同様、「完全ショート」の抵抗状態で約０－１００（Ω）であり、「弱ショート」の抵抗状態で約１０００（Ω）であり、「０」の抵抗状態で約４０００（Ω）であり、「１」の抵抗状態で約１２５００（Ω）であり、図８の例に加えて、「オープン」の抵抗状態で∞（Ω）である。このため、閾値Ｔｈは、例えば、５００（Ω）、２０００（Ω）、８０００（Ω）、２００００（Ω）に設定されている。
　読み出し回路５０は、図９に示すように、図８の例と同様、閾値Ｔｈを５００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第１レジスタ（１ｓｔ）に取り込み、閾値Ｔｈを２０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第２レジスタ（２ｎｄ）に取り込む。次いで、読み出し回路５０は、閾値Ｔｈを８０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第３レジスタ（３ｒｄ）に取り込み、閾値Ｔｈを２００００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第４レジスタ（４ｔｈ）に取り込む。
　その後、読み出し回路５０は、第１レジスタから第４レジスタに取り込んだ各比較結果、すなわち各判別結果に基づいて５値化（０、１、２、３、４）を実現する。例えば、第１レジスタ、第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタ及び第４レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１であって第４レジスタの判別結果が０である場合、情報は３となる。第１レジスタ、第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が１である場合、情報は４となる。
　このようにして、４値化及び５値化を実現することができる。４値化を実現する読み出し回路５０の具体的な構成例や動作例について以下で詳しく後述する。ただし、以下で説明する、４値化を実現する読み出し回路５０や書き込み回路６０などの構成例や動作例はあくまでも例示であり、４値化を実現する読み出し回路５０や書き込み回路６０に適宜回路を追加することで、５値化を実現する読み出し回路５０や書き込み回路６０を構成することが可能である。
　＜１－７．読み出し回路及び書き込み回路の構成例及び動作例＞
　本実施形態に係る読み出し回路５０及び書き込み回路６０の構成例及び動作例について図１０から図１２を参照して説明する。図１０は、本実施形態に係る読み出し回路５０及び書き込み回路６０の構成例を示す図である。図１１及び図１２は、それぞれ本実施形態に係る書き込み回路６０の構成例を説明するための図である。
　（読み出し回路の構成例）
　図１０に示すように、読み出し回路５０は、チャージトランジスタＴ３と、ビット線選択トランジスタＴ４と、参照電圧生成器５１と、比較器５２とを備える。例えば、それらの各部は列ごとに配置されている。この読み出し回路５０は、磁気抵抗素子１２０に多値記録された情報を読み出し対象のメモリセル１００から読み出す（判別する）回路である。なお、参照電圧生成器５１は生成部に相当し、比較器５２は判別部に相当する。
　チャージトランジスタＴ３は、ゲート端子に印加される制御信号ＦＣ（ａ）に応じてＯＮ状態となるトランジスタである。図１０の例では、チャージトランジスタＴ３は、ＰＭＯＳ型ＦＥＴ（Field　Effect　Transistor）で構成されている。チャージトランジスタＴ３のソース端子は電源電圧ＶＤＤの電位線に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、ビット線選択トランジスタＴ４は、そのゲート端子にＬｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。
　ビット線選択トランジスタＴ４は、ゲート端子に印加される制御信号ＣＬに応じてＯＮ状態となるトランジスタである。このビット線選択トランジスタＴ４は、磁気抵抗素子１２０と接続されている。図１０の例では、ビット線選択トランジスタＴ４は、ＮＭＯＳ型ＦＥＴで構成されている。ビット線選択トランジスタＴ４のソース端子は磁気抵抗素子１２０の一端に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、ビット線選択トランジスタＴ４は、そのゲート端子にＨｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。
　参照電圧生成器５１は、複数の参照トランジスタＴ５～Ｔ９と、複数の参照抵抗素子Ｒ１～Ｒ３とを有する。この参照電圧生成器５１は、磁気抵抗素子１２０に多値記録された情報を読み出す際にその基準（閾値）となる参照電圧（参照電圧信号）を生成する回路である。
　第１参照トランジスタＴ５は、ゲート端子に印加される制御信号ＲＣに応じてＯＮ状態となるトランジスタである。図１０の例では、第１参照トランジスタＴ５は、ＰＭＯＳ型ＦＥＴで構成されている。第１参照トランジスタＴ５のソース端子は電源電圧ＶＤＤの電位線に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子は制御回路５の出力端子に接続されている。なお、第１参照トランジスタＴ５は、そのゲート端子にＬｏｗレベルの制御信号ＲＣが入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＲＣが入力されてオフ状態となる。
　第２参照トランジスタＴ６は、ゲート端子に印加される制御信号ＲＣＬに応じてＯＮ状態となるトランジスタである。図１０の例では、第２参照トランジスタＴ６は、ＮＭＯＳ型ＦＥＴで構成されている。第２参照トランジスタＴ６のソース端子は各参照抵抗素子Ｒ１～Ｒ３の個々の一端に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子は制御回路５の出力端子に接続されている。なお、第２参照トランジスタＴ６は、そのゲート端子にＨｉｇｈレベルの制御信号ＲＣＬが入力されてオン状態となり、Ｌｏｗレベルの制御信号ＲＣＬが入力されてオフ状態となる。
　第３から第５参照トランジスタＴ７～Ｔ９は、それぞれゲート端子に印加される制御信号ＲＡ（ＲＡ１、ＲＡ２、ＲＡ３）に応じてＯＮ状態となるトランジスタである。図１０の例では、第３から第５参照トランジスタＴ７～Ｔ９は、それぞれＮＭＯＳ型ＦＥＴで構成されている。第３から第５参照トランジスタＴ７～Ｔ９の個々のソース端子は接地電位（ＧＮＤ）に接続され、個々のドレイン端子は各参照抵抗素子Ｒ１～Ｒ３の個々の一端にそれぞれ接続され、個々のゲート端子は制御回路５の各出力端子にそれぞれ接続されている。なお、第３から第５参照トランジスタＴ７～Ｔ９は、そのゲート端子にＨｉｇｈレベルの制御信号ＲＡ（ＲＡ１、ＲＡ２、ＲＡ３）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＲＡが入力されてオフ状態となる。
　各参照抵抗素子Ｒ１～Ｒ３は、それぞれ抵抗値を規定する抵抗素子である。参照抵抗素子Ｒ１は、５００（Ω）を有する抵抗素子である。参照抵抗素子Ｒ２は、２０００（Ω）を有する抵抗素子である。参照抵抗素子Ｒ３は、８０００（Ω）を有する抵抗素子である。各参照抵抗素子Ｒ１～Ｒ３の個々の一端は、第２参照トランジスタＴ６のソース端子に接続されており、個々の他端は、第３から第５参照トランジスタＴ７～Ｔ９の個々のドレイン端子にそれぞれ接続されている。
　このような構成の参照電圧生成器５１は、各参照抵抗素子Ｒ１～Ｒ３の個々の抵抗値例えば、５００（Ω）、２０００（Ω）、８０００（Ω）に応じた参照電圧Ｖｒｅｆを発生させる。この参照電圧Ｖｒｅｆは、閾値として機能する。
　参照電圧生成器５１は、第１参照電流Ｉ３の生成のため、第１から第３参照トランジスタＴ５～Ｔ７の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ１を各々供給する。これにより、第１から第３参照トランジスタＴ５～Ｔ７がオンとなり、参照抵抗素子Ｒ１がバイアスされ、第１参照電流Ｉ３が発生する。このとき、第１参照電流Ｉ３は、電源電圧ＶＤＤから参照抵抗素子Ｒ１を経由して接地電位の向きに流れる。
　また、参照電圧生成器５１は、第２参照電流Ｉ４の生成のため、第１及び第２、第４参照トランジスタＴ５、Ｔ６、Ｔ８の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ２を各々供給する。これにより、第１及び第２、第４参照トランジスタＴ５、Ｔ６、Ｔ８がオンとなり、参照抵抗素子Ｒ２がバイアスされ、第２参照電流Ｉ４が発生する。このとき、第２参照電流Ｉ４は、電源電圧ＶＤＤから参照抵抗素子Ｒ２を経由して接地電位の向きに流れる。
　また、参照電圧生成器５１は、第３参照電流Ｉ５の生成のため、第１及び第２、第５参照トランジスタＴ５、Ｔ６、Ｔ９の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ３を各々供給する。これにより、第１及び第２、第５参照トランジスタＴ５、Ｔ６、Ｔ９がオンとなり、参照抵抗素子Ｒ３がバイアスされ、第３参照電流Ｉ５が発生する。このとき、第３参照電流Ｉ５は、電源電圧ＶＤＤから参照抵抗素子Ｒ３を経由して接地電位の向きに流れる。
　比較器５２は、例えば、センスアンプから構成されている。この場合、比較器５２は、センスアンプ４０（図１参照）に相当し、読み出し回路５０がセンスアンプ４０を備えることになるが、これに限定されるものではなく、読み出し回路５０とセンスアンプ４０を別体として設けることも可能である。この場合、読み出し回路５０及びセンスアンプ４０が読み出し部に相当する。
　また、比較器５２は、一対の入力端子を有する。比較器５２の一方の入力端子は、読み出し回路５０内のチャージトランジスタＴ３のドレイン端子とビット線選択トランジスタＴ４のドレイン端子との接続点Ｐ１（以下、第１接続点Ｐ１という）に接続されている。また、比較器５２の他方の入力端子は、参照電圧生成器５１内の第１参照トランジスタＴ５のドレイン端子と第２参照トランジスタＴ６のドレイン端子との接続点Ｐ２（以下、第２接続点Ｐ２という）に接続されている。この比較器５２は、一方の入力端子に入力される第１接続点Ｐ１の電圧Ｖｍ（磁気抵抗素子１２０の抵抗値に関する電圧）と、他方の入力端子に入力される第２接続点Ｐ２の参照電圧（閾値電圧）Ｖｒｅｆとを比較し、その比較結果を出力する。
　（書き込み回路の構成例）
　図１０に示すように、書き込み回路６０は、フューズトランジスタＴ２を有する。図１０の例では、メモリセル１００は、選択トランジスタＴ１及び磁気抵抗素子１２０により構成されている。選択トランジスタＴ１は、選択素子１１０の一例であり、書き込み回路６０の一部として機能することが可能である。
　選択トランジスタＴ１は、ゲート端子に印加される制御信号ＦＡ（ｎ）に応じてオン状態となるトランジスタである。この選択トランジスタＴ１は、磁気抵抗素子１２０と接続されている。図１０の例では、選択トランジスタＴ１は、ＮＭＯＳ型ＦＥＴで構成されている。この選択トランジスタＴ１のソース端子は接地電位（ＧＮＤ）に接続され、ドレイン端子は磁気抵抗素子１２０の一端に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、選択トランジスタＴ１は、そのゲート端子にＨｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。
　フューズトランジスタＴ２は、ゲート端子に印加される制御信号ＦＢ（ａ）に応じてオン状態となるトランジスタである。このフューズトランジスタＴ２は、磁気抵抗素子１２０と接続されている。図１０の例では、フューズトランジスタＴ２は、ＰＭＯＳ型ＦＥＴで構成されている。このフューズトランジスタＴ２のソース端子は電源電圧ＶＦＵＳＥに接続され、ドレイン端子は磁気抵抗素子１２０の一端に接続され、ゲート端子はビットライン制御回路３０（又は制御回路５）の出力端子に接続されている。なお、フューズトランジスタＴ２は、そのゲート端子にＬｏｗレベルの制御信号ＦＢ（ａ）が入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＦＢ（ａ）が入力されてオフ状態となる。
　電源電圧ＶＦＵＳＥは、例えば、図１１に示すように、１～４Ｖの範囲で変更可能になっている。この電源電圧ＶＦＵＳＥは、書き込む情報（例えば、０、１、２、３）に応じて制御回路５により変えられ、磁気抵抗素子１２０に大きさが異なる複数の電流Ｉ１ａ、Ｉ１ｂ、Ｉ１ｃを供給する。例えば、電源電圧ＶＦＵＳＥとしては、磁気抵抗素子１２０をある抵抗状態（例えば、「弱ショート」の抵抗状態）から「０」の状態とする第１電圧、磁気抵抗素子１２０をある抵抗状態から「１」の抵抗状態とする第２電圧（＞第１電圧）、磁気抵抗素子１２０をある抵抗状態から「完全ショート」の状態とする第３電圧（＞第２電圧）が生成される。例えば、電源電圧ＶＦＵＳＥは、電圧生成回路６により生成されてもよい。
　なお、電源電圧ＶＦＵＳＥの電圧値を変えて、大きさが異なる複数の電圧（電流）を磁気抵抗素子１２０に供給する以外の手段でも、大きさが異なる複数の電圧（電流）を磁気抵抗素子１２０に供給することが可能である。例えば、電源電圧ＶＦＵＳＥを一定とし、その電源電圧ＶＦＵＳＥを昇降回路により昇降させ、大きさが異なる複数の電圧を磁気抵抗素子１２０に供給するようにしてもよい。
　例えば、図１２に示すように、三つの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃが並列に設けられてもよい（４値化の場合）。これらの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃは、書き込み回路６０の一部として機能する。書き込み回路６０は、大きさが異なる電圧（電流）を生じさせるため、選択トランジスタＴ１ａのみをオン状態にする第１動作、二つの選択トランジスタＴ１ａ、Ｔ１ｂのみをオン状態にする第２動作、また、三つの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃをオン状態にする第３動作を行う。各選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのオン状態の個数に応じて、磁気抵抗素子１２０に供給される電圧（電流）が変化する。これにより、磁気抵抗素子１２０に大きさが異なる複数の電流Ｉ１ａ、Ｉ１ｂ、Ｉ１ｃが供給される。なお、５値化の場合には、四つの選択トランジスタが並列に設けられる。
　（書き込み動作例）
　本実施形態に係るメモリセル１００への書き込み動作例について図１０を参照して説明する。
　初期状態では、図１０に示す全てのトランジスタＴ１～Ｔ９がオフ状態になっている。メモリセル１００の磁気抵抗素子１２０にデータを書き込む場合、選択トランジスタＴ１とフューズトランジスタＴ２とがオン状態にされる。このとき、Ｈｉｇｈの制御信号ＦＡ（ｎ）が選択トランジスタＴ１に供給され、Ｌｏｗレベルの制御信号ＦＢ（ａ）がフューズトランジスタＴ２に供給される。
　これにより、ＶＦＵＳＥの電位線からフューズトランジスタＴ２を経由して磁気抵抗素子１２０に電流Ｉ１が流れる。なお、ＶＦＵＳＥ（１～４Ｖ）は、書き込む情報（例えば、０、１、２、３）に応じて制御回路５により変えられる。例えば、前述のように第１電圧、第２電圧及び第３電圧が生成される。これに応じて、例えば、第１電流Ｉ１ａ、第２電流Ｉ１ｂ、第３電流Ｉ１ｃ（第１電流Ｉ１ａ＜第２電流Ｉ１ｂ＜第３電流Ｉ１ｃ）が発生する（図１１参照）。第１電流Ｉ１ａが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態（例えば、「弱ショート」）の抵抗状態から「０」の抵抗状態になる。第２電流Ｉ１ｂが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態から「１」の抵抗状態になる。第３電流Ｉ１ｃが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態から「完全ショート」の抵抗状態になる。これにより、データ（０、１、２、３）が磁気抵抗素子１２０に書き込まれる。
　その後、磁気抵抗素子１２０への書き込みが終了すると、図１０に示す全てのトランジスタＴ１～Ｔ９はオフ状態になり、初期状態に戻る。
　（読み出し動作例）
　本実施形態に係るメモリセル１００への読み出し動作例について図１０を参照して説明する。
　メモリセル１００の磁気抵抗素子１２０からデータを読み出すため、選択トランジスタＴ１、チャージトランジスタＴ３及びビット線選択トランジスタＴ４がオン状態にされる。このとき、Ｈｉｇｈの制御信号ＦＡ（ｎ）が選択トランジスタＴ１に供給され、Ｌｏｗレベルの制御信号ＦＣ（ａ）がチャージトランジスタＴ３に供給され、Ｈｉｇｈの制御信号ＣＬがビット線選択トランジスタＴ４に供給される。
　これにより、読み出し対象としての磁気抵抗素子１２０が選択され、チャージトランジスタＴ３からビット線選択トランジスタＴ４を経由し、磁気抵抗素子１２０に読み出し電流Ｉ２が流れる。この読み出し電流Ｉ２の流れる経路が、磁気抵抗素子１２０のバイアス経路である。このとき、比較器５２の第１入力端子には、読み出し電流Ｉ２に応じて第１接続点Ｐ１の電圧Ｖｍが入力される。
　一方、参照電圧Ｖｒｅｆを発生させるため、参照電圧生成器５１の第３から第５参照トランジスタＴ５～Ｔ７がオン状態にされる。このとき、参照電圧生成器５１は、第３から第５参照トランジスタＴ５～Ｔ７の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ１を各々供給する。
　これにより、第１参照抵抗素子Ｒ１が参照電圧生成器５１内の電源電圧ＶＤＤによってバイアスされ、第１参照電流Ｉ３が発生する。このとき、比較器５２の第２入力端子には、第１参照電流Ｉ３に応じて第２接続点Ｐ２の参照電圧Ｖｒｅｆが入力される。
　比較器５２は、第１参照抵抗素子Ｒ１に第１参照電流Ｉ３が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第１比較動作）。
　なお、第１比較動作において、磁気抵抗素子１２０に読み出し電流Ｉ２が流れた状態では、第１接続点Ｐ１の電位（Ｖｍ）は、磁気抵抗素子１２０の抵抗値に対応する電位となる。また、第１比較動作において、第１参照抵抗素子Ｒ１に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第１参照抵抗素子Ｒ１の抵抗値（例えば、５００（Ω））に対応する電位となる。したがって、比較器５２における電圧信号ＳＡ１（Ｖｍ）と参照電圧信号ＳＡ２（Ｖｒｅｆ）との第１比較動作は、実質、磁気抵抗素子１２０の抵抗値と、第１参照抵抗素子Ｒ１の抵抗値（すなわち第１閾値）とを比較する動作と同等になる。
　比較器５２は、第１接続点Ｐ１の電圧Ｖｍが第２接続点Ｐ２の参照電圧Ｖｒｅｆ以下であるか否かを判定する（Ｖｍ≦Ｖｒｅｆ）。比較器５２は、電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「０」に対応する信号（比較結果）を出力する。一方、電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合には、情報「１」に対応する信号（比較結果）を出力する。この情報は、読み出し回路５０の第１レジスタにより記憶される。その後、読み出し回路５０は、第２比較動作を実行する。
　比較器５２は、第２参照抵抗素子Ｒ２に第２参照電流Ｉ４が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第２比較動作）。この第２比較動作は、閾値となる参照電圧Ｖｒｅｆが第１比較動作と異なる以外、第１比較動作と同様である。参照電圧Ｖｒｅｆは、第２参照抵抗素子Ｒ２の抵抗値（例えば、２０００（Ω））に対応する電位となる。第２比較動作後、情報「０」又は「１」は、読み出し回路５０の第２レジスタにより記憶される。その後、読み出し回路５０は、第３比較動作を実行する。
　比較器５２は、第３参照抵抗素子Ｒ３に第３参照電流Ｉ５が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第３比較動作）。この第２比較動作は、閾値となる参照電圧Ｖｒｅｆが第１比較動作と異なる以外、第１比較動作と同様である。参照電圧Ｖｒｅｆは、第３参照抵抗素子Ｒ３の抵抗値（例えば、８０００（Ω））に対応する電位となる。第３比較動作後、情報「０」又は「１」は、読み出し回路５０の第３レジスタにより記憶される。その後、読み出し回路５０は、比較動作を終了する。
　その後、読み出し回路５０は、第１レジスタから第４レジスタに取り込んだ各比較結果、すなわち判別結果に基づいて４値化（０、１、２、３）を実現する（図８参照）。例えば、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１である場合、情報は３となる。
　なお、磁気抵抗素子１２０からの情報の読み出し方法は、前述の例に限定されるものではない。磁気抵抗素子１２０からの情報の読み出し方法としては、三つの閾値を用いて磁気抵抗素子１２０抵抗状態を識別できる方法であれば、任意の方法を用いることができる。例えば、前述では、最初に第１比較動作を行い、その後、第２比較動作を行い、最後に、第３比較動作を行っているが、それらの比較動作の順序を逆にしてもよい。
　また、前述では、三回の比較動作を実行しているが、比較結果に応じて次の比較動作を行うか否かを切り替えてもよい。つまり、第１比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合だけ、第２比較動作に進み、第２比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合だけ、第３比較動作に進むようにしてもよい。この場合、比較器５２は、第１比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「０」に対応する信号（比較結果）を出力し、第２比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「１」に対応する信号（比較結果）を出力する。また、比較器５２は、第３比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「２」に対応する信号（比較結果）を出力し、第３比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合、情報「３」に対応する信号（比較結果）を出力する。
　また、前述では、４値化を実現するために三回の比較動作を実行しているが、５値化を実現する場合には、第４参照抵抗素子などを含む必要な回路を追加し、前述と同様な比較動作を四回実行すればよい。
　＜１－８．作用・効果＞
　以上説明したように、本実施形態によれば、記憶装置１は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗素子（磁気抵抗記憶素子）１２０と、磁気抵抗素子１２０の磁化方向を変化させたり、磁気抵抗素子１２０にブロー電流を流したりすることで、磁気抵抗素子１２０を識別可能な少なくとも四つの抵抗状態に変える書き込み部（例えば、書き込み回路６０）と、を備える。これにより、磁気抵抗素子１２０を少なくとも四つの抵抗状態に変えることが可能になるので、少なくとも４値化が実現され、メモリセル１００の個数などを増加させずにメモリ容量を増やすことができる。したがって、省スペースでのメモリ容量の増加を実現することができる。
　また、磁気抵抗素子１２０は、磁化固定層１２２と、記憶層１２４と、磁化固定層１２２及び記憶層１２４の間に設けられた絶縁層（例えば、トンネルバリア層１２３）と、磁化固定層１２２及び記憶層１２４をつなぐ導電層１２６と、を有してもよい。これにより、磁気抵抗素子１２０を識別可能な少なくとも四つの抵抗状態に確実に変えることができる。
　また、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、導電層１２６を破壊して非導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。
　また、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、絶縁層を破壊して導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。
　また、磁気抵抗素子１２０は、磁化固定層１２２又は記憶層１２４に積層された接続層（例えば、コンタクト層１０３又はコンタクト層１０４）をさらに有し、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、接続層を破壊して非導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。
　また、四つの抵抗状態は、導電層１２６が破壊されて非導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。
　また、四つの抵抗状態は、絶縁層が破壊されて導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。
　また、磁気抵抗素子１２０は、磁化固定層１２２又は記憶層１２４に積層された接続層（例えば、コンタクト層１０３又はコンタクト層１０４）をさらに有し、四つの抵抗状態は、接続層が破壊されて非導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。
　また、四つの抵抗状態は、磁化固定層１２２の磁化方向及び記憶層１２４の磁化方向が平行である抵抗状態と、磁化固定層１２２の磁化方向及び記憶層１２４の磁化方向が反平行である抵抗状態とを含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。
　また、導電層１２６は、絶縁層を横断するように磁気抵抗素子１２０の外周面に形成されていてもよい。これにより、磁気抵抗素子１２０に導電層１２６を容易に作成することができる。
　また、導電層１２６は、磁化固定層１２２及び記憶層１２４の一方又は両方の変質層であってもよい。これにより、変質層を利用して、磁気抵抗素子１２０に導電層１２６を容易に作成することができる。
　また、書き込み部は、４値化を実現する場合、ブロー電流の大きさを変えて、磁気抵抗素子１２０を識別可能な少なくとも二つの抵抗状態に変えてもよい。これにより、磁気抵抗素子１２０の抵抗状態を確実に変えることができる。
　また、磁気抵抗素子１２０は、識別可能な五つの抵抗状態に変化する素子であり、書き込み部は、磁気抵抗素子１２０の磁化方向を変化させたり、磁気抵抗素子１２０にブロー電流を流したりすることで、磁気抵抗素子１２０を識別可能な五つの抵抗状態に変えてもよい。これにより、５値化が実現されるので、メモリセル１００の個数などを増加させずにメモリ容量を増やすことができる。
　また、書き込み部は、５値化を実現する場合、ブロー電流の大きさを変えて、磁気抵抗素子１２０を識別可能な三つの抵抗状態に変えてもよい。これにより、磁気抵抗素子１２０の抵抗状態を確実に変えることができる。
　また、書き込み部は、出力電圧が異なる複数の電源電圧（例えば、電源電圧ＶＦＵＳＥ（１～４Ｖ））を用いて、ブロー電流の大きさを変えてもよい。これにより、大きさが異なるブロー電流を容易に生成することができる。
　また、書き込み部は、並列に接続された複数のトランジスタ（例えば、各選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃ）を有し、複数のトランジスタの個々の導通及び非導通を変え、ブロー電流の大きさを変えてもよい。これにより、大きさが異なるブロー電流を容易に生成することができる。
　また、記憶装置１は、磁気抵抗素子１２０の抵抗値に関する電圧を読み出す読み出し部（例えば、読み出し回路５０）をさらに備え、読み出し部は、少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部（例えば、参照電圧生成器５１）と、電圧及び複数の参照電圧を比較して、少なくとも四つの識別可能な抵抗状態を判別する判別部（例えば、比較器５２）と、を有してもよい。これにより、磁気抵抗素子１２０の識別可能な少なくとも四つの抵抗状態を確実に判別することができる。
　また、磁気抵抗素子１２０は、識別可能な五つの抵抗状態に変化する素子であり、生成部は、五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、判別部は、電圧及び複数の参照電圧を比較して、五つの識別可能な抵抗状態を判別してもよい。これにより、磁気抵抗素子１２０の識別可能な五つの抵抗状態を確実に判別することができる。
　＜２．他の実施形態＞
　上述した実施形態（又は変形例）に係る処理は、上記実施形態以外にも種々の異なる形態（変形例）にて実施されてよい。例えば、上記実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。例えば、各図に示した各種情報は、図示した情報に限られない。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
　また、上述した実施形態（又は変形例）は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　＜３．電子機器の構成例＞
　前述の実施形態（変形例も含む）に係る記憶装置１を適用した電子機器として、撮像装置３００、測距装置４００及びゲーム機器９００について図１３から図１６を参照して説明する。例えば、撮像装置３００、測距装置４００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。
　＜３－１．撮像装置＞
　前述の実施形態に係る記憶装置１を適用した撮像装置３００について図１３を参照して説明する。図１３は、撮像装置３００の概略構成の一例を示す図である。この撮像装置３００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
　図１３に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
　光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
　シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
　撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
　信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。
　モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネル等のパネル型表示装置が用いられる。
　メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の実施形態に係る記憶装置１に相当する。
　このように構成されている撮像装置３００においても、メモリ３０７として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。
　＜３－２．測距装置＞
　前述の実施形態に係る記憶装置１を適用した測距装置４００について図１４を参照して説明する。図１４は、測距装置４００の概略構成の一例を示す図である。この測距装置４００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。
　図１４に示すように、測距装置（距離画像センサ）４００は、光源部４０１と、光学系４０２と、固体撮像装置（撮像素子）４０３、制御回路（駆動回路）４０４、信号処理回路４０５、モニタ４０６及びメモリ４０７を備える。この測距装置４００は、光源部４０１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光源部４０１は、被写体に向かって投光する。光源部４０１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　LASER）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（不図示）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。
　光学系４０２は、１枚または複数枚のレンズを有する。この光学系４０２は、被写体からの光（入射光）を固体撮像装置４０３に導き、固体撮像装置４０３の受光面（センサ部）に結像させる。
　固体撮像装置４０３は、光学系４０２を介して受光面に結像される光に応じて、信号電荷を蓄積する。この固体撮像装置４０３から出力される受光信号（APD　OUT）から求められる距離を示す距離信号が信号処理回路４０５に供給される。固体撮像装置４０３としては、例えば、イメージセンサ等の固体撮像素子が用いられる。
　制御回路４０４は、光源部４０１や固体撮像装置４０３等の動作を制御する駆動信号（制御信号）を出力し、光源部４０１や固体撮像装置４０３等を駆動する。
　信号処理回路４０５は、固体撮像装置４０３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４０５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理等）を行う。信号処理回路４０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０６に供給され、また、メモリ４０７に供給される。
　モニタ４０６は、信号処理回路４０５から供給された画像データに基づき、撮像素子３０３により撮像された距離画像を表示する。モニタ４０６としては、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置が用いられる。
　メモリ４０７は、信号処理回路４０５から供給された画像データ、すなわち、撮像素子３０３により撮像された距離画像の画像データを記憶する。メモリ４０７は、前述の実施形態に係る記憶装置１に相当する。
　このように構成されている測距装置４００においても、メモリ４０７として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。
　＜３－３．ゲーム機器＞
　前述の実施形態に係る記憶装置１を適用したゲーム機器９００について図１５及び図１６を参照して説明する。図１５は、ゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１６は、ゲーム機器９００の概略構成の一例を示すブロック図である。このゲーム機器９００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。
　図１５に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
　外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
　外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
　図１６に示すように、ゲーム機器９００は、ＣＰＵ（Central　Processing　Unit）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
　演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
　記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の実施形態に係る記憶装置１に相当する。
　制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
　このように構成されているゲーム機器９００においても、記憶部９２０として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。
　なお、前述の実施形態に係る記憶装置１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ：ＳｏＣ）を構成してもよい。
　また、前述の実施形態に係る記憶装置１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、記憶装置１は、撮像装置３００やゲーム機器９００の他にも、ＨＤＤ（ハードディスクドライブ）、ノートＰＣ（Personal　Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal　Digital　Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置１は、ストレージ等の各種メモリとして用いられる。
　＜４．付記＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
　前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
　を備える記憶装置。
（２）
　前記磁気抵抗記憶素子は、磁化固定層と、記憶層と、前記磁化固定層及び前記記憶層の間に設けられた絶縁層と、前記磁化固定層及び前記記憶層をつなぐ導電層と、を有する、
　前記（１）に記載の記憶装置。
（３）
　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記導電層を破壊して非導通状態にする、
　前記（２）に記載の記憶装置。
（４）
　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記絶縁層を破壊して導通状態にする、
　前記（２）又は（３）に記載の記憶装置。
（５）
　前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記接続層を破壊して非導通状態にする、
　前記（２）から（４）のいずれか一つに記載の記憶装置。
（６）
　前記四つの抵抗状態は、前記導電層が破壊されて非導通状態である抵抗状態を含む、
　前記（２）から（５）のいずれか一つに記載の記憶装置。
（７）
　前記四つの抵抗状態は、前記絶縁層が破壊されて導通状態である抵抗状態を含む、
　前記（２）から（６）のいずれか一つに記載の記憶装置。
（８）
　前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
　前記四つの抵抗状態は、前記接続層が破壊されて非導通状態である抵抗状態を含む、
　前記（２）から（７）のいずれか一つに記載の記憶装置。
（９）
　前記四つの抵抗状態は、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が平行である抵抗状態と、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が反平行である抵抗状態とを含む、
　前記（６）から（８）のいずれか一つに記載の記憶装置。
（１０）
　前記導電層は、前記絶縁層を横断するように前記磁気抵抗記憶素子の外周面に形成されている、
　前記（２）から（９）のいずれか一つに記載の記憶装置。
（１１）
　前記導電層は、前記磁化固定層及び前記記憶層の一方又は両方の変質層である、
　前記（２）から（１０）のいずれか一つに記載の記憶装置。
（１２）
　前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な少なくとも二つの前記抵抗状態に変える、
　前記（１）から（１１）のいずれか一つに記載の記憶装置。
（１３）
　前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
　前記書き込み部は、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な五つの抵抗状態に変える、
　前記（１）から（１２）のいずれか一つに記載の記憶装置。
（１４）
　前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な三つの前記抵抗状態に変える、
　前記（１３）に記載の記憶装置。
（１５）
　前記書き込み部は、出力電圧が異なる複数の電源電圧を用いて、前記ブロー電流の大きさを変える、
　前記（１）から（１４）のいずれか一つに記載の記憶装置。
（１６）
　前記書き込み部は、並列に接続された複数のトランジスタを有し、前記複数のトランジスタの個々の導通及び非導通を変え、前記ブロー電流の大きさを変える、
　前記（１）から（１４）のいずれか一つに記載の記憶装置。
（１７）
　前記磁気抵抗記憶素子の抵抗値に関する電圧を読み出す読み出し部をさらに備え、
　前記読み出し部は、
　前記少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部と、
　前記電圧及び前記複数の参照電圧を比較して、前記少なくとも四つの識別可能な抵抗状態を判別する判別部と、
　を有する、
　前記（１）から（１６）のいずれか一つに記載の記憶装置。
（１８）
　前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
　前記生成部は、前記五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、
　前記判別部は、前記電圧及び前記複数の参照電圧を比較して、前記五つの識別可能な抵抗状態を判別する、
　前記（１７）に記載の記憶装置。
（１９）
　情報を記憶する記憶装置を備え、
　前記記憶装置は、
　識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
　前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
　を有する、電子機器。
（２０）
　識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える、
　記憶装置の制御方法。
（２１）
　前記（１）から（１８）のいずれか一つに記載の記憶装置を備える、電子機器。
（２２）
　前記（１）から（１８）のいずれか一つに記載の記憶装置を制御する、記憶装置の制御方法。
　１　　　記憶装置
　５　　　制御回路
　６　　　電圧生成回路
　１０　　メモリセルアレイ
　１１　　ワード線
　１２　　ビット線
　１３　　ソース線
　２０　　ワードライン制御回路
　３０　　ビットライン制御回路
　４０　　センスアンプ
　５０　　読み出し回路
　５１　　参照電圧生成器
　５２　　比較器
　６０　　書き込み回路
　１００　メモリセル
　１０１　配線
　１０２　配線
　１０３　コンタクト層
　１０４　コンタクト層
　１１０　選択素子
　１２０　磁気抵抗素子（磁気抵抗記憶素子）
　１２１　下地層
　１２２　磁化固定層
　１２３　トンネルバリア層
　１２４　記憶層
　１２５　キャップ層
　１２６　導電層
　３００　撮像装置
　３０５　信号処理回路
　３０７　メモリ
　４００　測距装置
　４０５　信号処理回路
　４０７　メモリ
　９００　ゲーム機器
　９１０　演算処理部
　９２０　記憶部
　Ｒ１　　参照抵抗素子
　Ｒ２　　参照抵抗素子
　Ｒ３　　参照抵抗素子
　Ｔ１　　選択トランジスタ
　Ｔ２　　フューズトランジスタ
　Ｔ３　　チャージトランジスタ
　Ｔ４　　ビット線選択トランジスタ
　Ｔ５　　参照トランジスタ
　Ｔ６　　参照トランジスタ
　Ｔ７　　参照トランジスタ
　Ｔ８　　参照トランジスタ
　Ｔ９　　参照トランジスタ

Claims (20)

  1. 　識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
    　前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
    　を備える記憶装置。
  2. 　前記磁気抵抗記憶素子は、磁化固定層と、記憶層と、前記磁化固定層及び前記記憶層の間に設けられた絶縁層と、前記磁化固定層及び前記記憶層をつなぐ導電層と、を有する、
    　請求項１に記載の記憶装置。
  3. 　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記導電層を破壊して非導通状態にする、
    　請求項２に記載の記憶装置。
  4. 　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記絶縁層を破壊して導通状態にする、
    　請求項２に記載の記憶装置。
  5. 　前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
    　前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記接続層を破壊して非導通状態にする、
    　請求項２に記載の記憶装置。
  6. 　前記四つの抵抗状態は、前記導電層が破壊されて非導通状態である抵抗状態を含む、
    　請求項２に記載の記憶装置。
  7. 　前記四つの抵抗状態は、前記絶縁層が破壊されて導通状態である抵抗状態を含む、
    　請求項２に記載の記憶装置。
  8. 　前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
    　前記四つの抵抗状態は、前記接続層が破壊されて非導通状態である抵抗状態を含む、
    　請求項２に記載の記憶装置。
  9. 　前記四つの抵抗状態は、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が平行である抵抗状態と、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が反平行である抵抗状態とを含む、
    　請求項６に記載の記憶装置。
  10. 　前記導電層は、前記絶縁層を横断するように前記磁気抵抗記憶素子の外周面に形成されている、
    　請求項２に記載の記憶装置。
  11. 　前記導電層は、前記磁化固定層及び前記記憶層の一方又は両方の変質層である、
    　請求項２に記載の記憶装置。
  12. 　前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な少なくとも二つの前記抵抗状態に変える、
    　請求項１に記載の記憶装置。
  13. 　前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
    　前記書き込み部は、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な五つの抵抗状態に変える、
    　請求項１に記載の記憶装置。
  14. 　前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な三つの前記抵抗状態に変える、
    　請求項１３に記載の記憶装置。
  15. 　前記書き込み部は、出力電圧が異なる複数の電源電圧を用いて、前記ブロー電流の大きさを変える、
    　請求項１に記載の記憶装置。
  16. 　前記書き込み部は、並列に接続された複数のトランジスタを有し、前記複数のトランジスタの個々の導通及び非導通を変え、前記ブロー電流の大きさを変える、
    　請求項１に記載の記憶装置。
  17. 　前記磁気抵抗記憶素子の抵抗値に関する電圧を読み出す読み出し部をさらに備え、
    　前記読み出し部は、
    　前記少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部と、
    　前記電圧及び前記複数の参照電圧を比較して、前記少なくとも四つの識別可能な抵抗状態を判別する判別部と、
    　を有する、
    　請求項１に記載の記憶装置。
  18. 　前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
    　前記生成部は、前記五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、
    　前記判別部は、前記電圧及び前記複数の参照電圧を比較して、前記五つの識別可能な抵抗状態を判別する、
    　請求項１７に記載の記憶装置。
  19. 　情報を記憶する記憶装置を備え、
    　前記記憶装置は、
    　識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
    　前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
    　を有する、電子機器。
  20. 　識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える、
    　記憶装置の制御方法。
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