WO2024023969A1 - 検査用パターンおよびそれを備えた半導体集積回路 - Google Patents

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    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Definitions

  • the present disclosure relates to a test pattern and a semiconductor integrated circuit including the test pattern.
  • Cu pillars used for flip-chip connection between a semiconductor integrated circuit chip and a semiconductor package substrate are known (for example, see Non-Patent Documents 1 and 2).
  • Cu pillar (copper pillar) is a technology for forming Cu pillars on aluminum electrode pads of semiconductor integrated circuit chips, and enables narrow pad pitches and higher terminal density.
  • optical semiconductor integrated circuits used in optical communication modules and optical devices include semiconductor integrated circuits that include optical circuits (hereinafter also referred to as optical semiconductor integrated circuit chips).
  • optical semiconductor integrated circuit chips have been required to have higher terminal density and narrower pad pitch in order to respond to the increased transmission capacity, wider bandwidth, and higher density of optical communications, and Cu pillar technology has been used. It is becoming.
  • the wafer level automatic inspection uses an optical input/output probe and an electric probe simultaneously to perform optical and electrical measurements.
  • a vertical probe card is commercially available that tests by vertically contacting a Cu pillar without providing a pad (for example, see Non-Patent Document 3).
  • semiconductor integrated circuit wafers In automatic wafer-level inspection of wafers on which semiconductor integrated circuits including Cu pillars are formed (hereinafter referred to as semiconductor integrated circuit wafers), it is common to use a vertical probe card that has small dents and is less likely to damage the Cu pillars. be.
  • optical semiconductor integrated circuit wafers In wafer-level automatic inspection of wafers on which optical semiconductor integrated circuits (hereinafter referred to as optical semiconductor integrated circuit wafers) included in optical communication devices are formed, optical input/output probes are used to perform optical and electrical measurements. It is necessary to perform an inspection using both the However, in the case of a vertical probe card, due to its structure, it is not possible to provide an area for the optical input/output probe to contact the optical semiconductor integrated circuit wafer, and automatic wafer-level inspection of the optical semiconductor integrated circuit chip cannot be performed. There was a problem.
  • a cantilever in wafer-level automatic inspection of optical semiconductor integrated circuit chips, by making the probe card into a rectangular or U-shaped cutout, a cantilever can be used to secure an area for contacting the optical input/output probe with the wafer.
  • type probe cards can be used.
  • cantilever probe cards generally have large contact marks, and there is a problem in that they cannot be directly contacted with Cu pillars for measurement.
  • the present disclosure has been made in view of these problems, and its purpose is to provide an inspection pattern that enables automatic wafer-level inspection using a cantilever probe card without bringing the probe into contact with the Cu pillar. and to provide semiconductor integrated circuits.
  • an inspection pattern includes a Cu pillar pad formed on a semiconductor substrate, a Cu pillar formed on the Cu pillar pad, and a Cu pillar formed on the semiconductor substrate. and a test pad formed in the Cu pillar pad adjacent or adjacent to and electrically coupled to the Cu pillar pad to provide a contact area for a cantilever probe during wafer level automated testing.
  • FIG. 1 is a diagram illustrating a Cu pillar, in which (a) is a top view and (b) is a side view.
  • FIG. 2 is a diagram showing a test pattern according to an embodiment of the present disclosure, in which (a) is a top view and (b) is a side view.
  • FIG. 3 is a diagram showing a schematic configuration of an optical semiconductor integrated circuit according to an embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a state in which a chip having a Cu pillar according to an embodiment of the present disclosure is mounted on an external package board or a circuit board.
  • FIG. 5 is a diagram illustrating a state in which a chip having Cu pillars is mounted on an external package board or circuit board.
  • FIG. 6 is a diagram showing a schematic configuration of an optical semiconductor integrated circuit according to an embodiment of the present disclosure.
  • FIG. 7 is a diagram showing a cantilever probe card and a chip during automatic wafer level inspection, in which (a) is a top view and (b) is a side view.
  • FIG. 8 is a diagram showing the state in which the tip of the cantilever probe is in contact with the test pad 20.
  • (a) is a diagram showing a (newer) cantilever probe with less wear on the tip, and
  • (b) is a diagram showing the tip of the needle.
  • FIG. 3 is a diagram showing a cantilever probe with many scratches.
  • FIG. 9 is a diagram showing a schematic configuration of an optical semiconductor integrated circuit according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram showing a schematic configuration of an optical semiconductor integrated circuit according to an embodiment of the present disclosure.
  • FIG. 11 is a diagram showing a schematic configuration of an optical semiconductor integrated circuit according to an embodiment of the
  • an optical semiconductor integrated circuit according to an embodiment of the present disclosure will be described in detail with reference to the drawings.
  • the same or similar symbols indicate the same or similar elements, and repeated description may be omitted.
  • an optical semiconductor integrated circuit is an integrated circuit that includes an optical circuit
  • the present disclosure can also be explained using a semiconductor integrated circuit that does not include an optical circuit instead of the optical semiconductor integrated circuit.
  • FIG. 1 is a diagram illustrating a Cu pillar, in which (a) is a top view and (b) is a side view.
  • An optical semiconductor integrated circuit including an optical circuit according to an embodiment of the present disclosure can also use Cu pillars to achieve higher terminal density and narrower pad pitch.
  • the Cu pillar 10 is formed on a Cu pillar pad 11.
  • the Cu pillar 10 has a cylindrical shape and has a circular cross section in the horizontal direction (XY plane direction).
  • the Cu pillar pad 11 also has a cylindrical shape, and the diameter of the horizontal cross section is larger than the diameter of the Cu pillar 10.
  • Solder 12 is arranged on the upper surface of the Cu pillar 10. In a top view, the Cu pillar 10 is located inside the Cu pillar pad 11. The solder 12 on the upper surface of the Cu pillar 10 forms a bump.
  • FIG. 2 is a diagram showing a test pattern, in which (a) is a top view and (b) is a side view.
  • the inspection pattern shown in FIG. 2 is formed in an optical semiconductor integrated circuit on a wafer and used in automatic wafer level inspection of the optical semiconductor integrated circuit.
  • the inspection pattern includes a Cu pillar pad 11, a Cu pillar 10 disposed on the Cu pillar pad 11, and an inspection pad 20 overlapping the Cu pillar pad 11.
  • the test pad 20 provides a contact area for cantilever probes placed on a cantilever probe card during wafer level automatic testing.
  • the Cu pillar pad 11 and the test pad 20 only need to be arranged adjacent to each other, and the Cu pillar pad 11 and the test pad 20 do not need to have an overlapping region in the Z-axis direction.
  • the Cu pillar pad 11 and the test pad 20 can be formed as one continuous region by the same manufacturing process.
  • solder 12 is also shown on the top surface of the Cu pillar 10. Solder 12 constitutes a bump in the flip-chip connection.
  • cantilever probes are attached to the Cu pillar 10, Cu pillar pad 11, and solder 12 during wafer level automatic inspection. There is no need to make contact. Therefore, no contact marks are generated on the Cu pillar 10, the Cu pillar pad 11, and the solder 12.
  • the present invention is applicable not only to optical semiconductor integrated circuit wafers but also to semiconductor integrated circuit wafers that do not include optical circuits. That is, by providing a test pattern including test pads on a semiconductor integrated circuit wafer, automatic wafer level testing using a cantilever probe card becomes possible. By using a cantilever probe card, which costs less than a vertical probe card, inspection can be carried out at a lower cost.
  • FIG. 3 shows one of a plurality of optical semiconductor integrated circuits formed on a wafer.
  • An optical semiconductor integrated circuit is an integrated circuit that includes an optical circuit, and is formed on a wafer.
  • an optical semiconductor integrated circuit is cut out from a wafer as a chip containing one optical semiconductor integrated circuit after automatic wafer level inspection. Chips cut from the wafer are modularized with other parts to form an optical communication module.
  • the optical semiconductor integrated circuit shown in FIG. 3 includes a rectangular chip 30 (that is, an optical semiconductor integrated circuit board), an optical input/output terminal 32 and a semiconductor element 31 formed on the main surface (XY plane) of the chip 30, and a plurality of semiconductor elements 31. and an in-chip wiring 33 that electrically connects each of the plurality of test patterns and the semiconductor element 31.
  • Each of the plurality of test patterns formed on the chip 30 has the test pattern described with reference to FIG. 2, that is, the Cu pillar pad 11, the Cu pillar 10, the test pad 20, and the solder 12.
  • the test pad 20 arranged adjacent to the Cu pillar pad 11 is electrically connected to the semiconductor element 31 by an intra-chip wiring 33 .
  • the test pad 20 provides a contact area for cantilever probes disposed on the cantilever probe card during wafer level automatic testing performed before the chips 30 are cut from the wafer.
  • the Cu pillar pad 11, the Cu pillar 10, and the solder 12 are connected to, for example, a driver IC of the semiconductor device 31, a bias circuit, a transimpedance amplifier (TIA), and other elements such as a wiring board and a radio frequency (RF) wiring board. (not shown) to provide a connection point for flip-connecting the chip 30 to one or more of the following: (not shown).
  • a plurality of inspection patterns are linearly arranged near the end face of the rectangular chip 30, that is, near the outer periphery of the chip 30.
  • the Cu pillar pad 11 of each inspection pattern is arranged closer to the end surface than the inspection pad 20.
  • the test pads 20 of each test pattern are arranged in a direction away from the end face closest to the Cu pillar pad 11 (in a direction toward the end face opposite to the nearest end face).
  • a Cu pillar 10 is arranged on the Cu pillar pad 11, and a solder 12 is arranged on the upper surface of the Cu pillar 10. In FIG. 3, the Cu pillar 10 is located below the solder 12.
  • the optical input/output terminal 32 is, for example, a grating coupler, and is an optical circuit integrated on the chip 30.
  • the semiconductor element 31 is, for example, a photodiode, and is an optical circuit integrated on the chip 30.
  • the semiconductor element 31 of the chip 30 of this embodiment is a photodiode
  • a bias is applied to the photodiode of the chip 30 in the optical communication module via the Cu pillar 10 from an external bias source, and an input voltage is applied via the grating coupler to the photodiode of the chip 30. It operates to photoelectrically convert light from other optical circuits and supply electrical signals to an external TIA via the Cu pillar 10.
  • the photodiode of the chip 30 receives a bias from the inspection equipment via the cantilever probe in contact with the inspection pad 20, and photoelectrically converts the light from the optical probe that is incident via the grating coupler.
  • the test pad 20 operates to supply an electrical signal to the test device via the cantilever probe that is in contact with the test pad 20.
  • the semiconductor element 31 of the chip 30 of this embodiment is a laser diode
  • the laser diode of the chip 30 is connected to the Cu pillar 10 from an external driver IC (or an RF wiring board connected to an external driver IC) in the optical communication module.
  • a control signal is supplied through the grating coupler, and the grating coupler operates to output an optical signal to another optical circuit.
  • the laser diode of the chip 30 is supplied with a control signal from the inspection equipment via a cantilever probe in contact with the inspection pad 20, and the optical signal from the optical probe is sent to the inspection equipment via the grating coupler. Operate to supply.
  • the optical modulator of the chip 30 is connected to an external driver IC (or an RF wiring board connected to an external driver IC) in the optical communication module.
  • a modulation signal is provided through the pillar 10 to modulate the optical signal from another optical circuit entering through one part of the grating coupler and to another optical circuit through another part of the grating coupler. It operates to emit a modulated optical signal.
  • the optical modulator of the chip 30 is supplied with a modulation signal from the inspection equipment via the cantilever probe in contact with the inspection pad 20, and modulates the optical signal incident from the optical probe via the grating coupler. and supplies it to the inspection device via another optical probe.
  • the test pads 20 are arranged at the periphery of the chip, and the optical circuits (photodiode, laser diode, etc.) are arranged at the center of the chip. or an optical modulator, etc.) are arranged.
  • semiconductor elements that constitute an electronic circuit transistor that constitute an amplifier, driver IC, etc. are placed in the center of the chip. ) is placed.
  • FIG. 4 is a diagram illustrating a state in which the chip 30 is flip-chip mounted on an external package board or circuit board 40 using the Cu pillar 10. As shown in FIG. 4, no stub (open) occurs in the electrical signal path between the external circuit board 40 and the semiconductor element 31 included in the chip 30.
  • FIG. 5 is a diagram illustrating a state in which a chip 50 in which the arrangement of the Cu pillar pad 11 and the inspection pad 20 in the inspection pattern of the chip 30 in FIG.
  • the test pad 20 located closer to the end surface than the Cu pillar pad 11 acts as a stub, which causes deterioration of high frequency characteristics.
  • FIG. 6 shows one of a plurality of optical semiconductor integrated circuits formed on a wafer.
  • the test pads 20 are arranged at the periphery of the chip in order to reduce the size of the chip 60, similarly to the optical semiconductor integrated circuit described above.
  • the rectangular chip 60 shown in FIG. 6 differs from the chip 30 shown in FIG. 3 in the arrangement of the plurality of test patterns formed on the chip 60. More specifically, as shown in FIG. 6, in the chip 60, the test pads 20 of each test pattern were arranged closer to the end surface than the Cu pillar pads 11, and were arranged adjacent to the test pads 20.
  • This chip differs from the chip 30 shown in FIG. 3 in that the Cu pillar pad 11 is electrically connected to the semiconductor element 31 by an intra-chip wiring 33.
  • FIG. 7 is a diagram showing a cantilever probe card and a chip during automatic wafer level inspection, with (a) being a top view and (b) being a side view.
  • a cantilever probe card 71 shown in FIG. 7 has an opening larger than the size of the chip 70 to be inspected, and cantilever probes 72 are arranged around the opening.
  • FIG. 7 also shows an optical probe 73 for testing the input/output of light to the chip 70 to be tested.
  • the cantilever probe 72 enters the periphery of the chip 70 from the outer periphery of the chip toward the inside of the chip for inspection. make contact with the pad.
  • the cantilever probe card is cleaned after the inspection is completed. This cleaning involves abrasion of the tip of the cantilever probe.
  • FIG. 8 is a diagram showing a state in which the tip of the cantilever probe is in contact with the test pad 20 in the inspection pattern of the present disclosure, and (a) shows a (newer) cantilever probe with less wear on the tip.
  • FIG. 2B shows a cantilever probe with a needle tip that is often scratched. As shown in FIG. 8B, if much of the needle tip is shaved off by cleaning, the cantilever probe 72 approaches the Cu pillar 10 (and the solder 12) during automatic wafer level inspection. If the cantilever probe 72 collides with the Cu pillar 10 (and the solder 12), it will cause damage.
  • the size of the test pad 20 in advance, taking into account the margin due to scraping of the needle tip.
  • the diameter of a typical Cu pillar is 60 ⁇ m, and considering the manufacturing error of the cantilever probe and the probing accuracy of the inspection device, the Cu pillar 10 and the cantilever probe 72 need to be separated by about 30 ⁇ m even after the cleaning operation. There is. Then, the initial size of the test pad 20 needs to be approximately 125 ⁇ m in length in the direction in which the cantilever probe 72 skates.
  • the optical semiconductor integrated circuit according to the embodiment shown in FIG. 6 by arranging the test pad 20 at a position closer to the end surface of the chip 60 than the Cu pillar pad 11, the tip of the cantilever probe 72 is removed by cleaning. Even if it is scraped, it will not come close to the Cu pillar 10 (and solder 12). Therefore, the length in the skating direction of the cantilever probe 72 of the size of the test pad 20 can eliminate a margin of 20 ⁇ m due to abrasion of the needle tip. That is, the test pad 20 can be smaller in size than the example described above with reference to FIG. 8. As a result, by reducing the capacitance component of the test pad 20, the optical semiconductor integrated circuit or It becomes possible to provide a semiconductor integrated circuit.
  • FIG. 9 shows one of a plurality of optical semiconductor integrated circuits formed on a wafer.
  • the test pads 20 are arranged at the periphery of the chip in order to reduce the size of the chip 60, similarly to the optical semiconductor integrated circuit described above.
  • the rectangular chip 90 shown in FIG. 9 differs from the chip 30 shown in FIG. 3 in the arrangement of the plurality of test patterns formed on the chip 90. More specifically, as shown in FIG. 9, in the chip 60, the test pads 20 and Cu pillar pads 11 of each test pattern are arranged parallel to the nearest end surface, and are arranged adjacent to the test pads 20.
  • the chip 30 differs from the chip 30 shown in FIG. 3 in that the Cu pillar pad 11 is electrically connected to the semiconductor element 31 by an intra-chip wiring 33.
  • test pad 20 can be smaller in size than the example described above with reference to FIG. 8. As a result, by reducing the capacitance component of the test pad 20, the optical semiconductor integrated circuit or It becomes possible to provide a semiconductor integrated circuit.
  • FIG. 10 shows one of a plurality of optical semiconductor integrated circuits formed on a wafer.
  • the optical semiconductor integrated circuit shown in FIG. 10 includes a rectangular chip 100 (that is, an optical semiconductor integrated circuit board), a semiconductor element 31 formed on the main surface (XY plane) of the chip 100, and a plurality of inspection patterns. It includes a high frequency wiring 101 that electrically connects each of the plurality of inspection patterns and the semiconductor element 31.
  • the two high-frequency wires 101 in FIG. 10 are just an example, and the number of high-frequency wires 101 included in the optical semiconductor integrated circuit, that is, the number of inspection patterns is not limited to two.
  • the optical semiconductor integrated circuit can include the number of high-frequency wiring lines 101 depending on a desired configuration such as an SGS configuration or a GSGSG configuration.
  • the inspection pattern in the optical semiconductor integrated circuit according to this embodiment includes a Cu pillar pad 11, a Cu pillar 10, a solder 12, and an inspection pad window 102.
  • the in-chip wiring 33 connecting the Cu pillar pad 11 and the semiconductor element 31 is configured as a high-frequency wiring 101, and the test pad window 102 is provided on the high-frequency wiring 111 as described with reference to FIG. Different from the inspection pattern.
  • the test pad window 102 is a portion from which the passivation film formed on the top surface of the chip 100 is removed.
  • the test pad window 102 is rectangular like the test pad 20.
  • the test pad window 102 corresponds to the above-described test pad 20, and provides an area with which a cantilever probe placed on a cantilever probe card comes into contact during wafer level automatic testing.
  • test pad window 102 of each test pattern is arranged in a direction away from the end face closest to the Cu pillar pad 11 (in a direction toward the end face opposite to the nearest end face). ing.
  • the optical semiconductor integrated circuit is capable of performing automatic wafer level inspection using the test pad window 102 and a low-cost cantilever probe card, which eliminates the increase in capacity due to the accompanying test pad and the accompanying deterioration of high frequency characteristics.
  • a circuit or a semiconductor integrated circuit can be provided.
  • FIG. 11 shows one of a plurality of optical semiconductor integrated circuits formed on a wafer.
  • the optical semiconductor integrated circuit shown in FIG. 11 includes a rectangular chip 110 (that is, an optical semiconductor integrated circuit board), two semiconductor elements 31a and 31b formed on the main surface (XY plane) of the chip 110, and multiple inspections. and high-frequency wiring 111 that electrically connects each of the plurality of inspection patterns and the semiconductor elements 31a and 31b. As described above with reference to FIG. 10, the number of high-frequency wirings 111 in the chip 110 of FIG. obtain.
  • the semiconductor element 31a has a configuration in which a child Mach-Zehnder is placed in each of two arm optical waveguides that constitute one parent Mach-Zehnder.
  • the configuration of the semiconductor element 31b is similar to that of the semiconductor element 31a.
  • the two semiconductor elements 31a and 31b are arranged in parallel and are configured such that one branched from the input light is modulated by the semiconductor element 31a, and the other is modulated by the semiconductor element 31b.
  • the optical waveguide 112 shown in FIG. 11 is a waveguide path through which input light is modulated and output.
  • the test pattern for the optical semiconductor integrated circuit according to this embodiment includes a Cu pillar pad 11, a Cu pillar 10, a solder 12, and a test pad window 102, similar to the test pattern in FIG.
  • the intra-chip wiring 33 connecting the Cu pillar pad 11 and the semiconductor element 31 is configured as a high frequency wiring 111, and a test pad window 102 is provided on the high frequency wiring 111.
  • an optical waveguide 112 that intersects with the high-frequency interconnect 111 is located below the high-frequency interconnect 111 between the Cu pillar pad 11 and the inspection pad window 102. It is different from the inspection pattern described with reference to FIG. 10 in that it is formed.
  • optical waveguides generally occupy much of the space on a chip. Furthermore, since electrical elements (transistors) and optical semiconductor elements (optical modulators, photodiodes) are present inside the chip, it may be difficult to secure space for the optical waveguide. Therefore, in this embodiment, the optical waveguide 112 is arranged at the outer periphery of the chip 110 in order to reduce the area of the chip 110.
  • the strain stress generated on the Cu pillar 10 after flip-chip mounting will be affected by the wavelength characteristics of the optical waveguide 112, which will also affect the performance of the optical circuit. There is. Furthermore, even if there is an optical waveguide in the lower layer of the test pad 20, the stress caused by the cantilever probe during automatic wafer level inspection may damage the optical waveguide 112 and affect its characteristics, such as an increase in loss characteristics. There is. For this reason, the optical waveguide 112 cannot be placed below the Cu pillar 10 and the inspection pad 20.
  • the optical waveguide 112 is arranged at the outer periphery of the chip 110, excluding the lower layer where stress is applied (for example, the Cu pillar 10, the test pad 20, and the test pad window 102).
  • the characteristics of the optical waveguide or the performance of the optical circuit are prevented from deteriorating, and the size of the chip 110 is reduced, and the test pad and the low-cost cantilever probe card are used. It is possible to provide an optical semiconductor integrated circuit or a semiconductor integrated circuit that is capable of automatic wafer level inspection.
  • an optical semiconductor integrated circuit or a semiconductor integrated circuit that can perform automatic wafer level inspection using a low-cost cantilever probe card.

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Abstract

カンチレバー型プローブカードを用いてウェハレベル自動検査を行うことができる検査用パターンが提供される。本開示の一実施形態に係る検査用パターンは、半導体基板上に形成されたＣｕピラーパッドと、Ｃｕピラーパッド上に形成されたＣｕピラーと、半導体基板上に形成された検査パッドであって、Ｃｕピラーパッドと隣接または近接し電気的に結合されており、ウェハレベル自動検査の際にカンチレバー型プローブがコンタクトする領域を提供する、検査パッドとを備える。

Description

検査用パターンおよびそれを備えた半導体集積回路
　本開示は、検査用パターンおよびそれを備えた半導体集積回路に関する。
　従来、半導体集積回路チップと半導体パッケージ用基板とのフリップチップ接続に用いるＣｕピラー（銅ピラー）が知られている（たとえば、非特許文献１および２参照）。Ｃｕピラー（銅ピラー）は半導体集積回路チップのアルミ電極パッド上にＣｕの柱（ピラー）を形成する技術であり、狭パッドピッチ化、端子の高密度化を可能とする。
　光通信モジュールおよび光デバイスに用いられる半導体集積回路には、光回路を含む半導体集積回路（以下、光半導体集積回路チップともいう）が含まれる。近年、光半導体集積回路チップにおいても、光通信の伝送容量増大、広帯域化、高密度化に対応するために、端子の高密度化、狭パッドピッチ化が求められ、Ｃｕピラー技術が用いられるようになってきている。
　伝送容量増大の要求のため、光通信モジュールの部品の集積度が増大し、その製品歩留まりを向上させるためには、光通信モジュールに含まれる光半導体集積回路チップのウェハレベル自動検査による良品チップの選別が必要である。そのウェハレベル自動検査には、光学的測定、電気的測定を行うために、光入出力プローブと電気プローブを同時に用いた検査が行われる。
　半導体集積回路のウェハレベル自動検査用に、パッドを設けずにＣｕピラーに垂直にコンタクトして検査する垂直型プローブカードが市販されている（たとえば、非特許文献３参照）。
B. Tunaboylu, "Testing of Copper Pillar Bumps for Wafer Sort," in IEEE Transactions on Components, Packaging and Manufacturing Technology, vol. 2, no. 6, pp. 985-993, June 2012, doi: 10.1109/TCPMT.2011.2173493 新光電気工業株式会社、"Ｃｕピラー"、［online］、新光電気工業株式会社ホームページ、［令和4年7月12日検索］、インターネット（URL：https://www.shinko.co.jp/product/package/assembly/cu-pillar.php） 株式会社精研、"プローブカード（垂直型・カンチレバー型）の特徴・比較"、［online］、株式会社精研ホームページ、［令和4年7月12日検索］、インターネット（URL：https://www.seiken.co.jp/semiconductor/probecard.html）
　Ｃｕピラーを含む半導体集積回路を形成したウェハ（以下、半導体集積回路ウェハという）のウェハレベル自動検査においては、打痕が小さくＣｕピラーにダメージを与えにくい垂直型プローブカードを用いることが一般的である。
　一方、光通信デバイスに含まれる光半導体集積回路を形成したウェハ（以下、光半導体集積回路ウェハという）のウェハレベル自動検査においては、光学的測定および電気的測定を行うためには光入出力プローブと電気プローブを同時に用いた検査が必要である。しかし、垂直型プローブカードの場合はその構造上、光入出力プローブを光半導体集積回路ウェハにコンタクトさせる領域を設けることができず、光半導体集積回路チップのウェハレベル自動検査を行うことができない、という課題があった。
　そのため、光半導体集積回路チップのウェハレベル自動検査においては、プローブカードを矩形状またはコの字型に切り取った形状とすることで、光入出力プローブをウェハにコンタクトするための領域を確保できるカンチレバー型プローブカードを用いることができる。しかし、カンチレバー型プローブカードは一般的にコンタクト痕が大きく、Ｃｕピラーに直接コンタクトさせて測定することはできない、という課題があった。
　本開示は、このような問題に鑑みてなされたもので、その目的とするところは、Ｃｕピラーにプローブを接触させることなく、カンチレバー型プローブカードを用いたウェハレベル自動検査が可能な、検査パターンおよび半導体集積回路を提供することにある。
　このような目的を達成するために、本開示の一実施形態に係る検査用パターンは、半導体基板上に形成されたＣｕピラーパッドと、Ｃｕピラーパッド上に形成されたＣｕピラーと、半導体基板上に形成された検査パッドであって、Ｃｕピラーパッドと隣接または近接し電気的に結合されており、ウェハレベル自動検査の際にカンチレバー型プローブがコンタクトする領域を提供する、検査パッドとを備える。
　本開示の一実施形態の検査用パターンによれば、カンチレバー型プローブカードのプロローブをＣｕピラーにプローブを接触させることなく、ウェハレベル自動検査を行うことが可能となる。
図１はＣｕピラーを説明する図であり、（ａ）は上面図であり、（ｂ）は側面である。 図２は本開示の一実施形態に係る検査用のパターンを示す図であり、（ａ）は上面図であり、（ｂ）は側面図である。 図３は、本開示の一実施形態に係る光半導体集積回路の概略構成を示す図である。 図４は、本開示の一実施形態に係るＣｕピラー有するチップを外部のパッケージ基板または回路基板に実装した状態を説明する図である。 図５は、Ｃｕピラー有するチップを外部のパッケージ基板または回路基板に実装した状態を説明する図である。を示す図である。 図６は、本開示の一実施形態に係る光半導体集積回路の概略構成を示す図である。 図７は、ウェハレベル自動検査中のカンチレバー型プローブカードとチップを示す図であり、（ａ）は上面図であり、（ｂ）は側面図である。 図８は、カンチレバー型プローブの針先が検査パッド２０とコンタクトした状態を示す図で、（ａ）は針先の削れが少ない（より新しい）カンチレバー型プローブを示す図、（ｂ）は針先の削れが多いカンチレバー型プローブを示す図である。 図９は、本開示の一実施形態に係る光半導体集積回路の概略構成を示す図である。 図１０は、本開示の一実施形態に係る光半導体集積回路の概略構成を示す図である。 図１１は、本開示の一実施形態に係る光半導体集積回路の概略構成を示す図である。
　以下、図面を参照しながら本開示の実施形態に係る光半導体集積回路について詳細に説明する。同一または類似の符号は同一または類似の要素を示し、繰り返しの説明を省略する場合がある。光半導体集積回路は、光回路を含む集積回路であるが、本開示は、光半導体集積回路に替えて、光回路を含まない半導体集積回路を用いても説明することができる。
　図１は、Ｃｕピラーを説明する図であり、（ａ）は上面図であり、（ｂ）は側面図である。本開示の実施形態に係る光回路を含む光半導体集積回路も、Ｃｕピラーを用いて、端子の高密度化、狭パッドピッチ化を実現することができる。図１に示すように、Ｃｕピラー１０は、Ｃｕピラーパッド１１上に形成されている。Ｃｕピラー１０は、円柱形状を有し、水平方向（ＸＹ面方向）の断面は円形である。Ｃｕピラーパッド１１も円柱形状を有し、水平方向の断面の径はＣｕピラー１０の径よりも大きい。Ｃｕピラー１０の上面にははんだ１２が配置されている。上面視において、Ｃｕピラー１０は、Ｃｕピラーパッド１１の内側にされている。Ｃｕピラー１０の上面のはんだ１２はバンプを形成する。
（第１の実施形態）
　図２を参照して本開示の第１の実施形態に係る検査用のパターンを説明する。図２は検査用のパターンを示す図であり、（ａ）は上面図であり、（ｂ）は側面図である。図２に示す検査用のパターンは、ウェハ上の光半導体集積回路内に形成され、当該光半導体集積回路のウェハレベル自動検査において使用される。
　図２に示すように、検査用のパターンは、Ｃｕピラーパッド１１と、Ｃｕピラーパッド１１の上に配置されたＣｕピラー１０と、Ｃｕピラーパッド１１と重なりを有する検査パッド２０とを備える。検査パッド２０は、ウェハレベル自動検査の際にカンチレバー型プローブカードに配置されたカンチレバー型プローブがコンタクトする領域を提供する。Ｃｕピラーパッド１１と検査パッド２０とは、隣接して配置されていればよく、Ｃｕピラーパッド１１および検査パッド２０がＺ軸方向に重なる領域を有している必要はない。
　たとえば、Ｃｕを材料として検査パッド２０を形成する場合、Ｃｕピラーパッド１１および検査パッド２０を同一の製造工程により１つの連続した領域として形成することができる。
　図２には、Ｃｕピラー１０の上面にははんだ１２も示されている。はんだ１２は、フリップチップ接続におけるバンプを構成する。
　本実施形態の検査用のパターン（本明細書において、単に検査用パターンともいう）によれば、ウェハレベル自動検査の際に、Ｃｕピラー１０、Ｃｕピラーパッド１１、およびはんだ１２にカンチレバー型プローブをコンタクトさせる必要がなくなる。したがって、Ｃｕピラー１０、Ｃｕピラーパッド１１、およびはんだ１２にコンタクト痕が生じることはない。
　上述したように、光半導体集積回路ウェハに検査パッドを含む検査用パターンを設けることにより、カンチレバー型プローブカードを用いたウェハレベル自動検査が可能となる。なお、光半導体集積回路ウェハのみならず、光回路を含まない半導体集積回路ウェハにも適用が可能である。すなわち、半導体集積回路ウェハに検査パッドを含む検査用パターンを設けることでカンチレバー型プローブカードを用いたウェハレベル自動検査が可能となる。垂直型プローブカードよりも低コストのカンチレバー型プローブカードを用いることで、検査コストを低コストで実施することができる。
（第２の実施形態）
　図３、４および５を参照して本開示の第２の実施形態に係る光半導体集積回路を説明する。図３は、ウェハ上に形成された複数の光半導体集積回路のうちの１つを示している。光半導体集積回路は、光回路を含む集積回路であり、ウェハ上に形成される。上述したように、光半導体集積回路はウェハレベル自動検査の後に、ウェハから１つの光半導体集積回路を含むチップとして切り出される。ウェハから切り出されたチップは、他の部品と共にモジュール化されて、光通信モジュールを構成する。
　図３に示す光半導体集積回路は、矩形のチップ３０（すなわち、光半導体集積回路基板）と、チップ３０の主面（ＸＹ面）に形成された光入出力端子３２および半導体素子３１と、複数の検査用パターンと、複数の検査用パターンの各々と半導体素子３１とを電気的に接続するチップ内配線３３とを備える。
　チップ３０に形成された複数の検査用パターンの各々は、図２を参照して説明した検査用パターン、すなわち、Ｃｕピラーパッド１１、Ｃｕピラー１０、検査パッド２０、および、はんだ１２を有する。Ｃｕピラーパッド１１と隣接して配置された検査パッド２０は、チップ内配線３３により半導体素子３１と電気的に接続されている。検査パッド２０は、チップ３０がウェハから切り出される前に実施するウェハレベル自動検査の際にカンチレバー型プローブカードに配置されたカンチレバー型プローブがコンタクトする領域を提供する。Ｃｕピラーパッド１１、Ｃｕピラー１０、および、はんだ１２は、たとえば、半導体素子３１のドライバＩＣ、バイアス回路、トランスインピーダンスアンプ（ＴＩＡ）、および配線板、高周波（ＲＦ）配線基板のような他の要素（不図示）の１つまたは複数とチップ３０をフリップ接続する際の接続点を提供する。
　図３に示すように、複数の検査用パターンが、矩形のチップ３０の端面すなわちチップ３０の外周の近傍に直線状に配置されている。各検査用パターンのＣｕピラーパッド１１は、検査パッド２０よりも端面に近い位置に配置されている。また、各検査用パターンの検査パッド２０は、Ｃｕピラーパッド１１から最も近い端面から離れる方向（最も近い端面と対向する端面に向かう方向）の位置に配置されている。Ｃｕピラーパッド１１上にはＣｕピラー１０が配置され、Ｃｕピラー１０の上面にははんだ１２が配置されている。図３においては、Ｃｕピラー１０ははんだ１２の下に位置する。
　光入出力端子３２は、たとえばグレーティングカプラであり、チップ３０に集積された光回路である。半導体素子３１は、たとえばフォトダイオードであり、チップ３０に集積された光回路である。
　本実施形態のチップ３０の半導体素子３１がフォトダイオードの場合、光通信モジュール内においてチップ３０のフォトダイオードは、外部のバイアス源からＣｕピラー１０を介してバイアスが印加され、グレーティングカプラを介して入射する他の光回路からの光を光電変換して、Ｃｕピラー１０を介して電気信号を外部のＴＩＡに供給するように動作する。一方、ウェハレベル自動検査においてチップ３０のフォトダイオードは、検査パッド２０にコンタクトしたカンチレバー型プローブを介して検査装置からバイアスが印加され、グレーティングカプラを介して入射する光プローブからの光を光電変換して、検査パッド２０にコンタクトしたカンチレバー型プローブを介して電気信号を検査装置に供給するように動作する。
　本実施形態のチップ３０の半導体素子３１がレーザダイオードの場合、光通信モジュール内においてチップ３０のレーザダイオードは、外部のドライバＩＣ（または外部のドライバＩＣと接続されたＲＦ配線基板）からＣｕピラー１０を介して制御信号が供給され、グレーティングカプラを介して光信号を他の光回路へ出射するように動作する。一方、ウェハレベル自動検査においてチップ３０のレーザダイオードは、検査パッド２０にコンタクトしたカンチレバー型プローブを介して検査装置から制御信号が供給され、グレーティングカプラを介して光プローブからの光信号を検査装置に供給するように動作する。
　本実施形態のチップ３０の半導体素子３１が光変調器の場合、光通信モジュール内においてチップ３０の光変調器は、外部のドライバＩＣ（または外部のドライバＩＣと接続されたＲＦ配線基板）からＣｕピラー１０を介して変調信号が供給され、グレーティングカプラの一部を介して入射する他の光回路からの光信号を変調し、グレーティングカプラの別の一部を介して別の他の光回路へ変調された光信号を出射するように動作する。一方、ウェハレベル自動検査においてチップ３０の光変調器は、検査パッド２０にコンタクトしたカンチレバー型プローブを介して検査装置から変調信号が供給され、グレーティングカプラを介して光プローブから入射する光信号を変調して、別の光プローブを介して検査装置に供給するように動作する。
　本実施形態に係る光半導体集積回路によれば、チップ３０のサイズを小型化するために、チップの周辺部に検査パッド２０が配置され、チップの中心部に光回路（フォトダイオード、レーザダイオード、または光変調器など）を構成する半導体素子が配置される。本実施形態を、光半導体集積回路に替えて、光回路を含まない半導体集積回路に適用する場合には、チップの中心部に電子回路を構成する半導体素子（アンプを構成するトランジスタ、ドライバＩＣなど）が配置される。
　図４は、Ｃｕピラー１０を用いてチップ３０を外部のパッケージ基板または回路基板４０にフリップチップ実装した状態を説明する図である。図４のように、外部の回路基板４０とチップ３０に含まれる半導体素子３１との間の電気信号の経路にスタブ（開放）が発生しない。
　図５は、図４のチップ３０の検査用パターンにおけるＣｕピラーパッド１１と検査パッド２０の配置を入れ替えたチップ５０を、外部の回路基板は４０にフリップチップ実装した状態を説明する図である。Ｃｕピラーパッド１１よりも端面に近い位置に配置されている検査パッド２０は、スタブとして働くため、高周波特性を劣化させる要因となる。
　本実施形態に係る光半導体集積回路では、スタブが発生しないため、高周波特性を損なうことなく、検査パッド２０を配置して低コストのカンチレバー型プローブカードを用いてウェハレベル自動検査を行うことができる。
（第３の実施形態）
　図６を参照して本開示の第３の実施形態に係る光半導体集積回路を説明する。図６は、図３と同様に、ウェハ上に形成された複数の光半導体集積回路のうちの１つを示している。本実施形態に係る光半導体集積回路においても、前述した光半導体集積回路と同様に、チップ６０のサイズを小型化するために、チップの周辺部に検査パッド２０は配置される。図６に示す矩形のチップ６０は、図３に示すチップ３０と比較して、チップ６０に形成された複数の検査用パターンの配置が異なる。より具体的には、図６に示すようにチップ６０は、各検査用パターンの検査パッド２０が、Ｃｕピラーパッド１１よりも端面に近い位置に配置され、検査パッド２０と隣接して配置されたＣｕピラーパッド１１がチップ内配線３３により半導体素子３１と電気的に接続されている点で、図３に示すチップ３０と異なる。
　図７は、ウェハレベル自動検査中のカンチレバー型プローブカードとチップを示す図であり、（ａ）は上面図であり、（ｂ）は側面図である。図７に示すカンチレバー型プローブカード７１は、検査対象のチップ７０のサイズよりも大きい開口部を有し、開口部周辺にカンチレバー型プローブ７２が配置されている。図７には、検査対象のチップ７０に対する光の入出力を検査するための光プローブ７３も示されている。図７に示すように、カンチレバー型プローブカードを用いてウェハレベル自動検査を行う場合、カンチレバー型プローブ７２は、チップ７０の周辺部に対して、チップ外周側からチップ内側方向に侵入して、検査パッドとコンタクトする。カンチレバー型プローブカードは、検査が終了した後にクリーニングが行われる。このクリーニングは、カンチレバー型プローブの針先の削れを伴う。
　図８は、カンチレバー型プローブの針先が本開示の検査用パターンにおける検査パッド２０とコンタクトした状態を示す図であり、（ａ）は針先の削れが少ない（より新しい）カンチレバー型プローブを示す図、（ｂ）は針先の削れが多いカンチレバー型プローブを示す図である。図８（ｂ）に示すように、クリーニングによって針先の多くが削れた場合、ウェハレベル自動検査の際にカンチレバー型プローブ７２がＣｕピラー１０（およびはんだ１２）に近づいてしまう。カンチレバー型プローブ７２がＣｕピラー１０（およびはんだ１２）衝突してしまうとダメージを与えてしまう。それを防ぐためには、針先の削れによるマージンを考慮して、あらかじめ検査パッド２０のサイズを大きくしておく必要がある。例えば一般的なＣｕピラーの径は６０μｍであり、カンチレバー型プローブの製造誤差や検査装置のプロービング精度を含めると、クリーニング運用後にもＣｕピラー１０とカンチレバー型プローブ７２とは、３０μｍ程度離れている必要がある。そうすると、初期の検査パッド２０のサイズは、カンチレバー型プローブ７２がスケートする方向の長さを１２５μｍ程度とする必要がある。
　一方、図６に示す実施形態に係る光半導体集積回路によれば、検査パッド２０をＣｕピラーパッド１１よりもチップ６０の端面に近い位置に配置したことで、クリーニングによってカンチレバー型プローブ７２の針先が削れが生じても、Ｃｕピラー１０（およびはんだ１２）に近づくことはない。したがって、検査パッド２０のサイズのカンチレバー型プローブ７２がスケートする方向の長さは、２０μｍの針先の削れによるマージンを排することができる。すなわち、図８を参照して上述した例と比べてより小さなサイズの検査パッド２０を実現することができる。これにより、検査パッド２０の容量成分を小さくすることで、高周波特性を損なうことなく、検査パッド２０を配置して低コストのカンチレバー型プローブカード７１を用いて検査することができる光半導体集積回路または半導体集積回路を提供することが可能となる。
（第４の実施形態）
　図９を参照して本開示の第４の実施形態に係る光半導体集積回路を説明する。図９は、図３と同様に、ウェハ上に形成された複数の光半導体集積回路のうちの１つを示している。本実施形態に係る光半導体集積回路においても、前述した光半導体集積回路と同様に、チップ６０のサイズを小型化するために、チップの周辺部に検査パッド２０は配置される。図９に示す矩形のチップ９０は、図３に示すチップ３０と比較して、チップ９０に形成された複数の検査用パターンの配置が異なる。より具体的には、図９に示すようにチップ６０は、各検査用パターンの検査パッド２０およびＣｕピラーパッド１１が、最も近い端面に対して平行に配置され、検査パッド２０と隣接して配置されたＣｕピラーパッド１１がチップ内配線３３により半導体素子３１と電気的に接続されている点で、図３に示すチップ３０と異なる。
　本実施形態に係る光半導体集積回路もまた、図６に示す実施形態に係る光半導体集積回路と同様に、クリーニングによってカンチレバー型プローブ７２の針先が削れが生じても、Ｃｕピラー１０（およびはんだ１２）に近づくことはない。すなわち、図８を参照して上述した例と比べてより小さなサイズの検査パッド２０を実現することができる。これにより、検査パッド２０の容量成分を小さくすることで、高周波特性を損なうことなく、検査パッド２０を配置して低コストのカンチレバー型プローブカード７１を用いて検査することができる光半導体集積回路または半導体集積回路を提供することが可能となる。
（第５の実施形態）
　図１０を参照して本開示の第５の実施形態に係る光半導体集積回路を説明する。図１０は、図３と同様に、ウェハ上に形成された複数の光半導体集積回路のうちの１つを示している。図１０に示す光半導体集積回路は、矩形のチップ１００（すなわち、光半導体集積回路基板）と、チップ１００の主面（ＸＹ面）に形成された半導体素子３１と、複数の検査用パターンと、複数の検査用パターンの各々と半導体素子３１とを電気的に接続する高周波配線１０１とを備える。図１０における２つの高周波配線１０１は例示であって、光半導体集積回路が備える高周波配線１０１の数、すなわち検査用パターンの数は２つに限られない。信号線およびグランド線をそれぞれＳおよびＧとして、光半導体集積回路は、ＳＧＳ構成またはＧＳＧＳＧ構成などの所望の構成に応じた数の高周波配線１０１を含み得る。
　本実施形態に係る光半導体集積回路における検査用パターンは、Ｃｕピラーパッド１１、Ｃｕピラー１０、はんだ１２、および検査パッドウインドウ１０２を有する。Ｃｕピラーパッド１１と半導体素子３１とを接続するチップ内配線３３を高周波配線１０１として構成し、高周波配線１１１上に検査パッドウインドウ１０２を設けた点での点で、図２を参照して説明した検査用のパターンと異なる。検査パッドウインドウ１０２は、チップ１００の上面に形成されたパッシベーション膜を排除した部分である。検査パッドウインドウ１０２は、検査パッド２０と同様に矩形である。検査パッドウインドウ１０２は、上述した検査パッド２０に相当し、ウェハレベル自動検査の際にカンチレバー型プローブカードに配置されたカンチレバー型プローブがコンタクトする領域を提供する。
　本実施形態に係る光半導体集積回路において、各検査用パターンの検査パッドウインドウ１０２は、Ｃｕピラーパッド１１から最も近い端面から離れる方向（最も近い端面と対向する端面に向かう方向）の位置に配置されている。
　本実施形態に係る光半導体集積回路における検査用パターンによれば、Ｃｕピラー１０（およびはんだ１２）と、検査パッドウインドウ１０２の距離を十分にとることで、Ｃｕピラー１０とカンチレバー型プローブ７２と衝突によるダメージの問題を排することができる。さらに、検査パッド２０を別途に設ける必要がない。したがって、検査パッドが付随することによる容量の増加とそれに伴う高周波特性の劣化を排した、検査パッドウインドウ１０２および低コストのカンチレバー型プローブカードを用いてウェハレベル自動検査を行うことができる光半導体集積回路ないしは半導体集積回路を提供することができる。
（第６の実施形態）
　図１１を参照して本開示の第６の実施形態に係る光半導体集積回路を説明する。図１１は、図３と同様に、ウェハ上に形成された複数の光半導体集積回路のうちの１つを示している。図１１に示す光半導体集積回路は、矩形のチップ１１０（すなわち、光半導体集積回路基板）と、チップ１１０の主面（ＸＹ面）に形成された２つの半導体素子３１ａおよび３１ｂと、複数の検査用パターンと、複数の検査用パターンの各々と半導体素子３１ａおよび３１ｂとを電気的に接続する高周波配線１１１とを備える。図１０を参照して上述したように、図１１のチップ１１０においても、高周波配線１１１の数は例示であって、ＳＧＳ構成またはＧＳＧＳＧ構成などの所望の構成に応じた数の高周波配線１１１を含み得る。
　半導体素子３１ａは、１つの親マッハツェンダを構成する２つのアーム光導波路の各々に子マッハツェンダが配置された構成を有する。半導体素子３１ｂの構成は、半導体素子３１ａの構成と同様である。２つの半導体素子３１ａおよび半導体素子３１ｂは、並列に配置され、入力された光から分岐された一方を半導体素子３１ａで変調し、他方を半導体素子３１ｂで変調するように構成されている。図１１に示す光導波路１１２は、入力された光が変調されて出力されるまでの導波経路である。
　本実施形態に係る光半導体集積回路における検査用パターンは、図１０の検査用パターンと同様に、Ｃｕピラーパッド１１、Ｃｕピラー１０、はんだ１２、および検査パッドウインドウ１０２を有する。Ｃｕピラーパッド１１と半導体素子３１とを接続するチップ内配線３３を高周波配線１１１として構成し、高周波配線１１１上に検査パッドウインドウ１０２を設けている。一方で、本実施形態に係る光半導体集積回路における検査用パターンは、Ｃｕピラーパッド１１と検査パッドウインドウ１０２との間には、高周波配線１１１の下に、高周波配線１１１と交差する光導波路１１２が形成されている点で、図１０を参照して説明した検査用パターンと異なる。
　一般的に光導波路は、チップのスペースの多くを占有する。また、チップの内部には電気的な素子（トランジスタ）、光半導体素子（光変調器、フォトダイオード）が存在するために、光導波路のためのスペースを確保することが難しいことがある。したがって、本実施形態では、チップ１１０の面積を小さくするために、光導波路１１２はチップ１１０の外周部に配置している。
　また、光導波路１１２の上にＣｕピラー１０を配置すると、フリップチップ実装後にＣｕピラー１０に生じるひずみ応力は光導波路１１２の波長特性が影響を与え、光回路の性能に影響にも与えてしまうことがある。また、検査パッド２０の下層に光導波路がある場合にも、ウェハレベル自動検査時のカンチレバー型プローブによる応力は、光導波路１１２にダメージを与え、損失特性の増大など特性に影響を与えてしまうことがある。このことから、Ｃｕピラー１０の下部と検査パッド２０の下部には光導波路１１２を配置することができない。
　したがって、本実施形態のチップ１１０は、応力が加わる部位（たとえばＣｕピラー１０、検査パッド２０や検査パッドウインドウ１０２）の下層を除く、チップ１１０の外周部に光導波路１１２を配置している。このように本願実施形態によれば、光導波路の特性または光回路の性能の低下防止、およびチップ１１０のサイズの小型化を図ったうえで、検査パッドおよび低コストのカンチレバー型プローブカードを用いたウェハレベル自動検査が可能な光半導体集積回路ないしは半導体集積回路を提供することができる。
　本開示によれば、低コストのカンチレバー型プローブカードを用いてウェハレベル自動検査を行うことができる光半導体集積回路ないしは半導体集積回路を提供することができる。
　１０　Ｃｕピラー
　１１　Ｃｕピラーパッド
　１２　はんだ
　２０　検査パッド
　３０、５０、６０、７０、９０、１００、１１０　チップ（光半導体集積基板）
　３１　半導体素子（フォトダイオード、光変調器）
　３２　光入出力端子（グレーティングカプラ）
　３３　チップ内配線
　４０　外部回路（またはパッケージ基板）
　４１　パッド
　７１　カンチレバー型プローブカード
　７２　カンチレバー型プローブ
　７３　光プローブ
　１０１、１１１　高周波配線
　１０２　検査パッドウインドウ
　１１２　光導波路

Claims (8)

  1. 　検査用パターンであって、
    　半導体集積基板上に形成されたＣｕピラーパッドと、
    　前記Ｃｕピラーパッド上に形成されたＣｕピラーと、
    　前記半導体集積基板上に形成された検査パッドであって、前記Ｃｕピラーパッドと隣接または近接し電気的に結合されており、ウェハレベル自動検査の際にカンチレバー型プローブがコンタクトする領域を提供する、検査パッドと
    を備えた、検査用パターン。
  2. 　前記検査用パターンは前記半導体集積基板の外周の近傍に配置されており、
    　前記検査パッドよりも前記半導体集積基板の前記外周に近い位置に前記Ｃｕピラーパッドが配置されている、請求項１に記載の検査用パターン。
  3. 　前記検査用パターンは前記半導体集積基板の外周の近傍に配置されており、
    　前記Ｃｕピラーパッドよりも前記半導体集積基板の前記外周に近い位置に前記検査パッドが配置されている、請求項１に記載の検査用パターン。
  4. 　前記検査用パターンは前記半導体集積基板の外周の近傍に配置されており、
    　前記Ｃｕピラーパッドおよび前記Ｃｕピラーパッドと隣接または近接し電気的に結合された前記検査パッドが、前記半導体集積基板の前記外周に対して平行に配置されている、請求項１に記載の検査用パターン。
  5. 　前記検査用パターンは前記半導体集積基板の外周の近傍に配置されており、
    　前記検査パッドは、前記半導体集積基板上に形成された高周波配線上に形成されており、前記高周波配線は、前記Ｃｕピラーパッドと半導体素子とを結合し、前記Ｃｕピラーと前記半導体素子との間で高周波電気信号を伝搬する、請求項１に記載の検査用パターン。
  6. 　前記Ｃｕピラーパッドと前記検査パッドとの間に形成された光導波路をさらに備え、
    　前記Ｃｕピラーパッドと前記検査パッドとの間の前記高周波配線が前記光導波路と交差する、請求項５に記載の検査用パターン。
  7. 　請求項１に記載の検査用パターンと
    　前記半導体集積基板上に形成された、半導体素子と、
    を備えた半導体集積回路。
  8. 　請求項１に記載の検査用パターンと、
    　前記半導体集積基板上に形成された、光回路を含む光半導体素子と、
    を備えた光半導体集積回路。
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