WO2024019098A1 - 半導体発光素子及び半導体発光素子の製造方法 - Google Patents

半導体発光素子及び半導体発光素子の製造方法 Download PDF

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優太 小鹿
嘉孝 門脇
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Dowa Electronics Materials Co Ltd
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    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers

Definitions

  • the present invention relates to a semiconductor light emitting device and a method for manufacturing a semiconductor light emitting device.
  • Group III-V compound semiconductors such as InGaAsP, InGaAlAs, and InAsSbP are used as semiconductor materials for semiconductor layers in semiconductor light emitting devices.
  • the composition ratio of the light-emitting layer formed of the III-V group compound semiconductor material it is possible to adjust the emission wavelength of the semiconductor light-emitting element over a wide range from green to infrared.
  • infrared-emitting semiconductor light-emitting elements whose emission wavelength is in the infrared region of 750 nm or more are widely used in applications such as sensors, gas analysis, surveillance cameras, and communications.
  • Patent Document 1 discloses a semiconductor light emitting device having a light emitting layer having a stacked structure in which a first III-V compound semiconductor layer and a second III-V compound semiconductor layer having different composition ratios are repeatedly stacked.
  • the compositional wavelength difference between the compositional wavelength of the III-V compound semiconductor layer and the compositional wavelength of the second III-V compound semiconductor layer is 50 nm or less
  • the first III-V compound semiconductor A light emitting device is described in which the ratio of the difference in lattice constant between the lattice constant of the layer and the lattice constant of the second group III-V compound semiconductor layer is 0.05% or more and 0.60% or less.
  • the half-value width of the emission peak in the emission spectrum is required to use a specific wavelength. It is said that it is preferable that the distance is narrower.
  • Semiconductor light-emitting devices are required to have good light-emitting characteristics in terms of both high light-emitting output and full width at half maximum (FWHM) of the light-emitting peak. Therefore, an object of the present invention is to obtain a semiconductor light-emitting device having better light-emitting characteristics than conventional light-emitting devices.
  • a semiconductor light emitting device comprising a light emitting layer having a laminate in which a first III-V compound semiconductor layer and a second III-V compound semiconductor layer are repeatedly stacked,
  • the group III element in the first and second group III-V compound semiconductor layers is one or more selected from the group consisting of Al, Ga, and In
  • the group V element in the first and second group III-V compound semiconductor layers is one or more selected from the group consisting of As, Sb, and P;
  • the compositional wavelength difference between the compositional wavelength of the first III-V compound semiconductor layer and the compositional wavelength of the second III-V compound semiconductor layer is 70 nm or more,
  • the well depth (Dc) on the conduction band side in the band structure of the laminate is larger than the well depth (Dv) on the valence band side, and the well depth on the conduction band side is formed by the compositional wavelength difference.
  • a semiconductor light emitting device characterized in that the ratio (Dc/(Dc+Dv)) of the conduction band side well depth (Dc) and the valence band side well depth (Dv) to the sum of the well depth (Dc) is 65% or more.
  • a semiconductor light emitting device characterized in that the ratio (Dc/(Dc+Dv)) of the conduction band side well depth (Dc) and the valence band side well depth (Dv) to the sum of the well depth (Dc) is 65% or more.
  • the absolute value of the difference between the two lattice constants in the lattice constant of the first III-V group compound semiconductor layer and the lattice constant of the second III-V group compound semiconductor layer is the average of the two lattice constants.
  • Group V element in the first and second Group III-V compound semiconductor layers is one selected from the group consisting of As, Sb, and P.
  • compositional wavelength difference between the first III-V group compound semiconductor layer and the second III-V compound semiconductor layer is 100 nm or more and 290 nm or less, according to (1) above.
  • the semiconductor light emitting device according to any one of (4) to (4).
  • a method for manufacturing the semiconductor light emitting device comprising: including a light emitting layer forming step of forming the light emitting layer, The light emitting layer forming step is performed by repeating the first step of forming the first III-V compound semiconductor layer and the second step of forming the second III-V compound semiconductor layer.
  • the present invention it is possible to provide a semiconductor light emitting device with better light emitting characteristics than conventional light emitting devices, and a method for manufacturing the same.
  • FIG. 3 is a diagram showing an example of a band structure in a light emitting layer of the present embodiment calculated using simulation software.
  • 1 is a schematic cross-sectional view showing one embodiment of a light emitting layer in a semiconductor light emitting device according to the present invention.
  • 1 is a schematic cross-sectional view showing a semiconductor light emitting device according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor light emitting device according to an embodiment of the present invention using a bonding method.
  • III-V compound semiconductor layer when simply referred to as a "III-V group compound semiconductor" in this specification, its composition is represented by the general formula: (In a Ga b Al c ) (P x As y Sb z ).
  • the following relationship holds true regarding the composition ratio of each element.
  • III-V compound semiconductor layer in the light emitting layer of the present invention is selected from the group consisting of one or more group III elements selected from the group consisting of Al, Ga, and In, and As, Sb, and P. Composed of one or more group V elements.
  • the III-V compound semiconductor layer in the light emitting layer contains one or more group III elements selected from the group consisting of Al, Ga, and In, and one selected from the group consisting of As, Sb, and P.
  • group III elements selected from the group consisting of Al, Ga, and In, and one selected from the group consisting of As, Sb, and P.
  • the composition ratio of each element has the following relationship.
  • group V elements one of x, y, and z is 1, and the other two are 0.
  • the group III element is composed of two or more elements, and it is preferably composed using three types of elements. It is more preferable that The group V element of the III-V compound semiconductor layer in the light emitting layer preferably contains at least As or Sb. If the group III elements and group V elements are three or less elements in total, when trying to obtain a desired emission wavelength, the first layer and the second layer must have a composition ratio within the range of the present invention. The combination options are limited. Therefore, it is preferable that at least one of the first layer and the second layer uses a group III element and a group V element, which are four or more elements in total. It is more preferable to use four or more elements in total, including elements and group V elements.
  • the elastic constants C 11 and C 12 the elastic constants C 11abxy and C 12abxy of (In a G a b )(P x As y ) are calculated, respectively, in the same manner as in the above formula ⁇ 1>. Then, when the lattice constant of the growth substrate is a s , the following formula ⁇ 2> is applied taking into account the lattice deformation based on the elastic properties of the semiconductor crystal, and the lattice constant (in the vertical direction) taking into account the lattice deformation is abxy can be found.
  • the lattice constant of InP may be used as the lattice constant a s of the growth substrate.
  • FIG. 1 illustrates the band structure of the light emitting layer of this embodiment calculated using the simulation software.
  • the horizontal line near the center of the figure is the Fermi level.
  • this simulation software it displays the band structure, and also displays the energy bandgap Eg (eV) of each layer, and the well depth (Dc, unit eV), which is the bandgap difference between the barrier layer and the well layer on the conduction band side.
  • the entire thickness of each layer formed can be measured using an optical interference type film thickness measuring device. Furthermore, the thickness of each layer can be calculated from cross-sectional observation of the grown layer using an optical interference film thickness meter and a transmission electron microscope. In addition, if the thickness of each layer is small, on the order of several nanometers, similar to a superlattice structure, the thickness can be measured using TEM-EDS, and the composition ratio (solid phase ratio) of each layer in this specification For this, the values obtained by SIMS analysis will be used.
  • composition ratio solid phase ratio
  • SIMS analysis quadrature type
  • the growth conditions for the desired composition ratio can be determined by calculating the solid phase ratio using the lattice constant determined by XRD measurement and the emission center wavelength determined by PL measurement converted into Eg for a single film grown. After determining the desired composition ratio, layers having the desired composition ratio can be stacked using the growth conditions.
  • a layer that electrically functions as a p-type is referred to as a p-type layer
  • a layer that electrically functions as an n-type is referred to as an n-type layer.
  • specific impurities such as Si, Zn, S, Sn, Mg, etc. are not intentionally added, and the material does not function electrically as p-type or n-type, it is called "i-type” or "undoped.” .
  • the undoped III-V compound semiconductor layer may contain impurities that are unavoidable during the manufacturing process.
  • the dopant concentration when the dopant concentration is low (for example, less than 7.6 ⁇ 10 15 atoms/cm 3 ), it is treated as "undoped" in this specification.
  • the values of impurity concentrations such as Si, Zn, S, Sn, and Mg are determined by SIMS analysis.
  • the value of the impurity concentration (“dopant concentration”) of n-type dopants (eg, Si, S, Te, Sn, Ge, O, etc.) in the active layer is also based on SIMS analysis. Note that since the value of the dopant concentration changes greatly near the boundary of each semiconductor layer, the value of the dopant concentration at the center in the thickness direction is taken as the value of the dopant concentration of that layer.
  • the semiconductor light emitting device includes a light emitting layer 50 having a laminate in which a first III-V compound semiconductor layer 51 and a second III-V compound semiconductor layer 52 are repeatedly laminated.
  • the first III-V compound semiconductor layer 51 and the second III-V compound semiconductor layer 52 have different composition ratios.
  • the first III-V compound semiconductor layer 51 and the second III-V compound semiconductor layer 52 will be abbreviated as a first layer 51 and a second layer 52, respectively.
  • the Group III element in the first layer 51 and the second layer 52 is one or more selected from the group consisting of Al, Ga, and In
  • the group V elements in 51 and the second layer 52 are one or more selected from the group consisting of As, Sb, and P.
  • first layer 51 is a barrier layer and the second layer 52 is a well layer will be described as an example.
  • the composition wavelength difference between the composition wavelength of the first layer 51 and the composition wavelength of the second layer 52 is 70 nm or more, and the well depth (Dc ) is larger than the well depth (Dv) on the valence band side, and the well depth (Dc) on the conduction band side is larger than the well depth (Dv) on the conduction band side. ) to the total (Dc/(Dc+Dv)) as a percentage of 65% or more, the light emitting characteristics of the semiconductor light emitting device can be improved compared to conventional semiconductor light emitting devices, increasing the light emitting output and increasing the half width in the light emission spectrum.
  • the present inventors have experimentally found that it is possible to achieve at least one of the following:
  • the well depth (Dv) of the band structure is reduced to lower the barrier height, and the valence band is split due to strain caused by the difference in lattice constants, while on the conduction band side, the well depth (Dv) is reduced. Increase the distance (Dc).
  • the compositional wavelength difference between the first III-V compound semiconductor layer and the second III-V compound semiconductor layer is 70 nm or more. It is preferable that this compositional wavelength difference is 600 nm or less. Further, in order to improve luminous efficiency, it is more preferable that the compositional wavelength difference is 100 nm or more and 290 nm or less.
  • Ratio of the well depth (Dc) on the conduction band side formed by the compositional wavelength difference to the sum of the well depth (Dc) on the conduction band side and the well depth (Dv) on the valence band (Dc/(Dc+Dv) ) is 65% or more as mentioned above.
  • the well depth (Dv) on the valence band side is preferably 0.11 eV or less, more preferably 0.08 eV or less, and even more preferably 0.00 eV or more and 0.05 eV or less. Note that the well depth (Dv) on the valence band side may be zero.
  • the well depth (Dc) on the conduction band side is larger than the well depth (Dv) on the valence band side, preferably 0.02 eV or more, and more preferably 0.04 eV or more.
  • the upper limit of the well depth (Dc) on the conduction band side is not particularly limited, the upper limit value can be set to half the band gap between the conduction band and the valence band of the barrier layer. Note that when the well depth (Dv) on the valence band side is zero, the ratio of the well depth (Dc) on the conduction band side to the sum of the well depth (Dv) on the valence band is 100%, so The upper limit of the ratio (Dc/(Dc+Dv)) is 100% in principle.
  • the upper limit of the ratio (Dc/(Dc+Dv)) is preferably 80% or less. More preferably, the ratio (Dc/(Dc+Dv)) is 67 to 70%.
  • ratio of lattice constant difference The value obtained by dividing the absolute value of the difference between the two lattice constants between the lattice constant of the first layer 51 and the lattice constant of the second layer 52 by the average value of the two lattice constants (hereinafter referred to as "ratio of lattice constant difference") is preferably 0.10% or more and 0.40% or less in percentage. More preferably, it is 0.10% or more and 0.38% or less. In order to improve the light emission output, it is more preferably 0.20% or more.
  • the group V element in the first layer 51 and the second layer 52 is preferably one selected from the group consisting of As, Sb, and P, and more preferably As or Sb.
  • group V element By limiting the group V element to one type, it is possible to eliminate the diffusion phenomenon of the group V element at the boundary between the well layer and the barrier layer. Since the boundary between the well layer and the barrier layer can be made steep by eliminating the group V diffusion region, the effects of the present invention can be enhanced.
  • the stacked body made up of the first layer 51 and the second layer 52 covers the entire quantum well structure as in this embodiment, the stacked body made up of the first layer 51 and the second layer 52 is used as part of the quantum well structure.
  • the band structure may have peaks and valleys by combining it with other laminates.
  • the total thickness of the light emitting layer 50 is not limited, it can be, for example, 1 ⁇ m to 8 ⁇ m.
  • the thickness of each layer, the first layer 51 and the second layer 52 in the stacked body of the light emitting layer 50 is not limited either, but may be, for example, approximately 1 nm or more and 15 nm or less.
  • the thickness of each layer may be the same or different.
  • the film thicknesses of the first layers 51 may be the same or different within the laminate. The same applies to the film thicknesses of the second layers 52.
  • first layer 51 and the second layer 52 are not limited, it can be, for example, 3 or more and 50 or less.
  • One end of the laminate can be the first layer 51 and the other end can be the second layer 52.
  • the number of pairs of the first layer 51 and the second layer 52 is expressed as n (n is a natural number).
  • one end of the laminate may be the first layer 51, a repeating structure of the second layer 52 and the first layer 51 may be provided, and the other end may be the first layer 51.
  • both ends may be the second layer 52.
  • the number of pairs of the first layer 51 and the second layer 52 is expressed as n (n is a natural number), and n. Let's say that there are 5 groups. In FIG. 2, both ends of the laminate are shown as the first layer 51.
  • each layer of the first layer 51 and the second layer 52 is expressed by the following: (In a Ga b Al c ) (P x As y Sb z )
  • the composition ratios a, b, c, x, y, and z of the III-V group compound semiconductor are not limited.
  • the selection range of the composition ratio is determined by adjusting the ratio of the lattice constant difference between the growth substrate and each of the first layer and the second layer in the light emitting layer. It is also preferable that the amount of carbon is 1% or less.
  • the absolute value of the lattice constant difference between the growth substrate and the first layer is divided by the average value of the growth substrate and the first layer
  • the absolute value of the lattice constant difference between the growth substrate and the second layer is divided by the growth substrate and the second layer. It is preferable that the value divided by the average value of the substrate and the second layer is 1% or less.
  • the emission center wavelength is set to 1000 nm or more and 1900 nm or less
  • the growth substrate is an InP substrate
  • the In composition ratio a in each layer is 0.0 or more and 1.0 or less
  • the Ga composition ratio b is 0.0 or more.
  • the composition ratio z of Sb can be set to 0.0 or more and 0.7 or less. It may be set as appropriate within these ranges so as to satisfy the ratio conditions of the compositional wavelength difference and the lattice constant difference.
  • the above emission center wavelength is just an example; for example, in the case of an InGaAsP-based semiconductor or an InGaAlAs-based semiconductor, the emission center wavelength can be within the range of 1000 nm or more and 2200 nm or less, and the emission center wavelength can be 1300 nm or more.
  • the thickness is preferably 1400 nm or more, and more preferably 1400 nm or more. When Sb is included, the infrared rays can have a longer wavelength (11 ⁇ m or less).
  • each layer in the light-emitting layer 50 is not limited, it is preferable that both the first layer 51 and the second layer 52 be i-type in order to reliably obtain the effects of the present invention.
  • each layer may be doped with an n-type or p-type dopant.
  • the semiconductor light emitting device of the present invention may further include will be described, although the specific configuration of the semiconductor light emitting device of the present invention is not intended to be limited.
  • a semiconductor light emitting device 100 according to an embodiment of the present invention will be described with reference to FIG. 3.
  • a semiconductor light emitting device 100 includes at least the light emitting layer 50 having the above-described laminate, and further includes a supporting substrate 10, an intervening layer 20, a first conductivity type III-V compound semiconductor layer 30, a first It is preferable to provide a desired structure from among the spacer layer 41, the second spacer layer 42, and the second conductivity type III-V compound semiconductor layer 70 in this order. Further, a second conductivity type electrode 80 may be further provided on the second conductivity type III-V compound semiconductor layer 70 of the semiconductor light emitting device 100, and a first conductivity type electrode 90 may be further provided on the back surface of the support substrate 10.
  • the first conductivity type is n type
  • the second conductivity type is p type
  • the first conductivity type is n type
  • the second conductivity type is p type
  • the first conductivity type III-V group compound semiconductor layer 30 will be referred to as the n-type semiconductor layer 30
  • the second conductivity type III-V group compound semiconductor layer 70 will be referred to as the p-type semiconductor layer 70.
  • the light-emitting layer 50 is sandwiched between the n-type semiconductor layer 30 and the p-type semiconductor layer 70, and when electricity is applied to the light-emitting layer 50, electrons and holes are combined within the light-emitting layer 50 to emit light.
  • the growth substrate may be appropriately selected from compound semiconductor substrates such as an InP substrate, an InAs substrate, a GaAs substrate, a GaSb substrate, and an InSb substrate, depending on the composition of the light emitting layer 50.
  • the conductivity type of each substrate is preferably made to correspond to the conductivity type of the semiconductor layer on the growth substrate, and examples of compound semiconductor substrates applicable to this embodiment include an n-type InP substrate and an n-type GaAs substrate. .
  • a growth substrate on which the light emitting layer 50 is grown can be used.
  • various substrates different from the growth substrate may be used as the support substrate 110 (see FIG. 4).
  • An intervening layer 20 may be provided on the support substrate 10.
  • the intervening layer 20 can be a III-V group compound semiconductor layer. It can be used as an initial growth layer for epitaxially growing a semiconductor layer on the support substrate 10 as a growth substrate. Further, it can also be used, for example, as a buffer layer for buffering lattice strain between the support substrate 10 as a growth substrate and the n-type semiconductor layer 30. Furthermore, by changing the semiconductor composition while lattice matching the growth substrate and the intervening layer 20, it can also be used as an etching stop layer.
  • the intervening layer 20 is an n-type InGaAs layer.
  • the In composition ratio in group III elements is preferably 0.3 or more and 0.7 or less, and preferably 0.5 or more and 0.6 or less. is more preferable.
  • AlInAs, AlInGaAs, or InGaAsP may be used as long as the composition ratio is such that the lattice constant is close to that of the InP substrate to the same degree as the above-mentioned InGaAs.
  • the intervening layer 20 may be a single layer or a composite layer with other layers (for example, a superlattice layer).
  • An n-type semiconductor layer 30 can be provided on the support substrate 10 and, if necessary, the intervening layer 20, and the n-type semiconductor layer 30 can be used as an n-type cladding layer.
  • the composition of the III-V compound semiconductor of the n-type semiconductor layer 30 may be determined as appropriate depending on the composition of the III-V compound semiconductor of the light emitting layer 50.
  • an n-type InP layer can be used, for example.
  • the n-type semiconductor layer 30 may have a single layer structure or may have a composite layer in which multiple layers are laminated.
  • An example of the thickness of the n-type cladding layer is 1 ⁇ m or more and 5 ⁇ m or less.
  • first spacer layer 41 and a second spacer layer 42 between the n-type semiconductor layer 30 and the p-type semiconductor layer 70 and the light emitting layer 50, respectively.
  • the first spacer layer 41 may be an undoped or n-type III-V compound semiconductor layer, and preferably an i-type InP spacer layer, for example.
  • the second spacer layer 42 on the p-side is preferably an undoped III-V group compound semiconductor layer, and for example, an i-type InP spacer layer can be used. By providing the undoped spacer layer 42, unnecessary dopant diffusion between the light emitting layer 50 and the p-type layer can be prevented.
  • the thickness of each spacer layer 41, 42 is not limited, but may be, for example, 5 nm or more and 500 nm or less.
  • a p-type semiconductor layer 70 can be provided on the light emitting layer 50 and the second spacer layer 42 if necessary.
  • the p-type semiconductor layer 70 can include a p-type cladding layer 71 and a p-type contact layer 73 in this order from the light-emitting layer 50 side. It is also preferable to provide an intermediate layer 72 between the p-type cladding layer 71 and the p-type contact layer 73. By providing the intermediate layer 72, the lattice mismatch between the p-type cladding layer 71 and the p-type contact layer 73 can be alleviated.
  • the composition of the III-V compound semiconductor of the p-type semiconductor layer 70 may be determined as appropriate depending on the composition of the III-V compound semiconductor of the light emitting layer 50.
  • the light emitting layer 50 is made of an InGaAlAs-based semiconductor
  • p-type InP is used as the p-type cladding layer
  • p-type InGaAsP is used as the intermediate layer
  • p-type InGaAs not containing P is used as the p-type contact layer 73. Can be done.
  • each layer of the p-type semiconductor layer 70 is not particularly limited, the thickness of the p-type cladding layer 71 may be 1 ⁇ m or more and 5 ⁇ m or less, and the thickness of the intermediate layer 72 may be 10 nm or more and 200 nm or less.
  • the thickness of the p-type contact layer 73 is 50 nm or more and 200 nm or less.
  • a second conductivity type electrode 80 and a first conductivity type electrode 90 can be provided on the p-type semiconductor layer 70 and the back surface of the support substrate 10, respectively, and the metal materials for forming each electrode include Ti, Pt, Au, etc. Ordinary metals such as metals that form a eutectic alloy with gold (such as Sn) can be used. Furthermore, the electrode pattern of each electrode is arbitrary and is not limited in any way.
  • a compound semiconductor substrate is used as a growth substrate and this is used as the support substrate 10 as it is, but the present invention is not limited thereto.
  • the growth substrate is removed by a bonding method, and a semiconductor substrate such as a Si substrate, Mo, W, Kovar, etc. It is also possible to bond various submount substrates using metal substrates, AlN, etc. and use this as a support substrate (hereinafter referred to as "bonding method", as described in JP-A-2018-006495 and JP-A-2019-114650). (see official bulletin). A case using the bonding method will be described below with reference to FIG. 4. Note that the last two digits of the reference numerals in the figure are the same as those in the previously described configuration, and redundant explanation will be omitted.
  • each semiconductor layer may be formed on the growth substrate 10, for example.
  • the metal reflective layer 122 and the metal bonding layer 121 provided on the support substrate 110 may be used to bond them together, and then the growth substrate 10 may be removed. Embodiments of the manufacturing method will be described later.
  • the configuration of the semiconductor light emitting device 200 after the growth substrate 10 is removed will be described in more detail.
  • the semiconductor light emitting device 200 may be provided with a layer other than a III-V group compound semiconductor.
  • a metal bonding layer 121 for bonding the support substrate can be formed on the support substrate 110 made of a Si substrate, instead of the above-mentioned initial growth layer, and a p-type A semiconductor layer 170, a light emitting layer 150, and an n-type semiconductor layer 130 are sequentially arranged.
  • a metal reflective layer 122 can be provided on the metal bonding layer 121.
  • ohmic electrode portions 181 and a dielectric layer 160 surrounding the ohmic electrode portions 181 scattered in an island shape may be provided as necessary.
  • the dielectric material include SiO 2 , SiN, and ITO.
  • the first conductivity type semiconductor layer is of the n-type
  • the second conductivity type semiconductor layer is of the p-type. It is of course understood that the /p type can be reversed with the above embodiment.
  • the above-described method for manufacturing a semiconductor light emitting device includes at least a light emitting layer forming step of forming a light emitting layer 50, and this light emitting layer forming step includes a first step of forming a first layer 51 and a second layer 52.
  • the above-mentioned laminate is formed by repeating the second step of forming.
  • each layer of the semiconductor light emitting device 100 described with reference to FIG. 3 may be included.
  • III-V compound semiconductor materials that can be used as the first layer 51 and the second layer 52, their compositional wavelength difference and lattice constant difference, as well as their film thicknesses, number of stacked layers, etc., are as described above. That's right, and redundant explanation will be omitted.
  • Each layer of the III-V compound semiconductor layer is grown using a known thin film growth method such as metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), or sputtering. It can be formed by In the case of an InGaAsP-based semiconductor, for example, trimethylindium (TMIn) as an In source, trimethylgallium (TMGa) as a Ga source, arsine (AsH 3 ) as an As source, phosphine (PH 3 ) as a P source, etc. are mixed at a predetermined mixing ratio.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • sputtering sputtering. It can be formed by In the case of an InGaAsP-based semiconductor, for example, trimethylindium (TMIn) as an In source, trimethylgallium (TMGa) as a Ga source, arsine (AsH 3 ) as an As source, phosphin
  • an InGaAsP-based semiconductor layer can be epitaxially grown to a desired thickness depending on the growth time.
  • TMA trimethylaluminum
  • Sb Sb
  • TMSb trimethylantimony
  • Sb source Sb source
  • a dopant source gas containing Si, Zn, etc. as a constituent element may be further used as desired.
  • the metal layers such as the first conductivity type electrode and the second conductivity type electrode can be formed using a known method, such as a sputtering method, an electron beam evaporation method, or a resistance heating method. If a dielectric layer is to be formed when using a bonding method, a known film forming method such as a plasma CVD method or a sputtering method may be applied, and if necessary, a known etching method may be used to form irregularities. It is also possible.
  • a known method such as a plasma CVD method or a sputtering method may be applied, and if necessary, a known etching method may be used to form irregularities. It is also possible.
  • the semiconductor light emitting device is manufactured as follows. can do.
  • each layer of a III-V compound semiconductor layer including an etching stop layer 120, an n-type semiconductor layer 130, a light emitting layer 150, a p-type cladding layer 171, an intermediate layer 172, and a p-type contact layer 173 is formed on the growth substrate 10. They are formed in sequence (note that FIG. 4 shows the state after bonding, so the top and bottom are reversed).
  • p-type contact layer 173 p-type ohmic electrode portions 181 are formed dispersed in an island shape.
  • a resist mask is formed on the p-type ohmic electrode portion and its periphery, and the p-type contact layer 173 other than where the ohmic electrode portion is formed is removed by wet etching or the like to expose the intermediate layer 172.
  • the dielectric layer 160 is formed on the intermediate layer 172. Further, by partially etching the dielectric layer 160, the upper part of the p-type ohmic electrode part 181 and the intermediate layer 172 in the peripheral part of the p-type ohmic electrode part 181 are exposed.
  • the metal reflective layer 122 is formed over the entire surface including the p-type ohmic electrode section 181, the intermediate layer 172 exposed around the p-type ohmic electrode section 181, and the dielectric layer 160 in the area that has not been removed.
  • a conductive Si substrate or the like is used as the support substrate 110, and a metal bonding layer 121 is formed on the support substrate.
  • the metal reflective layer 122 and the metal bonding layer 121 are disposed facing each other and bonded by heat compression or the like.
  • the growth substrate is etched and removed to expose the etching stop layer 120.
  • the n-type electrode 90 on the etching stop layer 20 and etching and removing the etching stop layer 120 other than the n-type electrode formation location, or etching and removing other than a part of the etching stop layer 120 By forming the n-type electrode 190 on a portion of the etching stop layer 120, a junction type semiconductor light emitting device 200 can be obtained.
  • the n-type/p-type conductivity of each layer may be reversed from the above example.
  • Example 1 For each structure of the III-V group compound semiconductor layer of the semiconductor light emitting device 200 according to Example 1, refer to the reference numerals in FIG. 2 shows the thickness and dopant concentration.
  • An S-doped n-type InP substrate was used as the growth substrate 10.
  • an n-type InP layer with a thickness of 100 nm and an n-type In 0.57 Ga 0 with a thickness of 20 nm were formed.
  • n-type InP layer n-type semiconductor layer 130 as n-type cladding layer
  • 100 nm thick i-type InP layer first spacer layer 141
  • a light emitting layer 150 whose details will be described later
  • a 320 nm thick i-type InP layer second spacer layer 142
  • a 2400 nm thick p-type InP layer p-type cladding layer 171
  • a 50 nm thick p-type A 100-nm-thick p-type In 0.57 Ga 0.43 As layer p - type contact layer 173
  • MOCVD method 3500 nm thick n-type InP layer (n-type semiconductor layer 130 as n-type cladding layer), 100 nm thick i-type InP layer (first spacer layer 141), a light emitting layer 150 whose details will be described later, a 320 nm thick i-type InP layer (second spacer layer 142), a 2400 nm thick
  • the n-type InP layer, the n-type InGaAs layer (initial growth layer and etching stop layer 120, respectively), and the n-type InP layer (n-type semiconductor layer 130 as an n-type cladding layer) are doped with Si, and the dopant concentration is 5. It was set as 0 ⁇ 10 17 atoms/cm 3 .
  • the p-type InP layer (p-type cladding layer 171) was doped with Zn, and the dopant concentration was set to 7.0 ⁇ 10 17 atoms/cm 3 .
  • the p-type InGaAsP layer (intermediate layer 172) and the p-type InGaAs layer (p-type contact layer 173) were doped with Zn, and the dopant concentration was set to 1.5 ⁇ 10 19 atoms/cm 3 .
  • an i-type In a1 Ga b1 Al c1 As layer (first layer 151) which becomes a barrier layer is first formed, and then an i-type In a2 Ga b2 Al c2 As layer (first layer 151) which becomes a well layer is formed.
  • 2 layers 152) and an i-type In a1 Ga b1 Al c1 As layer (first layer 151) serving as a barrier layer were alternately laminated in 10 layers to form 10.5 sets of laminates. That is, both ends of the light emitting layer 150 are barrier layers (first layer 51).
  • the barrier layer (first layer 151) is made of In 0.5264 Ga 0.3597 Al 0.1139 As with a thickness of 8 nm.
  • the In composition ratio (a1) is 0.5264
  • the Ga composition ratio (b1) is 0.3597
  • the Al composition ratio (c1) is 0.1139
  • the well layer (second layer 152) is made of In 0.5663 Ga 0.3516 Al 0.0821 As and has a thickness of 10 nm. That is, the In composition ratio (a2) is 0.5663, the Ga composition ratio (b2) is 0.3516, and the Al composition ratio (c2) is 0.0821.
  • the lattice constant was calculated as described above, and the band structure was calculated using simulation software (SiLENSe) manufactured by STR Japan.
  • the thickness, composition ratio, composition wavelength, and lattice constant values of the barrier layer (first layer 51) and well layer (second layer 152) are listed in Table 3.
  • the composition wavelength difference in the composition ratio of the light-emitting layer of Example 1 is 126.6 nm, and the value obtained by dividing the absolute value of the difference between the two lattice constants by the average value of the two lattice constants (ratio of lattice constant differences) is expressed as a percentage.
  • Table 4 the total thickness of the light-emitting layer is 180 nm.
  • each composition of each layer in Example 1 described above is a value measured by SIMS analysis. Note that each layer of the light emitting layer was subjected to SIMS analysis after exposing the light emitting layer to confirm the solid phase ratio of each layer.
  • p-type ohmic electrode portions 181 (Au/AuZn/Au, total thickness: 530 nm) dispersed in an island shape were formed.
  • a resist pattern was formed, then the ohmic electrode 181 was deposited, and the resist pattern was lifted off.
  • the ratio of the p-type ohmic electrode area to the chip area is 0.95%, and the chip size is 280 ⁇ m square.
  • a resist mask is formed on the p-type ohmic electrode part 181 and its surroundings, and the p-type contact layer 173 other than the part where the ohmic electrode part 181 is formed is removed by tartaric acid-hydrogen peroxide based wet etching. Layer 172 was exposed. Thereafter, a dielectric layer 160 (thickness: 700 nm) made of SiO 2 was formed on the entire surface of the intermediate layer 172 by plasma CVD.
  • a window pattern with a width of 3 ⁇ m added in the width direction and the length direction is formed using a resist, and the p-type ohmic electrode section 181 and the dielectric layer 160 around it are It was removed by wet etching using BHF to expose the upper part of the p-type ohmic electrode section 181 and the intermediate layer 172 around the p-type ohmic electrode section (not shown).
  • a metal reflective layer 122 was formed on the entire surface of the intermediate layer 172 (the upper part of the p-type ohmic electrode part 181, the upper part of the dielectric layer 60, and the exposed intermediate layer 172 around the p-type ohmic electrode part) by vapor deposition. .
  • the thickness of each metal layer of the metal reflective layer (Ti/Au/Pt/Au) is 2 nm, 650 nm, 100 nm, and 900 nm in this order.
  • a metal bonding layer 121 was formed on a conductive Si substrate (thickness: 200 ⁇ m) serving as a supporting substrate.
  • the thickness of each metal layer of the metal bonding layer (Ti/Pt/Au) is 650 nm, 10 nm, and 900 nm in this order.
  • metal reflective layer 122 and metal bonding layer 121 were placed facing each other, and heat compression bonding was performed at 315°C. Then, the n-type InP substrate 110 was removed by wet etching using a diluted hydrochloric acid solution.
  • an n-type electrode 190 (Au (thickness: 10 nm)/Ge (thickness: 33 nm)/Au (thickness: 57 nm)/Ni (thickness: 34 nm)/Au (thickness: 800 nm)/Ti (thickness: 100 nm)/Au (thickness: 1000 nm)) was formed by resist pattern formation, vapor deposition of an n-type electrode, and lift-off of the resist pattern.
  • a pad portion Ti (thickness: 150 nm)/Pt (thickness: 100 nm)/Au (thickness: 2500 nm)
  • Ti thickness: 150 nm
  • Pt thinness: 100 nm
  • Au thickness: 2500 nm
  • Example 2 Example 1 except that the composition of the first layer 151 serving as the barrier layer was changed from In 0.5264 Ga 0.3597 Al 0.1139 As to In 0.5264 Ga 0.3166 Al 0.1570 As.
  • a semiconductor light emitting device according to Example 2 was obtained in the same manner.
  • Table 3 lists the thickness, composition ratio, composition wavelength, and lattice constant values of the barrier layer (first layer 151) and well layer (second layer 152).
  • the composition wavelength difference in the composition ratio of the light emitting layer of Example 2 is 218.4 nm, and the value obtained by dividing the absolute value of the difference between the two lattice constants by the average value of the two lattice constants (ratio of lattice constant differences) is 0.
  • Example 3 to 5 Comparative Examples 1 to 9 were prepared in the same manner as in Example 1, except that the composition of the barrier layer (first layer 151) and the composition and thickness of the well layer (second layer 152) were changed as described in Table 3. , and semiconductor light emitting devices according to Comparative Examples 1 to 9 were obtained.
  • Table 3 lists the respective composition wavelengths and lattice constants calculated from the composition of the barrier layer (first layer 151) and the composition of the well layer (second layer 152) for the examples and comparative examples. Then, the value obtained by dividing the absolute value of the compositional wavelength difference between the barrier layer (first layer 151) and the well layer (second layer 152) and the difference between the two lattice constants by the average value of the two lattice constants (the difference in lattice constant ratio), and the calculated values of the conduction band well depth (Dc) and the valence band well depth (Dv), and the well depth (Dc) on the conduction band side and the valence band well depth (Dv). ) values of the ratio (Dc/(Dc+Dv)) to the total are listed in Table 4, respectively.
  • the present invention it is possible to provide a semiconductor light-emitting device with better light-emitting characteristics than conventional light-emitting devices, and a method for manufacturing the same, which is useful.

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Abstract

従来の発光素子に比べて発光特性が良好な半導体発光素子を提供する。本発明の半導体発光素子は第１のIII-V族化合物半導体層と第２のIII-V族化合物半導体層とを繰り返し積層した積層体を有する発光層を備える半導体発光素子であって、前記第１及び前記第２のIII-V族化合物半導体層におけるIII族元素はＡｌ、Ｇａ、Ｉｎからなる群より選択される１種又は２種以上であり、前記第１及び前記第２のIII-V族化合物半導体層におけるV族元素はＡｓ、Ｓｂ、Ｐからなる群より選択される１種又は２種以上であり、前記第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が７０ｎｍ以上であり、前記積層体のバンド構造における伝導帯側の井戸深さ（Ｄｃ）が、価電子帯側の井戸深さ（Ｄｖ）よりも大きく、かつＤｃ／（Ｄｃ＋Ｄｖ）が６５％以上である。

Description

半導体発光素子及び半導体発光素子の製造方法
　本発明は、半導体発光素子及び半導体発光素子の製造方法に関する。
　半導体発光素子における半導体層の半導体材料として、ＩｎＧａＡｓＰやＩｎＧａＡｌＡｓ、ＩｎＡｓＳｂＰなどのIII-V族化合物半導体が使用されている。III-V族化合物半導体材料により形成される発光層の組成比を調整することで、半導体発光素子の発光波長を緑色から赤外までと、幅広く調整することが可能である。例えば、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子であれば、センサー、ガス分析、監視カメラ、通信などの用途で幅広く用いられている。
　特許文献１では、組成比が互いに異なる第１のIII-V族化合物半導体層と第２のIII-V族化合物半導体層を繰り返し積層した積層構造を有する発光層を有する半導体発光素子において、第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が５０ｎｍ以下であり、かつ、前記第１のIII-V族化合物半導体層の格子定数と前記第２のIII-V族化合物半導体層の格子定数との格子定数差の比が０.０５％以上０.６０％以下とする発光素子が記載されている。
特開２０２０－１０９８１７
　近年、発光素子のさらなる発光効率の向上が求められている。本発明者らは特許文献１の構造よりもさらに発光効率を向上させること目指して研究を行った。
　また、波長１３００ｎｍ～２２００ｎｍで使用されるウエアラブル機器などのセンサーや波長２６００ｎｍ～４７００ｎｍで使用される二酸化炭素などのガス分析の用途では、特定の波長を使用するために発光スペクトルにおける発光ピークの半値幅が狭い方が好ましいとされる。半導体発光素子において、高い発光出力及び発光ピークの半値幅（ＦＷＨＭ）の両方の発光特性が良好であることが求められている。そこで、本発明は、従来の発光素子に比べて、発光特性が良好な半導体発光素子を得ることを目的とする。
　本発明者等は、上述の課題を達成するために鋭意研究を重ねた結果、本発明者等は、以下に述べる本発明を完成させた。
　すなわち、本発明の要旨構成は以下のとおりである。
（１）第１のIII-V族化合物半導体層と第２のIII-V族化合物半導体層とを繰り返し積層した積層体を有する発光層を備える半導体発光素子であって、
　前記第１及び前記第２のIII-V族化合物半導体層におけるIII族元素はＡｌ、Ｇａ、Ｉｎからなる群より選択される１種又は２種以上であり、
　前記第１及び前記第２のIII-V族化合物半導体層におけるV族元素はＡｓ、Ｓｂ、Ｐからなる群より選択される１種又は２種以上であり、
　前記第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が７０ｎｍ以上であり、
　前記積層体のバンド構造における伝導帯側の井戸深さ（Ｄｃ）が、価電子帯側の井戸深さ（Ｄｖ）よりも大きく、かつ前記組成波長差により形成される前記伝導帯側の井戸深さ（Ｄｃ）の、前記伝導帯側の井戸深さ（Ｄｃ）と前記価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））が６５％以上であることを特徴とする、半導体発光素子。
（２）前記第１のIII-V族化合物半導体層の格子定数と前記第２のIII-V族化合物半導体層の格子定数における、２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値が、０．１０％以上０．４０％以下である、前記（１）に記載の半導体発光素子。
（３）前記価電子帯側の井戸深さ（Ｄｖ）が０．１１ｅＶ以下である、前記（１）又は（２）に記載の半導体発光素子。
（４）前記第１及び前記第２のIII-V族化合物半導体層におけるV族元素はＡｓ、Ｓｂ、Ｐからなる群より選択される１種である、前記（１）～（３）のいずれかに記載の半導体発光素子。
（５）前記第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が１００ｎｍ以上２９０ｎｍ以下である、前記（１）～（４）のいずれかに記載の半導体発光素子。
（６）前記（１）～（５）のいずれかに記載の半導体発光素子を製造する方法であって、
　前記発光層を形成する発光層形成工程を含み、
　前記発光層形成工程は、前記第１のIII-V族化合物半導体層を形成する第１工程と、前記第２のIII-V族化合物半導体層を形成する第２工程と、を繰り返すことにより前記積層体を形成する、半導体発光素子の製造方法。
　本発明によれば、従来の発光素子に比べて発光特性が良好な半導体発光素子及びその製造方法を提供することができる。
シュミレーションソフトを用いて計算した本実施形態の発光層におけるバンド構造の一例を示す図である。 本発明に従う半導体発光素子における発光層の一態様を示す模式断面図である。 本発明の一実施形態に従う半導体発光素子を示す模式断面図である。 接合法を用いた本発明の一実施形態に従う半導体発光素子の製法を示す模式断面図である。
本発明による実施形態の説明に先立ち、本明細書における諸定義について説明する。
＜III-V族化合物半導体層＞
　まず、本明細書において単に「III-V族化合物半導体」と称する場合、その組成は一般式：（ＩｎａＧａｂＡｌｃ）（ＰｘＡｓｙＳｂｚ）により表される。ここで、各元素の組成比については以下の関係が成立する。
　III族元素について、ｃ＝１－ａ－ｂ，０≦ａ≦１，０≦ｂ≦１，０≦ｃ≦１
　V族元素について、ｚ＝１－ｘ－ｙ，０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１
　本発明の発光層におけるIII-V族化合物半導体層はＡｌ，Ｇａ，Ｉｎからなる群より選択される１種又は２種以上のIII族元素と、Ａｓ，Ｓｂ，Ｐからなる群より選択される１種又は２種以上のV族元素により構成される。
　また、発光層におけるIII-V族化合物半導体層はＡｌ，Ｇａ，Ｉｎからなる群より選択される１種又は２種以上のIII族元素と、Ａｓ，Ｓｂ，Ｐからなる群より選択される１種のV族元素により構成される場合の組成は、各元素の組成比が以下の関係となる。
　III族元素について、ｃ＝１－ａ－ｂ，０≦ａ≦１，０≦ｂ≦１，０≦ｃ≦１
　V族元素について、ｘ、ｙ、ｚはいずれか一つが１であり、他の２つが０である。
　そして、発光層におけるIII-V族化合物半導体層はV族元素が１種類であるとき、III族元素は２種以上の元素を用いて構成されることが好ましく、３種の元素を用いて構成されることがより好ましい。発光層におけるIII-V族化合物半導体層のV族元素は、少なくともＡｓ又はＳｂを含むことが好ましい。III族元素とV族元素とで合わせて３種以下の元素とすると、所望の発光波長を得ようとする場合に、本発明の範囲の組成比となるような第１層と第２層との組み合わせの選択肢が限られる。そのため、少なくとも第１層と第２層のいずれか一方はIII族元素とV族元素とで合わせて４種以上の元素を用いることが好ましく、第１層と第２層の両方ともに、III族元素とV族元素とで合わせて４種以上の元素を用いることがより好ましい。
＜組成に基づく格子定数＞
本明細書における混晶の格子定数の算出について説明する。格子定数には基板平面に対して垂直方向（成長方向）と水平方向（面内方向）の２種があるところ、本明細書においては垂直方向の値を用いる。まずベガート則に従い混晶の単純な格子定数を計算する。ＩｎＧａＡｓＰ系（すなわち一般式：（ＩｎａＧａｂ）（ＰｘＡｓｙ））を例として例示すると、物性定数Ａａｂｘｙ（ベガート則による格子定数）は、各組成比（固相比）が既知である場合、擬４元混晶の基になる４つの２元混晶の物性定数Ｂａｘ，Ｂｂｘ，Ｂａｙ，Ｂｂｙ（下記表１の文献値の格子定数）をもとに下記式＜１＞により計算される。
　　Aabxy=a×x×Bax+b×x×Bbx+a×y×Bay+b×y×Bby　　　・・・＜１＞
Figure JPOXMLDOC01-appb-T000001
　次いで、弾性定数のＣ１１、Ｃ１２についても、上記式＜１＞と同様にして、（ＩｎａＧａｂ）（ＰｘＡｓｙ）の弾性定数のＣ１１ａｂｘｙ、Ｃ１２ａｂｘｙをそれぞれ算出する。
　そして、成長用基板の格子定数をａｓとすると、半導体結晶の弾性的性質に基づく格子変形を考慮して下記式＜２＞を適用し、格子変形を考慮した（垂直方向の）格子定数ａａｂｘｙ求めることができる。
　　aabxy=Aabxy‐2×(as-Aabxy)×C12abxy/C11abxy　　・・・＜２＞
　ここで、本実施形態においては、ＩｎＰを成長用基板としていることから、成長用基板の格子定数ａｓにはＩｎＰの格子定数を用いればよい。
　擬３元混晶の場合は、一般式：（ＩｎａＧａｂＡｌｃ）（Ａｓ））を例とすると下記式＜３＞，＜４＞からバンドギャップＥｇａｂｃｙ及びベガート則による格子定数Ａａｂｃｙを計算することができる。
Figure JPOXMLDOC01-appb-M000002
 　　　　Aabcy=a×Bay+b×Bby+c×Bcy　・・・＜４＞
　なお、III-V族化合物半導体が３元系、５元系又は６元系の場合でも、前述と同様の考えに従って式を変形し、組成波長及び格子定数を求めることができる。また、２元系については上記文献に記載の値を用いることができる。
＜組成に基づく伝導帯側の井戸深さ（Ｄｃ）と価電子帯側の井戸深さ（Ｄｖ）及び組成波長＞
　STRJapan社製シュミレーションソフト（SiLENSe_Version 6.4）を用い、初期設定状態で各層の組成比の値を入力することでバンド構造を計算した。図１に当該シュミレーションソフトを用いて計算した本実施形態の発光層におけるバンド構造を例示する。図内中央付近の水平線はフェルミ準位である。当該シュミレーションソフトを用いると、バンド構造を表示すると共に、各層のエネルギーバンドギャップＥｇ（ｅＶ）、伝導帯側の障壁層と井戸層との間のバンドギャップ差である井戸深さ（Ｄｃ、単位ｅＶ）及び、価電子帯側の障壁層と井戸層との間のバンドギャップ差である井戸深さ（Ｄｖ、単位ｅＶ）が算出される。そして、エネルギーバンドギャップＥｇから下記式＜５＞
　　Eg＝１２３９．８／λ　　・・・＜５＞
により換算される波長λで表される各層の組成波長を計算した。
＜各層の膜厚及び組成＞
　また、形成される各層の厚さ全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層のそれぞれの厚さは、光干渉式膜厚測定器及び透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造に類する程度に各層の厚さが数ｎｍ程度で小さい場合にはＴＥＭ－ＥＤＳを用いて厚さを測定することができ、本明細書における各層の組成比（固相比）については、ＳＩＭＳ分析することにより得られた値を用いることとする。本明細書における発光層の各層の組成比（固相比）については、エッチングにより発光層の最上層付近を露出させた後、発光層の厚さ方向にＳＩＭＳ分析（四重極型）を実施することにより得られた値を用いることとする。なお、ＳＩＭＳ分析結果に対して、各層の厚さ方向の中央部における各層の半分の厚さ範囲の平均元素濃度の値を使用するものとする。製造時においては、単膜で成長したものについてXRD測定による格子定数とPL測定による発光中心波長をEgに換算した値を用いて固相比を算出することで目的の組成比となる成長条件を決め、当該成長条件を用いて目的の組成比を持つ層を積層すればよい。
＜ｐ型、ｎ型及びｉ型並びにドーパント濃度＞
　本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ等の特定の不純物を意図的には添加しておらず、電気的にｐ型又はｎ型として機能しない場合、「ｉ型」又は「アンドープ」と言う。アンドープのIII-V族化合物半導体層には、製造過程における不可避的な不純物の混入はあって良い。具体的には、ドーパント濃度が低い（例えば７．６×１０１５ａｔｏｍｓ／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。同様に、活性層のｎ型ドーパント（例えばＳｉ、Ｓ、Ｔｅ、Ｓｎ、Ｇｅ、Ｏ等の）不純物濃度（「ドーパント濃度」）の値もＳＩＭＳ分析によるものとする。なお、各半導体層の境界付近においてドーパント濃度の値は大きく変移するため、厚さ方向の中央におけるドーパント濃度の値をその層のドーパント濃度の値とする。
　以下、本発明の実施形態について図面を参照して詳細に例示説明する。なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。各図において、説明の便宜上、基板及び各層の縦横の比率を実際の比率から誇張して示している。
（半導体発光素子）
　本発明の一態様を示す図２を参照する。本発明に従う半導体発光素子は、第１のIII-V族化合物半導体層５１と第２のIII-V族化合物半導体層５２とを繰り返し積層した積層体を有する発光層５０を備える。第１のIII-V族化合物半導体層５１と第２のIII-V族化合物半導体層５２は、互いに組成比が異なる。以下、第１のIII-V族化合物半導体層５１及び第２のIII-V族化合物半導体層５２をそれぞれ第１層５１及び第２層５２とそれぞれ略記する。そして、本発明に従う半導体発光素子において、第１層５１及び第２層５２におけるIII族元素はＡｌ，Ｇａ，Ｉｎからなる群より選択される１種又は２種以上であり、かつ、第１層５１及び第２層５２におけるV族元素はＡｓ，Ｓｂ，Ｐからなる群より選択される１種又は２種以上である。以下、第１層５１が障壁層であり、第２層５２が井戸層である場合を例として説明を行う。
　そして、本発明においては、第１層５１の組成波長と、第２層５２の組成波長との組成波長差が７０ｎｍ以上であり、組成波長差により形成される伝導帯側の井戸深さ（Ｄｃ）が、価電子帯側の井戸深さ（Ｄｖ）よりも大きく、伝導帯側の井戸深さ（Ｄｃ）の、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））を百分率で６５％以上とすることで、半導体発光素子の発光特性を従来の半導体発光素子よりも改善でき、発光出力の増大及び発光スペクトルにおける半値幅の狭小化の少なくともいずれかを達成できることを、本発明者らは実験的に見出した。
　組成波長差が上記条件を満たし、上記条件となるように伝導帯側の井戸深さ（Ｄｃ）を価電子帯側の井戸深さ（Ｄｖ）よりも大きくすることによって、発光出力を大きく、半値幅を小さくできる理由は定かではないが、本発明者らは以下のように考えている。特許文献１では、バンド構造としてはダブルヘテロ構造とほぼ同じ構造としながら、格子定数差に起因する歪から価電子帯の分裂を生じさせて、量子井戸構造と似た電子の閉じ込め効果を得たと考えられている。本発明では、価電子帯はバンド構造の井戸深さ（Ｄｖ）を小さくしてバリアハイトを下げつつ、格子定数差に起因する歪から価電子帯の分裂を生じさせる一方、伝導帯側は井戸深さ（Ｄｃ）を大きくする。このように価電子帯と伝導帯とで異なる様式で電子・ホールを閉じ込めることによって量子井戸構造の効率を向上することが出来たと考えている。
　第１のIII-V族化合物半導体層の組成波長と、第２のIII-V族化合物半導体層の組成波長との組成波長差は上記のとおり、７０ｎｍ以上である。この組成波長差が６００ｎｍ以下であることが好ましい。また、発光効率の向上には、組成波長差が１００ｎｍ以上２９０ｎｍ以下であることがより好ましい。
　組成波長差により形成される伝導帯側の井戸深さ（Ｄｃ）の、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））は上記のとおり、百分率で６５％以上である。価電子帯側の井戸深さ（Ｄｖ）は、０．１１ｅＶ以下であることが好ましく、０．０８ｅＶ以下であることがより好ましく、０．００ｅＶ以上０．０５ｅＶ以下であることがさらに好ましい。なお、価電子帯側の井戸深さ（Ｄｖ）はゼロであってもよい。伝導帯側の井戸深さ（Ｄｃ）は価電子帯側の井戸深さ（Ｄｖ）より大きく、０．０２ｅＶ以上であることが好ましく、０．０４ｅＶ以上であることがより好ましい。伝導帯側の井戸深さ（Ｄｃ）の上限は特に制限されないが、上限値を障壁層の伝導帯と価電子帯の間のバンドギャップの半分の値とすることができる。なお、価電子帯側の井戸深さ（Ｄｖ）がゼロのとき、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比は１００％となるため、比（Ｄｃ／（Ｄｃ＋Ｄｖ））の上限は、原理上１００％である。比（Ｄｃ／（Ｄｃ＋Ｄｖ））の上限は８０％以下が好ましい。比（Ｄｃ／（Ｄｃ＋Ｄｖ））は６７～７０％であることがより好ましい。
　第１層５１の格子定数と、第２層５２の格子定数における２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値（以下、「格子定数差の比」という）は、百分率で０．１０％以上０．４０％以下であることが好ましい。０．１０％以上０．３８％以下であることがより好ましい。発光出力の向上には、０．２０％以上であることがさらに好ましい。
　第１層５１及び第２層５２におけるV族元素はＡｓ，Ｓｂ，Ｐからなる群より選択される１種であることが好ましく、Ａｓ又はＳｂであることがより好ましい。V族元素を1種類に限定することによって、井戸層と障壁層の境界におけるV族元素の拡散現象を無くすことができる。V族の拡散領域を無くすことで井戸層と障壁層の境界を急峻にすることができるため、本発明の効果を大きくすることができる。
　本発明の効果を奏する範囲であれば、種々の変更は可能である。例えば、本実施形態のように第１層５１と第２層５２による積層体が量子井戸構造全体に及ぶ場合だけでなく、第１層５１と第２層５２による積層体は量子井戸構造の一部であって、他の積層体との組み合わせによってバンド構造に山や谷を設けてもよい。
＜発光層＞
　以下、本発明の実施形態における発光層５０の各構成の詳細についてさらに説明する。
－膜厚－
　発光層５０の全体の膜厚は制限されないものの、例えば１μｍ～８μｍとすることができる。また、発光層５０の積層体における第１層５１、第２層５２の各層の膜厚も制限されないものの、例えば１ｎｍ以上１５ｎｍ以下程度とすることができる。各層の膜厚は互いに同じでもよいし、異なってもよい。また、第１層５１同士の膜厚に関し、積層体内で同じでもよいし異なっていてもよい。第２層５２同士の膜厚の膜厚同士についても同様である。ただし、第１層５１同士の膜厚及び第２層５２同士の膜厚を同一にして発光層５０を超格子構造とすることは、本発明における好ましい態様の一つである。
－積層組数－
　図２を参照する。第１層５１及び第２層５２の両者の組数は制限されないものの、例えば３組以上５０組以下とすることができる。積層体の一端を第１層５１とし、他端を第２層５２とすることができる。この場合、第１層５１及び第２層５２の組数はｎ組（ｎは自然数である）であると表記する。
　また、積層体の一端を第１層５１とし、第２層５２及び第１層５１の繰り返し構造を設けて他端を第１層５１としてもよい。あるいはその逆に両端を第２層５２としてもよい。この場合、第１層５１及び第２層５２の組数をｎ（ｎは自然数である）と表記し、ｎ．５組であると言うこととする。図２では積層体の両端を第１層５１として図示している。
－組成比－
　組成波長差及び格子定数差の条件を満足する限りは、第１層５１、第２層５２の各層の一般式：（ＩｎａＧａｂＡｌｃ）（ＰｘＡｓｙＳｂｚ）で表されるIII-V族化合物半導体の組成比ａ，ｂ，ｃ，ｘ，ｙ，ｚは制限されない。ただし、発光層の結晶性の悪化を抑制するために、組成比の選択範囲は、成長用基板と発光層中の第１層及び第２層のそれぞれとの間の格子定数差の比をいずれも１％以下とすることが好ましい。すなわち、成長用基板と第１層の格子定数差の絶対値を成長用基板と第１層の平均値で割った値と、成長用基板と第２層の格子定数差の絶対値を成長用基板と第２層の平均値で割った値がいずれも１％以下であることが好ましい。例えば発光中心波長を１０００ｎｍ以上１９００ｎｍ以下とする場合、成長用基板をＩｎＰ基板とすれば、各層におけるＩｎの組成比ａを０．０以上１．０以下、Ｇａの組成比ｂを０．０以上１．０以下、Ａｌの組成比ｃを０．０以上０．３５以下、Ｐの組成比ｘを０．０以上０．９５以下、Ａｓの組成比ｙを０．１５以上１．０以下、Ｓｂの組成比ｚを０．０以上０．７以下とすることができる。これらの範囲内から組成波長差及び格子定数差の比の条件を満足するよう、適宜設定すればよい。上記発光中心波長は一例に過ぎず、例えばＩｎＧａＡｓＰ系半導体やＩｎＧａＡｌＡｓ系半導体である場合には発光中心波長を１０００ｎｍ以上２２００ｎｍ以下の範囲内とすることができ、発光中心波長を１３００ｎｍ以上とすることが好ましく、１４００ｎｍ以上とすることがより好ましい。Ｓｂを含む場合にはさらに長波長（１１μｍ以下）の赤外線とすることができる。
－ドーパント－
　発光層５０における各層のドーパントは制限されないものの、第１層５１、第２層５２のいずれもｉ型とすることが本発明効果を確実に得るためには好ましい。ただし、各層についてｎ型又はｐ型ドーパントをドープしてもよい。
　以下では、本発明の半導体発光素子の具体的構成の限定を意図するものではないが、本発明の半導体発光素子が更に備えることのできる具体的態様について説明する。図３を参照して本発明の一実施形態に従う半導体発光素子１００を説明する。
　本発明の一実施形態に従う半導体発光素子１００は上述した積層体を有する発光層５０を少なくとも備え、さらに、支持基板１０、介在層２０、第１導電型III-V族化合物半導体層３０、第１スペーサ層４１、第２スペーサ層４２、第２導電型III-V族化合物半導体層７０の中から所望の構成をこの順に備えることが好ましい。また、半導体発光素子１００の第２導電型III-V族化合物半導体層７０上には第２導電型電極８０を、支持基板１０の裏面には第１導電型電極９０をさらに備えることができる。なお、第１導電型がｎ型であれば第２導電型はｐ型となり、逆に第１導電型がｐ型であれば第２導電型はｎ型となる。以下、第１導電型がｎ型であり、第２導電型がｐ型である場合の態様を説明する。以下では、説明の便宜状、第１導電型III-V族化合物半導体層３０をｎ型半導体層３０と表記し、第２導電型III-V族化合物半導体層７０をｐ型半導体層７０と表記して、この具体例に従い本実施形態を説明する。発光層５０はｎ型半導体層３０及びｐ型半導体層７０に挟持されることにより、発光層５０への通電により発光層５０内で電子及び正孔で結合して発光する。
＜成長用基板＞
　成長用基板は発光層５０の組成に応じて、ＩｎＰ基板、ＩｎＡｓ基板、ＧａＡｓ基板、ＧａＳｂ基板、ＩｎＳｂ基板などの化合物半導体基板から適宜選択すればよい。各基板の導電型については成長用基板上の半導体層の導電型に対応させることが好ましく、本実施形態に適用可能な化合物半導体基板としてｎ型ＩｎＰ基板及びｎ型ＧａＡｓ基板を例示することができる。
＜支持基板＞
　支持基板１０としては、当該支持基板１０上に発光層５０を成長させる成長用基板を用いることができる。後述する接合法を用いる場合は、成長用基板とは異種の種々の基板を支持基板１１０（図４参照）として使用してもよい。
＜介在層＞
　支持基板１０上に介在層２０を設けてもよい。支持基板１０として成長用基板を用いる場合、介在層２０をIII-V族化合物半導体層とすることができる。成長用基板としての支持基板１０上に半導体層をエピタキシャル成長させるための初期成長層として用いることができる。また、例えば、成長用基板としての支持基板１０と、ｎ型半導体層３０との間の格子歪みを緩衝させるためのバッファ層として用いることもできる。また、成長用基板と介在層２０を格子整合させつつ、半導体組成を変えることで、エッチングストップ層としても用いることができる。例えば支持基板がｎ型のＩｎＰ基板である場合は、介在層２０をｎ型ＩｎＧａＡｓ層とすることが好ましい。この場合、介在層２０をＩｎＰ成長用基板と格子整合させるため、III族元素におけるＩｎ組成比を０．３以上０．７以下とすることが好ましく、０．５以上０．６以下とすることがより好ましい。また上記のＩｎＧａＡｓと同程度にＩｎＰ基板と格子定数が近くなる組成比とするならば、ＡｌＩｎＡｓやＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰとしてもよい。介在層２０は、単層であってもよいし、あるいは、他層との複合層（例えば超格子層）であっても良い。
＜ｎ型半導体層＞
　支持基板１０及び必要に応じて介在層２０上に、ｎ型半導体層３０を設けることができ、当該ｎ型半導体層３０をｎ型クラッド層として用いることができる。発光層５０のIII-V族化合物半導体の組成に応じてｎ型半導体層３０のIII-V族化合物半導体の組成を適宜定めればよい。発光層５０がＩｎＧａＡｓＰ系半導体やＩｎＧａＡｌＡｓ系半導体で構成される場合には、例えばｎ型ＩｎＰ層を用いることができる。ｎ型半導体層３０は単層構造であってもよいし、複数層が積層された複合層であっても構わない。ｎ型クラッド層の厚さとして１μｍ以上５μｍ以下を例示することができる。
＜スペーサ層＞
　ｎ型半導体層３０及びｐ型半導体層７０と発光層５０との間に第１スペーサ層４１及び第２スペーサ層４２をそれぞれ設けることも好ましい。第１スペーサ層４１はアンドープ又はｎ型のIII-V族化合物半導体層とすることができ、例えばｉ型ＩｎＰスペーサ層を用いることが好ましい。一方ｐ側の第２スペーサ層４２はアンドープのIII-V族化合物半導体層とすることが好ましく、例えばｉ型ＩｎＰスペーサ層を用いることができる。アンドープのスペーサ層４２を設けることで、発光層５０とｐ型層との間の不要なドーパントの拡散を防止することができる。各スペーサ層４１，４２の厚さは制限されないが、例えば５ｎｍ以上５００ｎｍ以下とすればよい。
＜ｐ型半導体層＞
　発光層５０及び必要に応じて第２スペーサ層４２上にｐ型半導体層７０を設けることができる。ｐ型半導体層７０は発光層５０の側から順に、ｐ型クラッド層７１及びｐ型コンタクト層７３を備えることができる。ｐ型クラッド層７１及びｐ型コンタクト層７３の間に中間層７２を設けることも好ましい。中間層７２を設けることで、ｐ型クラッド層７１及びｐ型コンタクト層７３の格子不整合を緩和することができる。発光層５０のIII-V族化合物半導体の組成に応じてｐ型半導体層７０のIII-V族化合物半導体の組成を適宜定めればよい。発光層５０がＩｎＧａＡｌＡｓ系半導体で構成される場合には、ｐ型クラッド層としてｐ型ＩｎＰを、中間層としてｐ型ＩｎＧａＡｓＰを、ｐ型コンタクト層７３としてＰを含まないｐ型ＩｎＧａＡｓを例示することができる。ｐ型半導体層７０の各層の膜厚は特に制限されないものの、ｐ型クラッド層７１の膜厚として１μｍ以上５μｍ以下を例示することができ、中間層７２の膜厚として１０ｎｍ以上２００ｎｍ以下を例示することができ、ｐ型コンタクト層７３の膜厚として５０ｎｍ以上２００ｎｍ以下を例示することができる。
＜電極＞
　ｐ型半導体層７０上及び支持基板１０の裏面にそれぞれ第２導電型電極８０及び第１導電型電極９０を設けることができ、各電極を構成するための金属材料は、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）などの一般的なものを用いることができる。さらに、各電極の電極パターンは任意であり、何ら制限されない。
　これまで、化合物半導体基板を成長用基板として用い、これをそのまま支持基板１０として用いる実施形態を説明してきたが、本発明はこれに制限されない。本発明の半導体発光素子の支持基板としては、成長用基板上に各半導体層を形成した後、接合法により成長用基板を除去しつつ、Ｓｉ基板などの半導体基板、ＭｏやＷやコバールなどの金属基板、ＡｌＮなどを使用した各種サブマウント基板などを貼り合わせてこれを支持基板として用いることもできる（以下、「接合法」と称し、特開２０１８－００６４９５号公報及び特開２０１９－１１４６５０号公報を参照する）。接合法を用いた場合について図４を参照し、以下に説明する。なお、図中の符号下二桁は既述の構成と同様であり、重複する説明を省略する。
　接合法を用いる場合は、例えば成長用基板１０上に各半導体層を形成すればよい。そして、各半導体層を形成後に、金属反射層１２２と、支持基板１１０上に設けた金属接合層１２１とで両者を接合し、その後、成長用基板１０を除去すればよい。製造方法の実施形態については後述する。成長用基板１０を除去した後の半導体発光素子２００の構成をより具体的に説明する。半導体発光素子２００は各電極以外にもIII-V族化合物半導体以外の層が設けられ得る。例えば、接合法を用いる場合では、Ｓｉ基板からなる支持基板１１０上には上述の初期成長層ではなく支持基板接合用の金属接合層１２１を含むように形成することができ、この上にｐ型半導体層１７０、発光層１５０、ｎ型半導体層１３０が順次配置される。なお、金属接合層１２１上には、金属反射層１２２を設けることができる。さらに、金属反射層１２２の上には必要に応じてIII-V族化合物半導体層の他、オーミック電極部１８１や、島状に点在するオーミック電極部１８１を取り囲む誘電体層１６０が設けられ得る。誘電体材料としてはＳｉＯ２、ＳｉＮ、ＩＴＯ等を例示することができる。
　なお前述のとおり、上記の一実施形態では、第１導電型半導体層がｎ型であり、第２導電型半導体層がｐ型である場合を例に説明したものの、各層の導電型のｎ型／ｐ型を上記の実施形態と逆転できることが当然に理解される。
（半導体発光素子の製造方法）
　本発明による前述の半導体発光素子の製造方法は、発光層５０を形成する発光層形成工程を少なくとも含み、この発光層形成工程は、第１層５１を形成する第１工程と、第２層５２を形成する第２工程と、を繰り返すことにより前述の積層体を形成する。
　また、必要に応じて、図３を参照して説明した半導体発光素子１００の各層を形成する工程を含んでもよい。第１層５１及び第２層５２として用いることのできるIII-V族化合物半導体材料並びにそれらの組成波長差及び格子定数差の各条件、さらには各膜厚、積層組数等については既述のとおりであり、重複する説明を省略する。
　III-V族化合物半導体層の各層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法や分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、スパッタ法などの公知の薄膜成長方法により形成することができる。ＩｎＧａＡｓＰ系半導体であれば、例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）などを所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ系半導体層を所望の厚さでエピタキシャル成長させることができる。また、III族元素としてＡｌを用いる場合、Ａｌ源として例えばトリメチルアルミニウム（ＴＭＡ）などを用いればよく、V族元素としてＳｂを用いる場合、Ｓｂ源としてＴＭＳｂ（トリメチルアンチモン）などを用いればよい。さらに、各半導体層をｐ型又はｎ型にドーパントする場合は、所望に応じＳｉ、Ｚｎなどを構成元素に含むドーパント源のガスをさらに用いればよい。
　また、第１導電型電極及び第２導電型電極などの金属層の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いることができる。接合法を用いる場合に誘電体層を形成するのであればプラズマＣＶＤ法又はスパッタ法などの、公知の成膜法を適用すればよいし、必要に応じて公知のエッチング法を用いて凹凸形成することも可能である。
　接合法（先に言及した特開２０１８－００６４９５号公報および特開２０１９－１１４６５０号公報を参照する）を用いて図４に示す素子を形成する場合、例えば以下のようにして半導体発光素子を作製することができる。
　まず、成長用基板１０上にエッチングストップ層１２０、ｎ型半導体層１３０、発光層１５０、ｐ型クラッド層１７１、中間層１７２、ｐ型コンタクト層１７３を含むIII-V族化合物半導体層の各層を順次形成する（なお、図４は接合後の状態のため、天地逆転している）。次いで、ｐ型コンタクト層１７３上には島状に分散したｐ型オーミック電極部１８１を形成する。その後、ｐ型オーミック電極部及びその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型コンタクト層１７３をウェットエッチング等により除去し、中間層１７２を露出させる。そして、中間層１７２上に誘電体層１６０を形成する。さらに、誘電体層１６０を部分的にエッチングすることでｐ型オーミック電極部１８１の上部及びｐ型オーミック電極部１８１の周辺部分の中間層１７２を露出させる。金属反射層１２２をｐ型オーミック電極部１８１、ｐ型オーミック電極部１８１の周辺部に露出した中間層１７２及び除去していない領域の誘電体層１６０の上を含む全面に形成する。
　一方、支持基板１１０として導電性Ｓｉ基板などを用いて、支持基板上に金属接合層１２１を形成する。金属反射層１２２及び金属接合層１２１を対向配置して加熱圧縮等により接合する。そして、成長用基板をエッチングして除去しエッチングストップ層１２０を露出させる。エッチングストップ層２０上にｎ型電極９０を形成し、ｎ型電極形成箇所以外のエッチングストップ層１２０をエッチングして除去する、もしくは、エッチングストップ層１２０の一部以外をエッチングして除去した後に、エッチングストップ層１２０の一部の上にｎ型電極１９０を形成することで、接合型の半導体発光素子２００を得ることができる。前述のとおり、各層の導電型のｎ型／ｐ型を上記例と逆転しても構わない。
　以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
　狙いの発光中心波長を１４８０ｎｍとして、以下の実施例１～４及び比較例１～９に係る半導体発光素子を接合法により作製した。
（実施例１）
　実施例１による半導体発光素子２００のIII-V族化合物半導体層の各構成については図４の符号を参照し、後述の支持基板に接合する前の成長用基板の上に成長された状態について表２に厚さとドーパント濃度を示す。Ｓドープのｎ型ＩｎＰ基板を成長用基板１０として用いた。ｎ型ＩｎＰ基板（Ｓドープ、ドーパント濃度２．０×１０１８ａｔｏｍｓ／ｃｍ３）の（１００）面上に、厚さ１００ｎｍのｎ型ＩｎＰ層及び厚さ２０ｎｍのｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓ層（それぞれを初期成長層及びエッチングストップ層１２０）、厚さ３５００ｎｍのｎ型ＩｎＰ層（ｎ型クラッド層としてのｎ型半導体層１３０）、厚さ１００ｎｍのｉ型ＩｎＰ層（第１スペーサ層１４１）、詳細を後述する発光層１５０、厚さ３２０ｎｍのｉ型ＩｎＰ層（第２スペーサ層１４２）、厚さ２４００ｎｍのｐ型ＩｎＰ層（ｐ型クラッド層１７１）、厚さ５０ｎｍのｐ型Ｉｎ０．８Ｇａ０．２Ａｓ０．５Ｐ０．５層（中間層１７２）、厚さ１００ｎｍのｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓ層（ｐ型コンタクト層１７３）をＭＯＣＶＤ法により順次形成した。ｎ型ＩｎＰ層及びｎ型ＩｎＧａＡｓ層（それぞれを初期成長層及びエッチングストップ層１２０）、ｎ型ＩｎＰ層（ｎ型クラッド層としてのｎ型半導体層１３０）はＳｉドープを行い、ドーパント濃度は５．０×１０１７ａｔｏｍｓ／ｃｍ３とした。ｐ型ＩｎＰ層（ｐ型クラッド層１７１）はＺｎドープを行い、ドーパント濃度は７．０×１０１７ａｔｏｍｓ／ｃｍ３とした。ｐ型ＩｎＧａＡｓＰ層（中間層１７２）、ｐ型ＩｎＧａＡｓ層（ｐ型コンタクト層１７３）はＺｎドープを行い、ドーパント濃度は１．５×１０１９ａｔｏｍｓ／ｃｍ３とした。
　発光層１５０の形成に際しては、障壁層となるｉ型Ｉｎａ１Ｇａｂ１Ａｌｃ１Ａｓ層（第１層１５１）をまず形成し、次いで井戸層となるｉ型Ｉｎａ２Ｇａｂ２Ａｌｃ２Ａｓ層（第２層１５２）及び障壁層となるｉ型Ｉｎａ１Ｇａｂ１Ａｌｃ１Ａｓ層（第１層１５１）を１０層ずつ交互に積層し、１０．５組の積層体とした。すなわち、発光層１５０の両端はともに障壁層（第１層５１）である。障壁層（第１層１５１）は、厚さ８ｎｍのＩｎ０．５２６４Ｇａ０．３５９７Ａｌ０．１１３９Ａｓである。すなわち、Ｉｎ組成比（ａ１）が０．５２６４、Ｇａ組成比（ｂ１）が０．３５９７、Ａｌ組成比（ｃ１）が０．１１３９である。また、井戸層（第２層１５２）は、厚さ１０ｎｍのＩｎ０．５６６３Ｇａ０．３５１６Ａｌ０．０８２１Ａｓである。すなわち、Ｉｎ組成比（ａ２）が０．５６６３、Ｇａ組成比（ｂ２）が０．３５１６、Ａｌ組成比（ｃ２）が０．０８２１である。そして、上述したように格子定数を計算し、ＳＴＲＪａｐａｎ社製シュミレーションソフト（ＳｉＬＥＮＳｅ）を用いてバンド構造を計算した。障壁層（第１層５１）及び井戸層（第２層１５２）の、厚み、組成比、組成波長及び格子定数の値を、表３に記載する。実施例１の発光層の組成比における組成波長差は１２６．６ｎｍであり、２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値（格子定数差の比）は百分率で０．２８％であり、伝導帯側の井戸深さ（Ｄｃ）の、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））が百分率で６６．５％であった。これらの値を表４に記載する。また、発光層の合計膜厚は１８０ｎｍである。なお、上記した実施例１における各層の各組成はＳＩＭＳ分析により測定した値である。なお、発光層の各層については発光層を露出させた後にＳＩＭＳ分析して各層の固相比を確認した。
Figure JPOXMLDOC01-appb-T000003
　ｐ型コンタクト層上には島状に分散したｐ型オーミック電極部１８１（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚さ：５３０ｎｍ）を形成した。なお、島状のパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極１８１を蒸着し、レジストパターンのリフトオフにより形成した。チップ面積に対するｐ型オーミック電極部面積の割合（接触面積率）は０．９５％であり、チップサイズは２８０μｍ角である。
　次に、ｐ型オーミック電極部１８１及びその周辺にレジストマスクを形成し、オーミック電極部１８１を形成した場所以外のｐ型コンタクト層１７３を、酒石酸－過酸化水素系のウェットエッチングにより除去し、中間層１７２を露出させた。その後、プラズマＣＶＤ法により中間層１７２上の全面にＳｉＯ２からなる誘電体層１６０（厚さ：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部１８１の上方領域に、幅方向及び長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部１８１及びその周辺の誘電体層１６０を、ＢＨＦによるウェットエッチングにより除去し、ｐ型オーミック電極部１８１の上部及びｐ型オーミック電極部周辺の中間層１７２を露出させた（図示せず）。
　次に、金属反射層１２２を中間層１７２上の全面（ｐ型オーミック電極部１８１の上部、誘電体層６０の上部、及びｐ型オーミック電極部周辺の露出した中間層１７２）に蒸着により形成した。金属反射層（Ｔｉ／Ａｕ／Ｐｔ／Ａｕ）の各金属層の厚さは、順に２ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。一方、支持基板となる導電性Ｓｉ基板（厚さ：２００μｍ）上に、金属接合層１２１を形成した。金属接合層（Ｔｉ／Ｐｔ／Ａｕ）の各金属層の厚さは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
　これら金属反射層１２２及び金属接合層１２１を対向配置して、３１５℃で加熱圧縮接合を行った。そして、ｎ型ＩｎＰ基板１１０を塩酸希釈液によりウェットエッチングして除去した。
　ｎ型エッチングストップ層１２０上に、上面電極の配線部として、ｎ型電極１９０（Ａｕ（厚さ：１０ｎｍ）／Ｇｅ（厚さ：３３ｎｍ）／Ａｕ（厚さ：５７ｎｍ）／Ｎｉ（厚さ：３４ｎｍ）／Ａｕ（厚さ：８００ｎｍ）／Ｔｉ（厚さ：１００ｎｍ）／Ａｕ（厚さ：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより形成した。さらに、パッド部（Ｔｉ（厚さ：１５０ｎｍ）／Ｐｔ（厚さ：１００ｎｍ）／Ａｕ（厚さ：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを形成した。そして、ｎ型電極１９０の直下とその近傍以外のｎ型エッチングストップ層１２０をウェットエッチングにより除去し、粗面化処理を行った。その後、パッド部の上面を除く発光素子１００の上面と側面に誘電体の保護膜（図示しない）を形成した。
（実施例２）
　障壁層となる第１層１５１の組成を、Ｉｎ０．５２６４Ｇａ０．３５９７Ａｌ０．１１３９Ａｓから、Ｉｎ０．５２６４Ｇａ０．３１６６Ａｌ０．１５７０Ａｓに変更した以外は、実施例１と同様にして実施例２にかかる半導体発光素子を得た。障壁層（第１層１５１）及び井戸層（第２層１５２）の、厚み、組成比、組成波長及び格子定数の値を、表３に記載する。実施例２の発光層の組成比における組成波長差は２１８．４ｎｍであり、２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値（格子定数差の比）は０．２８％であり、伝導帯側の井戸深さ（Ｄｃ）の、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））が６８．７％であった。これらの値を表４に記載する。
（実施例３～５、比較例１～９）
　障壁層（第１層１５１）の組成及び井戸層（第２層１５２）の組成と厚みを、表３に記載したとおりに変えた以外は、実施例１と同様にして、実施例３～５、及び比較例１～９にかかる半導体発光素子を得た。
　さらに、実施例と比較例について、障壁層（第１層１５１）の組成及び井戸層（第２層１５２）の組成から算出されるそれぞれの組成波長及び格子定数を表３に記載した。そして、障壁層（第１層１５１）及び井戸層（第２層１５２）の組成波長差及び２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値（格子定数差の比）、そして、伝導帯の井戸深さ（Ｄｃ）及び価電子帯の井戸深さ（Ｄｖ）の計算値と、伝導帯側の井戸深さ（Ｄｃ）と価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））の値を、それぞれ表４に記載した。
Figure JPOXMLDOC01-appb-T000004
Figure JPOXMLDOC01-appb-T000005
　実施例１～５、比較例１～９のそれぞれにかかる半導体発光素子に、定電流電圧電源を用いて３６ｍＡの電流を流したときの順方向電圧Ｖｆ（Ｖ）、積分球による発光出力Ｐｏ（ｍＷ）、及びスペクトルアナライザ（横河計測株式会社製AQ6374）による発光中心波長λｐ（ｎｍ）及び半値幅(FWHM、単位ｎｍ)を測定し、それぞれ３個の試料の測定結果の平均値を求めた。それぞれの測定結果を表４に示し、半値幅及び発光出力についての評価も併せて示した。
　表４中、発光ピークの半値幅（ＦＷＨＭ）及び発光出力のそれぞれについて、下記基準で評価した。
　半値幅
　　＋＋・・・１１０ｎｍ未満
　　　＋・・・１１０ｎｍ以上１２０ｎｍ未満
　　　－・・・１２０ｎｍ以上
　発光出力
　　＋＋・・・４．８０ｍＷ以上
　　　＋・・・４．４０ｍＷ以上４．８０ｍＷ未満
　　　－・・・４．４０ｍＷ未満
　表４の結果より、本発明に従う組成波長差及び（Ｄｃ／（Ｄｃ＋Ｄｖ））の値を兼ね備える実施例は、いずれも発光出力が大きく半値幅が小さいことが分かる。Ｖ族元素が１種類である比較例１～２と実施例１～５とを比較すると、実施例の方が、発光出力が大きくかつ半値幅の値も小さい。また、組成波長差が５０ｎｍ以下である比較例１と３に対しては、実施例１と２と５では発光出力が大幅に向上しており、実施例３と４では同等の発光出力を持ちつつ半値幅が小さくなっていることが分かる。比較例４～９は、組成波長差が大きいものの（Ｄｃ／（Ｄｃ＋Ｄｖ））の値が６５％未満であるため、実施例に比べて出力が小さい。
　本発明によれば、従来の発光素子に比べて発光特性が良好な半導体発光素子及びその製造方法を提供することができ、有用である。
　　１０　　　支持基板
　　２０　　　介在層
　　３０　　　ｎ型半導体積層体
　　４１　　　第１スペーサ層
　　４２　　　第２スペーサ層
　　５０　　　発光層
　　５１　　　第１層
　　５２　　　第２層
　　６０　　　誘電体層
　　７０　　　ｐ型半導体層
　　７１　　　ｐ型クラッド層
　　７２　　　中間層
　　７３　　　ｐ型コンタクト層
　　８０　　　第２導電型電極
　　９０　　　第１導電型電極
　１００　　　半導体発光素子
 

Claims (6)

  1. 　第１のIII-V族化合物半導体層と第２のIII-V族化合物半導体層とを繰り返し積層した積層体を有する発光層を備える半導体発光素子であって、
    　前記第１及び前記第２のIII-V族化合物半導体層におけるIII族元素はＡｌ、Ｇａ、Ｉｎからなる群より選択される１種又は２種以上であり、
    　前記第１及び前記第２のIII-V族化合物半導体層におけるV族元素はＡｓ、Ｓｂ、Ｐからなる群より選択される１種又は２種以上であり、
    　前記第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が７０ｎｍ以上であり、
    　前記積層体のバンド構造における伝導帯側の井戸深さ（Ｄｃ）が、価電子帯側の井戸深さ（Ｄｖ）よりも大きく、かつ前記組成波長差により形成される前記伝導帯側の井戸深さ（Ｄｃ）の、前記伝導帯側の井戸深さ（Ｄｃ）と前記価電子帯の井戸深さ（Ｄｖ）の合計に対する比（Ｄｃ／（Ｄｃ＋Ｄｖ））が６５％以上であることを特徴とする、半導体発光素子。
  2. 　前記第１のIII-V族化合物半導体層の格子定数と前記第２のIII-V族化合物半導体層の格子定数における、２つの格子定数の差の絶対値を２つの格子定数の平均値で割った値が、０．１０％以上０．４０％以下である、請求項１に記載の半導体発光素子。
  3. 　前記価電子帯側の井戸深さ（Ｄｖ）が０．１１ｅＶ以下である、請求項１に記載の半導体発光素子。
  4. 　前記第１及び前記第２のIII-V族化合物半導体層におけるV族元素はＡｓ、Ｓｂ、Ｐからなる群より選択される１種である、請求項１に記載の半導体発光素子。
  5. 　前記第１のIII-V族化合物半導体層の組成波長と、前記第２のIII-V族化合物半導体層の組成波長との組成波長差が１００ｎｍ以上２９０ｎｍ以下である、請求項１に記載の半導体発光素子。
  6. 　請求項１～５のいずれか１項に記載の半導体発光素子を製造する方法であって、
    　前記発光層を形成する発光層形成工程を含み、
    　前記発光層形成工程は、前記第１のIII-V族化合物半導体層を形成する第１工程と、前記第２のIII-V族化合物半導体層を形成する第２工程と、を繰り返すことにより前記積層体を形成する、半導体発光素子の製造方法。
     
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134842A (ja) * 2000-10-26 2002-05-10 Hitachi Ltd 半導体レーザ装置
WO2004112208A1 (ja) * 2003-06-11 2004-12-23 Nec Corporation 半導体レーザ
JP2006196484A (ja) * 2005-01-11 2006-07-27 Hitachi Ltd 光半導体装置
WO2009100943A1 (de) * 2008-02-15 2009-08-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Infrarot-halbleiterlaser

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101766719B1 (ko) * 2010-03-25 2017-08-09 엘지이노텍 주식회사 발광 다이오드 및 이를 포함하는 발광 소자 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134842A (ja) * 2000-10-26 2002-05-10 Hitachi Ltd 半導体レーザ装置
WO2004112208A1 (ja) * 2003-06-11 2004-12-23 Nec Corporation 半導体レーザ
JP2006196484A (ja) * 2005-01-11 2006-07-27 Hitachi Ltd 光半導体装置
WO2009100943A1 (de) * 2008-02-15 2009-08-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Infrarot-halbleiterlaser

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