WO2024014358A1 - 炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 Download PDF

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俊策 上田
宏樹 高岡
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Sumitomo Electric Industries Ltd
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
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    • C30B25/02—Epitaxial-layer growth
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Definitions

  • the present disclosure relates to a method for manufacturing a silicon carbide substrate, a silicon carbide epitaxial substrate, and a silicon carbide semiconductor device.
  • This application claims priority based on Japanese Patent Application No. 2022-113414, which is a Japanese patent application filed on July 14, 2022. All contents described in the Japanese patent application are incorporated herein by reference.
  • Patent Document 1 JP 2014-185055A (Patent Document 1) describes an ingot in which the difference between the maximum value and the minimum value of the lattice constant in the ⁇ 0001> direction is 0.004 nm or less.
  • a silicon carbide substrate according to the present disclosure has a main surface.
  • the main surface includes a central portion and an outer peripheral portion located 10 mm away from the outer peripheral edge of the main surface toward the central portion.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion from the lattice spacing of the (11-20) plane in the outer peripheral portion is ⁇ 0.00081 nm or more and 0.00065 nm or less.
  • the surface density of basal plane dislocations on the main surface is 700 cm -2 or more.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide substrate according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG.
  • FIG. 4 is a schematic cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a schematic partial cross-sectional view showing the configuration of the silicon carbide crystal manufacturing apparatus according to the present embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a silicon carbide crystal growth process.
  • FIG. 7 is a schematic cross-sectional view showing a step of annealing a silicon carbide crystal.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide substrate according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG
  • FIG. 8 is a flowchart schematically showing a method for manufacturing a silicon carbide semiconductor device according to this embodiment.
  • FIG. 9 is a schematic cross-sectional view showing the structure of the silicon carbide epitaxial substrate according to this embodiment.
  • FIG. 10 is a schematic cross-sectional view showing the process of forming the body region.
  • FIG. 11 is a schematic cross-sectional view showing the process of forming a source region.
  • FIG. 12 is a schematic cross-sectional view showing a step of forming a trench on the third main surface of the silicon carbide epitaxial layer.
  • FIG. 13 is a schematic cross-sectional view showing the process of forming a gate insulating film.
  • FIG. 14 is a schematic cross-sectional view showing the process of forming a gate electrode and an interlayer insulating film.
  • FIG. 15 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to this embodiment.
  • An object of the present disclosure is to provide a method for manufacturing a silicon carbide substrate, a silicon carbide epitaxial substrate, and a silicon carbide semiconductor device that can suppress the occurrence of cracks.
  • Silicon carbide substrate 100 has main surface 2.
  • the main surface 2 includes a central portion 30 and an outer peripheral portion 20 located 10 mm away from the outer peripheral edge 9 of the main surface 2 toward the central portion 30.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is ⁇ 0.00081 nm or more and 0.00065 nm or less.
  • the surface density of basal plane dislocations 4 on the main surface 2 is 700 cm ⁇ 2 or more.
  • the basal plane dislocation 4 Since the areal density of silicon carbide substrate 100 is high, stress in silicon carbide substrate 100 can be reduced. Therefore, generation of cracks in silicon carbide substrate 100 can be suppressed.
  • the areal density of basal plane dislocations 4 on main surface 2 may be 1000 cm -2 or more. Thereby, generation of cracks in silicon carbide substrate 100 can be further suppressed.
  • the lattice plane of the (11-20) plane in the central part 30 The value obtained by subtracting the interval may be ⁇ 0.00054 nm or more and ⁇ 0.00017 nm or less. Thereby, generation of cracks in silicon carbide substrate 100 can be further suppressed.
  • Silicon carbide substrate 100 has main surface 2.
  • the main surface 2 includes a central portion 30 and an outer peripheral portion 20 located 10 mm away from the outer peripheral edge 9 of the main surface 2 toward the central portion 30.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is ⁇ 0.00083 nm or more and ⁇ 0.00009 nm or less.
  • the surface density of basal plane dislocations 4 on the main surface 2 is less than 700 cm ⁇ 2 .
  • the stress in the silicon carbide substrate 100 can be reduced. can be reduced. Therefore, while suppressing the occurrence of cracks in silicon carbide substrate 100, it is possible to suppress a decrease in reliability of silicon carbide semiconductor device 400.
  • the areal density of basal plane dislocations 4 on main surface 2 may be 300 cm ⁇ 2 or less. Thereby, while suppressing the occurrence of cracks in silicon carbide substrate 100, it is possible to further suppress a decrease in reliability of silicon carbide semiconductor device 400.
  • the lattice plane of the (11-20) plane in the central part 30 The value obtained by subtracting the interval may be ⁇ 0.00056 nm or more and ⁇ 0.00024 nm or less.
  • main surface 2 may have a diameter of 150 mm or more.
  • the diameter of main surface 2 is large, it is possible to effectively suppress the occurrence of cracks in silicon carbide substrate 100.
  • main surface 2 may have a diameter of 200 mm or more.
  • the diameter of main surface 2 is large, it is possible to effectively suppress the occurrence of cracks in silicon carbide substrate 100.
  • Silicon carbide epitaxial substrate 200 includes silicon carbide substrate 100 according to any one of (1) to (8) above, and silicon carbide epitaxial layer 60 provided on silicon carbide substrate 100. We are prepared.
  • a method for manufacturing silicon carbide semiconductor device 400 according to the present disclosure includes the following steps. Silicon carbide epitaxial substrate 200 described in (9) above is prepared. Silicon carbide epitaxial substrate 200 is processed. [Details of embodiments of the present disclosure] Hereinafter, details of embodiments of the present disclosure will be described based on the drawings. In the following drawings, the same or corresponding parts are given the same reference numerals, and the description thereof will not be repeated. In the crystallographic descriptions in this specification, individual orientations are indicated by [], collective orientations are indicated by ⁇ >, individual planes are indicated by (), and collective planes are indicated by ⁇ , respectively. Regarding negative indexes, a "-" (bar) is supposed to be placed above the number in terms of crystallography, but in this specification, a negative sign is placed in front of the number.
  • FIG. 1 is a schematic plan view showing the configuration of silicon carbide substrate 100 according to the first embodiment.
  • silicon carbide substrate 100 has main surface 2 (second main surface 2).
  • the second main surface 2 extends along each of the first direction 101 and the second direction 102.
  • the first direction 101 is, for example, the ⁇ 11-20> direction, although it is not particularly limited.
  • the second direction 102 is, for example, the ⁇ 1-100> direction, although it is not particularly limited.
  • the off direction is, for example, the first direction 101.
  • Silicon carbide substrate 100 is made of, for example, hexagonal silicon carbide.
  • the polytype of hexagonal silicon carbide is, for example, 4H.
  • Silicon carbide substrate 100 contains, for example, n-type impurities such as nitrogen.
  • the second principal surface 2 is a ⁇ 0001 ⁇ plane or a plane inclined in the off direction with respect to the ⁇ 0001 ⁇ plane.
  • the second principal surface 2 is, for example, a (0001) plane or a plane inclined in the off direction with respect to the (0001) plane.
  • the first principal surface 1 (see FIG. 2) is, for example, a (000-1) plane or a plane inclined in the off direction with respect to the (000-1) plane.
  • the second principal surface 2 may be, for example, a (000-1) plane or a plane inclined in the off direction with respect to the (000-1) plane.
  • the first principal surface 1 (see FIG. 2) is, for example, a (0001) plane or a plane inclined in the off direction with respect to the (0001) plane.
  • the outer peripheral edge 9 of the second main surface 2 has an orientation flat portion 7 and an arcuate portion 8.
  • the arcuate portion 8 is continuous with the orientation flat portion 7.
  • the orientation flat portion 7 extends along a first direction 101 when viewed from a direction perpendicular to the second main surface 2.
  • the diameter W1 of the second main surface 2 is, for example, 150 mm.
  • the diameter W1 may be 150 mm or more, or 200 mm or more.
  • the upper limit of the diameter W1 is not particularly limited, but may be, for example, 300 mm or less. When viewed in a direction perpendicular to the second principal surface 2, the diameter W1 is the longest linear distance between two different points on the outer peripheral edge 9.
  • the second main surface 2 has a central portion 30 and an outer peripheral portion 20.
  • the central portion 30 is located at the center of the second main surface 2.
  • the central portion 30 is located at the center of a circle including the arcuate portion 8.
  • the outer peripheral portion 20 is located at a distance of 10 mm from the outer peripheral edge 9 of the second main surface 2 toward the central portion 30. From another point of view, the distance W2 between the outer peripheral portion 20 and the outer peripheral edge 9 in the radial direction outward from the center of the second main surface 2 is 10 mm.
  • the outer circumferential portion 20 has a first outer circumferential position 21 , a second outer circumferential position 22 , a third outer circumferential position 23 , and a fourth outer circumferential position 24 .
  • the first outer peripheral position 21 is located away from the central portion 30 in the first direction 101 .
  • the second outer circumferential position 22 is located at a position where the first outer circumferential position 21 has rotated 90° clockwise about the center portion 30 .
  • the fourth outer circumferential position 24 is located at a position where the second outer circumferential position 22 is rotated 90° clockwise about the center portion 30.
  • the third outer circumferential position 23 is located at a position where the fourth outer circumferential position 24 is rotated 90° clockwise about the center portion 30.
  • the fourth outer circumferential position 24, the center portion 30, and the first outer circumferential position 21 are , are located on a straight line parallel to the first direction 101.
  • the second outer circumferential position 22, the central part 30, and the third outer circumferential position 23 is located on a straight line parallel to the second direction 102.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. 1.
  • the cross section shown in FIG. 2 is perpendicular to the first main surface 1 and parallel to the first direction 101.
  • silicon carbide substrate 100 according to this embodiment has first main surface 1.
  • the first main surface 1 is on the opposite side of the second main surface 2.
  • the thickness of silicon carbide substrate 100 is, for example, 300 ⁇ m or more and 700 ⁇ m or less.
  • the third direction 103 is a direction perpendicular to each of the first direction 101 and the second direction 102.
  • the thickness direction of silicon carbide substrate 100 is the same as third direction 103.
  • the off angle ⁇ of the plane inclined in the off direction with respect to the ⁇ 0001 ⁇ plane may be 8° or less.
  • the upper limit of the off-angle ⁇ is not particularly limited, but may be, for example, 6° or less, or 4° or less.
  • the lower limit of the off-angle ⁇ is not particularly limited, but may be, for example, 1° or more, or 2° or more.
  • the off-direction of the plane inclined in the off-direction with respect to the ⁇ 0001 ⁇ plane is, for example, the ⁇ 11-20> direction, although it is not particularly limited.
  • silicon carbide substrate 100 has a plurality of basal plane dislocations 4.
  • Each of the plurality of basal plane dislocations 4 extends along the (0001) plane.
  • basal plane dislocations exposed on first principal surface 1 or second principal surface 2 can be represented as the areal density of basal plane dislocations of silicon carbide substrate 100.
  • the areal density of basal plane dislocations 4 is determined using, for example, molten potassium hydroxide (KOH). Specifically, the surface to be measured (for example, the (0001) surface) is etched with molten KOH. As a result, the silicon carbide region near the basal plane dislocations exposed on the surface to be measured is etched, and etch pits are formed on the surface to be measured.
  • the temperature of the KOH melt is, for example, 500°C or more and 550°C or less. Etching time is 5 minutes or more and 10 minutes or less.
  • etch pits on the surface to be measured are observed using a Normarski differential interference microscope.
  • the value obtained by dividing the number of etch pits formed on the surface to be measured by the measurement area on the surface to be measured corresponds to the areal density of basal plane dislocations.
  • the observation field of view is, for example, 0.082 cm x 0.070 cm.
  • the measurement interval is, for example, 5 mm.
  • the areal density of basal plane dislocations 4 on second main surface 2 is 700 cm -2 or more.
  • the lower limit of the areal density of basal plane dislocations 4 on the second main surface 2 is not particularly limited, but may be, for example, 800 cm -2 or more, 1000 cm -2 or more, or 1100 cm -2 or more. There may be.
  • the upper limit of the areal density of basal plane dislocations 4 on the second principal surface 2 is not particularly limited, but may be, for example, 2000 cm -2 or less, 1500 cm -2 or less, or 1300 cm -2 or less. There may be.
  • the areal density of basal plane dislocations 4 on first main surface 1 may be 700 cm ⁇ 2 or more.
  • the lower limit of the areal density of basal plane dislocations 4 on the first principal surface 1 is not particularly limited, but may be, for example, 800 cm -2 or more, 1000 cm -2 or more, or 1100 cm -2 or more. There may be.
  • the upper limit of the areal density of basal plane dislocations 4 on the first principal surface 1 is not particularly limited, but may be, for example, 2000 cm -2 or less, 1500 cm -2 or less, or 1300 cm -2 or less. There may be.
  • FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG. 1.
  • the area shown in FIG. 3 corresponds to the outer circumference 20.
  • the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is a first lattice spacing D1.
  • the first lattice spacing D1 corresponds to the lattice constant in the ⁇ 11-20> direction in the outer peripheral portion 20.
  • FIG. 4 is a schematic cross-sectional view taken along line IV-IV in FIG. 1.
  • the area shown in FIG. 4 corresponds to the central portion 30.
  • the lattice spacing of the (11-20) plane in the central portion 30 is the second lattice spacing D2.
  • the second lattice spacing D2 corresponds to the lattice constant in the ⁇ 11-20> direction in the central portion 30.
  • the lattice spacing in each of the central portion 30 and the outer peripheral portion 20 can be measured using an X-ray diffraction device (product name: SmartLab) manufactured by Rigaku Corporation.
  • the X-ray source is, for example, Cu-K ⁇ 1 ray.
  • the tube voltage is, for example, 45 kV.
  • the tube current is, for example, 40 mA.
  • a 2 ⁇ / ⁇ scanning method on a diffraction surface is used.
  • the diffraction plane is the (11-20) plane.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is as follows: -0.00081 nm or more and 0.00065 nm or less.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 may be ⁇ 0.00081 nm or more and less than 0 nm.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is not particularly limited, but is, for example, -0.00054 nm or more -0. 00017 nm or less, -0.00081 nm or more and -0.00017 nm or less, -0.00054 nm or more and 0.00065 nm or less, or -0.00049 nm or more -0. It may be less than 00022 nm.
  • Silicon carbide substrate 100 according to the second embodiment differs from silicon carbide substrate 100 according to the first embodiment in the combination of the areal density of basal plane dislocations 4 and the difference in the lattice spacing of the (11-20) plane.
  • the other configurations are substantially the same as silicon carbide substrate 100 according to the first embodiment.
  • the structure different from silicon carbide substrate 100 according to the first embodiment will be mainly explained.
  • the areal density of basal plane dislocations 4 on second main surface 2 is less than 700 cm ⁇ 2 .
  • the lower limit of the areal density of basal plane dislocations 4 on the second main surface 2 is not particularly limited, but may be, for example, 100 cm -2 or more, 200 cm -2 or more, or 250 cm -2 or more. There may be.
  • the upper limit of the areal density of basal plane dislocations 4 on the second main surface 2 is not particularly limited, but may be, for example, 500 cm -2 or less, 400 cm -2 or less, or 300 cm -2 or less. There may be.
  • the areal density of basal plane dislocations 4 on first main surface 1 is less than 700 cm ⁇ 2 .
  • the lower limit of the areal density of basal plane dislocations 4 on the first principal surface 1 is not particularly limited, but may be, for example, 100 cm -2 or more, 200 cm -2 or more, or 250 cm -2 or more. There may be.
  • the upper limit of the areal density of basal plane dislocations 4 on the first principal surface 1 is not particularly limited, but may be, for example, 500 cm -2 or less, 400 cm -2 or less, or 300 cm -2 or less. There may be.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is as follows: -0.00083 nm or more and -0.00009 nm or less. Even if the value obtained by subtracting the lattice spacing of the (11-20) plane in the central part 30 from the lattice spacing of the (11-20) plane in the outer peripheral part 20 is -0.00083 nm or more and -0.00019 nm or less good.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is not particularly limited, but is, for example, -0.00083 nm or more -0. 00024 nm or less, -0.00056 nm or more and -0.00009 nm or less, -0.00056 nm or more and -0.00024 nm or less, or -0.00051 nm or more -0 It may be .00029 nm or less.
  • FIG. 5 is a schematic partial cross-sectional view showing the configuration of an apparatus for manufacturing silicon carbide crystal 110 according to the present embodiment.
  • an apparatus 300 for manufacturing silicon carbide crystal 110 mainly includes a first crucible 130, a first heat insulating material 145, and an induction heating coil 140.
  • the first crucible 130 is made of graphite.
  • the first crucible 130 has a first housing section 132 and a first lid section 131.
  • the first lid part 131 is arranged on the first accommodating part 132.
  • the first heat insulating material 145 is arranged to cover the entire first crucible 130.
  • the induction heating coil 140 is arranged in a spiral around the outer periphery of the first heat insulating material 145 . By applying electric power to the induction heating coil 140, the first crucible 130 is heated by electromagnetic induction.
  • silicon carbide raw material 153 is placed in first storage portion 132.
  • Silicon carbide raw material 153 is, for example, polycrystalline silicon carbide powder.
  • the seed substrate 150 is fixed to the first lid part 131 using, for example, an adhesive (not shown).
  • Seed substrate 150 has a growth surface 151 and a mounting surface 152. Attachment surface 152 is on the opposite side from growth surface 151. Growth surface 151 faces silicon carbide raw material 153.
  • the mounting surface 152 faces the first lid portion 131 . Growth surface 151 of seed substrate 150 is arranged to face the surface of silicon carbide raw material 153.
  • Seed substrate 150 is, for example, a silicon carbide single crystal substrate whose polytype is 4H.
  • the diameter of the growth surface 151 is, for example, 150 mm.
  • the diameter of the growth surface 151 may be 150 mm or more.
  • the growth surface 151 is, for example, a surface inclined by an off-angle of about 8° or less with respect to the ⁇ 0001 ⁇ plane. As described above, seed substrate 150 and silicon carbide raw material 153 are placed in first crucible 130.
  • FIG. 6 is a schematic cross-sectional view showing the growth process of silicon carbide crystal 110.
  • the pressure in first crucible 130 is reduced while the temperature of growth surface 151 of seed substrate 150 is lower than the temperature of silicon carbide raw material 153.
  • the pressure of the atmospheric gas in the first crucible 130 is reduced to, for example, 1.0 kPa.
  • silicon carbide raw material 153 starts to sublimate, and the sublimated silicon carbide gas recrystallizes on growth surface 151 of seed substrate 150 .
  • silicon carbide crystal 110 grows as a single crystal. While silicon carbide crystal 110 is growing, the pressure within first crucible 130 is maintained at, for example, approximately 0.1 kPa or more and 3 kPa or less.
  • silicon carbide crystal 110 is grown on seed substrate 150 by subliming silicon carbide raw material 153.
  • the temperature of silicon carbide crystal 110 is, for example, 2100° C. or higher and 2300° C. or lower.
  • the lower limit of the temperature of silicon carbide crystal 110 is not particularly limited, but may be, for example, 2125° C. or higher, or 2150° C. or higher.
  • the upper limit of the temperature of silicon carbide crystal 110 is not particularly limited, but may be, for example, 2250° C. or lower or 2275° C. or lower.
  • FIG. 7 is a schematic cross-sectional view showing a step of annealing silicon carbide crystal 110.
  • an annealing device 301 for silicon carbide crystal 110 includes a second crucible 135, an upper resistance heater 141, a lower resistance heater 142, a second heat insulating material 146, a support base 160, and a third It mainly has a heat insulating material 170.
  • the second crucible 135 is made of graphite.
  • the second crucible 135 has a second housing section 134 and a second lid section 133.
  • the second lid part 133 is arranged on the second accommodating part 134.
  • the second heat insulating material 146 is arranged around the outer peripheral surface of the second crucible 135.
  • the second heat insulating material 146 is not arranged at a position facing each of the upper surface and the lower surface of the second crucible 135.
  • Upper resistance heater 141 faces the upper surface of second crucible 135 .
  • Lower resistance heater 142 faces the lower surface of second crucible 135 .
  • the support stand 160 is arranged inside the second accommodating part 134 .
  • the support stand 160 has a plate portion 162 and a support portion 161.
  • the plate portion 162 is arranged on the support portion 161.
  • the third heat insulating material 170 is arranged on the plate portion 162.
  • the bulk density of graphite constituting the third heat insulating material 170 is, for example, 0.1 g/cm 3 or more and 0.16 g/cm 3 or less.
  • the bulk density of the graphite constituting the support base 160 is, for example, 1.6 g/cm 3 or more and 1.9 g/cm 3 or less.
  • Silicon carbide crystal 110 is placed on third heat insulating material 170 . Silicon carbide crystal 110 is in contact with third heat insulating material 170 .
  • silicon carbide crystal 110 is heated. No resistance heater is arranged around the outer peripheral surface of silicon carbide crystal 110.
  • the thickness of the second heat insulating material 146 is reduced, heat easily escapes from the inside of the second crucible 135 to the outside. Thereby, the difference in temperature between the outer peripheral portion of silicon carbide crystal 110 and the temperature at the central portion of silicon carbide crystal 110 can be reduced.
  • the temperature at the outer periphery of silicon carbide crystal 110 may be lower than the temperature at the center of silicon carbide crystal 110.
  • silicon carbide crystal 110 is removed from first crucible 130 , it is placed on third heat insulating material 170 in second crucible 135 . Silicon carbide crystal 110 is annealed with silicon carbide crystal 110 disposed on third heat insulating material 170 .
  • the difference in coefficient of thermal expansion between silicon carbide crystal 110 and third heat insulating material 170 is smaller than the difference in coefficient of thermal expansion between silicon carbide crystal 110 and first crucible 130 . Therefore, compared to the case where silicon carbide crystal 110 is annealed with silicon carbide crystal 110 attached to first crucible 130, silicon carbide crystal 110 is annealed with silicon carbide crystal 110 disposed on third heat insulating material 170.
  • stress in silicon carbide crystal 110 can be effectively alleviated. Thereby, stress in the outer peripheral portion of silicon carbide crystal 110 can be reduced.
  • silicon carbide crystal 110 is sliced. Specifically, silicon carbide crystal 110 is sliced along a plane perpendicular to the central axis of silicon carbide crystal 110 using, for example, a saw wire. Thereby, a plurality of silicon carbide substrates 100 according to this embodiment are obtained (see FIG. 2). According to silicon carbide substrate 100 according to the present embodiment, the value obtained by subtracting second lattice spacing D2 from first lattice spacing D1 is a small or negative value.
  • FIG. 8 is a flowchart schematically showing a method for manufacturing silicon carbide semiconductor device 400 according to this embodiment.
  • the method for manufacturing silicon carbide semiconductor device 400 according to the present embodiment includes a step of preparing silicon carbide epitaxial substrate 200 (S1), and a step of processing silicon carbide epitaxial substrate 200 (S2). It mainly has
  • a step (S1) of preparing silicon carbide epitaxial substrate 200 is performed.
  • silicon carbide substrate 100 according to the first embodiment is prepared (see FIG. 1).
  • silicon carbide epitaxial layer 60 is formed on silicon carbide substrate 100.
  • silicon carbide epitaxial layer 60 is formed on first main surface 1 of silicon carbide substrate 100 by epitaxial growth.
  • silane (SiH 4 ) and propane (C 3 H 8 ) are used as source gases, and hydrogen (H 2 ) is used as a carrier gas.
  • the temperature for epitaxial growth is, for example, about 1400° C. or more and 1700° C. or less.
  • an n-type impurity, such as nitrogen, is introduced into silicon carbide epitaxial layer 60.
  • FIG. 9 is a schematic cross-sectional view showing the configuration of silicon carbide epitaxial substrate 200 according to this embodiment.
  • the basal plane dislocation 4 is omitted in the drawings from FIG. 9 onwards.
  • silicon carbide epitaxial substrate 200 includes silicon carbide substrate 100 and silicon carbide epitaxial layer 60. Silicon carbide epitaxial layer 60 is provided on silicon carbide substrate 100. Silicon carbide epitaxial layer 60 has third main surface 3 . Third main surface 3 constitutes the surface of silicon carbide epitaxial substrate 200 . Second main surface 2 constitutes the back surface of silicon carbide epitaxial substrate 200 .
  • Silicon carbide epitaxial layer 60 may include buffer layer 41 and drift layer 42 .
  • Buffer layer 41 is in contact with silicon carbide substrate 100 at first main surface 1 .
  • Drift layer 42 is provided on buffer layer 41.
  • Each of the buffer layer 41 and the drift layer 42 contains an n-type impurity such as nitrogen.
  • the concentration of n-type impurities contained in the buffer layer 41 may be higher than the concentration of n-type impurities contained in the drift layer 42.
  • a step (S2) of processing silicon carbide epitaxial substrate 200 is performed. Specifically, the following processing is performed on silicon carbide epitaxial substrate 200. First, ion implantation is performed into silicon carbide epitaxial substrate 200.
  • FIG. 10 is a schematic cross-sectional view showing the process of forming the body region.
  • a p-type impurity such as aluminum is ion-implanted into third main surface 3 of silicon carbide epitaxial layer 60 .
  • body region 113 having p-type conductivity is formed.
  • the portion where body region 113 is not formed becomes drift layer 42 and buffer layer 41.
  • the thickness of the body region 113 is, for example, 0.9 ⁇ m.
  • Silicon carbide epitaxial layer 60 includes buffer layer 41 , drift layer 42 , and body region 113 .
  • FIG. 11 is a schematic cross-sectional view showing the process of forming a source region.
  • an n-type impurity such as phosphorus is ion-implanted into body region 113, for example.
  • a source region 114 having an n-type conductivity type is formed.
  • the thickness of the source region 114 is, for example, 0.4 ⁇ m.
  • the concentration of n-type impurities contained in source region 114 is higher than the concentration of p-type impurities contained in body region 113.
  • a contact region 118 is formed by ion-implanting a p-type impurity such as aluminum into the source region 114.
  • Contact region 118 is formed to penetrate source region 114 and body region 113 and be in contact with drift layer 42 .
  • the concentration of p-type impurities contained in contact region 118 is higher than the concentration of n-type impurities contained in source region 114.
  • activation annealing is performed to activate the ion-implanted impurities.
  • the activation annealing temperature is, for example, 1500° C. or more and 1900° C. or less.
  • the activation annealing time is, for example, about 30 minutes.
  • the activation annealing atmosphere is, for example, an argon atmosphere.
  • FIG. 12 is a schematic cross-sectional view showing a step of forming a trench in third main surface 3 of silicon carbide epitaxial layer 60.
  • a mask 117 having an opening is formed on the third main surface 3 composed of the source region 114 and the contact region 118. Using mask 117, source region 114, body region 113, and a portion of drift layer 42 are removed by etching.
  • the etching method for example, inductively coupled plasma reactive ion etching can be used. Specifically, for example, inductively coupled plasma reactive ion etching using SF 6 or a mixed gas of SF 6 and O 2 as a reactive gas is used. A recess is formed in the third main surface 3 by etching.
  • thermal etching is performed in the recesses.
  • Thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas containing at least one type of halogen atom, with the mask 117 formed on the third main surface 3.
  • At least one type of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • the atmosphere includes, for example, Cl2 , BCl3 , SF6 or CF4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas, and at a heat treatment temperature of, for example, 700° C. or higher and 1000° C. or lower.
  • the reaction gas may contain a carrier gas in addition to the above-mentioned chlorine gas and oxygen gas.
  • the carrier gas for example, nitrogen gas, argon gas, or helium gas can be used.
  • trenches 56 are formed in the third main surface 3 by thermal etching.
  • Trench 56 is defined by side wall surface 53 and bottom wall surface 54 .
  • Sidewall surface 53 is composed of source region 114, body region 113, and drift layer 42.
  • the bottom wall surface 54 is composed of the drift layer 42.
  • the mask 117 is removed from the third main surface 3.
  • FIG. 13 is a schematic cross-sectional view showing the process of forming a gate insulating film.
  • silicon carbide epitaxial substrate 200 in which trenches 56 are formed in third main surface 3 is heated at a temperature of, for example, 1300° C. or more and 1400° C. or less in an atmosphere containing oxygen.
  • the bottom wall surface 54 is in contact with the drift layer 42
  • the side wall surface 53 is in contact with each of the drift layer 42 , the body region 113 , and the source region 114
  • the third main surface 3 is in contact with each of the source region 114 and the contact region 118 .
  • a contacting gate insulating film 115 is formed.
  • FIG. 14 is a schematic cross-sectional view showing the process of forming a gate electrode and an interlayer insulating film.
  • Gate electrode 127 is formed inside trench 56 so as to be in contact with gate insulating film 115 .
  • Gate electrode 127 is disposed inside trench 56 and formed on gate insulating film 115 so as to face each of side wall surface 53 and bottom wall surface 54 of trench 56 .
  • the gate electrode 127 is formed, for example, by LPCVD (Low Pressure Chemical Vapor Deposition) method.
  • Interlayer insulating film 126 is formed. Interlayer insulating film 126 is formed to cover gate electrode 127 and to be in contact with gate insulating film 115 .
  • the interlayer insulating film 126 is formed, for example, by chemical vapor deposition.
  • the interlayer insulating film 126 is made of, for example, a material containing silicon dioxide.
  • interlayer insulating film 126 and a portion of gate insulating film 115 are etched so that openings are formed over source region 114 and contact region 118. As a result, contact region 118 and source region 114 are exposed from gate insulating film 115.
  • Source electrode 116 is formed so as to be in contact with each of source region 114 and contact region 118.
  • Source electrode 116 is formed by, for example, a sputtering method.
  • the source electrode 116 is made of a material containing, for example, Ti (titanium), Al (aluminum), and Si (silicon).
  • alloying annealing is performed. Specifically, the source electrode 116 in contact with each of the source region 114 and the contact region 118 is maintained at a temperature of, for example, 900° C. or more and 1100° C. or less for about 5 minutes. As a result, at least a portion of the source electrode 116 is silicided. As a result, a source electrode 116 that is in ohmic contact with the source region 114 is formed. Source electrode 116 may be in ohmic contact with contact region 118.
  • Source wiring 119 is formed.
  • Source wiring 119 is electrically connected to source electrode 116.
  • Source wiring 119 is formed to cover source electrode 116 and interlayer insulating film 126 .
  • a step of forming a drain electrode is performed. First, silicon carbide substrate 100 is polished on second main surface 2 . This reduces the thickness of silicon carbide substrate 100. Next, drain electrode 123 is formed. Drain electrode 123 is formed so as to be in contact with second main surface 2 . Through the above steps, silicon carbide semiconductor device 400 according to this embodiment is manufactured.
  • FIG. 15 is a schematic cross-sectional view showing the configuration of silicon carbide semiconductor device 400 according to this embodiment.
  • Silicon carbide semiconductor device 400 is, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • Silicon carbide semiconductor device 400 mainly includes silicon carbide epitaxial substrate 200, gate electrode 127, gate insulating film 115, source electrode 116, drain electrode 123, source wiring 119, and interlayer insulating film 126. ing.
  • Silicon carbide epitaxial substrate 200 has buffer layer 41 , drift layer 42 , body region 113 , source region 114 , and contact region 118 .
  • Silicon carbide semiconductor device 400 may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • the outer periphery of the crucible is heated using a heater placed on the outer periphery side of the crucible. Therefore, during crystal growth of silicon carbide crystal 110, the temperature of the outer peripheral portion of silicon carbide crystal 110 is higher than the temperature of the central portion of silicon carbide crystal 110. As a result, compressive stress is generated at the outer periphery of silicon carbide crystal 110.
  • silicon carbide substrate 100 includes basal plane dislocations 4
  • stress in silicon carbide substrate 100 can be alleviated by movement of basal plane dislocations 4 during the heating process when manufacturing silicon carbide semiconductor device 400. I can do it. Therefore, when the stress of silicon carbide substrate 100 is high, it is desirable that the areal density of basal plane dislocations 4 is high to some extent. On the other hand, if the areal density of basal plane dislocations 4 is excessively high, the reliability of silicon carbide semiconductor device 400 decreases. Therefore, when the stress of silicon carbide substrate 100 is low, it is desirable that the areal density of basal plane dislocations 4 is low to some extent.
  • main surface 2 includes central portion 30 and outer peripheral portion 20 located 10 mm away from outer peripheral edge 9 of main surface 2 toward central portion 30. There is.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is ⁇ 0.00081 nm or more and 0.00065 nm or less.
  • the surface density of basal plane dislocations 4 on the main surface 2 is 700 cm ⁇ 2 or more.
  • the basal plane dislocation 4 Since the areal density of silicon carbide substrate 100 is high, stress in silicon carbide substrate 100 can be reduced. Therefore, generation of cracks in silicon carbide substrate 100 can be suppressed.
  • the areal density of basal plane dislocations 4 on main surface 2 may be 1000 cm -2 or more. Thereby, generation of cracks in silicon carbide substrate 100 can be further suppressed.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is - It may be 0.00054 nm or more and 0.00017 nm or less. Thereby, generation of cracks in silicon carbide substrate 100 can be further suppressed.
  • main surface 2 includes central portion 30 and outer peripheral portion 20 located 10 mm away from outer peripheral edge 9 of main surface 2 toward central portion 30. There is.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is ⁇ 0.00083 nm or more and ⁇ 0.00009 nm or less.
  • the surface density of basal plane dislocations 4 on the main surface 2 is less than 700 cm ⁇ 2 .
  • the stress in the silicon carbide substrate 100 can be reduced. can be reduced. Therefore, while suppressing the occurrence of cracks in silicon carbide substrate 100, it is possible to suppress a decrease in reliability of silicon carbide semiconductor device 400.
  • the areal density of basal plane dislocations 4 on main surface 2 may be 300 cm ⁇ 2 or less. Thereby, while suppressing the occurrence of cracks in silicon carbide substrate 100, it is possible to further suppress a decrease in reliability of silicon carbide semiconductor device 400.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion 30 from the lattice spacing of the (11-20) plane in the outer peripheral portion 20 is - It may be 0.00056 nm or more and 0.00024 nm or less.
  • main surface 2 When the diameter of main surface 2 is large, the temperature difference between central portion 30 and outer peripheral portion 20 becomes large, making silicon carbide substrate 100 more likely to crack.
  • main surface 2 may have a diameter of 150 mm or more. When the diameter of main surface 2 is large, it is possible to effectively suppress the occurrence of cracks in silicon carbide substrate 100.
  • the diameter of main surface 2 may be 200 mm or more.
  • the diameter of main surface 2 is large, it is possible to effectively suppress the occurrence of cracks in silicon carbide substrate 100.
  • silicon carbide crystal 110 was manufactured using manufacturing conditions related to Samples 1 to 8. Under the manufacturing conditions for Samples 1 to 8, a step of growing silicon carbide crystal 110 by a sublimation method was performed. Specifically, silicon carbide crystal 110 was manufactured using the first crucible shown in FIG.
  • the annealing process for silicon carbide crystal 110 was not performed after the silicon carbide crystal 110 growth process. Under the manufacturing conditions for Samples 3 to 8, the annealing process for silicon carbide crystal 110 was performed after the silicon carbide crystal 110 growth process. Specifically, an annealing process for silicon carbide crystal 110 was performed using annealing apparatus 301 shown in FIG.
  • the temperature of central portion 30 of silicon carbide crystal 110 was 2200°C.
  • the pressure inside the annealing device 301 was 90 kPa.
  • the atmosphere gas was argon gas.
  • the annealing time was 5 hours.
  • silicon carbide crystal 110 was sliced using a saw wire. As a result, three silicon carbide substrates 100 were cut out. Each of three silicon carbide substrates 100 has a first main surface 1 and a second main surface 2.
  • the second principal surface 2 was a surface inclined in the off direction with respect to the ⁇ 0001 ⁇ plane.
  • the off direction was set to ⁇ 11-20>.
  • the off angle ⁇ was 4°.
  • silicon carbide substrates 100 manufactured using the manufacturing conditions of each of Samples 1 to 8 were prepared.
  • the lattice spacing in each of the central portion 30 and outer peripheral portion 20 of the second principal surface 2 was measured using an X-ray diffraction device (product name: SmartLab) manufactured by Rigaku Co., Ltd.
  • the X-ray source was Cu-K ⁇ 1 ray.
  • the tube voltage was 45 kV.
  • the tube current was 40 mA.
  • a 2 ⁇ / ⁇ scanning method on a diffraction surface was used.
  • the diffraction plane was the (11-20) plane.
  • the value obtained by subtracting the lattice spacing of the (11-20) plane in the central part 30 from the lattice spacing of the (11-20) plane in the outer peripheral part 20 is taken as the difference in the lattice spacing of the (11-20) plane. .
  • the areal density of basal plane dislocations 4 was determined using molten potassium hydroxide (KOH).
  • KOH molten potassium hydroxide
  • the temperature of the KOH melt was 500°C or more and 550°C or less.
  • the etching time was 5 minutes or more and 10 minutes or less.
  • etch pits on the surface to be measured were observed using a Normarski differential interference microscope.
  • the observation field was 0.082 cm x 0.070 cm.
  • the measurement interval was 5 mm.
  • Table 1 shows the difference in the lattice spacing of the (11-20) plane in the silicon carbide substrates 100 of each of Samples 1 to 8, the areal density of basal plane dislocations 4 in the second principal surface 2, and the presence or absence of cracks. It shows.
  • a silicon carbide substrate having a main surface having a main surface, The main surface includes a central part and an outer peripheral part located 10 mm away from the outer peripheral edge of the main surface toward the central part, The value obtained by subtracting the lattice spacing of the (11-20) plane in the central portion from the lattice spacing of the (11-20) plane in the outer peripheral portion is ⁇ 0.00081 nm or more and 0.00065 nm or less,
  • the silicon carbide substrate has a surface density of basal plane dislocations on the main surface of 700 cm -2 or more.
  • the silicon carbide substrate according to Supplementary Note 1 wherein the surface density of basal plane dislocations on the main surface is 1000 cm -2 or more.
  • (Appendix 9) The silicon carbide substrate according to any one of Supplementary notes 1 to 8, wherein the main surface has a diameter of 150 mm or more.
  • (Appendix 10) The silicon carbide substrate according to appendix 9, wherein the main surface has a diameter of 200 mm or more.
  • (Appendix 11) The silicon carbide substrate according to any one of Supplementary notes 1 to 8, A silicon carbide epitaxial substrate, comprising: a silicon carbide epitaxial layer provided on the silicon carbide substrate.
  • (Appendix 12) A step of preparing a silicon carbide epitaxial substrate according to Appendix 11; A method for manufacturing a silicon carbide semiconductor device, comprising the step of processing the silicon carbide epitaxial substrate.

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Abstract

炭化珪素基板は、主面を有している。主面は、中央部と、主面の外周縁から中央部に向かって１０ｍｍ離れた位置にある外周部とを含んでいる。外周部における（１１－２０）面の格子面間隔から、中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下である。主面における基底面転位の面密度は、７００ｃｍ-2以上である。

Description

炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
　本開示は、炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法に関する。本出願は、２０２２年７月１４日に出願した日本特許出願である特願２０２２－１１３４１４号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　特開２０１４－１８５０５５号公報（特許文献１）には、＜０００１＞方向の格子定数の最大値と最小値との差が０．００４ｎｍ以下であるインゴットが記載されている。
特開２０１４－１８５０５５号公報
　本開示に係る炭化珪素基板は、主面を有している。主面は、中央部と、主面の外周縁から中央部に向かって１０ｍｍ離れた位置にある外周部とを含んでいる。外周部における（１１－２０）面の格子面間隔から、中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下である。主面における基底面転位の面密度は、７００ｃｍ-2以上である。
図１は、第１実施形態に係る炭化珪素基板の構成を示す平面模式図である。 図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。 図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面模式図である。 図４は、図１のＩＶ－ＩＶ線に沿った断面模式図である。 図５は、本実施形態に係る炭化珪素結晶の製造装置の構成を示す一部断面模式図である。 図６は、炭化珪素結晶の成長工程を示す断面模式図である。 図７は、炭化珪素結晶をアニールする工程を示す断面模式図である。 図８は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 図９は、本実施形態に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。 図１０は、ボディ領域を形成する工程を示す断面模式図である。 図１１は、ソース領域を形成する工程を示す断面模式図である。 図１２は、炭化珪素エピタキシャル層の第３主面にトレンチを形成する工程を示す断面模式図である。 図１３は、ゲート絶縁膜を形成する工程を示す断面模式図である。 図１４は、ゲート電極および層間絶縁膜を形成する工程を示す断面模式図である。 図１５は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。
[本開示が解決しようとする課題]
　本開示の目的は、クラックの発生を抑制可能な炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法を提供することである。
[本開示の効果]
　本開示によれば、クラックの発生を抑制可能な炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法を提供することができる。
［本開示の実施形態の説明］
　最初に本開示の実施形態を列記して説明する。
　（１）本開示に係る炭化珪素基板１００は、主面２を有している。主面２は、中央部３０と、主面２の外周縁９から中央部３０に向かって１０ｍｍ離れた位置にある外周部２０とを含んでいる。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下である。主面２における基底面転位４の面密度は、７００ｃｍ-2以上である。これにより、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値がある程度大きい場合であっても、基底面転位４の面密度が高いため、炭化珪素基板１００の応力を低減することができる。そのため、炭化珪素基板１００にクラックが発生することを抑制することができる。
　（２）上記（１）に係る炭化珪素基板１００によれば、主面２における基底面転位４の面密度は、１０００ｃｍ-2以上であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制することができる。
　（３）上記（１）または（２）に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制することができる。
　（４）本開示に係る炭化珪素基板１００は、主面２を有している。主面２は、中央部３０と、主面２の外周縁９から中央部３０に向かって１０ｍｍ離れた位置にある外周部２０とを含んでいる。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．００００９ｎｍ以下である。主面２における基底面転位４の面密度は、７００ｃｍ-2未満である。これにより、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値がある程度小さい場合において、炭化珪素基板１００の応力を低減することができる。そのため、炭化珪素基板１００にクラックが発生することを抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することを抑制することができる。
　（５）上記（４）に係る炭化珪素基板１００によれば、主面２における基底面転位４の面密度は、３００ｃｍ-2以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することを抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することをさらに抑制することができる。
　（６）上記（４）または（５）に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することをさらに抑制することができる。
　（７）上記（１）から（６）のいずれかに係る炭化珪素基板１００によれば、主面２の直径は、１５０ｍｍ以上であってもよい。主面２の直径が大きい場合において、炭化珪素基板１００にクラックが発生することを効果的に抑制することができる。
　（８）上記（７）に係る炭化珪素基板１００によれば、主面２の直径は、２００ｍｍ以上であってもよい。主面２の直径が大きい場合において、炭化珪素基板１００にクラックが発生することを効果的に抑制することができる。
　（９）本開示に係る炭化珪素エピタキシャル基板２００は、上記（１）から（８）のいずれかに係る炭化珪素基板１００と、炭化珪素基板１００上に設けられた炭化珪素エピタキシャル層６０と、を備えている。
　（１０）本開示に係る炭化珪素半導体装置４００の製造方法は、以下の工程を備えている。上記（９）に記載の炭化珪素エピタキシャル基板２００が準備される。炭化珪素エピタキシャル基板２００が加工される。
［本開示の実施形態の詳細］
　以下、図面に基づいて、本開示の実施形態の詳細について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
　まず、第１実施形態に係る炭化珪素基板１００の構成について説明する。図１は、第１実施形態に係る炭化珪素基板１００の構成を示す平面模式図である。
　図１に示されるように、第１実施形態に係る炭化珪素基板１００は、主面２（第２主面２）を有している。第２主面２は、第１方向１０１および第２方向１０２の各々に沿って拡がっている。第１方向１０１は、特に限定されないが、たとえば＜１１－２０＞方向である。第２方向１０２は、特に限定されないが、たとえば＜１－１００＞方向である。オフ方向は、たとえば第１方向１０１である。炭化珪素基板１００は、たとえば六方晶炭化珪素により構成されている。六方晶炭化珪素のポリタイプは、たとえば４Ｈである。炭化珪素基板１００は、たとえば窒素などのｎ型不純物を含んでいる。
　第２主面２は、｛０００１｝面または｛０００１｝面に対してオフ方向に傾斜した面である。第２主面２は、たとえば（０００１）面または（０００１）面に対してオフ方向に傾斜した面である。この場合、第１主面１（図２参照）は、たとえば（０００－１）面または（０００－１）面に対してオフ方向に傾斜した面である。第２主面２は、たとえば（０００－１）面または（０００－１）面に対してオフ方向に傾斜した面であってもよい。この場合、第１主面１（図２参照）は、たとえば（０００１）面または（０００１）面に対してオフ方向に傾斜した面である。
　図１に示されるように、第２主面２の外周縁９は、オリエンテーションフラット部７と、円弧状部８とを有している。円弧状部８は、オリエンテーションフラット部７に連なっている。図１に示されるように、第２主面２に対して垂直な方向から見て、オリエンテーションフラット部７は、第１方向１０１に沿って延在している。
　第２主面２の直径Ｗ１は、たとえば１５０ｍｍである。直径Ｗ１は、１５０ｍｍ以上でもよいし、２００ｍｍ以上でもよい。直径Ｗ１の上限は、特に限定されないが、たとえば３００ｍｍ以下であってもよい。第２主面２に対して垂直な方向に見て、直径Ｗ１は、外周縁９上の異なる２点間の最長直線距離である。
　図１に示されるように、第２主面２は、中央部３０と、外周部２０とを有している。中央部３０は、第２主面２の中心に位置している。第２主面２に対して垂直な方向に見て、中央部３０は、円弧状部８を含む円の中心に位置している。外周部２０は、第２主面２の外周縁９から中央部３０に向かって１０ｍｍ離れた位置にある。別の観点から言えば、第２主面２の中心から外側に向かう径方向において、外周部２０と外周縁９との距離Ｗ２は１０ｍｍである。
　外周部２０は、第１外周位置２１と、第２外周位置２２と、第３外周位置２３と、第４外周位置２４とを有している。第１外周位置２１は、中央部３０に対して第１方向１０１に離れた位置にある。第２外周位置２２は、中央部３０を中心として、第１外周位置２１が９０°時計回りに回転移動した位置にある。第４外周位置２４は、中央部３０を中心として、第２外周位置２２が９０°時計回りに回転移動した位置にある。第３外周位置２３は、中央部３０を中心として、第４外周位置２４が９０°時計回りに回転移動した位置にある。
　第２主面２に対して垂直でありかつ第２主面２から第１主面１に向かう方向に見た場合、第４外周位置２４と、中央部３０と、第１外周位置２１とは、第１方向１０１に平行な直線上に位置している。同様に、第２主面２に対して垂直でありかつ第２主面２から第１主面１に向かう方向に見た場合、第２外周位置２２と、中央部３０と、第３外周位置２３とは、第２方向１０２に平行な直線上に位置している。
　図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。図２に示される断面は、第１主面１に対して垂直であり、かつ第１方向１０１に平行である。図２に示されるように、本実施形態に係る炭化珪素基板１００は、第１主面１を有している。第１主面１は、第２主面２の反対側にある。炭化珪素基板１００の厚みは、たとえば３００μｍ以上７００μｍ以下である。第３方向１０３は、第１方向１０１および第２方向１０２の各々に対して垂直な方向である。炭化珪素基板１００の厚み方向は、第３方向１０３と同じである。
　第２主面２が｛０００１｝面に対してオフ方向に傾斜している場合、｛０００１｝面に対してオフ方向に傾斜した面のオフ角度θは、８°以下であってもよい。オフ角度θの上限は、特に限定されないが、たとえば６°以下であってもよいし、４°以下であってもよい。オフ角度θの下限は、特に限定されないが、たとえば１°以上であってもよいし、２°以上であってもよい。｛０００１｝面に対してオフ方向に傾斜した面のオフ方向は、特に限定されないが、たとえば＜１１－２０＞方向である。
　図２に示されるように、炭化珪素基板１００は、複数の基底面転位４を有している。複数の基底面転位４の各々は、（０００１）面に沿って延在している。たとえば第１主面１または第２主面２に露出している基底面転位を、炭化珪素基板１００の基底面転位の面密度として代表させることができる。
　次に、基底面転位４の面密度の測定方法について説明する。
　基底面転位４の面密度は、たとえば溶融水酸化カリウム（ＫＯＨ）を用いて決定される。具体的には、被測定面（たとえば、（０００１）面）が、溶融ＫＯＨによってエッチングされる。これにより、被測定面に露出した基底面転位の付近にある炭化珪素領域がエッチングされ、被測定面にエッチピットが形成される。ＫＯＨ融液の温度は、たとえば５００℃以上５５０℃以下とする。エッチング時間は、５分以上１０分以下とする。
　エッチング後、被測定面におけるエッチピットが、ノルマルスキー微分干渉顕微鏡を用いて観察される。被測定面に形成されたエッチピットの数を、被測定面における測定面積で除した値が、基底面転位の面密度に対応する。観察視野は、たとえば０．０８２ｃｍ×０．０７０ｃｍとする。測定間隔は、たとえば５ｍｍとする。
　第１実施形態に係る炭化珪素基板１００によれば、第２主面２における基底面転位４の面密度は、７００ｃｍ-2以上である。第２主面２における基底面転位４の面密度の下限は、特に限定されないが、たとえば８００ｃｍ-2以上であってもよいし、１０００ｃｍ-2以上であってもよいし、１１００ｃｍ-2以上であってもよい。第２主面２における基底面転位４の面密度の上限は、特に限定されないが、たとえば２０００ｃｍ-2以下であってもよいし、１５００ｃｍ-2以下であってもよいし、１３００ｃｍ-2以下であってもよい。
　第１実施形態に係る炭化珪素基板１００によれば、第１主面１における基底面転位４の面密度は、７００ｃｍ-2以上であってもよい。第１主面１における基底面転位４の面密度の下限は、特に限定されないが、たとえば８００ｃｍ-2以上であってもよいし、１０００ｃｍ-2以上であってもよいし、１１００ｃｍ-2以上であってもよい。第１主面１における基底面転位４の面密度の上限は、特に限定されないが、たとえば２０００ｃｍ-2以下であってもよいし、１５００ｃｍ-2以下であってもよいし、１３００ｃｍ-2以下であってもよい。
　図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面模式図である。図３に示される領域は、外周部２０に対応している。図３に示されるように、外周部２０における（１１－２０）面の格子面間隔は、第１格子面間隔Ｄ１とする。第１格子面間隔Ｄ１は、外周部２０における＜１１－２０＞方向の格子定数に対応する。
　図４は、図１のＩＶ－ＩＶ線に沿った断面模式図である。図４に示される領域は、中央部３０に対応している。図３に示されるように、中央部３０における（１１－２０）面の格子面間隔は、第２格子面間隔Ｄ２とする。第２格子面間隔Ｄ２は、中央部３０における＜１１－２０＞方向の格子定数に対応する。
　次に、格子面間隔の測定方法について説明する。
　中央部３０および外周部２０の各々における格子面間隔は、株式会社リガク製のＸ線回折装置（製品名：ＳｍａｒｔＬａｂ）を用いて測定することができる。Ｘ線源は、たとえばＣｕ－Ｋα１線とする。管電圧は、たとえば４５ｋＶとする。管電流は、たとえば４０ｍＡとする。測定方法として、回折面での２θ／ωスキャン法が使用される。回折面は（１１－２０）面とする。
　第１実施形態に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下である。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０ｎｍ未満であってもよい。
　外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、特に限定されないが、たとえば－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下であってもよいし、－０．０００８１ｎｍ以上－０．０００１７ｎｍ以下であってもよいし、－０．０００５４ｎｍ以上０．０００６５ｎｍ以下であってもよいし、－０．０００４９ｎｍ以上－０．０００２２ｎｍ以下であってもよい。
　次に、第２実施形態に係る炭化珪素基板１００の構成について説明する。第２実施形態に係る炭化珪素基板１００は、基底面転位４の面密度と、（１１－２０）面の格子面間隔の差との組み合わせにおいて、第１実施形態に係る炭化珪素基板１００と異なっており、その他の構成については、第１実施形態に係る炭化珪素基板１００と実質的に同じである。以下、第１実施形態に係る炭化珪素基板１００と異なる構成を中心に説明する。
　第２実施形態に係る炭化珪素基板１００によれば、第２主面２における基底面転位４の面密度は、７００ｃｍ-2未満である。第２主面２における基底面転位４の面密度の下限は、特に限定されないが、たとえば１００ｃｍ-2以上であってもよいし、２００ｃｍ-2以上であってもよいし、２５０ｃｍ-2以上であってもよい。第２主面２における基底面転位４の面密度の上限は、特に限定されないが、たとえば５００ｃｍ-2以下であってもよいし、４００ｃｍ-2以下であってもよいし、３００ｃｍ-2以下であってもよい。
　第２実施形態に係る炭化珪素基板１００によれば、第１主面１における基底面転位４の面密度は、７００ｃｍ-2未満である。第１主面１における基底面転位４の面密度の下限は、特に限定されないが、たとえば１００ｃｍ-2以上であってもよいし、２００ｃｍ-2以上であってもよいし、２５０ｃｍ-2以上であってもよい。第１主面１における基底面転位４の面密度の上限は、特に限定されないが、たとえば５００ｃｍ-2以下であってもよいし、４００ｃｍ-2以下であってもよいし、３００ｃｍ-2以下であってもよい。
　第２実施形態に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．００００９ｎｍ以下である。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．０００１９ｎｍ以下であってもよい。
　外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、特に限定されないが、たとえば－０．０００８３ｎｍ以上－０．０００２４ｎｍ以下であってもよいし、－０．０００５６ｎｍ以上－０．００００９ｎｍ以下であってもよいし、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下であってもよいし、－０．０００５１ｎｍ以上－０．０００２９ｎｍ以下であってもよい。
　＜炭化珪素基板の製造方法＞
　次に、本実施形態に係る炭化珪素基板１００の製造方法について説明する。図５は、本実施形態に係る炭化珪素結晶１１０の製造装置の構成を示す一部断面模式図である。図５に示されるように、炭化珪素結晶１１０の製造装置３００は、第１坩堝１３０と、第１断熱材１４５と、誘導加熱コイル１４０とを主に有している。
　第１坩堝１３０は、黒鉛製である。第１坩堝１３０は、第１収容部１３２と、第１蓋部１３１とを有している。第１蓋部１３１は、第１収容部１３２上に配置される。第１断熱材１４５は、第１坩堝１３０の全体を覆うように配置されている。誘導加熱コイル１４０は、第１断熱材１４５の外周の周りにおいて螺旋状に配置されている。誘導加熱コイル１４０に対して電力が印加されることにより、第１坩堝１３０が電磁誘導により加熱される。
　図５に示されるように、炭化珪素原料１５３が第１収容部１３２に配置される。炭化珪素原料１５３は、たとえば多結晶炭化珪素の粉末である。種基板１５０は、たとえば接着剤（図示せず）を用いて第１蓋部１３１に固定される。種基板１５０は、成長面１５１と、取付面１５２とを有している。取付面１５２は、成長面１５１と反対側にある。成長面１５１は、炭化珪素原料１５３に対向する。取付面１５２は、第１蓋部１３１に対向する。種基板１５０の成長面１５１は、炭化珪素原料１５３の表面に対向するように配置される。
　種基板１５０は、たとえばポリタイプが４Ｈである炭化珪素単結晶基板である。成長面１５１の直径は、たとえば１５０ｍｍである。成長面１５１の直径は、１５０ｍｍ以上であってもよい。成長面１５１は、たとえば｛０００１｝面に対して８°以下程度のオフ角だけ傾斜した面である。以上のように、種基板１５０と炭化珪素原料１５３とは、第１坩堝１３０に配置される。
　図６は、炭化珪素結晶１１０の成長工程を示す断面模式図である。まず、種基板１５０の成長面１５１の温度が炭化珪素原料１５３の温度よりも低い状態で、第１坩堝１３０内の圧力が低減される。第１坩堝１３０内の雰囲気ガスの圧力が、たとえば１．０ｋＰａまで減圧される。これにより、炭化珪素原料１５３が昇華を開始し、昇華した炭化珪素ガスが種基板１５０の成長面１５１において再結晶化する。成長面１５１上において、炭化珪素結晶１１０が単結晶成長する。炭化珪素結晶１１０が成長している間、第１坩堝１３０内の圧力は、たとえば０．１ｋＰａ以上３ｋＰａ以下程度に維持される。
　以上のように、炭化珪素原料１５３を昇華することにより種基板１５０上に炭化珪素結晶１１０を成長させる。炭化珪素結晶１１０を成長させる工程において、炭化珪素結晶１１０の温度は、たとえば２１００℃以上２３００℃以下である。炭化珪素結晶１１０の温度の下限は、特に限定されないが、たとえば２１２５℃以上であってもよいし、２１５０℃以上であってもよい。炭化珪素結晶１１０の温度の上限は、特に限定されないが、たとえば２２５０℃以下であってもよいし、２２７５℃以下であってもよい。
　図７は、炭化珪素結晶１１０をアニールする工程を示す断面模式図である。図７に示されるように、炭化珪素結晶１１０のアニール装置３０１は、第２坩堝１３５と、上部抵抗ヒータ１４１と、下部抵抗ヒータ１４２と、第２断熱材１４６と、支持台１６０と、第３断熱材１７０とを主に有している。第２坩堝１３５は、黒鉛製である。第２坩堝１３５は、第２収容部１３４と、第２蓋部１３３とを有している。第２蓋部１３３は、第２収容部１３４上に配置される。
　第２断熱材１４６は、第２坩堝１３５の外周面の周りに配置されている。第２断熱材１４６は、第２坩堝１３５の上面および下面の各々に対向する位置には配置されていない。上部抵抗ヒータ１４１は、第２坩堝１３５の上面に対向している。下部抵抗ヒータ１４２は、第２坩堝１３５の下面に対向している。
　支持台１６０は、第２収容部１３４の内部に配置される。支持台１６０は、板部１６２と、支持部１６１とを有している。板部１６２は、支持部１６１上に配置されている。第３断熱材１７０は、板部１６２上に配置されている。第３断熱材１７０を構成する黒鉛のかさ密度は、たとえば０．１ｇ／ｃｍ3以上０．１６ｇ／ｃｍ3以下である。支持台１６０を構成する黒鉛のかさ密度は、たとえば１．６ｇ／ｃｍ3以上１．９ｇ／ｃｍ3以下である。炭化珪素結晶１１０は、第３断熱材１７０上に配置される。炭化珪素結晶１１０は、第３断熱材１７０に接している。
　上部抵抗ヒータ１４１および下部抵抗ヒータ１４２に電力が印加されることにより、炭化珪素結晶１１０が加熱される。炭化珪素結晶１１０の外周面の周りには抵抗ヒータが配置されていない。第２断熱材１４６の厚みを小さくすると、第２坩堝１３５の内部から外部に熱が逃げやすくなる。これにより、炭化珪素結晶１１０の外周部の温度と炭化珪素結晶１１０の中央部の温度の差を低減することができる。炭化珪素結晶１１０の外周部の温度は、炭化珪素結晶１１０の中央部の温度よりも低くてもよい。
　炭化珪素結晶１１０は、第１坩堝１３０から取り外された後、第２坩堝１３５において、第３断熱材１７０上に配置される。炭化珪素結晶１１０が第３断熱材１７０上に配置された状態で、炭化珪素結晶１１０がアニールされる。炭化珪素結晶１１０と第３断熱材１７０との熱膨張係数の差は、炭化珪素結晶１１０と第１坩堝１３０との熱膨張係数の差よりも小さい。そのため、炭化珪素結晶１１０が第１坩堝１３０に取り付けられた状態で炭化珪素結晶１１０がアニールされる場合と比較して、炭化珪素結晶１１０が第３断熱材１７０上に配置された状態で炭化珪素結晶１１０がアニールされる場合は、炭化珪素結晶１１０の応力を効果的に緩和することができる。これにより、炭化珪素結晶１１０の外周部における応力を低減することができる。
　次に、炭化珪素結晶１１０がスライスされる。具体的には、たとえばソーワイヤーを用いて、炭化珪素結晶１１０の中心軸に垂直な平面に沿って、炭化珪素結晶１１０がスライスされる。これにより、本実施形態に係る複数の炭化珪素基板１００が得られる（図２参照）。本実施形態に係る炭化珪素基板１００によれば、第１格子面間隔Ｄ１から第２格子面間隔Ｄ２を差し引いた値が小さいまたは負の値となる。
　＜炭化珪素半導体装置の製造方法＞
　次に、本実施形態に係る炭化珪素半導体装置４００の製造方法について説明する。図８は、本実施形態に係る炭化珪素半導体装置４００の製造方法を概略的に示すフローチャートである。図８に示されるように、本実施形態に係る炭化珪素半導体装置４００の製造方法は、炭化珪素エピタキシャル基板２００を準備する工程（Ｓ１）と、炭化珪素エピタキシャル基板２００を加工する工程（Ｓ２）とを主に有している。
　まず、炭化珪素エピタキシャル基板２００を準備する工程（Ｓ１）が実施される。炭化珪素エピタキシャル基板２００を準備する工程（Ｓ１）においては、まず、第１実施形態に係る炭化珪素基板１００が準備される（図１参照）。
　次に、炭化珪素基板１００上に炭化珪素エピタキシャル層６０が形成される。具体的には、炭化珪素基板１００の第１主面１上に炭化珪素エピタキシャル層６０がエピタキシャル成長により形成される。エピタキシャル成長においては、原料ガスとしてたとえばシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）が用いられ、キャリアガスとして水素（Ｈ2）が用いられる。エピタキシャル成長の温度は、たとえば１４００℃以上１７００℃以下程度である。エピタキシャル成長において、たとえば窒素などのｎ型不純物が、炭化珪素エピタキシャル層６０に導入される。以上により、本実施形態に係る炭化珪素エピタキシャル基板２００が準備される。
　図９は、本実施形態に係る炭化珪素エピタキシャル基板２００の構成を示す断面模式図である。説明の便宜のため、図９以降の図面においては、基底面転位４は、省略されている。
　図９に示されるように、炭化珪素エピタキシャル基板２００は、炭化珪素基板１００と、炭化珪素エピタキシャル層６０とを有している。炭化珪素エピタキシャル層６０は、炭化珪素基板１００上に設けられている。炭化珪素エピタキシャル層６０は、第３主面３を有している。第３主面３は、炭化珪素エピタキシャル基板２００の表面を構成する。第２主面２は、炭化珪素エピタキシャル基板２００の裏面を構成する。
　炭化珪素エピタキシャル層６０は、バッファ層４１と、ドリフト層４２とを有していてもよい。バッファ層４１は、第１主面１において、炭化珪素基板１００に接している。ドリフト層４２は、バッファ層４１上に設けられている。バッファ層４１およびドリフト層４２の各々は、たとえば窒素などのｎ型不純物を含んでいる。バッファ層４１が含むｎ型不純物の濃度は、ドリフト層４２が含むｎ型不純物の濃度よりも高くてもよい。
　次に、炭化珪素エピタキシャル基板２００を加工する工程（Ｓ２）が実施される。具体的には、炭化珪素エピタキシャル基板２００に対して以下のような加工が行われる。まず、炭化珪素エピタキシャル基板２００に対してイオン注入が行われる。
　図１０は、ボディ領域を形成する工程を示す断面模式図である。ボディ領域を形成する工程において、炭化珪素エピタキシャル層６０の第３主面３に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、ｐ型の導電型を有するボディ領域１１３が形成される。ボディ領域１１３が形成されなかった部分は、ドリフト層４２およびバッファ層４１となる。ボディ領域１１３の厚みは、たとえば０．９μｍである。炭化珪素エピタキシャル層６０は、バッファ層４１と、ドリフト層４２と、ボディ領域１１３とを含む。
　次に、ソース領域を形成する工程が実施される。図１１は、ソース領域を形成する工程を示す断面模式図である。具体的には、ボディ領域１１３に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、ｎ型の導電型を有するソース領域１１４が形成される。ソース領域１１４の厚みは、たとえば０．４μｍである。ソース領域１１４が含むｎ型不純物の濃度は、ボディ領域１１３が含むｐ型不純物の濃度よりも高い。
　次に、ソース領域１１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、コンタクト領域１１８が形成される。コンタクト領域１１８は、ソース領域１１４およびボディ領域１１３を貫通し、ドリフト層４２に接するように形成される。コンタクト領域１１８が含むｐ型不純物の濃度は、ソース領域１１４が含むｎ型不純物の濃度よりも高い。
　次に、イオン注入された不純物を活性化するため活性化アニールが実施される。活性化アニールの温度は、たとえば１５００℃以上１９００℃以下である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、たとえばアルゴン雰囲気である。
　次に、炭化珪素エピタキシャル層６０の第３主面３にトレンチを形成する工程が実施される。図１２は、炭化珪素エピタキシャル層６０の第３主面３にトレンチを形成する工程を示す断面模式図である。ソース領域１１４およびコンタクト領域１１８から構成される第３主面３上に、開口を有するマスク１１７が形成される。マスク１１７を用いて、ソース領域１１４と、ボディ領域１１３と、ドリフト層４２の一部とがエッチングにより除去される。エッチングの方法としては、たとえば誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングが用いられる。エッチングにより、第３主面３に凹部が形成される。
　次に、凹部において熱エッチングが行われる。熱エッチングは、第３主面３上にマスク１１７が形成された状態で、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
　図１２に示されるように、熱エッチングにより、第３主面３にトレンチ５６が形成される。トレンチ５６は、側壁面５３と、底壁面５４とにより規定される。側壁面５３は、ソース領域１１４と、ボディ領域１１３と、ドリフト層４２とにより構成される。底壁面５４は、ドリフト層４２により構成される。次に、マスク１１７が第３主面３から除去される。
　次に、ゲート絶縁膜を形成する工程が実施される。図１３は、ゲート絶縁膜を形成する工程を示す断面模式図である。具体的には、第３主面３にトレンチ５６が形成された炭化珪素エピタキシャル基板２００が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、底壁面５４においてドリフト層４２と接し、側壁面５３においてドリフト層４２、ボディ領域１１３およびソース領域１１４の各々に接し、かつ第３主面３においてソース領域１１４およびコンタクト領域１１８の各々と接するゲート絶縁膜１１５が形成される。
　次に、ゲート電極を形成する工程が実施される。図１４は、ゲート電極および層間絶縁膜を形成する工程を示す断面模式図である。ゲート電極１２７は、トレンチ５６の内部においてゲート絶縁膜１１５に接するように形成される。ゲート電極１２７は、トレンチ５６の内部に配置され、ゲート絶縁膜１１５上においてトレンチ５６の側壁面５３および底壁面５４の各々と対面するように形成される。ゲート電極１２７は、たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
　次に、層間絶縁膜１２６が形成される。層間絶縁膜１２６は、ゲート電極１２７を覆い、かつゲート絶縁膜１１５と接するように形成される。層間絶縁膜１２６は、たとえば化学気相成長法により形成される。層間絶縁膜１２６は、たとえば二酸化珪素を含む材料により構成される。次に、ソース領域１１４およびコンタクト領域１１８上に開口部が形成されるように、層間絶縁膜１２６およびゲート絶縁膜１１５の一部がエッチングされる。これにより、コンタクト領域１１８およびソース領域１１４がゲート絶縁膜１１５から露出する。
　次に、ソース電極を形成する工程が実施される。ソース電極１１６は、ソース領域１１４およびコンタクト領域１１８の各々に接するように形成される。ソース電極１１６は、たとえばスパッタリング法により形成される。ソース電極１１６は、たとえばＴｉ（チタン）、Ａｌ（アルミニウム）およびＳｉ（シリコン）を含む材料から構成されている。
　次に、合金化アニールが実施される。具体的には、ソース領域１１４およびコンタクト領域１１８の各々と接するソース電極１１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１１６の少なくとも一部がシリサイド化する。これにより、ソース領域１１４とオーミック接合するソース電極１１６が形成される。ソース電極１１６は、コンタクト領域１１８とオーミック接合してもよい。
　次に、ソース配線１１９が形成される。ソース配線１１９は、ソース電極１１６と電気的に接続される。ソース配線１１９は、ソース電極１１６および層間絶縁膜１２６を覆うように形成される。
　次に、ドレイン電極を形成する工程が実施される。まず、第２主面２において、炭化珪素基板１００が研磨される。これにより、炭化珪素基板１００の厚みが薄くなる。次に、ドレイン電極１２３が形成される。ドレイン電極１２３は、第２主面２と接するように形成される。以上により、本実施形態に係る炭化珪素半導体装置４００が製造される。
　図１５は、本実施形態に係る炭化珪素半導体装置４００の構成を示す断面模式図である。炭化珪素半導体装置４００は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。炭化珪素半導体装置４００は、炭化珪素エピタキシャル基板２００と、ゲート電極１２７と、ゲート絶縁膜１１５と、ソース電極１１６と、ドレイン電極１２３と、ソース配線１１９と、層間絶縁膜１２６とを主に有している。炭化珪素エピタキシャル基板２００は、バッファ層４１と、ドリフト層４２と、ボディ領域１１３と、ソース領域１１４と、コンタクト領域１１８とを有している。炭化珪素半導体装置４００は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。
　次に、本実施形態に係る炭化珪素基板１００、炭化珪素エピタキシャル基板２００および炭化珪素半導体装置４００の製造方法の作用効果について説明する。
　昇華法を用いて炭化珪素結晶１１０の結晶成長を行う場合、坩堝の外周側に配置されたヒータを用いて坩堝の外周部が加熱される。そのため、炭化珪素結晶１１０の結晶成長時において、炭化珪素結晶１１０の外周部の温度は、炭化珪素結晶１１０の中央部の温度よりも高くなる。その結果、炭化珪素結晶１１０の外周部には圧縮応力が発生する。
　一方、炭化珪素結晶１１０の結晶成長が終了した後、炭化珪素結晶１１０を室温に冷却すると、炭化珪素結晶１１０の外周部の温度は、中央部の温度と実質的に同じになる。その結果、炭化珪素結晶１１０の外周部において圧縮応力が緩和されることにより、炭化珪素結晶１１０の外周部の格子定数（格子面間隔）は、炭化珪素結晶１１０の中央部の格子定数（格子面間隔）よりも大きくなる。これにより、炭化珪素結晶１１０の応力が高くなり、炭化珪素結晶１１０にクラックが発生しやすくなる。特に｛１１－２０｝面の格子面間隔の差が大きい場合には、クラックが発生しやすくなる。
　また炭化珪素基板１００が基底面転位４を含んでいる場合、炭化珪素半導体装置４００を製造する際の加熱工程において、基底面転位４が移動することにより、炭化珪素基板１００の応力を緩和することができる。そのため、炭化珪素基板１００の応力が高い場合には、基底面転位４の面密度は、ある程度高いことが望ましい。一方、基底面転位４の面密度が過度に高い場合には、炭化珪素半導体装置４００の信頼性が低下する。そのため、炭化珪素基板１００の応力が低い場合には、基底面転位４の面密度は、ある程度低いことが望ましい。
　本実施形態に係る炭化珪素基板１００によれば、主面２は、中央部３０と、主面２の外周縁９から中央部３０に向かって１０ｍｍ離れた位置にある外周部２０とを含んでいる。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下である。主面２における基底面転位４の面密度は、７００ｃｍ-2以上である。これにより、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値がある程度大きい場合であっても、基底面転位４の面密度が高いため、炭化珪素基板１００の応力を低減することができる。そのため、炭化珪素基板１００にクラックが発生することを抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、主面２における基底面転位４の面密度は、１０００ｃｍ-2以上であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、主面２は、中央部３０と、主面２の外周縁９から中央部３０に向かって１０ｍｍ離れた位置にある外周部２０とを含んでいる。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．００００９ｎｍ以下である。主面２における基底面転位４の面密度は、７００ｃｍ-2未満である。これにより、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値がある程度小さい場合において、炭化珪素基板１００の応力を低減することができる。そのため、炭化珪素基板１００にクラックが発生することを抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することを抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、主面２における基底面転位４の面密度は、３００ｃｍ-2以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することを抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することをさらに抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下であってもよい。これにより、炭化珪素基板１００にクラックが発生することをさらに抑制しつつ、炭化珪素半導体装置４００の信頼性が低下することをさらに抑制することができる。
　主面２の直径が大きい場合には、中央部３０と外周部２０との温度差が大きくなり、炭化珪素基板１００にクラックが発生しやすくなる。本実施形態に係る炭化珪素基板１００によれば、主面２の直径は、１５０ｍｍ以上であってもよい。主面２の直径が大きい場合において、炭化珪素基板１００にクラックが発生することを効果的に抑制することができる。
　本実施形態に係る炭化珪素基板１００によれば、主面２の直径は、２００ｍｍ以上であってもよい。主面２の直径が大きい場合において、炭化珪素基板１００にクラックが発生することを効果的に抑制することができる。
　（サンプル準備）
　まず、サンプル１から８に係る製造条件を用いて炭化珪素結晶１１０を作製した。サンプル１から８に係る製造条件においては、昇華法による炭化珪素結晶１１０の成長工程が実施された。具体的には、図６に記載の第１坩堝を用いて炭化珪素結晶１１０を製造した。
　サンプル１から５に係る製造条件においては、炭化珪素結晶１１０の成長工程における成長表面の外周部の温度から中央部の温度を差し引いた値（外周部と中央部の温度差）を１５℃に制御することで、基底面転位密度の高い炭化珪素結晶１１０を作製した。サンプル６から８に係る製造条件においては、炭化珪素結晶１１０の成長工程における成長表面の外周部の温度から中央部の温度を差し引いた値（外周部と中央部の温度差）を５℃に制御することで、基底面転位密度の低い炭化珪素結晶１１０を作製した。
　サンプル１および２に係る製造条件においては、炭化珪素結晶１１０の成長工程後において炭化珪素結晶１１０のアニール工程が実施されなかった。サンプル３から８に係る製造条件においては、炭化珪素結晶１１０の成長工程後において炭化珪素結晶１１０のアニール工程が実施された。具体的には、図７に記載のアニール装置３０１を用いて炭化珪素結晶１１０のアニール工程を実施した。
　炭化珪素結晶１１０の中央部３０の温度は２２００℃とした。アニール装置３０１の内部の圧力は、９０ｋＰａとした。雰囲気ガスは、アルゴンガスとした。アニール時間は、５時間とした。
　サンプル３および６に係る製造条件においては、アニール工程における炭化珪素結晶１１０の外周部の温度から中央部の温度を差し引いた値（外周部と中央部の温度差）は、０℃とした。
　サンプル４および７に係る製造条件においては、アニール工程における炭化珪素結晶１１０の外周部の温度から中央部の温度を差し引いた値（外周部と中央部の温度差）は、－１０℃とした。
　サンプル５および８に係る製造条件においては、アニール工程における炭化珪素結晶１１０の外周部の温度から中央部の温度を差し引いた値（外周部と中央部の温度差）は、－２０℃とした。
　炭化珪素結晶１１０のアニール工程が完了した後、ソーワイヤーを用いて炭化珪素結晶１１０をスライスした。これにより、３枚の炭化珪素基板１００を切り出した。３枚の炭化珪素基板１００の各々は、第１主面１と、第２主面２とを有している。第２主面２は、｛０００１｝面に対してオフ方向に傾斜した面とした。オフ方向は、＜１１－２０＞とした。オフ角度θは、４°とした。以上により、サンプル１から８の各々の製造条件を用いて製造された炭化珪素基板１００が準備された。
　（測定方法）
　サンプル１から８の各々の炭化珪素基板１００において、外周部２０における（１１－２０）面の格子面間隔と、中央部３０における（１１－２０）面の格子面間隔と、第２主面２における基底面転位４の面密度とが測定された。またサンプル１から８の各々の製造条件を用いた炭化珪素基板１００において、クラックが発生しているかどうかを調査した。第２主面２において、長さが２ｍｍ以上の割れが発生している場合、クラックが発生していると判断した。
　第２主面２の中央部３０および外周部２０の各々における格子面間隔は、株式会社リガク製のＸ線回折装置（製品名：ＳｍａｒｔＬａｂ）を用いて測定した。Ｘ線源は、Ｃｕ－Ｋα１線とした。管電圧は、４５ｋＶとした。管電流は、４０ｍＡとした。測定方法として、回折面での２θ／ωスキャン法が使用された。回折面は（１１－２０）面とした。外周部２０における（１１－２０）面の格子面間隔から、中央部３０における（１１－２０）面の格子面間隔を差し引いた値は、（１１－２０）面の格子面間隔の差とした。
　基底面転位４の面密度は、溶融水酸化カリウム（ＫＯＨ）を用いて決定された。ＫＯＨ融液の温度は、５００℃以上５５０℃以下とした。エッチング時間は、５分以上１０分以下とした。エッチング後、被測定面におけるエッチピットを、ノルマルスキー微分干渉顕微鏡を用いて観察した。観察視野は、０．０８２ｃｍ×０．０７０ｃｍとした。測定間隔は、５ｍｍとした。
　（測定結果）
Figure JPOXMLDOC01-appb-T000001
　表１は、サンプル１から８の各々の炭化珪素基板１００における（１１－２０）面の格子面間隔の差と、第２主面２における基底面転位４の面密度と、クラックの有無とを示している。
　表１に示されるように、第２主面２における基底面転位４の面密度が７００ｃｍ-2以上である場合においては、（１１－２０）面の格子面間隔の差を－０．０００８１ｎｍ以上０．０００６５ｎｍ以下とすることにより、炭化珪素基板１００にクラックが発生することを抑制可能であることが確認された。
　表１に示されるように、第２主面２における基底面転位４の面密度が７００ｃｍ-2未満である場合においては、（１１－２０）面の格子面間隔の差を－０．０００８３ｎｍ以上－０．００００９ｎｍ以下とすることにより、炭化珪素基板１００にクラックが発生することを抑制可能であることが確認された。
　本開示は以下に示す実施形態を含む。
（付記１）
　主面を有する炭化珪素基板であって、
　前記主面は、中央部と、前記主面の外周縁から前記中央部に向かって１０ｍｍ離れた位置にある外周部とを含み、
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下であり、
　前記主面における基底面転位の面密度は、７００ｃｍ-2以上である、炭化珪素基板。
（付記２）
　前記主面における基底面転位の面密度は、１０００ｃｍ-2以上である、付記１に記載の炭化珪素基板。
（付記３）
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下である、付記１に記載の炭化珪素基板。
（付記４）
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下である、付記２に記載の炭化珪素基板。
（付記５）
　主面を有する炭化珪素基板であって、
　前記主面は、中央部と、前記主面の外周縁から前記中央部に向かって１０ｍｍ離れた位置にある外周部とを含み、
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．００００９ｎｍ以下であり、
　前記主面における基底面転位の面密度は、７００ｃｍ-2未満である、炭化珪素基板。
（付記６）
　前記主面における基底面転位の面密度は、３００ｃｍ-2以下である、付記５に記載の炭化珪素基板。
（付記７）
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下である、付記５に記載の炭化珪素基板。
（付記８）
　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下である、付記６に記載の炭化珪素基板。
（付記９）
　前記主面の直径は、１５０ｍｍ以上である、付記１から付記８のいずれか１項に記載の炭化珪素基板。
（付記１０）
　前記主面の直径は、２００ｍｍ以上である、付記９に記載の炭化珪素基板。
（付記１１）
　付記１から付記８のいずれか１項に記載の炭化珪素基板と、
　前記炭化珪素基板上に設けられた炭化珪素エピタキシャル層と、を備えた、炭化珪素エピタキシャル基板。
（付記１２）
　付記１１に記載の炭化珪素エピタキシャル基板を準備する工程と、
　前記炭化珪素エピタキシャル基板を加工する工程と、を備えた、炭化珪素半導体装置の製造方法。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　第１主面、２　第２主面（主面）、３　第３主面、４　基底面転位、７　オリエンテーションフラット部、８　円弧状部、９　外周縁、２０　外周部、２１　第１外周位置、２２　第２外周位置、２３　第３外周位置、２４　第４外周位置、３０　中央部、４１　バッファ層、４２　ドリフト層、５３　側壁面、５４　底壁面、５６　トレンチ、６０　炭化珪素エピタキシャル層、１００　炭化珪素基板、１０１　第１方向、１０２　第２方向、１０３　第３方向、１１０　炭化珪素結晶、１１３　ボディ領域、１１４　ソース領域、１１５　ゲート絶縁膜、１１６　ソース電極、１１７　マスク、１１８　コンタクト領域、１１９　ソース配線、１２３　ドレイン電極、１２６　層間絶縁膜、１２７　ゲート電極、１３０　第１坩堝、１３１　第１蓋部、１３２　第１収容部、１３３　第２蓋部、１３４　第２収容部、１３５　第２坩堝、１４０　誘導加熱コイル、１４１　上部抵抗ヒータ、１４２　下部抵抗ヒータ、１４５　第１断熱材、１４６　第２断熱材、１５０　種基板、１５１　成長面、１５２　取付面、１５３　炭化珪素原料、１６０　支持台、１６１　支持部、１６２　板部、１７０　第３断熱材、２００　炭化珪素エピタキシャル基板、３００　製造装置、３０１　アニール装置、４００　炭化珪素半導体装置、Ｄ１　第１格子面間隔、Ｄ２　第２格子面間隔、Ｗ１　直径、Ｗ２　距離、θ　オフ角度。

Claims (10)

  1. 　主面を有する炭化珪素基板であって、
    　前記主面は、中央部と、前記主面の外周縁から前記中央部に向かって１０ｍｍ離れた位置にある外周部とを含み、
    　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８１ｎｍ以上０．０００６５ｎｍ以下であり、
    　前記主面における基底面転位の面密度は、７００ｃｍ-2以上である、炭化珪素基板。
  2. 　前記主面における基底面転位の面密度は、１０００ｃｍ-2以上である、請求項１に記載の炭化珪素基板。
  3. 　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５４ｎｍ以上－０．０００１７ｎｍ以下である、請求項１または請求項２に記載の炭化珪素基板。
  4. 　主面を有する炭化珪素基板であって、
    　前記主面は、中央部と、前記主面の外周縁から前記中央部に向かって１０ｍｍ離れた位置にある外周部とを含み、
    　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００８３ｎｍ以上－０．００００９ｎｍ以下であり、
    　前記主面における基底面転位の面密度は、７００ｃｍ-2未満である、炭化珪素基板。
  5. 　前記主面における基底面転位の面密度は、３００ｃｍ-2以下である、請求項４に記載の炭化珪素基板。
  6. 　前記外周部における（１１－２０）面の格子面間隔から、前記中央部における（１１－２０）面の格子面間隔を差し引いた値は、－０．０００５６ｎｍ以上－０．０００２４ｎｍ以下である、請求項４または請求項５に記載の炭化珪素基板。
  7. 　前記主面の直径は、１５０ｍｍ以上である、請求項１から請求項６のいずれか１項に記載の炭化珪素基板。
  8. 　前記主面の直径は、２００ｍｍ以上である、請求項７に記載の炭化珪素基板。
  9. 　請求項１から請求項８のいずれか１項に記載の炭化珪素基板と、
    　前記炭化珪素基板上に設けられた炭化珪素エピタキシャル層と、を備えた、炭化珪素エピタキシャル基板。
  10. 　請求項９に記載の炭化珪素エピタキシャル基板を準備する工程と、
    　前記炭化珪素エピタキシャル基板を加工する工程と、を備えた、炭化珪素半導体装置の製造方法。
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