WO2024004469A1 - コンバータ回路 - Google Patents

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Abstract

コンバータ回路（１００）は、インダクタ（Ｌ１）と、第１スイッチ素子（Ｓ１）と、第２スイッチ素子（Ｓ２）と、制御回路（２）と、主検出回路（５）と、主ＯＲ回路（８）と、を備える。制御回路（２）は、第１スイッチ素子（Ｓ１）及び第２スイッチ素子（Ｓ２）を交互にターンオンすることで、入力電圧を昇圧させる。主検出回路（５）は、第１スイッチ素子（Ｓ１）及び第２スイッチ素子（Ｓ２）のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、主スイッチ素子をターンオンさせるための割込みオン信号を出力する。主ＯＲ回路（８）は、制御回路（２）を経由する主スイッチ素子をターンオンさせるためのオン信号又は主スイッチ素子に対する割込みオン信号が入力されると、主スイッチ素子をターンオンさせる。

Description

コンバータ回路
　本発明は、入力電圧を昇圧又は降圧させて出力するコンバータ回路に関する。
　特許文献１には、スイッチング素子の制御で負荷に直流電力を供給するスイッチング電源回路が開示されている。
特開２００５－２６１０３９号公報
　本発明は、損失を抑制しつつゼロ電圧スイッチングを実現しやすいコンバータ回路を提供する。
　本発明の一態様に係るコンバータ回路は、インダクタと、第１スイッチ素子と、第２スイッチ素子と、制御回路と、主検出回路と、主ＯＲ回路と、を備える。前記インダクタは、第１端が高電位の入力端子に接続される。前記第１スイッチ素子は、前記インダクタの第２端と高電位の出力端子との間に接続される。前記第２スイッチ素子は、前記インダクタの第２端と低電位の出力端子との間に接続される。前記制御回路は、前記第１スイッチ素子及び前記第２スイッチ素子を交互にターンオンすることで、入力電圧を昇圧させる。前記主検出回路は、前記第１スイッチ素子及び前記第２スイッチ素子のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、前記主スイッチ素子をターンオンさせるための割込みオン信号を出力する。前記主ＯＲ回路は、前記制御回路を経由する前記主スイッチ素子をターンオンさせるためのオン信号又は前記主スイッチ素子に対する前記割込みオン信号が入力されると、前記主スイッチ素子をターンオンさせる。
　本発明の一態様に係るコンバータ回路は、インダクタと、第１スイッチ素子と、第２スイッチ素子と、制御回路と、主検出回路と、主ＯＲ回路と、を備える。前記インダクタは、第１端が高電位の出力端子に接続される。前記第１スイッチ素子は、前記インダクタの第２端と高電位の入力端子との間に接続される。前記第２スイッチ素子は、前記インダクタの第２端と低電位の入力端子との間に接続される。前記制御回路は、前記第１スイッチ素子及び前記第２スイッチ素子を交互にターンオンすることで、入力電圧を降圧させる。前記主検出回路は、前記第１スイッチ素子及び前記第２スイッチ素子のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、前記主スイッチ素子をターンオンさせるための割込みオン信号を出力する。前記主ＯＲ回路は、前記制御回路を経由する前記主スイッチ素子をターンオンさせるためのオン信号又は前記主スイッチ素子に対する前記割込みオン信号が入力されると、前記主スイッチ素子をターンオンさせる。
　本発明のコンバータ回路は、損失を抑制しつつゼロ電圧スイッチングを実現しやすい、という利点がある。
図１は、基本形のコンバータ回路の構成を示す回路図である。 図２は、基本形のコンバータ回路が昇圧チョッパ動作する場合における波形図である。 図３は、基本形のコンバータ回路が降圧チョッパ動作する場合における波形図である。 図４は、ゼロ電圧スイッチングにおけるインダクタ電流の波形の一例を示す図である。 図５は、実施の形態に係るコンバータ回路の昇圧チョッパ動作時における構成を示す回路図である。 図６は、実施の形態に係るコンバータ回路の降圧チョッパ動作時における構成を示す回路図である。 図７は、第２検出回路の具体的な構成を示す回路図である。 図８は、第２ＯＲ回路の具体的な構成を示す回路図である。 図９は、第２駆動信号及び第２割込みオン信号の各々のタイミングチャートである。 図１０は、実施の形態に係るコンバータ回路の動作の説明図である。 図１１は、実施の形態の第１変形例に係るコンバータ回路の構成を示す回路図である。 図１２は、実施の形態の第２変形例に係るコンバータ回路の構成を示す回路図である。 図１３は、実施の形態の第３変形例に係るコンバータ回路の構成を示す回路図である。 図１４は、実施の形態の第４変形例に係るコンバータ回路の構成を示す回路図である。 図１５は、実施の形態の第５変形例に係るコンバータ回路の構成を示す回路図である。 図１６は、実施の形態の第６変形例に係るコンバータ回路の構成を示す回路図である。 図１７は、実施の形態の第７変形例に係るコンバータ回路の構成を示す回路図である。
　（実施の形態）
　［１．技術背景］
　まず、実施の形態に係るコンバータ回路を発明するに至った技術背景について、図１に示す基本形のコンバータ回路２００を用いて説明する。図１は、基本形のコンバータ回路２００の構成を示す回路図である。
　基本形のコンバータ回路２００は、同期整流方式の双方向コンバータ回路である。基本形のコンバータ回路２００は、図１に示すように、第１高電位端子Ｐ１１と第１低電位端子Ｐ１２との間に電源３が接続され、第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間に負荷４が接続されている場合、電源３から供給される入力電圧を昇圧して負荷４へ出力する昇圧チョッパ動作を行い、昇圧コンバータ回路として機能する。また、基本形のコンバータ回路２００は、第１高電位端子Ｐ１１と第１低電位端子Ｐ１２との間に負荷４が接続され、第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間に電源３が接続されている場合、電源３から供給される入力電圧を降圧して負荷４へ出力する降圧チョッパ動作を行い、降圧コンバータ回路として機能する。
　第１低電位端子Ｐ１２の電位は、第１高電位端子Ｐ１１の電位よりも低く、第２低電位端子Ｐ２２の電位は、第２高電位端子Ｐ２１の電位よりも低い。また、第１低電位端子Ｐ１２と第２低電位端子Ｐ２２とは接続されており、同電位である。
　基本形のコンバータ回路２００は、第１コンデンサＣ１と、第２コンデンサＣ２と、インダクタＬ１と、第１スイッチ素子Ｓ１と、第２スイッチ素子Ｓ２と、第１ゲート抵抗Ｒｇ１と、第２ゲート抵抗Ｒｇ２と、第１駆動回路１１と、第２駆動回路１２と、制御回路２と、を備えている。
　第１コンデンサＣ１は、第１高電位端子Ｐ１１と第１低電位端子Ｐ１２との間に接続されている。また、第２コンデンサＣ２は、第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間に接続されている。第１コンデンサＣ１及び第２コンデンサＣ２は、例えばいずれもアルミ電解コンデンサである。
　インダクタＬ１は、第１端（図１における左端）が第１高電位端子Ｐ１１に接続されており、第２端（図１における右端）が第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２の接続点に接続されている。
　第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２は、いずれもノーマリーオフ型のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）等の電界効果トランジスタ（Field-Effect Transistor：ＦＥＴ）であって、直列に接続されている。第１スイッチ素子Ｓ１のドレインは、第２高電位端子Ｐ２１に接続されており、第２スイッチ素子Ｓ２のソースは、第１低電位端子Ｐ１２及び第２低電位端子Ｐ２２に接続されている。また、第１スイッチ素子Ｓ１のソース及び第２スイッチ素子Ｓ２のドレインは、インダクタＬ１の第２端に接続されている。また、第１スイッチ素子Ｓ１のゲートは、第１ゲート抵抗Ｒｇ１を介して第１駆動回路１１に接続されており、第２スイッチ素子Ｓ２のゲートは、第２ゲート抵抗Ｒｇ２を介して第２駆動回路１２に接続されている。
　第１駆動回路１１は、制御回路２からの第１制御信号Ｓｉｇ１０を受けて、第１ゲート抵抗Ｒｇ１を介して第１スイッチ素子Ｓ１のゲートと第１スイッチ素子Ｓ２のソース間に駆動電圧を印加するための第１駆動信号Ｓｉｇ１１を出力するＩＣ（Integrated Circuit）である。第１制御信号Ｓｉｇ１０は、第１スイッチ素子Ｓ１のターンオン又はターンオフを指示する信号である。つまり、第１駆動回路１１は、制御回路２からの第１制御信号Ｓｉｇ１０を受けて第１駆動信号Ｓｉｇ１１を出力することにより、第１スイッチ素子Ｓ１を駆動させる。
　具体的には、第１駆動信号Ｓｉｇ１１がハイレベルである場合、第１スイッチ素子Ｓ１のゲート容量（入力容量）が充電されることで、第１スイッチ素子Ｓ１がターンオンする。一方、第１駆動信号Ｓｉｇ１１がローレベルである場合、第１スイッチ素子Ｓ１のゲート容量に蓄積された電荷が放電されることで、第１スイッチ素子Ｓ１がターンオフする。
　第２駆動回路１２は、制御回路２からの第２制御信号Ｓｉｇ２０を受けて、第２ゲート抵抗Ｒｇ２を介して第２スイッチ素子Ｓ２のゲートと第２スイッチ素子Ｓ２のソース間に駆動電圧を印加するための第２駆動信号Ｓｉｇ２１を出力するＩＣである。第２制御信号Ｓｉｇ２０は、第２スイッチ素子Ｓ２のターンオン又はターンオフを指示する信号である。つまり、第２駆動回路１２は、制御回路２からの第２制御信号Ｓｉｇ２０を受けて、第２スイッチ素子Ｓ２を駆動させる。
　具体的には、第２駆動信号Ｓｉｇ２１がハイレベルである場合、第２スイッチ素子Ｓ２のゲート容量（入力容量）が充電されることで、第２スイッチ素子Ｓ２がターンオンする。一方、第２駆動信号Ｓｉｇ２１がローレベルである場合、第２スイッチ素子Ｓ２のゲート容量に蓄積された電荷が放電されることで、第２スイッチ素子Ｓ２がターンオフする。
　制御回路２は、例えばマイクロコンピュータによって実現されるが、プロセッサ又は専用回路によって実現されてもよい。制御回路２の機能は、制御回路２を構成するマイクロコンピュータ又はプロセッサ等のハードウェアがメモリに記憶されたコンピュータプログラム（ソフトウェア）を実行することによって実現される。
　制御回路２は、基本形のコンバータ回路２００が昇圧チョッパ動作する場合、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２を交互にターンオンすることで、入力電圧を昇圧させる。また、制御回路２は、基本形のコンバータ回路２００が降圧チョッパ動作する場合、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２を交互にターンオンすることで、入力電圧を降圧させる。いずれの場合においても、制御回路２は、ＰＷＭ（Pulse Width Modulation）制御により、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２を制御する。すなわち、制御回路２は、第１駆動回路１１へ出力する第１制御信号Ｓｉｇ１０、及び第２駆動回路１２へ出力する第２制御信号Ｓｉｇ２０の各々のデューティ比を調整することにより、入力電圧を所望の出力電圧へ昇圧又は降圧させる。
　次に、スイッチ素子のスイッチング損失を低減するためのゼロ電圧スイッチング（ZeroVolt Switching）技術について、図２及び図３を用いて説明する。図２は、基本形のコンバータ回路２００が昇圧チョッパ動作する場合における波形図である。図３は、基本形のコンバータ回路２００が降圧チョッパ動作する場合における波形図である。
　図２及び図３の各々において、「ＩＬ」は、インダクタＬ１を流れるインダクタ電流を示す。インダクタ電流ＩＬにおいては、インダクタＬ１を第１端から第２端へ流れる向きの電流が正の電流として示される。また、図２及び図３の各々において、「Ｓ１」は第１スイッチ素子Ｓ１のゲートに印加される駆動電圧を示し、「Ｓ２」は第２スイッチ素子Ｓ２のゲートに印加される駆動電圧を示す。「Ｓ１」及び「Ｓ２」の各々において、「Ｈ」は駆動電圧がハイレベルであって、スイッチ素子がオン状態にあることを示し、「Ｌ」は駆動電圧がローレベルであって、スイッチ素子がオフ状態にあることを示す。また、図２において、「Ｖｄｓ２」は第２スイッチ素子Ｓ２のドレイン－ソース間電圧を示し、「ＩＳ２」は第２スイッチ素子Ｓ２を流れる第２電流ＩＳ２を示す。また、図３において、「Ｖｄｓ１」は第１スイッチ素子Ｓ１のドレイン－ソース間電圧を示し、「ＩＳ１」は第１スイッチ素子Ｓ１を流れる第１電流ＩＳ１を示す。第１電流ＩＳ１及び第２電流ＩＳ２の各々においては、第１スイッチ素子Ｓ１から第２スイッチ素子Ｓ２へ向かう向きの電流が正の電流として示される。
　まず、基本形のコンバータ回路２００の昇圧チョッパ動作について説明する。図２に示すように、第１スイッチ素子Ｓ１のオフ期間、第２スイッチ素子Ｓ２のオン期間では、電源３、インダクタＬ１、及び第２スイッチ素子Ｓ２を通る閉回路が形成され、インダクタ電流ＩＬが上昇する。また、この期間においては、第２スイッチ素子Ｓ２に流れる第２電流ＩＳ２も上昇する。
　次に、第２スイッチ素子Ｓ２をターンオフさせると、第２スイッチ素子Ｓ２に電流が流れなくなり、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２が立ち上がる。その後、デッドタイムＤＴ１の期間を含めて第１スイッチ素子Ｓ１のソースからドレイン方向に電流が流れ、負荷４へと供給される。これにより、インダクタ電流ＩＬが下降に転じる。
　次に、インダクタ電流ＩＬが第２端から第１端へ向かう向きに流れる、つまり負の電流になると、第１スイッチ素子Ｓ１をターンオフさせる。すると、デッドタイムＤＴ２の期間において、第１スイッチ素子Ｓ１の寄生容量（出力容量）への電荷の充電、及び第２スイッチ素子Ｓ２の寄生容量（出力容量）に蓄積された電荷の放電により、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２が下降する。
　その後、デッドタイムＤＴ２を経ることで第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２がゼロ電圧に達した後、第２スイッチ素子Ｓ２のソースからドレイン方向に電流が流れ、インダクタ電流ＩＬが上昇に転じる。このタイミングで第２スイッチ素子Ｓ２をターンオンさせる。これにより、ゼロ電圧スイッチングが実現され、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２がゼロ電圧よりも大きい電圧の状態で第２スイッチ素子Ｓ２がターンオンされる場合と比較して、スイッチング損失が低減される。
　次に、基本形のコンバータ回路２００の降圧チョッパ動作について説明する。図３に示すように、第１スイッチ素子Ｓ１のオン期間、第２スイッチ素子Ｓ２のオフ期間では、電源３、第１スイッチ素子Ｓ１、インダクタＬ１、及び負荷４を通る閉回路が形成され、インダクタ電流ＩＬが上昇する。また、この期間においては、第１スイッチ素子Ｓ１に流れる第１電流ＩＳ１も上昇する。なお、インダクタＬ１には、第１端から第２端へ流れる向きの電流を正の電流としているため、図３においては、インダクタ電流ＩＬの上昇は、電流の下降により表されている。
　次に、第１スイッチ素子Ｓ１をターンオフさせると、第１スイッチ素子Ｓ１に電流が流れなくなり、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１が立ち上がる。その後、デッドタイムＤＴ２の期間を含めて、第２スイッチ素子Ｓ２のソースからドレイン方向に電流が流れ、負荷４へと供給される。これにより、インダクタ電流ＩＬが下降に転じる。なお、図３においては、インダクタ電流ＩＬの下降は、電流の上昇により表されている。
　次に、インダクタ電流ＩＬが第１端から第２端へ向かう向きに流れる、つまり正の電流になると、第２スイッチ素子Ｓ２をターンオフさせる。すると、デッドタイムＤＴ１の期間において、第１スイッチ素子Ｓ１の寄生容量（出力容量）に蓄積された電荷の放電、及び第２スイッチ素子Ｓ２の寄生容量（出力容量）への電荷の充電により、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１が下降する。
　その後、デッドタイムＤＴ１を経ることで第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１がゼロ電圧に達した後、第１スイッチ素子Ｓ１のソースからドレイン方向に電流が流れ、インダクタ電流ＩＬが上昇に転じる。このタイミングで第１スイッチ素子Ｓ１をターンオンさせる。これにより、ゼロ電圧スイッチングが実現され、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１がゼロ電圧よりも大きい電圧の状態で第１スイッチ素子Ｓ１がターンオンされる場合と比較して、スイッチング損失が低減される。
　ここで、昇圧チョッパ動作においては、デッドタイムＤＴ２において下降するドレイン－ソース間電圧の大きさは、以下の数式（１）により表される。数式（１）において、「ΔＶ」は下降するドレイン－ソース間電圧の大きさ、「Ｃｏｓｓ１」は第１スイッチ素子Ｓ１の出力容量、「Ｃｏｓｓ２」は第２スイッチ素子Ｓ２の出力容量、「ＩＬ」はインダクタ電流ＩＬの大きさ、「ｔ」は時間を表している。
Figure JPOXMLDOC01-appb-M000001
　したがって、デッドタイムＤＴ２の間にゼロ電圧スイッチングが成立する条件は、以下の数式（２）により表される。数式（２）において、「Ｖｂｕｓ」は基本形のコンバータ回路２００の第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間の電圧、「ｔｄｅａｄ」はデッドタイムＤＴ２の長さを表している。
Figure JPOXMLDOC01-appb-M000002
　ここで、ゼロ電圧スイッチングを実現する手段としては、以下の２つの手段が考えられる。
　第１の手段は、基本形のコンバータ回路２００の入力電圧（又は出力電圧）、入力電力（又は出力電力）の大きさを変化させながら、上記の数式（２）を満たすインダクタ電流ＩＬの波形に基づいて、基本形のコンバータ回路２００の駆動周波数を理論的に演算する。第２の手段は、基本形のコンバータ回路２００の入力電圧（又は出力電圧）、入力電力（又は出力電力）の大きさを変化させながら、実際に測定したインダクタ電流ＩＬ、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１、及び第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２の波形に基づいて、基本形のコンバータ回路２００の駆動周波数を実験的に求める。いずれの手段においても、基本形のコンバータ回路２００のさまざまな動作条件と駆動周波数との相関データが得られるので、基本形のコンバータ回路２００の所望の動作条件に応じて相関データを参照して駆動周波数を決定することで、ゼロ電圧スイッチングを実現することが可能である。
　ところで、上述の２つの手段は、いずれも理想的なゼロ電圧スイッチングであって、いずれかの手段を用いた場合のインダクタ電流ＩＬは、例えば図４の（ａ）に示すような波形となる。図４は、ゼロ電圧スイッチングにおけるインダクタ電流ＩＬの波形の一例を示す図である。図４の（ａ）は、基本形のコンバータ回路２００の昇圧チョッパ動作時において理想的なゼロ電圧スイッチングを行った場合のインダクタ電流ＩＬの波形の一例を示す。図４の（ａ）において、実線は出力電力が比較的小さい場合のインダクタ電流ＩＬの波形を示し、破線は出力電力が比較的大きい場合のインダクタ電流ＩＬの波形を示す。図４の（ｂ）においても同様である。
　図４の（ａ）に示す例では、出力電力の大小に依らず、インダクタ電流ＩＬが閾値（ここでは、－１［Ａ］）に達するタイミングで第２スイッチ素子Ｓ２がターンオンすることで、ゼロ電圧スイッチングが実現されている。しかしながら、実際のコンバータ回路においては、コンバータ回路を構成する部品の特性のばらつき、又はコンバータ回路の温度によるばらつき（以下、「コンバータ回路のばらつき」ともいう）によって、インダクタ電流ＩＬが閾値に達しても、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２が零とならず、ゼロ電圧スイッチングが実現できない場合がある。
　このような事態を回避するためには、例えば図４の（ｂ）に示すように、インダクタ電流ＩＬの閾値を大きくすることで、コンバータ回路のばらつきに依らず、より確実にゼロ電圧スイッチングを実現することができるようになる。図４の（ｂ）は、基本形のコンバータ回路２００の昇圧チョッパ動作時においてインダクタ電流ＩＬの閾値を大きくした場合のインダクタ電流ＩＬの波形の一例を示す。図４の（ｂ）に示す例では、インダクタ電流ＩＬの閾値を－３［Ａ］としている。
　しかしながら、インダクタ電流ＩＬの閾値を大きくした場合、ゼロ電圧スイッチングは実現しやすくなる一方、インダクタ電流ＩＬの負電流が増加することで、同期整流時の損失、及びスイッチ素子のターンオフ時の損失が増大する、という新たな問題が生じる。
　以上を鑑み、発明者は本開示を創作するに至った。
　以下、実施の形態について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序等は、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付し、重複する説明は省略又は簡略化される場合がある。
　［２．構成］
　以下、実施の形態に係るコンバータ回路１００について図５及び図６を用いて説明する。図５は、実施の形態に係るコンバータ回路１００の昇圧チョッパ動作時における構成を示す回路図である。図６は、実施の形態に係るコンバータ回路１００の降圧チョッパ動作時における構成を示す回路図である。以下では、基本形のコンバータ回路２００と共通する構成については説明を省略する。
　実施の形態に係るコンバータ回路１００は、同期整流方式の双方向コンバータ回路である。コンバータ回路１００は、図５に示すように、第１高電位端子Ｐ１１と第１低電位端子Ｐ１２との間に電源３が接続され、第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間に負荷４が接続されている場合電源３から供給される入力電圧を昇圧して負荷４へ出力する昇圧チョッパ動作を行い、昇圧コンバータ回路として機能する。一方、コンバータ回路１００は、図６に示すように、第１高電位端子Ｐ１１と第１低電位端子Ｐ１２との間に負荷４が接続され、第２高電位端子Ｐ２１と第２低電位端子Ｐ２２との間に電源３が接続されている場合、電源３から供給される入力電圧を降圧して負荷４へ出力する降圧チョッパ動作を行い、降圧コンバータ回路として機能する。
　コンバータ回路１００は、基本形のコンバータ回路２００の構成に加えて、第１検出回路５１と、第２検出回路５２と、第１ＯＲ回路７１と、第２ＯＲ回路７２と、第１検出抵抗Ｒｄ１と、第２検出抵抗Ｒｄ２と、を更に備えている。
　第１検出抵抗Ｒｄ１は、インダクタＬ１の第２端と第１スイッチ素子Ｓ１のソースとの間に接続されており、第１スイッチ素子Ｓ１を流れる電流を検出するために用いられる。第２検出抵抗Ｒｄ２は、第２スイッチ素子Ｓ２のソースと、第１低電位端子Ｐ１２及び第２低電位端子Ｐ２２の接続点との間に接続されており、第２スイッチ素子Ｓ２を流れる電流を検出するために用いられる。
　第１検出回路５１は、第１検出抵抗Ｒｄ１に流れる逆電流、言い換えれば第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へ向かう向きで第１スイッチ素子Ｓ１を流れる電流を検出するための回路である。第１検出回路５１は、第１検出抵抗Ｒｄ１に逆電流が流れると、第１スイッチ素子Ｓ１をターンオンさせるための第１割込みオン信号Ｓｉｇ１を出力する。
　第２検出回路５２は、第２検出抵抗Ｒｄ２に流れる逆電流、言い換えれば第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へ向かう向きで第２スイッチ素子Ｓ２を流れる電流を検出するための回路である。第２検出回路５２は、第２検出抵抗Ｒｄ２に逆電流が流れると、第２スイッチ素子Ｓ２をターンオンさせるための第２割込みオン信号Ｓｉｇ２を出力する。
　以下では、コンバータ回路１００が図５に示すように昇圧チョッパ動作を行う場合、第２検出回路５２は主検出回路５として機能し、第１検出回路５１は副検出回路６として機能する。
　この場合、主検出回路５（第２検出回路５２）は、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２のうちのいずれかである主スイッチ素子（第２スイッチ素子Ｓ２）に印加される電圧（第２スイッチ素子Ｓ２のドレイン－ソース間電圧）がゼロ電圧となることを検出すると、主スイッチ素子をターンオンさせるための割込みオン信号（第２割込みオン信号Ｓｉｇ２）を出力する。実施の形態では、主検出回路５（第２検出回路５２）は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へと向かう向きで主スイッチ素子（第２スイッチ素子Ｓ２）を流れる電流を検出することにより、主スイッチ素子に印加される電圧（第２スイッチ素子Ｓ２のドレイン－ソース間電圧）がゼロ電圧となることを検出する。
　また、この場合、副検出回路６（第１検出回路５１）は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へ向かう向きで、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２のうちの主スイッチ素子とは異なる副スイッチ素子（第１スイッチ素子Ｓ１）を流れる電流を検出すると、副スイッチ素子をターンオンさせるための割込みオン信号（第１割込みオン信号Ｓｉｇ１）を出力する。
　一方、コンバータ回路１００が図６に示すように降圧チョッパ動作を行う場合、第１検出回路５１は主検出回路５として機能し、第２検出回路５２は副検出回路６として機能する。
　この場合、主検出回路５（第１検出回路５１）は、主スイッチ素子（第１スイッチ素子Ｓ１）に印加される電圧（第１スイッチ素子Ｓ１のドレイン－ソース間電圧）がゼロ電圧となることを検出すると、主スイッチ素子をターンオンさせるための割込みオン信号（第１割込みオン信号Ｓｉｇ１）を出力する。実施の形態では、主検出回路５（第１検出回路５１）は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へと向かう向きで主スイッチ素子（第１スイッチ素子Ｓ１）を流れる電流を検出することにより、主スイッチ素子に印加される電圧（第１スイッチ素子Ｓ１のドレイン－ソース間電圧）がゼロ電圧となることを検出する。
　また、この場合、副検出回路６（第２検出回路５２）は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へ向かう向きで副スイッチ素子（第２スイッチ素子Ｓ２）を流れる電流を検出すると、副スイッチ素子をターンオンさせるための割込みオン信号（第２割込みオン信号Ｓｉｇ２）を出力する。
　ここで、第２検出回路５２の具体的な構成例について図７を用いて説明する。図７は、第２検出回路５２の具体的な構成を示す回路図である。なお、第１検出回路５１の構成については、以下の説明及び図７において、「第２検出回路５２」を「第１検出回路５１」、「第２スイッチ素子Ｓ２」を「第１スイッチ素子Ｓ１」、「第２電流ＩＳ２」を「第１電流ＩＳ１」、「第２検出抵抗Ｒｄ２」を「第１検出抵抗Ｒｄ１」、「第２ゲート抵抗Ｒｇ２」を「第１ゲート抵抗Ｒｇ１」、「第２ＯＲ回路７２」を「第１ＯＲ回路７１」、「第２割込みオン信号Ｓｉｇ２」を「第１割込みオン信号Ｓｉｇ１」、「第２駆動信号Ｓｉｇ２１」を「第１駆動信号Ｓｉｇ１１」にそれぞれ読み替えればよい。
　図７の（ａ）は、第２検出回路５２が、第２検出抵抗Ｒｄ２の電圧降下値を所定の値と比較するコンパレータ回路５Ａを有している場合の回路図を示す。言い換えれば、図７の（ａ）に示す例では、主検出回路５（第２検出回路５２）は、検出対象の電流が流れる検出抵抗（第２検出抵抗Ｒｄ２）の電圧降下値を所定の値と比較するコンパレータ回路５Ａを有している。コンパレータ回路５Ａは、第２検出抵抗Ｒｄ２の第１端（図７の（ａ）における下端）の電圧降下値と、分圧回路により任意に設定した電圧値とを比較する。そして、コンパレータ回路５Ａは、第１端の電圧降下値が所定の電圧値を上回る、つまり第２検出抵抗Ｒｄ２に流れる逆電流が所定の値以上になると、第２割込みオン信号Ｓｉｇ２を出力する。
　図７の（ｂ）は、第２検出回路５２が、第２検出抵抗Ｒｄ２の電圧降下値を所定の倍率で増幅する非反転増幅回路５Ｂを有している場合の回路図を示す。言い換えれば、図７の（ｂ）に示す例では、主検出回路５（第２検出回路５２）は、検出対象の電流が流れる検出抵抗（第２検出抵抗Ｒｄ２）の電圧降下値を所定の倍率で増幅する非反転増幅回路５Ｂを有している。非反転増幅回路５Ｂの非反転入力端子は、第２検出抵抗Ｒｄ２の第１端（図７の（ａ）における下端）に接続され、反転入力端子は、第２検出抵抗Ｒｄ２の第２端（図７の（ａ）における上端）に増幅率を決定する抵抗を介して接続されている。したがって、非反転増幅回路５Ｂは、第２検出抵抗Ｒｄ２に逆電流が流れると、第２検出抵抗Ｒｄ２の両端の電位差（正の電位差）を増幅することで、第２割込みオン信号Ｓｉｇ２を出力する。
　図７の（ｃ）は、第２検出回路５２が、第２検出抵抗Ｒｄ２の電圧降下値を所定の倍率で増幅する反転増幅回路５Ｃを有している場合の回路図を示す。言い換えれば、図７の（ｃ）に示す例では、主検出回路５（第２検出回路５２）は、検出対象の電流が流れる検出抵抗（第２検出抵抗Ｒｄ２）の電圧降下値を所定の倍率で増幅する反転増幅回路５Ｃを有している。反転増幅回路５Ｃの非反転入力端子は、第２検出抵抗Ｒｄ２の第１端（図７の（ａ）における下端）に接続され、反転入力端子は、第２検出抵抗Ｒｄ２の第２端（図７の（ａ）における上端）に増幅率を決定する抵抗を介して接続されている。したがって、反転増幅回路５Ｃは、第２検出抵抗Ｒｄ２に逆電流が流れると、第２検出抵抗Ｒｄ２の両端の電位差（負の電位差）を反転増幅することで、第２割込みオン信号Ｓｉｇ２を出力する。
　第１ＯＲ回路７１は、図５に示すように、第１駆動信号Ｓｉｇ１１又は第１割込みオン信号Ｓｉｇ１が入力されると、第１ゲート抵抗Ｒｇ１を介して第１スイッチ素子Ｓ１のゲートに駆動電圧を印加することにより、第１スイッチ素子Ｓ１をターンオンさせる。
　つまり、第１スイッチ素子Ｓ１は、基本的に制御回路２が出力する第１制御信号Ｓｉｇ１０のデューティ比に応じて第１駆動回路１１から出力される第１駆動信号Ｓｉｇ１１によりオン／オフを制御される。そして、第１スイッチ素子Ｓ１は、第１ＯＲ回路７１に第１割込みオン信号Ｓｉｇ１が入力された場合は、第１駆動信号Ｓｉｇ１１に依らず、ターンオンする。
　第２ＯＲ回路７２は、図５に示すように、第２駆動信号Ｓｉｇ２１又は第２割込みオン信号Ｓｉｇ２が入力されると、第２ゲート抵抗Ｒｇ２を介して第２スイッチ素子Ｓ２のゲートに駆動電圧を印加することにより、第２スイッチ素子Ｓ２をターンオンさせる。
　つまり、第２スイッチ素子Ｓ２は、基本的に制御回路２が出力する第２制御信号Ｓｉｇ２０のデューティ比に応じて第２駆動回路１２から出力される第２駆動信号Ｓｉｇ２１によりオン／オフを制御される。そして、第２スイッチ素子Ｓ２は、第２ＯＲ回路７２に第２割込みオン信号Ｓｉｇ２が入力された場合は、第２駆動信号Ｓｉｇ２１に依らず、ターンオンする。
　以下では、コンバータ回路１００が図５に示すように昇圧チョッパ動作を行う場合、第２ＯＲ回路７２は主ＯＲ回路８として機能し、第１ＯＲ回路７１は副ＯＲ回路９として機能する。
　この場合、主ＯＲ回路８（第２ＯＲ回路７２）は、制御回路２を経由する主スイッチ素子（第２スイッチ素子Ｓ２）をターンオンさせるためのオン信号（第２駆動信号Ｓｉｇ２１）又は主スイッチ素子に対する割込みオン信号（第２割込みオン信号Ｓｉｇ２）が入力されると、主スイッチ素子をターンオンさせる。
　また、この場合、副ＯＲ回路９（第１ＯＲ回路７１）は、制御回路２を経由する副スイッチ素子（第１スイッチ素子Ｓ１）をターンオンさせるためのオン信号（第１駆動信号Ｓｉｇ１１）又は副スイッチ素子に対する割込みオン信号（第１割込みオン信号Ｓｉｇ１）が入力されると、副スイッチ素子をターンオンさせる。
　一方、コンバータ回路１００が図６に示すように降圧チョッパ動作を行う場合、第１ＯＲ回路７１は主ＯＲ回路８として機能し、第２ＯＲ回路７２は副ＯＲ回路９として機能する。
　この場合、主ＯＲ回路８（第１ＯＲ回路７１）は、制御回路２を経由する主スイッチ素子（第１スイッチ素子Ｓ１）をターンオンさせるためのオン信号（第１駆動信号Ｓｉｇ１１）又は主スイッチ素子に対する割込みオン信号（第１割込みオン信号Ｓｉｇ１）が入力されると、主スイッチ素子をターンオンさせる。
　また、この場合、副ＯＲ回路９（第２ＯＲ回路７２）は、制御回路２を経由する副スイッチ素子（第２スイッチ素子Ｓ２）をターンオンさせるためのオン信号（第２駆動信号Ｓｉｇ２１）又は副スイッチ素子に対する割込みオン信号（第２割込みオン信号Ｓｉｇ２）が入力されると、副スイッチ素子をターンオンさせる。
　ここで、第２ＯＲ回路７２の具体的な構成例について図８及び図９を用いて説明する。図８は、第２ＯＲ回路７２の具体的な構成を示す回路図である。図９は、第２駆動信号Ｓｉｇ２１及び第２割込みオン信号Ｓｉｇ２の各々のタイミングチャートである。なお、第１ＯＲ回路７１の構成については、以下の説明及び図８，９において、「第２ＯＲ回路７２」を「第１ＯＲ回路７１」、「第２駆動回路１２」を「第１駆動回路１１」、「第２スイッチ素子Ｓ２」を「第１スイッチ素子Ｓ１」、「第２ゲート抵抗Ｒｇ２」を「第１ゲート抵抗Ｒｇ１」、「第２駆動信号Ｓｉｇ２１」を「第１駆動信号Ｓｉｇ１１」、「第２割込みオン信号Ｓｉｇ２」を「第１割込みオン信号Ｓｉｇ１」にそれぞれ読み替えればよい。
　図８の（ａ）は、第２ＯＲ回路７２の構成を示す図である。図８の（ａ）に示すように、第２ＯＲ回路７２は、第１ダイオードＤ１と、第２ダイオードＤ２と、を有している。第１ダイオードＤ１のアノードには、第２割込みオン信号Ｓｉｇ２が入力され、第１ダイオードＤ１のカソードには、第２ゲート抵抗Ｒｇ２の一端が接続されている。また、第２ダイオードＤ２のアノードには、第２駆動信号Ｓｉｇ２１が入力され、第２ダイオードＤ２のカソードには、第２ゲート抵抗Ｒｇ２の一端が接続されている。
　つまり、第２ダイオードＤ２では、アノードに主スイッチ素子（第２スイッチ素子Ｓ２）に対するオン信号（第２駆動信号Ｓｉｇ２１）が入力されている。また、第１ダイオードＤ１では、アノードに主スイッチ素子（第２スイッチ素子Ｓ２）に対する割込みオン信号（第２割込みオン信号Ｓｉｇ２）が入力されている。そして、第１ダイオードＤ１及び第２ダイオードＤ２の各々のカソードは、同じ出力端（第２ゲート抵抗Ｒｇ２の一端）に接続されている。
　図８の（ｂ）は、第２ＯＲ回路７２の構成、及び第２駆動回路１２の構成を示す図である。なお、第２ＯＲ回路７２の構成は、図８の（ａ）に示す構成と同じである。図８の（ｂ）に示すように、第２駆動回路１２は、第１端子Ａ１と、第２端子Ａ２と、を有している。第１端子Ａ１は、第２ＯＲ回路７２の第２ダイオードＤ２のアノードに接続されており、ハイレベルの第２駆動信号Ｓｉｇ２１を出力する。第２端子Ａ２は、第２ＯＲ回路７２の出力端及び第２ゲート抵抗Ｒｇ２の一端に接続されており、ローレベルの第２駆動信号Ｓｉｇ２１に同期して、第２スイッチ素子Ｓ２のゲート容量に蓄積された電荷を放電する経路を構成する。
　つまり、第２駆動回路１２は、オン信号（ハイレベルの第２駆動信号Ｓｉｇ２１）を出力する第１端子Ａ１と、オフ信号（ローレベルの第２駆動信号Ｓｉｇ２１）に同期して、主スイッチ素子（第２スイッチ素子Ｓ２）に蓄積された電荷を放出させるための第２端子Ａ２と、を有する。これにより、第２駆動回路１２の第２端子Ａ２及び第２ゲート抵抗Ｒｇ２を介して、第２スイッチ素子Ｓ２のゲート容量に蓄積された電荷が放電されるので、第２スイッチ素子Ｓ２を速やかにターンオフさせることが可能である。
　ここで、第２ＯＲ回路７２においては、図９に示すように、第２駆動信号Ｓｉｇ２１が入力されるよりも前に、第２割込みオン信号Ｓｉｇ２が入力される。つまり、主ＯＲ回路８（第２ＯＲ回路７２）では、オン信号（第２駆動信号Ｓｉｇ２１）は、割込みオン信号（第２割込みオン信号Ｓｉｇ２）よりも遅れて入力される。
　実施の形態では、オン信号（第２駆動信号Ｓｉｇ２１）は、［１．技術背景］で述べたインダクタ電流ＩＬの閾値を大きくすべく、主スイッチ素子（第２スイッチ素子Ｓ２）のターンオンのタイミングを遅らせている。このため、何ら対策を講じない場合、主スイッチ素子のゼロ電圧スイッチングを実現しやすくする一方、不要なインダクタ電流ＩＬが増加することで損失が増大する、という問題がある。そこで、実施の形態では、割込みオン信号（第２割込みオン信号Ｓｉｇ２）により主スイッチ素子を上記タイミングよりも早くにターンオンさせることで、不要なインダクタ電流ＩＬの増加を抑制し、損失を低減することが可能である。
　［動作］
　以下、実施の形態に係るコンバータ回路１００の動作について、主に図１０及び図２を用いて説明する。図１０は、実施の形態に係るコンバータ回路１００の動作の説明図である。図１０の（ａ）は、実施の形態に係るコンバータ回路１００の昇圧チョッパ動作の説明図であり、図１０の（ｂ）は、実施の形態に係るコンバータ回路１００の降圧チョッパ動作の説明図である。
　まず、実施の形態に係るコンバータ回路１００の昇圧チョッパ動作について説明する。図１０の（ａ）に示すように、第１スイッチ素子Ｓ１のオン期間（言い換えれば、第２スイッチ素子Ｓ２のオフ期間）ＴＳ１では、インダクタ電流ＩＬが下降し、かつ、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２が立ち上がる（図２参照）。そして、インダクタ電流ＩＬが負の電流になると、第１スイッチ素子Ｓ１をターンオフさせる。すると、第１スイッチ素子Ｓ１の寄生容量（出力容量）への電荷の蓄積、及び第２スイッチ素子Ｓ２の寄生容量（出力容量）に蓄積された電荷の放電により、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２が下降する（図２参照）。
　その後、デッドタイムＤＴ２（図２参照）において、第１スイッチ素子Ｓ１の寄生容量への電荷の充電、及び第２スイッチ素子Ｓ２の寄生容量に蓄積された電荷の放電が完了し、第２スイッチ素子Ｓ２のドレイン－ソース間電圧Ｖｄｓ２がゼロ電圧に達すると、第２スイッチ素子Ｓ２を流れる第２電流ＩＳ２が逆電流、つまり第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流となる（図２参照）。この逆電流が検出される期間は、図１０の（ａ）における「ＴＡ２」に相当する。
　すると、主検出回路５（第２検出回路５２）は、第２検出抵抗Ｒｄ２を流れる逆電流を検出することで、主スイッチ素子（第２スイッチ素子Ｓ２）に対する第２割込みオン信号Ｓｉｇ２を主ＯＲ回路８（第２ＯＲ回路７２）へ出力する。主ＯＲ回路８は、第２割込みオン信号Ｓｉｇ２が入力されると、主スイッチ素子をターンオンさせる。これにより、主スイッチ素子のゼロ電圧スイッチングが実現される。
　一方、図１０の（ａ）に示すように、第２スイッチ素子Ｓ２のオン期間（言い換えれば、第１スイッチ素子Ｓ１のオフ期間）ＴＳ２では、インダクタ電流ＩＬが上昇する。そして、第２スイッチ素子Ｓ２をターンオフさせると、デッドタイムＤＴ１（図２参照）の期間中において、第１スイッチ素子Ｓ１のボディダイオードに逆電流、つまり第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流が流れ始める。この逆電流が検出される期間は、図１０の（ａ）における「ＴＡ１」に相当する。
　すると、副検出回路６（第１検出回路５１）は、第１検出抵抗Ｒｄ１を流れる逆電流を検出することで、副スイッチ素子（第１スイッチ素子Ｓ１）に対する第１割込みオン信号Ｓｉｇ１を副ＯＲ回路９（第１ＯＲ回路７１）へ出力する。副ＯＲ回路９は、第１割込みオン信号Ｓｉｇ１が入力されると、副スイッチ素子をターンオンさせる。これにより、同期整流が実現される。
　次に、実施の形態に係るコンバータ回路１００の降圧チョッパ動作について説明する。図１０の（ｂ）に示すように、第２スイッチ素子Ｓ２のオン期間（言い換えれば、第１スイッチ素子Ｓ１のオフ期間）ＴＳ２では、インダクタ電流ＩＬが下降し、かつ、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１が立ち上がる（図３参照）。なお、インダクタＬ１には、第１端から第２端へ流れる向きの電流を正の電流としているため、図１０の（ｂ）においては、インダクタ電流ＩＬの下降は、電流の上昇により表されている。
　そして、インダクタ電流ＩＬが正の電流になると、第２スイッチ素子Ｓ２をターンオフさせる。すると、第１スイッチ素子Ｓ１の寄生容量（出力容量）に蓄積された電荷の放電、及び第２スイッチ素子Ｓ２の寄生容量（出力容量）への電荷の充電により、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１が下降する（図３参照）。
　その後、デッドタイムＤＴ１（図３参照）において、第１スイッチ素子Ｓ１の寄生容量への電荷の充電、及び第２スイッチ素子Ｓ２の寄生容量に蓄積された電荷の放電が完了し、第１スイッチ素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ１がゼロ電圧に達すると、第１スイッチ素子Ｓ１を流れる第１電流ＩＳ１が逆電流、つまり第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流となる（図３参照）。この逆電流が検出される期間は、図１０の（ｂ）における「ＴＡ１」に相当する。
　すると、主検出回路５（第１検出回路５１）は、第１検出抵抗Ｒｄ１を流れる逆電流を検出することで、主スイッチ素子（第１スイッチ素子Ｓ１）に対する第１割込みオン信号Ｓｉｇ１を主ＯＲ回路８（第１ＯＲ回路７１）へ出力する。主ＯＲ回路８は、第１割込みオン信号Ｓｉｇ１が入力されると、主スイッチ素子をターンオンさせる。これにより、主スイッチ素子のゼロ電圧スイッチングが実現される。
　一方、図１０の（ｂ）に示すように、第１スイッチ素子Ｓ１のオン期間（言い換えれば、第２スイッチ素子Ｓ２のオフ期間）ＴＳ１では、インダクタ電流ＩＬが上昇する。なお、インダクタＬ１には、第１端から第２端へ流れる向きの電流を正の電流としているため、図１０の（ｂ）においては、インダクタ電流ＩＬの上昇は、電流の下降により表されている。そして、第１スイッチ素子Ｓ１をターンオフさせると、デッドタイムＤＴ２（図３参照）の期間中において、第２スイッチ素子Ｓ２のボディダイオードに逆電流、つまり第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流が流れ始める。この逆電流が検出される期間は、図１０の（ｂ）における「ＴＡ２」に相当する。
　すると、副検出回路６（第２検出回路５２）は、第２検出抵抗Ｒｄ２を流れる逆電流を検出することで、副スイッチ素子（第２スイッチ素子Ｓ２）に対する第２割込みオン信号Ｓｉｇ２を副ＯＲ回路９（第２ＯＲ回路７２）へ出力する。副ＯＲ回路９は、第２割込みオン信号Ｓｉｇ２が入力されると、副スイッチ素子をターンオンさせる。これにより、同期整流が実現される。
　［利点］
　上述のように、実施の形態に係るコンバータ回路１００では、主スイッチ素子に逆電流（第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流）が流れることをもって、主スイッチ素子に印加される電圧（ドレイン－ソース間電圧）がゼロ電圧となることを主検出回路５が検出すると、主ＯＲ回路８により主スイッチ素子をターンオンさせる。このため、実施の形態に係るコンバータ回路１００では、コンバータ回路のばらつきに依らず、主スイッチ素子のゼロ電圧スイッチングを実現することが可能である。また、実施の形態に係るコンバータ回路１００では、インダクタ電流ＩＬの閾値を大きくした場合と比較して、不要なインダクタ電流ＩＬの増加を抑制し、損失を低減することが可能である。つまり、実施の形態に係るコンバータ回路１００では、スイッチング損失を抑制しつつゼロ電圧スイッチングを実現しやすい、という利点がある。
　また、実施の形態に係るコンバータ回路１００では、主検出回路５から出力される割込みオン信号は、制御回路２を経由せずに、主ＯＲ回路８に入力される。このため、実施の形態に係るコンバータ回路１００では、制御回路２を経由せずに主スイッチ素子をターンオンさせることができるので、制御回路２を経由する場合と比較して、主スイッチ素子を速やかにターンオンさせることができる、という利点がある。
　また、実施の形態に係るコンバータ回路１００では、副スイッチ素子に逆電流（第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１に向かう向きの電流）が流れることを副検出回路６が検出すると、副ＯＲ回路９により副スイッチ素子をターンオンさせる。このため、実施の形態に係るコンバータ回路１００では、デッドタイムの経過を待たずに適切なタイミングで副スイッチ素子をターンオンさせて同期整流を実現できるので、デッドタイム中においてボディダイオードに流れる電流による損失を低減することができる、という利点がある。
　（変形例）
　以上、実施の形態について説明したが、本発明は、上記実施の形態に限定されるものではない。以下、実施の形態の変形例について列挙する。
　（第１変形例）
　図１１は、実施の形態の第１変形例に係るコンバータ回路１００Ａの構成を示す回路図である。図１１に示すように、本変形例に係るコンバータ回路１００Ａは、昇圧チョッパ動作を行う昇圧コンバータ回路であって、副検出回路６（第１検出回路５１）、第１検出抵抗Ｒｄ１、及び副ＯＲ回路９（第１ＯＲ回路７１）を備えていない点で、実施の形態の形態に係るコンバータ回路１００（図５参照）と相違する。
　（第２変形例）
　図１２は、実施の形態の第２変形例に係るコンバータ回路１００Ｂの構成を示す回路図である。図１２に示すように、本変形例に係るコンバータ回路１００Ｂは、降圧チョッパ動作を行う降圧コンバータ回路であって、副検出回路６（第２検出回路５２）、第２検出抵抗Ｒｄ２、及び副ＯＲ回路９（第２ＯＲ回路７２）を備えていない点で、実施の形態の形態に係るコンバータ回路１００（図６参照）と相違する。
　第１変形例及び第２変形例のように、コンバータ回路は、主検出回路５、検出抵抗、及び主ＯＲ回路８を備えていればよい。
　（第３変形例）
　図１３は、実施の形態の第３変形例に係るコンバータ回路１００Ｃの構成を示す回路図である。図１３に示すように、本変形例に係るコンバータ回路１００Ｃは、主検出回路５（ここでは、第２検出回路５２）に、ノイズを除去するためのノイズ除去素子としてコンデンサＣ３が接続されている点で、実施の形態に係るコンバータ回路１００と相違する。
　コンデンサＣ３は、検出抵抗（ここでは、第２検出抵抗Ｒｄ２）と主検出回路５（ここでは、第２検出回路５２）との間に挿入されている。これにより、本変形例に係るコンバータ回路１００Ｃでは、ノイズによる主検出回路５の誤検出を低減することができる、という利点がある。なお、本変形例の構成は、副検出回路６についても同様に適用可能である。
　（第４変形例）
　図１４は、実施の形態の第４変形例に係るコンバータ回路１００Ｄの構成を示す回路図である。図１４に示すように、本変形例に係るコンバータ回路１００Ｄは、主検出回路５（ここでは、第２検出回路５２）に、検出対象の電流が流れる検出抵抗（ここでは、第２検出抵抗Ｒｄ２）に印加される電圧を制限する制限素子１０１が接続されている点で、実施の形態に係るコンバータ回路１００と相違する。
　制限素子１０１は、ツェナーダイオードにより構成されており、検出抵抗に過大な電流が流れることにより検出抵抗に所定電圧よりも大きい電圧が印加された場合に、主検出回路５に印加される電圧を所定電圧にクランプする機能を有する。これにより、本変形例に係るコンバータ回路１００Ｄでは、主検出回路５に過大な電圧が印加されるのを防ぎやすい、という利点がある。なお、本変形例の構成は、副検出回路６についても同様に適用可能である。
　（第５変形例）
　図１５は、実施の形態の第５変形例に係るコンバータ回路１００Ｅの構成を示す回路図である。図１５に示すように、本変形例に係るコンバータ回路１００Ｅは、バッファ回路１０２を更に備える点で、実施の形態に係るコンバータ回路１００と相違する。
　バッファ回路１０２は、直流電源である補助絶縁電源１０２Ａと、ＮＰＮトランジスタ１０２Ｂと、主スイッチ素子（ここでは、第２スイッチ素子Ｓ２）のソースに第１端が接続される抵抗１０２Ｃとで構成されるエミッタフォロア回路、を有する。ＮＰＮトランジスタ１０２Ｂは、コレクタが補助絶縁電源１０２Ａに接続され、エミッタが抵抗１０２Ｃの第２端及び主ＯＲ回路８（ここでは、第２ＯＲ回路７２）の入力端に接続されている。そして、ＮＰＮトランジスタ１０２Ｂのベースには、主検出回路５（ここでは、第２検出回路５２）から出力される割込みオン信号（ここでは、第２割込みオン信号Ｓｉｇ２）が入力される。
　バッファ回路１０２では、ＮＰＮトランジスタ１０２Ｂのベースに割込みオン信号が入力されると、補助絶縁電源１０２Ａから主ＯＲ回路８へ信号が入力される。つまり、バッファ回路１０２は、主スイッチ素子（ここでは、第２スイッチ素子Ｓ２）に対する割込みオン信号（ここでは、第２割込みオン信号Ｓｉｇ２）を電流増幅して主ＯＲ回路８へ出力する。これにより、主スイッチ素子を駆動するための駆動電流を確保しやすい、という利点がある。なお、本変形例の構成は、副ＯＲ回路９についても同様に適用可能である。
　（第６変形例）
　図１６は、実施の形態の第６変形例に係るコンバータ回路１００Ｆの構成を示す回路図である。図１６に示すように、本変形例に係るコンバータ回路１００Ｆは、アイソレータ１０３を更に備えている点で、実施の形態に係るコンバータ回路１００と相違する。
　アイソレータ１０３は、高圧側の入力端と、低圧側の出力端とを互いに電気的に絶縁する回路である。そして、主検出回路５（ここでは、第２検出回路５２）からの主スイッチ素子（ここでは、第２スイッチ素子Ｓ２）に対する割込みオン信号（ここでは、第２割込みオン信号Ｓｉｇ２）は、アイソレータ１０３を介して主ＯＲ回路８（ここでは、第２ＯＲ回路７２）に入力される。このため、本変形例では、主ＯＲ回路８が駆動回路（ここでは、第２駆動回路１２）の前段に配置される構成を実現することが可能である。
　そして、主ＯＲ回路８は、オン信号として制御回路２から出力される制御信号（ここでは、第２制御信号Ｓｉｇ２０）又は割込みオン信号（ここでは、第２割込みオン信号Ｓｉｇ２）が入力されると、駆動回路（ここでは、第２駆動回路１２）に対して信号を出力する。すると、駆動回路は、主スイッチ素子（ここでは、第２スイッチ素子Ｓ２）に対して駆動信号（ここでは、第２駆動信号Ｓｉｇ２１）を出力することにより、主スイッチ素子をターンオンさせる。
　このように、本変形例では、主ＯＲ回路８（ここでは、第２ＯＲ回路７２）を駆動回路（ここでは、第２駆動回路１２）の前段に配置することができるので、駆動回路が主スイッチ素子（ここでは、第２スイッチ素子Ｓ２）に蓄積された電荷を放出させるための第２端子Ａ２を有しなくて済む、という利点がある。なお、本変形例の構成は、副検出回路６、及び副ＯＲ回路９についても同様に適用可能である。
　（第７変形例）
　図１７は、実施の形態の第７変形例に係るコンバータ回路１００Ｇの構成を示す回路図である。図１７に示すように、本変形例に係るコンバータ回路１００Ｇは、副ＯＲ回路９（ここでは、第１ＯＲ回路７１）への割込みオン信号（ここでは、第１割込みオン信号）の入力のオン／オフを切り替える切替回路１０４を備えている点で、実施の形態に係るコンバータ回路１００と相違する。
　切替回路１０４は、副ＯＲ回路９への割込みオン信号の入力経路に挿入されるスイッチであって、例えば制御回路２によりオン／オフを切り替えるように構成されている。切替回路１０４がオンの場合、副ＯＲ回路９は、オン信号（ここでは、第１駆動信号Ｓｉｇ１１）又は割込みオン信号が入力されると、副スイッチ素子（ここでは、第１スイッチ素子Ｓ１）をターンオンさせる。この場合、副ＯＲ回路９は、デッドタイムの経過を待たずに副スイッチ素子をターンオンさせることで、デッドタイム中における損失を低減しつつ同期整流を実現することができる。
　一方、切替回路１０４がオフの場合、副ＯＲ回路９にはオン信号のみが入力される。この場合、副ＯＲ回路９は、デッドタイムの経過を待って副スイッチ素子をターンオンさせることで、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２の両方がオンする状況を確実に回避しつつ同期整流を実現することができる。
　このように、本変形例では、切替回路１０４により割込みオン信号を副ＯＲ回路９へ入力するか否かを切り替えることができるので、所望の同期整流を実現しやすい、という利点がある。
　（その他の変形例）
　上記実施の形態において、主ＯＲ回路８及び副ＯＲ回路９は、いずれも上記のように第１ダイオードＤ１及び第２ダイオードＤ２を有する回路に限られない。例えば、主ＯＲ回路８及び副ＯＲ回路９は、いずれも例えばＯＲゲートを実装した汎用ロジックＩＣ（Integrated Circuit）により実現されてもよい。
　上記実施の形態において、主検出回路５及び副検出回路６は、いずれも上記のように検出対象のスイッチ素子に逆電流が流れることをもって、検出対象のスイッチ素子に印加される電圧がゼロ電圧となることを検出する回路に限られない。例えば、主検出回路５及び副検出回路６は、いずれも検出対象のスイッチ素子に印加される電圧（ドレイン－ソース間電圧）を監視することで、当該電圧がゼロ電圧となることを検出するように構成されていてもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、又は、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　（まとめ）
　以上述べたように、第１の態様に係るコンバータ回路１００、１００Ａ、１００Ｃ～１００Ｇは、インダクタＬ１と、第１スイッチ素子Ｓ１と、第２スイッチ素子Ｓ２と、制御回路２と、主検出回路５と、主ＯＲ回路８と、を備える。インダクタＬ１は、第１端が高電位の入力端子（第１高電位端子Ｐ１１）に接続される。第１スイッチ素子Ｓ１は、インダクタＬ１の第２端と高電位の出力端子（第２高電位端子Ｐ２１）との間に接続される。第２スイッチ素子Ｓ２は、インダクタＬ１の第２端と低電位の出力端子（第２低電位端子Ｐ２２）との間に接続される。制御回路２は、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２を交互にターンオンすることで、入力電圧を昇圧させる。主検出回路５は、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、主スイッチ素子をターンオンさせるための割込みオン信号を出力する。主ＯＲ回路８は、制御回路２を経由する主スイッチ素子をターンオンさせるためのオン信号又は主スイッチ素子に対する割込みオン信号が入力されると、主スイッチ素子をターンオンさせる。
　これによれば、スイッチング損失を抑制しつつゼロ電圧スイッチングを実現しやすい、という利点がある。
　また、第２の態様に係るコンバータ回路１００、１００Ｂ～１００Ｇは、インダクタＬ１と、第１スイッチ素子Ｓ１と、第２スイッチ素子Ｓ２と、制御回路２と、主検出回路５と、主ＯＲ回路８と、を備える。インダクタＬ１は、第１端が高電位の出力端子（第１高電位端子Ｐ１１）に接続される。第１スイッチ素子Ｓ１は、インダクタＬ１の第２端と高電位の入力端子（第２高電位端子Ｐ２１）との間に接続される。第２スイッチ素子Ｓ２は、インダクタＬ１の第２端と低電位の入力端子（第２低電位端子Ｐ２２）との間に接続される。制御回路２は、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２を交互にターンオンすることで、入力電圧を降圧させる。主検出回路５は、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、主スイッチ素子をターンオンさせるための割込みオン信号を出力する。主ＯＲ回路８は、制御回路２を経由する主スイッチ素子をターンオンさせるためのオン信号又は主スイッチ素子に対する割込みオン信号が入力されると、主スイッチ素子をターンオンさせる。
　これによれば、スイッチング損失を抑制しつつゼロ電圧スイッチングを実現しやすい、という利点がある。
　また、第３の態様に係るコンバータ回路１００～１００Ｇでは、第１又は第２の態様において、主検出回路５は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へと向かう向きで、主スイッチ素子を流れる電流を検出することにより、主スイッチ素子に印加される電圧がゼロ電圧となることを検出する。
　これによれば、主スイッチ素子に印加される電圧がゼロ電圧となることを簡易な手段により検出しやすい、という利点がある。
　また、第４の態様に係るコンバータ回路１００～１００Ｇでは、第３の態様において、主検出回路５は、検出対象の電流が流れる検出抵抗（第１検出抵抗Ｒｄ１又は第２検出抵抗Ｒｄ２）の電圧降下値を所定の値と比較するコンパレータ回路５Ａを有する。
　これによれば、簡易な構成により、主スイッチ素子を第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へと向かう向きで流れる電流を検出することができる、という利点がある。
　また、第５の態様に係るコンバータ回路１００～１００Ｇでは、第３の態様において、主検出回路５は、検出対象の電流が流れる検出抵抗（第１検出抵抗Ｒｄ１又は第２検出抵抗Ｒｄ２）の電圧降下値を所定の倍率で増幅する非反転増幅回路５Ｂを有する。
　これによれば、簡易な構成により、主スイッチ素子を第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へと向かう向きで流れる電流を検出することができる、という利点がある。
　また、第６の態様に係るコンバータ回路１００～１００Ｇでは、第１～第５のいずれか１つの態様において、主ＯＲ回路８では、オン信号は、割込みオン信号よりも遅れて入力される。
　これによれば、スイッチング損失を抑えた主スイッチ素子のゼロ電圧スイッチングを実現しやすい、という利点がある。
　また、第７の態様に係るコンバータ回路１００Ｃでは、第３の態様において、主検出回路５には、ノイズを除去するためのノイズ除去素子（コンデンサＣ３）が接続される。
　これによれば、ノイズによる主検出回路５の誤検出を低減することができる、という利点がある。
　また、第８の態様に係るコンバータ回路１００Ｄでは、第３の態様において、主検出回路５には、検出対象の電流が流れる検出抵抗（第１検出抵抗Ｒｄ１又は第２検出抵抗Ｒｄ２）に印加される電圧を制限する制限素子１０１が接続される。
　これによれば、主検出回路５に過大な電圧が印加されるのを防ぎやすい、という利点がある。
　また、第９の態様に係るコンバータ回路１００Ｅは、第１～第８のいずれか１つの態様において、主スイッチ素子に対する割込みオン信号を電流増幅して主ＯＲ回路８へ出力するバッファ回路１０２を更に備える。
　これによれば、主スイッチ素子を駆動するための駆動電流を確保しやすい、という利点がある。
　また、第１０の態様に係るコンバータ回路１００～１００Ｇでは、第１～第９のいずれか１つの態様において、主ＯＲ回路８は、第１ダイオードＤ１と、第２ダイオードＤ２と、を有する。第１ダイオードＤ１は、アノードに主スイッチ素子に対する割込みオン信号が入力される。第２ダイオードＤ２は、アノードに主スイッチ素子に対するオン信号が入力される。そして、第１ダイオードＤ１及び第２ダイオードＤ２の各々のカソードは、同じ出力端に接続されている。
　これによれば、簡易な構成により、主ＯＲ回路８を実現することができる、という利点がある。
　また、第１１の態様に係るコンバータ回路１００～１００Ｇでは、第１～第１０のいずれか１つの態様において、主スイッチ素子に対するオン信号は、制御回路２からの制御信号を受けて主スイッチ素子を駆動させる駆動回路（第１駆動回路１１又は第２駆動回路１２）が出力する信号である。駆動回路は、オン信号を出力する第１端子Ａ１と、主スイッチ素子に蓄積された電荷を放出させるための第２端子Ａ２と、を有する。
　これによれば、駆動回路が第２端子Ａ２を有していない場合と比較して、主スイッチ素子を速やかにターンオフさせることが可能である、という利点がある。
　また、第１２の態様に係るコンバータ回路１００Ｆでは、第１～第１１のいずれか１つの態様において、主検出回路５からの主スイッチ素子に対する割込みオン信号は、アイソレータ１０３を介して主ＯＲ回路８に入力される。
　これによれば、主ＯＲ回路８を駆動回路の前段に配置することができるので、駆動回路が主スイッチ素子に蓄積された電荷を放出させるための端子（第２端子Ａ２）を有しなくて済む、という利点がある。
　また、第１３の態様に係るコンバータ回路１００，１００Ｃ～１００Ｇは、第１～第１２のいずれか１つの態様において、副検出回路６と、副ＯＲ回路９と、を更に備える。副検出回路６は、第２スイッチ素子Ｓ２から第１スイッチ素子Ｓ１へ向かう向きで、第１スイッチ素子Ｓ１及び第２スイッチ素子Ｓ２のうちの主スイッチ素子とは異なる副スイッチ素子を流れる電流を検出すると、副スイッチ素子をターンオンさせるための割込みオン信号を出力する。副ＯＲ回路９は、制御回路２を経由する副スイッチ素子をターンオンさせるためのオン信号又は副スイッチ素子に対する割込みオン信号が入力されると、副スイッチ素子をターンオンさせる。
　これによれば、デッドタイムの経過を待たずに適切なタイミングで副スイッチ素子をターンオンさせて同期整流を実現できるので、デッドタイム中においてボディダイオードに流れる電流による損失を低減することができる、という利点がある。
　また、第１４の態様に係るコンバータ回路１００Ｇは、第１３の態様において、副ＯＲ回路９への割込みオン信号の入力のオン／オフを切り替える切替回路１０４を更に備える。
　これによれば、切替回路１０４により割込みオン信号を副ＯＲ回路９へ入力するか否かを切り替えることができるので、所望の同期整流を実現しやすい、という利点がある。
　１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ　コンバータ回路
　１０１　制限素子
　１０２　バッファ回路
　１０３　アイソレータ
　１０４　切替回路
　１１　第１駆動回路（駆動回路）
　１２　第２駆動回路（駆動回路）
　２　制御回路
　２００　基本形のコンバータ回路
　５　主検出回路
　５Ａ　コンパレータ回路
　５Ｂ　非反転増幅回路
　６　副検出回路
　８　主ＯＲ回路
　９　副ＯＲ回路
　Ａ１　第１端子
　Ａ２　第２端子
　Ｃ３　コンデンサ（ノイズ除去素子）
　Ｄ１　第１ダイオード
　Ｄ２　第２ダイオード
　Ｌ１　インダクタ
　Ｐ１１　第１高電位端子（高電位の入力端子、高電位の出力端子）
　Ｐ１２　第１低電位端子（低電位の入力端子、低電位の出力端子）
　Ｐ２１　第２高電位端子（高電位の入力端子、高電位の出力端子）
　Ｐ２２　第２低電位端子（低電位の入力端子、低電位の出力端子）
　Ｒｄ１　第１検出抵抗（検出抵抗）
　Ｒｄ２　第２検出抵抗（検出抵抗）
　Ｓ１　第１スイッチ素子（主スイッチ素子、副スイッチ素子）
　Ｓ２　第２スイッチ素子（主スイッチ素子、副スイッチ素子）
　Ｓｉｇ１、Ｓｉｇ２　割込みオン信号
　Ｓｉｇ１０、Ｓｉｇ１１、Ｓｉｇ２０、Ｓｉｇ２１　オン信号

Claims (14)

  1. 　第１端が高電位の入力端子に接続されるインダクタと、
    　前記インダクタの第２端と高電位の出力端子との間に接続される第１スイッチ素子と、
    　前記インダクタの第２端と低電位の出力端子との間に接続される第２スイッチ素子と、
    　前記第１スイッチ素子及び前記第２スイッチ素子を交互にターンオンすることで、入力電圧を昇圧させる制御回路と、
    　前記第１スイッチ素子及び前記第２スイッチ素子のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、前記主スイッチ素子をターンオンさせるための割込みオン信号を出力する主検出回路と、
    　前記制御回路を経由する前記主スイッチ素子をターンオンさせるためのオン信号又は前記主スイッチ素子に対する前記割込みオン信号が入力されると、前記主スイッチ素子をターンオンさせる主ＯＲ回路と、を備える、
    　コンバータ回路。
  2. 　第１端が高電位の出力端子に接続されるインダクタと、
    　前記インダクタの第２端と高電位の入力端子との間に接続される第１スイッチ素子と、
    　前記インダクタの第２端と低電位の入力端子との間に接続される第２スイッチ素子と、
    　前記第１スイッチ素子及び前記第２スイッチ素子を交互にターンオンすることで、入力電圧を降圧させる制御回路と、
    　前記第１スイッチ素子及び前記第２スイッチ素子のうちのいずれかである主スイッチ素子に印加される電圧がゼロ電圧となることを検出すると、前記主スイッチ素子をターンオンさせるための割込みオン信号を出力する主検出回路と、
    　前記制御回路を経由する前記主スイッチ素子をターンオンさせるためのオン信号又は前記主スイッチ素子に対する前記割込みオン信号が入力されると、前記主スイッチ素子をターンオンさせる主ＯＲ回路と、を備える、
    　コンバータ回路。
  3. 　前記主検出回路は、前記第２スイッチ素子から前記第１スイッチ素子へと向かう向きで、前記主スイッチ素子を流れる電流を検出することにより、前記主スイッチ素子に印加される電圧がゼロ電圧となることを検出する、
    　請求項１又は２に記載のコンバータ回路。
  4. 　前記主検出回路は、検出対象の電流が流れる検出抵抗の電圧降下値を所定の値と比較するコンパレータ回路を有する、
    　請求項３に記載のコンバータ回路。
  5. 　前記主検出回路は、検出対象の電流が流れる検出抵抗の電圧降下値を所定の倍率で増幅する非反転増幅回路を有する、
    　請求項３に記載のコンバータ回路。
  6. 　前記主ＯＲ回路では、前記オン信号は、前記割込みオン信号よりも遅れて入力される、
    　請求項１又は２に記載のコンバータ回路。
  7. 　前記主検出回路には、ノイズを除去するためのノイズ除去素子が接続される、
    　請求項３に記載のコンバータ回路。
  8. 　前記主検出回路には、検出対象の電流が流れる検出抵抗に印加される電圧を制限する制限素子が接続される、
    　請求項３に記載のコンバータ回路。
  9. 　前記主スイッチ素子に対する前記割込みオン信号を電流増幅して前記主ＯＲ回路へ出力するバッファ回路を更に備える、
    　請求項１又は２に記載のコンバータ回路。
  10. 　前記主ＯＲ回路は、
    　アノードに前記主スイッチ素子に対する前記割込みオン信号が入力される第１ダイオードと
    　アノードに前記主スイッチ素子に対する前記オン信号が入力される第２ダイオードと、
    　前記第１ダイオード及び前記第２ダイオードの各々のカソードは、同じ出力端に接続されている、
    　請求項１又は２に記載のコンバータ回路。
  11. 　前記主スイッチ素子に対する前記オン信号は、前記制御回路からの制御信号を受けて前記主スイッチ素子を駆動させる駆動回路が出力する信号であって、
    　前記駆動回路は、前記オン信号を出力する第１端子と、前記主スイッチ素子に蓄積された電荷を放出させるための第２端子と、を有する、
    　請求項１又は２に記載のコンバータ回路。
  12. 　前記主検出回路からの前記主スイッチ素子に対する前記割込みオン信号は、アイソレータを介して前記主ＯＲ回路に入力される、
    　請求項１又は２に記載のコンバータ回路。
  13. 　前記第２スイッチ素子から前記第１スイッチ素子へ向かう向きで、前記第１スイッチ素子及び前記第２スイッチ素子のうちの前記主スイッチ素子とは異なる副スイッチ素子を流れる電流を検出すると、前記副スイッチ素子をターンオンさせるための割込みオン信号を出力する副検出回路と、
    　前記制御回路を経由する前記副スイッチ素子をターンオンさせるためのオン信号又は前記副スイッチ素子に対する前記割込みオン信号が入力されると、前記副スイッチ素子をターンオンさせる副ＯＲ回路と、を更に備える、
    　請求項１又は２に記載のコンバータ回路。
  14. 　前記副ＯＲ回路への前記割込みオン信号の入力のオン／オフを切り替える切替回路を更に備える、
    　請求項１３に記載のコンバータ回路。
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