WO2023228545A1 - 固体撮像装置およびドライバ回路 - Google Patents

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WO2023228545A1
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Sony Semiconductor Solutions Corp
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    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • the present technology relates to a driver circuit and a solid-state imaging device. Specifically, the present technology relates to a current-driven driver circuit and a solid-state imaging device.
  • a solid-state imaging device is provided with a driver circuit that drives pixels in order to realize an imaging operation.
  • This driver circuit includes a plurality of drivers each having the same driving force.
  • As such a driver circuit there is a configuration in which a bias voltage is distributed from a bias circuit to a plurality of local blocks via long wiring (for example, see Patent Document 1).
  • the transistor that generates the current that causes the driver circuit to operate as a current driver is voltage-driven based on the power supply voltage. For this reason, as the number of wiring lines for supplying the power supply voltage increases, the IR drop increases, and the gate-source voltage of the transistor decreases, leading to a possibility that the slew rate decreases.
  • This technology was created in view of this situation, and its purpose is to improve the uniformity of driving of the driver circuit.
  • the solid-state imaging device includes a generation section and a current drive section that is driven by a shunt current obtained by branching the current generated by the current generation section and generates a drive signal for the pixel based on a control signal. This brings about the effect that a pixel drive signal is generated based on current drive.
  • the current generation section may control the current based on the control signal. This brings about the effect of being able to cope with an increase or decrease in the number of current drive units driven simultaneously while maintaining a constant slew rate of the current drive units.
  • control signal may include designation information that designates a current drive unit to be selected when driving the pixel. This brings about the effect that the current driving section that drives the pixel is selected.
  • the designation information may be an address assigned to each of the current drive units. This brings about the effect that the current drive section that generates the drive signal when driving the pixel is specified.
  • control signal may include the addresses for the number of the current drive units that are simultaneously driven, and a signal that is toggled according to the number of the current drive units that are simultaneously driven. good. This brings about the effect of specifying the current drive units that are driven at the same time.
  • the current generating section may control the current based on the number of the current driving sections that are simultaneously driven, which is extracted from the control signal. This brings about the effect that the current used to drive the current drive unit is controlled based on internal information generated within the solid-state imaging device.
  • the current generating section may control the current based on a counter output of a signal toggled according to the number of the current driving sections that are simultaneously driven. This brings about the effect that the current is controlled according to the number of current drive units that are simultaneously driven.
  • the current drive units each specified by the addresses corresponding to the counter output may be simultaneously current-driven based on the current controlled by the counter output. This brings about the effect that a plurality of current drive units designated by the control signal are simultaneously current driven.
  • the voltage driving section includes a voltage driving section that is supplied with a second power supply voltage different from a first power supply voltage that is supplied to the current generating section and generates a drive signal for the pixel based on the control signal;
  • the current driving section and the voltage driving section may further include an output terminal provided in common. This brings about the effect that a drive signal is generated by switching from a low voltage power source to a high voltage power source when driving the transistor.
  • the current drive unit includes a first switching element having one end connected to the output terminal
  • the voltage drive unit includes a second switching element having one end connected to the output terminal.
  • the first switching element may have its other end connected to the current terminal of the current generating section
  • the second switching element may have its other end supplied with the second power supply voltage.
  • a plurality of the current driving sections may be provided, and the current generating section may be shared by the plurality of current driving sections. This brings about the effect that a plurality of current drive units are current-driven based on the current generated by one current generation unit.
  • the current driving section may be connected in parallel to the current generating section. This brings about the effect that the current generated by one current generating section is divided into a plurality of current driving sections.
  • the voltage driving section may be provided corresponding to the current driving section, and the second power supply voltage may be supplied to the voltage driving section in parallel. This brings about the effect that the second power supply voltage is supplied to the plurality of voltage drive units.
  • the current driving section includes a transistor, a mirror current generated based on a current mirror operation of the current generating section is input to a source of the transistor, and the control signal is applied to a gate of the transistor. may be entered. This brings about the effect that the transistor is current-driven based on the mirror current generated by the current generation section.
  • the first aspect may further include a slew rate control section that controls a slew rate of the current drive section based on control of a mirror current generated based on a current mirror operation of the current generation section. good. This brings about the effect that the slew rate of the drive signal is controlled based on the mirror current generated by the current generation section.
  • a second aspect includes a current generation unit that generates a current, and a current drive that is driven by a shunt current obtained by dividing the current generated by the current generation unit and generates a drive signal for a transistor based on a control signal.
  • a driver circuit comprising: a driver circuit; This brings about the effect that a transistor drive signal is generated based on current drive.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment.
  • FIG. FIG. 2 is a circuit diagram showing a configuration example of a driver circuit according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration example of a switching control section and a power supply of the driver circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration example of a switching control section of the driver circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of a logic circuit used to generate a control signal of the driver circuit according to the first embodiment.
  • 5 is a timing chart showing the operation of the driver circuit according to the first embodiment.
  • FIG. 3 is a diagram showing an example of a slew rate of the driver circuit according to the first embodiment.
  • FIG. 3 is a diagram showing an example of the layout of wiring used for current driving of the driver circuit according to the first embodiment.
  • FIG. 7 is a block diagram showing a configuration example of a driver circuit according to a second embodiment.
  • FIG. 7 is a circuit diagram showing a configuration example of a driver circuit according to a second embodiment.
  • FIG. 7 is a circuit diagram showing a first example of a driver circuit according to a third embodiment.
  • FIG. 7 is a circuit diagram showing a second example of a driver circuit according to a third embodiment.
  • FIG. 7 is a circuit diagram showing a third example of a driver circuit according to a third embodiment.
  • FIG. 7 is a circuit diagram showing a third example of a driver circuit according to a third embodiment.
  • FIG. 7 is a circuit diagram showing a configuration example of a driver circuit according to a fourth embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment (example where multiple drivers are driven based on current generated by a current source) 2.
  • Second embodiment (an example of controlling the current generated by a current source according to the number of drivers driven simultaneously) 3.
  • Third embodiment (example of changing the slew rate of the drive signal output from the driver based on current control of the current source) 4.
  • Fourth embodiment (example where current sources are distributed and arranged between drivers) 5.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment.
  • a solid-state imaging device 100 includes a pixel array section 101, a vertical drive circuit 102, a horizontal drive circuit 103, a control circuit 104, a column signal processing circuit 105, and an output circuit 106.
  • the pixel array section 101 includes a plurality of pixels 111.
  • the pixels 111 are arranged in a matrix in the row direction and column direction.
  • Each pixel 111 includes a photodiode and a pixel transistor that performs photoelectric conversion.
  • the pixel transistors may include, for example, a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor.
  • the pixel array section 101 includes a pixel drive line 121 and a vertical signal line 122.
  • the pixel drive line 121 transmits a drive signal for driving each pixel 111 in the row direction.
  • the vertical signal line 122 transmits the pixel signal read from each pixel 111 in the column direction.
  • the drive signal that drives each pixel 111 may include a transfer signal that drives a transfer transistor, a reset signal that drives a reset transistor, and a row selection signal that drives a selection transistor.
  • the vertical drive circuit 102 drives the pixels 111 row by row via the vertical signal line 122.
  • the vertical drive circuit 102 sequentially selectively scans each pixel 111 of the pixel array section 101 in the column direction in row units. Thereby, a pixel signal based on a signal charge generated according to the amount of light received by each pixel 111 is supplied to the column signal processing circuit 105 via the vertical signal line 122.
  • the vertical drive circuit 102 includes a current source 112 and a driver 113.
  • the driver 113 can be provided for each pixel drive line 121.
  • Current source 112 can be shared by multiple drivers 113. At this time, the driver 113 can be connected in parallel to the current source 112.
  • the driver 113 supplies a drive signal for driving the pixel 111 to the selected pixel drive line 121.
  • the driver 113 is driven by a shunt current generated by the current source 112, and can generate a drive signal for the pixel 111 based on the control signal.
  • the current source 112 is an example of a current generating section described in the claims.
  • the driver 113 is an example of a current drive unit described in the claims.
  • the horizontal drive circuit 103 drives the column signal processing circuit 105 for each column.
  • the horizontal drive circuit 103 may include a shift register.
  • the horizontal drive circuit 103 sequentially selects each column signal processing circuit 105 by sequentially outputting horizontal scanning pulses, and causes each column signal processing circuit 105 to output a pixel signal to the output circuit 106 via the horizontal signal line 123. .
  • the control circuit 104 controls the entire solid-state imaging device 100.
  • the control circuit 104 receives an input clock and data instructing an operation mode, etc., and outputs data such as internal information of the solid-state imaging device 100.
  • the control circuit 104 generates clocks and control signals that serve as operating standards for the vertical drive circuit 102, horizontal drive circuit 103, column signal processing circuit 105, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock. .
  • the control signal may include designation information that designates the driver 113 to be selected when driving the pixel 111.
  • each driver 113 may be assigned a unique address.
  • the control circuit 104 may use an address unique to each driver 113 as specification information for specifying the driver 113.
  • control circuit 104 may specify multiple drivers 113 at the same time. For example, if the solid-state imaging device 100 is provided with tens of thousands of drivers 113, the control circuit 104 may specify several hundred drivers 113 at the same time. The control circuit 104 then inputs these signals to the vertical drive circuit 102, horizontal drive circuit 103, column signal processing circuit 105, and the like.
  • the column signal processing circuit 105 is arranged for each column of the pixel array section 101, for example.
  • the column signal processing circuit 105 performs signal processing such as noise removal for each column on the signals output from the pixels 111 for one row.
  • the column signal processing circuit 105 performs signal processing such as CDS (Correlated Double Sampling) to remove fixed pattern noise specific to each pixel 111, signal amplification, and AD (Analog to Digital) conversion.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 105 and the horizontal signal line 123 .
  • the output circuit 106 performs signal processing on the signals sequentially supplied from each column signal processing circuit 105 through the horizontal signal line 123 and outputs the processed signals.
  • the output circuit 106 may perform buffering of the signal from the column signal processing circuit 105, black level adjustment, column variation correction, various digital signal processing, and the like.
  • FIG. 2 is a circuit diagram showing a configuration example of a driver circuit according to the first embodiment.
  • the driver circuit includes a current source 200 and drivers 201 to 203.
  • Current source 200 and drivers 201-203 may be used as current source 112 and driver 113 in FIG.
  • the figure shows an example in which three drivers 201 to 203 are provided, two or more drivers may be provided.
  • the current source 200 is shared by multiple drivers 201 to 203. At this time, drivers 201 to 203 are connected in parallel to current source 200.
  • Current source 200 generates a mirror current based on current mirror operation, and outputs the mirror current as currents IP0 and IN0.
  • Current source 200 includes PMOS transistors 210 and 220, NMOS transistors 230 and 240, and current sources 250 and 260.
  • a power supply voltage VDD is applied to the source of each PMOS transistor 210 and 220, and the gate of each PMOS transistor 210 and 220 is connected to the drain of PMOS transistor 210.
  • the drain of PMOS transistor 220 is connected to current terminal TP0.
  • Ground voltage VSS is applied to the source of each NMOS transistor 230 and 240, and the gate of each NMOS transistor 230 and 240 is connected to the drain of NMOS transistor 230.
  • the drain of NMOS transistor 240 is connected to current terminal TN0.
  • Current source 250 draws a reference current from the drain of PMOS transistor 210
  • current source 260 draws a reference current from the drain of NMOS transistor 230.
  • the reference current drawn from the drain of PMOS transistor 210 and the reference current drawn into the drain of NMOS transistor 230 can be equal to each other.
  • Each of the drivers 201 to 203 is driven by shunt currents IP1 to IP3 and IN1 to IN3 obtained by shunting the currents IP0 and IN0 generated by the current source 200, respectively, and generates transistor drive signals OUT1 to OUT3.
  • the driver 201 is driven and controlled based on the switching signals SA1, SB1, SC1, and SD1.
  • the driver 202 is driven and controlled based on switching signals SA2, SB2, SC2, and SD2.
  • Driver 203 is driven and controlled based on switching signals SA3, SB3, SC3 and SD3.
  • the driver 201 includes PMOS transistors 211 and 221, NMOS transistors 231 and 241, and a breakdown voltage protection circuit 271.
  • the breakdown voltage protection circuit 271 protects the transistors of the driver 201 from overvoltage exceeding their breakdown voltage.
  • the breakdown voltage protection circuit 271 includes a PMOS transistor 251 and an NMOS transistor 261.
  • the source of the PMOS transistor 211 is connected to the current terminal TP0, the boosted voltage VPI is applied to the source of the PMOS transistor 221, and the drain of each PMOS transistor 211 and 221 is connected to the output terminal TP1.
  • Boosted voltage VPI is a voltage obtained by boosting power supply voltage VDD.
  • the source of the NMOS transistor 231 is connected to the current terminal TN0, the step-down voltage VRL is applied to the source of the NMOS transistor 241, and the drain of each NMOS transistor 231 and 241 is connected to the output terminal TN1.
  • the step-down voltage VRL is a voltage obtained by stepping down the ground voltage VSS.
  • the PMOS transistor 251 and the NMOS transistor 261 are connected in series with each other, and this series circuit is connected between the output terminal TP1 and the output terminal TN1.
  • a drive signal OUT1 is output from the output terminal TP1 via the PMOS transistor 251, and a drive signal OUT1 is output from the output terminal TN1 via the NMOS transistor 261.
  • a switching signal SA1 is applied to the gate of the PMOS transistor 211, a switching signal SB1 is applied to the gate of the PMOS transistor 221, a switching signal SC1 is applied to the gate of the NMOS transistor 231, and a switching signal SA1 is applied to the gate of the NMOS transistor 241.
  • a switching signal SD1 is applied to.
  • a ground voltage VSS is applied to the gate of the PMOS transistor 251, and a protection bias VBM is applied to the gate of the NMOS transistor 261.
  • the protection bias VBM can be set to match the breakdown voltage of the transistors of each driver 201 to 203.
  • the driver 202 includes PMOS transistors 212 and 222, NMOS transistors 232 and 242, and a breakdown voltage protection circuit 272.
  • the breakdown voltage protection circuit 272 protects the transistors of the driver 202 from overvoltage exceeding their breakdown voltage.
  • the breakdown voltage protection circuit 272 includes a PMOS transistor 252 and an NMOS transistor 262.
  • the source of the PMOS transistor 212 is connected to the current terminal TP0, the boosted voltage VPI is applied to the source of the PMOS transistor 222, and the drain of each PMOS transistor 212 and 222 is connected to the output terminal TP2.
  • the source of the NMOS transistor 232 is connected to the current terminal TN0, the step-down voltage VRL is applied to the source of the NMOS transistor 242, and the drain of each NMOS transistor 232 and 242 is connected to the output terminal TN2.
  • the PMOS transistor 252 and the NMOS transistor 262 are connected in series with each other, and this series circuit is connected between the output terminal TP2 and the output terminal TN2.
  • a drive signal OUT2 is output from the output terminal TP2 via the PMOS transistor 252, and a drive signal OUT2 is output from the output terminal TN2 via the NMOS transistor 262.
  • a switching signal SA2 is applied to the gate of the PMOS transistor 212, a switching signal SB2 is applied to the gate of the PMOS transistor 222, a switching signal SC2 is applied to the gate of the NMOS transistor 232, and a switching signal SA2 is applied to the gate of the NMOS transistor 242.
  • a switching signal SD2 is applied to.
  • a ground voltage VSS is applied to the gate of the PMOS transistor 252, and a protection bias VBM is applied to the gate of the NMOS transistor 262.
  • the driver 203 includes PMOS transistors 213 and 223, NMOS transistors 233 and 243, and a breakdown voltage protection circuit 273.
  • the voltage protection circuit 273 protects the transistors of the driver 203 from an overvoltage that exceeds their voltage resistance.
  • the breakdown voltage protection circuit 273 includes a PMOS transistor 253 and an NMOS transistor 263.
  • the source of the PMOS transistor 213 is connected to the current terminal TP0, the boosted voltage VPI is applied to the source of the PMOS transistor 223, and the drain of each PMOS transistor 213 and 223 is connected to the output terminal TP3.
  • the source of the NMOS transistor 233 is connected to the current terminal TN0, the step-down voltage VRL is applied to the source of the NMOS transistor 243, and the drain of each NMOS transistor 233 and 243 is connected to the output terminal TN3.
  • the PMOS transistor 253 and the NMOS transistor 263 are connected in series with each other, and this series circuit is connected between the output terminal TP3 and the output terminal TN3.
  • a drive signal OUT3 is output from the output terminal TP3 via the PMOS transistor 253, and a drive signal OUT3 is output from the output terminal TN3 via the NMOS transistor 263.
  • a switching signal SA3 is applied to the gate of the PMOS transistor 213, a switching signal SB3 is applied to the gate of the PMOS transistor 223, a switching signal SC3 is applied to the gate of the NMOS transistor 233, and a switching signal SA3 is applied to the gate of the NMOS transistor 243.
  • a switching signal SD3 is applied to.
  • a ground voltage VSS is applied to the gate of the PMOS transistor 253, and a protection bias VBM is applied to the gate of the NMOS transistor 263.
  • the switching signals SA1, SB1, SC1, and SD1 are set to turn on in the order of PMOS transistor 211 ⁇ PMOS transistor 221 ⁇ NMOS transistor 231 ⁇ NMOS transistor 241.
  • the switching signals SA2, SB2, SC2, and SD2 are set to turn on in the order of PMOS transistor 212 ⁇ PMOS transistor 222 ⁇ NMOS transistor 232 ⁇ NMOS transistor 242.
  • the switching signals SA3, SB3, SC3, and SD3 are set to turn on in the order of PMOS transistor 213 ⁇ PMOS transistor 223 ⁇ NMOS transistor 233 ⁇ NMOS transistor 243.
  • the switching signals SA1 to SA3 can simultaneously turn on the PMOS transistors 211 to 213, and then the switching signals SB1 to SB3 can simultaneously turn on the PMOS transistors 221 to 223. Further, the switching signals SC1 to SC3 can simultaneously turn on the NMOS transistors 231 to 233, and then the switching signals SD1 to SD3 can simultaneously turn on the NMOS transistors 241 to 243.
  • each of the PMOS transistors 211 to 213 is turned on based on the switching signals SA1 to SA3.
  • the PMOS transistors 211 to 213 are current-driven, respectively, based on the shunt currents IP1 to IP3 obtained by dividing the current IP0 generated by the current source 200.
  • drive signals OUT1 to OUT3 are outputted via the output terminals TP1 to TP3, respectively, and are precharged from the step-down voltage VRL in the initial state to the power supply voltage VDD.
  • each PMOS transistor 221 to 223 is turned on based on switching signals SB1 to SB3.
  • each PMOS transistor 221 to 223 is voltage driven based on the boosted voltage VPI. Then, drive signals OUT1 to OUT3 are outputted via the output terminals TP1 to TP3, respectively, and are settled from the power supply voltage VDD to the boosted voltage VPI.
  • each NMOS transistor 231 to 233 is turned on based on the switching signal SC1 to SC3.
  • the NMOS transistors 231 to 233 are current-driven, respectively, based on the shunt currents IN1 to IN3 obtained by dividing the current IN0 generated by the current source 200.
  • drive signals OUT1 to OUT3 are outputted via output terminals TN1 to TN3, respectively, and the boosted voltage VPI is discharged to the ground potential VSS.
  • each of the NMOS transistors 241 to 243 is turned on based on switching signals SD1 to SD3.
  • each of the NMOS transistors 241 to 243 is voltage driven based on the step-down voltage VRL. Then, drive signals OUT1 to OUT3 are outputted via output terminals TN1 to TN3, respectively, and discharged from the ground potential VSS to the step-down voltage VRL.
  • the current source 200 is an example of a current generating section described in the claims.
  • Each of the drivers 201 to 203 is an example of a current drive unit described in the claims.
  • the PMOS transistors 211 to 213 and the NMOS transistors 231 to 233 are examples of the current driver described in the claims.
  • the PMOS transistors 221 to 223 and the NMOS transistors 241 to 243 are examples of the voltage drive unit described in the claims.
  • FIG. 3 is a block diagram showing a configuration example of a switching control section and a power supply of a driver circuit according to the first embodiment.
  • the driver circuit includes a voltage boost circuit 131, a voltage drop circuit 132, a current source 200, drivers 201 to 203, and switching control units 351 to 353, 361 to 363, 371 to 373, and 381 to 383.
  • the booster circuit 131, the bucker circuit 132, and the current source 200 are connected to the power supply 130.
  • Power supply 130 supplies power supply voltage VDD to boost circuit 131, voltage drop circuit 132, and current source 200.
  • a capacitor 133 is connected in parallel to the power supply 130 . Capacitor 133 can supply a steep current flowing to current source 200 .
  • the booster circuit 131 generates a boosted voltage VPI, which is a boosted voltage of the power supply voltage VDD, and supplies it to each of the drivers 201 to 203.
  • the step-down circuit 132 generates a step-down voltage VRL obtained by stepping down the ground voltage VSS, and supplies it to each of the drivers 201 to 203. For example, if the power supply voltage VDD is 2.8V, the boosted voltage VPI can be set to 3V, and the stepped-down voltage VRL can be set to -1.2V.
  • the current source 200 includes current terminals TP0 and TN0.
  • Current source 200 is supplied with power supply voltage VDD and ground voltage VSS.
  • Current source 200 generates currents IP0 and IMN, outputs current IP0 through current terminal TP0, and draws current IN0 through current terminal TN0.
  • the current IP0 output from the current terminal TP0 is shunted, and the shunted currents IP1 to IP3 are input to the drivers 201 to 203, respectively.
  • Current IN0 drawn through current terminal TN0 is shunted, and these shunted currents IN1 to IN3 are drawn from each driver 201 to 203.
  • the driver 201 includes switching elements 151, 161, 171, and 181 and a voltage protection circuit 141.
  • the PMOS transistors 211 and 221 and the NMOS transistors 231 and 241 in FIG. 2 may be used as the switching elements 151, 161, 171, and 181.
  • the voltage protection circuit 141 the voltage protection circuit 271 shown in FIG. 2 may be used.
  • the driver 202 includes switching elements 152, 162, 172, and 182 and a voltage protection circuit 142. Note that the PMOS transistors 212 and 222 and the NMOS transistors 232 and 242 in FIG. 2 may be used as each of the switching elements 152, 162, 172, and 182. As the voltage protection circuit 142, the voltage protection circuit 272 shown in FIG. 2 may be used.
  • the driver 203 includes switching elements 153, 163, 173, and 183 and a voltage protection circuit 143.
  • the PMOS transistors 213 and 223 and the NMOS transistors 233 and 243 in FIG. 2 may be used as the switching elements 153, 163, 173, and 183.
  • the voltage protection circuit 143 the voltage protection circuit 273 shown in FIG. 2 may be used.
  • the switching elements 151 to 153 and 171 to 173 are examples of the current drive unit described in the claims.
  • the switching elements 161 to 163 and 181 to 183 are examples of the voltage drive unit described in the claims.
  • the breakdown voltage protection circuit 141 protects each switching element 151, 161, 171, and 181 from an overvoltage that exceeds their breakdown voltage.
  • the breakdown voltage protection circuit 142 protects each switching element 152, 162, 172, and 182 from overvoltage exceeding its breakdown voltage.
  • the breakdown voltage protection circuit 143 protects each switching element 153, 163, 173, and 183 from overvoltage that exceeds their breakdown voltage.
  • each switching element 151 and 161 is connected to output terminal TP1, one end of each switching element 152 and 162 is connected to output terminal TP2, and one end of each switching element 153 and 163 is connected to output terminal TP3.
  • One end of each switching element 171 and 181 is connected to output terminal TN1, one end of each switching element 172 and 182 is connected to output terminal TN2, and one end of each switching element 173 and 183 is connected to output terminal TN3.
  • a drive signal OUT1 for the pixel 111 is output from each output terminal TP1 and TN1 via the voltage protection circuit 141.
  • the drive signal OUT1 is distributed to each pixel 111 of the corresponding line.
  • the total wiring resistance 191 and total parasitic capacitance 194 of the line to which the drive signal OUT1 is output are equivalently shown.
  • a drive signal OUT2 for the pixel 111 is output from each output terminal TP2 and TN2 via the voltage protection circuit 142.
  • the drive signal OUT2 is distributed to each pixel 111 of the corresponding line.
  • the total wiring resistance 192 and total parasitic capacitance 195 of the line to which the drive signal OUT2 is output are equivalently shown.
  • a drive signal OUT3 for the pixel 111 is output from each output terminal TP3 and TN3 via the breakdown voltage protection circuit 143.
  • the drive signal OUT3 is distributed to each pixel 111 of the corresponding line.
  • the total wiring resistance 193 and total parasitic capacitance 196 of the line to which the drive signal OUT3 is output are equivalently shown.
  • each switching element 151 to 153 is connected to current terminal TP0, and the other end of each switching element 171 to 173 is connected to current terminal TN0.
  • a boosted voltage VPI is supplied to the other end of each of the switching elements 161 to 163, and a reduced voltage VRL is supplied to the other end of each of the switching elements 181 to 183.
  • each of the drivers 201 to 203 can select current drive based on the shunt currents IP1 to IP3 until the power supply voltage VDD is reached, and then select voltage drive based on the boosted voltage VPI until the boosted voltage VPI is reached. can.
  • each driver 201 to 203 can select current drive based on the shunt currents IN1 to IN3 until the ground voltage VSS is reached, and then select voltage drive based on the step-down voltage VRL until the step-down voltage VRL is reached. can.
  • Each of the drivers 201 to 203 can be turned on in the order of switching elements 151 to 153 ⁇ switching elements 161 to 163 ⁇ switching elements 171 to 173 ⁇ switching elements 181 to 183 based on the control signal.
  • each of the switching elements 151 to 153 is turned on and precharged from the step-down voltage VRL in the initial state to the power supply voltage VDD.
  • each switching element 161 to 163 is turned on, and the voltage is settled from the power supply voltage VDD to the boosted voltage VPI. That is, the current source 200 can be used for precharging while the voltage is being precharged to the power supply voltage VDD, and the boosting circuit 131 can be used to settle the voltage up to the boosted voltage VPI thereafter.
  • each of the switching elements 171 to 173 When each of the drive signals OUT1 to OUT3 falls, each of the switching elements 171 to 173 is turned on, and the boosted voltage VPI is discharged to the ground potential VSS.
  • each of the switching elements 181 to 183 When the voltage is discharged to the ground potential VSS, each of the switching elements 181 to 183 is turned on, and the voltage is discharged from the ground potential VSS to the step-down voltage VRL. That is, the current source 200 can be used for discharging while the voltage is being discharged to the ground potential VSS, and the step-down circuit 132 can be used for subsequent discharge to the step-down voltage VRL.
  • Each switching control unit 351, 361, 371 and 381 controls switching of switching elements 151, 161, 171 and 181. At this time, the switching control units 351, 361, 371, and 381 can be turned on in the order of switching element 151 ⁇ switching element 161 ⁇ switching element 171 ⁇ switching element 181.
  • Each switching control section 352, 362, 372, and 382 controls switching of the switching elements 152, 162, 172, and 182. At this time, the switching control units 352, 362, 372, and 382 can be turned on in the order of switching element 152 ⁇ switching element 162 ⁇ switching element 172 ⁇ switching element 182.
  • Each switching control section 353, 363, 373 and 383 controls switching of switching elements 153, 163, 173 and 183.
  • the switching control units 353, 363, 373, and 383 can be turned on in the order of switching element 153 ⁇ switching element 163 ⁇ switching element 173 ⁇ switching element 183.
  • the switching control units 351 to 353, 361 to 363, 371 to 373, and 381 to 383 are synchronized in the order of switching elements 151 to 153 ⁇ switching elements 161 to 163 ⁇ switching elements 171 to 173 ⁇ switching elements 181 to 183. It can be controlled in a coordinated manner to turn it on.
  • each switching control section 351 to 353 and 361 to 363 can operate as a boost level shifter. Since the boost voltage VPI is applied to each driver 201 to 203, each switching control section 351 to 353 and 361 to 363 can control the generation of a control signal for each driver 201 to 203 via a boost level shifter. can.
  • each switching control section 371 to 373 and 381 to 383 can operate as step-down level shifters. Since the step-down voltage VRL is applied to each driver 201 to 203, each switching control section 371 to 373 and 381 to 383 can control the generation of a control signal for each driver 201 to 203 via a step-down level shifter. can.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the switching control section of the driver circuit according to the first embodiment. Note that, in FIG. 4, the current source 200, driver 201, and switching control units 371 and 381 of FIG. 3 are shown as excerpts. Further, FIG. 4 also shows a breakdown voltage protection bias circuit 300 that generates the protection bias VBM.
  • a breakdown voltage protection bias circuit 300 includes an NMOS transistor 310 and a variable resistor 320.
  • the variable resistor 320 can be used as a trimming resistor.
  • a current IREF is input to the drain of the NMOS transistor 310.
  • the gate of the NMOS transistor 310 is connected to the drain of the NMOS transistor 310, and the ground voltage VSS is applied to the source of the NMOS transistor 310 via a variable resistor 320.
  • the switching control section 371 includes an amplitude control section 301, a breakdown voltage protection circuit 302, and a level shifter 303.
  • Amplitude control section 301 includes PMOS transistors 311 and 321.
  • Voltage protection circuit 302 includes PMOS transistors 312 and 322 and NMOS transistors 332 and 342.
  • Level shifter 303 includes NMOS transistors 313 and 323.
  • the switching control section 381 includes an amplitude control section 304, a voltage protection circuit 305, and a level shifter 306.
  • Amplitude control section 304 includes PMOS transistors 314 and 324.
  • Voltage protection circuit 305 includes PMOS transistors 315 and 325 and NMOS transistors 335 and 345.
  • Level shifter 306 includes NMOS transistors 316 and 326.
  • the PMOS transistor 311, the PMOS transistor 312, the NMOS transistor 332, and the NMOS transistor 313 are sequentially connected in series.
  • PMOS transistor 321, PMOS transistor 322, NMOS transistor 342, and NMOS transistor 323 are sequentially connected in series.
  • PMOS transistor 314, PMOS transistor 315, NMOS transistor 335, and NMOS transistor 316 are sequentially connected in series.
  • PMOS transistor 324, PMOS transistor 325, NMOS transistor 345, and NMOS transistor 326 are sequentially connected in series.
  • a power supply voltage VDD is applied to the sources of each PMOS transistor 311, 321, 314, and 324.
  • a reduced voltage VRL is applied to the source of each NMOS transistor 313, 323, 316, and 326.
  • a connection point between the PMOS transistor 322 and the NMOS transistor 342 is connected to the gate of the NMOS transistor 231.
  • a connection point between NMOS transistors 316 and 335 is connected to the gate of NMOS transistor 241.
  • the gate of NMOS transistor 313 is connected to the drain of NMOS transistor 323.
  • the gate of NMOS transistor 323 is connected to the drain of NMOS transistor 313.
  • the gate of NMOS transistor 316 is connected to the drain of NMOS transistor 326.
  • the gate of NMOS transistor 326 is connected to the drain of NMOS transistor 316.
  • each NMOS transistor 261, 332, 342, 335, and 345 is connected to the gate of NMOS transistor 310.
  • the NMOS transistor 310 can configure a current mirror circuit together with the NMOS transistors 261, 332, 342, 335, and 345, and can cancel out PVT (Process Voltage Temperature) variations.
  • PVT Process Voltage Temperature
  • Ground voltage VSS is applied to the gate of each PMOS transistor 251, 312, 322, 315, and 325.
  • a selection signal C is applied to the gate of the PMOS transistor 311, and an inverted selection signal XC is applied to the gate of the PMOS transistor 321.
  • the inverted selection signal XC is a signal obtained by inverting the selection signal C.
  • a selection signal D is applied to the gate of the PMOS transistor 324, and an inverted selection signal XD is applied to the gate of the PMOS transistor 314.
  • the inverted selection signal XD is a signal obtained by inverting the selection signal D.
  • switching signals SC1 and SD1 are generated based on the respective selection signals C and D, and are input to the gates of the respective NMOS transistors 231 and 241.
  • PMOS transistors 311 and 321 operate as a level shifter that controls the amplitude of NMOS transistor 23
  • PMOS transistors 314 and 324 operate as a level shifter that controls the amplitude of NMOS transistor 241.
  • the withstand voltage of the transistor of the driver 201 is assumed to be 3V.
  • NMOS transistors 313 and 323 operate as negative level shifters
  • NMOS transistors 316 and 326 operate as negative level shifters.
  • the NMOS transistors 231 and 241 are controlled by the step-down voltage VRL obtained by stepping down the ground voltage VSS, the generation of the switching signals SC1 and SD1 is controlled via these negative level shifters.
  • FIG. 5 is a circuit diagram showing a configuration example of a logic circuit used to generate a control signal of the driver circuit according to the first embodiment.
  • the logic circuit generates selection signals A, B, C, and D based on a trigger signal TRG, and inverts selection signals XA, XB, and XC in which each selection signal A, B, C, and D is inverted. and XD can be output.
  • the selection signals A, B, C, and D can rise in the order of A ⁇ B ⁇ C ⁇ D.
  • the selection signal B rises, when the selection signal B falls, the selection signal C rises, when the selection signal C falls, the selection signal D rises, and when the selection signal D falls, the selection signal A can stand up.
  • each switching control unit 351, 361, 371, and 381 inverts the rising and falling timings of the switching signals SA1, SB1, SC1, and SD1, and inverts the rising and falling timings of the selection signals XA, XB, XC, and XD. can be synchronized.
  • the logic circuit includes AND circuits 401 to 404 and inverters 405 to 408. Each inverter 405 to 408 is connected to the subsequent stage of AND circuits 401 to 404.
  • the AND circuit 401 generates a selection signal A by performing an AND operation on the trigger signal TRG and the shift trigger inverted signal XTRG_SFT, and inputs the selection signal A to the inverter 405.
  • Inverter 405 inverts selection signal A to generate an inverted selection signal XA.
  • the AND circuit 402 performs an AND operation on the trigger signal TRG and the shift trigger signal TRG_SFT, generates the selection signal B, and inputs it to the inverter 406.
  • Inverter 406 inverts selection signal B to generate an inverted selection signal XB.
  • the AND circuit 403 performs an AND operation on the trigger inversion signal XTRG and the shift trigger signal TRG_SFT to generate a selection signal C and input it to the inverter 407 .
  • Inverter 407 inverts selection signal C to generate an inverted selection signal XC.
  • the AND circuit 404 performs an AND operation on the trigger inversion signal XTRG and the shift trigger inversion signal XTRG_SFT to generate a selection signal D and input it to the inverter 408 .
  • Inverter 408 inverts selection signal D to generate an inverted selection signal XD.
  • the inverted trigger signal XTRG is a signal obtained by inverting the trigger signal TRG.
  • Shift trigger signal TRG_SFT is a signal obtained by shifting trigger signal TRG.
  • the shift amount of the shift trigger signal TRG_SFT can be made to correspond to the on-time of the PMOS transistor 211 and the NMOS transistor 231, for example.
  • the shift trigger inversion signal XTRG_SFT is a signal obtained by inverting the shift trigger signal TRG_SFT.
  • FIG. 6 is a timing chart showing the operation of the driver circuit according to the first embodiment. Note that in the following description, the operation of the driver 201 in FIG. 2 will be taken as an example.
  • selection signals A, B, C, and D repeat active periods PA, PB, PC, and PD in the order of A ⁇ B ⁇ C ⁇ D.
  • the active period is a period in which selection signals A, B, C, and D are at high level.
  • the PMOS transistor 211 is turned on and charges the drive signal OUT1 from the step-down voltage VRL to the power supply voltage VDD.
  • the active period PA becomes a precharge period.
  • the PMOS transistor 221 is turned on and charges the drive signal OUT1 from the power supply voltage VDD to the boosted voltage VPI.
  • the NMOS transistor 231 In the active period PC, the NMOS transistor 231 is turned on and discharges the drive signal OUT1 from the boosted voltage VPI to the ground voltage VSS.
  • the active period PC becomes a pre-discharge period.
  • the NMOS transistor 241 In the active period PD, the NMOS transistor 241 is turned on and discharges the drive signal OUT1 from the ground voltage VSS to the step-down voltage VRL.
  • FIG. 7 is a diagram showing an example of the slew rate of the driver circuit according to the first embodiment.
  • the chain line indicates a waveform when the voltage booster circuit 131 or the voltage dropr circuit 132 is used from the beginning to operate as a voltage driver.
  • the solid line shows a waveform when the current driver is precharged to 0.63 times the target voltage V and then switched to the voltage driver.
  • the booster circuit 131 or the bucker circuit 132 when used to operate as a voltage driver from the beginning, the voltage increases in a curved manner from the beginning due to the time constant tau (0.63 times).
  • the voltage when switching to a voltage driver after precharging as a current driver up to 0.63 times the target voltage V, the voltage initially increases linearly due to the current driver, and then curves due to the time constant tau. Voltage increases. Since 0.63 of the amount of charge required as a current driver is precharged, the amount of charge supplied from the booster circuit 131 and the step-down circuit 132 during operation as a voltage driver may be 0.63.
  • FIG. 8 is a diagram showing an example of the wiring layout used for current driving of the driver circuit according to the first embodiment.
  • a chip 600 includes a positive current source 601, a negative current source 602, a driver section 603, and a pixel array section 611.
  • the horizontal drive circuit 103, control circuit 104, column signal processing circuit 105, and output circuit 106 shown in FIG. 1 may be formed on the chip 600.
  • the material of the chip 600 may be Si, InP, InGaAs, GaAs, SiC, or GaN.
  • the positive current source 601 generates a current that is input to the driver section 603.
  • the positive current source 601 generates, for example, the current IP0 in FIG. 2 .
  • PMOS transistors 210 and 220 can be provided in the positive current source 601.
  • Negative current source 602 generates a current drawn from driver section 603.
  • Negative current source 602 generates current IN0 in FIG. 2, for example.
  • negative side current source 602 can be provided with NMOS transistors 230 and 240.
  • the positive current source 601 and the negative current source 602 can be used as the current source 112 in FIG.
  • the driver section 603 includes a plurality of drivers 613.
  • the drivers 613 can be arranged in multiple rows.
  • FIG. 8 shows an example in which the drivers 613 are arranged in three rows.
  • the driver 201 in FIG. 2 may be used as each driver 613.
  • each driver 613 can be provided with PMOS transistors 211 and 221 and NMOS transistors 231 and 241.
  • Each driver 613 can be used as driver 113 in FIG.
  • Each driver 613 is connected to the positive current source 601 via a wiring 604 and to the negative current source 602 via a wiring 605.
  • the positive current source 601 can output a current IP0 to the driver section 603 via a wiring 604, and the negative current source 602 can draw a current IN0 from the driver section 603 via a wiring 605.
  • the width of each wiring 604 and 605 can be made larger than the width of the wiring that transmits the control signal to the driver section 603.
  • the width of each wiring 604 and 605 can be set so that a maximum current of about 100 mA can flow during operation of the driver section 603.
  • the width of each wiring 604 and 605 may be equal to the width of a power supply line formed on chip 600.
  • FIG. 8 shows an example in which the pixel array section 611 and the driver section 603 are formed on the same chip 600
  • the pixel array section 611 and the driver section 603 may be formed on separate chips.
  • the chip on which the pixel array section 611 is formed and the chip on which the driver section 603 is formed may be stacked.
  • the wiring of the pixel array section 611 and the wiring of the driver section 603 may be connected by, for example, hybrid bonding including Cu--Cu bonding.
  • the plurality of drivers 201 to 203 can be current-driven based on the currents IP0 and IN0 generated by the current source 200.
  • the shunt currents IP1 to IP3 obtained by dividing the current IP0 generated by the current source 200 flow to the PMOS transistors 211 to 213, there is no effect on the variation in the gate-source voltage Vgs of each PMOS transistor 211 to 213.
  • the shunt currents IN1 to IN3, which are obtained by dividing the current IN0 generated by the current source 200 flow to the NMOS transistors 231 to 233, there is no effect on variations in the gate-source voltages Vgs of the NMOS transistors 231 to 233. Therefore, it is possible to eliminate non-uniformity in driving the pixels 111 caused by an IR drop in the power supply voltage VDD during operation of the plurality of drivers 201 to 203.
  • the current source 200 can be shared by a plurality of drivers 201 to 203, eliminating the need to provide a current source 200 for each driver 201 to 203. Therefore, it is possible to reduce the installation area of the current source 200 that current drives the drivers 201 to 203, and it is also possible to reduce leakage current. For example, power consumption caused by leakage current during software standby of a multi-camera controlled by an application processor can be reduced.
  • the current used to drive the plurality of drivers 201 to 203 can be generated by one current source 200. Therefore, it is possible to suppress variations in current caused by variations in characteristics of each PMOS transistor 211 to 213 and each NMOS transistor 231 to 233, and to equalize the slew rate of each driver 201 to 203. can.
  • Second embodiment> In the first embodiment described above, the plurality of drivers 201 to 203 were driven based on the currents IP0 and IN0 generated by the current source 200. In this second embodiment, the number of drivers driven simultaneously is extracted from the control signal that controls the driver section, and the current generated by the current source is controlled according to the number of drivers driven simultaneously.
  • FIG. 9 is a block diagram showing a configuration example of a driver circuit according to the second embodiment.
  • the driver circuit includes a variable current source 700 and a driver section 701.
  • the variable current source 700 controls the current that drives the driver section 701 based on a control signal CON that controls the driver section 701 .
  • the driver section 701 is driven by a shunt current generated by the variable current source 700, and generates a drive signal for the pixel 111 based on the control signal CON.
  • the driver unit 701 may include the plurality of drivers 201 to 203 of the first embodiment described above. Further, the driver section 701 may include the switching control sections 351 to 353, 361 to 363, 371 to 373, and 381 to 383 in FIG. 3 and the logic circuit in FIG. 5.
  • the control signal CON can include designation information that designates each of the drivers 201 to 203 selected when driving the pixel 111, and a latch signal that latches the designation information.
  • This designation information may be an address assigned to each of the drivers 201 to 203.
  • K is an integer of 2 or more
  • the control signal CON is transmitted to the K addresses and latches output in time series from the logic circuit 707. can include signals.
  • the drive number extraction unit 708 extracts the number K of drivers 201 to 203 that are simultaneously driven from the control signal CON outputted from the logic circuit 707 and outputs it to the variable current source 700. At this time, the drive number extraction unit 708 may extract the number K of the drivers 201 to 203 that are driven simultaneously by counting the latch signals included in the control signal CON.
  • variable current source 700 can control the current that drives the driver unit 701 so as to be proportional to the number K. .
  • the driver unit 701 identifies K drivers 201 to 203 to be driven simultaneously based on the K addresses included in the control signal CON, and holds information for identifying these drivers 201 to 203.
  • the driver section 701 generates the trigger signal TRG, trigger inversion signal XTRG, shift trigger signal TRG_SFT, and shift trigger inversion signal XTRG_SFT shown in FIG. 5 when driving the K drivers 201 to 203.
  • the driver section 701 generates inverted selection signals XA, XB, XC, and XD by inputting these signals to the logic circuit of FIG. 4, and controls the driving of the K drivers 201 to 203 that are driven simultaneously. It can be used for.
  • the driver section 701 simultaneously generates switching signals SA1 to SA3 for the K drivers 201 to 203 from one inverted selection signal XA, and generates switching signals SA1 to SA3 for the K drivers 201 to 203 from one inverted selection signal XB. SB1 to SB3 can be generated simultaneously. Further, the driver section 701 simultaneously generates the switching signals SC1 to SC3 for the K drivers 201 to 203 from one inverted selection signal XC, and the switching signal SD1 for the K drivers 201 to 203 from one inverted selection signal XD. to SD3 can be generated simultaneously.
  • variable current source 700 is an example of a current generation unit described in the claims.
  • the driver section 701 is an example of a current drive section described in the claims.
  • FIG. 10 is a circuit diagram showing a configuration example of a driver circuit according to the second embodiment.
  • a driver section 701 includes a plurality of drivers 201 to 203.
  • Variable current source 700 is shared by multiple drivers 201 to 203. At this time, drivers 201 to 203 are connected in parallel to variable current source 700.
  • Variable current source 700 generates a mirror current based on current mirror operation, and outputs the mirror current as currents IPK and INK.
  • the variable current source 700 can control each current IPK and INK according to the number K of drivers 201 to 203 driven simultaneously. For example, if the current flowing through each driver 201 to 203 when driven simultaneously is I, each current IPK and INK can be given by K ⁇ I.
  • the variable current source 700 includes PMOS transistors 710, 720 to 723 and 750 to 753, and NMOS transistors 730, 740 to 743 and 760 to 763.
  • PMOS transistors 720 to 723 and PMOS transistors 750 to 753 can be provided as many as the maximum number of drivers 201 to 203 that are driven simultaneously.
  • the NMOS transistors 740 to 743 and the NMOS transistors 760 to 763 can be provided as many as the maximum number of drivers 201 to 203 that are driven simultaneously.
  • Each PMOS transistor 720 to 723 is connected in series to each PMOS transistor 750 to 753.
  • Power supply voltage VDD is applied to the source of each PMOS transistor 710, 720 to 723, and the gate of each PMOS transistor 710, 720 to 723 is connected to the drain of PMOS transistor 710.
  • the drain of each PMOS transistor 750 to 753 is connected to a current terminal TPK.
  • Current IPK is output from current terminal TPK to driver section 701 .
  • Counter outputs cn[0] to cn[3] are input to the gates of each of the PMOS transistors 750 to 753 via an inverter 701.
  • Each NMOS transistor 740 to 743 is connected in series to each NMOS transistor 760 to 763.
  • the ground voltage VSS is applied to the source of each NMOS transistor 730, 740 to 743, and the gate of each NMOS transistor 730, 740 to 743 is connected to the drain of NMOS transistor 730.
  • the drain of each NMOS transistor 760 to 763 is connected to a current terminal TNK.
  • a current INK drawn from the driver section 701 flows into the current terminal TNK.
  • Counter outputs cn[0] to cn[3] are input to the gates of each of the NMOS transistors 760 to 763.
  • a counter 718 is provided in the drive number extraction section 708 in FIG.
  • Counter 718 includes flip-flops 780-783.
  • flip-flops 780 to 783 the D terminal and QB terminal of the previous stage are connected to the clock terminal of the latter stage.
  • counter outputs cn[0] to cn[3] are outputted to the variable current source 700 from the Q terminals of each of the flip-flops 780 to 783.
  • the control signal CON includes a signal that toggles K times depending on the number K of drivers 201 to 203 that are driven simultaneously.
  • the counter 718 performs a counting operation based on a signal included in the control signal CON that toggles K times.
  • K of the counter outputs cn[0] to cn[3] become 1, and the K PMOS transistors 750 to 753 and the K NMOS transistors 760 to 763 are turned on simultaneously. Therefore, currents IPK and INK are generated according to the number K of drivers 201 to 203 driven simultaneously, and each current IPK and INK is divided into 1/K to drive the K drivers 201 to 203. can be used for each.
  • the counter 718 can reset the counter outputs cn[0] to cn[3] each time the pixel signals are read out one row at a time, and repeat the counting operation. Therefore, the variable current source 700 can update each current IPK and INK each time the pixel signals are read out row by row.
  • the number K of drivers 201 to 203 driven simultaneously is extracted from the control signal CON, and the variable current source is adjusted according to the number K of drivers 201 to 203 driven simultaneously.
  • the currents IPK and INK generated at 700 are controlled.
  • the current IPK generated by the variable current source 700 is adjusted according to the number K of drivers 201 to 203 driven simultaneously. and INK were controlled.
  • the slew rates of drive signals OUT1 to OUT3 output from drivers 201 to 203 are changed based on current control of a variable current source.
  • FIG. 11 is a circuit diagram showing a first example of a driver circuit according to the third embodiment.
  • this driver circuit includes a variable current source 801 instead of the current source 200 of the first embodiment described above. Furthermore, this driver circuit has a slew rate control section 811 added to the driver circuit of the first embodiment described above.
  • the other configuration of the driver circuit of the first example of the third embodiment is similar to the configuration of the driver circuit of the first embodiment described above.
  • variable current source 801 includes variable current sources 821 and 822 in place of the current sources 250 and 260 of the first embodiment described above.
  • the other configuration of variable current source 801 is similar to the configuration of current source 200 of the first embodiment described above.
  • the variable current source 821 draws a reference current from the drain of the PMOS transistor 210
  • the variable current source 822 draws a reference current from the drain of the NMOS transistor 230. These reference currents are variable.
  • Current control signals S1 and S2 are input from the slew rate control section 811 to each variable current source 821 and 822. At this time, the reference current drawn from the drain of the PMOS transistor 210 and the reference current drawn from the drain of the NMOS transistor 230 can be made equal to each other.
  • the slew rate control unit 811 controls the reference currents of the variable current sources 821 and 822 based on the current control signals S1 and S2. At this time, the slew rate control section 811 can control the slew rate of the drive signals OUT1 to OUT3 output from each of the drivers 201 to 203 based on current control of the variable current sources 821 and 822.
  • FIG. 12 is a circuit diagram showing a second example of the driver circuit according to the third embodiment.
  • this driver circuit includes a variable current source 802 instead of the current source 200 of the first embodiment described above. Further, this driver circuit has a slew rate control section 812 added to the driver circuit of the first embodiment described above.
  • the other configuration of the driver circuit of the second example of the third embodiment is similar to the configuration of the driver circuit of the first embodiment described above.
  • the variable current source 802 includes a PMOS transistor 820 and an NMOS transistor 840.
  • a power supply voltage VDD is applied to the source of the PMOS transistor 820, and a current control signal S3 is input from the slew rate control section 812 to the gate of the PMOS transistor 820.
  • the drain of PMOS transistor 820 is connected to the source of each PMOS transistor 211 to 213.
  • the ground voltage VSS is applied to the source of the NMOS transistor 840, and the current control signal S4 is input from the slew rate control section 812 to the gate of the NMOS transistor 840.
  • the drain of NMOS transistor 840 is connected to the source of each NMOS transistor 231 to 233.
  • the slew rate control unit 812 controls the current generated by the variable current source 802 based on each current control signal S3 and S4. At this time, the slew rate control section 812 can control the slew rate of the drive signals OUT1 to OUT3 output from each of the drivers 201 to 203 based on the current control of the variable current source 802.
  • FIG. 13 is a circuit diagram showing a third example of the driver circuit according to the third embodiment.
  • this driver circuit is provided with a slew rate control section 813 in place of the slew rate control section 811 of the first example of the third embodiment described above.
  • the other configuration of the driver circuit of the third example of the third embodiment is the same as the configuration of the driver circuit of the first example of the third embodiment described above.
  • the slew rate control unit 813 controls the reference currents of the variable current sources 821 and 822 based on the current control signals S1 and S2.
  • the slew rate control section 813 can set each of the current control signals S1 and S2 based on the operation mode instruction signal MOD that instructs the operation mode.
  • the operation mode can specify the number of pixels to be read out at one time.
  • the slew rate control unit 813 controls the slew rate of the drive signals OUT1 to OUT3 to be variable so that the slew rate of the drive signals OUT1 to OUT3 is maintained constant even if the number of pixels read out at one time is changed based on the operation mode instruction signal MOD.
  • Reference currents of current sources 821 and 822 can be controlled.
  • the slew rate of the drive signals OUT1 to OUT3 output from each driver 201 to 203 is controlled by making the current that drives each driver 201 to 203 variable. . Thereby, the output waveforms of the drive signals OUT1 to OUT3 can be properly ensured.
  • the plurality of drivers 201 to 203 are driven based on the currents IP0 and IN0 generated by one current source 200.
  • current sources shared by a plurality of drivers are distributed.
  • FIG. 14 is a circuit diagram showing a configuration example of a driver circuit according to the fourth embodiment.
  • this driver circuit includes current sources 901 to 903 in place of the current source 200 of the first embodiment described above. Further, this driver circuit is provided with drivers 911 to 916 as the drivers 201 to 203 of the first embodiment described above.
  • Each of the current sources 901 to 903 can be configured similarly to the current source 200 of the first embodiment described above.
  • Each current source 901 to 903 can be distributed among a plurality of drivers 911 to 916.
  • current source 901 can be shared by multiple drivers 911 and 912
  • current source 902 can be shared by multiple drivers 913 and 914
  • current source 903 can be shared by multiple drivers 915 and 916.
  • drivers 911 and 912 are connected in parallel to current source 901
  • drivers 913 and 914 are connected in parallel to current source 902
  • drivers 915 and 916 are connected in parallel to current source 903. connected to.
  • a power supply line that supplies power supply voltage VDD is connected to a plurality of pad electrodes 921 to 923.
  • the power supply line that supplies the power supply voltage VDD to the plurality of pad electrodes 921 to 923, fluctuations in the power supply voltage VDD caused by IR drop can be suppressed.
  • the current sources 901 to 903 shared by a plurality of drivers are distributed and arranged. Thereby, the wiring drawn out from each current source 901 to 903 can be shortened, and the influence of wiring resistance can be reduced.
  • the driver circuit was applied to the solid-state imaging device 100, but the driver circuit may be applied to an electronic device other than the solid-state imaging device 100.
  • the present invention may be applied to storage devices such as DRAM (Dynamic Random Access Memory), MRAM (Magnetoresistive Random Access Memory), or NAND flash memory.
  • the present invention may be applied to driving a liquid crystal panel or an organic EL (Electro Luminescence) panel, or may be applied to driving an antenna array.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. You can.
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 16 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 16 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the drive circuit of any one of the first to fourth embodiments described above can be applied to the imaging section 12031.
  • a pixel array section in which pixels are arranged in a matrix in the row direction and column direction; a current generation section that generates a current;
  • a solid-state imaging device comprising: a current driving section that is driven by a shunt current obtained by branching the current generated by the current generating section and generates a drive signal for the pixel based on a control signal.
  • the solid-state imaging device according to (1) wherein the current generation section controls the current based on the control signal.
  • the control signal includes designation information that designates a current driver to be selected when driving the pixel.
  • the solid-state imaging device wherein the designation information is an address assigned to each current drive unit.
  • the control signal includes the addresses corresponding to the number of the current drive sections that are simultaneously driven, and a signal that is toggled according to the number of the current drive sections that are simultaneously driven.
  • the solid-state imaging device (6) The solid-state imaging device according to (5), wherein the current generation section controls the current based on the number of simultaneously driven current drive sections extracted from the control signal.
  • the current generating section controls the current based on a counter output of a signal toggled according to the number of the current driving sections driven simultaneously.
  • the current driver includes a first switching element having one end connected to the output terminal,
  • the voltage driver includes a second switching element having one end connected to the output terminal,
  • the first switching element has the other end connected to a current terminal of the current generation section,
  • a plurality of the current drive units are provided, The driver circuit according to any one of (1) to (10), wherein the current generating section is shared by the plurality of current driving sections.
  • the solid-state imaging device according to (9) or (10), wherein the voltage drive section is provided corresponding to the current drive section, and the second power supply voltage is supplied in parallel to the voltage drive section. .
  • the current driver includes a transistor, A mirror current generated based on a current mirror operation of the current generating section is input to the source of the transistor, The solid-state imaging device according to any one of (1) to (13), wherein the control signal is input to the gate of the transistor.
  • a driver circuit comprising: a current driving section that is driven by a shunt current obtained by dividing the current generated by the current generating section and generates a drive signal for a transistor based on a control signal.
  • Pixel array section 111 Pixel 102 Vertical drive circuit 103 Horizontal drive circuit 104 Control circuit 105 Column signal processing circuit 106 Output circuit 200 Current source 201-203 Driver 141-143 Voltage protection circuit 151-153, 161-163, 171-173, 181-183 Switching element 130 Power supply 131 Boost circuit 132 Step-down circuit 401-404 AND circuit 405-408 Inverter

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Abstract

ドライバ回路の駆動の均一性を向上させる。固体撮像装置は、画素アレイ部と、電流生成部と、電流駆動部とを備える。画素アレイ部は、ロウ方向およびカラム方向にマトリックス状に画素が配置されている。電流生成部は、電流を生成する。電流駆動部は、電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいて画素の駆動信号を生成する。電流生成部に供給される第１電源電圧と異なる第２電源電圧が供給され、制御信号に基づいて画素の駆動信号を生成する電圧駆動部をさらに備えてもよい。

Description

固体撮像装置およびドライバ回路
　本技術は、ドライバ回路および固体撮像装置に関する。詳しくは、本技術は、電流駆動されるドライバ回路および固体撮像装置に関する。
　固体撮像装置では、撮像動作を実現するために、画素を駆動するドライバ回路が設けられている。このドライバ回路では、互いに同一の駆動力を有する複数のドライバが設けられる。このようなドライバ回路として、バイアス回路から長い配線を介して複数のローカルブロックにバイアス電圧を分配する構成がある（例えば、特許文献１参照）。
特開２０２１－１２９１７０号公報
　しかしながら、上述の従来技術では、ドライバ回路を電流ドライバとして動作させる電流を生成するトランジスタは、電源電圧に基づいて電圧駆動される。このため、電源電圧を供給する配線の増大に応じてＩＲドロップが増大し、そのトランジスタのゲートソース間電圧が低下してスルーレートが低下するおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、ドライバ回路の駆動の均一性を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ロウ方向およびカラム方向にマトリックス状に画素が配置された画素アレイ部と、電流を生成する電流生成部と、上記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいて上記画素の駆動信号を生成する電流駆動部とを具備する固体撮像装置である。これにより、電流駆動に基づいて画素の駆動信号が生成されるという作用をもたらす。
　また、第１の側面において、上記電流生成部は、上記制御信号に基づいて上記電流を制御してもよい。これにより、電流駆動部のスルーレートを一定に維持しつつ、同時に駆動される電流駆動部の個数の増減に対応できるという作用をもたらす。
　また、第１の側面において、上記制御信号は、上記画素の駆動時に選択される電流駆動部を指定する指定情報を含んでもよい。これにより、画素を駆動する電流駆動部が選択されるという作用をもたらす。
　また、第１の側面において、上記指定情報は、上記電流駆動部ごとに割り当てられたアドレスでもよい。これにより、画素の駆動時に駆動信号を生成する電流駆動部が指定されるという作用をもたらす。
　また、第１の側面において、上記制御信号は、同時に駆動される上記電流駆動部の個数分の上記アドレスと、同時に駆動される上記電流駆動部の個数に応じてトグルされる信号とを含んでもよい。これにより、同時に駆動される電流駆動部が特定されるという作用をもたらす。
　また、第１の側面において、上記電流生成部は、上記制御信号から抽出された同時に駆動される上記電流駆動部の個数に基づいて上記電流を制御してもよい。これにより、固体撮像装置内で生成される内部情報に基づいて、電流駆動部の駆動に用いられる電流が制御されるという作用をもたらす。
　また、第１の側面において、上記電流生成部は、同時に駆動される上記電流駆動部の個数に応じてトグルされる信号のカウンタ出力に基づいて、上記電流を制御してもよい。これにより、同時に駆動される電流駆動部の個数に応じて電流が制御されるという作用をもたらす。
　また、第１の側面において、上記カウンタ出力に応じた個数分の上記アドレスでそれぞれ特定される上記電流駆動部は、上記カウンタ出力にて制御された電流に基づいて同時に電流駆動されてもよい。これにより、制御信号で指定された複数の電流駆動部が同時に電流駆動されるという作用をもたらす。
　また、第１の側面において、上記電流生成部に供給される第１電源電圧と異なる第２電源電圧が供給され、上記制御信号に基づいて上記画素の駆動信号を生成する電圧駆動部と、上記電流駆動部と上記電圧駆動部とで共通に設けられた出力端子とをさらに具備してもよい。これにより、トランジスタの駆動時に低圧電源から高圧電源に切り替えて駆動信号が生成されるという作用をもたらす。
　また、第１の側面において、上記電流駆動部は、上記出力端子に一端が接続される第１スイッチング素子を備え、上記電圧駆動部は、上記出力端子に一端が接続される第２スイッチング素子を備え、上記第１スイッチング素子は、上記電流生成部の電流端子に他端が接続され、上記第２スイッチング素子は、上記第２電源電圧が他端に供給されてもよい。これにより、低圧電源を用いた電流駆動に基づくプリチャージ後に高圧電源を用いた電圧駆動に基づくセトリングに切り替えられるという作用をもたらす。
　また、第１の側面において、上記電流駆動部は複数設けられ、上記電流生成部は、上記複数の電流駆動部で共有されてもよい。これにより、１つの電流生成部で生成された電流に基づいて、複数の電流駆動部が電流駆動されるという作用をもたらす。
　また、第１の側面において、上記電流駆動部は、上記電流生成部に並列に接続されてもよい。これにより、１つの電流生成部で生成された電流が複数の電流駆動部に分流されるという作用をもたらす。
　また、第１の側面において、上記電圧駆動部は上記電流駆動部にそれぞれ対応して設けられ、上記第２電源電圧は上記電圧駆動部に並列に供給されてもよい。これにより、複数の電圧駆動部に第２電源電圧が供給されるという作用をもたらす。
　また、第１の側面において、上記電流駆動部はトランジスタを備え、上記電流生成部のカレントミラー動作に基づいて生成されたミラー電流が上記トランジスタのソースに入力され、上記制御信号は上記トランジスタのゲートに入力されてもよい。これにより、電流生成部で生成されたミラー電流に基づいて、トランジスタが電流駆動されるという作用をもたらす。
　また、第１の側面において、上記電流生成部のカレントミラー動作に基づいて生成されるミラー電流の制御に基づいて、上記電流駆動部のスルーレートを制御するスルーレート制御部をさらに具備してもよい。これにより、電流生成部で生成されたミラー電流に基づいて、駆動信号のスルーレートが制御されるという作用をもたらす。
　また、第２の側面は、電流を生成する電流生成部と、上記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいてトランジスタの駆動信号を生成する電流駆動部とを具備するドライバ回路である。これにより、電流駆動に基づいてトランジスタの駆動信号が生成されるという作用をもたらす。
第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係るドライバ回路の構成例を示す回路図である。 第１の実施の形態に係るドライバ回路の切替制御部および電源の構成例を示すブロック図である。 第１の実施の形態に係るドライバ回路の切替制御部の構成例を示す回路図である。 第１の実施の形態に係るドライバ回路の制御信号の生成に用いられるロジック回路の構成例を示す回路図である。 第１の実施の形態に係るドライバ回路の動作を示すタイミングチャートである。 第１の実施の形態に係るドライバ回路のスルーレートの一例を示す図である。 第１の実施の形態に係るドライバ回路の電流駆動に用いられる配線のレイアウトの一例を示す図である。 第２の実施の形態に係るドライバ回路の構成例を示すブロック図である。 第２の実施の形態に係るドライバ回路の構成例を示す回路図である。 第３の実施の形態に係るドライバ回路の第１の例を示す回路図である。 第３の実施の形態に係るドライバ回路の第２の例を示す回路図である。 第３の実施の形態に係るドライバ回路の第３の例を示す回路図である。 第４の実施の形態に係るドライバ回路の構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電流源で生成された電流に基づいて複数のドライバが駆動される例）
　２．第２の実施の形態（同時に駆動されるドライバの個数に応じて電流源で生成される電流を制御する例）
　３．第３の実施の形態（電流源の電流制御に基づいてドライバから出力される駆動信号のスルーレートを変化させる例）
　４．第４の実施の形態（電流源をドライバ間に分散して配置した例）
　５．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置１００は、画素アレイ部１０１、垂直駆動回路１０２、水平駆動回路１０３、制御回路１０４、カラム信号処理回路１０５および出力回路１０６を備える。
　画素アレイ部１０１は、複数の画素１１１を備える。画素１１１は、ロウ方向およびカラム方向にマトリックス状に配置されている。各画素１１１は、光電変換を行うフォトダイオードおよび画素トランジスタを含む。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタおよび増幅トランジスタを含んでもよい。
　また、画素アレイ部１０１は、画素駆動線１２１および垂直信号線１２２を備える。画素駆動線１２１は、各画素１１１を駆動する駆動信号をロウ方向に伝送する。垂直信号線１２２は、各画素１１１から読み出された画素信号をカラム方向に伝送する。各画素１１１を駆動する駆動信号は、転送トランジスタを駆動する転送信号、リセットトランジスタを駆動するリセット信号、選択トランジスタを駆動するロウ選択信号を含んでもよい。
　垂直駆動回路１０２は、垂直信号線１２２を介してロウごとに画素１１１を駆動する。垂直駆動回路１０２は、画素アレイ部１０１の各画素１１１をロウ単位で順次カラム方向に選択走査する。これにより、各画素１１１の受光量に応じて生成された信号電荷に基づく画素信号が、垂直信号線１２２を介してカラム信号処理回路１０５に供給される。
　垂直駆動回路１０２は、電流源１１２およびドライバ１１３を備える。ドライバ１１３は、画素駆動線１２１ごとに設けることができる。電流源１１２は、複数のドライバ１１３で共有することができる。このとき、ドライバ１１３は、電流源１１２に対して並列に接続することができる。ドライバ１１３は、選択された画素駆動線１２１に画素１１１を駆動する駆動信号を供給する。ドライバ１１３は、電流源１１２で生成された電流が分流された分流電流で駆動され、制御信号に基づいて画素１１１の駆動信号を生成することができる。なお、電流源１１２は、特許請求の範囲に記載の電流生成部の一例である。ドライバ１１３は、特許請求の範囲に記載の電流駆動部の一例である。
　水平駆動回路１０３は、カラムごとにカラム信号処理回路１０５を駆動する。水平駆動回路１０３は、シフトレジスタを備えてもよい。水平駆動回路１０３は、水平走査パルスを順次出力することによって、各カラム信号処理回路１０５を順次選択し、各カラム信号処理回路１０５から水平信号線１２３を介して出力回路１０６に画素信号を出力させる。
　制御回路１０４は、固体撮像装置１００全体を制御する。制御回路１０４は、入力クロックと、動作モードなどを指令するデータとを受け取り、固体撮像装置１００の内部情報などのデータを出力する。例えば、制御回路１０４は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路１０２、水平駆動回路１０３およびカラム信号処理回路１０５などの動作の基準となるクロックや制御信号を生成する。制御信号は、画素１１１の駆動時に選択されるドライバ１１３を指定する指定情報を含んでもよい。このとき、各ドライバ１１３には、各ドライバ１１３に固有のアドレスを割り当ててもよい。このとき、制御回路１０４は、ドライバ１１３を指定する指定情報として、各ドライバ１１３に固有のアドレスを用いてもよい。また、制御回路１０４は、複数のドライバ１１３を同時に指定してもよい。例えば、制御回路１０４は、固体撮像装置１００に数万個のドライバ１１３が設けられている場合、数百個のドライバ１１３を同時に指定してもよい。そして、制御回路１０４は、これらの信号を垂直駆動回路１０２、水平駆動回路１０３およびカラム信号処理回路１０５などに入力する。
　カラム信号処理回路１０５は、例えば、画素アレイ部１０１のカラムごとに配置される。カラム信号処理回路１０５は、１行分の画素１１１から出力される信号に対し、カラムごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路１０５は、各画素１１１に固有の固定パターンノイズを除去するＣＤＳ（Correlated Double Sampling）、信号増幅およびＡＤ（Analog to Digital）変換等の信号処理を行う。カラム信号処理回路１０５の出力段には、図示しない水平選択スイッチが水平信号線１２３との間に接続される。
　出力回路１０６は、各カラム信号処理回路１０５から水平信号線１２３を通して順次供給される信号の信号処理を行って出力する。例えば、出力回路１０６は、カラム信号処理回路１０５からの信号のバッファリング、黒レベル調整、列ばらつき補正および各種デジタル信号処理などを行ってもよい。
　図２は、第１の実施の形態に係るドライバ回路の構成例を示す回路図である。
　同図において、ドライバ回路は、電流源２００およびドライバ２０１乃至２０３を備える。電流源２００およびドライバ２０１乃至２０３は、図１の電流源１１２およびドライバ１１３として用いてもよい。なお、同図では、３個のドライバ２０１乃至２０３が設けられている例を示したが、２個以上あればよい。
　電流源２００は、複数のドライバ２０１乃至２０３で共有される。このとき、ドライバ２０１乃至２０３は、電流源２００に対して並列に接続される。電流源２００は、カレントミラー動作に基づいてミラー電流を生成し、そのミラー電流を電流ＩＰ０およびＩＮ０として出力する。電流源２００は、ＰＭＯＳトランジスタ２１０および２２０と、ＮＭＯＳトランジスタ２３０および２４０と、電流源２５０および２６０とを備える。
　各ＰＭＯＳトランジスタ２１０および２２０のソースには、電源電圧ＶＤＤが印加され、各ＰＭＯＳトランジスタ２１０および２２０のゲートは、ＰＭＯＳトランジスタ２１０のドレインに接続されている。ＰＭＯＳトランジスタ２２０のドレインは、電流端子ＴＰ０に接続されている。
　各ＮＭＯＳトランジスタ２３０および２４０のソースには、接地電圧ＶＳＳが印加され、各ＮＭＯＳトランジスタ２３０および２４０のゲートは、ＮＭＯＳトランジスタ２３０のドレインに接続されている。ＮＭＯＳトランジスタ２４０のドレインは、電流端子ＴＮ０に接続されている。
　電流源２５０は、ＰＭＯＳトランジスタ２１０のドレインからレファレンス電流を引き出し、電流源２６０は、ＮＭＯＳトランジスタ２３０のドレインにレファレンス電流を引き入れる。ＰＭＯＳトランジスタ２１０のドレインから引き出されるレファレンス電流と、ＮＭＯＳトランジスタ２３０のドレインに引き入れられるレファレンス電流とは、互いに等しくすることができる。
　各ドライバ２０１乃至２０３は、電流源２００で生成された電流ＩＰ０およびＩＮ０がそれぞれ分流された分流電流ＩＰ１乃至ＩＰ３およびＩＮ１乃至ＩＮ３で駆動され、トランジスタの駆動信号ＯＵＴ１乃至ＯＵＴ３を生成する。このとき、ドライバ２０１は、切替信号ＳＡ１、ＳＢ１、ＳＣ１およびＳＤ１に基づいて駆動制御される。ドライバ２０２は、切替信号ＳＡ２、ＳＢ２、ＳＣ２およびＳＤ２に基づいて駆動制御される。ドライバ２０３は、切替信号ＳＡ３、ＳＢ３、ＳＣ３およびＳＤ３に基づいて駆動制御される。
　ドライバ２０１は、ＰＭＯＳトランジスタ２１１および２２１と、ＮＭＯＳトランジスタ２３１および２４１と、耐圧保護回路２７１とを備える。耐圧保護回路２７１は、ドライバ２０１のトランジスタの耐圧を超える過電圧からそれらを保護する。耐圧保護回路２７１は、ＰＭＯＳトランジスタ２５１と、ＮＭＯＳトランジスタ２６１とを備える。
　ＰＭＯＳトランジスタ２１１のソースは、電流端子ＴＰ０に接続され、ＰＭＯＳトランジスタ２２１のソースには、昇圧電圧ＶＰＩが印加され、各ＰＭＯＳトランジスタ２１１および２２１のドレインは、出力端子ＴＰ１に接続されている。昇圧電圧ＶＰＩは、電源電圧ＶＤＤが昇圧された電圧である。
　ＮＭＯＳトランジスタ２３１のソースは、電流端子ＴＮ０に接続され、ＮＭＯＳトランジスタ２４１のソースには、降圧電圧ＶＲＬが印加され、各ＮＭＯＳトランジスタ２３１および２４１のドレインは、出力端子ＴＮ１に接続されている。降圧電圧ＶＲＬは、接地電圧ＶＳＳが降圧された電圧である。
　ＰＭＯＳトランジスタ２５１およびＮＭＯＳトランジスタ２６１は互いに直列に接続され、この直列回路は、出力端子ＴＰ１と出力端子ＴＮ１との間に接続される。出力端子ＴＰ１からは、ＰＭＯＳトランジスタ２５１を介して駆動信号ＯＵＴ１が出力され、出力端子ＴＮ１からは、ＮＭＯＳトランジスタ２６１を介して駆動信号ＯＵＴ１が出力される。
　ＰＭＯＳトランジスタ２１１のゲートには、切替信号ＳＡ１が印加され、ＰＭＯＳトランジスタ２２１のゲートには、切替信号ＳＢ１が印加され、ＮＭＯＳトランジスタ２３１のゲートには、切替信号ＳＣ１が印加され、ＮＭＯＳトランジスタ２４１のゲートには、切替信号ＳＤ１が印加される。ＰＭＯＳトランジスタ２５１のゲートには、接地電圧ＶＳＳが印加され、ＮＭＯＳトランジスタ２６１のゲートには、保護バイアスＶＢＭが印加される。保護バイアスＶＢＭは、各ドライバ２０１乃至２０３のトランジスタの耐圧に整合するように設定することができる。
　ドライバ２０２は、ＰＭＯＳトランジスタ２１２および２２２と、ＮＭＯＳトランジスタ２３２および２４２と、耐圧保護回路２７２とを備える。耐圧保護回路２７２は、ドライバ２０２のトランジスタの耐圧を超える過電圧からそれらを保護する。耐圧保護回路２７２は、ＰＭＯＳトランジスタ２５２と、ＮＭＯＳトランジスタ２６２とを備える。
　ＰＭＯＳトランジスタ２１２のソースは、電流端子ＴＰ０に接続され、ＰＭＯＳトランジスタ２２２のソースには、昇圧電圧ＶＰＩが印加され、各ＰＭＯＳトランジスタ２１２および２２２のドレインは、出力端子ＴＰ２に接続されている。
　ＮＭＯＳトランジスタ２３２のソースは、電流端子ＴＮ０に接続され、ＮＭＯＳトランジスタ２４２のソースには、降圧電圧ＶＲＬが印加され、各ＮＭＯＳトランジスタ２３２および２４２のドレインは、出力端子ＴＮ２に接続されている。
　ＰＭＯＳトランジスタ２５２およびＮＭＯＳトランジスタ２６２は互いに直列に接続され、この直列回路は、出力端子ＴＰ２と出力端子ＴＮ２との間に接続される。出力端子ＴＰ２からは、ＰＭＯＳトランジスタ２５２を介して駆動信号ＯＵＴ２が出力され、出力端子ＴＮ２からは、ＮＭＯＳトランジスタ２６２を介して駆動信号ＯＵＴ２が出力される。
　ＰＭＯＳトランジスタ２１２のゲートには、切替信号ＳＡ２が印加され、ＰＭＯＳトランジスタ２２２のゲートには、切替信号ＳＢ２が印加され、ＮＭＯＳトランジスタ２３２のゲートには、切替信号ＳＣ２が印加され、ＮＭＯＳトランジスタ２４２のゲートには、切替信号ＳＤ２が印加される。ＰＭＯＳトランジスタ２５２のゲートには、接地電圧ＶＳＳが印加され、ＮＭＯＳトランジスタ２６２のゲートには、保護バイアスＶＢＭが印加される。
　ドライバ２０３は、ＰＭＯＳトランジスタ２１３および２２３と、ＮＭＯＳトランジスタ２３３および２４３と、耐圧保護回路２７３とを備える。耐圧保護回路２７３は、ドライバ２０３のトランジスタの耐圧を超える過電圧からそれらを保護する。耐圧保護回路２７３は、ＰＭＯＳトランジスタ２５３と、ＮＭＯＳトランジスタ２６３とを備える。
　ＰＭＯＳトランジスタ２１３のソースは、電流端子ＴＰ０に接続され、ＰＭＯＳトランジスタ２２３のソースには、昇圧電圧ＶＰＩが印加され、各ＰＭＯＳトランジスタ２１３および２２３のドレインは、出力端子ＴＰ３に接続されている。
　ＮＭＯＳトランジスタ２３３のソースは、電流端子ＴＮ０に接続され、ＮＭＯＳトランジスタ２４３のソースには、降圧電圧ＶＲＬが印加され、各ＮＭＯＳトランジスタ２３３および２４３のドレインは、出力端子ＴＮ３に接続されている。
　ＰＭＯＳトランジスタ２５３およびＮＭＯＳトランジスタ２６３は互いに直列に接続され、この直列回路は、出力端子ＴＰ３と出力端子ＴＮ３との間に接続される。出力端子ＴＰ３からは、ＰＭＯＳトランジスタ２５３を介して駆動信号ＯＵＴ３が出力され、出力端子ＴＮ３からは、ＮＭＯＳトランジスタ２６３を介して駆動信号ＯＵＴ３が出力される。
　ＰＭＯＳトランジスタ２１３のゲートには、切替信号ＳＡ３が印加され、ＰＭＯＳトランジスタ２２３のゲートには、切替信号ＳＢ３が印加され、ＮＭＯＳトランジスタ２３３のゲートには、切替信号ＳＣ３が印加され、ＮＭＯＳトランジスタ２４３のゲートには、切替信号ＳＤ３が印加される。ＰＭＯＳトランジスタ２５３のゲートには、接地電圧ＶＳＳが印加され、ＮＭＯＳトランジスタ２６３のゲートには、保護バイアスＶＢＭが印加される。
　ドライバ２０１において、切替信号ＳＡ１、ＳＢ１、ＳＣ１およびＳＤ１は、ＰＭＯＳトランジスタ２１１→ＰＭＯＳトランジスタ２２１→ＮＭＯＳトランジスタ２３１→ＮＭＯＳトランジスタ２４１の順番でオンするように設定される。ドライバ２０２において、切替信号ＳＡ２、ＳＢ２、ＳＣ２およびＳＤ２は、ＰＭＯＳトランジスタ２１２→ＰＭＯＳトランジスタ２２２→ＮＭＯＳトランジスタ２３２→ＮＭＯＳトランジスタ２４２の順番でオンするように設定される。ドライバ２０３において、切替信号ＳＡ３、ＳＢ３、ＳＣ３およびＳＤ３は、ＰＭＯＳトランジスタ２１３→ＰＭＯＳトランジスタ２２３→ＮＭＯＳトランジスタ２３３→ＮＭＯＳトランジスタ２４３の順番でオンするように設定される。
　ここで、ドライバ２０１乃至２０３が同時に動作されるものとする。このとき、切替信号ＳＡ１乃至ＳＡ３は、ＰＭＯＳトランジスタ２１１乃至２１３を同時にオンさせた後、切替信号ＳＢ１乃至ＳＢ３は、ＰＭＯＳトランジスタ２２１乃至２２３を同時にオンさせることができる。また、切替信号ＳＣ１乃至ＳＣ３は、ＮＭＯＳトランジスタ２３１乃至２３３を同時にオンさせた後、切替信号ＳＤ１乃至ＳＤ３は、ＮＭＯＳトランジスタ２４１乃至２４３を同時にオンさせることができる。
　例えば、各駆動信号ＯＵＴ１乃至ＯＵＴ３の立上り時には、切替信号ＳＡ１乃至ＳＡ３に基づいて、各ＰＭＯＳトランジスタ２１１乃至２１３がオンされる。このとき、電流源２００で生成された電流ＩＰ０が分流された各分流電流ＩＰ１乃至ＩＰ３に基づいて、ＰＭＯＳトランジスタ２１１乃至２１３がそれぞれ電流駆動される。そして、出力端子ＴＰ１乃至ＴＰ３をそれぞれ介して駆動信号ＯＵＴ１乃至ＯＵＴ３が出力され、初期状態の降圧電圧ＶＲＬから電源電圧ＶＤＤまでプリチャージされる。電源電圧ＶＤＤまでプリチャージされると、切替信号ＳＢ１乃至ＳＢ３に基づいて、各ＰＭＯＳトランジスタ２２１乃至２２３がオンされる。このとき、各ＰＭＯＳトランジスタ２２１乃至２２３は、昇圧電圧ＶＰＩに基づいて電圧駆動される。そして、出力端子ＴＰ１乃至ＴＰ３をそれぞれ介して駆動信号ＯＵＴ１乃至ＯＵＴ３が出力され、電源電圧ＶＤＤから昇圧電圧ＶＰＩまでセトリングされる。
　各駆動信号ＯＵＴ１乃至ＯＵＴ３の立下り時には、切替信号ＳＣ１乃至ＳＣ３に基づいて、各ＮＭＯＳトランジスタ２３１乃至２３３がオンされる。このとき、電流源２００で生成された電流ＩＮ０が分流された各分流電流ＩＮ１乃至ＩＮ３に基づいて、ＮＭＯＳトランジスタ２３１乃至２３３がそれぞれ電流駆動される。そして、出力端子ＴＮ１乃至ＴＮ３をそれぞれ介して駆動信号ＯＵＴ１乃至ＯＵＴ３が出力され、昇圧電圧ＶＰＩから接地電位ＶＳＳまで放電される。接地電位ＶＳＳまで放電されると、切替信号ＳＤ１乃至ＳＤ３に基づいて、各ＮＭＯＳトランジスタ２４１乃至２４３がオンされる。このとき、各ＮＭＯＳトランジスタ２４１乃至２４３は、降圧電圧ＶＲＬに基づいて電圧駆動される。そして、出力端子ＴＮ１乃至ＴＮ３をそれぞれ介して駆動信号ＯＵＴ１乃至ＯＵＴ３が出力され、接地電位ＶＳＳから降圧電圧ＶＲＬまで放電される。
　なお、電流源２００は、特許請求の範囲に記載の電流生成部の一例である。各ドライバ２０１乃至２０３は、特許請求の範囲に記載の電流駆動部の一例である。ＰＭＯＳトランジスタ２１１乃至２１３と、ＮＭＯＳトランジスタ２３１乃至２３３とは、特許請求の範囲に記載の電流駆動部の一例である。ＰＭＯＳトランジスタ２２１乃至２２３と、ＮＭＯＳトランジスタ２４１乃至２４３とは、特許請求の範囲に記載の電圧駆動部の一例である。
　図３は、第１の実施の形態に係るドライバ回路の切替制御部および電源の構成例を示すブロック図である。
　同図において、ドライバ回路は、昇圧回路１３１と、降圧回路１３２と、電流源２００と、ドライバ２０１乃至２０３と、切替制御部３５１乃至３５３、３６１乃至３６３、３７１乃至３７３および３８１乃至３８３を備える。
　昇圧回路１３１、降圧回路１３２および電流源２００は、電源１３０に接続される。電源１３０は、昇圧回路１３１、降圧回路１３２および電流源２００に電源電圧ＶＤＤを供給する。電源１３０には、容量１３３が並列に接続される。容量１３３は、電流源２００に流れる急峻な電流を供給することができる。
　昇圧回路１３１は、電源電圧ＶＤＤが昇圧された昇圧電圧ＶＰＩを生成し、各ドライバ２０１乃至２０３に供給する。降圧回路１３２は、接地電圧ＶＳＳが降圧された降圧電圧ＶＲＬを生成し、各ドライバ２０１乃至２０３に供給する。例えば、電源電圧ＶＤＤが２．８Ｖであるとすると、昇圧電圧ＶＰＩは３Ｖ、降圧電圧ＶＲＬは－１．２Ｖとすることができる。
　電流源２００は、電流端子ＴＰ０およびＴＮ０を備える。電流源２００には、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。そして、電流源２００は、電流ＩＰ０およびＩＭＮを生成し、電流端子ＴＰ０を介して電流ＩＰ０を出力し、電流端子ＴＮ０を介して電流ＩＮ０を引き込む。ここで、電流端子ＴＰ０から出力された電流ＩＰ０は分流され、その分流電流ＩＰ１乃至ＩＰ３は、それぞれドライバ２０１乃至２０３に入力される。電流端子ＴＮ０を介して引き込まれる電流ＩＮ０は分流され、それらの分流電流ＩＮ１乃至ＩＮ３は、各ドライバ２０１乃至２０３から引き出される。
　ドライバ２０１は、スイッチング素子１５１、１６１、１７１および１８１と耐圧保護回路１４１とを備える。なお、各スイッチング素子１５１、１６１、１７１および１８１として、図２のＰＭＯＳトランジスタ２１１および２２１と、ＮＭＯＳトランジスタ２３１および２４１とを用いてもよい。耐圧保護回路１４１として、図２の耐圧保護回路２７１を用いてもよい。
　ドライバ２０２は、スイッチング素子１５２、１６２、１７２および１８２と耐圧保護回路１４２とを備える。なお、各スイッチング素子１５２、１６２、１７２および１８２として、図２のＰＭＯＳトランジスタ２１２および２２２と、ＮＭＯＳトランジスタ２３２および２４２とを用いてもよい。耐圧保護回路１４２として、図２の耐圧保護回路２７２を用いてもよい。
　ドライバ２０３は、スイッチング素子１５３、１６３、１７３および１８３と耐圧保護回路１４３とを備える。なお、各スイッチング素子１５３、１６３、１７３および１８３として、図２のＰＭＯＳトランジスタ２１３および２２３と、ＮＭＯＳトランジスタ２３３および２４３とを用いてもよい。耐圧保護回路１４３として、図２の耐圧保護回路２７３を用いてもよい。
　スイッチング素子１５１乃至１５３および１７１乃至１７３は、特許請求の範囲に記載の電流駆動部の一例である。スイッチング素子１６１乃至１６３および１８１乃至１８３は、特許請求の範囲に記載の電圧駆動部の一例である。
　耐圧保護回路１４１は、各スイッチング素子１５１、１６１、１７１および１８１の耐圧を超える過電圧からそれらを保護する。耐圧保護回路１４２は、各スイッチング素子１５２、１６２、１７２および１８２の耐圧を超える過電圧からそれらを保護する。耐圧保護回路１４３は、各スイッチング素子１５３、１６３、１７３および１８３の耐圧を超える過電圧からそれらを保護する。
　各スイッチング素子１５１および１６１の一端は出力端子ＴＰ１に接続され、各スイッチング素子１５２および１６２の一端は出力端子ＴＰ２に接続され、各スイッチング素子１５３および１６３の一端は出力端子ＴＰ３に接続されている。各スイッチング素子１７１および１８１の一端は出力端子ＴＮ１に接続され、各スイッチング素子１７２および１８２の一端は出力端子ＴＮ２に接続され、各スイッチング素子１７３および１８３の一端は出力端子ＴＮ３に接続されている。
　各出力端子ＴＰ１およびＴＮ１からは、耐圧保護回路１４１を介して画素１１１の駆動信号ＯＵＴ１が出力される。駆動信号ＯＵＴ１は、該当ラインの各画素１１１に分配される。ここでは、駆動信号ＯＵＴ１が出力されるラインの全配線抵抗１９１および全寄生容量１９４を等価的に示した。
　各出力端子ＴＰ２およびＴＮ２からは、耐圧保護回路１４２を介して画素１１１の駆動信号ＯＵＴ２が出力される。駆動信号ＯＵＴ２は、該当ラインの各画素１１１に分配される。ここでは、駆動信号ＯＵＴ２が出力されるラインの全配線抵抗１９２および全寄生容量１９５を等価的に示した。
　各出力端子ＴＰ３およびＴＮ３からは、耐圧保護回路１４３を介して画素１１１の駆動信号ＯＵＴ３が出力される。駆動信号ＯＵＴ３は、該当ラインの各画素１１１に分配される。ここでは、駆動信号ＯＵＴ３が出力されるラインの全配線抵抗１９３および全寄生容量１９６を等価的に示した。
　各スイッチング素子１５１乃至１５３の他端は電流端子ＴＰ０に接続され、各スイッチング素子１７１乃至１７３の他端は電流端子ＴＮ０に接続されている。各スイッチング素子１６１乃至１６３の他端には昇圧電圧ＶＰＩが供給され、各スイッチング素子１８１乃至１８３の他端には降圧電圧ＶＲＬが供給される。
　駆動信号ＯＵＴ１の立上り時に、スイッチング素子１５１および１６１のいずれかの一方が排他的に駆動信号ＯＵＴ１を出力端子ＴＰ１に供給する。駆動信号ＯＵＴ２の立上り時に、スイッチング素子１５２および１６２のいずれかの一方が排他的に駆動信号ＯＵＴ２を出力端子ＴＰ２に供給する。駆動信号ＯＵＴ３の立上り時に、スイッチング素子１５３および１６３のいずれかの一方が排他的に駆動信号ＯＵＴ３を出力端子ＴＰ３に供給する。このとき、各ドライバ２０１乃至２０３は、電源電圧ＶＤＤになるまでは分流電流ＩＰ１乃至ＩＰ３に基づく電流駆動を選択した後、昇圧電圧ＶＰＩになるまでは昇圧電圧ＶＰＩに基づく電圧駆動を選択することができる。
　駆動信号ＯＵＴ１の立下り時に、スイッチング素子１７１および１８１のいずれかの一方が排他的に駆動信号ＯＵＴ１を出力端子ＴＮ１に供給する。駆動信号ＯＵＴ２の立下り時に、スイッチング素子１７２および１７２のいずれかの一方が排他的に駆動信号ＯＵＴ２を出力端子ＴＮ２に供給する。駆動信号ＯＵＴ３の立下り時に、スイッチング素子１７３および１８３のいずれかの一方が排他的に駆動信号ＯＵＴ３を出力端子ＴＮ３に供給する。このとき、各ドライバ２０１乃至２０３は、接地電圧ＶＳＳになるまでは分流電流ＩＮ１乃至ＩＮ３に基づく電流駆動を選択した後、降圧電圧ＶＲＬになるまでは降圧電圧ＶＲＬに基づく電圧駆動を選択することができる。
　各ドライバ２０１乃至２０３は、制御信号に基づいて、スイッチング素子１５１乃至１５３→スイッチング素子１６１乃至１６３→スイッチング素子１７１乃至１７３→スイッチング素子１８１乃至１８３の順番でオンすることができる。
　このとき、各駆動信号ＯＵＴ１乃至ＯＵＴ３の立上り時には、各スイッチング素子１５１乃至１５３がオンし、初期状態の降圧電圧ＶＲＬから電源電圧ＶＤＤまでプリチャージされる。電源電圧ＶＤＤまでプリチャージされると、各スイッチング素子１６１乃至１６３がオンし、電源電圧ＶＤＤから昇圧電圧ＶＰＩまでセトリングされる。すなわち、電源電圧ＶＤＤまでプリチャージされる間は電流源２００を用いてプリチャージし、その後の昇圧電圧ＶＰＩまでは昇圧回路１３１を用いてセトリングすることができる。
　各駆動信号ＯＵＴ１乃至ＯＵＴ３の立下り時には、各スイッチング素子１７１乃至１７３がオンし、昇圧電圧ＶＰＩから接地電位ＶＳＳまで放電される。接地電位ＶＳＳまで放電されると、各スイッチング素子１８１乃至１８３がオンし、接地電位ＶＳＳから降圧電圧ＶＲＬまで放電される。すなわち、接地電位ＶＳＳまで放電される間は電流源２００を用いて放電し、その後の降圧電圧ＶＲＬまでは降圧回路１３２を用いて放電することができる。
　各切替制御部３５１、３６１、３７１および３８１は、スイッチング素子１５１、１６１、１７１および１８１の切替を制御する。このとき、切替制御部３５１、３６１、３７１および３８１は、スイッチング素子１５１→スイッチング素子１６１→スイッチング素子１７１→スイッチング素子１８１の順番でオンさせることができる。
　各切替制御部３５２、３６２、３７２および３８２は、スイッチング素子１５２、１６２、１７２および１８２の切替を制御する。このとき、切替制御部３５２、３６２、３７２および３８２は、スイッチング素子１５２→スイッチング素子１６２→スイッチング素子１７２→スイッチング素子１８２の順番でオンさせることができる。
　各切替制御部３５３、３６３、３７３および３８３は、スイッチング素子１５３、１６３、１７３および１８３の切替を制御する。このとき、切替制御部３５３、３６３、３７３および３８３は、スイッチング素子１５３→スイッチング素子１６３→スイッチング素子１７３→スイッチング素子１８３の順番でオンさせることができる。
　ここで、ドライバ２０１乃至２０３が同時に動作されるものとする。このとき、切替制御部３５１乃至３５３、３６１乃至３６３、３７１乃至３７３および３８１乃至３８３は、スイッチング素子１５１乃至１５３→スイッチング素子１６１乃至１６３→スイッチング素子１７１乃至１７３→スイッチング素子１８１乃至１８３の順番で同期してオンするように協調制御することができる。
　また、各切替制御部３５１乃至３５３および３６１乃至３６３は、昇圧レベルシフタとして動作することができる。各ドライバ２０１乃至２０３には、昇圧電圧ＶＰＩが印加されるため、各切替制御部３５１乃至３５３および３６１乃至３６３は、昇圧レベルシフタを介して各ドライバ２０１乃至２０３の制御信号の生成を制御することができる。
　また、切替制御部３７１乃至３７３および３８１乃至３８３は、降圧レベルシフタとして動作することができる。各ドライバ２０１乃至２０３には、降圧電圧ＶＲＬが印加されるため、各切替制御部３７１乃至３７３および３８１乃至３８３は、降圧レベルシフタを介して各ドライバ２０１乃至２０３の制御信号の生成を制御することができる。
　図４は、第１の実施の形態に係るドライバ回路の切替制御部の構成例を示す回路図である。なお、図４では、図３の電流源２００と、ドライバ２０１と、切替制御部３７１および３８１とを抜粋して示した。また、図４では、保護バイアスＶＢＭを生成する耐圧保護バイアス回路３００も示した。
　同図において、耐圧保護バイアス回路３００は、ＮＭＯＳトランジスタ３１０および可変抵抗３２０を備える。可変抵抗３２０は、トリミング用抵抗として用いることができる。ＮＭＯＳトランジスタ３１０のドレインには電流ＩＲＥＦが入力される。ＮＭＯＳトランジスタ３１０のゲートは、ＮＭＯＳトランジスタ３１０のドレインに接続され、ＮＭＯＳトランジスタ３１０のソースには、可変抵抗３２０を介して接地電圧ＶＳＳが印加される。
　切替制御部３７１は、振幅制御部３０１、耐圧保護回路３０２およびレベルシフタ３０３を備える。振幅制御部３０１は、ＰＭＯＳトランジスタ３１１および３２１を備える。耐圧保護回路３０２は、ＰＭＯＳトランジスタ３１２および３２２と、ＮＭＯＳトランジスタ３３２および３４２とを備える。レベルシフタ３０３は、ＮＭＯＳトランジスタ３１３および３２３を備える。
　切替制御部３８１は、振幅制御部３０４、耐圧保護回路３０５およびレベルシフタ３０６を備える。振幅制御部３０４は、ＰＭＯＳトランジスタ３１４および３２４を備える。耐圧保護回路３０５は、ＰＭＯＳトランジスタ３１５および３２５と、ＮＭＯＳトランジスタ３３５および３４５とを備える。レベルシフタ３０６は、ＮＭＯＳトランジスタ３１６および３２６を備える。
　ＰＭＯＳトランジスタ３１１と、ＰＭＯＳトランジスタ３１２と、ＮＭＯＳトランジスタ３３２と、ＮＭＯＳトランジスタ３１３とは、順次直列に接続される。ＰＭＯＳトランジスタ３２１と、ＰＭＯＳトランジスタ３２２と、ＮＭＯＳトランジスタ３４２と、ＮＭＯＳトランジスタ３２３とは、順次直列に接続される。ＰＭＯＳトランジスタ３１４と、ＰＭＯＳトランジスタ３１５と、ＮＭＯＳトランジスタ３３５と、ＮＭＯＳトランジスタ３１６とは、順次直列に接続される。ＰＭＯＳトランジスタ３２４と、ＰＭＯＳトランジスタ３２５と、ＮＭＯＳトランジスタ３４５と、ＮＭＯＳトランジスタ３２６とは、順次直列に接続される。
　各ＰＭＯＳトランジスタ３１１、３２１、３１４および３２４のソースには、電源電圧ＶＤＤが印加される。各ＮＭＯＳトランジスタ３１３、３２３、３１６および３２６のソースには、降圧電圧ＶＲＬが印加される。ＰＭＯＳトランジスタ３２２とＮＭＯＳトランジスタ３４２との接続点は、ＮＭＯＳトランジスタ２３１のゲートに接続される。ＮＭＯＳトランジスタ３１６および３３５の接続点は、ＮＭＯＳトランジスタ２４１のゲートに接続される。ＮＭＯＳトランジスタ３１３のゲートは、ＮＭＯＳトランジスタ３２３のドレインに接続される。ＮＭＯＳトランジスタ３２３のゲートは、ＮＭＯＳトランジスタ３１３のドレインに接続される。ＮＭＯＳトランジスタ３１６のゲートは、ＮＭＯＳトランジスタ３２６のドレインに接続される。ＮＭＯＳトランジスタ３２６のゲートは、ＮＭＯＳトランジスタ３１６のドレインに接続される。
　各ＮＭＯＳトランジスタ２６１、３３２、３４２、３３５および３４５のゲートは、ＮＭＯＳトランジスタ３１０のゲートに接続される。このとき、ＮＭＯＳトランジスタ３１０は、ＮＭＯＳトランジスタ２６１、３３２、３４２、３３５および３４５とともにカレントミラー回路を構成することができ、ＰＶＴ（Process Voltage Temperature）ばらつきを相殺することができる。
　各ＰＭＯＳトランジスタ２５１、３１２、３２２、３１５および３２５のゲートには、接地電圧ＶＳＳが印加される。ＰＭＯＳトランジスタ３１１のゲートには、選択信号Ｃが印加され、ＰＭＯＳトランジスタ３２１のゲートには、反転選択信号ＸＣが印加される。反転選択信号ＸＣは、選択信号Ｃを反転させた信号である。ＰＭＯＳトランジスタ３２４のゲートには、選択信号Ｄが印加され、ＰＭＯＳトランジスタ３１４のゲートには、反転選択信号ＸＤが印加される。反転選択信号ＸＤは、選択信号Ｄを反転させた信号である。
　このとき、各選択信号ＣおよびＤに基づいて切替信号ＳＣ１およびＳＤ１が生成され、各ＮＭＯＳトランジスタ２３１および２４１のゲートに入力される。ここで、ＰＭＯＳトランジスタ３１１および３２１は、ＮＭＯＳトランジスタ２３１の振幅を制御するレベルシフタとして動作し、ＰＭＯＳトランジスタ３１４および３２４は、ＮＭＯＳトランジスタ２４１の振幅を制御するレベルシフタとして動作する。
　駆動信号ＯＵＴ１は、上述の例では４．２Ｖ（＝ＶＰＩ－ＶＲＬ）振幅となる。これに対し、ドライバ２０１のトランジスタの耐圧は３Ｖを想定する。
　可変抵抗３２０の両端の電圧ｄＶは、可変抵抗３２０の抵抗値Ｒ１と電流ＩＲＥＦの乗数によって決定される。従って、ＮＭＯＳトランジスタ３１０のゲートソース間電圧をＶgsとすると、耐圧保護バイアス回路３００から出力される保護バイアスＶＢＭは、ｄＶ＋Ｖgsとなる。ドライバ２０１のトランジスタの耐圧を３．０Ｖとすると、
　　ｄＶ＋Ｖgs－Ｖgs－ＶＲＬ＝ｄＶ－ＶＲＬ＜３．０Ｖ
となるように可変抵抗３２０をトリミングする。これにより、ドライバ２０１のトランジスタの耐圧に整合させた設計が可能となる。
　ＮＭＯＳトランジスタ３１３および３２３は、負レベルシフタとして動作し、ＮＭＯＳトランジスタ３１６および３２６は、負レベルシフタとして動作する。ここで、ＮＭＯＳトランジスタ２３１および２４１は、接地電圧ＶＳＳが降圧された降圧電圧ＶＲＬにより制御されるため、これら負レベルシフタを介して切替信号ＳＣ１およびＳＤ１の生成が制御される。
　図５は、第１の実施の形態に係るドライバ回路の制御信号の生成に用いられるロジック回路の構成例を示す回路図である。
　同図において、ロジック回路は、トリガ信号ＴＲＧに基づいて、選択信号Ａ、Ｂ、ＣおよびＤを生成し、各選択信号Ａ、Ｂ、ＣおよびＤが反転された反転選択信号ＸＡ、ＸＢ、ＸＣおよびＸＤを出力することができる。ここで、選択信号Ａ、Ｂ、ＣおよびＤは、Ａ→Ｂ→Ｃ→Ｄの順で立ち上がることができる。また、選択信号Ａの立下り時に選択信号Ｂが立ち上がり、選択信号Ｂの立下り時に選択信号Ｃが立ち上がり、選択信号Ｃの立下り時に選択信号Ｄが立ち上がり、選択信号Ｄの立下り時に選択信号Ａが立ち上がることができる。このとき、各切替制御部３５１、３６１、３７１および３８１は、切替信号ＳＡ１、ＳＢ１、ＳＣ１およびＳＤ１の立上りおよび立下りのタイミングを反転選択信号ＸＡ、ＸＢ、ＸＣおよびＸＤの立上りおよび立下りのタイミングに同期させることができる。
　ロジック回路は、論理積回路４０１乃至４０４と、インバータ４０５乃至４０８とを備える。各インバータ４０５乃至４０８は、論理積回路４０１乃至４０４の後段に接続される。
　論理積回路４０１は、トリガ信号ＴＲＧおよびシフトトリガ反転信号ＸＴＲＧ＿ＳＦＴの論理積演算を実施して選択信号Ａを生成し、インバータ４０５に入力する。インバータ４０５は、選択信号Ａを反転させて反転選択信号ＸＡを生成する。
　論理積回路４０２は、トリガ信号ＴＲＧおよびシフトトリガ信号ＴＲＧ＿ＳＦＴの論理積演算を実施して選択信号Ｂを生成し、インバータ４０６に入力する。インバータ４０６は、選択信号Ｂを反転させて反転選択信号ＸＢを生成する。
　論理積回路４０３は、トリガ反転信号ＸＴＲＧおよびシフトトリガ信号ＴＲＧ＿ＳＦＴの論理積演算を実施して選択信号Ｃを生成し、インバータ４０７に入力する。インバータ４０７は、選択信号Ｃを反転させて反転選択信号ＸＣを生成する。
　論理積回路４０４は、トリガ反転信号ＸＴＲＧおよびシフトトリガ反転信号ＸＴＲＧ＿ＳＦＴの論理積演算を実施して選択信号Ｄを生成し、インバータ４０８に入力する。インバータ４０８は、選択信号Ｄを反転させて反転選択信号ＸＤを生成する。
　トリガ反転信号ＸＴＲＧは、トリガ信号ＴＲＧを反転させた信号である。シフトトリガ信号ＴＲＧ＿ＳＦＴは、トリガ信号ＴＲＧをシフトさせた信号である。シフトトリガ信号ＴＲＧ＿ＳＦＴのシフト量は、例えば、ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２３１のオン時間に対応させることができる。シフトトリガ反転信号ＸＴＲＧ＿ＳＦＴは、シフトトリガ信号ＴＲＧ＿ＳＦＴを反転させた信号である。
　図６は、第１の実施の形態に係るドライバ回路の動作を示すタイミングチャートである。なお、以下の説明では、図２のドライバ２０１の動作を例にとる。
　同図において、選択信号Ａ、Ｂ、ＣおよびＤは、Ａ→Ｂ→Ｃ→Ｄの順でアクティブ期間ＰＡ、ＰＢ、ＰＣおよびＰＤを繰り返す。アクティブ期間は、選択信号Ａ、Ｂ、ＣおよびＤがハイレベルである期間である。
　アクティブ期間ＰＡでは、ＰＭＯＳトランジスタ２１１がオンし、駆動信号ＯＵＴ１を降圧電圧ＶＲＬから電源電圧ＶＤＤまで充電する。アクティブ期間ＰＡは、プリチャージ期間となる。アクティブ期間ＰＢでは、ＰＭＯＳトランジスタ２２１がオンし、駆動信号ＯＵＴ１を電源電圧ＶＤＤから昇圧電圧ＶＰＩまで充電する。
　アクティブ期間ＰＣでは、ＮＭＯＳトランジスタ２３１がオンし、駆動信号ＯＵＴ１を昇圧電圧ＶＰＩから接地電圧ＶＳＳまで放電する。アクティブ期間ＰＣは、プリディスチャージ期間となる。アクティブ期間ＰＤでは、ＮＭＯＳトランジスタ２４１がオンし、駆動信号ＯＵＴ１を接地電圧ＶＳＳから降圧電圧ＶＲＬまで放電する。
　図７は、第１の実施の形態に係るドライバ回路のスルーレートの一例を示す図である。なお、鎖線は、当初から昇圧回路１３１または降圧回路１３２を使用して電圧ドライバとして動作させた場合の波形を示す。実線は、目標電圧Ｖの０．６３倍まで電流ドライバとしてプリチャージ動作させた後、電圧ドライバに切り替えた場合の波形を示す。
　同図において、当初から昇圧回路１３１または降圧回路１３２を使用して電圧ドライバとして動作させた場合、当初から時定数ｔａｕ（０．６３倍）により曲線的に電圧が上昇する。
　一方、目標電圧Ｖの０．６３倍まで電流ドライバとしてプリチャージ動作させた後、電圧ドライバに切り替えた場合、当初は電流ドライバによって直線的に電圧が上昇し、その後は時定数ｔａｕにより曲線的に電圧が上昇する。電流ドライバとして必要電荷量の０．６３がプリチャージされているため、電圧ドライバとしての動作時に昇圧回路１３１および降圧回路１３２から供給される電荷量は０．６３でよい。
　図８は、第１の実施の形態に係るドライバ回路の電流駆動に用いられる配線のレイアウトの一例を示す図である。
　同図において、チップ６００には、正側電流源６０１、負側電流源６０２、ドライバ部６０３および画素アレイ部６１１が形成されている。チップ６００には、図１の水平駆動回路１０３、制御回路１０４、カラム信号処理回路１０５および出力回路１０６を形成してもよい。
　チップ６００の材料は、Ｓｉでもよいし、ＩｎＰでもよいし、ＩｎＧａＡｓでもよいし、ＧａＡｓでもよいし、ＳｉＣでもよいし、ＧａＮでもよい。
　正側電流源６０１は、ドライバ部６０３に入力される電流を生成する。正側電流源６０１は、例えば、図２の電流ＩＰ０を生成する。このとき、正側電流源６０１には、ＰＭＯＳトランジスタ２１０および２２０を設けることができる。負側電流源６０２は、ドライバ部６０３から引き出される電流を生成する。負側電流源６０２は、例えば、図２の電流ＩＮ０を生成する。このとき、負側電流源６０２には、ＮＭＯＳトランジスタ２３０および２４０を設けることができる。正側電流源６０１および負側電流源６０２は、図１の電流源１１２として用いることができる。
　ドライバ部６０３は、複数のドライバ６１３を備える。ドライバ６１３は、複数列に渡って配置することができる。図８では、ドライバ６１３を３列に渡って配置した例を示した。各ドライバ６１３として、図２のドライバ２０１を用いてもよい。このとき、各ドライバ６１３には、ＰＭＯＳトランジスタ２１１および２２１と、ＮＭＯＳトランジスタ２３１および２４１とを設けることができる。各ドライバ６１３は、図１のドライバ１１３として用いることができる。
　各ドライバ６１３は、配線６０４を介して正側電流源６０１に接続され、配線６０５を介して負側電流源６０２に接続される。正側電流源６０１は、配線６０４を介してドライバ部６０３に電流ＩＰ０を出力し、負側電流源６０２は、配線６０５を介してドライバ部６０３から電流ＩＮ０を引き出すことができる。
　各配線６０４および６０５の幅は、ドライバ部６０３に制御信号を伝送する配線の幅より大きくすることができる。各配線６０４および６０５の幅は、ドライバ部６０３の動作時に最大で１００ｍＡ程度の電流を流すことができるように設定することができる。各配線６０４および６０５の幅は、チップ６００に形成される電源線の幅と等しくてもよい。
　なお、図８では、画素アレイ部６１１およびドライバ部６０３を同一のチップ６００に形成した例を示したが、画素アレイ部６１１およびドライバ部６０３を別個のチップに形成してもよい。このとき、画素アレイ部６１１が形成されたチップと、ドライバ部６０３が形成されたチップとを積層してもよい。画素アレイ部６１１の配線と、ドライバ部６０３の配線は、例えば、Ｃｕ－Ｃｕ接合を含むハイブリッドボンディングで接続してもよい。
　このように、上述の第１の実施の形態では、電流源２００で生成された電流ＩＰ０およびＩＮ０に基づいて複数のドライバ２０１乃至２０３を電流駆動することができる。ここで、電流源２００で生成された電流ＩＰ０が分流された分流電流ＩＰ１乃至ＩＰ３がＰＭＯＳトランジスタ２１１乃至２１３に流れても、各ＰＭＯＳトランジスタ２１１乃至２１３のゲートソース間電圧Ｖgsのばらつきに影響がない。また、電流源２００で生成された電流ＩＮ０が分流された分流電流ＩＮ１乃至ＩＮ３がＮＭＯＳトランジスタ２３１乃至２３３に流れても、各ＮＭＯＳトランジスタ２３１乃至２３３のゲートソース間電圧Ｖgsのばらつきに影響がない。このため、複数のドライバ２０１乃至２０３の動作時の電源電圧ＶＤＤのＩＲドロップに起因する画素１１１の駆動の不均一性を解消することが可能となる。
　また、複数のドライバ２０１乃至２０３で電流源２００を共有することができ、ドライバ２０１乃至２０３ごとに電流源２００を設ける必要性がなくなる。このため、ドライバ２０１乃至２０３を電流駆動する電流源２００の設置面積を低減することが可能となるとともに、リーク電流を低減することができる。例えば、アプリケーションプロセッサで制御されるマルチカメラのソフトウェアスタンバイ時のリーク電流に起因する消費電力を低減することができる。
　さらに、複数のドライバ２０１乃至２０３の駆動に用いられる電流を１つの電流源２００で生成することができる。このため、各ＰＭＯＳトランジスタ２１１乃至２１３および各ＮＭＯＳトランジスタ２３１乃至２３３の特性のばらつきに起因する電流のばらつきを抑制することが可能となるとともに、各ドライバ２０１乃至２０３のスルーレートを均一化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、電流源２００で生成された電流ＩＰ０およびＩＮ０に基づいて複数のドライバ２０１乃至２０３を駆動した。この第２の実施の形態では、ドライバ部を制御する制御信号から同時に駆動されるドライバの個数を抽出し、同時に駆動されるドライバの個数に応じて電流源で生成される電流を制御する。
　図９は、第２の実施の形態に係るドライバ回路の構成例を示すブロック図である。
　同図において、ドライバ回路は、可変電流源７００およびドライバ部７０１を備える。可変電流源７００は、ドライバ部７０１を制御する制御信号ＣＯＮに基づいて、ドライバ部７０１を駆動する電流を制御する。
　ドライバ部７０１は、可変電流源７００で生成された電流が分流された分流電流で駆動され、制御信号ＣＯＮに基づいて画素１１１の駆動信号を生成する。なお、ドライバ部７０１は、上述の第１の実施の形態の複数のドライバ２０１乃至２０３を備えてもよい。また、ドライバ部７０１は、図３の切替制御部３５１乃至３５３、３６１乃至３６３、３７１乃至３７３および３８１乃至３８３と、図５のロジック回路とを含んでもよい。
　制御信号ＣＯＮは、画素１１１の駆動時に選択される各ドライバ２０１乃至２０３を指定する指定情報およびその指定情報をラッチするラッチ信号を含むことができる。この指定情報は、ドライバ２０１乃至２０３ごとに割り当てられたアドレスでもよい。このとき、同時に駆動されるドライバ２０１乃至２０３の個数がＫ（Ｋは２以上の整数）であるとすると、制御信号ＣＯＮは、ロジック回路７０７から時系列的に出力されるＫ個のアドレスとラッチ信号を含むことができる。
　駆動数抽出部７０８は、ロジック回路７０７より出力される制御信号ＣＯＮから、同時に駆動されるドライバ２０１乃至２０３の個数Ｋを抽出し、可変電流源７００に出力する。このとき、駆動数抽出部７０８は、制御信号ＣＯＮに含まれるラッチ信号をカウントすることで、同時に駆動されるドライバ２０１乃至２０３の個数Ｋを抽出してもよい。
　可変電流源７００は、同時に駆動されるドライバ２０１乃至２０３の個数Ｋが駆動数抽出部７０８から出力されると、その個数Ｋに比例するようにドライバ部７０１を駆動する電流を制御することができる。
　また、ドライバ部７０１は、制御信号ＣＯＮに含まれるＫ個のアドレスに基づいて、同時に駆動されるＫ個のドライバ２０１乃至２０３と特定し、それらのドライバ２０１乃至２０３を特定する情報を保持する。そして、ドライバ部７０１は、それらのＫ個のドライバ２０１乃至２０３の駆動時に、図５のトリガ信号ＴＲＧ、トリガ反転信号ＸＴＲＧ、シフトトリガ信号ＴＲＧ＿ＳＦＴおよびシフトトリガ反転信号ＸＴＲＧ＿ＳＦＴを生成する。そして、ドライバ部７０１は、これらの信号を図４のロジック回路に入力することにより、反転選択信号ＸＡ、ＸＢ、ＸＣおよびＸＤを生成し、同時に駆動されるＫ個のドライバ２０１乃至２０３の駆動制御に用いることができる。このとき、ドライバ部７０１は、１つの反転選択信号ＸＡからＫ個のドライバ２０１乃至２０３の切替信号ＳＡ１乃至ＳＡ３を同時に生成し、１つの反転選択信号ＸＢからＫ個のドライバ２０１乃至２０３の切替信号ＳＢ１乃至ＳＢ３を同時に生成することができる。また、ドライバ部７０１は、１つの反転選択信号ＸＣからＫ個のドライバ２０１乃至２０３の切替信号ＳＣ１乃至ＳＣ３を同時に生成し、１つの反転選択信号ＸＤからＫ個のドライバ２０１乃至２０３の切替信号ＳＤ１乃至ＳＤ３を同時に生成することができる。
　なお、可変電流源７００は、特許請求の範囲に記載の電流生成部の一例である。ドライバ部７０１は、特許請求の範囲に記載の電流駆動部の一例である。
　図１０は、第２の実施の形態に係るドライバ回路の構成例を示す回路図である。
　同図において、ドライバ部７０１は、複数のドライバ２０１乃至２０３を備える。可変電流源７００は、複数のドライバ２０１乃至２０３で共有される。このとき、ドライバ２０１乃至２０３は、可変電流源７００に対して並列に接続される。可変電流源７００は、カレントミラー動作に基づいてミラー電流を生成し、そのミラー電流を電流ＩＰＫおよびＩＮＫとして出力する。ここで、可変電流源７００は、同時に駆動されるドライバ２０１乃至２０３の個数Ｋに応じて各電流ＩＰＫおよびＩＮＫを制御することができる。例えば、同時に駆動される時に各ドライバ２０１乃至２０３に流れる電流をＩとすると、各電流ＩＰＫおよびＩＮＫは、Ｋ×Ｉで与えることができる。
　可変電流源７００は、ＰＭＯＳトランジスタ７１０、７２０乃至７２３および７５０乃至７５３と、ＮＭＯＳトランジスタ７３０、７４０乃至７４３および７６０乃至７６３とを備える。ＰＭＯＳトランジスタ７２０乃至７２３と、ＰＭＯＳトランジスタ７５０乃至７５３とはそれぞれ、同時に駆動されるドライバ２０１乃至２０３の最大の個数分だけ設けることができる。また、ＮＭＯＳトランジスタ７４０乃至７４３と、ＮＭＯＳトランジスタ７６０乃至７６３についてもそれぞれ同様に、同時に駆動されるドライバ２０１乃至２０３の最大の個数分だけ設けることができる。
　各ＰＭＯＳトランジスタ７２０乃至７２３は、各ＰＭＯＳトランジスタ７５０乃至７５３に直列に接続されている。各ＰＭＯＳトランジスタ７１０、７２０乃至７２３のソースには、電源電圧ＶＤＤが印加され、各ＰＭＯＳトランジスタ７１０、７２０乃至７２３のゲートは、ＰＭＯＳトランジスタ７１０のドレインに接続されている。各ＰＭＯＳトランジスタ７５０乃至７５３のドレインは、電流端子ＴＰＫに接続されている。電流端子ＴＰＫからは、電流ＩＰＫがドライバ部７０１に出力される。各ＰＭＯＳトランジスタ７５０乃至７５３のゲートには、インバータ７０１を介してカウンタ出力ｃｎ［０］乃至ｃｎ［３］が入力される。
　各ＮＭＯＳトランジスタ７４０乃至７４３は、各ＮＭＯＳトランジスタ７６０乃至７６３に直列に接続されている。各ＮＭＯＳトランジスタ７３０、７４０乃至７４３のソースには、接地電圧ＶＳＳが印加され、各ＮＭＯＳトランジスタ７３０、７４０乃至７４３のゲートは、ＮＭＯＳトランジスタ７３０のドレインに接続されている。各ＮＭＯＳトランジスタ７６０乃至７６３のドレインは、電流端子ＴＮＫに接続されている。電流端子ＴＮＫには、ドライバ部７０１から引き出された電流ＩＮＫが流入する。各ＮＭＯＳトランジスタ７６０乃至７６３のゲートには、カウンタ出力ｃｎ［０］乃至ｃｎ［３］が入力される。
　図９の駆動数抽出部７０８には、カウンタ７１８が設けられている。カウンタ７１８は、フリップフロップ７８０乃至７８３を備える。フリップフロップ７８０乃至７８３では、前段のＤ端子およびＱＢ端子が後段のクロック端子に接続される。また、各フリップフロップ７８０乃至７８３のＱ端子からは、カウンタ出力ｃｎ［０］乃至ｃｎ［３］が可変電流源７００に出力される。
　制御信号ＣＯＮには、同時に駆動されるドライバ２０１乃至２０３の個数Ｋに応じてＫ回トグルする信号が含まれる。このとき、カウンタ７１８は、制御信号ＣＯＮに含まれるＫ回トグルする信号に基づいてカウント動作を実施する。このとき、カウンタ出力ｃｎ［０］乃至ｃｎ［３］のうちＫ個分が１となり、Ｋ個のＰＭＯＳトランジスタ７５０乃至７５３およびＫ個のＮＭＯＳトランジスタ７６０乃至７６３が同時にオンする。このため、同時に駆動されるドライバ２０１乃至２０３の個数Ｋに応じた電流ＩＰＫおよびＩＮＫが生成され、各電流ＩＰＫおよびＩＮＫが１／Ｋに分流された分流電流をＫ個のドライバ２０１乃至２０３の駆動にそれぞれ用いることができる。
　なお、カウンタ７１８は、画素信号が１行づつ読み出されるごとにカウンタ出力ｃｎ［０］乃至ｃｎ［３］をリセットし、カウント動作を繰り返すことができる。このため、可変電流源７００は、画素信号が１行づつ読み出されるごとに各電流ＩＰＫおよびＩＮＫを更新することができる。
　このように、上述の第２の実施の形態では、制御信号ＣＯＮから同時に駆動されるドライバ２０１乃至２０３の個数Ｋを抽出し、同時に駆動されるドライバ２０１乃至２０３の個数Ｋに応じて可変電流源７００で生成される電流ＩＰＫおよびＩＮＫを制御する。これにより、同時に駆動されるドライバ２０１乃至２０３の個数Ｋが変更されても、駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを一定に維持しつつ、複数のドライバ２０１乃至２０３を同時に電流駆動することが可能となる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを一定に維持するために、同時に駆動されるドライバ２０１乃至２０３の個数Ｋに応じて可変電流源７００で生成される電流ＩＰＫおよびＩＮＫを制御した。この第３の実施の形態では、可変電流源の電流制御に基づいてドライバ２０１乃至２０３から出力される駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを変化させる。
　図１１は、第３の実施の形態に係るドライバ回路の第１の例を示す回路図である。
　同図において、このドライバ回路は、上述の第１の実施の形態の電流源２００に代えて、可変電流源８０１を備える。また、このドライバ回路は、上述の第１の実施の形態のドライバ回路にスルーレート制御部８１１が追加されている。第３の実施の形態の第１の例のドライバ回路のそれ以外の構成は、上述の第１の実施の形態のドライバ回路の構成と同様である。
　可変電流源８０１は、上述の第１の実施の形態の電流源２５０および２６０に代えて、可変電流源８２１および８２２を備える。可変電流源８０１のそれ以外の構成は、上述の第１の実施の形態の電流源２００の構成と同様である。
　可変電流源８２１は、ＰＭＯＳトランジスタ２１０のドレインからレファレンス電流を引き出し、可変電流源８２２は、ＮＭＯＳトランジスタ２３０のドレインからレファレンス電流を引き入れる。これらのレファレンス電流は可変である。各可変電流源８２１および８２２には、スルーレート制御部８１１から電流制御信号Ｓ１およびＳ２が入力される。このとき、ＰＭＯＳトランジスタ２１０のドレインから引き出されるレファレンス電流と、ＮＭＯＳトランジスタ２３０のドレインから引き入れられるレファレンス電流とは、互いに等しくすることができる。
　スルーレート制御部８１１は、各電流制御信号Ｓ１およびＳ２に基づいて可変電流源８２１および８２２のレファレンス電流を制御する。このとき、スルーレート制御部８１１は、可変電流源８２１および８２２の電流制御に基づいて、各ドライバ２０１乃至２０３から出力される駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを制御することができる。
　図１２は、第３の実施の形態に係るドライバ回路の第２の例を示す回路図である。
　同図において、このドライバ回路は、上述の第１の実施の形態の電流源２００に代えて、可変電流源８０２を備える。また、このドライバ回路は、上述の第１の実施の形態のドライバ回路にスルーレート制御部８１２が追加されている。第３の実施の形態の第２の例のドライバ回路のそれ以外の構成は、上述の第１の実施の形態のドライバ回路の構成と同様である。
　可変電流源８０２は、ＰＭＯＳトランジスタ８２０およびＮＭＯＳトランジスタ８４０を備える。ＰＭＯＳトランジスタ８２０のソースには、電源電圧ＶＤＤが印加され、ＰＭＯＳトランジスタ８２０のゲートには、スルーレート制御部８１２から電流制御信号Ｓ３が入力される。ＰＭＯＳトランジスタ８２０のドレインは、各ＰＭＯＳトランジスタ２１１乃至２１３のソースに接続されている。
　ＮＭＯＳトランジスタ８４０のソースには、接地電圧ＶＳＳが印加され、ＮＭＯＳトランジスタ８４０のゲートには、スルーレート制御部８１２から電流制御信号Ｓ４が入力される。ＮＭＯＳトランジスタ８４０のドレインは、各ＮＭＯＳトランジスタ２３１乃至２３３のソースに接続されている。
　スルーレート制御部８１２は、各電流制御信号Ｓ３およびＳ４に基づいて、可変電流源８０２で生成される電流を制御する。このとき、スルーレート制御部８１２は、可変電流源８０２の電流制御に基づいて、各ドライバ２０１乃至２０３から出力される駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを制御することができる。
　図１３は、第３の実施の形態に係るドライバ回路の第３の例を示す回路図である。
　同図において、このドライバ回路は、上述の第３の実施の形態の第１の例のスルーレート制御部８１１に代えて、スルーレート制御部８１３が設けられている。第３の実施の形態の第３の例のドライバ回路のそれ以外の構成は、上述の第３の実施の形態の第１の例のドライバ回路の構成と同様である。
　スルーレート制御部８１３は、各電流制御信号Ｓ１およびＳ２に基づいて可変電流源８２１および８２２のレファレンス電流を制御する。ここで、スルーレート制御部８１３は、動作モードを指示する動作モード指示信号ＭＯＤに基づいて、各電流制御信号Ｓ１およびＳ２を設定することができる。動作モードは、１度に読み出される画素の個数を指定することができる。このとき、スルーレート制御部８１３は、動作モード指示信号ＭＯＤに基づいて１度に読み出される画素の個数が変更されても、駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートが一定に維持されるように、可変電流源８２１および８２２のレファレンス電流を制御することができる。
　このように、上述の第３の実施の形態では、各ドライバ２０１乃至２０３を駆動する電流を可変とすることにより、各ドライバ２０１乃至２０３から出力される駆動信号ＯＵＴ１乃至ＯＵＴ３のスルーレートを制御する。これにより、駆動信号ＯＵＴ１乃至ＯＵＴ３の出力波形を適正に担保することができる。
　なお、上述の第３の実施の形態では、上述の第１の実施の形態のドライバ回路のスルーレート制御について説明したが、上述の第２の実施の形態のドライバ回路に上述の第３の実施の形態のスルーレート制御を適用してもよい。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、１つの電流源２００で生成された電流ＩＰ０およびＩＮ０に基づいて複数のドライバ２０１乃至２０３を駆動した。この第４の実施の形態では、複数のドライバで共用される電流源を分散配置する。
　図１４は、第４の実施の形態に係るドライバ回路の構成例を示す回路図である。
　同図において、このドライバ回路は、上述の第１の実施の形態の電流源２００に代えて、電流源９０１乃至９０３を備える。また、このドライバ回路は、上述の第１の実施の形態のドライバ２０１乃至２０３として、ドライバ９１１乃至９１６が設けられている。
　各電流源９０１乃至９０３は、上述の第１の実施の形態の電流源２００と同様に構成することができる。各電流源９０１乃至９０３は、複数のドライバ９１１乃至９１６間に分散配置することができる。このとき、電流源９０１は、複数のドライバ９１１および９１２で共有し、電流源９０２は、複数のドライバ９１３および９１４で共有し、電流源９０３は、複数のドライバ９１５および９１６で共有することができる。このとき、ドライバ９１１および９１２は、電流源９０１に対して並列に接続され、ドライバ９１３および９１４は、電流源９０２に対して並列に接続され、ドライバ９１５および９１６は、電流源９０３に対して並列に接続される。
　また、電源電圧ＶＤＤを供給する電源線は、複数のパッド電極９２１乃至９２３に接続されている。ここで、電源電圧ＶＤＤを供給する電源線を複数のパッド電極９２１乃至９２３に接続することにより、ＩＲドロップに起因する電源電圧ＶＤＤの変動を抑制することができる。
　このように、上述の第４の実施の形態では、複数のドライバで共用される電流源９０１乃至９０３を分散配置する。これにより、各電流源９０１乃至９０３から引き出される配線を短くすることができ、配線抵抗の影響を低減することができる。
　なお、上述の第４の実施の形態では、上述の第１の実施の形態のドライバ回路について電流源を分散配置した例について説明したが、上述の第２の実施の形態のドライバ回路について電流源を分散配置してもよい。
　また、上述の実施の形態では、ドライバ回路を固体撮像装置１００に適用した例を示したが、固体撮像装置１００以外の電子機器にドライバ回路を適用してもよい。例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）またはＮＡＮＤフラッシュメモリなどの記憶装置に適用してもよい。あるいは、液晶パネルや有機ＥＬ（Electro Luminescence）パネルなどの駆動に適用してもよいし、アンテナアレイの駆動に適用してもよい。
　また、上述の実施の形態では、電流駆動されるＰＭＯＳトランジスタ２１１乃至２１３およびＮＭＯＳトランジスタ２３１乃至２３３と、電圧駆動されるＰＭＯＳトランジスタ２２１乃至２２３およびＮＭＯＳトランジスタ２４１乃至２４３とをドライバ回路に設けた例を示した。ただし、電流駆動されるＰＭＯＳトランジスタ２１１乃至２１３およびＮＭＯＳトランジスタ２３１乃至２３３がドライバ回路にあれば、電圧駆動されるＰＭＯＳトランジスタ２２１乃至２２３およびＮＭＯＳトランジスタ２４１乃至２４３はなくてもよい。また、耐圧保護回路２７１乃至２７３は、ドライバ回路になくてもよい。
　＜１５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１６は、撮像部１２０３１の設置位置の例を示す図である。
　図１６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、上述の第１の実施の形態乃至第４の実施の形態のいずれかのドライブ回路は、撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、画素１１１の駆動の不均一性を解消し、画質を向上させることが可能となるとともに、消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）ロウ方向およびカラム方向にマトリックス状に画素が配置された画素アレイ部と、
　電流を生成する電流生成部と、
　前記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいて前記画素の駆動信号を生成する電流駆動部と
を具備する固体撮像装置。
（２）前記電流生成部は、前記制御信号に基づいて前記電流を制御する
前記（１）記載の固体撮像装置。
（３）前記制御信号は、前記画素の駆動時に選択される電流駆動部を指定する指定情報を含む
前記（２）記載の固体撮像装置。
（４）前記指定情報は、前記電流駆動部ごとに割り当てられたアドレスである
前記（３）記載の固体撮像装置。
（５）前記制御信号は、同時に駆動される前記電流駆動部の個数分の前記アドレスと、同時に駆動される前記電流駆動部の個数に応じてトグルされる信号とを含む
前記（４）記載の固体撮像装置。
（６）前記電流生成部は、前記制御信号から抽出された同時に駆動される前記電流駆動部の個数に基づいて前記電流を制御する
前記（５）記載の固体撮像装置。
（７）前記電流生成部は、同時に駆動される前記電流駆動部の個数に応じてトグルされる信号のカウンタ出力に基づいて、前記電流を制御する
前記（６）記載の固体撮像装置。
（８）前記カウンタ出力に応じた個数分の前記アドレスでそれぞれ特定される前記電流駆動部は、前記カウンタ出力にて制御された電流に基づいて同時に電流駆動される
前記（７）記載の固体撮像装置。
（９）前記電流生成部に供給される第１電源電圧と異なる第２電源電圧が供給され、前記制御信号に基づいて前記画素の駆動信号を生成する電圧駆動部と、
　前記電流駆動部と前記電圧駆動部とで共通に設けられた出力端子と
をさらに具備する前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）前記電流駆動部は、前記出力端子に一端が接続される第１スイッチング素子を備え、
　前記電圧駆動部は、前記出力端子に一端が接続される第２スイッチング素子を備え、
　前記第１スイッチング素子は、前記電流生成部の電流端子に他端が接続され、
　前記第２スイッチング素子は、前記第２電源電圧が他端に供給される
前記（９）記載の固体撮像装置。
（１１）前記電流駆動部は複数設けられ、
　前記電流生成部は、前記複数の電流駆動部で共有される
前記（１）から（１０）のいずれかに記載のドライバ回路。
（１２）前記電流駆動部は、前記電流生成部に並列に接続される
前記（１１）記載のドライバ回路。
（１３）前記電圧駆動部は前記電流駆動部にそれぞれ対応して設けられ、前記第２電源電圧は前記電圧駆動部に並列に供給される
前記（９）または（１０）に記載の固体撮像装置。
（１４）前記電流駆動部はトランジスタを備え、
　前記電流生成部のカレントミラー動作に基づいて生成されたミラー電流が前記トランジスタのソースに入力され、
　前記制御信号は前記トランジスタのゲートに入力される
前記（１）から（１３）のいずれかに記載の固体撮像装置。
（１５）前記電流生成部のカレントミラー動作に基づいて生成されるミラー電流の制御に基づいて、前記電流駆動部のスルーレートを制御するスルーレート制御部をさらに具備する前記（１４）記載の固体撮像装置。
（１６）電流を生成する電流生成部と、
　前記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいてトランジスタの駆動信号を生成する電流駆動部と
を具備するドライバ回路。
　１０１　画素アレイ部
　１１１　画素
　１０２　垂直駆動回路
　１０３　水平駆動回路
　１０４　制御回路
　１０５　カラム信号処理回路
　１０６　出力回路
　２００　電流源
　２０１～２０３　ドライバ
　１４１～１４３　耐圧保護回路
　１５１～１５３、１６１～１６３、１７１～１７３、１８１～１８３　スイッチング素子
　１３０　電源
　１３１　昇圧回路
　１３２　降圧回路
　４０１～４０４　論理積回路
　４０５～４０８　インバータ

Claims (16)

  1. 　ロウ方向およびカラム方向にマトリックス状に画素が配置された画素アレイ部と、
    　電流を生成する電流生成部と、
    　前記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいて前記画素の駆動信号を生成する電流駆動部と
    を具備する固体撮像装置。
  2. 　前記電流生成部は、前記制御信号に基づいて前記電流を制御する
    請求項１記載の固体撮像装置。
  3. 　前記制御信号は、前記画素の駆動時に選択される電流駆動部を指定する指定情報を含む
    請求項２記載の固体撮像装置。
  4. 　前記指定情報は、前記電流駆動部ごとに割り当てられたアドレスである
    請求項３記載の固体撮像装置。
  5. 　前記制御信号は、同時に駆動される前記電流駆動部の個数分の前記アドレスと、同時に駆動される前記電流駆動部の個数に応じてトグルされる信号とを含む
    請求項４記載の固体撮像装置。
  6. 　前記電流生成部は、前記制御信号から抽出された同時に駆動される前記電流駆動部の個数に基づいて前記電流を制御する
    請求項５記載の固体撮像装置。
  7. 　前記電流生成部は、同時に駆動される前記電流駆動部の個数に応じてトグルされる信号のカウンタ出力に基づいて、前記電流を制御する
    請求項６記載の固体撮像装置。
  8. 　前記カウンタ出力に応じた個数分の前記アドレスでそれぞれ特定される前記電流駆動部は、前記カウンタ出力にて制御された電流に基づいて同時に電流駆動される
    請求項７記載の固体撮像装置
  9. 　前記電流生成部に供給される第１電源電圧と異なる第２電源電圧が供給され、前記制御信号に基づいて前記画素の駆動信号を生成する電圧駆動部と、
    　前記電流駆動部と前記電圧駆動部とで共通に設けられた出力端子と
    をさらに具備する請求項１記載の固体撮像装置。
  10. 　前記電流駆動部は、前記出力端子に一端が接続される第１スイッチング素子を備え、
    　前記電圧駆動部は、前記出力端子に一端が接続される第２スイッチング素子を備え、
    　前記第１スイッチング素子は、前記電流生成部の電流端子に他端が接続され、
    　前記第２スイッチング素子は、前記第２電源電圧が他端に供給される
    請求項９記載の固体撮像装置。
  11. 　前記電流駆動部は複数設けられ、
    　前記電流生成部は、前記複数の電流駆動部で共有される
    請求項１記載のドライバ回路。
  12. 　前記電流駆動部は、前記電流生成部に並列に接続される
    請求項８記載のドライバ回路。
  13. 　前記電圧駆動部は前記電流駆動部にそれぞれ対応して設けられ、前記第２電源電圧は前記電圧駆動部に並列に供給される
    請求項９記載の固体撮像装置。
  14. 　前記電流駆動部はトランジスタを備え、
    　前記電流生成部のカレントミラー動作に基づいて生成されたミラー電流が前記トランジスタのソースに流れ、
    　前記制御信号は前記トランジスタのゲートに入力される
    請求項１記載の固体撮像装置。
  15. 　前記電流生成部のカレントミラー動作に基づいて生成されるミラー電流の制御に基づいて、前記電流駆動部のスルーレートを制御するスルーレート制御部をさらに具備する請求項１４記載の固体撮像装置。
  16. 　電流を生成する電流生成部と、
    　前記電流生成部で生成された電流が分流された分流電流で駆動され、制御信号に基づいてトランジスタの駆動信号を生成する電流駆動部と
    を具備するドライバ回路。
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