WO2023224024A1 - ロジックアナライザ回路、集積回路および集積回路システム - Google Patents

ロジックアナライザ回路、集積回路および集積回路システム Download PDF

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敦弘 森
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    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind

Definitions

  • TECHNICAL FIELD This disclosure relates to integrated circuits, and more particularly to logic analyzer circuits that monitor signals within integrated circuits.
  • a monitoring circuit is installed to acquire the desired signal of the user circuit, and a mechanism is provided to acquire the internal signal and output it to the outside. This monitoring circuit is called a logic analyzer circuit.
  • this logic analyzer circuit By making this logic analyzer circuit a logic-synthesizable circuit that does not depend on the device on which it is mounted, it becomes possible to implement and verify it together with a user circuit block without relying on ASIC or FPGA (for example, see Patent Document 1).
  • a user circuit and a logic analyzer circuit to be monitored are implemented in an integrated circuit, and state changes of the monitored signals are recorded along with time stamps.
  • the data size of the acquired signal is reduced by sampling only state changes instead of continuously sampling the value of the probe target signal according to the system clock.
  • an encoding format using ASCII American Standard Code for Information Interchange
  • VCD Value Change Dump
  • a program-enabled processor inside the integrated circuit reads the file, converts it into a waveform, and outputs it to a display or the like via a video output port in real time.
  • the present disclosure has been made to solve the above-mentioned problems, and aims to provide a logic analyzer circuit, an integrated circuit, and an integrated circuit system that can reduce the data size of signals to be monitored. shall be.
  • a logic analyzer circuit includes a trace capture circuit that acquires the N observation target signals when at least one of the N observation target signals from the observation target circuit changes, and a trace capture circuit. and a buffer for storing the signal data acquired by.
  • the signal data includes an M-bit wide timestamp indicating the acquired time, and N-bit wide state change data corresponding to each value of the N observation target signals.
  • the signal data is fixed length binary format data of (M+N) bits.
  • the logic analyzer circuit, integrated circuit, and integrated circuit system of the present disclosure can reduce the data size of a signal to be monitored.
  • FIG. 1 is a schematic diagram of an integrated circuit 1 based on Embodiment 1.
  • FIG. 3 is a diagram illustrating a format of signal data stored in a buffer 105 based on the first embodiment.
  • FIG. 2 is a diagram illustrating an example of the configuration of an external system 109 connected to the integrated circuit 1 based on the first embodiment.
  • FIG. 3 is a diagram illustrating details of a signal data set stored in a buffer 105 based on the first embodiment.
  • FIG. FIG. 3 is a diagram illustrating a conventional signal data acquisition format as a comparative example.
  • FIG. 3 is a diagram illustrating a data size according to a method according to the first embodiment and a data size according to a method according to a comparative example.
  • FIG. 2 is a schematic diagram of integrated circuit 1# based on Embodiment 2.
  • FIG. FIG. 3 is an image diagram of division of a plurality of signal data sets.
  • 7 is a flow diagram illustrating a process of compressing blocks of multiple patterns in a compression circuit 606 according to the second embodiment.
  • FIG. FIG. 7 is a diagram illustrating the data size of the method according to the second embodiment and the data size of the method according to the comparative example.
  • 7 is a diagram illustrating an internal configuration of a compression circuit 606 based on Embodiment 3.
  • FIG. FIG. 6 is a schematic diagram illustrating a scanning method of an input data scanning unit 1101 in each block of divided signal data.
  • 12 is a flow diagram illustrating compression processing of each block in compression circuit 606 according to Embodiment 3.
  • FIG. 7 is a diagram illustrating a case where compression processing is performed in parallel according to the third embodiment.
  • FIG. 3 is a timing chart diagram broadly showing compression code generation processing for a plurality of blocks.
  • FIG. 2 is a schematic diagram illustrating a Huffman table update processing method in a Huffman table update phase. A specific example of a Huffman table according to the third embodiment is shown.
  • FIG. 7 is a diagram illustrating an integrated circuit according to another embodiment.
  • FIG. 1 is a schematic diagram of an integrated circuit 1 based on the first embodiment.
  • an integrated circuit 1 includes an observation target circuit 101, a logic analyzer circuit 103 that monitors an observation target signal 102 of the observation target circuit 101, a processor bus 108, and a processor 107 capable of executing a program. include.
  • Logic analyzer circuit 103 includes a trace capture circuit 104 and a buffer 105.
  • the trace capture circuit 104 acquires a signal when a change occurs in the observation target signal 102.
  • Buffer 105 temporarily stores the acquired signal data.
  • the processor 107 acquires the signal data temporarily stored in the buffer 105 via the processor bus 108. Further, the processor 107 sends the data to the external system 109 via the external bus 110.
  • FIG. 2 is a diagram illustrating the format of signal data stored in the buffer 105 according to the first embodiment.
  • the trace capture circuit 104 acquires a signal when the observation target signal 102 changes.
  • Buffer 105 stores one signal data set 201 acquired by trace capture circuit 104.
  • the signal data set 201 has a timestamp 202 located at the beginning and state change data 203. Note that the timestamp 202 may have any bit width as long as it is possible to measure the time until the next change in the observation target signal 102.
  • the timestamp 202 overflows, the timestamp 202 and state change data 203 at the time of overflow are recorded even if there is no signal change, to clearly indicate that an overflow has occurred.
  • the state change data 203 may be assigned a bit width necessary to include the desired observation target signal.
  • the signal data set 201 in this example combines a timestamp 202 and state change data 203 into a fixed-length binary format.
  • the buffer 105 stores a plurality of signal data in the order of the oldest signal data set 201 from the top.
  • FIG. 3 is a diagram illustrating an example of the configuration of the external system 109 connected to the integrated circuit 1 based on the first embodiment.
  • external system 109 includes a debugger 2, a PC (Personal Computer) 3, and a display 5.
  • Signal data sent from the integrated circuit 1 is input to the debugger 2 via an external bus 110 connected to the integrated circuit 1.
  • the debugger 2 changes the data format of the signal data to a format compatible with the bus that the PC 3 has, and transmits it to the PC 3.
  • the PC 3 has software for displaying the signal data on the display 5, and uses the software to decode the signal data according to a predetermined procedure, reconstruct it into a waveform, and display it on the display 5.
  • FIG. 4 is a diagram illustrating details of the signal data set stored in the buffer 105 based on the first embodiment.
  • a timestamp 202 indicating the data acquisition time is placed on the MSB (Most Significant Bit) side.
  • 8 bits are allocated to the timestamp 202.
  • the monitored signal 502 consisting of 120 signals is treated as 1-bit binary data for each signal, and these 120 signals are combined from the MSB (Most Significant Bit) side to the LSB (Least Significant Bit) side. By doing so, 120-bit state change data 203 is generated.
  • One signal data is 128-bit fixed-length binary data that is a combination of an 8-bit timestamp 202 and 120-bit state change data 203.
  • the size of the signal data will always be a fixed length of 128 bits (16 bytes) and will never exceed this.
  • FIG. 5 is a diagram illustrating a conventional signal data acquisition format as a comparative example. Referring to FIG. 5, a signal data acquisition format when using the VCD format will be described. In the VCD format, character string definitions 401 that correspond to all signals to be monitored are placed at the beginning of the file.
  • the time stamp 402 is followed by a value 403 after the change of the signal whose state has changed, one line after the other.
  • This is a format in which the corresponding signal identification character string 404 is recorded.
  • the data size per time stamp is 2+Nd+3 ⁇ Nc bytes.
  • the data size increases in proportion to the number of changed signals.
  • the number of signals to be monitored is large, for example, the number of signals Nc is 120.
  • FIG. 6 is a diagram illustrating the data size according to the method according to the first embodiment and the data size according to the method according to the comparative example.
  • this example shows the data size for the number of state change signals per timestamp of signal data when the VCD format is used.
  • Nd 4 as the data size of the time stamp.
  • the data size for the number of state change signals per time stamp of signal data remains constant even when the number of signals increases.
  • the data size can be significantly reduced even when a large number of state change signals are generated per time stamp.
  • FIG. 7 is a schematic diagram of integrated circuit 1# based on the second embodiment.
  • integrated circuit 1# differs from integrated circuit 1 in that it is replaced with logic analyzer circuit 603#.
  • the rest of the configuration is the same as that described with reference to FIG. 1, so detailed description thereof will not be repeated.
  • Logic analyzer circuit 603# further includes a compression circuit 606 compared to logic analyzer circuit 103.
  • the compression circuit 606 reads out the data group (a plurality of signal data sets) stored in the buffer 105 and compresses it.
  • the compression algorithm may be a run-length method to compress into a predetermined binary format.
  • each value of the observed signal at the start of signal acquisition is used as a header, and then the number of times the signal has the same value continuously in the time axis direction is listed for each change in signal value.
  • Possible formats are possible. When this compression algorithm is applied, a high compression ratio can be obtained when the frequency of signal changes is low.
  • the data group may be divided into multiple blocks and a compression algorithm may be applied to each block.
  • the number of blocks to be divided may be changed to compress multiple patterns of blocks, and compression with a smaller data size may be selected.
  • FIG. 8 is an image diagram of division of a plurality of signal data sets. Referring to FIG. 8(A), it is an image diagram when dividing in the data arrangement direction.
  • FIG. 8(B) it is an image diagram when data is further divided in the time direction.
  • FIG. 9 is a flow diagram illustrating the process of compressing multiple patterns of blocks in the compression circuit 606 according to the second embodiment.
  • compression circuit 606 acquires signal data from buffer 105 and determines whether the signal data has been acquired to a predetermined size (step S1).
  • the compression circuit 606 waits until the signal data can be acquired up to a predetermined size (NO in step S1), and if it is determined that the signal data can be acquired up to the predetermined size (YES in step S1), ), the signal data set is divided into N blocks in the direction of data arrangement (step S2).
  • the compression circuit 606 performs a predetermined compression process on the divided N blocks of data (step S3).
  • the compression circuit 606 determines whether compression processing for all N divided blocks has been completed (step S4).
  • the compression circuit 606 repeats the predetermined compression process of step S3 until the compression process for all N divided blocks is completed, and when the compression process is completed, the process proceeds to the next step.
  • the compression circuit 606 further divides each of the N blocks into two (step S5). Specifically, it is further divided in the time direction as explained with reference to FIG. 8(B).
  • the compression circuit 606 performs a predetermined compression process on the divided 2N blocks of data (step S6).
  • the compression circuit 606 determines whether compression processing for all 2N divided blocks has been completed (step S7).
  • the compression circuit 606 repeats the predetermined compression process of step S6 until the compression process for all 2N divided blocks is completed, and when the compression process is completed, the process proceeds to the next step.
  • the compression circuit 606 further divides each of the N blocks into four (step S8). Specifically, it is further divided into two in the time direction using a method similar to that described with reference to FIG. 8(B).
  • the compression circuit 606 performs a predetermined compression process on the divided 4N blocks of data (step S9).
  • the compression circuit 606 determines whether the compression processing for all 4N divided blocks has been completed (step S10).
  • the compression circuit 606 repeats the predetermined compression process of step S6 until the compression process for all 4N divided blocks is completed, and when the compression process is completed, the process proceeds to the next step.
  • the compression circuit 606 selects uncompressed data and the method with the smallest data size among the three types of compression methods (step S11).
  • the compression circuit 606 then ends the process (END). According to the above method, data of the method with the smallest data size among the plurality of compression patterns is selected, and the selected data is sent to the processor 107.
  • the predetermined compression processing algorithm may be a widely used reversible compression algorithm such as ZIP or GZIP, or any other reversible compression algorithm that is easy to implement in an integrated circuit. may also be used.
  • FIG. 10 is a diagram illustrating the data size of the method according to the second embodiment and the data size of the method according to the comparative example.
  • a graph of the data size versus the number of state change signals per time stamp is shown when compression processing is performed for each 128 data set using the run-length format.
  • the data size can be reduced to 40% or less, so it is possible to reduce the data size compared to the VCD format.
  • Embodiment 3 below, a case will be described in which Huffman codes are used as the compression algorithm.
  • FIG. 11 is a diagram illustrating the internal configuration of compression circuit 606 based on the third embodiment.
  • the compression circuit 606 includes an input data scan unit 1101, an original data SRAM (Static Random Access Memory) 1102, a compressed data SRAM 1106, a write data control unit 1104, a Huffman table SRAM 1103, and a read data It includes a control section 1105, a data output control section 1107, and selectors 1108 and 1109.
  • the original data SRAM 1102 temporarily stores one block of signal data from the buffer 105 before compression, and has a two-sided bank configuration with an A side and a B side. Switch and use.
  • the Huffman table SRAM 1103 stores a Huffman table.
  • the write data control unit 1104 creates statistical information such as a decision tree or a histogram from the signal data to be compressed, and updates a Huffman table.
  • the read data control unit 1105 reads the compression code from the Huffman table SRAM 1103 based on the signal data to be compressed, and outputs the Huffman table data to the processor bus 108 when updating the Huffman table.
  • the compressed data SRAM 1106 stores compressed codes, has a two-sided bank configuration of A side and B side, and is used by switching the bank sides according to the processing pipeline stage described later.
  • the data output control unit 1107 calculates the amount of compressed data for one block and determines output data.
  • the selector 1108 selects data to be output to the processor bus 108 between the original data SRAM 1102 and the compressed data SRAM 1106.
  • the selector 1109 selects data to be output to the processor bus 108 between the output of the selector 1108 and the Huffman table data.
  • division method does not need to be limited to 8-bit units, and division may be performed in units of 4 bits, 16 bits, or other bit numbers.
  • FIG. 12 is a schematic diagram illustrating a scanning method of the input data scanning unit 1101 in each block of divided signal data.
  • each block has an 8-bit data array of L rows in the time axis direction.
  • the input data scanning unit 1101 sequentially imports 8 bits each in L times from top (old data) to bottom (new data) in the time axis direction and executes compression processing.
  • FIG. 13 is a flow diagram illustrating compression processing of each block in compression circuit 606 according to the third embodiment.
  • the input data scanning unit 1101 determines whether this block is the first block of the data to be compressed (step S20).
  • Step S22 if the input data scanning unit 1101 determines that it is the first block (YES in step S20), it instructs the write data control unit 1104 to store an initial Huffman table in the Huffman table SRAM 1103. (Step S22).
  • step S20 determines that it is not the first block (NO in step S20)
  • step S24 the input data scanning unit 1101 starts scanning one block of signal data and stores the uncompressed signal data in the original data SRAM 1102.
  • the input data scanning unit 1101 determines whether all 8 bits of the scanned data are 0 (step S26).
  • step S26 If the input data scanning unit 1101 determines that all 8 bits are 0 (YES in step S26), it adds +1 to the built-in 0 data counter for the read data control unit 1105 (step S28).
  • step S26 determines that all 8 bits are not 0 (NO in step S26)
  • step S30 the write data control unit 1104 updates statistical information such as a histogram based on the scanned 8-bit data.
  • the read data control unit 1105 performs read access using the 8-bit data scanned from the Huffman table SRAM 1103 as an address, and reads out the compressed code (step S32).
  • the data output control unit 1107 packs and writes the compressed code output from the read data control unit 1105 into the compressed data SRAM 1106 (step S34).
  • the input data scanning unit 1101 determines whether scanning of the signal data of 8 bits each has been completed L times (step S36).
  • step S36 If the input data scanning unit 1101 determines that the scanning of the signal data in 8-bit units has not been completed L times (NO in step S36), the process advances to step S54, and the input data scanning unit 1101 scans the signal data for the next 8 bits. Scan an ordered 8-bit data array. Then, the process advances to step S26.
  • the input data scanning unit 1101 determines that the scanning of signal data of 8 bits each has been completed L times (YES in step S36)
  • the input data scanning unit 1101 scans the two bank surfaces (A/B) of the original data SRAM 1102 and the compressed data SRAM 1106. ) between the write side and the read side, and the block counter built in the read data control unit 1105 is incremented by +1 (step S37).
  • the read data control unit 1105 determines whether the value of the built-in 0 data counter matches L (step S38).
  • the read data control unit 1105 determines that the value of the 0 data counter matches L (YES in step S38), it outputs the all 0 flag as ON (“1”).
  • the read data control unit 1105 instructs the data output control unit 1107 to discard one block of compressed data stored in the compressed data SRAM 1106 (step S52). Then, the process advances to the next step S48.
  • the read data control unit 1105 determines that the value of the built-in 0 data counter does not match L (NO in step S38), it outputs the all 0 flag as OFF (“0”) (step S40). ).
  • the data output control unit 1107 determines whether the size of one block of compressed data stored in the compressed data SRAM 1106 is larger than or equal to the size of the signal data before compression (8 ⁇ L bits). (Step S42).
  • the data output control unit 1107 outputs the compression flag as OFF (“0”). do. Accordingly, data on the original data SRAM 1102 side is selected according to the selector 1108, and then output to the processor bus 108 (step S46).
  • the data output control unit 1107 sets the compression flag. Output as ON (“1”). Accordingly, data on the compressed data SRAM 1106 side is selected according to the selector 1108, and then output to the processor bus 108 (step S44).
  • the write data control unit 1104 performs a process based on statistical information such as a calculated histogram. , updates the Huffman table information stored in the Huffman table SRAM 1103, outputs the Huffman table data to the processor bus 108 via the selector 1109, and resets the block counter to 0 (step S50).
  • step S48 if the value of the block counter has not reached P times (NO in step S48), the process returns to step S20 and the above process is repeated. As a result, compression processing is repeatedly executed for each block.
  • FIG. 14 is a diagram illustrating a case where compression processing according to the third embodiment is performed in parallel.
  • FIG. 14 a case is shown here in which the process is divided into two pipeline stages for speeding up. Specifically, a timing chart is shown when consecutive blocks are processed in parallel.
  • stage 1 compression code generation processing is performed on the Mth block.
  • L pieces of 8-bit data of signal data D-1 to DL (L corresponds to the number of scan lines shown in FIG. 12) are input in accordance with the clock cycle.
  • Reading of the last compressed code is completed in the L+1th cycle of phase M.
  • bank switching is performed, in the next cycle (L+3 cycle), all 0 determination is performed, and in the next cycle (L+4 cycle), compressed data size determination is performed. .
  • stage 1 compression code generation processing is performed on the M+1st block
  • stage 2 data output processing is performed on the Mth block.
  • stage 2 a process is executed during L+4 cycles to output compressed data or original data to the processor bus 108 based on the determination result, or to output no data at all based on an all-0 determination.
  • FIG. 15 is a timing chart diagram broadly showing compression code generation processing for multiple blocks.
  • the Huffman table information is updated and output to the processor bus 108.
  • the stage 1 compression code generation and stage 2 data output processing are repeated for the M+Pth block to the M+(2P-1)th block (ie, P blocks).
  • FIG. 16 is a schematic diagram illustrating a Huffman table update processing method in the Huffman table update phase.
  • the Huffman table update phase begins, and the number of votes for each of the 256 nodes is divided by the total number of votes L x P, and converted to the probability of occurrence (%). be done.
  • the events are sorted in descending order of probability of occurrence.
  • a Huffman tree is generated based on the sorted data, and a compression code is generated for each node.
  • the generated compressed code is written to the Huffman table SRAM 1103 using the original data corresponding to the corresponding node as an address, and is also output to the processor bus 108 in order to decompress the compressed data on the external system side or the processor side. .
  • FIG. 17 shows a specific example of the Huffman table according to the third embodiment.
  • the left column shows the original 8-bit data
  • the right column shows its appearance probability.
  • a case is shown in which 11 types of 8-bit data exist within a predetermined block to be compressed.
  • the center column is a Huffman code derived by calculating a decision tree based on each appearance probability. Codes are assigned as 0, 10, 110, . . . in descending order of appearance probability.
  • the code compression rate when using a Huffman table is expressed by the following formula, where the i-th code size is S i (bit) and the i-th appearance probability is P i (%).
  • N is the total number of types of 8-bit data that appear.
  • the compression ratio in the case of the Huffman table shown in FIG. 17 is calculated as follows using the above formula.
  • the Huffman table SRAM 1103 that stores the Huffman table only needs to secure at most 256 addresses, and can be implemented in a small area as an SRAM on an LSI without needing to be placed on an external memory.
  • the Huffman table in the built-in SRAM of the LSI cycle-based reference is possible, and compared to implementing the Huffman table in external memory such as DRAM, access latency is lower and faster Huffman encoding is performed. becomes possible.
  • FIG. 18 is a diagram illustrating an integrated circuit according to another embodiment.
  • integrated circuit 2 differs from integrated circuit 1# in that a second buffer 1801 is added.
  • the rest of the configuration is the same as that described with reference to FIG. 7, so detailed description thereof will not be repeated.
  • logic analyzer circuit 1802 Compared to logic analyzer circuit 603#, logic analyzer circuit 1802 further includes a second buffer 1801 that temporarily holds compressed data.
  • the compression circuit 606 reads the data group (a plurality of signal data sets) stored in the buffer 105# at an earlier timing, and stores the compressed data in the second buffer 1801 before a read request is issued from the processor. Therefore, when compared with the logic analyzer circuit 603#, the size of the buffer 105# can be made smaller, and since the second buffer 1801 stores compressed data, the size of the second buffer 1801 can also be made smaller. , the total size of the buffer 105# and the second buffer 1801 can be smaller than the size of the buffer 105 of the logic analyzer circuit 603#, and it is possible to improve the efficiency of the memory size used for the buffer. be.
  • the data compressed by the compression circuit 606 is decompressed by the processor 107 built into the integrated circuit 2, converted into a general-purpose data format such as VCD (Value Change Dump), and sent via the external bus 110. It may also be supplied to an external system 109. According to such a system, it is possible to reduce the amount of data transferred on the processor bus and to supply data in a general-purpose data format to an external system.
  • VCD Value Change Dump
  • the configuration exemplified as the embodiment described above is an example of the configuration of the present disclosure, and it is possible to combine it with another known technology, or omit some parts without departing from the gist of the present disclosure. , it is also possible to change the configuration. Further, in the embodiment described above, the processes and configurations described in other embodiments may be appropriately adopted and implemented.

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Abstract

ロジックアナライザ回路は、観測対象回路からのＮ個の観測対象信号のうちの少なくとも１つに変化が生じた場合に当該Ｎ個の観測対象信号を取得するトレースキャプチャ回路と、トレースキャプチャ回路で取得した信号データを蓄えるバッファとを備える。信号データは、取得された時刻を示すＭビット幅のタイムスタンプと、Ｎ個の観測対象信号のそれぞれの値にそれぞれ対応するＮビット幅の状態変化データとを有する。信号データは、（Ｍ＋Ｎ）ビットの固定長のバイナリ形式データである。

Description

ロジックアナライザ回路、集積回路および集積回路システム
　本開示は、集積回路に関し、より詳細には集積回路内の信号を監視するロジックアナライザ回路に関する。
　集積回路の大規模化に伴い内部の論理構成が複雑化し、不具合があった場合の原因究明がより困難になっている。机上の論理検証では確認できなかった不具合が実際のデバイス上の試験で発生し、解析が困難となる場合も少なくない。そのため、集積回路内部の所望の信号を複数選択して監視することで検証を効率化したいという要望がある。そこで、ユーザー回路の所望の信号を取得するための監視回路を実装し、内部信号を取得して外部に出力する機構を設ける。この監視回路はロジックアナライザ回路と呼ばれる。
　このロジックアナライザ回路は実装するデバイスに依存しない論理合成可能な回路とすることで、ＡＳＩＣまたはＦＰＧＡ等に依らずユーザー回路ブロックとともに実装し検証することが可能になる（例えば特許文献１参照）。集積回路内に監視対象となるユーザー回路とロジックアナライザ回路を実装し、監視対象の信号の状態変化をタイムスタンプとともに記録する。特許文献１では、プローブ対象信号の値をシステムクロックに従って継続的にサンプリングするのではなく、状態変化のみをサンプリングすることで取得した信号のデータサイズの削減を行う。ファイル形式の例として、ＩＥＥＥ（Institute　of　Electrical　and　Electronics　Engineers）標準に準拠したＶＣＤ（Value　Change　Dump）などのＡＳＣＩＩ（American　Standard　Code　for　Information　Interchange）を使用した符号化形式を示している。集積回路内のプログラム実行可能なプロセッサでファイルを読み出し、これを波形に変換してビデオ出力ポートを介してディスプレイ等にリアルタイムに出力する。
特表２０２０－５２９０６４号公報
　一方、特許文献１に示されるＶＣＤ形式では状態変化毎にタイムスタンプ値と、変化があった信号の識別子と値をＡＳＣＩＩ形式で記録する。そのため、複数の信号を監視する場合、タイムスタンプあたりに変化した信号数に比例してデータサイズが大きくなる可能性がある。
　本開示は、上記のような問題点を解決するためになされたものであり、監視対象信号のデータサイズを削減することが可能なロジックアナライザ回路、集積回路および集積回路システムを提供することを目的とする。
　ある開示に従うロジックアナライザ回路は、観測対象回路からのＮ個の観測対象信号のうちの少なくとも１つに変化が生じた場合に当該Ｎ個の観測対象信号を取得するトレースキャプチャ回路と、トレースキャプチャ回路で取得した信号データを蓄えるバッファとを備える。信号データは、取得された時刻を示すＭビット幅のタイムスタンプと、Ｎ個の観測対象信号のそれぞれの値にそれぞれ対応するＮビット幅の状態変化データとを有する。信号データは、（Ｍ＋Ｎ）ビットの固定長のバイナリ形式データである。
　本開示のロジックアナライザ回路、集積回路および集積回路システムは、監視対象信号のデータサイズを削減することが可能である。
実施の形態１に基づく集積回路１の模式図である。 実施形態１に基づくバッファ１０５に蓄えられる信号データの形式を説明する図である。 実施形態１に基づく集積回路１と接続される外部システム１０９の構成の一例について説明する図である。 実施形態１に基づくバッファ１０５に格納される信号データセットの詳細について説明する図である。 比較例として従来の信号データの取得形式について説明する図である。 実施の形態１に従う方式のデータサイズと、比較例の方式に従うデータサイズについて説明する図である。 実施の形態２に基づく集積回路１＃の模式図である。 複数の信号データセットの分割のイメージ図である。 実施の形態２に従う圧縮回路６０６における複数パターンのブロックの圧縮を実行する処理を説明するフロー図である。 実施の形態２に従う方式のデータサイズと、比較例に従う方式のデータサイズについて説明する図である。 実施の形態３に基づく圧縮回路６０６の内部構成について説明する図である。 分割された信号データのうちの各々のブロックにおける、入力データスキャン部１１０１のスキャンの方法について説明する模式図である。 実施の形態３に従う圧縮回路６０６における各ブロックの圧縮処理について説明するフロー図である。 実施形態３に従う圧縮処理について並列処理する場合について説明する図である。 複数のブロックに対する圧縮符号生成処理を大局的に示したタイミングチャート図である。 ハフマンテーブルの更新フェーズにおけるハフマンテーブル更新処理方法について記載した模式図である。 実施の形態３に従うハフマンテーブルの具体例を示したものである。 他の実施形態に従う集積回路について説明する図である。
　以下、実施の形態について図に基づいて説明する。以下の説明では、同一部品には、同一の符号を付している。それらの名称および機能も同じであるためそれらについての詳細な説明は繰り返さない。
　実施の形態１．
　図１は、実施の形態１に基づく集積回路１の模式図である。
　図１を参照して、集積回路１は、観測対象回路１０１と、観測対象回路１０１の観測対象信号１０２を監視するロジックアナライザ回路１０３と、プロセッサバス１０８と、プログラムの実行可能なプロセッサ１０７とを含む。
　また、集積回路１は、外部バス１１０を介して外部システム１０９と接続される。
　ロジックアナライザ回路１０３は、トレースキャプチャ回路１０４と、バッファ１０５とを含む。トレースキャプチャ回路１０４は、観測対象信号１０２に変化が生じた場合に信号の取得を行う。バッファ１０５は、取得した信号データを一時的に蓄える。
　プロセッサ１０７は、バッファ１０５に一時的に蓄えた信号データをプロセッサバス１０８を介して取得する。また、プロセッサ１０７は、外部バス１１０を介して外部システム１０９に対して送出する。
　図２は、実施形態１に基づくバッファ１０５に蓄えられる信号データの形式を説明する図である。
　図２を参照して、トレースキャプチャ回路１０４は、観測対象信号１０２が変化した場合に信号の取得を行う。バッファ１０５は、トレースキャプチャ回路１０４により取得された１つの信号データセット２０１を格納する。
　信号データセット２０１は、先頭に位置するタイムスタンプ２０２と、状態変化データ２０３とを有する。なお、タイムスタンプ２０２は、次の観測対象信号１０２の変化までの時間測定を可能とするために必要なビット幅であれば良い。
　タイムスタンプ２０２がオーバーフローした場合は、信号変化がなくてもオーバーフロー時のタイムスタンプ２０２と状態変化データ２０３を記録し、オーバーフローが発生したことを明示するようにする。
　状態変化データ２０３は、所望の観測対象信号を包含するために必要なビット幅を割り当てればよい。
　本例における信号データセット２０１は、タイムスタンプ２０２と状態変化データ２０３とを組み合わせて、固定長のバイナリ形式とする。
　バッファ１０５には、上から古い信号データセット２０１の順で複数の信号データを蓄える。
　図３は、実施形態１に基づく集積回路１と接続される外部システム１０９の構成の一例について説明する図である。
　図３を参照して、外部システム１０９は、デバッガ２と、ＰＣ（Personal　Computer）３と、ディスプレイ５とを含む。
　集積回路１から送出された信号データは集積回路１に接続された外部バス１１０を経由してデバッガ２に入力される。
　デバッガ２は、信号データのデータ形式をＰＣ３の有するバスに対応する形式に変更してＰＣ３に伝送する。
　ＰＣ３は、信号データをディスプレイ５に表示するためのソフトウェアを有し、当該ソフトウェアを用いて信号データを所定の手順で復号し、波形に再構成してディスプレイ５に表示する。
　図４は、実施形態１に基づくバッファ１０５に格納される信号データセットの詳細について説明する図である。
　図４を参照して、実施形態１に基づくデータ記録方式では、ＭＳＢ（Most　Significant　Bit）側にデータ取得時間を示すタイムスタンプ２０２を配置する。タイムスタンプ２０２は、一例として８ビット分を割り当てる。
　次に、例えば１２０本で構成される監視対象信号５０２を、信号１本について１ビットのバイナリデータとして扱い、これらをＭＳＢ（Most　Significant　Bit）側からＬＳＢ（Least　Significant　Bit）側にかけて１２０本分結合することによって、１２０ビットの状態変化データ２０３を生成する。
　一つの信号データを、８ビットのタイムスタンプ２０２と１２０ビットの状態変化データ２０３を結合した１２８ビットの固定長のバイナリデータとする。
　これにより、同一時刻において監視対象信号のうち複数の信号で値が変化した場合においても、信号データのサイズは常に１２８ビット（１６バイト）の固定長となり、これを超えることはない。
　図５は、比較例として従来の信号データの取得形式について説明する図である。
　図５を参照して、ＶＣＤ形式を用いた場合の信号データの取得形式について説明する。ＶＣＤ形式では、監視対象の全ての信号に該当する文字列の定義４０１をファイルの先頭に配置する。
　そして、その後、図５に示されるように、監視対象の信号に変化があった場合は、タイムスタンプ４０２に続けて各々１行ずつ、状態に変化があった信号の変化後の値４０３と、該当する信号識別文字列４０４とを記録する形式である。
　ここで、１０進数でＮｄ桁のタイムスタンプのデータサイズは、先頭文字＜＃＞１バイト＋改行文字１バイト＋タイムスタンプＮｄバイト＝２＋Ｎｄバイトとなる。
　また、変化のあった信号１本あたりのデータサイズは、変化値１バイト＋信号識別文字列４０４の１バイト＋改行文字１バイト＝３バイトとなる。
　この点で、変化した信号数がＮｃ本の場合のタイムスタンプあたりのデータサイズは２＋Ｎｄ＋３×Ｎｃバイトとなる。
　したがって、変化した信号数に比例してデータサイズが増加することになる。
　一例として、監視対象の信号数が多数となる場合として、例えば信号数Ｎｃが１２０本ある場合を想定する。
　図６は、実施の形態１に従う方式のデータサイズと、比較例の方式に従うデータサイズについて説明する図である。
　図６を参照して、本例においては、ＶＣＤ形式を用いた場合の信号データのタイムスタンプあたりの状態変化信号数に対するデータサイズが示されている。
　例えばタイムスタンプのデータサイズとしてＮｄ＝４とする。また、信号数の本数がＮｃ＞３となる場合に信号データのデータサイズは１６バイトを超える。
　一方、実施形態１に従う固定長バイナリ形式を用いた場合の信号データのタイムスタンプあたりの状態変化信号数に対するデータサイズは、信号数の本数が増加した場合においても一定を維持している。
　従って、実施形態１に従う転送形式として固定長のバイナリ形式を用いることで、タイムスタンプあたりの状態変化信号数が多数発生する場合においてもデータサイズを大幅に削減することができる。
　実施の形態２．
　図７は、実施の形態２に基づく集積回路１＃の模式図である。
　図７を参照して、集積回路１＃は、集積回路１と比較して、ロジックアナライザ回路６０３＃に置換した点が異なる。その他の構成については図１で説明したのと同様であるのでその詳細な説明については繰り返さない。
　ロジックアナライザ回路６０３＃は、ロジックアナライザ回路１０３と比較して圧縮回路６０６をさらに含む。
　圧縮回路６０６は、バッファ１０５に蓄えたデータ群（複数の信号データセット）を読み出して圧縮を行う。
　具体的には、圧縮のアルゴルズムとしてランレングス方式により所定のバイナリフォーマットに圧縮してもよい。
　所定のバイナリフォーマットの例として、信号取得開始時の観測対象信号の各値をヘッダとし、そのあとに信号値の変化毎に、信号が時間軸方向に連続して同一値となった回数を並べる形式が考えられる。この圧縮アルゴリズムを適用すると、信号変化の頻度が低い場合に高い圧縮率が得られる。
　データ群を複数のブロックに分割して、各ブロック毎に圧縮アルゴリズムを適用するようにしてもよい。
　また、分割するブロックの個数を変化させて、複数パターンのブロックの圧縮を行い、データサイズの小さい圧縮を選択するようにしてもよい。
　図８は、複数の信号データセットの分割のイメージ図である。
　図８（Ａ）を参照して、データの配列方向に対して分割する場合のイメージ図である。
　図８（Ｂ）を参照して、データの時間方向に対してさらに分割する場合のイメージ図である。
　図９は、実施の形態２に従う圧縮回路６０６における複数パターンのブロックの圧縮を実行する処理を説明するフロー図である。
　図９を参照して、圧縮回路６０６は、バッファ１０５から信号データを取得し、信号データが所定のサイズまで取得できたか判断する（ステップＳ１）。
　圧縮回路６０６は、信号データが所定のサイズまで取得できるまで待機（ステップＳ１においてＮＯ）し、信号データが所定のサイズまで取得できたと判断した場合（ステップＳ１においてＹＥＳ）には、図８（Ａ）で説明したように信号データセットのデータの配列方向に向かってＮ個のブロックに分割する（ステップＳ２）。
　次に、圧縮回路６０６は、分割したＮ個のブロックのデータに対して所定の圧縮処理を実行する（ステップＳ３）。
　次に、圧縮回路６０６は、分割したＮ個の全てのブロックに対する圧縮処理が完了したか否かを判断する（ステップＳ４）。圧縮回路６０６は、分割したＮ個の全てのブロックに対する圧縮処理が完了するまでステップＳ３の所定の圧縮処理を繰り返し、完了した場合には、次のステップに進む。
　また、圧縮回路６０６は、Ｎ個の各ブロックをさらに２分割にする（ステップＳ５）。具体的には、図８（Ｂ）で説明するように時間方向に対してさらに分割する。
　次に、圧縮回路６０６は、分割した２Ｎ個のブロックのデータに対して所定の圧縮処理を実行する（ステップＳ６）。
　次に、圧縮回路６０６は、分割した２Ｎ個の全てのブロックに対する圧縮処理が完了したか否かを判断する（ステップＳ７）。圧縮回路６０６は、分割した２Ｎ個の全てのブロックに対する圧縮処理が完了するまでステップＳ６の所定の圧縮処理を繰り返し、完了した場合には、次のステップに進む。
　また、圧縮回路６０６は、Ｎ個の各ブロックをさらに４分割にする（ステップＳ８）。具体的には、図８（Ｂ）で説明したのと同様の方式で時間方向に対してさらに２分割する。
　次に、圧縮回路６０６は、分割した４Ｎ個のブロックのデータに対して所定の圧縮処理を実行する（ステップＳ９）。
　次に、圧縮回路６０６は、分割した４Ｎ個の全てのブロックに対する圧縮処理が完了したか否かを判断する（ステップＳ１０）。圧縮回路６０６は、分割した４Ｎ個の全てのブロックに対する圧縮処理が完了するまでステップＳ６の所定の圧縮処理を繰り返し、完了した場合には、次のステップに進む。
　次に、圧縮回路６０６は、非圧縮のデータと、３種類の圧縮方式の中で最もデータサイズが小さい方式を選択する（ステップＳ１１）。
　そして、圧縮回路６０６は、処理を終了する（エンド）。
　上記方式により、複数の圧縮パターンのうち最もデータサイズの小さい方式のデータが選択されて、当該選択されたデータがプロセッサ１０７に送出される。
　これにより、膨大な信号データであっても、圧縮により効率的に転送することが可能である。また、波形表示を高速かつリアルタイムに実現することも可能である。
　なお、所定の圧縮処理のアルゴリズムは、上記のランレングス以外にＺＩＰ、ＧＺＩＰなどの広範に利用される可逆圧縮アルゴリズムを用いてもよいし、集積回路内への実装が容易なその他の可逆圧縮アルゴリズムを用いてもよい。
　図１０は、実施の形態２に従う方式のデータサイズと、比較例に従う方式のデータサイズについて説明する図である。
　図１０を参照して、ランレングス形式を用いて１２８個のデータセット毎に圧縮処理を施した場合のタイムスタンプあたりの状態変化信号数に対するデータサイズのグラフを示す。
　タイムスタンプあたりの状態変化信号数が４本以下である場合、データサイズを４０％以下に縮小できるため、ＶＣＤ形式に比べてデータサイズを縮小することが可能である。
　実施の形態３．
　以下、圧縮アルゴリズムとしてハフマン符号を用いる場合について説明する。
　図１１は、実施の形態３に基づく圧縮回路６０６の内部構成について説明する図である。
　図１１を参照して、圧縮回路６０６は、入力データスキャン部１１０１と、元データＳＲＡＭ（Static Random Access Memory）１１０２と、圧縮データＳＲＡＭ１１０６と、ライトデータ制御部１１０４と、ハフマンテーブルＳＲＡＭ１１０３と、リードデータ制御部１１０５と、データ出力制御部１１０７と、セレクタ１１０８，１１０９とを含む。
　元データＳＲＡＭ１１０２は、圧縮前の１ブロック分のバッファ１０５からの信号データを一時的に格納し、Ａ面とＢ面との２面バンク構成とし、後述の処理パイプラインステージに合わせてバンク面を切り替えて使用する。
　ハフマンテーブルＳＲＡＭ１１０３は、ハフマンテーブルを格納する。
　ライトデータ制御部１１０４は、圧縮対象の信号データから決定木やヒストグラムなどの統計情報を作成し、ハフマンテーブルを更新する。
　リードデータ制御部１１０５は、圧縮対象の信号データを元にハフマンテーブルＳＲＡＭ１１０３から圧縮符号を読み出し、ハフマンテーブル更新の際はハフマンテーブルデータをプロセッサバス１０８に出力する。
　圧縮データＳＲＡＭ１１０６は、圧縮符号を格納し、Ａ面とＢ面との２面バンク構成とし、後述の処理パイプラインステージに合わせてバンク面を切り替えて使用する。
　データ出力制御部１１０７は、１ブロック分の圧縮データ量を計算し、出力データを決定する。
　セレクタ１１０８は、プロセッサバス１０８に出力するデータを元データＳＲＡＭ１１０２と圧縮データＳＲＡＭ１１０６との間で選択する。
　セレクタ１１０９は、プロセッサバス１０８に出力するデータをセレクタ１１０８の出力とハフマンテーブルデータとの間で選択する。
　実施の形態３に基づく信号データの圧縮回路６０６のデータ圧縮方法について、図８（Ａ）に示すデータの配列方向に対する分割手法において、８ビットを単位としてＮ個に分割した場合の各ブロックのデータを圧縮する手法について説明する。
　なお、分割方法は８ビット単位に限定する必要はなく、４ビットや１６ビット、その他のビット数を単位とした分割を行っても良い。
　図１２は、分割された信号データのうちの各々のブロックにおける、入力データスキャン部１１０１のスキャンの方法について説明する模式図である。
　図１２を参照して、各々のブロックは、８ビットのデータ配列を時間軸方向にＬ行分有する構成を取る。
　入力データスキャン部１１０１は、時間軸方向に上（古いデータ）から下（新しいデータ）の方向に８ビットずつ、Ｌ回に分けて順に取り込み、圧縮処理を実行する。
　図１３は、実施の形態３に従う圧縮回路６０６における各ブロックの圧縮処理について説明するフロー図である。
　図１３を参照して、圧縮処理を開始するに際し、入力データスキャン部１１０１は、本ブロックが圧縮するデータの先頭のブロックであるか否かを判断する（ステップＳ２０）。
　次に、入力データスキャン部１１０１は、先頭のブロックであると判断した場合（ステップＳ２０においてＹＥＳ）には、ライトデータ制御部１１０４に指示し、ハフマンテーブルＳＲＡＭ１１０３に対して初期ハフマンテーブルの格納を実行する（ステップＳ２２）。
　一方、入力データスキャン部１１０１は、先頭ブロックではないと判断した場合（ステップＳ２０においてＮＯ）には、ステップＳ２２をスキップして次のステップＳ２４に進む。
　ステップＳ２４において、入力データスキャン部１１０１は、１ブロック分の信号データのスキャンを開始するとともに、圧縮前の信号データを元データＳＲＡＭ１１０２に格納する。
　次に、入力データスキャン部１１０１は、スキャンされたデータの８ビット分すべてが０であるか否かを判断する（ステップＳ２６）。
　入力データスキャン部１１０１は、８ビット分すべてが０であると判断した場合（ステップＳ２６においてＹＥＳ）には、リードデータ制御部１１０５に対して内蔵する０データカウンタを＋１加算する（ステップＳ２８）。
　一方、入力データスキャン部１１０１は、８ビット分すべてが０ではないと判断した場合（ステップＳ２６においてＮＯ）は、ステップＳ２８をスキップして次のステップＳ３０に進む。
　次に、ステップＳ３０において、ライトデータ制御部１１０４は、スキャンされた８ビットデータを元に、ヒストグラムなどの統計情報を更新する。
　次に、リードデータ制御部１１０５は、ハフマンテーブルＳＲＡＭ１１０３からスキャンされた８ビットデータをアドレスとしてリードアクセスを行い、圧縮符号を読み出す（ステップＳ３２）。
　次に、データ出力制御部１１０７は、リードデータ制御部１１０５から出力された圧縮符号を圧縮データＳＲＡＭ１１０６に詰めて書き込む（ステップＳ３４）。
　次に、入力データスキャン部１１０１は、８ビットずつの信号データのスキャンをＬ回まで完了したか否かを判断する（ステップＳ３６）。
　入力データスキャン部１１０１は、８ビットずつの信号データのスキャンをＬ回分まで完了していないと判断した場合（ステップＳ３６においてＮＯ）には、ステップＳ５４に進み、入力データスキャン部１１０１は、次の順番の８ビットのデータ配列をスキャンする。そして、ステップＳ２６に進む。
　入力データスキャン部１１０１は、８ビットずつの信号データのスキャンをＬ回分まで完了したと判断した場合（ステップＳ３６においてＹＥＳ）には、元データＳＲＡＭ１１０２および圧縮データＳＲＡＭ１１０６の２つバンク面（Ａ／Ｂ）の書込み側と読出し側の間で入れ替えるとともに、リードデータ制御部１１０５に内蔵されるブロックカウンタを＋１加算する（ステップＳ３７）。
　次に、リードデータ制御部１１０５は、内蔵する０データカウンタの値がＬと一致するか否かを判断する（ステップＳ３８）。
　リードデータ制御部１１０５は、０データカウンタの値がＬと一致すると判断した場合（ステップＳ３８においてＹＥＳ）には、オール０フラグをＯＮ（「１」）として出力する。
　そして、リードデータ制御部１１０５は、データ出力制御部１１０７に指示し、圧縮データＳＲＡＭ１１０６に格納された１ブロック分の圧縮データを破棄させる（ステップＳ５２）。そして、次のステップＳ４８に進む。
　一方、リードデータ制御部１１０５は、内蔵する０データカウンタの値がＬと一致しないと判断した場合（ステップＳ３８においてＮＯ）には、オール０フラグをＯＦＦ（「０」）として出力する（ステップＳ４０）。
　次に、データ出力制御部１１０７は、圧縮データＳＲＡＭ１１０６に格納した１ブロック分の圧縮データのサイズが、圧縮前の信号データのサイズ（８×Ｌビット）以上のサイズであるか否かを判定する（ステップＳ４２）。
　データ出力制御部１１０７は、１ブロック分の圧縮データのサイズが、圧縮前の信号データのサイズ以上のサイズであった場合（ステップＳ４２においてＹＥＳ）は、圧縮フラグをＯＦＦ（「０」）として出力する。これに伴い、セレクタ１１０８に従って元データＳＲＡＭ１１０２側のデータを選択した上で、プロセッサバス１０８に出力する（ステップＳ４６）。
　一方、データ出力制御部１１０７は、１ブロック分の圧縮データのサイズが、圧縮前の信号データのサイズ（８×Ｌビット）未満のサイズである場合（ステップＳ４２においてＮＯ）には、圧縮フラグをＯＮ（「１」）として出力する。これに伴い、セレクタ１１０８に従って圧縮データＳＲＡＭ１１０６側のデータを選択した上で、プロセッサバス１０８に出力する（ステップＳ４４）。
　次に、リードデータ制御部１１０５は、内蔵するブロックカウンタの値がＰ回に達しているか否かを判定する（ステップＳ４８）。一例として８ビットを単位としてＮ個に分割した場合には、Ｐ＝Ｎに設定する。
　リードデータ制御部１１０５は、ブロックカウンタの値がＰ回に達していると判断した場合（ステップＳ４８においてＹＥＳ）には、ライトデータ制御部１１０４は、算出されたヒストグラムなどの統計情報をもとに、ハフマンテーブルＳＲＡＭ１１０３に格納されたハフマンテーブル情報を更新するとともに、ハフマンテーブルデータをセレクタ１１０９を介してプロセッサバス１０８に出力し、ブロックカウンタを０にリセットする（ステップＳ５０）。
　一方、ブロックカウンタの値がＰ回に達していない場合（ステップＳ４８においてＮＯ）は、ステップＳ２０に戻り、上記処理を繰り返す。これにより、１ブロック分ずつ圧縮処理を繰り返し実行する。
　なお、本例においては、一例として８ビットのデータ配列を単位としてＮ個に分割した場合について説明したが、これに限られずさらにＮ個のブロックを２分割あるいは４分割する場合についても同様に適用可能である。
　図１４は、実施形態３に従う圧縮処理について並列処理する場合について説明する図である。
　図１４を参照して、ここでは、高速化のために２つのパイプラインステージに分割した場合が示されている。具体的には、連続するブロックを並列に処理する場合のタイミングチャートが示されている。
　具体的には、圧縮符号を生成する処理と、データ出力処理とを分けて並列に処理する場合が示されている。
　最初の処理時間帯（時刻Ｔ１と時刻Ｔ２との間）においては、Ｍ番目のブロックに対してステージ１の圧縮符号生成処理を実施する。
　まず、クロックサイクルに合わせて、信号データＤ－１～Ｄ－ＬのＬ個（ただし、Ｌは図１２に示すスキャンの行数に対応している）の８ビットデータが入力される。
　このデータをアドレスとしてハフマンテーブルＳＲＡＭ１１０３をリードすることによって、１サイクル後に圧縮符号Ｈ－１～Ｈ－Ｌが読み出される。
　最後の圧縮符号の読出しが完了するのは、フェーズＭのＬ＋１サイクル目である。
　次のサイクル（Ｌ＋２サイクル目）において、バンク切り替えを実施し、次のサイクル（Ｌ＋３サイクル目）において、オール０判定を実施し、さらに次のサイクル（Ｌ＋４サイクル目）において圧縮データサイズ判定を実施する。
　以上のように、圧縮符号の生成処理に要するサイクル数は、Ｌ＋４サイクルである。
　次の処理時間帯（時刻Ｔ２と時刻Ｔ３との間）においては、Ｍ＋１番目のブロックに対してステージ１の圧縮符号生成処理を実施するとともに、Ｍ番目のブロックに対してステージ２のデータ出力処理を実施する。
　ステージ２においては、Ｌ＋４サイクルの間に、判定結果に基づいて、圧縮データまたは元データをプロセッサバス１０８に出力する、もしくはオール０判定により全くデータを出力しない処理が実行される。
　図１５は、複数のブロックに対する圧縮符号生成処理を大局的に示したタイミングチャート図である。
　図１５を参照して、ステージ１の圧縮符号生成およびステージ２のデータ出力処理をＭ番目のブロック～Ｍ＋（Ｐ－１）番目のブロック（すなわちＰ個分のブロック）に対して実施したあと、ハフマンテーブルの更新フェーズに入る場合が示されている。
　ここでは、ハフマンテーブル情報の更新及びプロセッサバス１０８に出力を実施する。ハフマンテーブルの更新フェーズを終了すると、またＭ＋Ｐ番目のブロック～Ｍ＋（２Ｐ－１）番目のブロック（すなわちＰ個分のブロック）に対するステージ１の圧縮符号生成およびステージ２のデータ出力処理が繰り返される。
　図１６は、ハフマンテーブルの更新フェーズにおけるハフマンテーブル更新処理方法について記載した模式図である。
　図１６（Ａ）を参照して、Ｐ回の圧縮符号生成フェーズにおいて、８ビットに対応する２５６種類の信号データに相当するノードに対して、入力データスキャン部１１０１によって入力されたデータと一致する度に＋１が投票される。
　次に、Ｐ回の圧縮符号生成フェーズが完了した後、ハフマンテーブルの更新フェーズに移行し、２５６のノードの各々の投票数は、投票総数Ｌ×Ｐで除算され、発生確率（％）に変換される。
　図１６（Ｂ）を参照して、発生確率が高い順にソートされる。
　図１６（Ｃ）を参照して、ソートされたデータをもとにハフマン木が生成され、それぞれのノードに対して圧縮符号が生成される。
　生成された圧縮符号は、対応するノードに相当する元データをアドレスとして、ハフマンテーブルＳＲＡＭ１１０３に書き込まれるとともに、圧縮データを外部システム側またはプロセッサ側で伸長するために、プロセッサバス１０８にも出力される。
　図１７は、実施の形態３に従うハフマンテーブルの具体例を示したものである。左側の列は元の８ビットデータ、右側の列はその出現確率を示す。ここでは、圧縮対象の所定のブロック内に１１種類の８ビットデータが存在する場合が示されている。
　図１７を参照して、中央の列は各々の出現確率をもとに決定木を算出し、導出したハフマン符号である。出現確率の高いものから順に、０、１０、１１０、・・・と符号を割り当てる。
　ハフマンテーブルを用いた場合の符号圧縮率は、i番目の符号サイズをSi（ビット）、i番目の出現確率をPi（％）とすると、以下の式で表される。ここで、Ｎは出現する８ビットデータの種類の総数である。
Figure JPOXMLDOC01-appb-M000001
　図１７に示すハフマンテーブルの場合の圧縮率は上記の式を用いて下記のように算出される。
　(1×40.0%+2×25.0%+3×17.0%+4×8.5%+5×5.0%+6×2.0%+7×1.0%+8×0.7%+9×0.5%+10×0.2%+10×0.1%)/8=29.03%
　以上の算出結果により、ハフマン符号による符号圧縮によって、元のデータに比較して約２９％の符号量に圧縮することが可能となる。
　なお、ハフマンテーブルを格納するハフマンテーブルＳＲＡＭ１１０３は、アドレスとして高々２５６アドレス分を確保すればよく、外部メモリ上に配置する必要なく、ＬＳＩ上のＳＲＡＭとして小面積で実装することが可能である。また、ＬＳＩ内蔵のＳＲＡＭに実装することによって、サイクルベースでの参照が可能となり、ＤＲＡＭなどの外部メモリにハフマンテーブルを実装する場合に比べて、アクセスレイテンシが少なく、高速なハフマン符号化を実施することが可能となる。
　図１８は、他の実施形態に従う集積回路について説明する図である。
　図１８を参照して、集積回路２は、集積回路１＃と比較して、第２のバッファ１８０１を追加した点が異なる。その他の構成については図７で説明したのと同様であるのでその詳細な説明については繰り返さない。
　ロジックアナライザ回路１８０２は、ロジックアナライザ回路６０３＃と比較して圧縮後のデータを一時的に保持する第２のバッファ１８０１をさらに含む。
　圧縮回路６０６は、バッファ１０５＃に蓄えたデータ群（複数の信号データセット）を、より早いタイミングで読み出し、圧縮後のデータを第２のバッファ１８０１にプロセッサから読み出し要求が発生する前に蓄えることによって、ロジックアナライザ回路６０３＃と比較した場合、バッファ１０５＃のサイズを小さくすることができ、かつ第２のバッファ１８０１は圧縮データを蓄えるため、第２のバッファ１８０１のサイズを小さくすることもでき、バッファ１０５＃と第２のバッファ１８０１のサイズを合計してもロジックアナライザ回路６０３＃のバッファ１０５のサイズよりも小さくすることができ、バッファに用いるメモリのサイズの効率化を図ることが可能である。
　また、圧縮回路６０６で圧縮されたデータは、集積回路２に内蔵するプロセッサ１０７で伸長し、例えばＶＣＤ（Value Change Dump）などの汎用的なデータ形式に変換して、外部バス１１０を経由して外部システム１０９に供給してもよい。このような方式によれば、プロセッサバス上でのデータ転送量削減効果、及び外部システムへ汎用的なデータ形式によるデータ供給が可能となる。
　上述の実施の形態として例示した構成は、本開示の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　集積回路、２　デバッガ、５　ディスプレイ、１０１　観測対象回路、１０２　観測対象信号、１０３，１８０２　ロジックアナライザ回路、１０４　トレースキャプチャ回路、１０５　バッファ、１０７　プロセッサ、１０８　プロセッサバス、１０９　外部システム、１１０　外部バス、２０１　信号データセット、２０２，４０２　タイムスタンプ、２０３　状態変化データ、６０６　圧縮回路、１１０１　入力データスキャン部、１１０２　元データＳＲＡＭ、１１０３　ハフマンテーブルＳＲＡＭ、１１０４　ライトデータ制御部、１１０５　リードデータ制御部、１１０６　圧縮データＳＲＡＭ、１１０７　データ出力制御部、１１０８，１１０９　セレクタ、１８０１　第２のバッファ。

Claims (13)

  1. 　観測対象回路からのＮ個の観測対象信号のうちの少なくとも１つに変化が生じた場合に当該Ｎ個の観測対象信号を取得するトレースキャプチャ回路と、
    　前記トレースキャプチャ回路で取得した信号データを蓄えるバッファとを備え、
    　前記信号データは、
    　取得された時刻を示すＭビット幅のタイムスタンプと、
    　前記Ｎ個の観測対象信号のそれぞれの値にそれぞれ対応するＮビット幅の状態変化データとを有し、
    　前記信号データは、（Ｍ＋Ｎ）ビットの固定長のバイナリ形式データである、ロジックアナライザ回路。
  2. 　前記バッファに蓄えた複数の前記信号データを圧縮する圧縮回路をさらに備える、請求項１記載のロジックアナライザ回路。
  3. 　前記圧縮回路は、複数の前記信号データを分割し、分割により得られた各々のブロックデータを圧縮する、請求項２記載のロジックアナライザ回路。
  4. 　前記圧縮回路は、複数パターンの個数に分割して圧縮を行い、前記複数パターンの圧縮のうちデータサイズの小さい圧縮を選択する、請求項３記載のロジックアナライザ回路。
  5. 　前記圧縮回路は、
    　分割によって得られた各々のブロックの信号データを格納する第１のメモリと、
    　前記信号データをスキャンする入力データスキャン部と、
    　ハフマンテーブルと、
    　前記ハフマンテーブルを初期化及び更新するライトデータ制御部と、
    　前記信号データに基づいて前記ハフマンテーブルから圧縮符号を読み出すリードデータ制御部と、
    　前記圧縮符号を格納する第２のメモリと、
    　前記第１および第２のメモリのいずれか一方のデータを出力するデータ出力制御部とを含む、請求項３記載のロジックアナライザ回路。
  6. 　前記ハフマンテーブルは、ＳＲＡＭ（Static　Random　Access　Memory）を用いて実装される、請求項５記載のロジックアナライザ回路。
  7. 　前記ライトデータ制御部は、前記入力データスキャン部による前記信号データのスキャンの結果得られた決定木やヒストグラムなどの統計情報を作成して、前記ハフマンテーブルを更新する、請求項５記載のロジックアナライザ回路。
  8. 　前記リードデータ制御部は、前記各々のブロックの信号データがすべて０か否かを判断し、
    　前記データ出力制御部は、前記リードデータ制御部の判断結果として前記信号データがすべて０である場合には、前記データを出力せず、
    　前記データ出力制御部は、前記リードデータ制御部の判断結果として前記信号データがすべて０でない場合には、前記各々のブロック分に相当する前記圧縮符号のデータ量を算出し、算出結果に基づいて前記第１および第２のメモリのいずれか一方のデータを出力する、請求項５に記載のロジックアナライザ回路。
  9. 　前記圧縮回路で圧縮された信号データを蓄える別のバッファをさらに備える、請求項２記載のロジックアナライザ回路。
  10. 　請求項２に記載のロジックアナライザ回路と、前記ロジックアナライザ回路の前記圧縮回路によって出力される前記圧縮された信号データを、伸長するためのプロセッサを備える、集積回路。
  11. 　観測対象回路と、
    　前記観測対象回路の観測対象信号を監視するロジックアナライザ回路と、
    　前記ロジックアナライザ回路と接続され、外部にデータ転送するプロセッサとを備え、
    　前記ロジックアナライザ回路は、
    　　前記観測対象回路からのＮ個の観測対象信号のうちの少なくとも１つに変化が生じた場合に当該Ｎ個の観測対象信号を取得するトレースキャプチャ回路と、
    　　前記トレースキャプチャ回路で取得した信号データを蓄えるバッファとを含み、
    　前記信号データは、
    　取得された時刻を示すＭビット幅のタイムスタンプと、
    　前記観測対象信号の値を示すＮビット幅の状態変化データとを有し、
    　前記信号データは、（Ｍ＋Ｎ）ビットの固定長のバイナリ形式データである、集積回路。
  12. 　前記集積回路は、前記ロジックアナライザ回路と前記プロセッサとのデータの授受を実行するプロセッサバスをさらに備える、請求項１１記載の集積回路。
  13. 　集積回路と、
    　前記集積回路と接続するための外部バスと、
    　前記外部バスを介して前記集積回路とデータの授受を実行する外部装置とを備え、
    　前記集積回路は、
    　観測対象回路と、
    　前記観測対象回路の観測対象信号を監視するロジックアナライザ回路と、
    　前記ロジックアナライザ回路と接続され、前記外部バスを介して前記外部装置にデータ転送するプロセッサとを含み、
    　前記ロジックアナライザ回路は、
    　　前記観測対象回路からのＮ個の観測対象信号のうちの少なくとも１つに変化が生じた場合に当該Ｎ個の観測対象信号を取得するトレースキャプチャ回路と、
    　　前記トレースキャプチャ回路で取得した信号データを蓄えるバッファとを有し、
    　前記信号データは、
    　取得された時刻を示すＭビット幅のタイムスタンプと、
    　前記観測対象信号の値を示すＮビット幅の状態変化データとを有し、
    　前記信号データは、（Ｍ＋Ｎ）ビットの固定長のバイナリ形式データである、集積回路システム。
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