WO2023218656A1 - Ｐｌｌに用いられるループフィルタおよびｐｌｌ - Google Patents

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Definitions

  • the present disclosure relates to a loop filter used in a PLL (Phase Locked Loop) and a PLL using the same.
  • PLL Phase Locked Loop
  • the loop filter used in the PLL functions as a low-pass filter that converts the comparison result of the phase comparison circuit into an analog voltage.
  • the analog voltage output from the loop filter is input to a VCO (Voltage Controlled Oscillator), and a periodic oscillation signal corresponding to the analog voltage is generated in the VCO.
  • VCO Voltage Controlled Oscillator
  • PLLs have been required to support a wide input frequency range and to generate high-speed, low-jitter clocks in a wide output frequency range.
  • Patent Document 1 shows a configuration example of a PLL in which the constants (resistance value and capacitance value) of a loop filter can be switched using a changeover switch configured with a MOS transistor.
  • the back gate of the MOS transistor constituting the above changeover switch is generally connected to the ground potential.
  • the noise mixes into the output node of the loop filter, that is, the input node of the VCO, due to capacitive coupling, and the oscillation frequency of the VCO fluctuates.
  • the noise of the power supply is transferred to the source of the power supply-to-current conversion transistor (VtoI transistor) used as the current source of the VCO.
  • VtoI transistor the power supply-to-current conversion transistor
  • the back gate terminal of the MOS transistor constituting the above switch is connected to ground.
  • the noise applied to the output node of the loop filter connected to the gate of the VtoI transistor that is, the input node of the VCO, will be different in phase and amplitude from the noise applied to the source of the VtoI transistor.
  • the output current of the current source of the VCO fluctuates, and the oscillation frequency of the VCO fluctuates.
  • the present disclosure has been made in view of the above-mentioned problems, and its purpose is to realize a loop filter having a constant switching function that suppresses the influence of noise entering the ground or power supply, and a PLL using the same. be.
  • a loop filter in one aspect of the present disclosure is used in a PLL, and includes an input terminal and an output terminal connected to each other via a first node, and the first node and a first power supply terminal. a filter section provided between the first resistive element, the first capacitive element, and the switch section; and a low-pass filter provided between the second power supply terminal and the third power supply node. , a portion of the first resistive element and the first capacitive element are provided between the first node and the first power supply terminal via the switch section, and At least one of the resistance value and the capacitance value of the filter section is variable by turning on/off, the switch section is configured using a transistor, and at least one back gate of the transistor is connected to the third power supply node. Connected.
  • the filter section since at least one of the resistance value or the capacitance value of the filter section is made variable by turning on/off the switch section, it is possible to handle a wider input frequency range and a wider output frequency range. Become. Further, a low-pass filter is provided between the second power supply terminal and the power supply node, and at least one back gate of the transistor constituting the switch portion is connected to the power supply node. This can prevent the output voltage of the loop filter from varying due to noise on the second power supply terminal. As a result, fluctuations in the oscillation frequency of the PLL using the loop filter can be suppressed.
  • the loop filter of the present disclosure can suppress fluctuations in oscillation frequency due to power supply noise while making it possible to widen the input frequency range and output frequency range of a PLL in which the loop filter is used.
  • the PLL 1 includes a phase comparator 2, a charge pump 3, a loop filter 4, a VCO (Voltage Controlled Oscillator) 5, and a frequency divider 6.
  • the phase comparator 2 receives as input an external clock signal CLKin as a reference clock input from the outside and a feedback clock signal REFCLK output from the frequency divider 6, and compares the frequency and phase of both clock signals.
  • the UP signal is activated when the frequency of the feedback clock signal REFCLK is higher than the frequency of the external clock signal CLKin, and the DOWN signal is activated when the frequency is lower than that of the external clock signal CLKin.
  • the charge pump 3 receives as input the UP signal and the DOWN signal output from the phase comparator 2, and performs a charge pump operation.
  • the loop filter 4 receives the signal LFin output from the charge pump 3 as an input, converts the signal LFin into a control voltage Vin, and outputs the control voltage Vin.
  • An example of the circuit configuration of the loop filter 4 will be described later by showing a specific example.
  • the VCO 5 oscillates at a frequency according to the control voltage Vin output from the loop filter 4, and outputs an output signal CLKout.
  • a circuit configuration example of the VCO 5 will be explained later by showing a specific example.
  • the frequency divider 6 receives the output signal CLKout output from the VCO 5 as an input, and outputs the result of frequency division at an arbitrarily set frequency division ratio as a feedback clock signal REFCLK.
  • FIG. 2 is a circuit diagram showing a configuration example of the loop filter 4 and the VCO 5. As shown in FIG.
  • the loop filter 4 includes a low-pass filter 40 and a filter section 41.
  • the input terminal P1 and the output terminal P2 of the loop filter 4 are connected through a first node N1.
  • Low-pass filter 40 is provided between ground terminal VSS (corresponding to a second power supply terminal) and power supply node VSSPW.
  • Power supply node VSSPW is separated from ground node VSS connected to ground terminal VSS. Specifically, the power supply node VSSPW is separated from other components of the PLL 1, such as the ground node VSS connected to the VCO 5.
  • the low-pass filter 40 includes a resistance element R6 provided between the ground terminal VSS and the power supply node VSSPW, and a capacitance element C6 provided between the power supply terminal VDD and the power supply node VSSPW.
  • Resistance element R6 corresponds to a second resistance element
  • capacitance element C6 corresponds to a second capacitance element.
  • the configuration of the low-pass filter 40 is not limited to the configuration shown in FIG. 2, and can be changed to other configurations having similar functions.
  • at least one of the resistance value and the capacitance value of the low-pass filter 40 may be made variable.
  • a series circuit of a resistance element R62 and a transistor M62 is provided in parallel with the resistance element R6.
  • a series circuit of a capacitive element C61 and a transistor M61 is provided in parallel with the capacitive element C6.
  • the constant of the low-pass filter 40 can be changed by turning on/off the transistors M61 and M62. This makes it possible to obtain optimal LPF characteristics depending on the noise, effectively suppress noise from the ground terminal VSS, and more effectively suppress fluctuations in the oscillation frequency of the VCO 5.
  • Filter section 41 includes a resistance element and a capacitance element provided between first node N1 and power supply terminal VDD (corresponding to the first power supply terminal). Further, the filter section 41 includes a variable section 42 that makes at least one of the resistance value of the resistor element or the capacitance value of the capacitor element variable.
  • a part of the resistive element and the capacitive element are provided in the variable section 42, and the remaining part or all of the resistive element and the capacitive element are directly connected between the power supply node VDD and the first node N1.
  • the variable section 42 is provided with a capacitive element C3.
  • a series circuit of capacitive element C1 and resistive element R1 is connected between power supply node VDD and first node N1, and capacitive element C2 is connected between power supply node VDD and first node N1.
  • Capacitive element C3 corresponds to a third capacitive element
  • capacitive element C1 corresponds to a fourth capacitive element
  • capacitive element C2 corresponds to a fifth capacitive element.
  • a series circuit of the capacitive element C1 and the resistive element R1 a series circuit of the capacitive element C3 and the switch section 44, and a capacitive element C2 are connected in parallel. connected to.
  • the switch section 44 By turning on/off the switch section 44, at least one of the resistance value and the capacitance value of the filter section 41 can be varied. In the example of FIG. 2, the capacitance value of the filter section 41 can be varied.
  • the variable section 42 includes a switch control section 43 and a switch section 44 in addition to some of the above-described resistive elements and capacitive elements.
  • the switch section 44 has a function of switching whether the resistive element and/or capacitive element provided in the variable section 42 is added to the loop filter 4 or separated from the loop filter 4 .
  • FIG. 2 is a configuration example in which the capacitance value of the filter section 41 can be adjusted by turning the switch section 44 on and off.
  • the switch section 44 is configured using a transistor, and at least one back gate of the transistor is connected to a power supply node VSSPW (corresponding to a third power supply node).
  • FIG. 2 shows an example in which the switch section 44 is composed of two transistors M4 and M5.
  • the P-type transistor M4 has a source connected to the capacitive element C3, a drain connected to the first node N1, and a back gate connected to the power supply node VDD.
  • the N-type transistor M5 has a drain connected to the capacitive element C3, a source connected to the first node N1, and a back gate connected to the power supply node VSSPW.
  • the switch control section 43 turns on/off the switch section 44 based on the switch control signal SWC.
  • the switch control signal SWC is input from outside the PLL 1, for example.
  • the switch control section 43 includes an inverter configured with transistors M2 and M3.
  • a switch control signal SWC is applied to the input of the inverter, and the output of the inverter is applied to the gate of the transistor M4. Further, the switch control signal SWC is applied to the gate of the transistor M5.
  • the P-type transistor M2 has a source connected to the power supply node VDD, a drain connected to the drain of the transistor M3 and a gate of the transistor M4, and a back gate connected to the power supply node VDD.
  • the source and back gate of N-type transistor M3 are connected to power supply node VSSPW.
  • the back gate of the transistor M5 constituting the switch section 44 may be connected to the power supply node VSSPW.
  • the source and back gate of transistor M3 are connected to ground node VSS.
  • a triple well structure is used for the loop filter 4. Specifically, the P-well where the N-type transistors constituting the switch section 44 and the switch control section 43 are formed is separated from the P-well or P-substrate where other N-type transistors of the loop filter 4 are formed. Ru.
  • the VCO includes a transistor M1 that generates an operating current Iring from a control voltage Vin, and a ring oscillator 51.
  • the ring oscillator 51 changes the oscillation frequency of the output signal CLKout according to the operating current Iring.
  • VDD wiring forming the power supply node VDD is laid between the transmission wiring through which the control voltage Vin is transmitted and the VSS wiring forming the ground node VSS.
  • the VDD wiring functions as a shield wiring between the transmission wiring and the VSS wiring.
  • both ends between the power supply terminal VDD and the output terminal P2 are A potential difference of is maintained.
  • power supply noise having the same phase and amplitude as the power supply voltage VDD is also added to the control voltage Vin.
  • the source of the transistor M1 that supplies current to the VCO5 is connected to the power supply node VDD. Therefore, the gate-source voltage Vgs of the transistor M1 does not fluctuate due to power supply noise. As a result, the operating current Iring supplied from the transistor M1 to the ring oscillator 51 does not vary, so the oscillation frequency of the VCO 5 also does not vary.
  • the low-pass filter 40 is provided between the ground terminal VSS and the power supply node VSSPW, ground noise is reduced and supplied to the power supply node VSSPW. Therefore, the influence of ground noise on the back gate of the transistor M5 of the switch section 44 and the source and back gate of the transistor M3 of the switch control section 43 is eliminated. As a result, the control voltage Vin does not vary due to ground noise, so the oscillation frequency of the VCO 5 also does not vary.
  • VDD wiring constituting the power supply node VDD is laid between the transmission wiring through which the control voltage Vin is transmitted and the VSS wiring constituting the ground node VSS, ground noise is caused by crosstalk. It can be suppressed from riding on the control voltage Vin.
  • the oscillation frequency of the VCO 5 will not fluctuate due to noise in both cases where power supply noise is on the power supply terminal VDD and ground noise is on the ground terminal VSS. .
  • the switch section 44 is composed of a P-type transistor M4 and an N-type transistor M5, but the present invention is not limited thereto.
  • the switch section 44 may be composed of only N-type transistors. In that case, the back gates of all N-type transistors forming the switch section 44 are connected to the power supply node VSSPW.
  • variable section 42 includes only one capacitive element C3, but is not limited to this.
  • a plurality of capacitive elements C31 to C3n may be provided in the variable section 42.
  • a switch section 44 may be provided for each of the capacitive elements C31 to C3n, so that whether to add or disconnect from the loop filter 4 can be switched based on different switch control signals SWC1 to SWCn, respectively.
  • the back gate of transistor M4 of each switch section 44 and the source and back gate of transistor M3 of switch control section 43 are connected to power supply node VSSPW.
  • the variable section 42 may include a resistance element R3 and a capacitance element C3.
  • a resistive element R3 is provided between the capacitive element C3 and the source of the transistor M4 and the drain of the transistor M5 of the switch section 44.
  • the same effects as in the above embodiment can be obtained.
  • a common reference numeral is used for the capacitive element C3 in FIGS. 2 and 5, but there is no intention to limit that the structures and/or capacitance values are the same. The same applies to other components.
  • resistance element R1 corresponds to the fourth resistance element
  • resistance element R3 corresponds to the third resistance element.
  • resistance elements R31 to R3n may be provided between each of the capacitive elements C31 to C3n and the switch sections 44, 44, . . . in FIG. 4, respectively.
  • a plurality of transistors that generate the operating current Iring from the control voltage Vin may be provided in parallel so that the operating current Iring can be adjusted.
  • FIG. 6 shows an example in which two transistors M11 and M12 that generate the operating current Iring from the control voltage Vin are provided.
  • a transistor M13 which is turned on and off by the current control signal IC1
  • a transistor M14 which is turned on and off by the current control signal IC2 is provided between the transistor M12 and the ring oscillator 51. It is set up.
  • the oscillation frequency range of the VCO 5 can be changed by turning on/off the transistor M13 and/or the transistor M14, and the output frequency range that can be supported by the PLL 1 can be expanded.
  • FIG. 6 shows an example in which two VtoI transistors M11 and M12 are connected in parallel, three or more VtoI transistors may be connected in parallel. This allows the current adjustment range to be expanded and fine adjustments to be made.
  • FIG. 7 shows an example in which the power supply and ground are inverted with respect to the circuit in FIG. 2.
  • components in FIG. 7 that correspond to those in FIG. 2 are given the same reference numerals, and here, the explanation will focus on the differences between them.
  • a low-pass filter 40 is provided between the power supply terminal VDD (corresponding to the second power supply terminal) and the power supply node VDDNW (corresponding to the third power supply node), and the low-pass filter 40 is provided between the power supply terminal VDD (corresponding to the second power supply terminal) and the power supply node VDDNW (corresponding to the third power supply node), and (corresponding to the first power supply terminal), a filter section 41 is provided between the terminal and the terminal.
  • the resistance element R6 is provided between the power supply terminal VDD and the power supply node VDDNW.
  • a series circuit of a resistive element R1 and a capacitive element C1 a series circuit of a switch section 44 and a capacitive element C3, and a capacitive element C2 are connected between the first node N1 and the ground node VSS. connected in parallel.
  • switch control section 43 the source and back gate of P-type transistor M2 constituting the inverter are connected to power supply node VDDNW. Further, the back gate of the transistor M3 constituting the inverter is connected to the ground node VSS.
  • the P-type transistor M4 that receives the output of the switch control section 43 has its source connected to the first node N1, its drain connected to the capacitive element C3, and its back gate connected to the power supply node VDDNW.
  • the N-type transistor M5, which receives the switch control signal SWC at its gate, has a drain connected to the first node N1, a source connected to the capacitive element C3, and a back gate connected to the ground node VSS.
  • the output terminal P2 of the loop filter 4 is connected to the gate of an N-type transistor M16.
  • the N-type transistor M16 has a source connected to the ground node VSS, and a drain connected to the drain of the P-type transistor M17.
  • the transistor M17 has a source connected to the power supply node VDD, and a gate connected to the gate of the transistor M1 that supplies the operating current Iring.
  • the PLL 1 including the loop filter 4 and VCO 5 shown in FIG. 7 as constituent elements also operates in the same manner as in the embodiment described above, and the same effects can be obtained. Specifically, when power supply noise is on the power supply terminal VDD, the power supply noise is reduced by the low-pass filter 40, and the back gate of the transistor M4 of the switch section 44 and the source and back gate of the transistor M2 of the switch control section 43 are The influence of power supply noise on the gate disappears.
  • ground noise is on the ground terminal VSS, as in the above embodiment, ground noise with the same phase and amplitude as the ground VSS is also on the control voltage Vin, so that the gate-source voltage Vgs of the transistor M1 is There are no fluctuations caused by power supply noise.
  • the operating current Iring supplied from the transistor M1 to the ring oscillator 51 of the VCO 5 does not vary, so the oscillation frequency of the VCO 5 also does not vary.
  • the well of the P-type transistor in the filter section 41 is separated from the well of the P-type transistor in other parts. Specifically, the N-well where the P-type transistors constituting the switch section 44 and the switch control section 43 are formed is separated from the N-well where the other P-type transistors of the loop filter 4 are formed.
  • the VDD wiring forming the power supply node VDD is laid between the transmission wiring through which the control voltage Vin is transmitted and the VSS wiring forming the power supply node VSS, but the present invention is not limited to this.
  • the VDD wiring described above another wiring capable of shielding noise between the transmission wiring and the VSS wiring may be installed.
  • the distance between the transmission wiring and the VSS wiring may be increased to the extent that crosstalk can be appropriately suppressed.
  • the filter section 41 includes the switch control section 43, but the filter section 41 is not limited thereto.
  • the switch control section 43 may be provided outside the loop filter 4 or may be part of the configuration of the switch section 44.
  • the loop filter of the present disclosure is extremely useful because it can suppress fluctuations in oscillation frequency due to power supply noise and/or ground noise while making the PLL compatible with a wide input frequency range and a wide output frequency range.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

ループフィルタ４は、第１のノードＮ１を介して互いに接続された入力端子Ｐ１および出力端子Ｐ２と、フィルタ部４１と、第２の電源端子と第３の電源ノードとの間に設けられたローパスフィルタ４０とを備える。フィルタ部４１を構成する第１の抵抗素子および第１の容量素子の一部は、スイッチ部４４を介して第１のノードＮ１と第１の電源端子との間に設けられており、スイッチ部４４のオン／オフによりフィルタ部の抵抗値または容量値の少なくとも一方が可変である。また、スイッチ部４４は、トランジスタを用いて構成され、そのトランジスタの少なくとも１つのバックゲートは、電源ノードに接続される。

Description

ＰＬＬに用いられるループフィルタおよびＰＬＬ
　本開示は、ＰＬＬ(Phase Locked Loop)に用いられるループフィルタおよびそれを使用したＰＬＬに関する。
　ＰＬＬに用いられるループフィルタは、位相比較回路の比較結果をアナログ電圧に変換するローパスフィルタとしての機能を有する。ループフィルタから出力されたアナログ電圧はＶＣＯ（Voltage Controlled Oscillator）に入力され、ＶＣＯにおいてアナログ電圧に対応した周期的な発振信号が生成される。
　近年、半導体集積回路の高速化にともない、ＰＬＬに対して、広い入力周波数範囲に対応すること、および、広い出力周波数範囲において高速かつ低ジッタなクロックを生成することが要求されている。
　特許文献１には、ＭＯＳトランジスタで構成された切り替えスイッチを用いてループフィルタの定数（抵抗値と容量値）を切り替え可能にしたＰＬＬの構成例が示されている。
特開２０００－０４０９６０号公報
　特許文献１では図示が省略されているが、一般的に、上記の切り替えスイッチを構成するＭＯＳトランジスタは、そのバックゲートがグランド電位に接続される。このような構成においてグランドにノイズがある場合、容量結合に起因してループフィルタの出力ノード、すなわちＶＣＯの入力ノードにノイズが混入し、ＶＣＯの発振周波数が変動する。
　また、同構成において、電源にノイズがある場合、ＶＣＯの電流源として使用される電源－電流変換トランジスタ(ＶｔｏＩトランジスタ)のソースにその電源のノイズが乗る。一方で、上記のスイッチを構成するＭＯＳトランジスタのバックゲート端子がグランドに接続されている。そうすると、ＶｔｏＩトランジスタのゲートに接続されるループフィルタの出力ノード、すなわちＶＣＯの入力ノードへのノイズはＶｔｏＩトランジスタのソースへのノイズとは位相も振幅も異なることになる。これにより、ＶＣＯの電流源の出力電流が変動し、ＶＣＯの発振周波数が変動する。
　本開示は、上記課題に鑑みてなされたものであり、その目的は、グランドあるいは電源に混入するノイズの影響を抑えた定数切り替え機能を有するループフィルタと、それを使用したＰＬＬを実現することである。
　本開示の一態様におけるループフィルタは、ＰＬＬに用いられるものであって、第１のノードを介して互いに接続された入力端子および出力端子と、前記第１のノードと第１の電源端子との間に設けられており、第１の抵抗素子、第１の容量素子およびスイッチ部を含むフィルタ部と、第２の電源端子と第３の電源ノードとの間に設けられたローパスフィルタとを備え、前記第１の抵抗素子および前記第１の容量素子の一部は、前記スイッチ部を介して前記第１のノードと前記第１の電源端子との間に設けられており、前記スイッチ部のオン／オフにより前記フィルタ部の抵抗値または容量値の少なくとも一方が可変であり、前記スイッチ部は、トランジスタを用いて構成され、前記トランジスタの少なくとも１つのバックゲートは、前記第３の電源ノードに接続される。
　上記態様によると、スイッチ部のオン／オフによりフィルタ部の抵抗値または容量値の少なくとも一方を可変にしているので、より広い入力周波数範囲の対応、および、より広い出力周波数範囲の対応が可能となる。また、第２の電源端子と電源ノードとの間にローパスフィルタを設け、スイッチ部を構成するトランジスタの少なくとも１つのバックゲートを電源ノードに接続している。これにより、第２の電源端子に乗っているノイズによってループフィルタの出力電圧が変動するのを防ぐことができる。その結果、ループフィルタが用いられるＰＬＬの発振周波数の変動を抑制することができる。
　本開示のループフィルタは、そのループフィルタが用いられるＰＬＬの入力周波数範囲および出力周波数範囲を広げることを可能にしつつ、電源ノイズによる発振周波数の変動を抑制することができる。
ＰＬＬの構成例を示すブロック図 ループフィルタおよびＶＣＯの構成例を示す回路図 ループフィルタおよびＶＣＯの他の構成例を示す回路図 可変部の他の構成例を示す回路図 ループフィルタおよびＶＣＯの他の構成例を示す回路図 ループフィルタおよびＶＣＯの他の構成例を示す回路図 ループフィルタおよびＶＣＯの他の構成例を示す回路図
　以下、実施の形態について説明する。なお、以下の実施形態において示される具体的な回路構成等は、発明の理解を容易にするための例示にすぎず、発明の範囲を限定する意図はない。なお、以下の説明において、回路のノードと、そのノードを通る信号や電流またはそのノードの電圧に同じ符号を付して説明する場合がある。また、対応する電源名、電源ノード、電源端子および電源電圧に同じ符号を付して説明する場合がある。
　－ＰＬＬの構成－
　図１に示すように、ＰＬＬ１は、位相比較器２と、チャージポンプ３と、ループフィルタ４と、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）５と、分周器６とを備える。
　位相比較器２は、外部から入力されたリファレンスクロックとしての外部クロック信号ＣＬＫｉｎと、分周器６から出力されるフィードバッククロック信号ＲＥＦＣＬＫとを入力として受け、両クロック信号の周波数および位相を比較する。そして、フィードバッククロック信号ＲＥＦＣＬＫの周波数が、外部クロック信号ＣＬＫｉｎの周波数と比較して高い場合にＵＰ信号を活性状態にし、低い場合にＤＯＷＮ信号を活性状態にする。
　チャージポンプ３は、位相比較器２から出力されたＵＰ信号およびＤＯＷＮ信号を入力として受け、チャージポンプ動作を行う。
　ループフィルタ４は、チャージポンプ３から出力された信号ＬＦｉｎを入力として受け、その信号ＬＦｉｎを制御電圧Ｖｉｎに変換して出力する。ループフィルタ４の回路構成例については、後ほど具体例を示して説明する。
　ＶＣＯ５は、ループフィルタ４から出力された制御電圧Ｖｉｎに応じた周波数で発振し、出力信号ＣＬＫｏｕｔを出力する。ＶＣＯ５の回路構成例については、後ほど具体例を示して説明する。
　分周器６は、ＶＣＯ５から出力された出力信号ＣＬＫｏｕｔを入力として受けて、任意に設定された分周比で分周された結果をフィードバッククロック信号ＲＥＦＣＬＫとして出力する。
　－ループフィルタの構成－
　図２は、ループフィルタ４およびＶＣＯ５の構成例を示す回路図である。
　図２に示すように、ループフィルタ４は、ローパスフィルタ４０とフィルタ部４１とを備える。ループフィルタ４の入力端子Ｐ１と出力端子Ｐ２との間は、第１のノードＮ１で接続される。
　（ローパスフィルタ）
　ローパスフィルタ４０は、グランド端子ＶＳＳ（第２の電源端子に相当）と電源ノードＶＳＳＰＷとの間に設けられる。電源ノードＶＳＳＰＷは、グランド端子ＶＳＳに接続されたグランドノードＶＳＳとは分離されている。具体的に、電源ノードＶＳＳＰＷは、ＰＬＬ１の他の構成要素、例えば、ＶＣＯ５に接続されたグランドノードＶＳＳとは分離されている。
　図２の例では、ローパスフィルタ４０は、グランド端子ＶＳＳと電源ノードＶＳＳＰＷとの間に設けられた抵抗素子Ｒ６と、電源端子ＶＤＤと電源ノードＶＳＳＰＷとの間に設けられた容量素子Ｃ６とを備える。抵抗素子Ｒ６は、第２の抵抗素子に相当し、容量素子Ｃ６は、第２の容量素子に相当する。
　なお、ローパスフィルタ４０の構成は、図２の構成に限定されず、同様の機能を有する他の構成に変更できる。例えば、ローパスフィルタ４０の抵抗値および容量値の少なくとも一方を可変式にしてもよい。具体的に、図３の例では、抵抗素子Ｒ６と並列に、抵抗素子Ｒ６２およびトランジスタＭ６２の直列回路を設けている。また、容量素子Ｃ６と並列に、容量素子Ｃ６１およびトランジスタＭ６１の直列回路を設けている。これにより、トランジスタＭ６１，Ｍ６２のオン／オフによりローパスフィルタ４０の定数を変更することができる。そうすると、ノイズに応じて最適なＬＰＦ特性を得ることができ、グランド端子ＶＳＳからのノイズを効果的に抑制することができ、ＶＣＯ５の発振周波数の変動をより効果的に抑制することができる。
　（フィルタ部）
　フィルタ部４１は、第１のノードＮ１と電源端子ＶＤＤ（第１の電源端子に相当）との間に設けられた抵抗素子および容量素子を含む。また、フィルタ部４１は、上記の抵抗素子の抵抗値または容量素子の容量値の少なくとも一方を可変にする可変部４２を備える。
　抵抗素子および容量素子の一部は可変部４２に設けられ、抵抗素子および容量素子の残りの一部または残りの全部は、電源ノードＶＤＤと第１のノードＮ１との間に直接接続される。
　図２の例では、可変部４２に容量素子Ｃ３が設けられている。そして、容量素子Ｃ１と抵抗素子Ｒ１との直列回路が電源ノードＶＤＤと第１のノードＮ１との間に接続され、容量素子Ｃ２が電源ノードＶＤＤと第１のノードＮ１との間に接続されている。容量素子Ｃ３は第３の容量素子に相当し、容量素子Ｃ１は第４の容量素子に相当し、容量素子Ｃ２は第５の容量素子に相当する。
　言い換えると、電源ノードＶＤＤと第１のノードＮ１との間には、容量素子Ｃ１と抵抗素子Ｒ１との直列回路、容量素子Ｃ３とスイッチ部４４との直列回路、および、容量素子Ｃ２が、並列に接続される。そして、スイッチ部４４のオン／オフによりフィルタ部４１の抵抗値または容量値の少なくとも一方が可変できるようになっている。図２の例では、フィルタ部４１の容量値が可変できる例となっている。
　可変部４２は、上記の抵抗素子および容量素子の一部に加えて、スイッチ制御部４３と、スイッチ部４４とを備える。
　スイッチ部４４は、可変部４２に設けられた抵抗素子および／または容量素子について、ループフィルタ４に付加するか、ループフィルタ４から切り離すかを切り替える機能を有する。
　図２の例では、スイッチ部４４のオン／オフにより、電源ノードＶＤＤと第１のノードＮ１との間に容量素子Ｃ３を接続するか、容量素子Ｃ３をループフィルタ４から切り離すかを切り替えることができる。言い換えると、図２は、スイッチ部４４のオン／オフにより、フィルタ部４１の容量値を調整可能にした構成例である。
　スイッチ部４４は、トランジスタを用いて構成され、トランジスタの少なくとも１つのバックゲートは、電源ノードＶＳＳＰＷ（第３の電源ノードに相当）に接続される。図２では、スイッチ部４４が、２つのトランジスタＭ４，Ｍ５で構成された例を示す。Ｐ型のトランジスタＭ４は、ソースが容量素子Ｃ３に接続され、ドレインが第１のノードＮ１に接続され、バックゲートが電源ノードＶＤＤに接続される。Ｎ型のトランジスタＭ５は、ドレインが容量素子Ｃ３に接続され、ソースが第１のノードＮ１に接続され、バックゲートが電源ノードＶＳＳＰＷに接続される。
　スイッチ制御部４３は、スイッチ制御信号ＳＷＣに基づいて、スイッチ部４４をオン／オフさせる。スイッチ制御信号ＳＷＣは、例えば、ＰＬＬ１の外部から入力される。図２の例では、スイッチ制御部４３は、トランジスタＭ２，Ｍ３で構成されるインバータを備える。インバータの入力には、スイッチ制御信号ＳＷＣが与えられ、インバータの出力はトランジスタＭ４のゲートに与えられる。また、スイッチ制御信号ＳＷＣは、トランジスタＭ５のゲートに与えられる。Ｐ型のトランジスタＭ２は、ソースが電源ノードＶＤＤに接続され、ドレインがトランジスタＭ３のドレインおよびトランジスタＭ４のゲートに接続され、バックゲートが電源ノードＶＤＤに接続される。Ｎ型のトランジスタＭ３は、ソースおよびバックゲートが電源ノードＶＳＳＰＷに接続される。
　なお、スイッチ部４４を構成するトランジスタＭ５のバックゲートのみを電源ノードＶＳＳＰＷに接続してもよい。この場合、トランジスタＭ３のソースおよびバックゲートは、グランドノードＶＳＳに接続される。
　ループフィルタ４には、トリプルウェル構造が用いられる。具体的に、スイッチ部４４およびスイッチ制御部４３を構成するＮ型のトランジスタが形成されるＰウェルは、ループフィルタ４の他のＮ型のトランジスタが形成されるＰウェルまたはＰ基板とは分離される。
　－ＶＣＯの構成－
　ＶＣＯは、制御電圧Ｖｉｎから動作電流Ｉｒｉｎｇを生成するトランジスタＭ１と、リングオシレータ５１とを備える。リングオシレータ５１は、動作電流Ｉｒｉｎｇに応じて出力信号ＣＬＫｏｕｔの発信周波数を変化させる。
　なお、ＰＬＬ１を含む半導体集積回路の基板上では、制御電圧Ｖｉｎが伝送される伝送配線とグランドノードＶＳＳを構成するＶＳＳ配線との間に、電源ノードＶＤＤを構成するＶＤＤ配線を敷設する。そうすることで、ＶＤＤ配線が伝送配線とＶＳＳ配線の間のシールド配線として機能する。また、仮にＶＳＳ配線からのクロストークによりＶＤＤ配線に電源ノイズが乗った場合でも、以下の「ＰＬＬの動作（１）」に示すようにＰＬＬ１の動作に問題は生じない。
　次に、ＰＬＬの動作例について説明する。
　－ＰＬＬの動作（１）－
　ここでは、図２の回路を参照しつつ、電源端子ＶＤＤに電源ノイズが乗っている場合について説明する。
　前述のとおり、ループフィルタ４において、電源ノードＶＤＤと第１のノードＮ１との間に設けられた容量素子Ｃ１，Ｃ２，Ｃ３による容量カップリングにより、電源端子ＶＤＤと出力端子Ｐ２との間の両端の電位差が保持される。これにより、制御電圧Ｖｉｎにも電源電圧ＶＤＤと同位相かつ同振幅の電源ノイズが乗る。また、前述のとおり、ＶＣＯ５に電流を供給するトランジスタＭ１のソースが電源ノードＶＤＤに接続されている。したがって、トランジスタＭ１のゲート－ソース間電圧Ｖｇｓには、電源ノイズに起因する変動が生じない。その結果、トランジスタＭ１からリングオシレータ５１に供給される動作電流Ｉｒｉｎｇも変動しないので、ＶＣＯ５の発振周波数も変動しない。
　なお、電源ノードＶＤＤと第１のノードＮ１とが隣接している場合には、両配線間のクロストークが発生することも考えられる。ただし、この場合においても、第１のノードＮ１には、電源ノイズに起因する同位相かつ同振幅のノイズが乗るだけなので問題は生じない。
　－ＰＬＬの動作（２）－
　ここでは、図２の回路を参照しつつ、グランド端子ＶＳＳにグランドノイズが乗っている場合について説明する。
　前述のとおり、グランド端子ＶＳＳと電源ノードＶＳＳＰＷとの間には、ローパスフィルタ４０が設けられているので、グランドノイズが低減されて電源ノードＶＳＳＰＷに供給される。そのため、スイッチ部４４のトランジスタＭ５のバックゲート、並びに、スイッチ制御部４３のトランジスタＭ３のソースおよびバックゲートへのグランドノイズの影響はなくなる。これにより、制御電圧Ｖｉｎは、グランドノイズによって変動しないので、ＶＣＯ５の発振周波数も変動しない。
　また、前述のとおり、制御電圧Ｖｉｎが伝送される伝送配線とグランドノードＶＳＳを構成するＶＳＳ配線との間に、電源ノードＶＤＤを構成するＶＤＤ配線を敷設しているので、グランドノイズがクロストークによって制御電圧Ｖｉｎに乗ることを抑制できる。
　以上のように、電源端子ＶＤＤに電源ノイズが乗っている場合、および、グランド端子ＶＳＳにグランドノイズが乗っている場合のいずれにおいても、ノイズに起因してＶＣＯ５の発信周波数が変動することはない。これにより、ローパスフィルタ４０の定数を可変としてＰＬＬ１を広い入力周波数範囲および広い出力周波数範囲への対応を可能としつつ、電源ノイズおよび／またはグランドノイズによる発振周波数の変動を抑制することができる。
　－その他の実施形態－
　上記の実施形態において、スイッチ部４４が、Ｐ型のトランジスタＭ４とＮ型のトランジスタＭ５で構成されている例を示したがこれに限定されない。図示しないが、例えば、スイッチ部４４をＮ型トランジスタのみで構成してもよい。その場合、スイッチ部４４を構成するすべてのＮ型トランジスタのバックゲートは、電源ノードＶＳＳＰＷに接続される。
　上記の実施形態において、可変部４２は、１つの容量素子Ｃ３のみを備えるものとしたがこれに限定されない。
　例えば、図４に示すように、可変部４２に複数の容量素子Ｃ３１～Ｃ３ｎ（ｎ＝２以上の整数）を設けてもよい。そして、それぞれの容量素子Ｃ３１～Ｃ３ｎに対してスイッチ部４４を設け、ループフィルタ４に付加するか／切り離すかを、それぞれ異なるスイッチ制御信号ＳＷＣ１～ＳＷＣｎに基づいて切り替え可能にしてもよい。この場合においても、それぞれのスイッチ部４４のトランジスタＭ４のバックゲート、並びに、スイッチ制御部４３のトランジスタＭ３のソースおよびバックゲートは、電源ノードＶＳＳＰＷに接続される。これにより、上記の実施形態で記載した効果に加えて、より広い入力周波数範囲の対応、および／または、より広い出力周波数範囲の対応が可能となる。
　また、例えば、図５に示すように、可変部４２が抵抗素子Ｒ３と容量素子Ｃ３とを備えるようにしてもよい。具体的に、図５の例では、図２の回路に加えて、容量素子Ｃ３とスイッチ部４４のトランジスタＭ４のソースおよびトランジスタＭ５のドレインとの間に抵抗素子Ｒ３が設けられている。この場合においても、上記の実施形態と同様の効果が得られる。なお、説明の便宜上、図２と図５の容量素子Ｃ３に共通の符号を用いているが、互いの構成および／または容量値が同じであることを限定する意図はない。他の構成要素についても同様である。また、図５において、抵抗素子Ｒ１は第４の抵抗素子に相当し、抵抗素子Ｒ３は第３の抵抗素子に相当する。
　なお、図５の構成の変形例として、図４と同様にして、可変部４２に複数の容量素子Ｃ３１～Ｃ３ｎ（ｎ＝２以上の整数）および複数の抵抗素子Ｒ３１～Ｒ３ｎ（図示省略）を設けてもよい。具体的には、図４のそれぞれの容量素子Ｃ３１～Ｃ３ｎとスイッチ部４４，４４，…との間に、それぞれ抵抗素子Ｒ３１～Ｒ３ｎを設けてもよい。これにより、上記の実施形態で記載した効果に加えて、より広い入力周波数範囲およびより広い出力周波数範囲の対応が可能となる。
　上記の実施形態のＶＣＯ５について、制御電圧Ｖｉｎから動作電流Ｉｒｉｎｇを生成するトランジスタ（ＶｔｏＩトランジスタ）を並列に複数設けて、動作電流Ｉｒｉｎｇを調整できるようにしてもよい。図６には、制御電圧Ｖｉｎから動作電流Ｉｒｉｎｇを生成するトランジスタＭ１１，Ｍ１２を２つ設けた例を示す。そして、トランジスタＭ１１とリングオシレータ５１との間に電流制御信号ＩＣ１でオン／オフされるトランジスタＭ１３を設け、トランジスタＭ１２とリングオシレータ５１との間に電流制御信号ＩＣ２でオン／オフされるトランジスタＭ１４を設けている。これにより、トランジスタＭ１３および／またはトランジスタＭ１４のオン／オフによって、ＶＣＯ５の発振周波数範囲を変更することができ、ＰＬＬ１が対応可能な出力周波数範囲を広げることができる。なお、図６では、２つのＶｔｏＩトランジスタＭ１１，Ｍ１２を並列に接続する例を示したが、３つ以上のＶｔｏＩトランジスタを並列に接続してもよい。これにより、電流の調整範囲を広げたり、細かな調整ができるようになる。
　図７は、図２の回路に対して電源とグランドとを反転させた例を示している。説明の便宜上、図７において、図２と対応する構成要素に共通の符号を付しており、ここでは、それぞれの相違点を中心に説明する。
　ループフィルタ４では、電源端子ＶＤＤ（第２の電源端子に相当）と電源ノードＶＤＤＮＷ（第３の電源ノードに相当）との間にローパスフィルタ４０が設けられ、第１のノードＮ１とグランド端子ＶＳＳ（第１の電源端子に相当）との間にフィルタ部４１が設けられている。
　ローパスフィルタ４０において、抵抗素子Ｒ６は、電源端子ＶＤＤと電源ノードＶＤＤＮＷとの間に設けられる。
　フィルタ部４１において、第１のノードＮ１とグランドノードＶＳＳとの間には、抵抗素子Ｒ１と容量素子Ｃ１との直列回路、スイッチ部４４と容量素子Ｃ３との直列回路、および、容量素子Ｃ２が並列に接続される。スイッチ制御部４３において、インバータを構成するＰ型のトランジスタＭ２のソースおよびバックゲートは、電源ノードＶＤＤＮＷに接続される。また、インバータを構成するトランジスタＭ３のバックゲートは、グランドノードＶＳＳに接続される。スイッチ部４４において、スイッチ制御部４３の出力を受けるＰ型のトランジスタＭ４は、ソースが第１のノードＮ１に接続され、ドレインが容量素子Ｃ３に接続され、バックゲートが電源ノードＶＤＤＮＷに接続される。スイッチ制御信号ＳＷＣをゲートに受けるＮ型のトランジスタＭ５は、ドレインが第１のノードＮ１に接続され、ソースが容量素子Ｃ３に接続され、バックゲートがグランドノードＶＳＳに接続される。
　ＶＣＯ５において、ループフィルタ４の出力端子Ｐ２には、Ｎ型のトランジスタＭ１６のゲートが接続される。Ｎ型のトランジスタＭ１６は、ソースがグランドノードＶＳＳに接続され、ドレインがＰ型のトランジスタＭ１７のドレインに接続される。トランジスタＭ１７は、ソースが電源ノードＶＤＤに接続され、ゲートが動作電流Ｉｒｉｎｇを供給するトランジスタＭ１のゲートに接続される。
　図７のループフィルタ４およびＶＣＯ５を構成要素として含むＰＬＬ１においても、前述の実施形態と同様に動作し、同様の効果が得られる。具体的には、電源端子ＶＤＤに電源ノイズが乗っている場合、ローパスフィルタ４０によって電源ノイズが低減され、スイッチ部４４のトランジスタＭ４のバックゲート、並びに、スイッチ制御部４３のトランジスタＭ２のソースおよびバックゲートへの電源ノイズの影響はなくなる。グランド端子ＶＳＳにグランドノイズが乗っている場合、前述の実施形態と同様に、制御電圧ＶｉｎにもグランドＶＳＳと同位相かつ同振幅のグランドノイズが乗ることにより、トランジスタＭ１のゲート－ソース間電圧Ｖｇｓには、電源ノイズに起因する変動が生じない。その結果、トランジスタＭ１からＶＣＯ５のリングオシレータ５１に供給される動作電流Ｉｒｉｎｇも変動しないので、ＶＣＯ５の発振周波数も変動しない。
　なお、図３、図５、図６で追加した構成の一部または全部を図７の回路に追加してもよく、同様の効果が得られる。また、図７の構成において、フィルタ部４１のＰ型トランジスタのウェルは他の部分のＰ型トランジスタのウェルと分離される。具体的に、スイッチ部４４およびスイッチ制御部４３を構成するＰ型トランジスタが形成されるＮウェルは、ループフィルタ４の他のＰ型トランジスタが形成されるＮウェルとは分離される。
　また、上記の実施形態において、制御電圧Ｖｉｎが伝送される伝送配線と電源ノードＶＳＳを構成するＶＳＳ配線との間に、電源ノードＶＤＤを構成するＶＤＤ配線を敷設するとしたが、これに限定されない。例えば、上記のＶＤＤ配線に代えて上記の伝送配線とＶＳＳ配線との間のノイズをシールドし得る他の配線を敷設してもよい。また、上記のＶＤＤ配線を敷設する代わりに、伝送配線とＶＳＳ配線との配線間距離をクロストークを適切に抑制できる程度に大きくしてもよい。
　上記の実施形態において、フィルタ部４１は、スイッチ制御部４３を含む例について説明したが、これに限定されない。例えば、スイッチ制御部４３は、ループフィルタ４の外部に設けてもよく、スイッチ部４４の構成の一部としてもよい。
　本開示のループフィルタは、ＰＬＬを広い入力周波数範囲および広い出力周波数範囲に対応可能にしつつ、電源ノイズおよび／またはグランドノイズによる発振周波数の変動を抑制することができるので極めて有用である。
　１　ＰＬＬ
　４　ループフィルタ
　４０　フィルタ部
　４１　ローパスフィルタ
　４４　スイッチ部
　５　ＶＣＯ
　Ｃ１　容量素子（第１の容量素子、第４の容量素子）
　Ｃ２　容量素子（第１の容量素子、第５の容量素子）
　Ｃ３　容量素子（第１の容量素子、第３の容量素子）
　Ｃ６　容量素子（第２の容量素子）
　Ｎ１　第１のノード
　Ｐ１　入力端子
　Ｐ２　出力端子
　Ｒ１　抵抗素子（第１の抵抗素子、第４の抵抗素子）
　Ｒ３　抵抗素子（第１の抵抗素子、第３の抵抗素子）
　Ｒ６　抵抗素子（第２の抵抗素子）
　ＥＸＴＣＬＫ　外部クロック信号
　ＲＥＦＣＬＫ　フィードバッククロック信号
　ＶＤＤ　電源端子（第１の電源端子）
　ＶＳＳ　グランド端子（第２の電源端子）
　ＶＳＳＰＷ　電源ノード（第３の電源ノード）
　ＶＳＳＮＷ　電源ノード（第３の電源ノード）
　

Claims (11)

  1. 　ＰＬＬに用いられるループフィルタであって、
    　第１のノードを介して互いに接続された入力端子および出力端子と、
    　前記第１のノードと第１の電源端子との間に設けられており、第１の抵抗素子、第１の容量素子およびスイッチ部を含むフィルタ部と、
    　第２の電源端子と第３の電源ノードとの間に設けられたローパスフィルタとを備え、
    　前記第１の抵抗素子および前記第１の容量素子の一部は、前記スイッチ部を介して前記第１のノードと前記第１の電源端子との間に設けられており、前記スイッチ部のオン／オフにより前記フィルタ部の抵抗値または容量値の少なくとも一方が可変であり、
    　前記スイッチ部は、トランジスタを用いて構成され、前記トランジスタの少なくとも１つのバックゲートは、前記第３の電源ノードに接続されている
    ことを特徴とするループフィルタ。
  2. 　請求項１に記載のループフィルタにおいて、
    　前記バックゲートが前記第３の電源ノードに接続されたトランジスタが形成されるウェルは、前記ループフィルタを構成する他のトランジスタが形成されるウェルまたは基板と分離されている
    ことを特徴とするループフィルタ。
  3. 　請求項１に記載のループフィルタにおいて、
    　前記ローパスフィルタは、前記第２の電源端子と前記第３の電源ノードとの間に接続された第２の抵抗素子と、前記第３の電源ノードと前記第１の電源端子との間に接続された第２の容量素子とを用いたＲＣ型のフィルタであり、
    　前記第２の抵抗素子の抵抗値または前記第２の容量素子の容量値の少なくとも一方が可変である
    ことを特徴とするループフィルタ。
  4. 　請求項１に記載のループフィルタにおいて、
    　前記第２の電源端子に接続された第２の電源と前記第１のノードとの間に、シールド配線が敷設されている
    ことを特徴とするループフィルタ。
  5. 　請求項１に記載のループフィルタにおいて、
    　前記第１の容量素子は、第３の容量素子と、第４の容量素子と、第５の容量素子とを含み、
    　前記第１のノードと前記第１の電源端子との間において、前記スイッチ部と前記第３の容量素子の直列回路、前記第１の抵抗素子と前記第４の容量素子の直列回路、および、前記第５の容量素子が並列に接続されている
    ことを特徴とするループフィルタ。
  6. 　請求項５に記載のループフィルタにおいて、
    　前記フィルタ部は、前記スイッチ部と前記第３の容量素子の直列回路を複数備え、当該複数の直列回路が、前記第１のノードと前記第１の電源端子との間に並列に接続されている
    ことを特徴とするループフィルタ。
  7. 　請求項１に記載のループフィルタにおいて、
    　前記第１の抵抗素子は、第３の抵抗素子と、第４の抵抗素子を含み、
    　前記第１の容量素子は、第３の容量素子と、第４の容量素子と、第５の容量素子とを含み、
    　前記第１のノードと前記第１の電源端子との間において、前記スイッチ部と前記第３の容量素子と前記第３の抵抗素子の直列回路、前記第４の抵抗素子と前記第４の容量素子の直列回路、および、前記第５の容量素子が並列に接続されている
    ことを特徴とするループフィルタ。
  8. 　請求項７に記載のループフィルタにおいて、
    　前記フィルタ部は、前記スイッチ部と前記第３の容量素子と前記第３の抵抗素子の直列回路を複数備え、当該複数の直列回路が、前記第１のノードと前記第１の電源端子との間に並列に接続されている
    ことを特徴とするループフィルタ。
  9. 　請求項１に記載のループフィルタにおいて、
    　前記バックゲートが前記第３の電源ノードに接続されたトランジスタのソースは、前記第３の電源ノードに接続されている
    ことを特徴とするループフィルタ。
  10. 　外部から受けた外部クロック信号とフィードバッククロック信号とを比較する位相比較器と、
    　位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
    　チャージポンプの出力を制御電圧に変換する請求項１に記載のループフィルタと、
    　前記制御電圧を入力電圧として受け、前記制御電圧に応じた発振信号を出力する電圧制御発振器と、
    　前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備える
    ことを特徴とするＰＬＬ。
  11. 　請求項１０に記載のＰＬＬにおいて、
    　前記電圧制御発振器は、前記制御電圧から動作電流を生成する電流源と、
    　前記電流源から供給された動作電流に応じて前記発振信号の発信周波数を変化させるリングオシレータとを備え、
    　前記電流源は、電流制御信号に基づいて前記動作電流が変化する可変電流源である
    ことを特徴とするＰＬＬ。
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