WO2023211019A1 - 발광 소자 및 이를 포함하는 발광 모듈 - Google Patents

발광 소자 및 이를 포함하는 발광 모듈 Download PDF

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류용우
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    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting

Definitions

  • Embodiments of the present invention relate generally to light-emitting devices, and more particularly to light-emitting modules including the same.
  • Light-emitting devices are semiconductor devices using light-emitting diodes, which are inorganic light sources, and are used in a variety of fields such as display devices, vehicle lamps, and general lighting. Light-emitting diodes have the advantages of long lifespan, low power consumption, and fast response speed, so they are quickly replacing existing light sources.
  • Display devices generally implement various colors using a mixture of blue, green, and red colors.
  • a display device includes a plurality of pixels to implement various images, and each pixel has blue, green, and red subpixels. The color of a specific pixel is determined through the colors of these subpixels, and an image is created by combining these pixels.
  • micro LEDs are arranged on a plane corresponding to each subpixel, and numerous micro LEDs are mounted on one substrate.
  • micro LEDs are very small, typically less than 200um or less than 100um, it is generally difficult to transfer microLEDs to a circuit board.
  • a technology is also required to physically protect the light-emitting device without optical distortion or loss of luminance.
  • the color of the image may vary depending on the angle at which the user views the display screen, that is, the viewing angle. Therefore, in addition to technology that simply protects the light-emitting device, there is a need for technology that can improve the image quality of display devices and, in particular, alleviate color differences depending on viewing angle.
  • pixels that form one pixel by vertically stacking subpixels are being developed.
  • a red subpixel emitting red light, a green subpixel emitting green light, and a blue subpixel emitting blue light may be vertically stacked.
  • red light is emitted to the outside through the green subpixel and blue subpixel, so the external extraction efficiency of red light is considerably low.
  • Embodiments provide a light-emitting device with improved luminous efficiency and a light-emitting module including the same.
  • Embodiments also provide a light-emitting device with improved luminous efficiency of red light and a light-emitting module including the same.
  • a light emitting device includes a first subunit that emits light of a first wavelength; a second subunit disposed below the first subunit and emitting light of a second wavelength longer than the first wavelength; and a third subunit disposed below the second subunit and emitting light of a third wavelength longer than the first wavelength, wherein the first subunit includes, a second subunit, and a third subunit.
  • the first sub-unit includes a first upper contact electrode and a first electrically connected to the upper and lower surfaces of the first LED stack, respectively. It further includes a lower contact electrode, and an extraction element that increases extraction efficiency of light of the first wavelength.
  • the extraction element may be a distributed Bragg reflector disposed between the first top contact electrode and the first LED stack.
  • the first LED stack may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, and the first upper contact electrode may make ohmic contact with the first conductivity type semiconductor layer.
  • the distributed Bragg reflector may be patterned to expose a top surface of the first conductive semiconductor layer, and the first upper contact electrode may be connected to the exposed first conductive semiconductor layer.
  • the first conductive semiconductor layer may be exposed in a plurality of regions spaced apart from each other, and the first upper contact electrode may be connected to the first conductive semiconductor layer in the plurality of regions.
  • the distributed Bragg reflector may have a thickness in the range of 1um to 5um.
  • the distributed Bragg reflector may cover the top and sides of the first LED stack.
  • the extraction element may be disposed between the first LED stack and the second sub-unit.
  • the extraction element may provide regions of different refractive indices in the transverse direction between the first LED stack and the second sub-unit.
  • the first sub-unit may further include a first lower contact electrode making ohmic contact with a lower portion of the first LED stack, and the extraction element may be formed of a material layer having a refractive index different from that of the first lower contact electrode. there is.
  • the extraction element may be disposed between the first lower contact electrode and the first LED stack.
  • the extraction element may be patterned to expose a lower surface of the first LED stack, and the first lower contact electrode may connect to the exposed lower surface of the first LED stack.
  • the light emitting device may further include a first adhesive layer disposed between the first subunit and the second subunit, the first lower contact electrode may be patterned to have a plurality of holes, and the extraction element may be patterned to have a plurality of holes. may be formed by the first adhesive layer filling the plurality of holes.
  • the first sub-unit may further include a first lower contact electrode making ohmic contact with a lower portion of the first LED stack, and the extraction element may be disposed between the first lower contact electrode and the second sub-unit.
  • the light emitting device may further include a first adhesive layer disposed between the first subunit and the second subunit, the extraction element may be patterned to expose the first lower contact electrode, and the first subunit may be patterned to expose the first lower contact electrode. 1
  • the adhesive layer may contact the exposed first lower contact electrode.
  • the extraction element may include a convex-convex pattern formed on the lower surface of the first lower contact electrode.
  • a light emitting module includes a circuit board and a plurality of light emitting elements arranged on the circuit board.
  • Each of the light emitting elements includes: a first subunit emitting light of a first wavelength; a second subunit disposed below the first subunit and emitting light of a second wavelength longer than the first wavelength; and a third subunit disposed below the second subunit and emitting light of a third wavelength longer than the first wavelength, wherein the first subunit includes, a second subunit, and a third subunit.
  • each includes a first LED stack, a second LED stack, and a third LED stack
  • the first sub-unit includes a first upper contact electrode and a first electrically connected to the upper and lower surfaces of the first LED stack, respectively. It further includes a lower contact electrode, and an extraction element that increases extraction efficiency of light of the first wavelength.
  • the extraction element may be a distributed Bragg reflector disposed between the first top contact electrode and the first LED stack.
  • the extraction element may be disposed between the first LED stack and the second sub-unit.
  • the extraction element may provide regions of different refractive indices in the transverse direction between the first LED stack and the second sub-unit.
  • FIG. 1A is a schematic plan view illustrating a display device according to an embodiment.
  • Figure 1B is a schematic perspective view to explain various display devices according to an embodiment.
  • Figure 1C is a schematic perspective view to explain another display device according to an embodiment.
  • Figure 1D is a schematic perspective view to explain another display device according to an embodiment.
  • Figure 2A is a schematic perspective view for explaining a light-emitting device according to an embodiment.
  • Figure 2B is a schematic plan view for explaining a light-emitting device according to an embodiment.
  • Figure 2C is a schematic cross-sectional view taken along line A-A' in Figure 2B.
  • Figure 2D is a schematic cross-sectional view taken along line B-B' in Figure 2B.
  • FIGS. 3A, 4A, 5A, 6A, 7A, and 8A are schematic plan views for explaining a method of manufacturing a light-emitting device according to an embodiment.
  • FIGS. 3B, 4B, 5B, 6B, 7B and 8B are schematic cross-sectional views taken along line C-C' of FIGS. 3A, 4A, 5A, 6A, 7A and 8A.
  • Figure 9A is a cross-sectional view of a light-emitting device according to one embodiment.
  • FIG. 9B is a schematic partially enlarged cross-sectional view for explaining the extraction element of FIG. 9A.
  • FIG. 9C is a schematic partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 9A.
  • Figure 10A is a cross-sectional view of a light-emitting device according to one embodiment.
  • FIG. 10B is a schematic partially enlarged cross-sectional view for explaining the extraction element of FIG. 10A.
  • FIG. 10C is a schematic partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 10A.
  • FIG. 10D is a schematic partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 10A.
  • Figure 11A is a cross-sectional view of a light-emitting device according to one embodiment.
  • FIG. 11B is a schematic partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 11A.
  • Figure 12 is a schematic plan view for explaining a method of manufacturing a light-emitting device according to an embodiment.
  • Figures 13, 14A, 14B, and 15 are cross-sectional views schematically showing a light emitting module manufacturing process according to an embodiment.
  • Figure 16 is a schematic cross-sectional view for explaining a light-emitting device according to another embodiment.
  • the illustrated exemplary embodiments are to be understood as providing illustrative features in varying detail of some of the ways in which the inventive concepts may be implemented in practice. Therefore, unless otherwise specified, the features, components, modules, layers, films, panels, regions and/or aspects, etc. of the various embodiments (hereinafter individually or collectively referred to as “elements”) are not intended to be incorporated into the invention. They may be differently combined, separated, interchanged, and/or rearranged within the scope of the concept.
  • cross-hatching and/or shading in the accompanying drawings generally serves to clarify boundaries between adjacent elements.
  • the absence as well as the presence of cross-hatching or shading refers to the specific material of the element, its material properties, dimensions, proportions, commonalities between the elements illustrated, and/or any other properties, properties, properties, etc. It does not imply or indicate any preference or requirement for.
  • the sizes and relative sizes of elements may be exaggerated for clarity and/or illustrative purposes. As example embodiments may be implemented differently, specific process sequences may be performed differently than the described sequence. For example, two sequentially described processes may be performed substantially simultaneously or in an order reversed from that described. Additionally, like reference numerals represent like elements.
  • an element such as a layer
  • connection When an element, such as a layer, is referred to as being “on,” “connected to,” or “coupled to” another element or layer, the element is directly on, connected to, or coupled to another element or layer. They may be combined, or intervening elements or layers may be present. However, when an element or layer is referred to as being “directly on,” “directly connected to,” or “directly coupled to” another element or layer, no intervening elements or layers are present.
  • the term “connected” may refer to a physical, electrical and/or fluidic connection, with or without intervening elements.
  • the D1-axis, D2-axis, and D3-axis are not limited to the three axes of the Cartesian coordinate system such as x, y, and z-axes, and can be interpreted in a broader sense.
  • the D1-axis, D2-axis and D3-axis may be perpendicular to each other, or may represent different directions that are not perpendicular to each other.
  • the term “and/or” includes any and all combinations of one or more of the associated listed items.
  • first, second, etc. may be used herein to describe various types of elements, these elements should not be limited by these terms. These terms are used to distinguish one element from another. Therefore, the first element discussed below may be referred to as the second element without departing from the teachings of the present disclosure.
  • FIG. 1A is a schematic plan view for explaining a display device according to an embodiment
  • FIGS. 1B, 1C, and 1D illustrate various display devices 1000a, 1000b, 1000c, 1000d, and 1000e according to an embodiment. These are schematic perspective views to do this.
  • the display device 10000 may include a panel substrate 2100 and a plurality of pixel modules 1000.
  • the display device 10000 is not particularly limited, but may be a wearable display device 1000b such as a smart watch 1000a, a VR headset or glasses, or an AR display device 1000c such as augmented reality glasses, a micro LED TV or Sai. It may include an indoor or outdoor display device (1000d, 1000e) such as Nizzy.
  • the panel substrate 2100 and the plurality of pixel modules 1000 may be disposed within the display device.
  • a display device may have very narrow spacing between pixels, for example, the spacing between pixels may be 0.01 mm or less.
  • a display device can implement images through pixels mounted on a circuit board or transparent substrate. In some display devices, the distance between the display device and an external receiver (for example, the user's eyes) that recognizes the display may be less than 200 mm.
  • the spacing between pixels can be 0.005 to 0.1% of the distance between the external receiver and the display device.
  • a display device can send an optical signal from a substrate including a curved surface to an external receiver.
  • the display device may also be a transparent display device using a transparent substrate.
  • the panel substrate 2100 may include circuitry for passive matrix driving or active matrix driving.
  • the panel substrate 2100 may include wiring and a resistor therein, and in another embodiment, the panel substrate 2100 may include wiring, transistors, and capacitors.
  • the panel substrate 2100 may also have pads on its top surface that can be electrically connected to the disposed circuit.
  • a plurality of pixel modules 1000 are aligned on the panel substrate 2100.
  • Each pixel module 1000 may include a circuit board 1001 and a plurality of light-emitting devices 100 disposed on the circuit board 1001, and may include a molding portion covering the light-emitting devices 100. there is.
  • a plurality of light emitting devices 100 may be directly arranged on the panel substrate 2100, and a molding portion may cover the light emitting devices 100.
  • the smart watch 1000a may have a brightness of 500 to 1500 cd/m 2 (or nits) or more, and the brightness may be adjusted according to external illumination.
  • the wearable display device 1000b such as a VR headset or glasses, may be 150 to 200 cd/m 2 (or nits) or may have a viewing angle of 50 degrees or more.
  • Display devices (1000d, 1000e) for indoor or outdoor use, such as micro LED TVs or signage, must have a resolution of 1000 cd/m 2 (or nits) or more, or a viewing angle of 80 degrees or more, especially for outdoor use, 3000 cd/m 2 (or nits) or more. desirable.
  • the display devices (1000d, 1000e) have a plurality of panels (P1, P2) arranged in rows and columns and attached to a frame, and a plurality of micro LED pixels are arranged on the plurality of panels (P1, P2) to provide electricity or signals. It can be lit or the brightness can be adjusted accordingly.
  • the plurality of panels (P1, P2) may be connected to an external power source using respective connectors, or the plurality of panels (P1, P2) may be electrically connected to each other using connectors.
  • FIGS. 2A, 2B, 2C, and 2D are schematic perspective views, plan views, and cross-sectional views for explaining the light emitting device 100 according to an embodiment.
  • the light emitting device 100 includes a substrate 11 and first, second, and third subunits 2, 3, and 4, and the first, second, and third subunits 2, 3, and 4 3
  • the light emitting device 100 shown in FIG. 2A may be formed by unifying a plurality of light emitting device arrays formed on the substrate 11. The formation and unification of the light emitting devices 100 will be described in detail later.
  • the light-emitting device 100 including the first, second, and third subunits 2, 3, and 4 may undergo additional processes to be formed into a light-emitting module, which will be described in detail later.
  • the substrate 11 may include a light-transmissive insulating material to transmit light.
  • the substrate 11 may be formed to be translucent or partially transparent so as to transmit only light of a specific wavelength or only a portion of light of a specific wavelength.
  • the substrate 11 may be a growth substrate capable of epitaxially growing the third LED stack 40, for example, a sapphire substrate.
  • the substrate 11 is not limited to a sapphire substrate and may include various other transparent insulating materials.
  • the substrate 11 may include glass, quartz, silicon, organic polymers, or organic-inorganic composite materials, such as silicon carbide (SiC), gallium nitride (GaN), and indium gallium nitride (InGaN). , aluminum gallium nitride (AlGaN), aluminum nitride (AlN) gallium oxide (Ga2O3), or silicon substrate.
  • SiC silicon carbide
  • GaN gallium nitride
  • InGaN indium gallium nitride
  • AlGaN aluminum gallium nitride
  • AlN aluminum nitride gallium oxide
  • silicon substrate silicon substrate.
  • the substrate 11 may include a protruding pattern P on its upper surface. More specifically, the protrusion pattern P may include a plurality of protrusions that protrude upward from the top surface of the substrate 11 . In one embodiment, each protrusion may have a circular shape when viewed from a plan view. When each protrusion of the protrusion pattern P is provided in an ellipsoid or cone shape, the vertex of the ellipsoid or cone may be the center.
  • the protrusions of the protrusion pattern P may be formed in a shape whose width decreases toward the top, and when each protrusion is cut in a vertical plane on the substrate 11, the cross section of the protrusion is It may have a roughly semi-elliptical shape, or, depending on the cutting surface, may have a shape close to a triangle.
  • the present disclosure is not limited to this, and the protrusion may be transformed into various shapes such as polygonal shapes such as pentagons and hexagons.
  • the size of each protrusion of the protrusion pattern P may be about 2 um in diameter, and the distance between the protrusions may be about 1 um.
  • the present disclosure is not limited to this, and depending on the purpose, the diameter size of the protrusions may be smaller or larger than 2um, and the gap between the protrusions may also be narrower or wider than 1um.
  • the protruding pattern P may be formed of the same material as the substrate 11, for example, sapphire.
  • the present disclosure is not limited to this, and the protruding pattern P may be formed of a material different from that of the substrate 11.
  • the protruding pattern P including the different materials may include a first material and a second material, and the first material and the second material may be materials with different refractive indices.
  • the refractive index of the first material may be about 1.6 to about 2.45, and the refractive index of the second material may be about 1.3 to about 2.0.
  • Various insulating materials with different refractive indices may be used as the first and second materials.
  • the first material may be sapphire, and the second material may be SiOx, SiOxNy, SiNx, etc.
  • the extraction efficiency of light generated in the third sub unit 4 in contact with the substrate 11 can be increased.
  • the protruding pattern P of the substrate 11 can be adopted to selectively increase the brightness of the third subunit 4 compared to the first subunit 2 and the second subunit 3. there is.
  • Light generated in the first, second, and third subunits 2, 3, and 4 is emitted through the substrate 11.
  • light diffusion and light scattering by the protruding pattern P occur, resulting in a light emitting device ( 100) light extraction efficiency can be significantly increased.
  • the proportion of light extracted in a direction perpendicular to the back of the substrate 11 increases due to the protruding pattern P, and the proportion of light extracted in a direction horizontal to the back of the substrate 11 relatively decreases. . Accordingly, the color difference depending on the viewing angle can be alleviated by reducing the deviation of the light extracted from the light emitting device 100, such as blue light, red light, and green light.
  • the area of the substrate 11 may define the area of the light emitting device 100. In one embodiment, the area of the substrate 11 may be substantially equal to the area of the third sub-unit 4. The area of the substrate 11 may be about 60,000 um 2 or less, further, 30,000 um 2 , or even 10,000 um 2 or less.
  • the thickness of the substrate 11 may be 30um to 180um, specifically, 30um to 100um. In one embodiment, the area of the substrate 11 may be 225 um x 225 um and the thickness may be 50 um. The smaller the ratio of the thickness to the area of the substrate 11, the ratio of the light extracted in the horizontal direction, that is, the side, to the back of the substrate 11 with respect to the total light extracted to the outside from the light emitting device 100.
  • the ratio of light extracted by transmitting in a direction perpendicular to the back of the substrate 11 can be increased.
  • light emitted from the third sub unit 4 adjacent to the substrate 11 can be better emitted in a direction perpendicular to the back surface of the substrate 11. Accordingly, the color difference depending on the viewing angle can be alleviated by reducing the deviation of the light extracted from the light emitting device 100.
  • the light-emitting device 100 may include a first sub-unit 2, a second sub-unit 3, and a third sub-unit 4 as shown in FIG. 2C disposed on the substrate 11. there is.
  • the first, second, and third subunits 2, 3, and 4 may emit light of different peak wavelengths.
  • light emitted from the first subunit 2 may pass through the second and third subunits 3 and 4.
  • subunits farther from the substrate 11 emit longer wavelength light than subunits closer to the substrate 11, thereby reducing light loss.
  • the first subunit 2 may emit light with a longer wavelength than the second and third subunits 3 and 4, and the second subunit 3 may emit light of a longer wavelength than the second and third subunits 3 and 4.
  • the first subunit 2 may emit red light
  • the second subunit 3 may emit green light
  • the third subunit 4 may emit blue light.
  • the second subunit (3) in order to adjust the color mixing ratio of the first, second, and third subunits (2, 3, and 4), is combined with the third subunit (4). It can emit light of a shorter wavelength than that emitted from . Accordingly, the luminous intensity of the second subunit 3 can be reduced, the luminous intensity of the third subunit 4 can be increased, and the first, second and third subunits 2 and 3 , 4), the luminous intensity ratio of the emitted light can be controlled.
  • the first subunit 2 may emit red light
  • the second subunit 3 may emit blue light
  • the third subunit 4 may emit green light.
  • the luminous intensity of blue light can be relatively reduced and the luminous intensity of green light can be relatively increased, and thus the luminous intensity ratio of red, green, and blue can be adjusted to approach 3:6:1.
  • the light emitting area of the first, second, and third subunits 2, 3, and 4 may be 10,000 um 2 or less, specifically 4,000 um 2 , and more specifically 2,500 um 2 or less.
  • the light emitting device 100 shows three subunits 2, 3, and 4, but the present disclosure is not limited to a specific number of subunits.
  • a subunit may include two or more subunits.
  • the light emitting device 100 includes three subunits 2, 3, and 4 according to an embodiment.
  • the second subunit 3 emits light of a shorter wavelength than the third subunit 4, for example, blue light, but the second subunit 3 emits light of a shorter wavelength than the third subunit 4. It should be noted that longer wavelength light, such as green light, may be emitted.
  • the first sub-unit 2 may include a first LED stack 20, a first upper contact electrode 21n, and a first lower contact electrode 25p.
  • the first LED stack 20 may include a first conductive semiconductor layer 21, an active layer 23, and a second conductive semiconductor layer 25.
  • the first LED stack 20 may include a semiconductor material that emits red light, such as AlGaAs, GaAsP, AlGaInP, and GaP, but is not limited thereto.
  • the first upper contact electrode 21n may be disposed on the first conductive semiconductor layer 21 and may form an ohmic contact with the first conductive semiconductor layer 21.
  • the first lower contact electrode 25p may be disposed below the second conductive semiconductor layer 25.
  • a portion of the first conductive semiconductor layer 21 may be patterned, and the first upper contact electrode 21n may be formed by forming the first conductive semiconductor layer 21 to facilitate ohmic contact. ) can be placed in the patterned area.
  • the first upper contact electrode 21n may have a single-layer structure or a multi-layer structure, and may be Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu or an alloy thereof, for example, Au- It may include, but is not limited to, a Te alloy or an Au-Ge alloy.
  • the first upper contact electrode 21n may have a thickness of, for example, about 100 nm, and is made of a metal with high reflectivity to reflect light in a downward direction toward the substrate 11. It can be included.
  • the first lower contact electrode 25p makes ohmic contact with the second conductive semiconductor layer 25 of the first LED stack 20 and may be disposed below the second conductive semiconductor layer 35. .
  • the second sub-unit 3 may include a second LED stack 30 and a second lower contact electrode 35p.
  • the second LED stack 30 may include a first conductive semiconductor layer 31, an active layer 33, and a second conductive semiconductor layer 35.
  • the second LED stack 30 may include a semiconductor material that emits blue light, such as GaN, InGaN, ZnSe, etc., but is not limited thereto.
  • the second lower contact electrode 35p may be disposed under the second conductive semiconductor layer 35 of the second LED stack 30 and may make ohmic contact with the second conductive semiconductor layer 35. there is.
  • the third sub-unit 4 may include a third LED stack 40 and a third lower contact electrode 45p.
  • the third LED stack 40 may include a first conductive semiconductor layer 41, an active layer 43, and a second conductive semiconductor layer 45.
  • the third LED stack 40 may include a semiconductor material that emits green light, such as GaN, InGaN, GaP, AlGaInP, or AlGaP.
  • the third lower contact electrode 45p may be disposed under the second conductive semiconductor layer 45 of the third LED stack 40, and may make ohmic contact with the second conductive semiconductor layer 45. there is.
  • first conductivity type semiconductor layers (21, 31, 41) and second conductivity type semiconductor layers of the first, second, and third LED stacks (20, 30, and 40) Each of the fields 25, 35, and 45 may have a single-layer structure or a multi-layer structure, and may also include a superlattice layer. Additionally, the active layers 23, 33, and 43 of the first, second, and third LED stacks 20, 30, and 40 may have a single quantum well structure or a multiple quantum well structure.
  • the total thickness from the first sub-unit 2 to the third sub-unit 4 including the first, second and third LED stacks 20, 30, 40 is, for example, about 10um to about 10um. It may be 30um. Preferably, it may be about 15um to about 25um, and more preferably, it may be about 18um to about 22um, but the present disclosure is not limited thereto.
  • the substrate 11 is thicker than the total thickness of the first, second, and third subunits 2, 3, and 4.
  • the ratio of the thickness of the substrate 11 to the thickness of the first, second and third sub-units 2, 3, and 4 may be in the range of 1.5:1 to 6:1, and further , 1.5:1 to 4:1, and further, 2.27:1 to 2.78:1.
  • the thickness ratio decreases, that is, as the thickness of the substrate 11 relative to the thickness of the first, second, and third subunits 2, 3, and 4 decreases, the outside of the light emitting device 100 With respect to the light emitted, the ratio of light extracted to the side of the substrate 11 decreases, and the ratio of light extracted through the substrate 11 in a direction perpendicular to the back of the substrate 11 increases. Accordingly, the color difference depending on the viewing angle can be alleviated by reducing the difference in radiation patterns of light extracted from the light emitting device 100.
  • the thickness of the substrate 11 is greater than the thickness including the first, second, and third LED stacks 20, 30, and 40, or the connection electrodes 20ce, 30ce, 40ce, 50ce) and may be thicker than the thickness of a portion of the protective layer 90 formed in the area vertically overlapping with the first, second and third LED stacks 20, 30, and 40. Additionally, it may be thinner than the thickness of a portion of the protective layer 90 surrounding the outermost side of the connection electrodes 20ce, 30ce, 40ce, and 50ce. Through this, effective light deviation improvement according to beam angle is possible.
  • Each of the first, second, and third lower contact electrodes 25p, 35p, and 45p may include a transparent conductive material that transmits light.
  • the lower contact electrodes 25p, 35p, and 45p may be transparent conductive oxide (TCO), and the transparent conductive oxide (TCO) may include SnO, InO2, ZnO, ITO, ITZO, etc. , the present disclosure is not limited thereto.
  • the first adhesive layer 61 may be disposed between the first LED stack 20 and the second LED stack 30, and the second adhesive layer 63 may be disposed between the second LED stack 30 and the third LED stack 30. It can be placed between the LED stacks 40.
  • the first and second adhesive layers 61 and 63 may include a non-conductive material that transmits light.
  • the first and second adhesive layers 61 and 63 may include an optically clear adhesive (OCA), such as epoxy, polyimide, SU8, spin-on-glass (SOG), It may include benzocyclobutene (BCB), but the present disclosure is not limited thereto.
  • the first stress relief layer 51 may be disposed on the second adhesive layer 63 and may be located between the second adhesive layer 63 and the second LED stack 30.
  • the second stress relief layer 53 may be disposed below the second adhesive layer 63 and may be located between the second adhesive layer 63 and the third LED stack 40.
  • the first and second stress relief layers 51 and 53 may include an insulating material.
  • the first and second stress relief layers 51 and 53 may include organic or inorganic insulating materials, such as polyimide, SiO 2 , SiNx, and Al 2 O 3 , for example. It may be SiO 2 , but the present disclosure is not limited thereto.
  • the first and second stress relief layers 51 and 53 may be positioned between the LED stacks when the first, second and third LED stacks 20, 30 and 40 are arranged to overlap vertically. there is. More specifically, in the process of sequentially bonding the second LED stack 30 and the first LED stack 20 on the third LED stack 40, bending of the substrate 11 may occur. , which may cause cracks to occur between the LED stacks 20, 30, and 40.
  • the first and second stress relief layers 51 and 53 disposed between the LED stacks 20, 30, and 40 can relieve warping of the substrate 11, and accordingly, the LED stacks 20 , 30, 40), defects such as cracks that may occur can be prevented.
  • the first insulating layer 81 and the second insulating layer 83 may be disposed on at least a portion of the top and side surfaces of the first, second, and third LED stacks 20, 30, and 40. At least one of the first and second insulating layers 81 and 83 may include various organic or inorganic insulating materials, such as polyimide, SiO 2 , SiNx, Al 2 O 3 , etc. Additionally, at least one of the first and second insulating layers 81 and 83 may include a single-layer structure or a multi-layer structure, and an example of the multi-layer structure may include a distributed Bragg reflector (DBR).
  • DBR distributed Bragg reflector
  • the first insulating layer 81 may be formed of SiO 2 and the second insulating layer 83 may be formed of a distributed Bragg reflector (DBR), but the present disclosure is limited thereto. This does not mean that the first insulating layer 81 may be formed of a distributed Bragg reflector (DBR), and the second insulating layer 83 may be formed of SiO 2 .
  • the thickness of the first insulating layer 81 may be within 0.4 um, and the thickness of the second insulating layer 83 may be 1.8 um to 1.9 um. Conversely, the thickness of the first insulating layer 81 may be within 0.4 ⁇ m. is 1.8um to 1.9um, and the thickness of the second insulating layer 83 may be 0.4um.
  • the thickness of the first and second insulating layers 81 and 83 may vary depending on the target wavelength region of light emitted from the light emitting device 100.
  • the distributed Bragg reflector (DBR) of the first insulating layer 81 or the second insulating layer 83 may include a first material layer having a first refractive index and a second material layer having a second refractive index.
  • the first material layer may have a low refractive index
  • the second material layer may have a high refractive index.
  • the terms “low refraction” and “high refraction” refer to relative differences in refractive index for the first and second material layers.
  • the first material layers may be SiO 2 and the second material layers may be TiO 2 .
  • the refractive index of SiO 2 of the first material layer is about 1.47, and the refractive index of TiO 2 is about 2.41.
  • the materials forming the first material layer and the second material layer are not limited to SiO 2 and TiO 2 , and in some embodiments, the first and second material layers are Si It may be formed of 3 N 4 , MgF 2 , Nb 2 O 5 , ZnS, ZrO 2 , ZnO, or a compound semiconductor. However, the difference in refractive index between the first material layer and the second material layer may be greater than 0.5.
  • the distributed Bragg reflector may be formed by repeatedly stacking the pair of the first material layer and the second material layer multiple times.
  • material layers with a high refractive index have a higher absorption rate than material layers with a low refractive index. Therefore, controlling the optical thickness of the second material layers with a high refractive index to be smaller than the optical thickness of the first material layers with a low refractive index can reduce loss due to light absorption. Accordingly, each thickness of SiO 2 as the first material layer may be formed to be thicker than each thickness of TiO 2 as the second material layer.
  • the first and last layers of the distributed Bragg reflector may be SiO 2 .
  • the adhesion with the first insulating layer 81 can be strengthened, and by using SiO 2 as the last layer, the distributed Bragg reflector (DBR) is protected.
  • the adhesion of the protective layer 90 and the connection electrodes 20ce, 30ce, 40ce, and 50ce, which will be described later, can be strengthened.
  • the distributed Bragg reflector (DBR) applied to the second insulating layer 83 may have a reflectivity of more than 95% over a wavelength range of 400 to 650 nm, and thus, the emission from the light emitting device 100 The incident light can be reflected with high reflectivity.
  • the distributed Bragg reflector (DBR) may be formed of, for example, 21 layers, but is not limited thereto.
  • the distributed Bragg reflector (DBR) may include 41 layers consisting of a first material layer and a second material layer, and may have a thickness of 3 ⁇ m to 5 ⁇ m.
  • the distributed Bragg reflector (DBR) can exhibit reflectivity of greater than 90% over a wavelength range of 410 nm to 700 nm.
  • the second insulating layer 83 may improve light extraction efficiency by reflecting light emitted from the first, second, and third LED stacks 20, 30, and 40.
  • DBR distributed Bragg reflector
  • the first insulating layer 81 may be etched to form contact holes 20CH, 30CH, 40CH, and 50CH, which will be described later.
  • the first insulating layer 81 is formed of a SiO 2 single layer, so that the etching process can proceed smoothly. Accordingly, uniform thickness can be secured without damaging the lower contact electrodes 25p, 35p, and 45p on the lower surface, and electrical characteristics can be stably maintained.
  • the distributed Bragg reflector (DBR) of the second insulating layer 83 causes diffuse reflection of light extracted from the sides of the first, second, and third subunits 2, 3, and 4, improving light extraction efficiency. You may.
  • DBR distributed Bragg reflector
  • the first insulating layer 81 is formed of a dielectric layer having a low refractive index such as SiO 2
  • the first insulating layer 81 is formed of the first to third LED stacks 20, 30, 40 and the first An omni-directional reflector can be formed with electrode pads (20pd, 30pc, 40pd, and 50pd) covering the insulating layer 81.
  • the first insulating layer 81 may be formed of a distributed Bragg reflector (DBR), and the second insulating layer 83 may be formed of a single layer, for example, SiO 2 .
  • the distributed Bragg reflector (DBR) of the first insulating layer 81 may be formed in a stacked structure of SiO 2 /TiO 2 and may have a thickness of 1.8 ⁇ m to 1.9 ⁇ m.
  • the second insulating layer 83 is formed of SiO 2 and may have a thickness of 0.4 um.
  • both the first and second insulating layers 81 and 83 may be formed as distributed Bragg reflectors (DBR).
  • DBR distributed Bragg reflectors
  • the first and second insulating layers 81 and 83 may have a high overall reflectance in a wide wavelength range of visible light.
  • the first insulating layer 81 and the second insulating layer 83 may have high reflectance in different wavelength ranges.
  • the first insulating layer 81 has a high reflectivity in the wavelength range of light emitted from any one or two LED stacks of the first, second, and third LED stacks 20, 30, and 40.
  • the second insulating layer 83 may have a high reflectivity in the wavelength range of light emitted from the remaining LED stack.
  • each stacked structure of the first and second insulating layers 81 and 83 is simplified and a wide range of optical properties is provided. Reflectance can be secured.
  • this embodiment is not limited to this, and the material, thickness, and structure of the first and second insulating layers 81 and 83 may vary depending on the wavelength range of light emitted from the light emitting device 100.
  • Each of the first, second, and third LED stacks 20, 30, and 40 can be driven independently.
  • a common voltage may be applied to the first conductive semiconductor layers 21, 31, and 41 of the first, second, and third LED LED stacks 20, 30, and 40, and the second conductive
  • An individual light emission signal may be applied to each of the semiconductor layers 25, 35, and 45.
  • an individual light emission signal may be applied to each of the first conductive semiconductor layers 21, 31, and 41 of the first, second, and third LED stacks 20, 30, and 40, and the first A common voltage may be applied to the two-conductivity semiconductor layers 25, 35, and 45.
  • the first conductive semiconductor layers 21, 31, and 41 of each LED stack 20, 30, and 40 may be n-type, and the second conductive semiconductor layers 25, 35, and 45 may be n-type. ) may be p-type.
  • a common voltage may be applied to the first conductive semiconductor layers 21, 31, and 41, and an individual light-emitting signal may be applied to each of the second conductive semiconductor layers 25, 35, and 45. It can be, and vice versa.
  • the third LED stack 40 has a Conversely, you can have a stacked sequence.
  • the second conductive semiconductor layer 45 of the third LED stack 40 may be disposed on the active layer 43, and the second conductive semiconductor layer 45 of the third LED stack 40 may be disposed on the active layer 43.
  • the second conductive semiconductor layer 35 may be disposed below the active layer 33.
  • the manufacturing process of the light emitting device 100 can be simplified by making the stacking sequence of the third LED stack 40 opposite to that of the second LED stack 30.
  • the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are described as being n-type and p-type, respectively, but the present invention is not limited thereto and may be formed in the opposite direction.
  • the light emitting device 100 may include a first pad electrode (20pd), a second pad electrode (30pd), a third pad electrode (40pd), and a fourth pad electrode (50pd).
  • the second conductive semiconductor layers 25, 35, and 45 of the LED stacks 20, 30, and 40 include the first pad electrode 20pd, the second pad electrode 30pd, and the third pad electrode 40pd.
  • the first conductive semiconductor layers 21, 31, and 41 of the LED stacks 20, 30, and 40 are connected to the fourth pad electrode 50pd and can receive a common voltage from the outside. In this way, each of the first, second, and third LED stacks 20, 30, and 40 can be driven independently while having a common n-type electrode to which a common voltage is applied, but the present disclosure is not limited thereto. no.
  • the first electrode pad 20pd may be connected to the first lower contact electrode 25p through a first contact hole 20CH defined through the first insulating layer 81, and may be connected to the second conductive electrode 25p. It can be electrically connected to the semiconductor layer 25.
  • the first electrode pad 20pd may be disposed between the first insulating layer 81 and the second insulating layer 83 and have at least a partial overlapping area with them.
  • the second electrode pad 30pd may be connected to the second lower contact electrode 35p through a second contact hole 30CH defined through the first insulating layer 81, and may be connected to the second lower contact electrode 35p. It can be electrically connected to the type semiconductor layer 35.
  • the second electrode pad 30pd may be disposed between the first insulating layer 81 and the second insulating layer 83 and have at least a partial overlapping area with them.
  • the third electrode pad 40pd may be connected to the third lower contact electrode 45p through a third contact hole 40CH defined through the first insulating layer 81, and may be connected to the second conductive electrode 45p. It can be electrically connected to the type semiconductor layer 45.
  • the third electrode pad 40pd may be disposed between the first insulating layer 81 and the second insulating layer 83 and have at least a partial overlapping area with them.
  • the fourth electrode pad 50pd is the first insulating layer on each of the first conductive semiconductor layers 21, 31, and 41 of the first, second, and third LED stacks 20, 30, and 40.
  • the first, second and third LED stacks (20, 30) are formed through the first sub-contact hole (50CHa), second sub-contact hole (50CHb) and third sub-contact hole (50CHc) defined through (81). , 40) may be electrically connected to the first conductive semiconductor layers 21, 31, and 41.
  • the fourth electrode pad 50pd may be electrically connected to the first conductive semiconductor layer 21 of the first LED stack 20 through the first sub-contact hole 50CHa, It can be electrically connected to the first conductive semiconductor layer 31 of the second LED stack 30 through the second sub-contact hole 50CHb, and the third sub-contact hole 50CHc. It may be electrically connected to the first conductive semiconductor layer 41 of the LED stack 40.
  • the electrode pads 20pd, 30pd, 40pd, and 50pd may be formed at various positions.
  • the electrode pads 20pd, 30pd, 40pd, and 50pd may be disposed around each corner of the square.
  • the present disclosure is not limited to this, and the light emitting device 100 may be formed in various shapes, and the electrode pads (20pd, 30pd, 40pd, and 50pd) are located at different positions depending on the shape of the light emitting device. can be formed.
  • the first, second, third, and fourth electrode pads (20pd, 30pd, 40pd, and 50pd) are spaced apart from each other and may be insulated. According to one embodiment of the present disclosure, each of the first, second, third, and fourth electrode pads (20pd, 30pd, 40pd, and 50pd) is the first, second, and third LED stack (20, 30, It can cover at least part of the side of 40).
  • the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may be formed in a vertically elongated shape from the substrate 11.
  • the first connection electrode 20ce may be electrically connected to the first electrode pad 20pd through a first through hole 20ct defined through the second insulating layer 83.
  • the second connection electrode 30ce may be electrically connected to the second electrode pad 30pd through a second through hole 30ct defined through the second insulating layer 83.
  • the third connection electrode 40ce may be electrically connected to the third electrode pad 40pd through a third through hole 40ct defined through the second insulating layer 83.
  • the fourth connection electrode 50ce may be electrically connected to the fourth electrode pad 50pd through the fourth through hole 50ct defined through the second insulating layer 83.
  • the first to fourth connection electrodes (20ce, 30ce, 40ce, 50ce) may include metal such as Cu, Ni, Ti, Sb, Mo, Co, Sn, Ag, or alloys thereof, but are limited thereto. That is not the case.
  • each of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce experiences stress resulting from the elongated shape of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce. It may include two or more metals or a plurality of different metal layers to reduce the thickness.
  • additional metal may be formed to suppress oxidation of Cu.
  • the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) may include Cu/Ni/Sn.
  • Cu prevents Sn from penetrating into the light emitting device 100.
  • the heat conductivity is excellent, so heat generated from the light emitting device 100 can be easily dissipated to the outside.
  • the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may further include seed layers 20s, 30s, 40s, and 50s for forming metal layers during the plating process.
  • the seed layers (20s, 30s, 40s, and 50s) may be formed of a plurality of layers of Ti/Cu, for example.
  • the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) may have a flat upper surface, and accordingly, between an external line or circuit electrode to be described later and the first, second, and third LED stacks. Electrical connection can be easily made. According to one embodiment, when the light-emitting device 100 includes a micro LED with a surface area of less than 10,000um 2 , specifically less than 4,000um 2 or 2,500um 2 , the first to fourth connection electrodes 20ce, 30ce, 40ce, 50ce) may overlap a portion of at least one of the first, second, and third LED stacks 20, 30, and 40.
  • the first to fourth connection electrodes (20ce, 30ce, 40ce, 50ce) have at least one step formed on the sides (20, 30, 40) of the first, second, and third LED stacks. may overlap.
  • the contact area of the lower surface of the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) is larger than the upper surface, the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) A larger contact area may be formed between the first, second and third LED stacks 20, 30, and 40. Accordingly, the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce can be formed more stably on the first, second, and third subunits 2, 3, and 4.
  • connection electrodes (20ce, 30ce, 40ce, 50ce) connected to the electrode pads (20pd, 30pd, 40pd, 50pd) occupy most of the area of the light-emitting device 100, thereby preventing heat generated from the light-emitting device. can be easily released.
  • the connection electrodes 20ce, 30ce, 40ce, and 50ce can also efficiently dissipate heat generated from the light emitting device 100 to the outside through the shortest path.
  • the protective layer 90 may be formed on the first, second, and third subunits 2, 3, and 4. More specifically, as shown in FIG. 2A, the protective layer 90 is formed between the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce to connect the first, second, and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce. It may cover at least some sides of the three sub units 2, 3, and 4 and sides of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce. As shown, the protective layer 90 may expose the side surfaces of the substrate 11, the first and second insulating layers 81 and 83, and the third LED stack 40.
  • the protective layer 90 may be formed parallel to the upper surfaces of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce, and may include epoxy molding compound (EMC), etc.
  • the protective layer 90 may be transparent or may be formed in various colors, such as black or white.
  • the protective layer 90 may include polyimide (PID), which increases flatness when applied to the first, second and third subunits 2, 3, and 4. It may be provided as a dry film rather than a liquid form. Additionally, the protective layer 90 may include a photosensitive material. Accordingly, the protective layer 90 not only protects the first, second and third subunits 2, 3, and 4 from external shocks that may be applied during subsequent processes, but also facilitates handling during subsequent transfer steps.
  • the protective layer 90 can prevent light from leaking to the side of the light-emitting device 100 and thus prevent or suppress interference of light emitted from adjacent light-emitting devices 100.
  • Protective metal layers (20ca, 30ca, 40ca, and 50ca) may be further formed on the connection electrodes (20ce, 30ce, 40ce, and 50ce).
  • the protective metal layers (20ca, 30ca, 40ca, and 50ca) may be a plurality of multi-layered metal layers and may include Ti/Ni/Au, but the present disclosure is not limited thereto.
  • the protective metal layers (20ca, 30ca, 40ca, and 50ca) may be formed on the upper surfaces of the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce), and the first to fourth connection electrodes ( It can be formed in a narrower width than 20ce, 30ce, 40ce, 50ce).
  • the surface area of the protective metal layers (20ca, 30ca, 40ca, and 50ca) may be narrower than the surface area of the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce).
  • the present disclosure is not limited to this, and the protective metal layers (20ca, 30ca, 40ca, 50ca) have a width equal to or wider than the first to fourth connection electrodes (20ce, 30ce, 40ce, 50ce). may be formed, and thus the surface area may be formed larger.
  • a plurality of light emitting devices 100 may be formed in an array on the substrate 11 .
  • the substrate 11 can be cut along a scribing line and separated into each light-emitting device 100, and the light-emitting devices 100 can be transferred to other light-emitting devices 100 using various transfer technologies for subsequent processes such as packaging or modularization. It can be transferred to a substrate or tape.
  • FIGS. 3A, 4A, 5A, 6A, 7A, and 8A are plan views showing a process for manufacturing the light emitting device of FIG. 2A according to an embodiment.
  • FIGS. 3B, 4B, 5B, 6B, 7B and 8B are cross-sectional views taken along line C-C' of FIGS. 3A, 4A, 5A, 6A, 7A and 8A according to one embodiment. .
  • the substrate 11 may include a protruding pattern P, and may be, for example, a patterned sapphire substrate.
  • the first conductive semiconductor layer 41, the active layer 43, and the second conductive semiconductor layer 45 including the third LED stack 40 are formed using a metal organic chemical vapor deposition (MOCVD) method or molecular beam epitaxy. It can be grown sequentially on the substrate 11 by the (MBE) method.
  • the third lower contact electrode 45p may be formed on the second conductive semiconductor layer 45 by physical vapor deposition or chemical vapor deposition, and may be formed of a transparent conductive material such as SnO, InO 2 , ZnO, ITO, or ITZO. May contain oxide (TCO).
  • a first stress relief layer 51 may be formed on the third lower contact electrode 45p.
  • the first stress relief layer 51 may be formed of, for example, SiO 2 .
  • the third LED stack 40 may emit green light.
  • the first and second LED stacks 20 and 30 are formed by forming the first conductive semiconductor layers 21 and 31, the active layers 23 and 33 and the second conductive semiconductor layers 25 and 35, respectively, on a temporary substrate. It can be formed similarly by growing sequentially.
  • the first and second lower contact electrodes 25p and 35p including the transparent conductive oxide (TCO) are formed by forming the second conductive semiconductor layers 25 and 35 by, for example, a physical vapor deposition method or a chemical vapor deposition method. ) can be formed on each.
  • a second stress relief layer 53 may be formed on the second lower contact electrode 35p.
  • the second stress relief layer 53 may be formed of, for example, SiO 2 .
  • the second and third LED stacks 30 and 40 are bonded to each other with the second adhesive layer 63 interposed therebetween, and the temporary substrate of the second LED stack 30 is subjected to a laser lift-off process, a chemical process, and a mechanical process. It can be removed through processes, etc.
  • the first LED stack 20 can be combined with the second LED stack 30 with the first adhesive layer 61 interposed therebetween, and the temporary substrate of the first LED stack 20 is laser lifted. It can be removed by off-processing, chemical processes, mechanical processes, etc.
  • the substrate 11 may be warped due to a difference in thermal expansion coefficient, etc., which may cause cracks to occur between the LED stacks 20, 30, and 40.
  • the first and second stress relief layers 51 and 53 between the LED stacks 20, 30, and 40, defects such as cracks in the LED stacks 20, 30, and 40 can be prevented. It can be prevented.
  • first, second, and third LED stacks 20, 30, and 40 are patterned through an etching process, etc. to form the first LED stack 20.
  • Conductive semiconductor layer 21, first lower contact electrode 25p, first conductive semiconductor layer 31 of second LED stack 30, second lower contact electrode 35p, third lower contact electrode ( 45p) and at least a portion of the first conductive semiconductor layer 41 of the third LED stack 40 may be exposed.
  • the first LED stack 20 may have the smallest area among the LED stacks 20, 30, and 40.
  • the third LED stack 40 may have the largest area among the LED stacks 20, 30, and 40, and therefore, the luminous intensity of the third LED stack 40 can be relatively increased.
  • the present disclosure is not limited thereto, and the LED stacks 20, 30, and 40 are not particularly limited in relative size.
  • a portion of the upper surface of the first conductive semiconductor layer 21 of the first LED stack 20 is etched through a wet etching process to form the first upper contact electrode 21n.
  • Surface treatment can be done.
  • the area to be surface treated may be etched to a sufficient thickness through over-etching. Accordingly, the thickness of the area where the first upper contact electrode 21n is disposed is equal to the thickness of the remaining area of the first conductivity type semiconductor layer 21. It can be smaller than
  • the first upper contact electrode 21n is formed to a thickness of about 100 nm in the patterned area of the first conductive semiconductor layer 21, thereby improving ohmic contact.
  • the first insulating layer 81 may be formed to cover the top and side surfaces of the LED stacks 20, 30, and 40, and the first insulating layer 81 At least a portion may be removed to form the first, second, third, and fourth contact holes (20CH, 30CH, 40CH, and 50CH).
  • the first contact hole 20CH may be defined on the first lower contact electrode 25p to expose a portion of the first lower contact electrode 25p.
  • the second contact hole 30CH may be defined on the second lower contact electrode 35p to expose a portion of the second lower contact electrode 35p.
  • the third contact hole 40CH may expose a portion of the third lower contact electrode 45p.
  • the fourth contact hole 50CH is a first sub-contact exposing the first conductive semiconductor layers 21, 31, and 41 of the first, second, and third LED stacks 20, 30, and 40, respectively. It may include a hole (50CHa), a second sub-contact hole (50CHb), and a third sub-contact hole (50CHc).
  • the first, second, third, and fourth electrode pads (20pd, 30pd, 40pd, and 50pd) are connected to the first, second, third, and fourth contact holes (20CH, It may be formed on the first insulating layer 81 having 30CH, 40CH, 50CH).
  • the first, second, third and fourth electrode pads (20pd, 30pd, 40pd, 50pd) are formed by forming a conductive layer on the entire surface of the substrate 11 and forming the conductive layer through a photolithography process. It can be formed by patterning, depositing and lifting off a metal material.
  • the first electrode pad 20pd may be formed to overlap a region where the first contact hole 20CH is formed, and the first electrode pad 20pd may be formed to overlap the first contact hole 20CH. It may be connected to the lower contact electrode 25p.
  • the second electrode pad 30pd may be formed to overlap the area where the second contact hole 30CH is formed, and the second electrode pad 30pd may be formed in the second lower part through the second contact hole 30CH. It may be connected to the contact electrode 35p.
  • the third electrode pad 40pd may be formed to overlap the area where the third contact hole 40CH is formed, and the third electrode pad 40pd may be formed to overlap the third electrode pad 40pd through the third contact hole 40CH. It may be connected to the lower contact electrode 45p.
  • the fourth electrode pad 50pd may be formed to overlap the area where the fourth contact hole 50CH is formed, particularly the area where the first, second, and third sub-contact holes 50CHa, 50CHb, and 50CHc are formed. , the fourth electrode pad 50pd may be connected to the first conductive semiconductors 21, 31, and 41 of each of the first, second, and third LED stacks 20, 30, and 40.
  • the second insulating layer 83 may be formed on the first insulating layer 81.
  • the first insulating layer 81 may include a silicon oxide-based material, and the second insulating layer 83 may include a distributed Bragg reflector (DBR), but are not limited thereto.
  • DBR distributed Bragg reflector
  • the second insulating layer 83 may be patterned to form first, second, third, and fourth through holes (20ct, 30ct, 40ct, and 50ct).
  • the first through hole 20ct formed on the first electrode pad 20pd may expose at least a portion of the first electrode pad 20pd.
  • the second through hole 30ct formed on the second electrode pad 30pd may expose at least a portion of the second electrode pad 30pd.
  • the third through hole 40ct formed on the third electrode pad 40pd may expose at least a portion of the third electrode pad 40pd.
  • the fourth through hole 50ct formed on the fourth electrode pad 50pd may expose at least a portion of the fourth electrode pad 50pd.
  • the first, second, third and fourth through holes (20ct, 30ct, 40ct and 50ct) are areas where the first, second, third and fourth electrode pads (20pd, 30pd, 40pd and 50pd) are formed. Each can be defined within.
  • the first, second, third, and fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) may be connected to the electrode pads (20pd, 30pd, 40pd, and 50pd), respectively. there is.
  • the seed layers (20s) , 30s, 40s, 50s) may be deposited on the first, second and third subunits (2, 3, 4) as conductive surfaces, and the seed layers (20s, 30s, 40s, 50s) may be The seed layers 20s, 30s, 40s, and 50s may be patterned using photo lithography or the like to be disposed at positions where connection electrodes will be formed.
  • the seed layers (20s, 30s, 40s, and 50s) may be deposited to a thickness of approximately 1,000 ⁇ , but are not limited thereto.
  • the seed layers (20s, 30s, 40s, and 50s) may be formed of, for example, Ti/Cu.
  • the first, second, third and fourth connection electrodes (20ce, 30ce, 40ce, 50ce) are formed on the seed layers (20s, 30s, 40s, 50s) with Cu, Ni, Ti, Sb, Zn, It may be plated with metals such as Mo, Co, Sn, Ag, or alloys thereof.
  • protective metal layers (20ca, 30ca, 40ca, 50ca) are further formed on the first, second, third, and fourth connection electrodes (20ce, 30ce, 40ce, 50ce).
  • the protective metal layers (20ca, 30ca, 40ca, 50ca) may be deposited or plated on the plating metal using electroless nickel immersion gold (ENIG).
  • the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may have a long shape in the vertical direction of the substrate 11. Additionally, the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may include two or more metals or a plurality of different metal layers to reduce stress due to the elongated shape. However, the concept of the present invention is not limited to the specific shape of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce.
  • Each of the first to fourth connection electrodes (20ce, 30ce, 40ce, and 50ce) facilitates electrical connection between the first, second, and third subunits (2, 3, 4) and an external line or electrode. It may have a flat top surface to achieve this. Accordingly, the lower surface of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may have a larger surface area than the upper surface, and the first to fourth connection electrodes 20ce, 30ce, 40ce, 50ce) and the first, second and third subunits (2, 3, 4), thereby providing a larger contact area between the first, second and third subunits (2, 3, 4). ) together with the protective layer 90 can provide a more stable structure that can withstand subsequent processes.
  • the protective layer 90 may be disposed between the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce.
  • the protective layer 90 may be formed substantially parallel to the upper surfaces of the first to fourth connection electrodes 20ce, 30ce, 40ce, and 50ce through a polishing process or the like.
  • the protective layer 90 may include black epoxy molding compound (EMC), but is not limited thereto.
  • the protective layer 90 may include a photosensitive polyimide dry film (PID). Accordingly, the protective layer 90 not only protects the first, second, and third subunits 2, 3, and 4 from external shocks that may be applied during the subsequent process, but also facilitates handling during the subsequent transfer process.
  • the protective layer 90 may be transparent or have various colors such as black or white, and prevents light leakage to the side of the light-emitting device 100 and interferes with the light emitted from the adjacent light-emitting device 100. can be prevented or suppressed.
  • red light generated in the first subunit 2 is emitted through the second subunit 3 and the third subunit 4.
  • light loss due to absorption may occur while red light passes through the second subunit 3 and the third subunit 4.
  • the light generated in the first sub unit 2 may be absorbed and lost by the first upper contact electrode 21n, and accordingly, the luminous efficiency of red light is low.
  • a light-emitting device for improving the luminous efficiency of red light will be described in detail.
  • FIG. 9A is a schematic cross-sectional view for explaining a light-emitting device according to an embodiment of the present disclosure
  • FIG. 9B is a schematic partially enlarged cross-sectional view for explaining the extraction element of FIG. 9A
  • FIG. 9C is a schematic diagram of the extraction element of FIG. 9A. This is a schematic partially enlarged cross-sectional view to explain another example.
  • the light emitting device according to this embodiment is generally similar to the light emitting device 100 described with reference to FIGS. 2A to 2D, with the difference that it further includes an extraction element (R). Since the other components except for the extraction element R are substantially the same as the light emitting device 100 described with reference to FIGS. 2A to 2D, detailed descriptions will be omitted to avoid duplication.
  • the extraction element R may be disposed between the first upper contact electrode 21n and the first conductive semiconductor layer 21 in order to increase the extraction efficiency of light emitted from the first subunit 2.
  • the extraction element (R) can be formed by depositing a transparent electrode or a plurality of materials with different refractive indices. Materials such as SiO 2 , TiO 2 , SiNx, ITO, and ZnO can be used, and two or more materials are alternately stacked to form may be formed. When stacked alternately, TiO2 may include 15 or more layers, and SiO2 may include 15 or more layers.
  • the total thickness of the extraction element (R) may be 1 ⁇ m or more.
  • the extraction element R may comprise a distributed Bragg reflector.
  • the extraction element R may be patterned to expose a portion of the first conductive semiconductor layer 21.
  • the first upper contact electrode 21n may be electrically connected to the first conductive semiconductor layer 21 exposed around or through the extraction element R.
  • the first conductive semiconducting layer 21 may be exposed in one area or may be exposed in a plurality of areas spaced apart from each other for current distribution.
  • the first upper contact electrode 21n may form a step along the side of the extraction element®.
  • the thickness of the extraction element R may be formed to be about 5 um or less. If the thickness of the extraction element R becomes too thick, the height of the step increases and cracks may occur in the first upper contact electrode 21n. Therefore, the thickness of the extraction element (R) may be in the range of 1 to 5 um.
  • the outermost side of the extraction element R may be covered with the first upper contact electrode 21n.
  • the first upper contact electrode 21n can be formed up to the outer area of the first conductive semiconductor layer 21, and thus current can be supplied to a large area of the first conductive semiconductor layer 21.
  • the extraction element R may be formed extending to the mesa side of the first conductivity type semiconductor layer 21. Furthermore, the extraction element R may cover the side surface of the active layer 23 and may be formed to extend to the side surface of the second conductive semiconductor layer 25 .
  • the light emitted from the active layer 23 is not emitted in one direction but is emitted in all directions, and at this time, light is also emitted from the side of the active layer 23. Since the light emitted to the side is reflected by the extraction element R and emitted to the outside, the light extraction efficiency of red light can be improved.
  • the extraction element R may be formed before forming the first upper contact electrode 21n.
  • the extraction element R may be formed using a lift-off technique after removing a portion of the first conductive semiconductor layer 21 by etching. By using lift-off technology, the extraction element (R) can be formed without an etch stop film, simplifying the manufacturing process.
  • the extraction element (R) may be formed first before removing a partial region of the first conductive semiconductor layer 21, and the partial region of the first conductive semiconductor layer 21 may be formed by the extraction element ( It may be removed during the formation of R) or may be formed through additional processing after forming the extraction element (R).
  • the contact portion where the first upper contact electrode 21n contacts the first conductivity type semiconductor layer 21 is such that the extraction element R is connected to the first conductivity type semiconductor layer 21. It may be located below the contact part that is in contact.
  • FIG. 10A is a schematic cross-sectional view for explaining a light-emitting device according to another embodiment of the present disclosure
  • FIG. 10B is a schematic partial enlarged cross-sectional view for explaining the extraction element of FIG. 10A
  • FIG. 10C is a schematic partial enlarged cross-sectional view for explaining the extraction element of FIG. 10A
  • FIG. 10D is a schematic partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 10A.
  • the light emitting device according to this embodiment is generally similar to the light emitting device 100 described with reference to FIGS. 2A to 2D, with the difference that it further includes an extraction element (R). Since the other components except for the extraction element R are substantially the same as the light emitting device 100 described with reference to FIGS. 2A to 2D, detailed descriptions will be omitted to avoid duplication.
  • the extraction element R may be formed between the second conductive semiconductor layer 25 and the first lower contact electrode 25p.
  • the extraction element R may expose a portion of the second conductive semiconductor layer 25.
  • the first lower contact electrode 25p may be electrically connected to the exposed second conductive semiconductor layer 25 through the pivot element R.
  • the second conductive semiconductor layer 25 may be exposed in one area or may be exposed in a plurality of areas spaced apart from each other for current distribution.
  • the first lower contact electrode 25p may form a step along the side of the extraction element R. Although not shown, the outermost side of the extraction element R may be covered with the first lower contact electrode 25p.
  • the first lower contact electrode 25p can also be connected to the outer area of the second conductive semiconductor layer 25, making it possible to supply current over a large area of the second conductive semiconductor layer 25.
  • the extraction element R may be formed of various materials and various shapes. In one embodiment, as shown in FIG. 10B, the extraction element R may be formed on the second conductivity type semiconductor layer 25. The extraction element R may be formed of islands spaced apart from each other, or may be formed to have a plurality of holes, such as a mesh shape. The first lower contact electrode 25p may cover the extraction element R and connect to the second conductive semiconductor layer 25 exposed by the extraction element R. In this embodiment, the extraction element R may be formed of a material having a different refractive index from that of the first lower contact electrode 25p.
  • the first lower contact electrode 25p may be formed of indium tin oxide (ITO), and the extraction element R may be formed of an insulating layer such as silicon oxide or silicon nitride.
  • ITO indium tin oxide
  • the extraction element R may be formed of an insulating layer such as silicon oxide or silicon nitride.
  • the extraction element R may be formed by patterning the first lower contact electrode 25p.
  • the first lower contact electrode 25p has a plurality of holes exposing the second conductive semiconductor layer 25, and the first adhesive layer 61 can fill the holes of the first lower contact electrode 25p.
  • the first adhesive layer 61 has a different refractive index from the first lower contact electrode 25p, and thus, the extraction efficiency of red light can be improved through light scattering.
  • the extraction element R may be formed by patterning the surface of the second conductivity type semiconductor layer 25.
  • a plurality of grooves are formed on the surface of the second conductive semiconductor layer 25, and the first lower contact electrode 25p can fill the plurality of grooves. Accordingly, regions with different refractive indices are formed on the surface of the second conductive semiconductor layer 25, thereby improving the extraction efficiency of red light.
  • FIG. 11A is a schematic cross-sectional view for explaining a light-emitting device according to an embodiment of the present disclosure
  • FIG. 11B is a partially enlarged cross-sectional view for explaining another example of the extraction element of FIG. 11A.
  • the extraction element R may be formed between the first adhesive layer 61 and the first lower contact electrode 25p.
  • the extraction element R may be formed on the front surface of the first lower contact electrode 25p to contact one surface of the first adhesive layer 61. Light can be uniformly diffused and reflected by the extraction element R formed on the front surface of the first lower contact electrode 25p, thereby improving light extraction efficiency.
  • the extraction element R may be patterned to expose a partial area of the first lower contact electrode 25p. The first adhesive layer 61 may contact the exposed first lower contact electrode 25p.
  • the first adhesive layer 61, the first lower contact electrode 25p, and the extraction element R have different refractive indices, and as the extraction element R is patterned, a plurality of regions with different refractive indices are arranged in the transverse direction. do. Accordingly, the area where the first lower contact electrode 25p, the extraction element R, and the first adhesive layer 61 overlap, and the first lower contact electrode 25p without overlapping the extraction element R, are 1 Areas overlapping the adhesive layer 61 are repeatedly arranged in the horizontal direction. That is, the change in refractive index along the path of light varies in the transverse direction, and light reflection and extraction efficiency may increase due to a plurality of regions with different changes in refractive index.
  • the extraction element R may be formed of a material with a different refractive index from that of the first lower contact electrode 25p, but is not limited thereto. In some embodiments, the extraction element R may be formed of the same material as the first lower contact electrode 25p, such as ITO.
  • the extraction element R may be formed on the lower surface of the first lower contact electrode 25p.
  • the first lower contact electrode 25p may include a concavo-convex pattern on its lower surface, and the concavo-convex pattern may be the extraction element R.
  • the uneven pattern of the first lower contact electrode 25p may be covered with the first adhesive layer 61.
  • the extraction elements R may be formed in the form of a plurality of islands, or may be formed in a concave-convex pattern.
  • the extraction element (R) may be formed through a process of depositing the material of the extraction element (R) on the beads (B) and removing the beads (B).
  • beads B may be disposed on the base film S.
  • the base film S may be the second conductive semiconductor layer 25 or the first lower contact electrode 25p.
  • the beads (B) can be arranged to be in close contact with each other, so that there is almost no gap between the beads (B).
  • the beads (B) may have a nano-sized size.
  • a gap is formed between the beads (B) so that the extraction element (R) can contact the surface of the base film (S).
  • an etching process of the beads B may be performed. Plasma etching using RIE (Reactive Ion Etch) may be used. By etching the beads (B), the size of the beads (B) is reduced, thereby creating a gap between the beads (B) and exposing the surface of the base film (S) between the beads (B). there is.
  • RIE Reactive Ion Etch
  • extraction elements (R) are deposited to cover the beads (B).
  • the extraction element (R) is deposited along the upper surface of the bead (B) and the surface of the base film (S). Due to the protruding shape of the bead (B), the extraction element (R) is also formed to have a concavo-convex structure.
  • beads (B) are removed.
  • the extraction element (R) formed on the surface of the base film (S) between the beads (B) may be left behind.
  • the beads B and the extraction element R contacting a portion of the top and side surfaces of the beads B can be removed.
  • the extraction element R can be formed on the base film S as a plurality of islands or in the form of a mesh.
  • the plurality of islands may be surfaces having a curved shape.
  • each island may have a shape whose thickness changes in the horizontal direction.
  • the extraction element R is not particularly limited to the material, and may be formed of a conductive oxide such as ITO, for example.
  • the extraction element R thus formed can be placed anywhere on the upper or lower surfaces of the first, second, and third LED stacks 20, 30, and 40 and between the LED stacks 20, 30, and 40.
  • an additional layer (L) may be formed on the extraction element (R) described with reference to Figure 12D.
  • the additional layer L may be formed of a material for forming the first lower contact electrode 25p.
  • the additional layer (L) covers the surface of the underlying film (S) exposed by the extraction element (R) in Figure 12D and covers the extraction element (R) in Figure 12D.
  • the base film (S) may be covered with an additional layer (L) having irregularities formed on the surface, and ultimately, the irregularities may function as extraction elements (R).
  • the additional layer (L) may be formed of, for example, ITO.
  • the extraction element R in Figure 12D is not limited to a specific material and may be, for example, ITO.
  • Figures 13, 14A, 14B, and 15 are cross-sectional views and plan views schematically showing a light emitting module manufacturing process according to an embodiment.
  • the light-emitting device 100 described with reference to FIG. 2A will be described as an example, but the present disclosure is not limited thereto, and the light-emitting device 100 includes those described with reference to FIGS. 9A, 10A, or 11A. It can be any one of them.
  • the light emitting device 100 may be mounted on a circuit board 11p.
  • the circuit board 11p may include an upper circuit electrode 11pa, a lower circuit electrode 11pc, and a middle circuit electrode 11pb that are electrically connected.
  • the upper circuit electrode 11pa may be mounted to correspond to each of the first, second, third, and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce.
  • the circuit board 11p may include any material on which the light emitting device 100 can be mounted, such as a conductive circuit board, a printed circuit board, or polyimide.
  • the first, second, third and fourth connection electrodes 20ce, 30ce, 40ce and 50ce of the light emitting device 100 are bonded to the upper circuit electrode 11pa of the circuit board 11p with a bonding agent (not shown). It can be bonded by ).
  • the bonding agent may be solder, and the solder paste is placed on the upper circuit electrodes 11pa of the circuit board 11p using a screen printing technology, and then the light emitting device 100 and the light emitting device 100 are formed through a reflow process.
  • the circuit board 11p can be bonded.
  • the present disclosure is not limited to this, and may be connected by eutectic bonding, epoxy bonding, anisotropic conductive film (ACF) bonding, ball grid array (BGA), etc.
  • a molding layer 91 may be formed between the light emitting devices 100.
  • the molding layer 91 may transmit at least a portion of the light emitted from the light-emitting device 100, and may prevent external light from being reflected by the light-emitting device 100 in a direction visible to the user. Part of the light can be reflected, diffracted, and absorbed.
  • the molding layer 91 may cover at least a portion of the light emitting device 100 and protect the light emitting device 100 from moisture and external shock. Additionally, the molding layer 91 can protect the light emitting module together with the protective layer 90 formed on the light emitting device 100.
  • the molding layer 91 may additionally include fillers such as silica, TiO 2 , or alumina. Additionally, the molding layer 91 may include the same material as the protective layer 90.
  • the molding layer 91 may be formed through a method such as lamination or inkjet printing.
  • the molding layer 91 is formed by a vacuum lamination process in which an organic polymer sheet is placed on the light emitting device 100 and high temperature and high pressure are applied in a vacuum, providing a flat top surface of the light emitting module to emit light. Uniformity can be improved.
  • the molding layer 91 may be formed to cover both the top and side surfaces of the light emitting device 100.
  • the molding layer 91 may be formed as a transparent molding layer, or may be a black matrix molding layer containing a light absorbing material to prevent light diffusion.
  • the molding layer 91 may be formed between the light-emitting devices 100 to expose the top surface of the light-emitting devices 100 without covering the top surface of the light-emitting devices 100, and may be formed to be effective in blocking light. It may include a light absorbing material (eg, black matrix).
  • the upper surface of the molding layer 91 may have a shape in which the thickness decreases as the distance from the side of the light emitting device 100 increases, that is, it may be concave downward. Accordingly, it is possible to prevent dark areas from becoming clear due to the black matrix in the area between the light emitting devices 100.
  • an additional molding layer may be formed to cover the molding layer 91 and the upper surface of the light emitting device 100, and the additional molding layer may be a light-transmissive molding layer or a transparent molding layer.
  • the light emitting device 100 disposed on the circuit board 11p may be cut into a configuration suitable for the purpose and formed into a light emitting module 110.
  • FIG. 14B shows a light emitting module 110 including four light emitting elements 100 disposed on the circuit board 11p.
  • the present disclosure is not limited to the light-emitting module 110 including a specific number of light-emitting devices 100, and may include one or more light-emitting devices 100.
  • the circuit board 11p may include scan lines and data lines for independently driving each light-emitting device 100 included in the light-emitting module 110.
  • the light emitting module 110 may be mounted on a target substrate 11b of a final device such as a display device.
  • the target substrate 11b may include target electrodes 11s respectively corresponding to the lower circuit electrodes 11pc of the light emitting module 110.
  • a display device may include a plurality of pixels, and each light-emitting element 11 may be arranged to correspond to each pixel. More specifically, each LED stack of the light emitting device 100 may correspond to each subpixel of one pixel. Since the light emitting device 100 includes the first, second, and third LED stacks 20, 30, and 40 vertically stacked, the number of devices to be transferred for each subpixel is the number of conventional light emitting devices It can be reduced more substantially.
  • FIG. 16 is a schematic cross-sectional view illustrating a light emitting device 200 according to another embodiment of the present disclosure.
  • the light emitting device 200 is generally similar to the light emitting device 100 described with reference to FIGS. 2A, 2B, 2C, and 2D, but has a substrate 11 and a protective layer. The difference is that the side of (90) is inclined.
  • the light emitting device 200 may also include an extraction element R described with reference to Figure 9A, Figure 10A, or Figure 11A.
  • the side surface of the substrate 11 may be inclined at a first angle ⁇ 1 with respect to a direction perpendicular to the top surface of the first LED stack 20. That is, the substrate 11 may have a shape whose width becomes narrower as it moves away from the semiconductor layers. When the side of the substrate 11 is tilted compared to when it is vertical, the surface area visible from the side increases. Accordingly, light can be focused in a direction perpendicular to the substrate 11, thereby mitigating viewing angle deviation. . Moreover, since the side area of the substrate 11 is reduced, the overall volume of the substrate 11 is reduced. In particular, the substrate 11 disposed in an area that does not vertically overlap the active layers 23, 33, and 43 of the light emitting device 200 ) By reducing the volume of the region, the volume of the path through which light must pass is reduced, thereby increasing light extraction efficiency.
  • the separation distance between the light emitting devices 200 may increase as it approaches the light emitting surface of the substrate 11. Adjacent pixels may interfere with and block the side view, resulting in viewing angle deviation and color deviation depending on the beam angle.
  • color deviation can be improved by alleviating the blocking of the view.
  • the side surface of the protective layer 90 may be inclined at a second angle ⁇ 2 with respect to a direction perpendicular to the top surface of the first LED stack 20.
  • the protective layer 90 may have a shape whose width narrows in a direction away from the substrate 11 . When a plurality of pixels are arrayed, the distance between the outer surfaces of the protective layer 90 between adjacent pixels becomes closer as it approaches the light emission surface of the substrate 11.
  • a larger amount of space between the plurality of pixels that is, the light emitting elements 200
  • the side surface of the first conductive semiconductor layer 41 of the third LED stack 40 may also have an inclined shape.
  • the first inclined angle ⁇ 1 of the side of the substrate 11 may be equal to or greater than the second inclined angle ⁇ 2 of the protective layer 90, and the inclined surface of the side of the substrate 100 and the protective layer ( The third angle ⁇ 3 between the inclined surfaces of 90) may form an obtuse angle greater than 90° and less than 180°. Through this angular shape, it is possible to improve color deviation according to beam angle while maintaining light extraction efficiency.
  • the first to third LED stacks 20, 30, and 40 may be stacked with LEDs emitting the same color.
  • the first LED stack 20 may emit first light
  • the second LED stack 30 may also emit light of the same color as the first light.
  • the first light can be any color, such as red, green, or blue. It does not necessarily need to be a stack of three LEDs, and may be formed by stacking only the first LED and the second LED to achieve the desired color.
  • the extraction element R described above can be placed to improve synergy in extracting light of the same color.

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Abstract

일 실시예에 따른 발광 소자는, 제1 파장의 광을 방출하는 제1 서브 유닛; 상기 제1 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제2 파장의 광을 방출하는 제2 서브 유닛; 및 상기 제2 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제3 파장의 광을 방출하는 제3 서브 유닛을 포함하되, 상기 제1 서브 유닛은, 제2 서브 유닛, 및 제3 서브 유닛은 각각 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함하고, 상기 제1 서브 유닛은 상기 제1 LED 적층의 상면 및 하면에 각각 전기적으로 접속된 제1 상부 콘택 전극 및 제1 하부 콘택 전극, 및 상기 제1 파장의 광의 추출 효율을 증가시키는 추출 요소를 더 포함한다.

Description

발광 소자 및 이를 포함하는 발광 모듈
본 발명의 실시예들은 일반적으로 발광 소자, 더 상세하게는 그것을 포함하는 발광 모듈에 관한 것이다.
발광 소자는 무기 광원인 발광 다이오드를 이용한 반도체 소자로 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
종래의 발광 소자는 디스플레이 장치에서 백라이트 광원으로 주로 사용되었는데, 최근 발광 소자를 이용하여 직접 이미지를 구현하는 디스플레이 장치가 개발되고 있다. 이러한 디스플레이는 마이크로 LED 디스플레이로 지칭되기도 한다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀들을 구비한다. 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 평면상에 배열되고, 하나의 기판 상에 수많은 개수의 마이크로 LED들이 실장 된다. 그런데 마이크로 LED는 전형적으로 200um 이하 또는 100um 이하로 매우 작기 때문에, 마이크로 LED들을 회로 기판에 전사하는 것은 일반적으로 어렵다. 또한, 작은 크기의 발광 소자를 회로 기판에 실장 한 후에도 발광 소자를 광학적 왜곡이나 휘도의 손실 없이 물리적으로 보호하는 기술도 요구된다.
나아가, 하나의 픽셀에서 방출되는 청색광, 녹색광, 및 적색광의 방사 패턴이 서로 다를 경우, 사용자가 디스플레이 화면을 보는 각도, 즉 시야각(viewing angle)에 따라 이미지의 색상이 달라질 수 있다. 따라서, 발광 소자를 단순히 보호하는 기술 외에 디스플레이 장치의 화질 향상, 특히 시야각에 따른 색상 차이를 완화할 수 있는 기술이 필요하다.
한편, 서브 픽셀들을 수직으로 적층하여 하나의 픽셀을 구성하는 픽셀이 개발되고 있다. 예를 들어, 적색광을 방출하는 적색 서브 픽셀, 녹색광을 방출하는 녹색 서브 픽셀, 및 청색광을 방출하는 청색 서브 픽셀이 수직으로 적층될 수 있다. 이러한 적층 구조의 픽셀의 경우, 적색광은 녹색 서브 픽셀 및 청색 서브 픽셀을 통해 외부로 방출되므로, 적색광의 외부 추출효율이 상당히 낮다.
배경 기술에 개시된 위 정보는 오로지 발명 개념의 배경에 대한 이해를 위한 것으로, 따라서, 종래 기술을 구성하지 않는 정보를 포함할 수
실시예들은 발광 소자의 발광 효율이 개선된 발광 소자 및 이를 포함하는 발광 모듈을 제공한다.
실시예들은 또한 적색광의 발광 효율을 개선한 발광 소자 및 이를 포함하는 발광 모듈을 제공한다.
일 실시예에 따른 발광 소자는, 제1 파장의 광을 방출하는 제1 서브 유닛; 상기 제1 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제2 파장의 광을 방출하는 제2 서브 유닛; 및 상기 제2 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제3 파장의 광을 방출하는 제3 서브 유닛을 포함하되, 상기 제1 서브 유닛은, 제2 서브 유닛, 및 제3 서브 유닛은 각각 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함하고, 상기 제1 서브 유닛은 상기 제1 LED 적층의 상면 및 하면에 각각 전기적으로 접속된 제1 상부 콘택 전극 및 제1 하부 콘택 전극, 및 상기 제1 파장의 광의 추출 효율을 증가시키는 추출 요소를 더 포함한다.
일 실시예에 있어서, 상기 추출 요소는 상기 제1 상부 콘택 전극과 상기 제1 LED 적층 사이에 배치된 분포 브래그 반사기일 수 있다.
상기 제1 LED 적층은 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있고, 상기 제1 상부 콘택 전극은 상기 제1 도전형 반도체층에 오믹 콘택할 수 있다.
상기 분포 브래그 반사기는 상기 제1 도전형 반도체층의 상면을 노출시키도록 패터닝될 수 있고, 상기 제1 상부 콘택 전극은 노출된 상기 제1 도전형 반도체층에 접속할 수 있다.
상기 제1 도전형 반도체층은 서로 이격된 복수의 영역에서 노출될 수 있고, 상기 제1 상부 콘택 전극은 상기 복수의 영역에서 상기 제1 도전형 반도체층에 접속할 수 있다.
상기 분포 브래그 반사기는 1um 내지 5um 범위 내의 두께를 가질 수 있다.
상기 분포 브래그 반사기는 상기 제1 LED 적층의 상면 및 측면을 덮을 수 있다.
일 실시예에 있어서, 상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에 배치될 수 있다.
상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에서 횡방향으로 굴절률이 다른 영역들을 제공할 수 있다.
상기 제1 서브 유닛은 상기 제1 LED 적층의 하부에 오믹 콘택하는 제1 하부 콘택 전극을 더 포함할 수 있고, 상기 추출 요소는 상기 제1 하부 콘택 전극과 다른 굴절률을 갖는 물질층으로 형성될 수 있다.
상기 추출 요소는 상기 제1 하부 콘택 전극과 상기 제1 LED 적층 사이에 배치될수 있다.
상기 추출 요소는 상기 제1 LED 적층의 하면을 노출하도록 패터닝될 수 있고, 상기 제1 하부 콘택 전극은 상기 노출된 제1 LED 적층의 하면에 접속할 수 있다.
상기 발광 소자는, 상기 제1 서브 유닛 과 상기 제2 서브 유닛 사이에 배치된 제1 접착층을 더 포함할 수 있고, 상기 제1 하부 콘택 전극은 복수의 홀들을 갖도록 패터닝될 수 있으며, 상기 추출 요소는 상기 복수의 홀들을 채우는 상기 제1 접착층에 의해 형성될 수 있다.
상기 제1 서브 유닛은 상기 제1 LED 적층의 하부에 오믹 콘택하는 제1 하부 콘택 전극을 더 포함할 수 있고, 상기 추출 요소는 상기 제1 하부 콘택 전극과 제2 서브 유닛 사이에 배치될 수 있다.
상기 발광 소자는 상기 제1 서브 유닛과 상기 제2 서브 유닛 사이에 배치된 제1 접착층을 더 포함할 수 있고, 상기 추출 요소는 상기 제1 하부 콘택 전극을 노출시키도록 패터닝될 수 있으며, 상기 제1 접착층은 노출된 상기 제1 하부 콘택 전극에 접촉할 수 있다.
상기 추출 요소는 상기 제1 하부 콘택 전극의 하면에 형성된 요철 패턴을 포함할수 있다.
일 실시예에 따른 발광 모듈은, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 발광 소자들을 포함한다. 상기 발광 소자들 각각은, 제1 파장의 광을 방출하는 제1 서브 유닛; 상기 제1 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제2 파장의 광을 방출하는 제2 서브 유닛; 및 상기 제2 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제3 파장의 광을 방출하는 제3 서브 유닛을 포함하되, 상기 제1 서브 유닛은, 제2 서브 유닛, 및 제3 서브 유닛은 각각 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함하고, 상기 제1 서브 유닛은 상기 제1 LED 적층의 상면 및 하면에 각각 전기적으로 접속된 제1 상부 콘택 전극 및 제1 하부 콘택 전극, 및 상기 제1 파장의 광의 추출 효율을 증가시키는 추출 요소를 더 포함한다.
일 실시예에 있어서, 상기 추출 요소는 상기 제1 상부 콘택 전극과 상기 제1 LED 적층 사이에 배치된 분포 브래그 반사기일 수 있다.
일 실시예에 있어서, 상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에 배치될 수 있다.
상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에서 횡방향으로 굴절률이 다른 영역들을 제공할 수 있다.
전술한 일반적인 설명 및 다음의 상세한 설명은 모두 예시적이고 설명적이며 청구된 바와 같은 본 발명의 추가 설명을 제공하기 위한 것으로 이해되어야 한다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1A는 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 1B는 일 실시예에 따른 다양한 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 1C는 일 실시예에 따른 또 다른 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 1D는 일 실시예에 따른 또 다른 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 2A는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 사시도이다.
도 2B는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 2C는 도 2B의 절취선 A-A'에 따른 개략적인 단면도이다.
도 2D는 도 2B의 절취선 B-B'에 따른 개략적인 단면도이다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A 및 도 8A는 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다.
도 3B, 도 4B, 도 5B, 도 6B, 도 7B 및 도 8B는 도 3A, 도 4A, 도 5A, 도 6A, 도 7A 및 도 8A의 절취선 C-C'에 따른 개략적인 단면도들이다.
도 9A는 일 실시예에 따른 발광 소자의 단면도이다.
도 9B는 도 9A의 추출 요소를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 9C는 도 9A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 10A는 일 실시예에 따른 발광 소자의 단면도이다.
도 10B는 도 10A의 추출 요소를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 10C는 도 10A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 10D는 도 10A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 11A는 일 실시예에 따른 발광 소자의 단면도이다.
도 11B는 도 11A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 12는 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도이다.
도 13, 도 14A, 도 14B 및 도 15는 일 실시예에 따른 발광 모듈 제조 공정을 개략적으로 도시한 단면도들이다.
도 16은 또 다른 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 "실시예" 및 "구현예"는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 균등한 배열체들을 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
이하, 첨부한 도면들을 참조하여 본 개시 사항의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 본 개시 사항이 속하는 기술분야의 통상의 기술자에게 본 개시 사항의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시 사항은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1A는 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이고, 도 1B, 도 1C, 및 도 1D는 일 실시예에 따른 다양한 디스플레이 장치(1000a, 1000b, 1000c, 1000d, 1000e)를 설명하기 위한 개략적인 사시도들이다.
도 1A를 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함할 수 있다.
디스플레이 장치(10000)는, 특별히 한정되는 것은 아니나, 스마트 워치(1000a), VR 헤드셋 또는 글래스와 같은 웨어러블 디스플레이 장치(1000b), 또는 증강 현실 안경과 같은 AR 디스플레이 장치(1000c), 마이크로 LED TV 나 사이니지와 같은 실내 또는 실외용 디스플레이 장치 (1000d, 1000e)를 포함할 수 있다. 패널 기판(2100) 및 복수의 픽셀 모듈(1000)은 디스플레이 장치 내에 배치될 수 있다. 디스플레이 장치는 픽셀간 간격이 매우 좁을 수 있으며, 예를 들어 픽셀 간의 간격이 0.01mm 이하일 수 있다. 디스플레이 장치는 회로 기판 또는 투명 기판에 실장된 픽셀을 통하여 이미지 구현이 가능하다. 일부 디스플레이 장치에서는 디스플레이를 인식하는 외부 수신처 (예를 들어 사용자의 눈)와 디스플레이 장치 사이의 거리가 200mm 이하가 될 수 있다. 픽셀 간의 간격은 외부 수신처와 디스플레이 장치 사이의 거리의 0.005~0.1%일 수 있다. 디스플레이 장치는 곡면을 포함하는 기판에서 외부 수신처로 광학 신호를 보내줄 수 있다. 디스플레이 장치는 투명 기판을 이용한 투명 디스플레이 장치도 가능하다.
패널 기판(2100)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있으며, 다른 실시예에서, 패널 기판(2100)은 배선, 트랜지스터 및 커패시터들을 포함할 수 있다. 패널 기판(2100)은 또한 배치된 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
일 실시예에 있어서, 복수의 픽셀 모듈들(1000)이 패널 기판(2100) 상에 정렬된다. 각 픽셀 모듈(1000)은 회로 기판(1001), 및 회로 기판(1001) 상에 배치된 복수의 발광 소자들(100)을 포함할 수 있으며, 발광 소자들(100)을 덮는 몰딩부를 포함할 수 있다. 다른 실시예에 있어서, 복수의 발광 소자들(100)이 직접 패널 기판(2100) 상에 배열될 수 있고, 몰딩부가 발광 소자들(100)을 덮을 수도 있다.
스마트 워치(1000a)는 500~1500cd/m2 (or nits) 이상일 수 있고, 외부 조도에 따라서 밝기가 조절될 수 있다. VR 헤드셋 또는 글래스와 같은 웨어러블 디스플레이 장치(1000b)는 150~200cd/m2 (or nits) 이거나, 시야각이 50도 이상일 수 있다. 마이크로 LED TV 나 사이니지와 같은 실내 또는 실외용 디스플레이 장치 (1000d, 1000e)는 1000cd/m2 (or nits) 이상 이거나, 시야각 80도 이상, 특히 실외용의 경우에는 3000cd/m2 (or nits) 이상이 바람직하다. 디스플레이 장치 (1000d, 1000e)는 복수의 패널 (P1, P2)이 행과 열에 맞추어 배열되어 프레임에 부착되며, 복수의 패널(P1, P2)에는 복수의 마이크로 LED 픽셀들이 배치되어 전기 공급 또는 신호에 따라 점등되거나 광도가 조절될 수 있다. 복수의 패널(P1, P2)들은 각각의 커넥터를 이용하여 외부 전원과 연결될 수 있으며, 또는 커넥터를 이용하여 복수의 패널(P1, P2)들이 서로 전기적으로 연결될 수도 있다.
도 2A, 도 2B, 도 2C 및 도 2D는 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 사시도, 평면도 및 단면도들이다.
도 2A 내지 도 2D를 참조하면, 상기 발광 소자(100)는 기판(11) 및 제1, 제2 및 제3 서브 유닛(2, 3, 4)을 포함하고, 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4) 상에 형성된 제1 연결 전극(20ce), 제2 연결 전극(30ce), 제3 연결 전극(40ce) 및 제4 연결 전극(50ce)과 상기 연결 전극들(20ce, 30ce, 40ce, 50ce)을 둘러싸는 보호층(90)을 포함할 수 있다. 도 2A에 도시된 상기 발광 소자(100)는 상기 기판(11) 상에 형성된 복수개의 발광 소자 어레이를 단일화하여 형성될 수 있다. 상기 발광 소자(100)들의 형성 및 단일화에 대한 설명은 뒤에서 상세히 설명하도록 한다. 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)을 포함하는 상기 발광 소자(100)는 발광 모듈로 형성되도록 추가 공정이 진행될 수 있으며, 이에 대해서도 뒤에서 상세히 설명하도록 한다.
상기 기판(11)은 광을 투과하기 위해 광 투과 절연성 물질을 포함할 수 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 다른 실시예들에서 상기 기판(11)은 특정 파장의 광만을 투과하거나 특정 파장의 광의 일부만을 투과하도록 반투명 또는 부분적으로 투명하게 형성될 수도 있다. 상기 기판(11)은 상기 제3 LED 적층(40)을 에피택셜 성장할 수 있는 성장 기판, 예를 들어 사파이어 기판일 수 있다. 다만, 상기 기판(11)은 사파이어 기판에 한정되는 것은 아니며, 다른 다양한 투명 절연 물질을 포함할 수 있다. 상기 기판(11)은 글래스, 쿼츠, 실리콘, 유기 폴리머 또는 유기-무기 복합 재료등을 포함할 수 있으며, 예를 들어, 탄화실리콘(SiC), 질화갈륨(GaN), 질화인디움갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN) 산화갈륨(Ga2O3) 또는 실리콘 기판일 수 있다.
또한, 상기 기판(11)은 상면에 돌출 패턴(P)을 포함할 수 있다. 보다 상세하게는, 상기 돌출 패턴(P)은 상기 기판(11)의 상면으로부터 상부 방향으로 돌출된 복수의 돌출부들을 포함할 수 있다. 일 실시예에 있어서, 각 돌출 부는 평면 상에서 볼 때 원 형상을 가질 수 있다. 상기 돌출 패턴(P)의 각 돌출부가 타원체 또는 원뿔 형상으로 제공되는 경우, 타원체나 원뿔의 꼭지점 부분이 중심이 될 수 있다. 보다 상세하게는, 상기 돌출 패턴(P)의 돌출부들은 상부 방향으로 갈수록 폭이 감소하는 형상으로 형성될 수 있고, 각 돌출부를 상기 기판(11) 상에 수직한 면으로 자를 때, 돌출부의 단면은 대략 반 타원형 형상을 가질 수 있고, 자르는 면에 따라 삼각형에 가까운 형상을 가질 수도 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 상기 돌출부는 오각 및 육각과 같은 다각형 형상 등 다양한 형태로 변형될 수 있다.
상기 돌출 패턴(P)의 각각의 돌출부의 크기는 예를 들어, 직경이 약 2um일 수 있고, 상기 돌출부들 간의 간격은 약 1um일 수 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 용도에 따라 상기 돌출부의 직경 사이즈는 2um 보다 작거나 클 수 있고, 상기 돌출부들 간의 간격도 1um 보다 좁거나 넓을 수 있다.
일 실시예에 있어서, 상기 돌출 패턴(P)은 상기 기판(11)과 동종의 물질로 형성될 수 있고, 예를 들어, 사파이어로 형성될 수 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 상기 돌출 패턴(P)은 상기 기판(11)과 다른 이종의 물질로 형성될 수 있다. 상기 이종의 물질을 포함하는 돌출 패턴(P)은 제1 물질 및 제2 물질을 포함할 수 있으며, 제1 물질 및 제2 물질은 서로 굴절률이 다른 재료일 수 있다.
예를 들어, 제1 물질과 제2 물질이 서로 다른 굴절률을 가질 경우, 제1 물질의 굴절률이 약 1.6 내지 약 2.45일 수 있으며, 제2 물질의 굴절률은 약 1.3 내지 약 2.0일 수 있다. 상기 제1 및 제2 물질로는 굴절률이 서로 다른 다양한 절연 물질이 사용될 수 있다. 이러한 굴절률을 가진 재료로서, 예컨대, 제1 물질은 사파이어일 수 있으며, 제2 물질은 SiOx, SiOxNy, SiNx 등일 수 있다.
상기 기판(11)의 상면에 돌출 패턴(P)을 포함함으로써 상기 기판(11)에 접한 상기 제3 서브 유닛(4)에서 생성된 광의 추출 효율을 증가시킬 수 있다. 상기 기판(11)의 돌출 패턴(P)은 상기 제1 서브 유닛(2) 및 상기 제2 서브 유닛(3)에 비해 상기 제3 서브유닛(4)의 광도를 선택적으로 증가시키기 위해 채택될 수 있다. 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)에서 생성된 광은 상기 기판(11)을 통해 방출된다. 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)에서 생성된 광이 상기 기판(11)을 투과할 때 상기 돌출 패턴(P)에 의한 광 확산 및 광 산란이 일어나 발광 소자(100)의 광 추출 효율이 현저하게 증가될 수 있다. 또한, 상기 돌출 패턴(P)에 의해 상기 기판(11) 배면에 수직한 방향으로 추출되는 광의 비율이 증가하고, 상기 기판(11)의 배면에 수평한 방향으로 추출되는 광의 비율이 상대적으로 감소한다. 이에 따라, 상기 발광 소자(100)에서 추출되는 광, 예컨대 청색광, 적색광, 및 녹색광의 편차를 줄여 시야각에 따른 색상 차이를 완화할 수 있다.
상기 기판(11)의 면적은 상기 발광 소자(100)의 면적을 정의할 수 있다. 일 실시예에서, 상기 기판(11)의 면적은 상기 제3 서브 유닛(4)의 면적과 실질적으로 동일하게 형성될 수 있다. 상기 기판(11)의 면적은 약 60,000um2 이하일 수 있으며, 나아가, 30,000 um2, 더 나아가 10,000 um2 이하 일 수 있다. 상기 기판(11)의 두께는 30um 내지 180um일 수 있고, 상세하게는, 30um내지 100um일 수 있다. 일 실시예에 있어서, 상기 기판(11)의 면적은 225um×225um, 두께는 50um일 수 있다. 상기 기판(11)의 면적 대비 두께의 비율이 작을수록, 발광 소자(100)에서 외부로 추출되는 전체 광에 대해, 상기 기판(11)의 배면에 수평한 방향 즉, 측면으로 추출되는 광의 비율을 감소시킬 수 있으며, 상기 기판(11)의 배면에 수직한 방향을 투과하여 추출되는 광의 비율을 증가시킬 수 있다. 특히, 기판(11)의 두께를 감소시킴으로써 기판(11)에 인접한 제3 서브 유닛(4)에서 방출되는 광이 기판(11)의 배면에 수직한 방향으로 더 잘 방출되도록 할 수 있다. 이에 따라, 상기 발광 소자(100)에서 추출되는 광의 편차를 줄여 시야각에 따른 색상 차이를 완화시킬 수 있다.
상기 발광 소자(100)는 상기 기판(11) 상에 배치된 도 2C에 도시된 바와 같이 제1 서브 유닛(2), 제2 서브 유닛(3) 및 제3 서브 유닛(4)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1, 제2 및 제3 서브 유닛들(2, 3, 4)은 서로 다른 피크 파장의 광을 방출할 수 있다. 상세하게는, 상기 제1 서브 유닛(2)에서 방출된 광은 상기 제2 및 제3 서브 유닛(3, 4)을 통과할 수 있다. 일 실시예에서, 상기 기판(11)으로부터 멀리 떨어진 서브 유닛이 상기 기판(11)에 가까운 서브 유닛에 비해 더 장파장의 광을 방출함으로써 광 손실을 줄일 수 있다. 예를 들어, 상기 제1 서브 유닛(2)은 상기 제2 및 제3 서브 유닛(3, 4)보다 장파장의 광을 방출할 수 있으며, 상기 제2 서브 유닛(3)은 상기 제3 서브 유닛(4)보다 장파장의 광을 방출할 수 있다. 예를 들면, 제1 서브 유닛(2)은 적색광을 방출하고, 제2 서브 유닛(3)은 녹색광을 방출하며, 제3 서브 유닛(4)은 청색광을 방출할 수 있다.
다른 실시예에 있어서, 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)의 색 혼합 비율을 조절하기 위해, 상기 제2 서브 유닛(3)이 상기 제3 서브 유닛(4)에서 방출된 것보다 단파장의 광을 방출할 수 있다. 이에 따라, 상기 제2 서브 유닛(3)의 광도를 줄일 수 있고, 상기 제3 서브 유닛(4)의 광도를 증가시킬 수 있으며, 상기 제1, 제2 및 제3 서브 유닛들(2, 3, 4)에서 방출되는 광의 광도 비율을 컨트롤 할 수 있다. 예를 들어, 상기 제1 서브 유닛(2)은 적색광을 방출할 수 있고, 상기 제2 서브 유닛(3)은 청색광을 방출하고, 상기 제3 서브 유닛(4)은 녹색광을 방출할 수 있다. 이에 따라, 청색광의 광도를 상대적으로 줄일 수 있고, 녹색광의 광도를 상대적으로 증가시킬 수 있으며, 따라서, 적색, 녹색 및 청색의 광도 비율을 3:6:1에 가까워지도록 조절할 수 있다. 또한, 제1, 제2 및 제3 서브 유닛들(2, 3, 4)의 발광 면적은 10,000um2 이하일 수 있으며, 상세하게는 4,000um2, 보다 상세하게는 2,500um2 이하일 수 있다. 또한, 상기 기판(11)에 가까울수록 발광 면적이 더 클 수 있으며, 녹색광을 방출하는 상기 제3 서브 유닛(4)을 상기 기판(11)에 가장 가깝게 배치함으로써 녹색광의 광도를 더욱 증가시킬 수 있다. 상기 발광 소자(100)는 세 개의 서브 유닛들(2, 3, 4)을 도시하지만, 본 개시가 특정 개수의 서브 유닛들에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 서브 유닛은 두 개 또는 더 많은 수의 서브 유닛들을 포함할 수 있다. 여기서는 발광 소자(100)가 일 실시예에 따라 세 개의 서브 유닛들(2, 3, 4)을 포함하는 것을 예를 들어 설명할 것이다.
이하에서는, 제2 서브 유닛(3)이 제3 서브 유닛(4)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 서브 유닛(3)이 제3 서브 유닛(4)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
상기 제1 서브 유닛(2)은 제1 LED 적층(20), 제1 상부 콘택 전극(21n), 제1 하부 콘택 전극(25p)을 포함할 수 있다.
상기 제1 LED 적층(20)은 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 LED 적층(20)은 예를 들어, AlGaAs, GaAsP, AlGaInP 및 GaP와 같은 적색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 상부 콘택 전극(21n)은 상기 제1 도전형 반도체층(21) 상에 배치될 수 있고, 상기 제1 도전형 반도체층(21)과 오믹 콘택을 형성할 수 있다. 상기 제1 하부 콘택 전극(25p)은 상기 제2 도전형 반도체층(25) 아래에 배치될 수 있다. 일 실시예에 따르면, 상기 제1 도전형 반도체층(21)의 일부는 패터닝될 수 있으며, 상기 제1 상부 콘택 전극(21n)은 오믹 콘택을 보다 원활히 하기 위해 상기 제1 도전형 반도체층(21)의 패터닝된 영역에 배치될 수 있다. 상기 제1 상부 콘택 전극(21n)은 단일층 구조 또는 다중층 구조를 가질 수 있으며, Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu 또는 이들의 합금, 예를 들어, Au-Te 합금 또는 Au-Ge 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 있어서, 상기 제1 상부 콘택 전극(21n)은 예를 들어, 약 100nm의 두께를 가질 수 있으며, 상기 기판(11)을 향해 아래 방향으로 광을 반사시키기 위해 고 반사율을 가지는 금속을 포함할 수 있다.
상기 제1 하부 콘택 전극(25p)은 상기 제1 LED 적층(20)의 상기 제2 도전형 반도체층(25)에 오믹 컨택하며, 상기 제2 도전형 반도체층(35) 아래에 배치될 수 있다.
상기 제2 서브 유닛(3)은 제2 LED 적층(30) 및 제2 하부 컨택 전극(35p)을 포함할 수 있다.
상기 제2 LED 적층(30)은 제1 도전형 반도체층(31), 활성층(33) 및 제2 도전형 반도체층(35)을 포함할 수 있다. 일 실시예에 있어서, 상기 제2 LED 적층(30)은 GaN, InGaN, ZnSe 등과 같은 청색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 하부 컨택 전극(35p)은 상기 제2 LED 적층(30)의 제2 도전형 반도체층(35) 아래에 배치될 수 있으며, 상기 제2 도전형 반도체층(35)에 오믹 컨택 할 수 있다.
상기 제3 서브 유닛(4)은 제3 LED 적층(40), 제3 하부 콘택 전극(45p)을 포함할 수 있다.
상기 제3 LED 적층(40)은 제1 도전형 반도체층(41), 활성층(43) 및 제2 도전형 반도체층(45)을 포함할 수 있다. 일 실시예에 있어서, 상기 제3 LED 적층(40)은 GaN, InGaN, GaP, AlGaInP, AlGaP 등과 같은 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 상기 제3 하부 콘택 전극(45p)은 상기 제3 LED 적층(40)의 제2 도전형 반도체층(45) 아래에 배치될 수 있으며, 상기 제2 도전형 반도체층(45)에 오믹 컨택 할 수 있다.
본 개시의 실시예들에 있어서, 상기 제1, 제2 및 제3 LED 적층들(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 및 제2 도전형 반도체층들(25, 35, 45) 각각은 단일층 구조 또는 다중층 구조를 가질 수 있으며, 초격자층을 포함할 수도 있다. 또한, 상기 제1, 제2 및 제3 LED 적층들(20, 30, 40)의 활성층들(23, 33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
상기 제1, 제2 및 제3 LED 적층들(20, 30, 40)을 포함하는 상기 제1 서브 유닛(2)으로부터 상기 제3 서브 유닛(4)까지의 전체 두께는 예컨대, 약 10um 내지 약 30um일 수 있다. 바람직하게는, 약 15um 내지 약 25um일 수 있고, 보다 바람직하게는, 약 18um 내지 약 22um일 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다. 일반적으로 상기 기판(11)은 상기 제1, 제2, 및 제3 서브 유닛(2, 3, 4)의 전체 두께보다 두껍다. 일 실시예에 있어서, 상기 기판(11)의 두께 대 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)의 두께의 비율은 1.5:1 내지 6:1 범위 내일 수 있으며, 나아가, 1.5:1 내지 4:1, 더 나아가, 2.27:1 내지 2.78:1 일 수 있다. 상기 두께 비율이 낮아질수록, 즉, 상기 제1, 제2, 및 제3 서브 유닛(2, 3, 4)의 두께에 대한 상기 기판(11)의 두께가 작을수록, 발광 소자(100)의 외부로 방출되는 광에 대해, 상기 기판(11)의 측면으로 추출되는 광의 비율은 감소하고, 상기 기판(11)을 통하여 상기 기판(11)의 배면에 수직한 방향으로 추출되는 광의 비율이 증가한다. 이에 따라, 상기 발광 소자(100)에서 추출되는 광의 방사 패턴들의 차이를 줄여 시야각에 따른 색상 차이를 완화할 수 있다.
상기 기판(11)의 두께는 상기 제1, 제2 및 제3 LED 적층들(20, 30, 40)을 포함하는 두께보다 두꺼운 두께를 가지거나, 또는 상기 연결전극들(20ce, 30ce, 40ce, 50ce) 사이에 배치되고 상기 제1, 제2 및 제3 LED 적층들(20, 30, 40)과 수직적으로 중첩되는 영역에 형성된 보호층(90)의 일부 영역의 두께보다 두꺼울 수 있다. 또한 연결전극들(20ce, 30ce, 40ce, 50ce)의 최외각 측면을 둘러싸는 상기 보호층(90)의 일부 영역의 두께보다는 얇을 수 있다. 이를 통해 지향각에 따른 효과적인 광 편차 개선이 가능하다.
상기 제1, 제2 및 제3 하부 콘택 전극들(25p, 35p, 45p) 각각은 광을 투과시키는 투명 도전 물질을 포함할 수 있다. 예를 들어, 상기 하부 콘택 전극들(25p, 35p, 45p)은 투명 도전성 산화물(TCO)일 수 있고, 상기 투명 도전성 산화물(TCO)은 SnO, InO2, ZnO, ITO, ITZO 등을 포함할 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다.
제1 접착층(61)은 상기 제1 LED 적층(20) 및 상기 제2 LED 적층(30) 사이에 배치될 수 있고, 제2 접착층(63)은 상기 제2 LED 적층(30) 및 상기 제3 LED 적층(40) 사이에 배치될 수 있다. 상기 제1 및 제2 접착층(61, 63)은 광을 투과시키는 비도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 접착층(61, 63)은 광학적으로 투명한 접착제(OCA)를 포함할 수 있고, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다.
제1 응력 완화층(51)은 상기 제2 접착층(63) 상부에 배치될 수 있고, 상기 제2 접착층(63)과 제2 LED 적층(30) 사이에 위치할 수 있다. 제2 응력 완화층(53)은 상기 제2 접착층(63) 하부에 배치될 수 있고, 상기 제2 접착층(63)과 제3 LED적층(40) 사이에 위치할 수 있다. 상기 제1 및 제2 응력 완화층(51, 53)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 응력 완화층(51, 53)은 유기 또는 무기 절연 물질, 예를 들어, 폴리이미드, SiO2, SiNx 및 Al2O3 등을 포함할 수 있고, 일 예로 SiO2일 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다.
상기 제1 및 제2 응력 완화층(51, 53)은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)이 수직으로 중첩하도록 배치될 때, LED 적층들 사이에 위치할 수 있다. 보다 상세하게는, 상기 제3 LED 적층(40) 상에 상기 제2 LED 적층(30) 및 상기 제1 LED 적층(20)을 순차적으로 접합하는 과정에서 상기 기판(11)의 휨이 발생할 수 있으며, 이로 인해 LED 적층들(20, 30, 40) 사이에 균열이 발생할 수 있다. 상기 LED 적층들(20, 30, 40)의 사이에 배치된 제1 및 제2 응력 완화층(51, 53)은 기판(11)의 휨을 완화할 수 있으며, 이에 따라, 상기 LED 적층들(20, 30, 40) 사이에 발행할 수 있는 균열과 같은 결함이 방지될 수 있다.
제1 절연층(81) 및 제2 절연층(83)은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 상면 및 측면들의 적어도 일부 상에 배치될 수 있다. 상기 제1 및 제2 절연층들(81, 83) 중 적어도 하나는 다양한 유기 또는 무기 절연 물질, 예를 들어, 폴리이미드, SiO2, SiNx, Al2O3 등을 포함할 수 있다. 또한, 상기 제1 및 제2 절연층들(81, 83)의 적어도 하나는 단일층 구조 또는 다중층 구조를 포함 할 수 있으며, 다중층 구조의 예로 분포 브래그 반사기(DBR)를 포함할 수 있다. 일 실시예에 있어서, 상기 제1 절연층(81)은 SiO2로 형성될 수 있고, 상기 제2 절연층(83)은 분포 브래그 반사기(DBR)로 형성될 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니며, 상기 제1 절연층(81)은 분포 브래그 반사기(DBR)로 형성될 수 있고, 상기 제2 절연층(83)은 SiO2로 형성될 수도 있다. 상기 제1 절연층(81)의 두께는 0.4um이내 일 수 있고, 상기 제2 절연층(83)의 두께는 1.8um 내지 1.9um일 수 있고, 이아 반대로 상기 제1 절연층(81)의 두께가 1.8um 내지 1.9um이고, 상기 제2 절연층(83)의 두께는 0.4um일 수 있다. 하지만, 상기 제1 및 제2 절연층(81, 83)의 두께는 상기 발광 소자(100)로부터 방출되는 광의 타겟 파장 영역에 따라 달라질 수 있다.
상기 제1 절연층(81) 또는 제2 절연층(83)의 분포 브래그 반사기(DBR)는 제1 굴절률을 갖는 제1 재료층 및 제2 굴절률을 갖는 제2 재료층을 포함할 수 있다. 상기 제1 재료층은 저굴절률을 가질 수 있고, 상기 제2 재료층은 고굴절률을 가질 수 있다. 여기서 사용된 바와 같이, 상기 "저굴절" 및 "고굴절"은 상기 제1 재료층 및 제2 재료층을 대해 굴절률의 차이를 상대적으로 나타낸 것이다. 일 실시예에 있어서, 상기 제1 재료층들은 SiO2일 수 있고, 상기 제2 재료층들은 TiO2일 수 있다. 상기 제1 재료층의 SiO2의 굴절률은 약 1.47이고, 상기 TiO2의 굴절률은 약 2.41이다. 하지만 본 개시 사항에 있어서, 상기 제1 재료층 및 제2 재료층을 형성하는 재료들이 SiO2 및 TiO2에 한정되는 것은 아니며, 몇몇 실시예들에 있어서, 상기 제1 및 제2 재료층은 Si3N4, MgF2, Nb2O5, ZnS, ZrO2, ZnO 또는 화합물 반도체 등으로 형성될 수 있다. 다만, 상기 제1 재료층 및 제2 재료층의 굴절률 차이는 0.5보다 클 수 있다.
상기 분포 브래그 반사기(DBR)는 상기 제1 재료층 및 제2 재료층의 쌍을 복수회 반복하여 적층함으로써 형성될 수 있다. 일반적으로 고굴절률을 가지는 재료층들은 저굴절률을 가지는 재료층들에 비해 흡수율이 높은 특성을 갖는다. 따라서, 고굴절률을 가지는 제2 재료층들의 광학 두께는 저굴절률을 가지는 제1 재료층들의 광학 두께보다 작게 제어하는 것이 광 흡수에 의한 손실을 줄일 수 있다. 이에 따라, 상기 제1 재료층인 SiO2의 각 두께는 상기 제2 재료층인 TiO2의 각 두께보다 두껍게 형성될 수 있다.
또한, 상기 분포 브래그 반사기(DBR)의 첫째층 및 마지막층은 SiO2일 수 있다. 상기 SiO2를 분포 브래그 반사기(DBR)의 첫째층으로 사용함으로써 상기 제1 절연층(81)과의 접착력을 강화할 수 있으며, 또한, 마지막층인 SiO2을 이용하여 분포 브래그 반사기(DBR)를 보호하고, 후술하는 보호층(90) 및 연결전극들(20ce, 30ce, 40ce, 50ce)의 접착력을 강화할 수 있다.
일 실시예에 따르면, 상기 제2 절연층(83)에 적용된 상기 분포 브래그 반사기(DBR)는 400~650nm 파장 범위에 걸쳐 95%이상의 반사율을 가질 수 있으며, 따라서, 상기 발광 소자(100)에서 방출되어 입사되는 광을 높은 반사율로 반사시킬 수 있다. 상기 분포 브래그 반사기(DBR)는 예를 들어, 21개의 층으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 분포 브래그 반사기(DBR)는 제1 재료층 및 제2 재료층으로 이루어진 41개의 층을 포함할 수 있고, 3um 내지 5um의 두께를 가질 수 있다. 상기 분포 브래그 반사기(DBR)는 410nm 내지 700nm의 파장 범위에 걸쳐 90% 이상의 반사율을 나타낼 수 있다.
상기 제2 절연층(83)은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)에서 방출된 광을 반사시켜 광 추출 효율을 향상시킬 수 있다. 또한, 다층으로 이루어진 분포 브래그 반사기(DBR)에 의해 광의 캐비티를 형성하여 추출되는 광의 직진성을 개선하고, 청색광, 녹색광, 및 적색광의 방사 패턴의 편차를 줄여 시야각에 따른 색상 차이를 완화할 수 있다.
상기 제1 절연층(81)은 후술되는 콘택홀들(20CH, 30CH, 40CH, 50CH)을 형성하기 위해 식각될 수 있다. 상기 제1 절연층(81)은 SiO2 단일층으로 형성되어 식각 공정이 원활히 진행될 수 있다. 이에 따라, 하면의 하부 콘택 전극들(25p, 35p, 45p)에 손상을 입히지 않고, 두께를 균일하게 확보할 수 있어, 전기적 특성을 안정적으로 유지할 수 있다. 또한, 상기 제2 절연층(83)의 분포 브래그 반사기(DBR)는 제1, 제2 및 제3 서브 유닛(2, 3, 4)의 측면으로 추출되는 광의 난반사를 일으켜, 광의 추출 효율을 개선할 수도 있다.
상기 제1 절연층(81)이 SiO2 와 같은 저굴절률을 갖는 유전층으로 형성될 경우, 상기 제1 절연층(81)은 제1 내지 제3 LED 적층들(20, 30, 40) 및 제1 절연층(81)을 덮는 전극 패드들(20pd, 30pc, 40pd, 50pd)과 함께 전방위 반사기(omni-directional reflector)를 구성할 수 있다.
다른 실시예에 있어서, 상기 제1 절연층(81)은 분포 브래그 반사기(DBR)로 형성되고, 상기 제2 절연층(83)은 단일층, 예를 들어, SiO2로 형성될 수 있다. 상기 제1 절연층(81)의 분포 브래그 반사기(DBR)는 예를 들어, SiO2/TiO2의 적층 구조로 형성될 수 있고, 1.8um 내지 1.9um의 두께를 가질 수 있다. 상기 제2 절연층(83)은 SiO2로 형성되고, 0.4um의 두께를 가질 수 있다.
또 다른 실시예에 있어서, 상기 제1 및 제2 절연층(81, 83)은 모두 분포 브래그 반사기(DBR)로 형성될 수 있다. 일 실시예에서, 상기 제1 및 제2 절연층(81, 83)은 가시광선의 넓은 파장 영역대에서 전체적으로 높은 반사율을 가질 수 있다. 다른 실시예에서, 상기 제1 절연층(81) 및 제2 절연층(83)은 서로 다른 파장 영역대에서 높은 반사율을 가질 수 있다. 예를 들어, 상기 제1 절연층(81)은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 어느 하나 또는 두 개의 LED 적층에서 방출되는 광의 파장 영역대에서 높은 반사율을 가질 수 있고, 상기 제2 절연층(83)은 나머지 LED 적층에서 방출되는 광 파장 영역대에서 높은 반사율을 가질 수 있다. 상기 제1 및 제2 절연층(81, 83)이 특정 파장 영역대에 대해 선택적으로 높은 반사율을 갖도록 형성됨에 따라 제1 및 제2 절연층(81, 83)의 각각의 적층 구조를 단순화하면서 광의 반사율을 확보할 수 있다. 하지만 본 실시예가 이에 한정되는 것은 아니며, 상기 제1 및 제2 절연층(81, 83)의 물질, 두께, 및 구조는 상기 발광 소자(100)로부터 방출되는 광의 파장 영역에 따라 달라질 수 있다.
상기 제1, 제2 및 제3 LED 적층(20, 30, 40) 각각은 독립적으로 구동될 수 있다. 일 실시예에서, 제1, 제2 및 제3 LED LED 적층(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)에 공통 전압이 인가될 수 있고, 제2 도전형 반도체층들(25, 35, 45) 각각에 개별 발광 신호가 인가될 수 있다. 다른 실시예에서, 제1, 제2 및 제3 LED LED 적층(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 각각에 개별 발광 신호가 인가될 수 있고, 제2 도전형 반도체층들(25, 35, 45)에 공통 전압이 인가될 수 있다. 예를 들어, 각 LED 적층(20, 30, 40)의 상기 제1 도전형 반도체층들(21, 31, 41)은 n형일 수 있고, 상기 제2 도전형 반도체층들(25, 35, 45)은 p형일 수 있다. 이 경우, 상기 제1 도전형 반도체층들(21, 31, 41)에 공통 전압이 인가될 수 있으며, 상기 제2 도전형 반도체층들(25, 35, 45) 각각에 개별 발광 신호가 인가될 수 있으며, 그 반대일 수도 있다. 상기 제1, 제2, 제3 LED 적층(20, 30, 40)이 수직으로 적층 됨에 있어서, 상기 제3 LED 적층(40)은 상기 제1 및 제2 LED 적층(20, 30)과 비교하여 반대로 적층된 시퀀스를 가질 수 있다. 즉, 제3 LED 적층(40)의 제2 도전형 반도체층(45), 예를 들어 p형 반도체층(45)은 활성층(43) 상부에 배치될 수 있으며, 제2 LED 적층(30)의 제2 도전형 반도체층(35)은 활성층(33)의 하부에 배치될 수 있다. 제3 LED 적층(40)의 적층 시퀀스를 제2 LED 적층(30)의 적층 시퀀스와 반대가 되도록 함으로써 발광 소자(100) 제조 공정이 단순화될 수 있다. 본 실시예에 있어서, 상기 제1 도전형 반도체층 및 제2 도전형 반도체층이 각각 n형 및 p형인 것으로 설명하지만, 이에 한정되는 것은 아니며, 그 반대로 형성될 수도 있다.
도시된 실시예에 따르면, 상기 발광 소자(100)는 제1 패드 전극(20pd), 제2 패드 전극(30pd), 제3 패드 전극(40pd) 및 제4 패드 전극(50pd)을 포함할 수 있다. 상기 LED 적층들(20, 30, 40)의 제2 도전형 반도체층들(25, 35, 45)은 상기 제1 패드 전극(20pd), 제2 패드 전극(30pd) 및 제3 패드 전극(40pd)에 각각 연결되어 각각 대응하는 발광 신호를 수신할 수 있다. 한편, 상기 LED 적층들(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)은 상기 제4 패드 전극(50pd)에 연결되어 외부로부터 공통 전압을 인가받을 수 있다. 이러한 방식으로 상기 제1, 제2 및 제3 LED 적층(20, 30, 40) 각각은 공통 전압이 인가되는 공통 n형 전극을 가지면서 독립적으로 구동될 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다.
상기 제1 전극 패드(20pd)는 상기 제1 절연층(81)을 통해 정의된 제1 콘택홀(20CH)을 통해 상기 제1 하부 콘택 전극(25p)에 연결될 수 있고, 또한, 상기 제2 도전형 반도체층(25)에 전기적으로 연결될 수 있다. 상기 제1 전극 패드(20pd)는 상기 제1 절연층(81) 및 상기 제2 절연층(83) 사이에 배치되어 이들과 적어도 일부의 중첩 영역을 가질 수 있다.
상기 제2 전극 패드(30pd)는 상기 제1 절연층(81)을 통해 정의된 제2 콘택홀(30CH)을 통해 상기 제2 하부 콘택 전극(35p)에 연결될 수 있고, 또한, 상기 제2 도전형 반도체층(35)에 전기적으로 연결될 수 있다. 상기 제2 전극 패드(30pd)는 상기 제1 절연층(81) 및 상기 제2 절연층(83) 사이에 배치되어 이들과 적어도 일부의 중첩 영역을 가질 수 있다.
상기 제3 전극 패드(40pd)는 상기 제1 절연층(81)을 통해 정의된 제3 콘택홀(40CH)을 통해 상기 제3 하부 콘택 전극(45p)에 연결될 수 있고, 또한, 상기 제2 도전형 반도체층(45)에 전기적으로 연결될 수 있다. 상기 제3 전극 패드(40pd)는 상기 제1 절연층(81) 및 상기 제2 절연층(83) 사이에 배치되어 이들과 적어도 일부의 중첩 영역을 가질 수 있다.
상기 제4 전극 패드(50pd)는 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 각각의 제1 도전형 반도체층(21, 31, 41) 상에 상기 제1절연층(81)을 통해 정의된 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 통해 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)에 전기적으로 연결될 수 있다. 보다 상세하게는, 상기 제4 전극 패드(50pd)는 상기 제1 서브 콘택홀(50CHa)을 통해 상기 제1 LED 적층(20)의 제1 도전형 반도체층(21)에 전기적으로 연결될 수 있고, 상기 제2 서브 콘택홀(50CHb)을 통해 상기 제2 LED 적층(30)의 제1 도전형 반도체층(31)에 전기적으로 연결될 수 있고, 상기 제3 서브 콘택홀(50CHc)을 통해 상기 제3 LED 적층(40)의 제1 도전형 반도체층(41)에 전기적으로 연결될 수 있다.
본 개시 사항의 일 실시예에 따르면, 상기 전극 패드들(20pd, 30pd, 40pd, 50pd)은 다양한 위치에 형성될 수 있다. 예를 들어, 도 2B와 같이, 상기 발광 소자(100)가 실질적으로 정사각형일 경우, 상기 전극 패드들(20pd, 30pd, 40pd, 50pd)은 상기 정사각형의 각 모서리 주위에 배치될 수 있다. 하지만, 본 개시 사항이 이에 한정되는 것은 아니며, 상기 발광 소자(100)는 다양한 형상으로 형성될 수 있으며, 상기 전극 패드들(20pd, 30pd, 40pd, 50pd)은 발광 소자의 형상에 따라 다른 위치에 형성될 수 있다.
상기 제1, 제2, 제3 및 제4 전극 패드(20pd, 30pd, 40pd, 50pd)는 서로 이격되어 있으며, 절연될 수 있다. 본 개시 사항의 일 실시예에 따르면 상기 제1, 제2, 제3 및 제4 전극 패드(20pd, 30pd, 40pd, 50pd) 각각은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 측면의 적어도 일부분을 덮을 수 있다.
제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 기판(11)으로부터 수직 방향으로 긴 형상으로 형성될 수 있다. 상기 제1 연결 전극(20ce)은 상기 제2 절연층(83)을 통해 정의된 제1 관통홀(20ct)을 통해 제1 전극 패드(20pd)에 전기적으로 연결될 수 있다. 상기 제2연결 전극(30ce)은 제2 절연층(83)을 통해 정의된 제2 관통홀(30ct)을 통해 제2 전극 패드(30pd)에 전기적으로 연결될 수 있다. 상기 제3 연결 전극(40ce)은 제2 절연층(83)을 통해 정의된 제3 관통홀(40ct)을 통해 제3 전극 패드(40pd)에 전기적으로 연결될 수 있다. 상기 제4 연결 전극(50ce)은 제2 절연층(83)을 통해 정의된 제4 관통홀(50ct)을 통해 제4 전극 패드(50pd)에 전기적으로 연결될 수 있다.
상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 Cu, Ni, Ti, Sb, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 기다란 형상에 기인하는 응력을 감소시키기 위해 둘 이상의 금속 또는 복수의 상이한 금속층들을 포함할 수 있다. 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)이 Cu를 포함하는 경우, 상기 Cu의 산화를 억제하기 위해 추가적인 금속이 형성될 수 있다. 또한, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 Cu/Ni/Sn을 포함할 수 있으며, 이 경우, Cu는 Sn이 상기 발광 소자(100)로 침투하는 것을 방지할 수 있고, 또한, 열 전도율이 우수하여 상기 발광 소자(100)로부터 발생하는 열을 외부로 쉽게 방출할 수 있다.
상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 도금 과정에서 금속층을 형성하기 위한 시드층들(20s, 30s, 40s, 50s)을 더 포함할 수 있다. 상기 시드층들(20s, 30s, 40s, 50s)은 예를 들어, Ti/Cu의 복수의 층으로 형성될 수 있다.
상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 평탄한 상부 표면을 가질 수 있고, 이에 따라 후술하는 외부 라인 또는 회로 전극과 제1, 제2 및 제3 LED 적층들 사이의 전기적 연결을 용이하게 할 수 있다. 일 실시예에 따르면, 상기 발광 소자(100)가 표면적이 10,000um2 미만, 상세하게는 4,000um2 또는 2,500um2 미만인 마이크로 LED를 포함하는 경우, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 제1, 제2 및 제3 LED 적층들(20, 30, 40) 중 적어도 하나의 일부와 중첩될 수 있다. 보다 상세하게는, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 제1, 제2 및 제3 LED 적층의 측면(20, 30, 40)에 형성된 적어도 하나의 계단과 중첩될 수 있다. 이와 같이, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 하면의 접촉 면적이 상면보다 크기 때문에, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)과 제1, 제2 및 제3 LED 적층들(20, 30, 40) 사이에 더 큰 접촉 면적이 형성될 수 있다. 이에 따라, 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4) 상에 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)이 보다 안정적으로 형성될 수 있다. 또한, 상기 전극 패드들(20pd, 30pd, 40pd, 50pd)과 연결된 상기 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 발광 소자(100)의 대부분의 면적을 차지하고 있어 발광 소자에서 발생된 열을 쉽게 방출할 수 있다. 상기 연결 전극들(20ce, 30ce, 40ce, 50ce)은 또한 상기 발광 소자(100)로부터 발생하는 열을 최단 경로를 통해 외부로 효율적으로 발산할 수 있다.
일 실시예에 따르면, 상기 보호층(90)은 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4) 상에 형성될 수 있다. 보다 상세하게는, 도 2A에 도시된 바와 같이, 상기 보호층(90)은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce) 사이에 형성되어 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)의 적어도 일부의 측면 및 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 측면을 덮을 수 있다. 상기 보호층(90)은 도시한 바와 같이, 상기 기판(11), 제1 및 제2 절연층(81, 83)과 제3 LED 적층(40)의 측면을 노출시킬 수 있다. 상기 보호층(90)은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면과 나란하게 형성될 수 있으며, 에폭시 몰딩 컴파운드(EMC) 등을 포함할 수 있다. 상기 보호층(90)은 투명할 수도 있고, 흑색, 백색 등 다양한 색상으로 형성될 수 있다. 상기 보호층(90)은 폴리이미드(PID)를 포함할 수 있고, 상기 폴리이미드(PID)는 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)에 적용될 때 평탄도를 증가시키기 위해 액체형이 아닌 드라이 필름으로 제공될 수 있다. 또한, 상기 보호층(90)은 감광성을 갖는 물질을 포함할 수 있다. 이에 따라, 상기 보호층(90)은 후속 프로세스 동안 가해질 수 있는 외부 충격으로부터 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)을 보호할 뿐만 아니라 후속 전사 단계 동안의 취급을 용이하게 하도록 상기 발광 소자(100)에 충분한 접촉 면적을 제공할 수 있다. 또한, 상기 보호층(90)은 상기 발광 소자(100)의 측면으로의 빛샘을 방지하여 인접한 발광 소자(100)에서 방출되는 빛의 간섭을 방지하거나 억제할 수 있다.
상기 연결 전극들(20ce, 30ce, 40ce, 50ce) 상에 보호 금속층들(20ca, 30ca, 40ca, 50ca)이 더 형성될 수 있다. 상기 보호 금속층들(20ca, 30ca, 40ca, 50ca)은 복수의 다층구조 금속층일 수 있고, Ti/Ni/Au를 포함할 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다. 상기 보호 금속층들(20ca, 30ca, 40ca, 50ca)은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면에 형성될 수 있고, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 폭보다 좁은 폭으로 형성될 수 있다. 이에 따라, 상기 보호 금속층들(20ca, 30ca, 40ca, 50ca)의 표면적은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce) 표면적보다 좁을 수 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 상기 보호 금속층들(20ca, 30ca, 40ca, 50ca)은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)과 같거나 그보다 넓은 폭으로 형성될 수 있고, 이에 따라 표면적이 더 넓게 형성될 수도 있다.
복수의 발광 소자들(100)이 기판(11) 상에 어레이되어 형성될 수 있다. 상기 기판(11)은 스크라이빙 라인을 따라 절단되어 각각의 발광 소자(100)로 분리될 수 있고, 상기 발광 소자(100)는 패키징 또는 모듈화와 같은 후속 공정을 위해 다양한 전사 기술을 사용하여 다른 기판 또는 테이프로 전사될 수 있다.
이하, 본 개시 사항의 일 실시예에 따른 발광 소자(100)의 제조 방법을 설명한다. 상술한 실시예에서 설명된 내용에 대해서는 간략하게 설명하거나 생략하기로 한다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A 및 도 8A는 일 실시예에 따른 도 2A의 발광 소자를 제조하는 과정을 나타내는 평면도들이다. 도 3B, 도 4B, 도 5B, 도 6B, 도 7B 및 도 8B는 일 실시예에 따른 도 3A, 도 4A, 도 5A, 도 6A, 도 7A 및 도 8A의 절취선 C-C'에 따른 단면도들이다.
상기 기판(11)은 돌출 패턴(P)을 포함할 수 있으며, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 상기 제3 LED 적층(40)을 포함하는 제1 도전형 반도체층(41), 활성층(43) 및 제2 도전형 반도체층(45)은 금속 유기 화학 기상 증착(MOCVD) 방법 또는 분자 빔 에피택시(MBE) 방법에 의해 상기 기판(11) 상에 순차적으로 성장될 수 있다. 상기 제3 하부 콘택 전극(45p)은 물리 기상 증착법 또는 화학 기상 증착법에 의해 상기 제2 도전형 반도체층(45) 상에 형성될 수 있으며, SnO, InO2, ZnO, ITO, ITZO 등의 투명 전도성 산화물(TCO)을 포함할 수 있다. 나아가, 상기 제3하부 콘택 전극(45p) 상에 제1 응력 완화층(51)을 형성할 수 있다. 상기 제1 응력 완화층(51)은 예를 들어, SiO2로 형성될 수 있다. 본 개시 사항의 일 실시예에 따라 상기 제3 LED 적층(40)은 녹색광을 발광할 수 있다.
상기 제1 및 제2 LED 적층(20, 30)은 임시기판 상에 각각 상기 제1 도전형 반도체층(21, 31), 활성층(23, 33) 및 제2 도전형 반도체층(25, 35)을 순차적으로 성장시킴으로써 유사하게 형성될 수 있다. 상기 투명 도전성 산화물(TCO)을 포함하는 상기 제1, 제2 하부 콘택 전극(25p, 35p)은, 예를 들어, 물리 기상 증착법 또는 화학 기상 증착법 등에 의해 상기 제2 도전형 반도체층(25, 35) 상에 각각 형성될 수 있다. 나아가, 상기 제 2 하부 콘택 전극(35p) 상에 제2 응력 완화층(53)이 형성될 수 있다. 상기 제2 응력 완화층(53)은 예를 들어 SiO2로 형성될 수 있다.
상기 제2 및 제3 LED 적층(30, 40)은 상기 제2 접착층(63)을 사이에 두고 서로 결합되며, 상기 제2 LED 적층(30)의 임시기판을 레이저 리프트 오프 공정, 화학 공정 및 기계적 공정 등에 의해 제거할 수 있다. 그리고, 상기 제1 LED 적층(20)은 상기 제1 접착층(61)을 사이에 두고 상기 제2 LED 적층(30)과 결합할 수 있으며, 상기 제1 LED 적층(20)의 임시 기판이 레이저 리프트 오프 공정, 화학 공정 및 기계적 공정 등에 의해 제거될 수 있다.
이 때, 서로 다른 상기 LED 적층들(20, 30, 40)을 서로 접착하고, 상기 제1 및 제2 LED 적층(20, 30)의 임시기판을 분리하면서 상기LED 적층들(20, 30, 40) 사이에 열팽창 계수 차이 등으로 인해 상기 기판(11)에 휨이 발생할 수 있고, 이로 인해 상기 LED 적층들(20, 30, 40) 사이에 균열이 발생될 수 있다. 하지만, 상기 LED 적층들(20, 30, 40)의 사이에 제1 및 제2 응력 완화층(51, 53)을 배치함으로써, 상기 LED 적층들(20, 30, 40)의 균열과 같은 결함을 방지할 수 있다.
도 3A 및 도 3B를 참조하면, 상기 제1, 제2 및 제3 LED 적층(20, 30, 40) 각각의 다양한 부분은 에칭 공정 등을 통해 패터닝되어 상기 제1 LED 적층(20)의 제1 도전형 반도체층(21), 제1 하부 콘택 전극(25p), 제2 LED 적층(30)의 제1 도전형 반도체층(31), 제2 하부 콘택 전극(35p), 제3 하부 콘택 전극(45p) 및 제3 LED 적층(40)의 제1 도전형 반도체층(41)의 적어도 일부분을 노출시킬 수 있다.
상기 제1 LED 적층(20)은 상기 LED 적층들(20, 30, 40) 중 가장 작은 면적을 가질 수 있다. 한편, 상기 제3 LED 적층(40)은 상기 LED 적층들(20, 30, 40) 중 가장 큰 면적을 가질 수 있으며, 따라서, 상기 제3 LED 적층(40)의 광도를 상대적으로 증가시킬 수 있다. 그러나 본 개시 사항이 이에 한정되는 것은 아니며, 상기 LED 적층들(20, 30, 40)은 상대적 크기에 특별히 제한되는 것은 아니다.
도 4A 및 도 4B를 참조하면, 상기 제1 LED 적층(20)의 제1 도전형 반도체층(21)의 상면의 일부는 상기 제1 상부 콘택 전극(21n)을 형성하기 위해 습식 에칭 공정을 통해 표면 처리를 할 수 있다. 상기 표면 처리되는 영역은 오버 에칭을 통해 충분한 두께가 에칭될 수 있으며, 이에 따라, 상기 제1 상부 콘택 전극(21n)이 배치되는 영역의 두께는 상기 제1 도전형 반도체층(21)의 나머지 영역보다 작을 수 있다. 상기 제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21)의 패터닝된 영역에 약 100nm의 두께로 형성되어, 오믹 접촉을 향상시킬 수 있다.
도 5A 및 도 5B를 참조하면, 상기 제1 절연층(81)은 상기 LED 적층들(20, 30, 40)의 상면 및 측면을 덮도록 형성될 수 있고, 상기 제1 절연층(81)의 적어도 일부는 상기 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH, 50CH)을 형성하기 위해 적어도 일부분 제거될 수 있다.
상기 제1 콘택홀(20CH)은 상기 제1 하부 콘택 전극(25p) 상에 정의되어 상기 제1 하부 콘택 전극(25p)의 일부를 노출시킬 수 있다. 상기 제2 콘택홀(30CH)은 상기 제2 하부 콘택 전극(35p) 상에 정의되어 상기 제2 하부 콘택 전극(35p)의 일부를 노출시킬 수 있다. 상기 제3 콘택홀(40CH)은 상기 제3 하부 콘택 전극(45p)의 일부를 노출시킬 수 있다. 상기 제4 콘택홀(50CH)은 상기 제1, 제2 및 제3 LED 적층(20, 30, 40)의 각각의 제1 도전형 반도체층(21, 31, 41)을 노출시키는 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 포함할 수 있다.
도 6A 및 도 6B를 참조하면, 상기 제1, 제2, 제3 및 제4 전극 패드(20pd, 30pd, 40pd, 50pd)는 상기 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH, 50CH)을 갖도록 형성된 상기 제1 절연층(81) 상에 형성될 수 있다. 상기 제1, 제2, 제3 및 제4 전극 패드(20pd, 30pd, 40pd, 50pd)는, 예를 들어, 상기 기판(11)의 전면에 도전층을 형성하고, 포토 리소그래피 공정을 통해 도전층을 패터닝하고, 금속 물질을 증착 및 리프트 오프함으로써 형성될 수 있다.
상기 제1 전극 패드(20pd)는 상기 제1 콘택홀(20CH)이 형성된 영역과 중첩되도록 형성될 수 있고, 상기 제1 전극 패드(20pd)는 상기 제1 콘택홀(20CH)을 통해 상기 제1 하부 콘택 전극(25p)에 연결될 수 있다. 상기 제2 전극 패드(30pd)는 상기 제2 콘택홀(30CH)이 형성된 영역과 중첩되도록 형성될 수 있고, 상기 제2 전극 패드(30pd)는 상기 제2 콘택홀(30CH)을 통해 제2 하부 콘택 전극(35p)과 연결될 수 있다. 상기 제3 전극 패드(40pd)는 상기 제3 콘택홀(40CH)이 형성된 영역과 중첩되도록 형성될 수 있고, 상기 제3 전극 패드(40pd)는 상기 제3 콘택홀(40CH)을 통해 상기 제3 하부 콘택 전극(45p)에 연결될 수 있다. 상기 제4 전극 패드(50pd)는 상기 제4 콘택홀(50CH)이 형성된 영역, 특히 제1, 제2 및 제3 서브 콘택홀(50CHa, 50CHb, 50CHc)이 형성된 영역과 중첩되도록 형성될 수 있고, 상기 제4 전극 패드(50pd)가 상기 제1, 제2 및 제3 LED 적층(20, 30, 40) 각각의 제1 도전형 반도체(21, 31, 41)에 연결될 수 있다.
도 7A 및 도 7B를 참조하면, 상기 제2 절연층(83)은 상기 제1 절연층(81) 상에 형성될 수 있다. 상기 제1 절연층(81)은 실리콘 산화물계 물질을 포함할 수 있고, 상기 제2 절연층(83)은 분포 브래그 반사기(DBR)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 이어서, 상기 제2 절연층(83)은 패터닝 되어 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)을 형성할 수 있다.
상기 제1 전극 패드(20pd) 상에 형성된 상기 제1 관통홀(20ct)은 상기 제1 전극 패드(20pd)의 적어도 일부를 노출시킬 수 있다. 상기 제2 전극 패드(30pd) 상에 형성된 상기 제2 관통홀(30ct)은 상기 제2 전극 패드(30pd)의 적어도 일부를 노출시킬 수 있다. 상기 제3 전극 패드(40pd) 상에 형성된 상기 제3 관통홀(40ct)은 상기 제3 전극 패드(40pd)의 적어도 일부를 노출시킬 수 있다. 상기 제4 전극 패드(50pd) 상에 형성된 상기 제4 관통홀(50ct)은 상기 제4 전극 패드(50pd)의 적어도 일부를 노출시킬 수 있다. 상기 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)은 상기 제1, 제2, 제3 및 제4 전극 패드(20pd, 30pd, 40pd, 50pd)가 형성된 영역 내에서 각각 정의될 수 있다.
도 8A 및 도 8B를 참조하면, 상기 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 상기 전극 패드들(20pd, 30pd, 40pd, 50pd)에 각각 연결될 수 있다. 상기 제1, 제2, 제3 및 제4 관통홀들(20ct, 30ct, 40ct, 50ct)이 전극 패드들(20pd, 30pd, 40pd, 50pd)을 부분적으로 노출하도록 형성된 후 상기 시드층들(20s, 30s, 40s, 50s)이 전도성 표면으로 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4) 상에 증착될 수 있으며, 상기 시드층들(20s, 30s, 40s, 50s)이 연결 전극이 형성될 위치에 배치되도록 포토 리소그래피 등을 사용하여 시드층들(20s, 30s, 40s, 50s)이 패터닝될 수 있다.
상기 시드층들(20s, 30s, 40s, 50s)은 약 1,000Å의 두께로 증착될 수 있으나, 이에 한정되는 것은 아니다. 상기 시드층들(20s, 30s, 40s, 50s)은 예를 들어, Ti/Cu로 형성될 수 있다. 이어서 상기 시드층들(20s, 30s, 40s, 50s) 상에 상기 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)이 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag와 같은 금속 또는 이들의 합금으로 도금될 수 있다.
또한, 상기 도금 금속의 산화를 방지하기 위해 상기 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce) 상에 보호 금속층들(20ca, 30ca, 40ca, 50ca)이 더 배치될 수 있으며, 상기 보호 금속층들(20ca, 30ca, 40ca, 50ca)은 도금 금속 상에 무전해 니켈 침지 골드(electroless nickel immersion gold; ENIG) 등에 의해 증착되거나 도금될 수 있다.
상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 기판(11)의 수직 방향으로 긴 형상을 가질 수 있다. 또한, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 기다란 형상에 기인한 응력을 감소시키기 위해 2개 이상의 금속 또는 복수의 상이한 금속층을 포함할 수 있다. 하지만 본 발명의 개념이 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 특정 형상에 한정되는 것은 아니다.
상기 각각의 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)과 외부 라인 또는 전극 사이의 전기적 연결을 용이하게 하기 위해 평탄한 상부 표면을 가질 수 있다. 이에 따라, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 하부 표면은 상부 표면보다 더 큰 표면적을 가질 수 있고, 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)과 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4) 사이에 더 큰 접촉 면적을 제공하여, 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)이 상기 보호층(90)과 함께 후속 공정을 견딜 수 있는 보다 안정된 구조를 제공할 수 있다.
상기 보호층(90)은 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce) 사이에 배치될 수 있다. 상기 보호층(90)은 연마 공정(Polishing) 등에 의해 상기 제1 내지 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면과 실질적으로 나란하게 형성될 수 있다. 일 실시예에 있어서, 상기 보호층(90)은 블랙 에폭시 몰딩 컴파운드(EMC)등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 보호층(90)은 감광성을 갖는 폴리이미드 드라이 필름(PID)을 포함할 수 있다. 이에 따라, 상기 보호층(90)은 후속 공정 동안 적용될 수 있는 외부 충격으로부터 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)를 보호할 뿐만 아니라 후속 전사 공정 동안의 취급을 용이하게 하도록 상기 제1, 제2 및 제3 서브 유닛(2, 3, 4)에 충분한 접촉 면적을 제공할 수 있다. 또한, 상기 보호층(90)은 투명하거나, 흑색, 백색 등과 같은 다양한 색을 가질 수 있으며, 상기 발광 소자(100)의 측면으로의 빛샘을 방지하여 인접한 발광 소자(100)에서 방출되는 빛의 간섭을 방지하거나 억제할 수 있다.
앞서 설명한 실시예의 발광 소자는 제1 서브 유닛(2)에서 생성된 적색광이 제2 서브 유닛(3) 및 제3 서브 유닛(4)을 통해 방출된다. 이 경우, 적색광이 제2 서브 유닛(3) 및 제3 서브 유닛(4)을 통과하는 동안 흡수에 의한 광 손실이 발생할 수 있다. 나아가, 제1 서브 유닛(2)에서 생성된 광이 제1 상부 콘택 전극(21n)에 의해 흡수되어 손실될 수 있으며, 이에 따라, 적색광의 발광 효율이 낮다. 이하에서는 적색광의 발광 효율을 개선하기 위한 발광 소자에 대해 상세히 설명한다.
도 9A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이고, 도 9B는 도 9A의 추출 요소를 설명하기 위한 개략적인 부분 확대 단면도이며, 도 9C는 도 9A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 9A를 참조하면, 본 실시예에 따른 발광 소자는 도 2A 내지 도 2D를 참조하여 설명한 발광 소자(100)와 대체로 유사하며, 추출요소(R)을 더 포함하는 것에 차이가 있다. 추출요소(R )를 제외한 다른 구성요소들에 대해서는 도 2A 내지 도 2D를 참조하여 설명한 발광 소자(100)와 실질적으로 동일하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
추출 요소(R)는 제1 서브유닛(2)에서 방출된 광의 추출 효율을 높이기 위하여, 제1 상부 콘택 전극(21n)과 상기 제1 도전형 반도체층(21) 사이에 배치될 수 있다. 추출요소(R)는 투명전극 또는 굴절률이 다른 복수의 물질이 증착되어 형성될 수 있으며, SiO2, TiO2, SiNx, ITO, ZnO 등의 물질을 이용할 수 있고, 두가지 이상의 물질이 교대로 적층되어 형성될 수도 있다. 교대로 적층된 경우에는 TiO2 가 15 레이어 이상의 수를 포함할 수 있으며, SiO2가 15 레이어 이상의 수를 포함할 수 있다. 추출요소(R)의 총 두께는 1μm이상일 수 있다. 추출 요소(R )는 분포 브래그 반사기를 포함할 수 있다. 제1 상부 콘택 전극(21n)과 제1 도전형 반도체층(21)의 오믹 형성을 위하여, 추출요소(R)는 제1 도전형 반도체층(21)의 일부를 노출시키도록 패터닝될 수 있다. 제1 상부 콘택 전극(21n)은 추출요소(R )의 주위 또는 추출 요소(R)를 통해 노출된 제1 도전형 반도체층(21) 에 전기적으로 연결될 수 있다. 제1 도전형 반도제층(21)은 하나의 영역에서 노출될 수도 있고, 전류 분산을 위하여, 서로 이격된 복수의 영역에서 노출될 수도 있다.
도 9B에 도시된 바와 같이, 제 1 상부 콘택 전극(21n)은 추출요소®의 측면을 따라 단차를 형성할 수 있다. 이때 안정적인 전극 형성을 위하여 추출요소(R)의 두께는 약 5um 이하의 두께로 형성될 수 있다. 추출요소(R)의 두께가 너무 두꺼워지면 단차의 높이가 커지게 되므로 제 1 상부 콘택 전극(21n)에 크랙이 발생할 수 있다. 따라서 추출요소(R)의 두께는 1~5um 범위 내일 수 있다.
도 9B에 도시되듯이, 추출요소(R)의 최외각 측면은 제1 상부 콘택 전극(21n)으로 덮일 수 있다. 제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21)의 외곽 영역까지 형성될 수 있으며, 따라서 제1 도전형 반도체층(21)의 넓은 면적에 대하여 전류 공급이 가능해진다.
다른 형태로, 도 9C에 도시된 바와 같아, 추출요소(R)는 제1 도전형 반도체층(21)의 메사 측면으로 연장되어 형성될 수 있다. 나아가, 추출요소(R )는 활성층(23)의 측면을 덮을 수 있으며, 제2 도전형 반도체층(25)의 측면까지 연장되어 형성될 수 있다. 활성층(23)에서 방출된 광은 일방향으로 방출되는 것이 아니라 전방향으로 방출되는데, 이때 활성층(23)의 측면으로도 광이 방출된다. 측면으로 방출된 광은 추출요소(R)에 의하여 반사되어 외부로 방출되므로 적색광의 광 추출 효율이 향상될 수 있다.
본 실시예에 있어서, 추출요소(R)는 제1 상부 콘택 전극(21n)을 형성하기 전에 형성될 수 있다. 일 실시예에 있어서, 추출 요소(R)는 제1 도전형 반도체층(21)의 일부 영역을 에칭하여 제거한 후에 리프트 오프 기술을 이용하여 형성될 수 있다. 리프트 오프 기술을 이용하므로, 식각 정지막 없이 추출요소(R)를 형성할 수 있어 제조 공정을 단순화할 수 있다. 다른 실시예에 있어서, 추출요소(R)는 제1 도전형 반도체층(21)의 일부 영역을 제거하기 전에 먼저 형성될 수 있으며, 제1 도전형 반도체층(21)의 일부 영역은 추출 요소(R)를 형성하는 동안 제거되거나 추출 요소(R)를 형성한 후 추가 공정을 통해 형성될 수 있다. 도 9B 및 도 9C에 도시한 바와 같이, 제1 상부 콘택 전극(21n)이 제1 도전형 반도체층(21)에 접촉하는 접촉부는 추출 요소(R)가 제1 도전형 반도체층(21)에 접촉하는 접촉부보다 아래에 위치할 수 있다.
도 10A는 본 개시의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이고, 도 10B는 도 10A의 추출 요소를 설명하기 위한 개략적인 부분 확대 단면도이며, 도 10C는 도 10A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이고, 도 10D는 도 10A의 추출 요소의 또 다른 예를 설명하기 위한 개략적인 부분 확대 단면도이다.
도 10A를 참조하면, 본 실시예에 따른 발광 소자는 도 2A 내지 도 2D를 참조하여 설명한 발광 소자(100)와 대체로 유사하며, 추출요소(R)를 더 포함하는 것에 차이가 있다. 추출요소(R)를 제외한 다른 구성요소들에 대해서는 도 2A 내지 도 2D를 참조하여 설명한 발광 소자(100)와 실질적으로 동일하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
추출요소(R)는 제 2 도전형 반도체층(25)과 제1 하부 콘택 전극(25p) 사이에 형성될 수 있다. 제1 하부 콘택 전극(25p)과 제2 도전형 반도체층(25)의 오믹 형성을 위하여, 추출요소(R)는 제2 도전형 반도체층(25)의 일부를 노출시킬 수 있다. 제1 하부 콘택 전극(25p)은 추추요소(R)를 통해 노출된 제2 도전형 반도체층(25)에 전기적으로 연결될 수 있다. 제2 도전형 반도제층(25)은 하나의 영역에서 노출될 수도 있고, 전류 분산을 위하여, 서로 이격된 복수의 영역에서 노출될 수도 있다.
제 1 하부 콘택 전극(25p)은 추출요소(R)의 측면을 따라 단차를 형성할 수 있다. 도시하지 않았지만, 추출요소(R)의 최외곽 측면은 제1 하부 콘택 전극(25p)으로 덮일 수 있다. 제1 하부 콘택 전극(25p)은 제2 도전형 반도체층(25)의 외곽 영역에도 접속될 수 있어 제2 도전형 반도체층(25)의 넓은 면적에 걸쳐 전류 공급이 가능해진다.
추출요소(R)는 다양한 재료 및 다양한 형상으로 형성될 수 있다. 일 실시예에 있어서, 도 10B에 도시된 바와 같이, 추출 요소(R)는 제2 도전형 반도체층(25) 상에 형성될 수 있다. 추출 요소(R)는 서로 이격된 아일랜드들로 형성될 수도 있고, 또는 메쉬 형상과 같이 복수의 홀들을 갖도록 형성될 수도 있다. 제1 하부 콘택 전극(25p)은 추출요소(R)를 덮고 추출 요소(R)에 의해 노출된 제2 도전형 반도체층(25)에 접속할 수 있다. 본 실시예에 있어서, 추출요소(R)는 제1 하부 콘택 전극(25p)과 굴절률이 다른 재료로 형성될 수 있다. 예를 들어, 제1 하부 콘택 전극(25p)은 인디움주석산화물(ITO)로 형성될 수 있으며, 추출 요소(R)은 실리콘산화물 또는 실리콘질화물 등의 절연층으로 형성될 수 있다. 제1 하부 콘택 전극(25p)와 다른 굴절률을 갖는 추출요소(R)를 배치함으로써 광 산란을 이용하여 적색광의 추출 효율을 개선할 수 있다.
또 다른 실시예에 있어서, 도 10C에 도시된 바와 같이, 추출 요소(R)는 제1 하부 콘택 전극(25p)을 패터닝하여 형성될 수 있다. 제1 하부 콘택 전극(25p)은 제2 도전형 반도체층(25)을 노출시키는 복수의 홀들을 갖고, 제1 접착층(61)이 제1 하부 콘택 전극(25p)의 홀들을 채울 수 있다. 제1 접착층(61)은 제1 하부 콘택 전극(25p)와 다른 굴절률을 가지며, 이에 따라, 광 산란을 통해 적색광의 추출 효율을 개선할 수 있다.
또 다른 실시예에 있어서, 도 10D에 도시된 바와 같이, 추출 요소(R)는 제2 도전형 반도체층(25)의 표면을 패터닝하여 형성될 수도 있다. 제2 도전형 반도체층(25) 표면에 복수의 홈들이 형성되고, 제1 하부 콘택 전극(25p)이 복수의 홈을 채울 수 있다. 이에 따라, 제2 도전형 반도체층(25)의 표면에 굴절률이 다른 영역들이 형성되어 적색광의 추출 효율을 개선할 수 있다.
도 11A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이고, 도 11B는 도 11A의 추출 요소의 또 다른 예를 설명하기 위한 부분 확대 단면도이다.
도 11A를 참조하면, 추출요소(R)는 제1 접착층(61)과 제1 하부 콘택 전극(25p) 사이에 형성될 수 있다. 일 예로, 추출요소(R)는 제 1 접착층(61)의 일면과 컨택하도록 제1 하부 콘택 전극(25p)의 전면 상에 형성될 수 있다. 상기 제1 하부 컨택 전극(25p)의 전면에 형성된 추출요소(R)에 의하여 광이 균일하게 확산 및 반사될 수 있어, 광 추출 효율을 개선할 수 있다. 이와 다른 형태로, 도11A에 도시한 바와 같이, 추출요소(R)는 제1 하부 콘택 전극(25p)의 일부영역이 노출되도록 패터닝될 수도 있다. 제1 접착층(61)은 노출된 제1 하부 콘택 전극(25p)에 접촉할 수 있다.
제1 접착층(61), 제1 하부 콘택 전극(25p), 및 추출요소(R)는 서로 다른 굴절률을 가지며, 추출 요소(R)가 패터닝됨에 따라, 횡방향으로 굴절률이 다른 복수의 영역이 배열된다. 이에 따라, 제1 하부 콘택 전극(25p), 추출요소(R), 및 제1 접착층(61)이 중첩된 영역과, 추출 요소(R)와 중첩하지 않고 제1 하부 콘택 전극(25p)이 제1 접착층(61)에 중첩된 영역이 횡방향으로 반복하여 배열된다. 즉, 광의 경로 상의 굴절률 변화가 횡방향으로 달라지며, 이러한 굴절률의 변화가 서로 다른 복수의 영역으로 인하여 광 반사 및 추출효율이 증가할 수 있다. 본 실시예에 있어서, 추출요소(R)는 제1 하부 콘택 전극(25p)와 굴절률이 다른 재료로 형성될 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예들에 있어서, 추출요소(R)가 제1 하부 콘택 전극(25p)과 동일한 재료, 예컨대 ITO로 형성될 수도 있다.
일 실시예에 있어서, 도 11B에 도시한 바와 같이, 추출 요소(R)는 제1 하부 콘택 전극(25p)의 하부 표면에 형성될 수 있다. 제1 하부 콘택 전극(25p)은 하부 표면에 요철 패턴을 포함할 수 있으며, 요철 패턴이 추출 요소(R)일 수 있다. 제1 하부 콘택 전극(25p)의 요철 패턴은 제1 접착층(61)으로 덮일 수 있다. 이하에서, 도 11B의 추출 요소(R)를 형성하는 하나의 방법에 대해 도 12A 내지 도 12E를 참조하여 상세히 설명한다.
추출요소(R)는 복수의 아일랜드 형태로 형성될 수 있으며, 또는 요철 패턴으로 형성될 수도 있다. 추출요소(R)는 비드들(B) 상에 추출요소(R)의 물질을 증착하고, 비드들(B)을 제거하는 공정을 통해 형성될 수 있다.
우선, 도 12A를 참조하면, 하지막(S) 상에 비드들(B)이 배치될 수 있다. 하지막(S)는 제2 도전형 반도체층(25)일 수도 있고, 제1 하부 콘택 전극(25p)일 수도 있다. 비드들(B)은 서로 밀착하도록 배치될 수 있으며, 이에 따라, 비드들(B) 사이에 간격이 거의 없게 된다. 비드들(B)은 나노 사이즈의 크기를 가질 수 있다.
도 12B를 참조하면, 추출요소(R)가 하지막(S)의 표면과 컨택할 수 있도록 비드들(B) 사이에 간격이 형성된다. 이를 위해, 비드들(B)의 에칭공정이 수행될 수 있다. RIE(Reactive Ion Etch)를 이용한 플라즈마 에칭이 이용될 수 있다. 비드들(B)을 에칭함으로써 비드들(B)의 크기가 감소하며, 이에 따라, 비드들(B) 사이에 간격이 생겨 비드들(B) 사이에 하지막(S)의 표면이 노출될 수 있다.
도 12C를 참조하면, 비드들(B)을 덮도록 추출요소(R)가 증착된다. 추출요소(R)는 비드(B)의 상면 및 하지막(S) 표면을 따라 증착되는데, 비드(B)의 돌출된 형태로 인하여 추출요소(R)도 요철구조를 갖도록 형성된다.
도 12D를 참조하면, 비드들(B)이 제거된다. 비드들(B)이 제거됨에 따라, 비드들(B) 사이에서 하지막(S) 표면에 형성된 추출요소(R)가 남겨질 수 있다. 이 경우, 비드들(B)과 비드들(B)의 상면 및 측면 일부와 컨택하는 추출요소(R)는 제거될 수 있다. 이러한 방식으로, 추출요소(R)는 하지막(S) 상에 복수의 아일랜드들로 또는 메쉬 형태로 형성될 수 있다. 복수개의 아일랜드는 곡면의 형태를 가지는 표면일 수 있다. 또한 각각의 아일랜드는 수평 방향으로 두께가 변화하는 형상을 가질 수 있다. 하지막(S)이 ITO와 같은 도전성 산화물인 경우, 추출요소(R)는 그 재료에 특별히 한정되는 것은 아니며, 예를 들어, ITO와 같은 도전성 산화물로 형성될 수도 있다. 이렇게 형성된 추출요소(R)는 제1, 제2 및 제3 LED 적층(20, 30, 40)의 상면 또는 하면 및 LED적층(20, 30, 40)들 사이 어디에나 배치 가능하다.
추출 요소(R)의 제조 방법이 도 12A 내지 도 12D를 참조하여 예시적으로 전술되었지만, 도 12D의 추출 요소(R)에 추가 공정이 수행되어 표면에 요철 패턴을 갖는 추출 요소가 형성될 수도 있다.
일 예로, 도 12E에 도시된 바와 같이, 도12D를 참조하여 설명한 추출 요소(R) 상에 추가층(L)이 형성될 수 있다. 예를 들어, 하지막(S)이 제2 도전형 반도체층(25)인 경우, 추가층(L)은 제1 하부 콘택 전극(25p)을 형성하기 위한 물질로 형성될 수 있다. 추가층(L)은 도 12D의 추출 요소(R)에 의해 노출된 하지막(S) 표면을 덮고, 도 12D의 추출 요소(R)을 덮는다. 결과적으로, 하지막(S)은 표면에 요철이 형성된 추가층(L)으로 덮일 수 있으며, 최종적으로 요철이 추출 요소(R)로 기능할 수 있다. 추가층(L)은 예를 들어, ITO로 형성될 수 있다. 나아가, 도 12D의 추출 요소(R)는 특정 재료에 한정되는 것은 아니며, 예를 들어, ITO일 수도 있다.
도 13, 도 14A, 도 14B 및 도 15는 일 실시예에 따른 발광 모듈 제조 공정을 개략적으로 도시한 단면도들 및 평면도이다. 이하에서, 도 2A를 참조하여 설명한 발광 소자(100)를 예를 들어 설명하지만, 본 개시가 이에 한정되는 것은 아니며, 발광 소자(100)는 도 9A, 도 10A, 또는 도 11A를 참조하여 설명한 것들 중 어느 하나일 수 있다.
도 13을 참조하면, 상기 발광 소자(100)는 회로 기판(11p) 상에 실장될 수 있다. 상기 회로 기판(11p)은 전기적으로 연결된 상부 회로 전극(11pa), 하부 회로 전극(11pc) 및 중간 회로 전극(11pb)을 포함할 수 있다. 상기 상부 회로 전극(11pa)은 상기 제1, 제2, 제3 및 제4 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각에 대응하며 실장 될 수 있다. 상기 회로 기판(11p)은 전도성 회로기판, 인쇄 회로기판, 폴리이미드 등과 같이 발광 소자(100)가 실장 가능한 물질이면 어느 것이나 포함할 수 있다.
상기 발광 소자(100)의 상기 제1, 제2, 제3 및 제4 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상기 회로 기판(11p)의 상부 회로 전극(11pa)에 본딩제(미도시)에 의해 본딩될 수 있다. 상기 본딩제는 솔더일 수 있으며, 솔더 페이스트를 상기 회로 기판(11p)의 상부 회로 전극(11pa)들에 스크린 프린팅의 기술을 이용하여 배치한 후 리플로우 공정을 통해 상기 발광 소자(100)와 상기 회로 기판(11p)을 본딩 할 수 있다. 하지만 본 개시 사항이 이에 한정되는 것은 아니며, 유테틱 본딩, 에폭시 본딩, 이방성 도전 필름(ACF) 본딩, 볼 그리드 어레이(BGA) 등에 의해 연결될 수 있다.
몰딩층(91)이 상기 발광 소자(100) 사이에 형성될 수 있다. 상기 몰딩층(91)은 상기 발광 소자(100)에서 방출된 광의 적어도 일부를 투과시킬 수 있으며, 외부 광이 상기 발광 소자(100)에 의해 사용자가 볼 수 있는 방향으로 반사되는 것을 방지하기 위해 외부 광의 일부를 반사, 회절 및 흡수할 수 있다. 상기 몰딩층(91)은 상기 발광 소자(100)의 적어도 일부를 덮어 수분 및 외부 충격으로부터 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩층(91)은 상기 발광 소자(100) 상에 형성된 보호층(90)과 함께 발광 모듈을 보호할 수 있다.
상기 몰딩층(91)은 실리카, TiO2 또는 알루미나 등과 같은 충전제를 추가로 포함할 수 있다. 또한, 상기 몰딩층(91)은 상기 보호층(90)과 동일한 물질을 포함할 수 있다.
상기 몰딩층(91)은 라미네이션, 잉크젯 프린팅 방법과 같은 방법을 통해 형성될 수 있다. 예를 들어, 상기 몰딩층(91)은 유기 고분자 시트가 상기 발광 소자(100) 상에 배치되고 진공에서 고온 및 고압이 가해지는 진공 라미네이트 공정에 의해 형성되어, 발광 모듈의 평평한 상면을 제공함으로써 광 균일성을 향상시킬 수 있다.
상기 몰딩층(91)은 발광 소자(100)의 상면 및 측면을 모두 덮도록 형성될 수 있다. 상기 몰딩층(91)은 투명 몰딩층으로 형성될 수도 있으며, 광 확산을 방지하도록 광 흡수 물질을 포함한 블랙 매트릭스(black matrix) 몰딩층 일 수도 있다.
다른 실시 형태로 상기 몰딩층(91)은 발광 소자(100)의 상면을 덮지 않고 발광 소자(100)의 상면을 노출시키도록 발광 소자(100)들 사이에 형성될 수 있으며, 광 차단에 효과적이도록 광 흡수 물질(예를 들어, black matrix)을 포함할 수 있다. 상기 몰딩층(91)의 상면은 발광 소자(100)의 측면과 멀어질수록 두께가 작아지는 형상, 즉, 아래로 오목한 형상을 가질 수 있다. 이에 따라, 발광 소자(100)들 사이의 영역에서 블랙 매트릭스로 인해 암부가 선명해지는 것을 방지할 수 있다.
도시하지 않았지만, 상기 몰딩층(91)과 발광 소자(100)의 상면을 덮도록 추가 몰딩층이 형성될 수도 있으며, 추가 몰딩층은 광 투과성 몰딩층으로, 투명 몰딩층일 수 있다.
도 14A 및 도 14B를 참조하면, 상기 회로 기판(11p) 상에 배치된 상기 발광 소자(100)는 용도에 적합한 구성으로 절단되어 발광 모듈(110)로 형성될 수 있다. 도 14B는 상기 회로 기판(11p) 상에 배치된 4개의 발광 소자(100)를 포함하는 발광 모듈(110)을 나타낸다. 하지만 본 개시가 상기 발광 모듈(110)이 특정 개수의 발광 소자(100)를 포함하는 것에 제한되지 않으며, 하나 이상의 발광 소자(100)를 포함할 수 있다. 또한, 상기 발광 소자(100)는 상기 회로 기판(11p) 상에 2x2로 배열될 수 있으나, 이에 한정되는 것은 아니며, 다양한 행렬(n×m, n=1,2,3,4,..., m=1,2,3,4,...)로 배열될 수 있다. 상기 회로 기판(11p)은 상기 발광 모듈(110)에 포함된 각각의 상기 발광 소자(100)를 독립적으로 구동하기 위한 스캔 라인 및 데이터 라인을 포함할 수 있다.
도 15를 참조하면, 상기 발광 모듈(110)은 디스플레이 장치와 같은 최종 장치의 타겟 기판(11b) 상에 실장될 수 있다. 상기 타겟 기판(11b)은 상기 발광 모듈(110)의 하부 회로 전극(11pc)에 각각 대응하는 타겟 전극(11s)을 포함할 수 있다. 일 실시예에 따른 표시 장치는 복수의 화소를 포함할 수 있으며, 상기 각 발광 소자(11)는 각 화소에 대응하여 배치될 수 있다. 보다 상세하게는, 상기 발광 소자(100)의 각 LED 적층은 하나의 픽셀의 각 서브 픽셀에 대응할 수 있다. 상기 발광 소자(100)는 수직으로 적층된 상기 제1, 제2, 제3 LED 적층(20, 30, 40)을 포함하므로, 각 서브 픽셀에 대해 전사될 소자의 수는 종래의 발광 소자의 수보다 실질적으로 감소될 수 있다.
도 16은 본 개시의 또 다른 실시예에 따른 발광 소자(200)를 설명하기 위한 개략적인 단면도이다.
도 16을 참조하면, 본 실시예에 따른 발광 소자(200)는 도 2A, 도 2B, 도 2C, 및 도 2D를 참조하여 설명한 발광 소자(100)와 대체로 유사하나, 기판(11) 및 보호층(90)의 측면이 경사진 것에 차이가 있다. 발광 소자(200)는 또한 도 9A, 도 10A, 또는 도 11A를 참조하여 설명한 추출요소(R)를 포함할 수 있다.
기판(11)의 측면은 제1 LED 적층(20)의 상면에 수직한 방향에 대하여 제1 각도(θ1)로 기울어질 수 있다. 즉, 기판(11)은 반도체층들로부터 멀어질 수록 폭이 좁아지는 형상을 가질 수 있다. 기판(11)의 측면이 수직일 때보다 기울어진 형태일 때 측면에서 보이는 표면적이 증가되며, 이에 따라, 기판(11)에 수직한 방향 쪽으로 광을 집중시킬 수 있어, 시야각 편차를 완화할 수 있다. 더욱이 기판(11)의 측면 영역이 감소하므로 기판(11) 전체의 부피가 감소되며, 특히 발광 소자(200)의 활성층(23, 33, 43)과 수직적으로 오버랩 되지 않는 영역에 배치되는 기판(11) 영역의 부피를 감소시키므로 광이 투과해야 하는 경로의 부피가 감소되어 광 추출 효율을 증가시키게 된다.
또한 복수의 픽셀이 어레이 되는 경우, 발광 소자들(200) 사이의 이격 거리는 기판(11)의 광 방출면에 가까워질수록 증가할 수 있다. 인접한 픽셀이 측면 시야를 간섭 및 차단하여 시야각 편차가 발생하고 지향각에 따른 색편차를 야기시킬 수 있다. 그러나 예시적인 실시예에 따르면, 광 방출 방향으로 갈수록 기판(100)간의 이격 거리가 증가하기 때문에 시야가 차단되는 것을 완화하여 색편차를 개선할 수 있다.
보호층(90)의 측면은 제1 LED 적층(20)의 상면에 수직한 방향에 대하여 제2 각도(θ2)로 기울어질 수 있다. 보호층(90)은 기판(11)으로부터 멀어지는 방향으로 폭이 좁아지는 형상일 수 있다. 복수의 픽셀이 어레이되는 경우, 인접한 픽셀들 사이의 보호층(90)의 외측면들 간의 거리가 기판(11)의 광 방출면에 가까워질수록 가까워지게 된다. 보호층(90)의 외측면을 경사지게 형성함으로써, 복수의 픽셀들, 즉, 발광 소자들(200) 사이에 광 흡수 물질을 포함하는 몰딩층이 채워질 때 발광 소자들(200) 사이에 더 많은 양의 광 흡수 물질이 채워질 수 있으며, 이에 따라, 시야각에 따른 색의 혼합을 방지하여 시야각에 따른 색편차를 개선할 수 있다. 제3 LED 적층(40)의 제1 도전형 반도체층(41)의 측면도 기울어진 형상일 수 있다.
기판(11) 측면의 기울어진 제1 각도(θ1)는 보호층(90)의 기울어진 제2 각도(θ2)와 같거나 그보다 클 수 있고, 기판 (100) 측면의 기울어진 면과 보호층(90)의 기울어진 면 사이의 제3 각도(θ3)는 90°보다 크고 180°보다 작은 둔각을 형성할 수 있다. 이러한 각도 형태를 통하여 광 추출 효율을 유지하면서도 지향각에 따른 색편차를 개선 가능하다.
제1 내지 3 LED 적층(20, 30, 40)은 동일한 색을 방출하는 LED들이 적층된 형태 일 수 있다. 예를 들어, 제1 LED 적층(20)이 제1 광을 방출하고, 제2 LED 적층(30)도 제1광과 동일한 색의 광을 방출할 수 있다. 제1광은 적색, 녹색, 청색 등 어느 색이나 가능하다. 반드시 3개의 LED적층일 필요는 없으며, 원하는 색의 구현을 위하여 제1 LED와 제2 LED로만 적층되어 형성될 수도 있다. 제1 LED 적층(20)과 제2 LED 적층(30)이 적색일 경우에는 동일한 색의 광의 추출 시너지 향상을 위하여 앞서 설명한 추출요소(R)을 배치할 수 있다.
특정의 예시적인 실시예들 및 구현예들이 본 명세서에서 설명되었지만, 다른 예시적인 실시예들 및 변형예들도 본 설명으로부터 명백해질 것이다. 따라서, 본 발명의 개념들은 이러한 실시예들에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 있어 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예들과 균등한 배열체들에 한정된다.

Claims (20)

  1. 발광 소자에 있어서,
    제1 파장의 광을 방출하도록 구성된 제1 서브 유닛;
    상기 제1 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제2 파장의 광을 방출하도록 구성된 제2 서브 유닛; 및
    상기 제2 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제3 파장의 광을 방출하도록 구성된 제3 서브 유닛을 포함하되,
    상기 제1 서브 유닛은, 제2 서브 유닛, 및 제3 서브 유닛은 각각 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함하고,
    상기 제1 서브 유닛은 상기 제1 LED 적층의 상면 및 하면에 각각 전기적으로 접속된 제1 상부 콘택 전극 및 제1 하부 콘택 전극, 및 상기 제1 파장의 광의 추출 효율을 증가시키는 추출 요소를 더 포함하는 발광 소자.
  2. 청구항 1에 있어서,
    상기 추출 요소는 상기 제1 상부 콘택 전극과 상기 제1 LED 적층 사이에 배치된 분포 브래그 반사기를 포함하는 발광 소자.
  3. 청구항 2에 있어서,
    상기 제1 LED 적층은 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고,
    상기 제1 상부 콘택 전극은 상기 제1 도전형 반도체층에 오믹 콘택하는 발광 소자.
  4. 청구항 3에 있어서,
    상기 분포 브래그 반사기는 상기 제1 도전형 반도체층의 상면을 노출시키도록 패터닝되고,
    상기 제1 상부 콘택 전극은 노출된 상기 제1 도전형 반도체층에 접속하는 발광 소자.
  5. 청구항 4에 있어서,
    상기 제1 도전형 반도체층은 서로 이격된 복수의 영역에서 노출되고,
    상기 제1 상부 콘택 전극은 상기 복수의 영역에서 상기 제1 도전형 반도체층에 접속하는 발광 소자.
  6. 청구항 2에 있어서,
    상기 분포 브래그 반사기는 1um 내지 5um 범위 내의 두께를 갖는 발광 소자.
  7. 청구항 2에 있어서,
    상기 분포 브래그 반사기는 상기 제1 LED 적층의 상면 및 측면을 덮는 발광 소자.
  8. 청구항 1에 있어서,
    상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에 배치된 발광 소자.
  9. 청구항 8에 있어서,
    상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에서 횡방향으로 굴절률이 다른 영역들을 제공하는 발광 소자.
  10. 청구항 9에 있어서,
    상기 제1 하부 콘택 전극은 상기 제1 LED 적층의 하부에 오믹 콘택하고,
    상기 추출 요소는 상기 제1 하부 콘택 전극과 다른 굴절률을 갖는 물질층을 포함하는 발광 소자.
  11. 청구항 10에 있어서,
    상기 추출 요소는 상기 제1 하부 콘택 전극과 상기 제1 LED 적층 사이에 배치된 발광 소자.
  12. 청구항 11에 있어서,
    상기 추출 요소는 상기 제1 LED 적층의 하면을 노출하도록 패터닝되고,
    상기 제1 하부 콘택 전극은 상기 노출된 제1 LED 적층의 하면에 접속하는 발광 소자.
  13. 청구항 10에 있어서,
    상기 제1 서브 유닛 과 상기 제2 서브 유닛 사이에 배치된 제1 접착층을 더 포함하고,
    상기 제1 하부 콘택 전극은 복수의 홀들을 갖도록 패터닝되며,
    상기 추출 요소는 상기 복수의 홀들을 채우는 상기 제1 접착층을 포함하는 발광 소자.
  14. 청구항 9에 있어서,
    상기 제1 하부 콘택 전극은 상기 제1 LED 적층의 하부에 오믹 콘택하고,
    상기 추출 요소는 상기 제1 하부 콘택 전극과 제2 서브 유닛 사이에 배치된 발광 소자.
  15. 청구항 14에 있어서,
    상기 제1 서브 유닛 과 상기 제2 서브 유닛 사이에 배치된 제1 접착층을 더 포함하고,
    상기 추출 요소는 상기 제1 하부 콘택 전극을 노출시키도록 패터닝되며,
    상기 제1 접착층은 노출된 상기 제1 하부 콘택 전극에 접촉하는 발광 소자.
  16. 청구항 14에 있어서,
    상기 추출 요소는 상기 제1 하부 콘택 전극의 하면에 형성된 요철 패턴을 포함하는 발광 소자.
  17. 발광 모듈에 있어서,
    회로 기판; 및
    상기 회로 기판 상에 배열된 복수의 발광 소자들을 포함하되,
    상기 발광 소자들 각각은,
    제1 파장의 광을 방출하도록 구성된 제1 서브 유닛;
    상기 제1 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제2 파장의 광을 방출하도록 구성된 제2 서브 유닛; 및
    상기 제2 서브 유닛 아래에 배치되고 상기 제1 파장보다 장파장의 제3 파장의 광을 방출하도록 구성된 제3 서브 유닛을 포함하되,
    상기 제1 서브 유닛은, 제2 서브 유닛, 및 제3 서브 유닛은 각각 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함하고,
    상기 제1 서브 유닛은 상기 제1 LED 적층의 상면 및 하면에 각각 전기적으로 접속된 제1 상부 콘택 전극 및 제1 하부 콘택 전극, 및 상기 제1 파장의 광의 추출 효율을 증가시키는 추출 요소를 더 포함하는 발광 모듈.
  18. 청구항 17에 있어서,
    상기 추출 요소는 상기 제1 상부 콘택 전극과 상기 제1 LED 적층 사이에 배치된 분포 브래그 반사기를 포함하는 발광 모듈.
  19. 청구항 17에 있어서,
    상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에 배치된 발광 모듈.
  20. 청구항 19에 있어서,
    상기 추출 요소는 상기 제1 LED 적층과 상기 제2 서브 유닛 사이에서 횡방향으로 굴절률이 다른 영역들을 제공하는 발광 모듈.
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PCT/KR2023/005026 WO2023211019A1 (ko) 2022-04-25 2023-04-13 발광 소자 및 이를 포함하는 발광 모듈

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