WO2023210815A1 - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

Info

Publication number
WO2023210815A1
WO2023210815A1 PCT/JP2023/016877 JP2023016877W WO2023210815A1 WO 2023210815 A1 WO2023210815 A1 WO 2023210815A1 JP 2023016877 W JP2023016877 W JP 2023016877W WO 2023210815 A1 WO2023210815 A1 WO 2023210815A1
Authority
WO
WIPO (PCT)
Prior art keywords
solder
solder pad
wiring board
pad
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/016877
Other languages
English (en)
French (fr)
Inventor
賢太 菅原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to CN202380035844.7A priority Critical patent/CN119096351A/zh
Priority to KR1020247035124A priority patent/KR20250006049A/ko
Publication of WO2023210815A1 publication Critical patent/WO2023210815A1/ja
Priority to US18/923,761 priority patent/US20250070003A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/66—Conductive materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9226—Bond pads being integral with underlying chip-level interconnections with via interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes

Definitions

  • the present invention relates to a wiring board, a semiconductor device, and a method for manufacturing a wiring board.
  • solder balls are formed so that they can be bonded to the electrodes of semiconductor chips via conductive protrusions called solder balls.
  • FC-BGA wiring board FC-BGA wiring board
  • processors have been configured with multiple multi-CPUs and multi-cores, resulting in faster processing speeds and a significant increase in the amount of information handled by processors.
  • the transmission capacity between the processor and the outside has increased dramatically, and even higher transmission speeds are required.
  • optical interconnection technology that uses optical signals for information processing within routers and servers. It is also desired that devices, semiconductor packages, etc. using optical interconnection technology be compatible with conventional electrical interconnection mounting methods.
  • the optical semiconductor element (semiconductor chip) mounted on the opto-electrical hybrid board described in Patent Document 2 is often thicker (higher) than a semiconductor chip that handles only electrical signals. For this reason, in a printed wiring board on which semiconductor chips having different thicknesses (heights) are directly mounted, the semiconductor chips have different heights on their upper surfaces.
  • solder balls can be mounted on any of a semiconductor chip, a semiconductor package, and a printed wiring board.
  • solder balls When solder balls are mounted on the printed wiring board side, solder balls of different diameters cannot be mounted at the same time. Therefore, mounting the solder balls is repeated multiple times for each diameter of the solder balls, which increases the number of steps.Furthermore, when mounting solder balls of different diameters separately for each diameter, it takes more effort to consider the order. there were.
  • the present invention has been made in consideration of these circumstances, and even when semiconductor packages or semiconductor chips of different heights are mounted while making the pitch of the solder balls uniform, the top surface of the mounted product remains unchanged. It is an object of the present invention to provide a wiring board, a semiconductor device, and a method for manufacturing a wiring board that can make the heights of the wiring boards uniform.
  • a first aspect of the present invention is a multilayer wiring board having a plurality of buildup layers, wherein the last buildup layer formed on the surface side is a first solder pad and a first solder pad. a solder resist layer on the front side of the buildup layer on the front side, and a solder resist layer from the respective surfaces of the first solder pad and the second solder pad to the surface of the solder resist layer.
  • a second aspect of the present invention is that the solder resist layer is provided with an opening through which the surface of the first solder pad and the surface of the second solder pad are exposed on the surface side, and the solder resist layer is excluded from the opening.
  • the surface of the solder resist layer has a substantially uniform height.
  • the buildup layer on the front side further includes a third solder pad, and the first solder pad, the second solder pad, and the third solder pad are arranged such that the first solder pad, the second solder pad, and the third solder pad are equal to each other.
  • the wiring board of the first aspect or the second aspect is formed at intervals.
  • a fourth aspect of the present invention is that the first solder pad and the second solder pad are provided with solder balls having approximately the same diameter and approximately the same shape on the surface side.
  • This is a wiring board according to the embodiment.
  • the difference in height between the first solder pad and the second solder pad is determined by the height of the semiconductor chip to be bonded to the front surface side of the solder ball.
  • the wiring board according to the fourth aspect is configured as follows.
  • the height difference between the first solder pad and the second solder pad is equal to the height of a mounting pad portion of a semiconductor chip to be bonded to the surface side of the solder ball.
  • the wiring board according to the fourth aspect is configured to be determined by:
  • a seventh aspect of the present invention is a semiconductor device comprising the wiring board of the fifth aspect and the semiconductor chip.
  • An eighth aspect of the present invention is a semiconductor device including the wiring board of the sixth aspect, the semiconductor chip, and the mounting pad section.
  • a ninth aspect of the present invention is that, among the plurality of buildup layers, the last formed buildup layer on the front side has a first solder pad and a second solder pad, and the buildup layer on the front side
  • the method of manufacturing a wiring board includes the step of providing an opening through which a part of the surface of a solder pad is exposed on the surface side.
  • the wiring board, semiconductor device, and wiring board manufacturing method of the present invention even when semiconductor packages or semiconductor chips of different heights are mounted while making the pitch of the solder balls uniform, The height of the top surface can be made the same. Further, the solder resist layer covers solder pads having different solder heights with a uniform height. Therefore, when injecting underfill between the wiring board and semiconductor chip after mounting the semiconductor chip, the flow of underfill is not obstructed by steps and spreads smoothly, increasing the productivity of the underfilling process. This results in a significant improvement.
  • FIG. 1 is a diagram showing a cross section of an FC-BGA wiring board according to a first embodiment of the present invention.
  • FIG. 3 is a diagram illustrating an example of the manufacturing process of the wiring board for the same FC-BGA wiring board.
  • FIG. 3 is a diagram illustrating an example of the manufacturing process of the wiring board for the same FC-BGA wiring board.
  • FIG. 7 is a cross-sectional view showing an example of a semiconductor device in which a semiconductor chip is mounted on an FC-BGA wiring board according to a second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing an example of a semiconductor device in which a semiconductor chip is mounted on an FC-BGA wiring board according to a third embodiment of the present invention.
  • FIG. 7 is a diagram showing a modification of a semiconductor device in which a semiconductor chip and a heat spreader are mounted on an FC-BGA wiring board according to a third embodiment of the present invention.
  • an FC-BGA wiring board 100 (wiring board) according to the first embodiment of the present invention includes a wiring board 10 and solder balls 20.
  • the wiring board 10 is a board with a multilayer structure having a plurality of buildup layers.
  • the wiring board 10 includes a buildup layer (wiring layer) 1 and a solder resist layer 4.
  • the buildup layer (wiring layer) 1 is a layer in which a plurality of wiring layers are stacked.
  • the buildup layer 1 includes a first layer 2 and a second layer 3. Note that the buildup layer 1 is not limited to the multilayer structure in which two layers are stacked as illustrated in FIG. 1, but may be a multilayer structure in which three or more layers are stacked.
  • the first layer 2 is one of the build-up layers 1 and is formed below.
  • the first layer 2 is formed by stacking interlayer insulating materials made of epoxy resin or the like and laminating them using a hot press or the like.
  • thermosetting resin is used as the interlayer insulation material.
  • a material containing glass cloth may be used as the interlayer insulating material.
  • the first layer 2 may be formed of paper, other resin, or the like.
  • the first layer 2 includes a plurality of third conductor parts 7 in a part.
  • the third conductor portion 7 is formed from a conductive material whose main component is metal such as copper.
  • a part of the first layer 2 illustrated in FIG. 1 includes three third conductor portions 7 having substantially the same shape and size.
  • the third conductor portions 7 are provided in a part of the first layer 2 in a row along the left-right direction.
  • the third conductor section 7 illustrated in FIG. 1 has a pad-on-via structure in which an interlayer conductive section 71 called a via is provided in a pad section 72.
  • the third conductor portion 7 is not limited to the pad-on-via structure.
  • the third conductor section 7 may include a pad section 72 at a position that does not overlap the interlayer conduction section 71 in the vertical direction using a wiring or the like that connects the pad section 72 and the interlayer conduction section 71.
  • the interlayer conductive portion 71 is formed in a hole penetrating the first layer 2 together with the pad portion 72 by electrolytic copper plating or the like.
  • the upper surface of the interlayer conductive portion 71 is approximately at the same height as the upper surface 2f of the first layer 2.
  • the pad section 72 is provided above the interlayer conduction section 71.
  • the pad portion 72 is formed together with the interlayer conductive portion 71 by electrolytic copper plating or the like.
  • the pad portion 72 projects upward from the first layer 2, and the upper surface of the pad portion 72 is the upper surface 7f of the third conductor portion 7.
  • the third conductor portion 7 is formed by integrating the interlayer conductive portion 71 and the pad portion 72 by a plating process using a semi-additive method described below. Further, the upper surfaces 7f of the three third conductor sections 7 have substantially the same height in the vertical direction.
  • the second layer 3 is laminated onto the upper surface (surface) 2f of the first layer 2.
  • the second layer 3 is the last layer formed on the upper surface 1f of the buildup layer 1.
  • the second layer 3 is formed, for example, similarly to the first layer 2, by stacking film-like interlayer insulating materials and laminating them using a hot press or the like.
  • a thermosetting resin that hardens with heat during lamination can be used.
  • the second layer 3 can also use a photosensitive insulating resin as the interlayer insulating material.
  • the second layer 3 uses a photosensitive insulating resin layer 3a (see FIG. 2(a), etc.), which will be described later.
  • a part of the second layer 3 illustrated in FIG. 1 includes a plurality of solder pads 6. As shown in FIG. 1, three solder pads 6 are provided in a part of the second layer 3 in a row along the left-right direction. Note that the plurality of solder pads 6 are arranged in a grid pattern on the upper surface 2f side of the first layer 2, for example.
  • the solder pads 6 illustrated in FIG. 1 are stacked above the third conductor portion 7 to form a stacked via.
  • the solder pads 6 do not need to be formed in a stacked manner as in stacked vias, and may be formed in a stepped shape, for example, as in a staggered via, or may be formed in other shapes.
  • the solder pad 6 has a pad-on-via structure composed of a pad and a via provided in the pad, similarly to the third conductor portion 7.
  • the solder pad 6 is not limited to the pad-on-via structure, and may be provided with a pad at a position that does not overlap the via in the vertical direction using wiring or the like. Further, the solder pad 6 may be further configured using a land, wiring, or the like.
  • solder pads 6 are formed by a plating process that will be described later.
  • Solder pad 6 serves as an electrode for bonding to a semiconductor element.
  • the solder pad 6 includes a first solder pad 61, a second solder pad 62, and a third solder pad 63.
  • the second solder pad 62 and the third solder pad 63 have substantially the same shape and the same size, as shown in FIG. 1, so a description of the third solder pad 63 will be omitted.
  • the pitch interval from the center of the first solder pad 61 to the center of the second solder pad 62 in the left-right direction is defined as a pitch P1.
  • the pitch interval from the center of the second solder pad 62 to the center of the third solder pad 63 is defined as a pitch P2.
  • the lengths of pitch P1 and pitch P2 are approximately the same. Therefore, the first solder pad 61, the second solder pad 62, and the third solder pad 63 are formed on the second layer 3 at equal intervals. Note that the lengths of the pitch P1 and the pitch P2 do not have to be the same.
  • the first solder pad 61 is provided above the rightmost third conductor part 7 among the three third conductor parts 7 . Note that since the solder pad 6 is not limited to a stacked via, the first solder pad 61 does not need to be provided above the third conductor portion 7.
  • the first solder pad 61 is provided on the right side of the second solder pad 62 and the third solder pad 63.
  • the first solder pad 61 includes a first conductor part 81 and a second conductor part 82, as shown in FIG.
  • the first conductor portion 81 is a plated portion provided above the pad portion 72 of the third conductor portion 7.
  • the first conductor portion 81 is formed by plating using a semi-additive construction method, which will be described later.
  • the first conductor portion 81 includes, for example, an upper pad and a lower via formed in a through hole penetrating the second layer 3 .
  • the first conductor portion 81 is formed, for example, by plating each opening (first resist opening 4p, see FIG. 3(a)) opened by exposure and development, which will be described later. Further, the first conductor portions 81 formed in each opening are formed such that the upper surfaces of the first conductor portions 81 are at the same height in the vertical direction, as shown in FIG. 3(b). .
  • the first conductor portion 81 has an upper pad formed larger than the inner diameter of the opening, and projects upward from the second layer 3 . Note that the first conductor portion 81 may further include lands, wiring, and the like.
  • the second conductor part 82 is a plating layer provided above the first conductor part 81.
  • the second conductor portion 82 is formed by a plating process using a semi-additive method described below.
  • the outer diameter of the second conductor portion 82 is smaller than the outer diameter of the pad above the first conductor portion 81 .
  • a second conductor part 82 is further formed above the first conductor part 81 by a plating process.
  • the first conductor part 81 and the second conductor part 82 are integrated to form the first solder pad 61.
  • the second solder pad 62 includes the first conductor portion 81 described above.
  • the second solder pad 62 does not include the second conductor portion 82.
  • the second solder pad 62 is formed between the first solder pad 61 and the third solder pad 63.
  • the second solder pad 62 and the third solder pad 63 having the first conductor portion 81 are arranged on the upper surface 62f of the second solder pad 62 and the third solder pad 63, respectively, in the vertical direction, as shown in FIG. 3(c). , 63f are formed to have substantially the same height. Further, the height of the upper surface 61f of the first solder pad 61 including the first conductor portion 81 and the second conductor portion 82 is higher than the upper surfaces 62f and 63f of the second solder pad 62 and the third solder pad 63, respectively. It is higher by the amount of the conductor portion 82.
  • the solder resist layer 4 is a layer laminated on the upper surface (surface) 1f of the buildup layer 1.
  • the upper surface 4 f of the solder resist layer 4 is the upper surface of the wiring board 10 .
  • the solder resist layer 4 may be made of, for example, a photosensitive insulating resin whose main component is phenolic resin or polyimide resin, or may contain filler such as silica or alumina.
  • Solder resist layer 4 includes openings 5 .
  • the opening 5 is a hole formed in the solder resist layer 4.
  • the opening 5 includes a first opening 51, a second opening 52, and a third opening 53. Note that, as shown in FIG. 1, the second opening 52 and the third opening 53 have substantially the same shape and the same size, so a description of the third opening 53 will be omitted.
  • the first opening 51 is formed on the upper surface 4f of the solder resist layer 4, and accommodates a portion of the solder ball 20, which will be described later.
  • the first opening 51 is formed above the first solder pad 61 and on the right side of the second opening 52 and the third opening 53.
  • the bottom surface of the first opening 51 substantially coincides with the top surface 61f of the first solder pad 61 among the solder pads 6 included in the second layer 3.
  • the inner diameter of the first opening 51 is smaller than the upper surface 61f of the first solder pad 61.
  • the second opening 52 is formed on the upper surface 4f of the solder resist layer 4, and accommodates a portion of the solder ball 20, which will be described later.
  • the second opening 52 is formed above the second solder pad 62 .
  • the bottom surface of the second opening 52 substantially coincides with the top surface 62f of the second solder pad 62 among the solder pads 6 included in the second layer 3.
  • the inner diameter of the second opening 52 is smaller than the upper surface 62f of the second solder pad 62.
  • the third opening 53 is formed above the third solder pad 63.
  • the first opening 51, second opening 52, and third opening 53 formed above the three solder pads 6 are arranged in this order from the right side in the left-right direction. That is, the first opening 51, the second opening 52, and the third opening 53 are each provided above the solder pad 6, and are formed in the solder resist layer 4 at equal intervals.
  • the height of the upper surface 4f of the solder resist layer 4 is uniform. As described above, the height of the upper surface 61f of the first solder pad 61 is higher than the respective upper surfaces 62f and 63f of the second solder pad 62 and the third solder pad 63 by the amount of the second conductor portion 82.
  • the height from the upper surface 61f of the first solder pad 61 to the upper surface 4f of the solder resist layer 4 is defined as H1.
  • the height from the height of the upper surface 62f of the second solder pad 62 and the height of the upper surface 63f of the third solder pad 63 to the upper surface 4f of the solder resist layer 4 is defined as H2.
  • the height H1 is smaller than the height H2 by the second conductor portion 82. Therefore, the height H1 and the height H2 are different from each other.
  • the solder ball 20 is formed, for example, containing tin (Sn) as a main component, and is, for example, a tin-silver-based solder (SnAg-based solder).
  • the solder ball 20 includes a first solder ball 21 and a second solder ball 22. Note that the solder ball 20 may be formed of the same material as the solder pad 6.
  • the first solder ball 21 is formed into a dome shape with a convex upward portion on the upper surface 61f of the first solder pad 61. A lower portion of the first solder ball 21 is accommodated in the first opening 51 .
  • the second solder ball 22 is formed in a dome shape with a convex upper part on the upper surface 62f of the second solder pad 62 and the upper surface 63f of the third solder pad 63. A lower portion of the second solder ball 22 is accommodated in the second opening 52 and the third opening 53.
  • the first solder ball 21 and the second solder ball 22 are formed to have substantially the same shape and size.
  • the wiring board 10 of the FC-BGA wiring board 100 is manufactured using a semi-additive construction method.
  • the wiring board 10 is formed by using a resist pattern, for example, to form a reverse pattern of a wiring pattern formed on the upper surface of a seed layer such as a seed layer 3b (see FIG. 2C), which will be described later.
  • the wiring board 10 is electrolytically copper plated to form the third conductor part 7 on the first layer 2 and the first conductor part 81 and the second conductor part 82 on the second layer 3.
  • the wiring board 10 is formed by removing the resist pattern and finally removing the seed layer by flash etching.
  • a negative photosensitive insulating resin is coated or laminated on the upper surface 2f of the first layer 2 to form an insulating resin layer 3a.
  • a third conductor portion 7 is formed on the first layer 2 by a conventionally known method.
  • the portion where all the insulating resin layer 3a is left is set as an exposed portion 3p, and the portion above the position where the third conductor portion 7 is formed is set as an unexposed portion 3q, and exposure is performed. After that, development is performed.
  • the exposure illuminance of the exposure part 3p during this exposure step is preferably less than 20,000 W/cm 2 , more preferably 10,000 W/cm 2 or less.
  • a through hole penetrating the insulating resin layer 3a is formed below the unexposed portion 3q by development. If necessary, plasma treatment is performed on the through-hole to remove resin residue.
  • a seed layer 3b is formed on the upper surface of the insulating resin layer 3a by using a sputtering method or a vacuum evaporation method, such as a metal thin film or a chemical copper plating film.
  • Seed layer 3b is a thin film layer that provides conductivity.
  • the seed layer 3b is removed by flash etching in a semi-additive construction method.
  • the second layer 3 is formed by the above manufacturing process.
  • a first resist layer (plating resist layer) 4a is formed on the upper surface 3f of the second layer 3 by coating or laminating.
  • first resist openings 4p are formed above each through-hole in the second layer 3 by exposure and development.
  • plating (deposition) treatment is performed until each opening (first resist opening 4p) is filled with electrolytic copper plating.
  • a conductor portion 81 is formed in each opening.
  • the height of the first conductor part 81 in each opening is formed such that the upper surfaces of the first conductor parts 81 have the same height in the vertical direction.
  • the material of the first conductor portion 81 for example, metals such as Cu and Ni, or alloys containing at least one kind of metal selected from these metals can be used.
  • the two first conductor parts 81 formed on the left side become the second solder pad 62 and the third solder pad 63, respectively.
  • the first resist layer (plating resist layer) 4a is stripped using a stripping solution dedicated to the plating resist used or a stripping solution with an equivalent function.
  • a second resist layer (plating resist layer) 4b is formed on the upper surfaces of the second layer 3 and the first conductor portion 81 by coating or laminating. Thereafter, a second resist opening 4q is formed on the first conductor portion 81 formed on the rightmost side by exposure and development.
  • a plating (deposition) process is performed by electrolytic copper plating until the second resist opening 4q is filled, thereby forming the second conductor portion 82.
  • the material of the second conductor part 82 similarly to the first conductor part 81, for example, metals such as Cu and Ni, or alloys containing at least one kind of metal selected from these metals can be used.
  • the first conductor portion 81 and the second conductor portion 82 are integrated to form the first solder pad 61.
  • the first conductor part 81 and the second conductor part 82 are formed of the same type of metal.
  • the second resist layer (plating resist layer) 4b is stripped using a stripping solution dedicated to the plating resist used or a stripping solution with an equivalent function.
  • the first resist layer 4a and the second resist layer 4b are for forming an opening to electrolytic plating before performing electrolytic plating on the seed layer 3b.
  • a non-photosensitive plating resist layer there are methods of forming openings by screen printing, and methods of removing desired portions and forming openings by irradiating with a laser beam.
  • a photosensitive plating resist layer openings are formed through exposure and development steps.
  • the material for the plating resist layer is not particularly limited as long as it can withstand the electrolytic plating bath.
  • the electrolytic plating bath is a copper sulfate plating bath, it is acidic, so any acid-resistant material may be used, and ordinary dry film resists or various liquid resists can be used.
  • the first conductor portion 81 and the second conductor portion 82 may be formed of a plating layer that is harder than copper plating and is less likely to be polished.
  • nickel plating can be suitably used.
  • a solder resist layer 4 is formed by applying or laminating the upper surfaces of the second layer 3, the first solder pad 61, the second solder pad 62, and the third solder pad 63. do. Thereafter, by exposure and development, the upper surface 61f of the first solder pad 61, the upper surface 62f of the second solder pad 62, and the upper surface 63f of the third solder pad 63 have approximately the same size as the first solder ball 21 and the second solder ball 22.
  • An opening 4r having a radius of 4 is formed.
  • the openings 4r formed are the first opening 51, second opening 52, and third opening 53 described above.
  • the upper surface 61f of the first solder pad 61, the upper surface 62f of the second solder pad 62, and the upper surface 63f of the third solder pad 63 are each exposed upward.
  • the bottom of the opening 4r of the solder resist layer 4 may be subjected to surface treatment if necessary. Further, the height of the upper surface 4f of the solder resist layer 4 excluding the opening 4r is formed to be uniform.
  • solder paste is screen printed or flux is applied to the first solder pad 61, second solder pad 62, and third solder pad 63 of the build-up layer 1 of the wiring board 10.
  • ball-shaped electrode terminals solder balls
  • solder balls are transferred and reflowed to form solder balls 20, thereby completing the FC-BGA wiring board 100.
  • the FC-BGA wiring board 100 is formed. Note that by repeating the steps from (a) in FIG. 2 to (h) in FIG. 3, an arbitrary number of layers can be formed on the upper surface of the wiring board 10.
  • the above-described manufacturing method makes it possible to manufacture an FC-BGA wiring board 100 partially equipped with solder pads 6 of different heights. Therefore, in the above manufacturing method, by adjusting the height H1 and the height H2, the upper surface height of the first solder ball 21 and the second solder ball 22, which has approximately the same size and shape as the first solder ball 21, can be adjusted. The height of the top surface can be adjusted arbitrarily.
  • the height H1 and the height H2 can be adjusted arbitrarily. That is, in the method for manufacturing the FC-BGA wiring board 100, the height of each solder pad 6 can be adjusted while the upper surface 4f of the solder resist layer 4 can be set to a uniform height. Therefore, for example, when mounting liquid resin for encapsulating an integrated circuit such as underfill on the FC-BGA wiring board 100 with the upper surface 4f as the upper surface, good mounting performance can be achieved without inhibiting the flow of the liquid resin. can be maintained.
  • the lengths of the pitch P1 and the pitch P2 are formed to be approximately the same. Therefore, when mounting a semiconductor chip or the like on the solder ball 20, for example, it is possible to use the semiconductor chip without adjusting the length between each electrode (mounting pad part) to the solder ball 20 of the FC-BGA wiring board 100. can. Furthermore, since the lengths of the pitch P1 and the pitch P2 are substantially the same, manufacturing of the semiconductor chip is facilitated, and the time and effort required for the manufacturing process can be reduced.
  • a semiconductor device 400 according to the second embodiment of the present invention includes a semiconductor chip 200 in addition to an FC-BGA wiring board 100A. As shown in FIG. 4, the semiconductor chip 200 includes an optical communication semiconductor chip 210 and a telecommunication semiconductor chip 220. The telecommunication semiconductor chip 220 is lower in height than the optical communication semiconductor chip 210 in the vertical direction.
  • the FC-BGA wiring board 100A includes a wiring board 10A and solder balls 20.
  • the semiconductor chip 200 may include a mounting pad portion (not shown). The mounting pad portion is provided below the semiconductor chip 200 and is bonded to the solder ball 20 to electrically connect the semiconductor chip 200 and the wiring board 10A.
  • the wiring board 10A includes a solder pad 6A on a part of the second layer 3 shown in FIG. As shown in FIG. 4, the wiring board 10A has a different number of solder pads 6A compared to the first embodiment.
  • the solder pad 6A includes two second solder pads 62, three first solder pads 61, and two second solder pads 62 arranged in one row along the left-right direction from the right side.
  • the solder pads 6A are provided at approximately equal intervals.
  • the difference in height between the height H1 and the height H2 in the vertical direction is that when the semiconductor chip 200 is bonded (mounted) to the solder balls 20 from above, the semiconductor chip is The upper surfaces 200f of 200 are arbitrarily adjusted so that they all have substantially the same height. That is, the height of the semiconductor chip 200 determines the difference in height between the height H1 and the height H2. In this embodiment, the height H1 is smaller than the height H2, similar to the first embodiment. Note that when the semiconductor chip 200 includes a mounting pad section, the difference in height between the height H1 and the height H2 may be determined by the height of the mounting pad section.
  • the solder ball 20 includes a first solder ball 21 and a second solder ball 22.
  • the first solder ball 21 is formed on the upper surface 61f of the first solder pad 61.
  • the second solder ball 22 is formed on the upper surface 62f of the second solder pad 62.
  • the first solder ball 21 and the second solder ball 22 are formed to have substantially the same size and shape.
  • the semiconductor chip 200 is mounted on the FC-BGA wiring board 100A.
  • each electrode (mounting pad part) of the two optical communication semiconductor chips 210 comes into contact with the second solder ball 22 formed on the upper surface 62f of the second solder pad 62 of the wiring board. It is implemented as follows.
  • the electrode (mounting pad portion) of the telecommunication semiconductor chip 220 which is lower in height than the optical communication semiconductor chip 210 in the vertical direction, is placed on the first solder pad 61 formed on the upper surface 61f of the first solder pad 61 of the wiring board 10A. It is mounted so as to come into contact with one solder ball 21 .
  • the height H1 is set smaller than the height H2
  • the top surfaces 200f of all the semiconductor chips 200 are at approximately the same height. become.
  • the plurality of semiconductor chips 200 are mounted on the FC-BGA wiring board 100A, and the semiconductor device 400 is formed.
  • the height H1 and the height H2 can be adjusted according to the heights of the plurality of semiconductor chips 200. Therefore, after mounting the plurality of semiconductor chips 200, the upper surfaces 200f of all the semiconductor chips 200 can be set to have substantially the same height. Furthermore, when mounting, for example, a heat spreader or the like on the upper surface 200f of the semiconductor chip 200, it can be accurately attached to the semiconductor chip 200.
  • the heights of the upper surfaces of the first solder ball 21 and the second solder ball 22 can be adjusted without changing the respective sizes of the first solder ball 21 and the second solder ball 22. I can do it. Therefore, the first solder ball 21 and the second solder ball 22 can be easily formed on the wiring board 10A.
  • first solder ball 21 and the second solder ball 22 are too large in size, adjacent solder balls 20 may join together, resulting in unnecessary electrical conduction. Moreover, if the first solder ball 21 and the second solder ball 22 are too small in size, for example, there will be a problem that they will not come into contact with the respective mounting pads provided on the opposing semiconductor chip 200 during mounting. In this embodiment, the occurrence of the above-mentioned problems can be reduced.
  • a semiconductor device 400B according to the third embodiment of the present invention includes an FC-BGA wiring board 100B and a semiconductor chip 200B.
  • the semiconductor chip 200B includes a first semiconductor chip 210B and a second semiconductor chip 220B, which have different lengths in the left-right direction.
  • the first semiconductor chip 210B is shorter in length than the second semiconductor chip 220B in the left-right direction.
  • the FC-BGA wiring board 100B includes a wiring board 10B and solder balls 20.
  • the semiconductor chip 200B may include a mounting pad portion (not shown), similarly to the second embodiment.
  • the wiring board 10B includes a solder pad 6B on a part of the second layer 3 shown in FIG. As shown in FIG. 5, the wiring board 10B has a different number of solder pads 6B compared to the first embodiment.
  • the solder pad 6B includes one first solder pad 61, four second solder pads 62, and one first solder pad 61 arranged in one row along the left-right direction from the right side.
  • the first solder pads 61 are provided at both ends of the wiring board 10B.
  • the solder pads 6B are provided at approximately equal intervals.
  • the height H1 is set to an arbitrary height so as to be smaller than the height H2.
  • the solder ball 20 includes a first solder ball 21 and a second solder ball 22, similar to the first embodiment and the second embodiment.
  • the first solder ball 21 is formed on the upper surface 61f of the first solder pad 61.
  • the second solder ball 22 is formed on the upper surface 62f of the second solder pad 62.
  • the first solder ball 21 and the second solder ball 22 are formed to have substantially the same size and shape.
  • the semiconductor chip 200B is mounted on the FC-BGA wiring board 100B.
  • the first semiconductor chip 210B is mounted so that its electrodes (mounting pad portion) are in contact with the second solder balls 22 formed on the upper surface 62f of the second solder pads 62 of the wiring board 10B. be done. At this time, in the vertical direction, the height of the upper surface 210Bf of the first semiconductor chip 210B and the height of the upper surface 21f of the first solder ball 21 are approximately the same height.
  • the second semiconductor chip 220B is mounted from above so as to overlap the first semiconductor chip 210B in the vertical direction.
  • the second semiconductor chip 220B is mounted so that the electrodes (mounting pad portions) are in contact with the first solder balls 21 formed on the upper surface 61f of the first solder pads 61 provided at both ends of the wiring board 10B.
  • a plurality of semiconductor chips 200B are mounted on the FC-BGA wiring board 100B, and a semiconductor device 400B is formed.
  • the FC-BGA wiring board 100B of the present embodiment can adjust the height H1 and the height H2 so that the first solder ball 21 and the second solder ball 22 have approximately the same size and the same shape.
  • the height of the upper surfaces of the first solder ball 21 and the second solder ball 22 can be adjusted without changing the size of the solder ball 21 and the second solder ball 22. Therefore, the second semiconductor chip 220B can be mounted such that the lower surface 220Bg accurately contacts the upper surface 210Bf of the first semiconductor chip 210B, and the upper surface 220Bf is substantially horizontal.
  • the present invention is not limited to the above embodiment.
  • the components in one embodiment include those that can be easily imagined by those skilled in the art, those that are substantially the same, and those that are in the so-called equivalent range.
  • the components disclosed in one embodiment can be combined as appropriate.
  • the wiring board of the FC-BGA wiring board of the present invention is not limited to the above-described embodiments, and may be composed of a large number of buildup layers. Further, the third conductor portion and the solder pad included in the wiring board of the FC-BGA wiring board of the present invention are not limited to the pad-on-via structure. The third conductor portion and the solder pad may include pads at positions that do not overlap the vias in the vertical direction. Further, the pad is not an essential component and may be a land.
  • the wiring board of the wiring board of the present invention may be composed of lands, wiring, etc., or may be composed of a combination of each.
  • solder pads of the present invention do not need to be formed in a stacked manner like a stacked via, and may be formed in a stepped shape, for example, like a staggered via, or may be formed in other shapes.
  • FC-BGA wiring board of the present invention may further include an interposer board for chip connection.
  • solder pads, solder balls, etc. of the FC-BGA wiring board of the present invention is not limited. Solder pads, solder balls, etc. can be arbitrarily set according to the size or shape of the wiring board and the mounting pad portion of the semiconductor chip.
  • the FC-BGA wiring board of the present invention does not need to include the solder balls 20.
  • Solder balls 20 are not an essential component.
  • the first solder ball 21 and the second solder ball 22 have substantially the same size and shape, but in the FC-BGA wiring board of the present invention, the first solder ball 21 and the second solder ball 22 have substantially the same size and shape.
  • the two solder balls 22 may have different sizes and shapes.
  • the first solder pad 61, the second solder pad 62, and the third solder pad 63 are provided in one row along the left and right direction, but the FC-BGA of the present invention
  • the wiring boards for use are not limited to this, and may be provided in one row along the direction intersecting the left-right direction.
  • the number of columns is not particularly limited.
  • the first conductor portion 81 and the second conductor portion 82 of the first solder pad 61, the second solder pad 62, and the third solder pad 63 are made of the same type of metal; It is not limited, and may be a different metal.
  • the semiconductor chip 200 mounted on the FC-BGA wiring board 100A according to the second embodiment of the present invention includes an optical communication semiconductor chip 210 and a telecommunication semiconductor chip 220, but is not particularly limited. .
  • the semiconductor chip 200 may be mounted with a conventionally known semiconductor made of silicon, gallium arsenide, selenium, carbon, or the like.
  • the semiconductor chip 200B mounted on the FC-BGA wiring board 100B according to the third embodiment of the present invention the semiconductor chip 200B is not particularly limited, and may be, for example, silicon, gallium arsenide, selenium, or carbon ( A conventionally known semiconductor made of carbon or the like may also be mounted.
  • the present invention can also be applied to mounting forms such as a technique for stacking and mounting semiconductor chip groups (3D mounting) and a technique for mounting semiconductor chip groups on an interposer (2.5D mounting).
  • the solder pads 6A include two second solder pads 62, three first solder pads 61, and two second solder pads 62 from the right side in one row along the left-right direction.
  • the solder pads 62 are provided in a row along the direction intersecting the left-right direction on the top or bottom surface of the FC-BGA wiring board. You can. Further, the arrangement order, number, etc. are not limited, and may be from the left side instead of from the right side. Furthermore, the number of columns is not particularly limited either.
  • the solder pads 6B according to the third embodiment may also be formed in one row along the left-right direction, like the solder pads 6A, or may be formed in one row along the direction intersecting the left-right direction. may have been done.
  • a heat spreader 300 may be mounted in place of the second semiconductor chip 220B of the semiconductor chip 200B, as shown in FIG. Also in this case, the FC-BGA wiring board 100B is formed on the upper surface of the first solder pad 61, the second solder pad 62, and the third solder pad 63 by adjusting the height H1 and the height H2. The height of the top surface of the solder balls 20 having substantially the same size and shape can be adjusted as desired. Therefore, the heat spreader 300 can be mounted so that the lower surface 300g accurately contacts the upper surface 210Bf of the first semiconductor chip 210B, and the upper surface 300f is substantially horizontal.
  • the wiring board, semiconductor device, and wiring board manufacturing method according to the present invention even when different semiconductor packages are mounted while maintaining the pitch interval of the solder balls uniformly, The heights of their top surfaces can be made the same.
  • the height of the top surface of the solder balls can be adjusted while maintaining the pitch interval of the solder balls uniformly. It can be used industrially because it makes it easier to mount parts that require high adhesion, such as heat sinks, in the assembly of electronic devices.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本発明は、複数のビルドアップ層（１）を有する多層構造の配線基板（１００）であって、ビルドアップ層（１）のうち、最後に形成された表面側のビルドアップ層（３）が第一はんだパッド（６１）及び第二はんだパッド（６２）を有し、表面側のビルドアップ層（３）の表面側にソルダーレジスト層（４）を有し、第一はんだパッド（６１）及び第二はんだパッド（６２）のそれぞれの表面からソルダーレジスト層（４）の表面までの高さが、異なる、配線基板（１００）である。

Description

配線基板、半導体装置及び配線基板の製造方法
　本発明は、配線基板、半導体装置及び配線基板の製造方法に関する。本願は、２０２２年４月２８日に出願された日本国特許出願第２０２２－０７５３４１号に対し優先権を主張し、その内容をここに援用する。
　従来、半導体素子（半導体チップ）が実装された半導体装置として、金ワイヤ等の金属細線を用いるワイヤーボンディング接続方式による半導体装置が知られている。また、近年の半導体装置の小型化、薄型化、高速化、高集積化等の要求に対応するため、はんだボールと呼ばれる導電性突起を介して、半導体チップの電極に接合可能となるように形成されたフリップチップボンディング方式の配線基板（ＦＣ－ＢＧＡ用配線基板）に半導体チップを実装した半導体装置が広く知られている（例えば、特許文献１参照）。
　また、サーバー、ハイエンドコンピュータ(ＨＰＣ)等の分野では、プロセッサの構成が複数のマルチＣＰＵ、マルチコアと呼ばれる構成となることで処理速度が高速化し、プロセッサの扱う情報量の増加が著しい。これに伴い、プロセッサと外部との伝送容量も飛躍的に増大し、さらには伝送速度の高速性も求められている。このような伝送容量の増大と高速伝送の要求に伴い、ルータやサーバー内の情報処理に光信号を用いる光インターコネクション技術の開発が進められている。そして、光インターコネクション技術を用いるデバイス、半導体パッケージ等が、従来の電気インターコネクションの実装方式に対応できることが望まれている。近年、光インターコネクションの実装方式として、ＦＣ－ＢＧＡ用配線基板に、光信号を送受信する光半導体素子（半導体チップ）を実装した光電気混載基板が各種提案されている（例えば、特許文献２参照）。
　ところで、厚み（高さ）の異なる複数の半導体チップを配線基板上へ実装する場合は、配線基板または半導体チップの設計上の都合や、半導体チップの上部へ実装するヒートスプレッダの取り付けやすさ等において、それぞれの半導体チップの上面の高さが揃っていることが望ましい。
日本国特開２００１－８５５５８号公報 日本国特開２０１１－１０７２０６号公報
　しかしながら、特許文献２に記載の光電気混載基板に実装された光半導体素子（半導体チップ）は、厚み（高さ）が電気信号のみを扱う半導体チップと比べて厚い（高い）ことが多い。このため、厚み(高さ)の違いのある半導体チップを直接実装されたプリント配線基板において、それぞれの半導体チップは、上面の高さに違いが生じてしまう。
　この実装された複数の半導体チップの上面の高さを揃えるには、特許文献１のように、はんだボールの大きさを変えることで、基板の電極から半導体チップの電極までの高さを個別に調整することができる半導体装置が考案されている。しかしながら、特許文献１の半導体装置は、はんだボールの大きさの違いに合わせてはんだボール間のピッチを変更しなければならない。はんだボール間のピッチを変更せずに、通常よりも大きなはんだボールや小さなはんだボールを実装すると、リフローの際にはんだボール同士が接合して不要な接合となることや、はんだボールが半導体チップの電極に届かず接合できないことなどの問題を起こすことがあった。
　また、はんだボールは、半導体チップ、半導体パッケージ及びプリント配線基板のいずれかに搭載可能である。はんだボールがプリント配線基板側に搭載される場合、異なる径のはんだボールを同時に実装できない。そのため、はんだボールの搭載をはんだボールの径ごとに複数回繰り返すので工程が増える、さらに、異なる径のはんだボールを径ごとに分けて搭載するには、その順番を考慮する手間が増えるという問題があった。
　本発明は、このような事情を考慮してなされたものであり、はんだボールのピッチ間隔を均一にしつつ、高さの異なる半導体パッケージや半導体チップを実装した場合であっても、実装品の上面の高さを揃えることができる配線基板、半導体装置及び配線基板の製造方法を提供することを目的としている。
　上記課題を解決するために、この発明は以下の手段を提案している。
　本発明の第一の態様は、複数のビルドアップ層を有する多層構造の配線基板であって、前記ビルドアップ層のうち、最後に形成された表面側のビルドアップ層が第一はんだパッド及び第二はんだパッドを有し、前記表面側のビルドアップ層の前記表面側にソルダーレジスト層を有し、前記第一はんだパッド及び前記第二はんだパッドのそれぞれの表面から前記ソルダーレジスト層の表面までの高さが、異なる、配線基板である。
　本発明の第二の態様は、前記ソルダーレジスト層は、前記第一はんだパッドの前記表面及び前記第二はんだパッドの前記表面が前記表面側に露出する開口部を備え、前記開口部を除いた前記ソルダーレジスト層の前記表面は、略均一な高さとなっている、前記第一の態様の配線基板である。
　本発明の第三の態様は、前記表面側のビルドアップ層は、さらに第三はんだパッドを有し、前記第一はんだパッドと、前記第二はんだパッドと、前記第三はんだパッドとが、等間隔に形成されている、前記第一の態様または前記第二の態様の配線基板である。
　本発明の第四の態様は、前記第一はんだパッド及び前記第二はんだパッドは、前記表面側に略同じ径であり、略同じ形状のはんだボールを備える、前記第一の態様または前記第二の態様の配線基板である。
　本発明の第五の態様は、前記第一はんだパッドと前記第二はんだパッドとは、前記高さの差が、前記はんだボールの前記表面側に接合される半導体チップの高さにより決定されるように構成されている、前記第四の態様の配線基板である。
　本発明の第六の態様は、前記第一はんだパッドと前記第二はんだパッドとは、前記高さの差が、前記はんだボールの前記表面側に接合される半導体チップの実装パッド部の高さにより決定されるように構成されている、前記第四の態様の配線基板である。
　本発明の第七の態様は、第五の態様の配線基板と、前記半導体チップと、を備える、半導体装置である。
　本発明の第八の態様は、第六の態様の配線基板と、前記半導体チップと、前記実装パッド部と、を備える、半導体装置である。
　本発明の第九の態様は、複数のビルドアップ層のうち、最後に形成された表面側のビルドアップ層が第一はんだパッド及び第二はんだパッドを有し、前記表面側のビルドアップ層の前記表面側にソルダーレジスト層を有し、前記第一はんだパッド及び前記第二はんだパッドのそれぞれの表面から前記ソルダーレジスト層の表面までの高さが、異なる配線基板の製造方法であって、少なくとも、前記表面側のビルドアップ層に配線層と前記第一はんだパッド及び前記第二はんだパッドを形成する工程と、前記第一はんだパッドの前記表面の一部と前記第二はんだパッドの前記表面の一部とを前記表面側に露出するようにめっきレジスト層を形成する工程と、銅めっき処理により前記第一はんだパッド及び前記第二はんだパッドの前記表面側に銅を析出させる工程と、前記めっきレジスト層を剥離する工程と、前記表面側のビルドアップ層の前記表面側に前記ソルダーレジスト層を形成する工程と、前記ソルダーレジスト層に前記第一はんだパッドの前記表面の一部と前記第二はんだパッドの前記表面の一部とが前記表面側に露出する開口部を設ける工程と、を含む、配線基板の製造方法である。
　本発明に係る配線基板、半導体装置及び配線基板の製造方法によれば、はんだボールのピッチ間隔を均一にしつつ、高さの異なる半導体パッケージや半導体チップを実装した場合であっても、実装品の上面の高さを揃えることができる。また、ソルダーレジスト層は、はんだ高さの違うはんだパッドを均一の高さで覆っている。そのため、半導体チップを実装後、配線基板と半導体チップとの間にアンダーフィルを注入する際に、アンダーフィルの流れが段差で妨げられず、スムーズに流れが広がるので、アンダーフィリング工程の生産性が格段に向上するという効果が得られる。
本発明の第一実施形態に係るＦＣ－ＢＧＡ用配線基板の断面を示す図である。 同ＦＣ－ＢＧＡ用配線基板の配線基板の製造工程の一例を説明する図である。 同ＦＣ－ＢＧＡ用配線基板の配線基板の製造工程の一例を説明する図である。 本発明の第二実施形態に係るＦＣ－ＢＧＡ用配線基板に半導体チップを実装した半導体装置の一例を示す断面図である。 本発明の第三実施形態に係るＦＣ－ＢＧＡ用配線基板に半導体チップを実装した半導体装置の一例を示す断面図である。 本発明の第三実施形態に係るＦＣ－ＢＧＡ用配線基板に半導体チップ及びヒートスプレッダを実装した半導体装置の変形例を示す図である。
（第一実施形態）
　本発明の第一実施形態について、図１から図３を参照して説明する。以下で説明する実施形態や変形例において、相互に対応する構成については同一の符号を付し、重複部分については説明を省略する場合がある。また、以下の説明において、例えば「平行」や「直交」、「中心」、「同軸」等の相対的または絶対的な配置を示す表現は、厳密にそのような配置を表すのみならず、公差や同じ機能が得られる程度の角度や距離をもって相対的に変位している状態も表すものとする。
　ここで、図１に示すように、ＵＰは上方を、ＲＨは右側をそれぞれ示す。また、以下のＦＣ－ＢＧＡ用配線基板１００の説明において、垂直な方向を上下方向（矢印ＵＰが上方）とする。なお、上下方向において上方側に備えられた面を上面（表面）とし、上方と反対に備えられた下方側の面を下面（裏面）とする。さらに、上下方向に直交する水平な方向を左右方向（矢印ＲＨが右側）とする。なお、左右方向において右側と反対方向を左側とする。図１に示すように、本発明の第一実施形態に係るＦＣ－ＢＧＡ用配線基板１００（配線基板）は、配線基板１０と、はんだボール２０とを備える。
　配線基板１０は、複数のビルドアップ層を有する多層構造の基板である。配線基板１０は、ビルドアップ層（配線層）１と、ソルダーレジスト層４と、を備える。
　ビルドアップ層（配線層）１は、複数の配線層が積層された層である。ビルドアップ層１は、第一層２と、第二層３と、を備える。なお、ビルドアップ層１は、図１に例示する２層が積層された多層構造に限定されず、３層以上が積層された多層構造であってもよい。
　第一層２は、図１に示すように、ビルドアップ層１のうちの1つの層であり、下方に形成される。第一層２は、エポキシ樹脂などからなる層間絶縁材料を重ねて、熱圧プレス機等でラミネート加工することによって形成される。層間絶縁材料としては、例えば、熱硬化性樹脂が使用される。また、層間絶縁材料にはガラスクロスを入れた材料を使用する場合もある。なお、第一層２は、紙やその他の樹脂等で形成されていてもよい。第一層２は、一部において複数の第三導体部７を備える。
　第三導体部７は、銅などの金属を主成分とする導電性材料から形成される。図１に図示する第一層２の一部は、略同じ形状及び略同じ大きさの第三導体部７を３つ備えている。第三導体部７は、第一層２の一部において左右方向に沿って１列になるように備えられている。
　図１に図示する第三導体部７は、パッド部７２にビアと呼ばれる層間導通部７１を設けるパッドオンビア構造である。ただし、第三導体部７は、パッドオンビア構造に限定されない。第三導体部７は、パッド部７２と層間導通部７１とを接続する配線等を用いて、上下方向において層間導通部７１に重ならない位置にパッド部７２を備えていてもよい。
　層間導通部７１は、第一層２に貫通した孔に、電解銅めっき等によりパッド部７２とともに形成される。層間導通部７１の上面は、第一層２の上面２ｆと略同じ高さである。
　パッド部７２は、層間導通部７１の上方に備えられる。パッド部７２は、電解銅めっき等により層間導通部７１とともに形成される。パッド部７２は、第一層２から上方に突出しており、パッド部７２の上面は、第三導体部７の上面７ｆである。
　第三導体部７は、後述のセミアディティブ工法のめっき処理によって、層間導通部７１とパッド部７２とを一体化して形成される。また、３つの第三導体部７の上面７ｆは、上下方向において高さが略同じである。
　第二層３は、第一層２の上方側の上面（表面）２ｆへ積層される。第二層３は、ビルドアップ層１のうち、ビルドアップ層１の上面１ｆに最後に形成された層である。第二層３は、例えば、第一層２と同様に、フィルム状の層間絶縁材料を重ねて、熱圧プレス機等でラミネート加工することによって形成される。フィルム状の層間絶縁材料としては、ラミネート加工する際の熱で硬化する熱硬化性樹脂を用いることができる。また、ラミネート加工された層間絶縁材料に対してフォトリソグラフィ方式でビア用の孔を開口する場合は、第二層３は、層間絶縁材料として、感光性絶縁樹脂を用いることもできる。本実施形態では、第二層３は、後述する感光性の絶縁樹脂層３ａ（図２の（ａ）等参照）を用いる。
　図１に図示する第二層３の一部は、はんだパッド６を複数備えている。はんだパッド６は、図１に示すように、第二層３の一部において、左右方向に沿って１列になるように３つ備えられている。なお、複数のはんだパッド６は、例えば、第一層２の上面２ｆ側において格子状に配列されている。図１に図示するはんだパッド６は、第三導体部７の上方に積み重ねられ、スタックビアを形成する。ただし、はんだパッド６は、スタックビアのように積み重ねて形成する必要はなく、例えば、スタガードビアのように階段状に形成してもよいし、その他の形状に形成してもよい。
　はんだパッド６は、本実施形態では、第三導体部７と同様に、パッドと、パッドに備えられたビアとによって構成されたパッドオンビア構造である。ただし、はんだパッド６は、パッドオンビア構造に限定されず、配線等を用いて、上下方向においてビアに重ならない位置にパッドを備えていてもよい。また、はんだパッド６は、さらにランドや配線等を用いて構成されていてもよい。
　はんだパッド６は、後述するめっき処理によって形成される。はんだパッド６は、半導体素子との接合用の電極となる。はんだパッド６は、第一はんだパッド６１と、第二はんだパッド６２と、第三はんだパッド６３と、を備える。なお、本実施形態では、第二はんだパッド６２及び第三はんだパッド６３は、図１に示すように、略同じ形状及び同じ大きさであるため、第三はんだパッド６３の説明は省略する。ここで、左右方向において第一はんだパッド６１の中心から第二はんだパッド６２の中心までのピッチ間隔をピッチＰ１とする。また、第二はんだパッド６２の中心から第三はんだパッド６３の中心までのピッチ間隔をピッチＰ２とする。本実施形態では、ピッチＰ１及びピッチＰ２の長さは、略同じである。そのため、第一はんだパッド６１と、第二はんだパッド６２と、第三はんだパッド６３とは、第二層３へそれぞれ等間隔に形成される。なお、ピッチＰ１及びピッチＰ２の長さは、同じでなくてもよい。
　第一はんだパッド６１は、３つの第三導体部７のうち、最も右側の第三導体部７の上方に備えられる。なお、はんだパッド６は、スタックビアに限定されないため、第一はんだパッド６１は、第三導体部７の上方に備えられていなくてもよい。第一はんだパッド６１は、第二はんだパッド６２及び第三はんだパッド６３よりも右側に備えられる。第一はんだパッド６１は、図１に示すように、第一導体部８１と、第二導体部８２とを備える。
　第一導体部８１は、第三導体部７のパッド部７２の上方に備えられるめっき部分である。第一導体部８１は、後述のセミアディティブ工法のめっき処理によって形成される。第一導体部８１は、例えば、上方のパッドと、第二層３に貫通した貫通孔に形成された下方のビアとによって構成されている。第一導体部８１は、例えば、後述する露光現像によって開口された各開口部（第一レジスト開口部４ｐ、図３の（ａ）参照）にめっき処理を行うことで形成される。また、各開口部に形成された第一導体部８１は、図３の（ｂ）に示すように、上下方向において第一導体部８１のそれぞれの上面が同じ高さになるように形成される。第一導体部８１は、上方のパッドを開口部の内径よりも大きく形成され、第二層３から上方に突出している。なお、第一導体部８１は、さらにランドや配線等を含んでいてもよい。
　第二導体部８２は、第一導体部８１よりも上方に備えられるめっき層である。第二導体部８２は、後述のセミアディティブ工法のめっき処理によって形成される。第二導体部８２の外径は、第一導体部８１の上方のパッドの外径よりも小さい。第一導体部８１が後述するめっき処理によって形成された後、さらにめっき処理によって第二導体部８２が第一導体部８１の上方に形成される。第一導体部８１及び第二導体部８２は、一体化して第一はんだパッド６１となる。
　第二はんだパッド６２は、上述の第一導体部８１を備えている。第二はんだパッド６２は、第二導体部８２を備えていない。第二はんだパッド６２は、第一はんだパッド６１と第三はんだパッド６３との間に形成される。
　第一導体部８１を備える第二はんだパッド６２及び第三はんだパッド６３は、図３の（ｃ）に示すように、上下方向において第二はんだパッド６２及び第三はんだパッド６３のそれぞれの上面６２ｆ、６３ｆの高さが、略同じになるように形成される。また、第一導体部８１及び第二導体部８２を備える第一はんだパッド６１の上面６１ｆの高さは、第二はんだパッド６２及び第三はんだパッド６３のそれぞれの上面６２ｆ、６３ｆよりも第二導体部８２の分だけ高い。
　ソルダーレジスト層４は、ビルドアップ層１の上面（表面）１ｆに積層される層である。ソルダーレジスト層４の上面４ｆは、配線基板１０の上面である。ソルダーレジスト層４は、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いてもよいし、シリカやアルミナ等のフィラーを含有していてもよい。ソルダーレジスト層４は、開口部５を備える。
　開口部５は、ソルダーレジスト層４に形成される穴である。開口部５は、第一開口部５１と、第二開口部５２と、第三開口部５３とを備えている。なお、第二開口部５２及び第三開口部５３は、図１に示すように、略同じ形状及び同じ大きさであるため、第三開口部５３の説明は省略する。
　第一開口部５１は、ソルダーレジスト層４の上面４ｆに形成され、後述するはんだボール２０の一部が収容される。第一開口部５１は、第一はんだパッド６１の上方に形成され、第二開口部５２及び第三開口部５３よりも右側に形成される。第一開口部５１の底面は、第二層３の有するはんだパッド６のうち、第一はんだパッド６１の上面６１ｆと略一致する。第一開口部５１の内径の大きさは、第一はんだパッド６１の上面６１ｆよりも小さい。
　第二開口部５２は、ソルダーレジスト層４の上面４ｆに形成され、後述するはんだボール２０の一部が収容される。第二開口部５２は、第二はんだパッド６２の上方に形成される。第二開口部５２の底面は、第二層３の有するはんだパッド６のうち、第二はんだパッド６２の上面６２ｆと略一致する。また、第二開口部５２の内径の大きさは、第二はんだパッド６２の上面６２ｆよりも小さい。また、第三開口部５３は、第三はんだパッド６３の上方に形成される。
　３つのはんだパッド６の上方に形成された第一開口部５１、第二開口部５２及び第三開口部５３は、この順で左右方向の右側から配列している。すなわち、第一開口部５１と、第二開口部５２と、第三開口部５３とは、それぞれはんだパッド６の上方に備えられ、ソルダーレジスト層４に等間隔に形成されている。
　上下方向において、ソルダーレジスト層４の上面４ｆの高さは均一に形成されている。上述のように、第一はんだパッド６１の上面６１ｆの高さは、第二はんだパッド６２及び第三はんだパッド６３のそれぞれの上面６２ｆ、６３ｆよりも第二導体部８２の分だけ高い。ここで、図１に示すように、第一はんだパッド６１の上面６１ｆからソルダーレジスト層４の上面４ｆまでの高さをＨ１とする。また、第二はんだパッド６２の上面６２ｆの高さ及び第三はんだパッド６３の上面６３ｆの高さからソルダーレジスト層４の上面４ｆまでの高さをＨ２とする。高さＨ１は、第二導体部８２の分だけ、高さＨ２よりも小さくなる。そのため、高さＨ１及び高さＨ２はそれぞれ高さが異なる。
　はんだボール２０は、例えば、錫（Ｓｎ）を主成分に含んで形成され、例えば錫銀系のはんだ（ＳｎＡｇ系のはんだ）である。はんだボール２０は、第一はんだボール２１と、第二はんだボール２２とを備えている。なお、はんだボール２０は、はんだパッド６と同じ材料で形成されていてもよい。
　第一はんだボール２１は、第一はんだパッド６１の上面６１ｆへ上方を凸としてドーム状に形成される。第一はんだボール２１の下方の一部は、第一開口部５１に収容される。
　第二はんだボール２２は、第二はんだパッド６２の上面６２ｆ及び第三はんだパッド６３の上面６３ｆに、上方を凸としてドーム状に形成される。第二はんだボール２２の下方の一部は、第二開口部５２及び第三開口部５３に収容される。本実施形態では、第一はんだボール２１及び第二はんだボール２２は、略同じ形状及び大きさに形成されている。
　次に、図２及び図３を用いて、上述したＦＣ－ＢＧＡ用配線基板１００の製造工程の一例を説明する。
　ここで、ＦＣ－ＢＧＡ用配線基板１００の配線基板１０は、本実施形態では、セミアディティブ工法を用いて製造される。配線基板１０は、例えば、後述のシード層３ｂ（図２の（ｃ）参照）等のシード層の上面に形成する配線パターンの逆パターンをレジストパターンにより形成する。その後、配線基板１０は、電解銅めっき処理され、第一層２に第三導体部７を形成し、第二層３に第一導体部８１と、第二導体部８２とを形成する。次いで、配線基板１０は、レジストパターンを除去し、最後に、シード層をフラッシュエッチング処理により除去して形成される。
　まず、図２の（ａ）に示すように、第一層２の上面２ｆにネガ型感光性絶縁樹脂を塗布またはラミネート加工し、絶縁樹脂層３ａを形成する。ここで、第一層２には、従来公知の方法により、第三導体部７が形成されている。
　次に、図２の（ｂ）に示すように、絶縁樹脂層３ａを全て残す部分を露光部３ｐとし、第三導体部７の形成された位置の上方を未露光部３ｑとして露光を行い、その後現像を行う。この露光工程の時の露光部３ｐの露光照度は、２００００Ｗ／ｃｍ２未満が好ましく、さらに１００００Ｗ／ｃｍ２以下であることが好ましい。
　図２の（ｃ）に示すように、現像によって、未露光部３ｑ下へ絶縁樹脂層３ａを貫通した貫通孔が形成される。必要に応じて、貫通孔へ樹脂残渣除去のためプラズマ処理を行う。
　その後、図２の（ｃ）に示すように、絶縁樹脂層３ａの上面へスパッタリング法や真空蒸着法を使用して、金属薄膜や、化学銅めっき被膜などによりシード層３ｂを形成する。シード層３ｂは、導電性を付与する薄膜層である。シード層３ｂは、セミアディティブ工法において、フラッシュエッチング処理により除去される。以上の製造工程によって、第二層３が形成される。
　次に、図２の（ｄ）に示すように、第二層３の上面３ｆへ第一レジスト層（めっきレジスト層）４ａを塗布またはラミネート加工により形成する。
　その後、図２の（e）及び図３の（ａ）に示すように、露光現像によって第二層３の各貫通孔の上方に、第一レジスト開口部４ｐを形成する。
　その後、図３の（ｂ）及び図３の（ｃ）に示すように、電解銅めっきにより各開口部（第一レジスト開口部４ｐ）が埋まるまでめっき（析出）処理を施し、まず、第一導体部８１を各開口部へ形成する。各開口部における第一導体部８１の高さは、上下方向において第一導体部８１のそれぞれの上面が同じ高さになるように形成される。第一導体部８１の材料としては、例えば、Ｃｕ、Ｎｉなどの金属、またはこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。以上の工程により、左側に２つ形成された第一導体部８１は、それぞれ第二はんだパッド６２及び第三はんだパッド６３となる。
　その後、図３の（ｃ）に示すように、第一レジスト層（めっきレジスト層）４ａは、使用するめっきレジスト専用の剥離液またはそれと同等の機能を備えた剥離液を用いて剥離される。
　次に、図３の（ｄ）に示すように、第二レジスト層（めっきレジスト層）４ｂを第二層３及び第一導体部８１の上面へ塗布またはラミネート加工により形成する。その後、露光現像によって最も右側に形成された第一導体部８１上に、第二レジスト開口部４ｑを形成する。
　その後、図３の（ｅ）に示すように、電解銅めっきにより第二レジスト開口部４ｑが埋まるまでめっき（析出）処理を施し、第二導体部８２を形成する。第二導体部８２の材料としては、第一導体部８１と同様に、例えば、Ｃｕ、Ｎｉなどの金属、またはこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。
　以上の工程により、第一導体部８１と第二導体部８２とは一体化され、第一はんだパッド６１となる。本実施形態では、第一導体部８１と第二導体部８２とは、同じ種類の金属によって形成される。
　その後、図３の（ｆ）に示すように、第二レジスト層（めっきレジスト層）４ｂは使用するめっきレジスト専用の剥離液またはそれと同等の機能を備えた剥離液を用いて剥離される。
　また、必要に応じて余剰に析出させた電解銅めっきは、物理研磨または化学研磨により除去される。
　ここで、第一レジスト層４ａ及び第二レジスト層４ｂは、シード層３ｂ上に電解めっきを行う前に電解めっきへ開口部を形成するためのものである。非感光性のめっきレジスト層の場合は、スクリーン印刷により開口部を形成する方法や、レーザービームを照射する事で、所望の部分を除去し、開口部を形成する方法がある。感光性のめっきレジスト層の場合は、露光・現像工程を経て、開口部を形成する。めっきレジスト層の材料としては、電解めっき浴に耐えることができる材料であれば、特に限定する必要は無い。例えば、電解めっき浴が硫酸銅めっき浴である場合は酸性であるので、耐酸性の材料であれば良く、通常のドライフィルムレジストや各種の液状レジストを使用することができる。
　また、第一導体部８１及び第二導体部８２は、銅めっきの他に、銅めっきより硬く、研磨され難いめっき層としてもよい。例えば、ニッケルめっきを好適に使用することができる。
　次に、図３の（ｇ）に示すように、ソルダーレジスト層４を第二層３、第一はんだパッド６１、第二はんだパッド６２及び第三はんだパッド６３の上面へ塗布またはラミネート加工により形成する。その後、露光現像により、第一はんだパッド６１の上面６１ｆ、第二はんだパッド６２の上面６２ｆ及び第三はんだパッド６３の上面６３ｆに第一はんだボール２１及び第二はんだボール２２と略同程度の大きさの半径を有する開口部４ｒが形成される。ここで、形成された開口部４ｒは、上述した第一開口部５１、第二開口部５２及び第三開口部５３である。この状態において、第一はんだパッド６１の上面６１ｆ、第二はんだパッド６２の上面６２ｆ及び第三はんだパッド６３の上面６３ｆの一部は、それぞれ上方に露出される。ソルダーレジスト層４の開口部４ｒの底部には必要に応じて表面処理を施してもよい。また、開口部４ｒを除くソルダーレジスト層４の上面４ｆの高さは均一に形成されている。
　その後、図３の（ｈ）に示すように、配線基板１０のビルドアップ層１の第一はんだパッド６１、第二はんだパッド６２及び第三はんだパッド６３へはんだペーストをスクリーン印刷、またはフラックスをスクリーン印刷した後、ボール状の電極端子（はんだボール）をボール振込みし、リフローさせてはんだボール２０を形成し、ＦＣ－ＢＧＡ用配線基板１００が完成する。以上の製造工程によって、ＦＣ－ＢＧＡ用配線基板１００が形成される。なお、図２の（ａ）～図３の（ｈ）の工程は、繰り返し実施することで、配線基板１０の上面へ、任意の層数を形成することができる。
　本実施形態では、上記の製造方法により、高さの異なるはんだパッド６を一部に備えたＦＣ－ＢＧＡ用配線基板１００を製造できる。そのため、上記の製造方法では、高さＨ１及び高さＨ２を調整することで、第一はんだボール２１の上面高さと第一はんだボール２１と略同じ大きさ及び形状である第二はんだボール２２の上面高さとを任意に調整することができる。
　また、本実施形態では、高さＨ１及び高さＨ２を任意に調整することができる。すなわち、ＦＣ－ＢＧＡ用配線基板１００の製造方法では、はんだパッド６のそれぞれの高さを調節しつつ、ソルダーレジスト層４の上面４ｆは、均一な高さに設定することができる。そのため、例えば、上面４ｆを上面とするＦＣ－ＢＧＡ用配線基板１００にアンダーフィル等の集積回路封止用の液状樹脂を実装する際に、液状樹脂の流動を阻害することなく良好な実装性を維持することができる。
　また、本実施形態では、ピッチＰ１及びピッチＰ２の長さは、略同じになるように形成されている。そのため、例えば半導体チップ等をはんだボール２０に実装する場合、半導体チップ側の各電極（実装パッド部）間の長さをＦＣ－ＢＧＡ用配線基板１００のはんだボール２０へ合わせることなく使用することができる。さらに、ピッチＰ１及びピッチＰ２の長さが略同じであるため、半導体チップの製造が容易になり、製造工程にかかる時間や手間を削減することができる。
（第二実施形態）
　次に、本発明の第二実施形態について、図４を用いて説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。なお、以下の実施形態は、いずれも第一実施形態と比較して配線基板が異なっている。従って、以下の説明では、第一実施形態との相違点を中心に説明する。本発明の第二実施形態に係る半導体装置４００は、ＦＣ－ＢＧＡ用配線基板１００Ａに加えて、半導体チップ２００を備えている。図４に示すように、半導体チップ２００は、光通信用半導体チップ２１０と電気通信用半導体チップ２２０とを備えている。電気通信用半導体チップ２２０は、上下方向において光通信用半導体チップ２１０よりも高さが低い。ＦＣ－ＢＧＡ用配線基板１００Ａは、配線基板１０Ａと、はんだボール２０と、を備えている。なお、半導体チップ２００は、図示しない実装パッド部を備えていてもよい。実装パッド部は、半導体チップ２００の下方に備えられ、はんだボール２０と接合して、半導体チップ２００と配線基板１０Ａとを電気的に接続する。
　配線基板１０Ａは、図４に図示する第二層３の一部に、はんだパッド６Ａを備えている。配線基板１０Ａは、第一実施形態と比較して、図４に示すように、はんだパッド６Ａの個数が異なる。はんだパッド６Ａは、左右方向に沿って１列になるように右側から２つの第二はんだパッド６２と、３つの第一はんだパッド６１と、２つの第二はんだパッド６２と、を備えている。はんだパッド６Ａは、それぞれが略等間隔となるように備えられている。
　上下方向において高さＨ１及び高さＨ２の高さの差は、はんだボール２０に上方から半導体チップ２００を接合（実装）した場合に、はんだパッド６Ａを備える第二層３の下面３ｇから半導体チップ２００の上面２００ｆがすべて略同じ高さとなるように任意に調整される。すなわち、半導体チップ２００の高さにより、高さＨ１及び高さＨ２の高さの差が決定される。本実施形態では、第一実施形態と同様に、高さＨ１が高さＨ２よりも小さいとされる。なお、半導体チップ２００が実装パッド部を備えている場合は、高さＨ１及び高さＨ２の高さの差は、実装パッド部の高さによって決定されてもよい。
　はんだボール２０は、第一実施形態と同様に、第一はんだボール２１と、第二はんだボール２２とを備えている。第一はんだボール２１は、第一はんだパッド６１の上面６１ｆに形成される。第二はんだボール２２は、第二はんだパッド６２の上面６２ｆに形成される。第一はんだボール２１及び第二はんだボール２２は、略同じ大きさ及び形状に形成される。
　次に、ＦＣ－ＢＧＡ用配線基板１００Ａに半導体チップ２００を実装する。
　図４に示すように、まず、２つの光通信用半導体チップ２１０の各電極（実装パッド部）が、配線基板の第二はんだパッド６２の上面６２ｆに形成された第二はんだボール２２へ当接するように実装される。
　次に、上下方向において光通信用半導体チップ２１０よりも高さの低い電気通信用半導体チップ２２０の電極（実装パッド部）が、配線基板１０Ａの第一はんだパッド６１の上面６１ｆに形成された第一はんだボール２１へ当接するように実装される。このとき、高さＨ１は高さＨ２よりも小さく設定されているため、電気通信用半導体チップ２２０が光通信用半導体チップ２１０よりも低くとも、すべての半導体チップ２００の上面２００ｆが略同じ高さになる。
　上記の構成により、複数の半導体チップ２００がＦＣ－ＢＧＡ用配線基板１００Ａへ実装され、半導体装置４００が形成される。
　本実施形態では、複数の半導体チップ２００の高さに合わせて、高さＨ１及び高さＨ２を調整することができる。そのため、複数の半導体チップ２００を実装後に、すべての半導体チップ２００の上面２００ｆが略同じ高さとなるように設定することができる。さらに、半導体チップ２００の上面２００ｆに、例えば、ヒートスプレッダ等を実装する際に、半導体チップ２００へ正確に取り付けることができる。
　また、本実施形態では、第一はんだボール２１及び第二はんだボール２２は、それぞれの大きさを変更する必要なく、第一はんだボール２１及び第二はんだボール２２の上面の高さを調整することができる。そのため、第一はんだボール２１及び第二はんだボール２２を容易に配線基板１０Ａへ形成することができる。
　また、本実施形態では、第一はんだボール２１及び第二はんだボール２２は、その大きさが大きすぎると隣接するはんだボール２０同士が接合して不要な導通となる不具合が発生する。また、第一はんだボール２１及び第二はんだボール２２は、その大きさが小さすぎると、例えば、実装時に対向する半導体チップ２００に備えられた各実装パッド部に当接されない不具合が発生する。本実施形態では、上述の不具合の発生を減らすことができる。
（第三実施形態）
　次に、本発明の第三実施形態について、図５を用いて説明する。以下の実施形態は、いずれも第二実施形態と比較して特に配線基板と、半導体チップとが異なっている。本発明の第三実施形態に係る半導体装置４００Ｂは、ＦＣ－ＢＧＡ用配線基板１００Ｂと、半導体チップ２００Ｂとを備える。半導体チップ２００Ｂは、左右方向において長さの異なる第一半導体チップ２１０Ｂと第二半導体チップ２２０Ｂとを備えている。第一半導体チップ２１０Ｂは、左右方向において第二半導体チップ２２０Ｂよりも長さが短い。ＦＣ－ＢＧＡ用配線基板１００Ｂは、配線基板１０Ｂと、はんだボール２０と、を備えている。なお、半導体チップ２００Ｂは、第二実施形態と同様に、図示しない実装パッド部を備えていてもよい。
　配線基板１０Ｂは、図５に図示する第二層３の一部にはんだパッド６Ｂを備えている。配線基板１０Ｂは、第一実施形態と比較して、図５に示すように、はんだパッド６Ｂの個数が異なる。はんだパッド６Ｂは、左右方向に沿って１列になるように右側から１つの第一はんだパッド６１と、４つの第二はんだパッド６２と、１つの第一はんだパッド６１と、を備えている。第一はんだパッド６１は、配線基板１０Ｂの両端に備えられている。はんだパッド６Ｂは、それぞれが略等間隔となるように備えられている。本実施形態では、第一実施形態及び第二実施形態と同様に、高さＨ１が、高さＨ２よりも小さくなるように任意の高さに設定される。
　はんだボール２０は、第一実施形態及び第二実施形態と同様に、第一はんだボール２１と、第二はんだボール２２とを備えている。第一はんだボール２１は、第一はんだパッド６１の上面６１ｆに形成される。第二はんだボール２２は、第二はんだパッド６２の上面６２ｆに形成される。第一はんだボール２１及び第二はんだボール２２は、略同じ大きさ及び形状に形成される。
　次に、ＦＣ－ＢＧＡ用配線基板１００Ｂへ半導体チップ２００Ｂを実装する。
　図５に示すように、まず、第一半導体チップ２１０Ｂの電極（実装パッド部）が、配線基板１０Ｂの第二はんだパッド６２の上面６２ｆに形成された第二はんだボール２２へ当接するように実装される。この時、上下方向において、第一半導体チップ２１０Ｂの上面２１０Ｂｆの高さと、第一はんだボール２１の上面２１ｆの高さは、略同じ高さとなる。
　次に、上下方向において、第一半導体チップ２１０Ｂへ重なるように、第二半導体チップ２２０Ｂが上方から実装される。第二半導体チップ２２０Ｂの電極（実装パッド部）が、配線基板１０Ｂの両端に備えられた第一はんだパッド６１の上面６１ｆに形成された第一はんだボール２１へ当接するように実装される。
　上記の構成により、複数の半導体チップ２００ＢがＦＣ－ＢＧＡ用配線基板１００Ｂへ実装され、半導体装置４００Ｂが形成される。
　この場合においても、本実施形態のＦＣ－ＢＧＡ用配線基板１００Ｂは、高さＨ１及び高さＨ２を調整することで、略同じ大きさ及び同じ形状の第一はんだボール２１及び第二はんだボール２２の大きさを変更する必要なく、第一はんだボール２１及び第二はんだボール２２の上面の高さを調整することができる。そのため、第二半導体チップ２２０Ｂは、下面２２０Ｂｇを第一半導体チップ２１０Ｂの上面２１０Ｂｆへ正確に当接するように実装しつつ、上面２２０Ｂｆが略水平となるように取り付けることができる。
　なお、上記の一実施形態により本発明が限定されるものではない。また、一実施形態における構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、一実施形態で開示した構成要素は適宜組み合わせることが可能である。
　以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態及び以下で示す変形例において示した構成要素は適宜に組み合わせて構成することが可能である。
（変形例）
　本発明のＦＣ－ＢＧＡ用配線基板の配線基板は、上述の実施形態に限定されず、多数のビルドアップ層によって構成されていてもよい。また、本発明のＦＣ－ＢＧＡ用配線基板の配線基板の備える第三導体部及びはんだパッドは、パッドオンビア構造に限定されない。第三導体部及びはんだパッドは、上下方向においてビアに重ならない位置にパッドを備えていてもよい。また、パッドは、必須の構成ではなく、ランドであってもよい。本発明の配線基板の配線基板は、ランドや配線等によって構成されていてもよいし、各々を組み合わせて構成されていてもよい。
　また、本発明のはんだパッドは、スタックビアのように積み重ねて形成する必要はなく、例えば、スタガードビアのように階段状に形成してもよいし、その他の形状に形成してもよい。
　また、本発明のＦＣ－ＢＧＡ用配線基板は、さらにチップ接続用のインターポーザ基板などを備えてもよい。
　また、本発明のＦＣ－ＢＧＡ用配線基板のはんだパッドやはんだボール等の個数は、限定されない。はんだパッドやはんだボール等は、配線基板の大きさまたは形状や、半導体チップの実装パッド部に合わせて任意に設定できる。
　また、本発明のＦＣ－ＢＧＡ用配線基板は、はんだボール２０を備えていなくてもよい。はんだボール２０は、必須の構成ではない。さらに、上述した実施形態では、第一はんだボール２１及び第二はんだボール２２の大きさ及び形状が略同じであったが、本発明のＦＣ－ＢＧＡ用配線基板は、第一はんだボール２１及び第二はんだボール２２の大きさ及び形状が異なっていてもよい。
　また、上述した実施形態では、第一はんだパッド６１、第二はんだパッド６２及び第三はんだパッド６３が、左右方向に沿って１列になるように備えられているが、本発明のＦＣ－ＢＧＡ用配線基板はこれに限定されず、左右方向に交差する方向に沿って１列となるように備えられていてもよい。また、列数についても特に限定されない。
　また、上述した実施形態では、第一はんだパッド６１、第二はんだパッド６２及び第三はんだパッド６３が備える第一導体部８１及び第二導体部８２が、同じ種類の金属であるが、これに限定されず、違う金属であってもよい。
　また、本発明の第二実施形態に係るＦＣ－ＢＧＡ用配線基板１００Ａに実装された半導体チップ２００は、光通信用半導体チップ２１０と電気通信用半導体チップ２２０とを備えているが、特に限定されない。半導体チップ２００は、例えば、シリコン、ガリウム砒素、セレンまたはカーボン（炭素）等からなる従来公知の半導体を実装してもよい。また本発明の第三実施形態に係るＦＣ－ＢＧＡ用配線基板１００Ｂに実装された半導体チップ２００Ｂについても同様に、半導体チップ２００Ｂは、特に限定されず、例えば、シリコン、ガリウム砒素、セレンまたはカーボン（炭素）等からなる従来公知の半導体を実装してもよい。さらに、本発明は、半導体チップ群を積層して実装する技術（３Ｄ実装）や、半導体チップ群をインターポーザに実装する技術（２．５Ｄ実装）のような実装形態においても適用することができる。
　また、上述した実施形態では、半導体チップの実装例を示したが、半導体チップの代わりに半導体を中継基板に実装した半導体パッケージを実装することも可能である。
　また、上述した第二実施形態では、はんだパッド６Ａは、左右方向に沿って１列になるように右側から２つの第二はんだパッド６２と、３つの第一はんだパッド６１と、２つの第二はんだパッド６２と、を備えているが、本発明はこれに限定されず、ＦＣ－ＢＧＡ用配線基板の上面または下面において、左右方向に交差する方向に沿って１列となるように備えられていてもよい。また、並び順や個数等についても限定されず、右側からではなく左側からでもよい。さらに、列数についても特に限定されない。また、第三実施形態に係るはんだパッド６Ｂについても、はんだパッド６Ａと同様に、左右方向に沿って１列に形成されていてもよいし、左右方向に交差する方向に沿って１列に形成されていてもよい。
　また、本発明の第三実施形態に係るＦＣ－ＢＧＡ用配線基板１００Ｂは、図６に示すように、半導体チップ２００Ｂの第二半導体チップ２２０Ｂに代えて、ヒートスプレッダ３００を実装してもよい。この場合においても、ＦＣ－ＢＧＡ用配線基板１００Ｂは、高さＨ１及び高さＨ２を調整することで、第一はんだパッド６１、第二はんだパッド６２及び第三はんだパッド６３の上面へ形成される略同じ大きさ及び形状のはんだボール２０の上面高さを任意に調整することができる。そのため、ヒートスプレッダ３００は、下面３００ｇを第一半導体チップ２１０Ｂの上面２１０Ｂｆへ正確に当接するように実装しつつ、上面３００ｆが略水平となるように取り付けることができる。
　いずれの上記形態においても、本発明に係る配線基板、半導体装置及び配線基板の製造方法によれば、はんだボールのピッチ間隔を均一に維持しつつ、異なる半導体パッケージを実装した場合であっても、それらの上面の高さを揃えることができる。
　本発明に係る配線基板、半導体装置及び配線基板の製造方法によれば、はんだボールのピッチ間隔を均一に維持しつつ、異なる半導体パッケージを実装した場合であっても、それらの上面の高さを揃えることができ、電子機器の組立等においてヒートシンクなど密着性の高さが求められる部品が搭載しやすくなるので、産業上利用可能である。
１００、１００Ａ、１００Ｂ　ＦＣ－ＢＧＡ用配線基板（配線基板）
１０、１０Ａ、１０Ｂ　配線基板
１　ビルドアップ層（配線層）
２　第一層
３　第二層
４　ソルダーレジスト層
４ａ　第一レジスト層（めっきレジスト層）
４ｂ　第二レジスト層（めっきレジスト層）
５　開口部
６、６Ａ、６Ｂ　はんだパッド
６１　第一はんだパッド
６２　第二はんだパッド
６３　第三はんだパッド
７　第三導体部
８１　第一導体部
８２　第二導体部
２０　はんだボール
２１　第一はんだボール
２２　第二はんだボール
２００、２００Ｂ　半導体チップ
３００　ヒートスプレッダ
４００、４００Ｂ　半導体装置
Ｈ１、Ｈ２　高さ
Ｐ１、Ｐ２　ピッチ

Claims (9)

  1. 　複数のビルドアップ層を有する多層構造の配線基板であって、
    　前記ビルドアップ層のうち、最後に形成された表面側のビルドアップ層が第一はんだパッド及び第二はんだパッドを有し、
    　前記表面側のビルドアップ層の前記表面側にソルダーレジスト層を有し、
    　前記第一はんだパッド及び前記第二はんだパッドのそれぞれの表面から前記ソルダーレジスト層の表面までの高さが、異なる、
    　配線基板。
  2. 　前記ソルダーレジスト層は、
    　前記第一はんだパッドの前記表面及び前記第二はんだパッドの前記表面が前記表面側に露出する開口部を備え、
    　前記開口部を除いた前記ソルダーレジスト層の前記表面は、略均一な高さとなっている、
    　請求項１に記載の配線基板。
  3. 　前記表面側のビルドアップ層は、さらに第三はんだパッドを有し、
    　前記第一はんだパッドと、前記第二はんだパッドと、前記第三はんだパッドとが、等間隔に形成されている、
    　請求項１または請求項２に記載の配線基板。
  4. 　前記第一はんだパッド及び前記第二はんだパッドは、
    　前記表面側に略同じ径であり、略同じ形状のはんだボールを備える、
    　請求項１または請求項２に記載の配線基板。
  5. 　前記第一はんだパッドと前記第二はんだパッドとは、
    　前記高さの差が、前記はんだボールの前記表面側に接合される半導体チップの高さにより決定されるように構成されている、
    　請求項４に記載の配線基板。
  6. 　前記第一はんだパッドと前記第二はんだパッドとは、
    　前記高さの差が、前記はんだボールの前記表面側に接合される半導体チップの実装パッド部の高さにより決定されるように構成されている、
    　請求項４に記載の配線基板。
  7. 　請求項５に記載の配線基板と、
    　前記半導体チップと、
    を備える、
    　半導体装置。
  8. 　請求項６に記載の配線基板と、
    　前記半導体チップと、
    　前記実装パッド部と、
    を備える、
    　半導体装置。
  9. 　複数のビルドアップ層のうち、最後に形成された表面側のビルドアップ層が第一はんだパッド及び第二はんだパッドを有し、
    　前記表面側のビルドアップ層の前記表面側にソルダーレジスト層を有し、
    　前記第一はんだパッド及び前記第二はんだパッドのそれぞれの表面から前記ソルダーレジスト層の表面までの高さが、異なる配線基板の製造方法であって、
    　少なくとも、
    　前記表面側のビルドアップ層に配線層と前記第一はんだパッド及び前記第二はんだパッドを形成する工程と、
    　前記第一はんだパッドの前記表面の一部と前記第二はんだパッドの前記表面の一部とを前記表面側に露出するようにめっきレジスト層を形成する工程と、
    　銅めっき処理により前記第一はんだパッド及び前記第二はんだパッドの前記表面側に銅を析出させる工程と、
    　前記めっきレジスト層を剥離する工程と、
    　前記表面側のビルドアップ層の前記表面側に前記ソルダーレジスト層を形成する工程と、
    　前記ソルダーレジスト層に前記第一はんだパッドの前記表面の一部と前記第二はんだパッドの前記表面の一部とが前記表面側に露出する開口部を設ける工程と、
    　を含む、
    　配線基板の製造方法。
PCT/JP2023/016877 2022-04-28 2023-04-28 配線基板、半導体装置及び配線基板の製造方法 Ceased WO2023210815A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202380035844.7A CN119096351A (zh) 2022-04-28 2023-04-28 布线基板、半导体装置以及布线基板的制造方法
KR1020247035124A KR20250006049A (ko) 2022-04-28 2023-04-28 배선 기판, 반도체 장치 및 배선 기판의 제조 방법
US18/923,761 US20250070003A1 (en) 2022-04-28 2024-10-23 Wiring board, semiconductor device, and method for producing wiring board

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-075341 2022-04-28
JP2022075341A JP7845029B2 (ja) 2022-04-28 2022-04-28 配線基板、半導体装置及び配線基板の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/923,761 Continuation US20250070003A1 (en) 2022-04-28 2024-10-23 Wiring board, semiconductor device, and method for producing wiring board

Publications (1)

Publication Number Publication Date
WO2023210815A1 true WO2023210815A1 (ja) 2023-11-02

Family

ID=88518922

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/016877 Ceased WO2023210815A1 (ja) 2022-04-28 2023-04-28 配線基板、半導体装置及び配線基板の製造方法

Country Status (6)

Country Link
US (1) US20250070003A1 (ja)
JP (1) JP7845029B2 (ja)
KR (1) KR20250006049A (ja)
CN (1) CN119096351A (ja)
TW (1) TW202410317A (ja)
WO (1) WO2023210815A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025147154A1 (ko) * 2024-01-03 2025-07-10 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
JP2010287742A (ja) * 2009-06-11 2010-12-24 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2013045938A (ja) * 2011-08-25 2013-03-04 Kyocer Slc Technologies Corp 配線基板
JP2015222771A (ja) * 2014-05-22 2015-12-10 日本特殊陶業株式会社 配線基板、配線基板の製造方法
JP2017228692A (ja) * 2016-06-23 2017-12-28 凸版印刷株式会社 半導体パッケージ基板およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085558A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 半導体装置およびその実装方法
JP4637720B2 (ja) 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置およびその製造方法
JP5493744B2 (ja) 2009-11-12 2014-05-14 富士通株式会社 光電気混載基板、および、光電気混載基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
JP2010287742A (ja) * 2009-06-11 2010-12-24 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2013045938A (ja) * 2011-08-25 2013-03-04 Kyocer Slc Technologies Corp 配線基板
JP2015222771A (ja) * 2014-05-22 2015-12-10 日本特殊陶業株式会社 配線基板、配線基板の製造方法
JP2017228692A (ja) * 2016-06-23 2017-12-28 凸版印刷株式会社 半導体パッケージ基板およびその製造方法

Also Published As

Publication number Publication date
KR20250006049A (ko) 2025-01-10
JP2023164038A (ja) 2023-11-10
JP7845029B2 (ja) 2026-04-14
CN119096351A (zh) 2024-12-06
TW202410317A (zh) 2024-03-01
US20250070003A1 (en) 2025-02-27

Similar Documents

Publication Publication Date Title
US11594478B2 (en) Wiring substrate, semiconductor package and method of manufacturing wiring substrate
CN100342526C (zh) 有电性连接垫金属保护层的半导体封装基板结构及其制法
US20090121351A1 (en) Process for forming a bump structure and bump structure
US8790504B2 (en) Method of manufacturing wiring substrate
US7253364B2 (en) Circuit board having electrically conductive structure formed between circuit layers thereof and method for fabricating the same
KR20080088403A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
JP2005109496A (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
US9622347B2 (en) Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device
JP2008004924A (ja) パッケージ基板製造方法
KR20170009128A (ko) 회로 기판 및 그 제조 방법
KR101022912B1 (ko) 금속범프를 갖는 인쇄회로기판 및 그 제조방법
US8061024B2 (en) Method of fabricating a circuit board and semiconductor package.
US20220148954A1 (en) Wiring structure and method for manufacturing the same
US11101203B2 (en) Wiring structure comprising intermediate layer including a plurality of sub-layers
US9699912B2 (en) Wiring board
US11948899B2 (en) Semiconductor substrate structure and manufacturing method thereof
US20250070003A1 (en) Wiring board, semiconductor device, and method for producing wiring board
TW202320276A (zh) 半導體基板結構及其製造方法
JP2017228692A (ja) 半導体パッケージ基板およびその製造方法
TW201328445A (zh) 中介層內埋基板結構及其製造方法以及倒裝晶片結構及其製造方法
US7033917B2 (en) Packaging substrate without plating bar and a method of forming the same
US11062985B2 (en) Wiring structure having an intermediate layer between an upper conductive structure and conductive structure
US10431533B2 (en) Circuit board with constrained solder interconnect pads
US20070186413A1 (en) Circuit board structure and method for fabricating the same
US12148726B2 (en) Semiconductor substrate structure, semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23796547

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202380035844.7

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 11202407426S

Country of ref document: SG

122 Ep: pct application non-entry in european phase

Ref document number: 23796547

Country of ref document: EP

Kind code of ref document: A1