WO2023191565A1 - 피드 포워드 등화기를 포함하는 송신기 - Google Patents

피드 포워드 등화기를 포함하는 송신기 Download PDF

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신욱진
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한양대학교 산학협력단
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Abstract

본 발명의 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는, 입력 신호를 수신하여 적어도 하나 이상의 지연 신호를 생성하는 딜레이 유닛, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성하는 전이 검출 필터, 상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호를 출력하는 전압 드라이버를 포함할 수 있다.

Description

피드 포워드 등화기를 포함하는 송신기
본 발명은 피드 포워드 등화기를 포함하는 송신기에 관한 것으로, 보다 구체적으로, 공통 모드 전압이 안정적으로 유지되며 계수 오류에 보다 영향을 덜 받아 안정적으로 신호를 송신할 수 있는 피드 포워드 등화기를 포함하는 송신기에 관한 발명이다.
디지털 컴퓨팅 엔진의 처리 능력이 향상되고, 상호 접속된 네트워크들을 이용하는 기술이 개발됨에 따라, 초고속 대량 데이터 전송 기술이 필요하게 되었으며, 이를 위해 고속 직렬 링크 회로 구조가 이용되고 있다.
고속 직렬 링크 회로는 저항 또는 캐패시턴스 등으로 이루어진 RC 채널을 포함하기 때문에 저역 통과 특성을 가질 수 있다. 예컨대, 신호가 RC 채널을 통과할 때에 신호의 높은 주파수 성분은 감쇠될 수 있고, 펄스의 폭이 넓어지면서 신호간 간섭(Inter Symbol Interference, ISI)이 발생할 수 있다.
최근에는 신호간 간섭으로 인한 데이터의 손실 및 왜곡을 줄여주는 기술들이 등장하고 있으며, 대표적으로는 등화기(Equalization)가 있다. 예를 들어, 피드 포워드 등화기(FFE, Feed Forward equalization)는 기저대역(baseband)의 고속인터커넥트(High-Speed Interconnect)에서 널리 사용되는 채널 보상 방식이다.
피드 포워드 등화기는 여러 개의 입력 신호의 지연된 신호를 생성하고 이것에 적당한 계수(coefficient)를 주어서 입력 신호에 다시 더해주는 방식으로 트랜스미터에서 작동하며, 채널을 통과한 데이터의 왜곡을 줄여줄 수 있다. 그러나, 피드 포워드 등화기는 트랜지스터들의 산포 특성으로 인해 계수 오차(coefficient error)가 발생할 수 있다.
이러한 문제점을 개선하기 위해 제안된 회로가 계수 오류 로버스트 피드 포워드 등화기 (Coefficient roBust FFE)이다. 계수 오류 로버스트 피드 포워드 등화기는 계수 오류에 의한 신호 왜곡을 줄이기 위해 전이 검출(Transition Detection, TD) 필터를 적용하였으며, 이를 통해 계수 오류에 대한 견고성(robust)을 개선하였다.
그러나 계수 오류 로버스트 피드 포워드 등화기는 데이터들의 패턴에 따라 공통모드 전압(Common Mode Voltage)이 달라질 수 있다. 예컨대, 입력 신호와 지연 신호의 전이가 있을 때와 없을 때의 공통모드 전압 차가 발생할 수 있으며, 이러면 공통모드 전압 차는 수신기의 CTLE에게 부담을 줄 수 있다. 예를 들어, 송신기의 CTLE가 데이터를 받을 때 선형성(linearity)가 줄어들게 되므로, 이로 인해 수신단에서는 추가적인 왜곡 및 부담이 발생할 수 있다는 문제점이 존재한다.
따라서, 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 상기 설명한 문제를 해결하기 위해 고안된 발명으로서, 공통 모드 전압이 안정적으로 유지되면서 동시에 계수 오류에 보다 영향을 덜 받아 안정적으로 신호를 송신할 수 있는 피드 포워드 등화기를 포함하는 송신기를 제공하는데 그 목적이 존재한다.
보다 구체적으로 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 입력 신호와 지연 신호의 전이가 있을 때와 없을 때 공통모드 전압 차를 일정하게 유지할 수 있는 기술을 제공함으로써, 계수 오류에 대한 견고성을 가질 수 있는 송신기를 제공하는데 목적이 있다.
입력 신호를 수신하여 적어도 하나 이상의 지연 신호를 생성하는 딜레이 유닛, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성하는 전이 검출 필터, 상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호를 출력하는 전압 드라이버를 포함할 수 있다.
상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 한 쌍의 신호로 이루어져 있을 수 있다.
상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 동일한 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 상반되는 한 쌍의 신호로 이루어질 수 있다.
상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 다른 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 동일한 한 쌍의 신호로 이루어질 수 있다.
상기 공통모드 밸런싱 정보는 상기 전압 드라이버는 드라이버 슬라이스를 조절하는 풀업 패스(pull up path)를 만들 수 있다.
본 발명의 다른 실시예에 따른, 고속 인터 커넥트(high speed interconnect)를 위한 일반적인 시스템은, 피드 포워드 등화기를 포함하는 송신기, 수신기 및 상기 송신기와 수신기를 연결하는 채널을 포함하고, 상기 송신기는, 입력 신호를 수신하여 적어도 하나 이상의 지연 신호를 생성하는 딜레이 유닛, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성하는 전이 검출 필터, 상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호를 출력하는 전압 드라이버를 포함하는 것을 특징으로 할 수 있다.
상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 한 쌍의 신호로 이루어져 있을 수 있다.
상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 동일한 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 상반되는 한 쌍의 신호로 이루어져 있을 수 있다.
상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 다른 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 동일한 한 쌍의 신호로 이루어져 있을 수 있다.
상기 공통모드 밸런싱 정보는 상기 전압 드라이버는 드라이버 슬라이스를 조절하는 풀업 패스(pull up path)를 만들 수 있다.
일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 공통 모드 전압이 일정하게 유지될 수 있도록 신호를 제어하므로, 완전한 차동 신호를 출력할 수 있다.
또한, 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 계수 오류에 대한 견고성을 가지면서, 송신기의 CTLE에서 발생하는 왜곡 및 부담을 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은, 다양한 실시예들에 따른, 피드포워드 등화기를 포함하는 고속인터커넥스 시스템의 개념도이다.
도 2는, 다양한 실시예들에 따른, 피드 포워드 등화기를 포함하는 송신기(110)의 구조를 나타내는 블록도이다.
도 3a 및 3b는, 다양한 실시예들에 따른, 전이 검출 필터를 나타내는 도면이다.
도 4a 및 4b는, 다양한 실시예들에 따른, 전압 드라이버를 나타내는 도면이다.
도 5는, 다양한 실시예들에 따른, 데이터 패턴의 변화 시 드라이버의 간소화 회로도 및 공통 모드 전압을 나타내는 도면이다.
도 6은, 다양한 실시예들에 따른, 본 발명의 차동 신호를 종래 기술과 비교하여 나타내는 도면이다.
도 7a 및 7b는, 본 발명의 다양한 실시예들에 따른, 공통 모드 전압의 변화를 나타내는 도면이다.
이하, 본 발명에 따른 실시 예들은 첨부된 도면들을 참조하여 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 실시 예들을 설명할 것이나, 본 발명의 기술적 사상은 이에 한정되거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있다.
또한, 본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함하며, 본 명세서에서 사용한 "제 1", "제 2" 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.
도 1은, 다양한 실시예들에 따른, 피드포워드 등화기를 포함하는 고속인터커넥스 시스템(100)의 개념도이다.
도 1을 참조하면, 고속인터커넥트(high speed interconnect)를 위한 일반적인 시스템(100)은 송신기(110), 채널(120) 및 수신기(130)을 포함하여 구성될 수 있다.
다양한 실시예들에 따른, 채널(120)은 동축 케이블(coaxial cable), 백플레인(backplane), PCB, 패키지, 온칩와이어(on-chip wires)를 포함하며, 채널(120)의 길이는 수 센치미터에서 수십 미터에 이를 수 있다.
데이터 속도(data rate)가 수 Gb/s 에서 수십 Gb/s의 범위에 있을 때, 채널(120)은 저역필터(Low-Pass Filter, LPF)의 성격을 가지며 신호간 간섭(ISI, Inter-Symbol Interference)이 발생될 수 있다.
나이퀴스트(Nyquist) 주파수에서 채널 손실이 큰 경우, 신호간 간섭은 심각하게 통신을 방해한다.
예를 들어, 채널 손실이 0 내지 10dB인 경우 손실이 적고, 10 내지 20dB인 경우는 손실이 크며, 20 내지 30dB인 경우는 손실이 매우 큰 것으로 알려져 있다. 이러한 환경 하에서 신뢰성을 확보할 수 있기 위하여 송신기(110)는 피드 포워드 등화기(Feed Forward Equalization, FFE)를 포함할 수 있다. 피드 포워드 등화기(FFE)는 채널 손실을 보상하여 데이터 속도를 확보하기 위한 수단으로서 사용될 수 있다.
도 2는, 다양한 실시예들에 따른, 피드 포워드 등화기를 포함하는 송신기(110)의 구조를 나타내는 블록도이다.
도 2를 참조하면, 피드 포워드 등화기를 포함하는 송신기(110)는 딜레이 유닛(210), 전이 검출 필터(220) 및 전압 드라이버(230)을 포함할 수 있다.
다양한 실시예들에 따른, 딜레이 유닛(210)은 입력 신호(x[n])를 수신하여 적어도 하나 이상의 지연 신호를 생성할 수 있다.
입력 신호(x[n])은 정수시간 인덱스(n)에 따른 입력데이터(x)로 구성될 수 있다. x[n]은 전송된 데이터 시퀀스로서 신호 레벨은 1(비트'1') 또는 -1(비트 '0') 값을 가질 수 있다.
다양한 실시예들에 따른, 딜레이 유닛(210)은 탭의 개수에 따라 하나 이상으로 구성되며, 서로 직렬로 연결될 수 있다. 예컨대, 탭의 계수는 2 내지 5 개로 이루어질 수 있으며, 하나 이상의 딜레이 유닛(210)은 서로 직렬로 연결될 수 있다.
한편 본 명세서에서는 편의상 하나의 딜레이 유닛을 포함하는 2 탭 구조를 설명하고 있지만 본 문서의 권리범위를 이에 한정하고자 하는 것은 아니며, 탭의 개수는 용도에 맞게 확장하여 실시할 수 있다.
다양한 실시예들에 따른, 전이 검출 필터(220)는 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성할 수 있다.
도 3a 및 3b는, 다양한 실시예들에 따른, 전이 검출 필터(220)를 나타내는 도면이다.
도 3a 및 3b을 참조하면, 2탭 피드 포워드 등화기의 전이 검출 필터(220)를 나타내고 있으며, 전이 검출 필터(220)는 입력 신호(301)와 지연 신호(302)를 입력 신호로 수신할 수 있다. 도시되지는 않았지만, 둘 이상의 딜레이 유닛을 포함하는 피드 포워드 등화기는 입력 신호(301)와 복수의 지연 신호(302)를 전이 검출 필터(220)에 전달할 수 있다.
전이 검출 필터(220)는 입력 신호(301)와 지연 신호(302)를 각각 연산하여 공통모드 밸런싱 정보(331, 332)를 생성할 수 있다.
공통모드 밸런싱 정보(331, 332)는, 예를 들어, 입력 신호(301)과 지연 신호(302)의 전이가 일어나지 않을 때 전압 드라이버(230)의 드라이버 슬라이스를 조절하는 풀업 패스(pull up path)를 만듦으로써 전이가 일어날 때의 공통 모드 전압 값과 일정하게 맞춰주는 역할을 수행할 수 있다.
입력 신호(301)와 과 지연 신호(302)의 전이가 있을 때는 공통모드 밸런싱 정보(331, 332)가 전이 정보(321, 322)와 상반되는 값을 가짐으로써 공통 모드 전압을 일정하게 유지할 수 있다.
표 1은 입력 신호(301)와 지연 신호(302)의 데이터 패턴에 따른 입력 데이터 정보(311, 312), 전이 정보(321, 322) 및 공통모드 밸런싱 정보(331, 332)를 나타낸다.
301 302 311 321 331 312 322 332
1 1 1 -1 1 -1 -1 1
1 -1 1 1 1 -1 -1 -1
-1 1 -1 -1 -1 1 1 1
-1 -1 -1 -1 1 1 -1 1
표 1을 참조하면, 전이가 발생한 경우(입력 신호(301)와 지연 신호(302)가 '1' 또는 '-1'로 서로 동일한 경우)는 전이 정보(321, 322)가 완전한 차동 신호로 구성되지 않는 것을 확인할 수 있다. 이 때 공통모드 밸런싱 정보(331, 332)가 전이 정보(321, 322)와 상반되는 값을 출력하게 함으로써 완전한 차동 신호를 구성하는 것을 확인할 수 있다.
예컨대, 입력 신호(301)와 지연 신호(302)가 '1'인 경우 전이 정보(321, 322)는 각각 '-1'을 가지지만, 공통모드 밸런싱 정보(331, 332)가 각각 '1'을 출력하므로, 전체적으로는 완전한 차동 신호를 구성할 수 있다.
또 다른 예로, 입력 신호(301)와 지연 신호(302)가 '-1'인 경우 전이 정보(321, 322)는 각각 '-1'을 가지지만, 공통모드 밸런싱 정보(331, 332)가 각각 '1'을 출력하므로, 전체적으로는 완전한 차동 신호를 구성한다.
전이가 발생하지 않는 경우(입력 신호(301)와 지연 신호(302)가 '1' 또는 '-1'로 서로 다른 경우)는 전이 정보(321, 322)가 완전한 차동 신호로 구성되므로, 공통모드 밸런싱 정보(331, 332)도 완전한 차동 신호를 출력할 수 있다. 이 경우, 공통모드 밸런싱 정보(331, 332)는 전압 드라이버(230)의 드라이버 슬라이스를 조절하는 풀업 패스를 만듦으로써 전이가 일어날 때의 공통 모드 전압 값과 일정하게 맞춰주는 역할을 수행할 수 있다.
다양한 실시예들에 따르면, 딜레이 유닛(210)이 복수 개인 경우, 전이 검출 필터(220)는 복수 개의 딜레이 유닛(210) 중 서로 이웃하는 어느 두 개의 딜레이 유닛(210)사이에 배치되거나 입력 신호(x[n])를 수신하는 최선단의 딜레이 유닛(210) 전단에 배치되거나 최후단의 딜레이 유닛(210) 후단에 배치될 수 있다.
다양한 실시예들에 따른, 전압 드라이버(230)는 상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호(Vout(P), Vout(N))를 출력할 수 있다.
전압 드라이버(230)는 종래의 전압 드라이버가 가지는 드라이버 슬라이스 개수와 동일한 개수의 드라이버 슬라이스를 포함하도록 구성될 수 있다. 예컨대, 기준이 되는 종래의 전압 드라이버가 드라이버 슬라이스를 총 15개 포함한다면, 본 발명의 전압 드라이버(230)는 드라이버 슬라이스 총 15개를 포함하도록 구성될 수 있다.
보다 구체적으로, 종래의 전압 드라이버가 입력 데이터 정보와 연결되는 드라이버 슬라이스를 총 9개 포함하고, 전이 정보와 연결되는 드라이버 슬라이스를 총 6개 포함하는 경우, 본 발명의 다양한 실시예들에 따른, 전압 드라이버(230)는 입력 데이터 정보와 연결되는 드라이버 슬라이스를 9개, 입력 데이터 정보와 연결되는 드라이버 슬라이스를 3개, 공통모드 밸런싱 정보와 연결되는 드라이버 슬라이스를 3개 포함하여 총 15개의 드라이버 슬라이스로 구성될 수 있다.
또 다른 예로, 종래의 전압 드라이버가 입력 데이터 정보와 연결되는 드라이버 슬라이스를 11개 포함하고, 전이 정보와 연결되는 드라이버 슬라이스를 총 4개 포함하는 경우, 본 발명의 다양한 실시예들에 따른, 전압 드라이버(230)는 입력 데이터 정보와 연결되는 드라이버 슬라이스를 11개, 입력 데이터 정보와 연결되는 드라이버 슬라이스를 2개, 공통모드 밸런싱 정보와 연결되는 드라이버 슬라이스를 2개 포함하여 총 15개의 드라이버 슬라이스로 구성될 수 있다.
도 4a 및 4b는, 다양한 실시예들에 따른, 전압 드라이버를 나타내는 도면이다.
도 4a를 참조하면, 종래의 전압 드라이버를 나타내고 있다.
예를 들어, 종래의 드라이버는 입력 데이터 정보와 연결되는 제 1 탭(411a, 412a)에 9 드라이버 슬라이스를 포함하고, 전이 정보와 연결되는 제 2탭(421a, 422a1)에 6 드라이버 슬라이스를 포함할 수 있다.
이하의 설명에서는 임피던스 매칭을 위해서 1 슬라이스의 출력 임피던스를 750_으로 가정한다. 예를 들어, 도 4a에서는 차동 송신 신호(Vout(P), Vout(N))각각에 15 개의 드라이버 슬라이스가 병렬로 연결되어 있으며, 각각은 750/15 = 50 _의 출력 임피던스를 가지는 것으로 가정할 수 있다.
도 4b를 참조하면, 본 발명의 다양한 실시예들에 따른, 전압 드라이버를 나타내고 있다.
예를 들어, 드라이버는 입력 데이터 정보와 연결되는 제 1 탭(411b, 412b)에 9 드라이버 슬라이스를 포함하고, 전이 정보와 연결되는 제 2 탭(421b, 422b)에 3 드라이버 슬라이스를 포함할 수 있다. 그리고 공통모드 밸런싱 정보와 연결되는 제 3 탭(431b, 432b)에 3 드라이버 슬라이스를 더 포함할 수 있다.
차동 송신 신호(Vout(P), Vout(N)) 각각에 15 개의 드라이버 슬라이스가 병렬로 연결되어 있으며, 각각은 750/15 = 50 _의 출력 임피던스를 가질 수 있다.
결론적으로, 본 발명의 전압 드라이버는 종래의 전압 드라이버가 가지는 드라이버 슬라이스 개수와 동일한 개수의 드라이버 슬라이스를 포함하며, 부가 회로가 추가되지 않지만, 공통모드 밸런싱 정보를 출력할 수 있으므로, 공통 모드 전압을 일정하게 유지시킬 수 있다.
도 5는, 다양한 실시예들에 따른, 데이터 패턴의 변화 시 드라이버의 간소화 회로도 및 공통 모드 전압을 나타내는 도면이다.
표 1을 참조하면, 입력 신호와 지연 신호의 데이터 패턴이 (1, 1) 인 경우, P0 = 1, P1A = -1, P1B = 1, N0 = -1, N1A = -1, N1B = 1 인 것을 확인할 수 있다. 데이터 레벨이 '1' 일 때 전압 드라이버의 Pmos가 '온'되며, 데이터 레벨이'-1'일 때는 Nmos 가 '온'이 된다고 가정한다. 즉, 데이터 패턴이(1, 1) 인 경우, Vout(P) 쪽에서는 총 12개 (3+ 9)개의 Pmos가 '온'되며, 3개의 Nmos 가 '온'이 된다고 할 수 있다.
Vout(N) 또한 설명한 논리와 동일하게 동작하는데, 이 때의 Vout(P) 와 Vout(N)을 계산해보면 (저항-전압분배 법칙) 각각 0.35V, 0.65V가 된다. 결론적으로, 공통모드 전압은 0.5*(0.35 + 0.65) = 0.5V가 되는 것을 확인할 수 있다.
이와 같은 방식으로, 데이터 패턴이 (-1, -1)인 경우뿐만 아니라, 데이터 패턴이 (1, -1), (-1, 1)인 경우를 계산해보아도 공통모드 전압은 0.5V로 일정하다는 것을 확인할 수 있다. 결과적으로 본 발명에 따른 차동 송신 신호는 완전한 차동으로 구성되는 것을 확인할 수 있다.
도 6은, 다양한 실시예들에 따른, 본 발명의 차동 신호를 종래 기술과 비교하여 나타내는 도면이다.
도 6을 참조하면, 종래 기술에 따른 차동 신호(610)는 부분적 차동을 보이는 것을 확인할 수 있다.
예를 들어, 입력 데이터 정보 (P0, N0)는 서로 더해졌을 때 '0'이되는 완전한 차동 신호 형태를 보이지만, 전이 정보 (P1, N1)는 서로 더해졌을 때 불완전한 차동 신호 형태를 보이므로, 공통 모드 전압을 발생시킬 수 있다. 종래 기술에 따르면, 공통 모드 전압은 입력 신호와 지연 신호의 전이 유무에 따라 계속해서 달라질 수 있다. 공통 모드 전압이 달라지게 되면, 송신기의 CTLE가 데이터를 받을 때 선형성(linearity)가 줄어들게 되므로, 이로 인해 수신단에서는 추가적인 왜곡 및 부담이 발생할 수 있다.
반면, 본 발명에 따른 차동 신호(620)은 완전한 차동을 보이는 것을 알 수 있다, 예를 들어, 입력 데이터 정보 (P0, N0)는 서로 더해졌을 때 '0'이되는 완전한 차동 신호 형태를 보이며, 전이 정보 (P1A, N1B)와 공통 모드 밸런싱 정보(P2A, N2B)를 모두 더했을 때도 '0'이되는 완전한 차동 신호 형태를 보일 수 있다.
본 발명에 따르면, 공통 모드 전압은 입력 신호와 지연 신호의 전이 유무에 관계 없이 계속해서 동일하므로, 수신단에서의 왜곡이 적고 부담을 줄일 수 있다.
도 7a 및 7b는, 본 발명의 다양한 실시예들에 따른, 공통 모드 전압의 변화를 나타내는 도면이다.
도 7a 및 7b를 참조하면, 전이가 발생한 경우에도 공통 모드 전압이 일정하게 유지되는 것을 알 수 있다. 예를 들어, 본 발명의 피드 포워드 등화는 전이 검출 필터를 통과한 이후 a1A, a1B의 에러에 해당하는 성분의 고주파수 성분이 증가하고 a0에 보상하는 방향으로 더해지는 종래의 계수 오류 로버스트 피드 포워드 등화기의 특성은 그대로 유지하고 있다. 여기서, a0, a1A, a1B은 각각 P0,N0 과 P1A,N1A 과 P1B,N1B 의 계수를 의미한다. 그러면서도 종래의 계수 오류 로버스트 피드 포워드 등화기와는 다르게 데이터 패턴에 상관없이 공통 모드 전압이 항상 유지되는 특징이 있다.
지금까지 도면을 통해 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기의 구성 및 작동 원리에 대해 자세히 알아보았다.
일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 공통 모드 전압이 일정하게 유지될 수 있도록 신호를 제어하므로, 완전한 차동 신호를 출력할 수 있다.
또한, 일 실시예에 따른 피드 포워드 등화기를 포함하는 송신기는 계수 오류에 대한 견고성을 가지면서, 송신기의 CTLE에서 발생하는 왜곡 및 부담을 줄일 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 정보를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 정보는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 정보를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 정보는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 피드 포워드 등화기를 포함하는 송신기에 있어서,
    입력 신호를 수신하여 적어도 하나 이상의 지연 신호를 생성하는 딜레이 유닛;
    상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성하는 전이 검출 필터;
    상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호를 출력하는 전압 드라이버를 포함하는 송신기.
  2. 제 1 항에 있어서,
    상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 한 쌍의 신호로 이루어져 있는 것을 특징으로 하는 송신기.
  3. 제 2 항에 있어서,
    상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 동일한 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 상반되는 한 쌍의 신호로 이루어지는 것을 특징으로 하는 송신기.
  4. 제 2 항에 있어서,
    상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 다른 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 동일한 한 쌍의 신호로 이루어지는 것을 특징으로 하는 송신기.
  5. 제 4 항에 있어서,
    상기 공통모드 밸런싱 정보는 상기 전압 드라이버는 드라이버 슬라이스를 조절하는 풀업 패스(pull up path)를 만드는 것을 특징으로 하는 송신기.
  6. 고속인터커넥트(high speed interconnect)를 위한 일반적인 시스템에 있어서,
    피드 포워드 등화기를 포함하는 송신기;
    수신기; 및
    상기 송신기와 수신기를 연결하는 채널을 포함하고,
    상기 송신기는,
    입력 신호를 수신하여 적어도 하나 이상의 지연 신호를 생성하는 딜레이 유닛, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 기반하여 입력 데이터 정보, 상기 입력 신호와 상기 적어도 하나 이상의 지연 신호에 대한 전이 정보 및 상기 전이 정보에 대한 공통모드 밸런싱 정보를 생성하는 전이 검출 필터, 상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보에 기초하여 차동 송신 신호를 출력하는 전압 드라이버를 포함하는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서,
    상기 입력 데이터 정보, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 한 쌍의 신호로 이루어져 있는 것을 특징으로 하는 시스템.
  8. 제 7 항에 있어서,
    상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 동일한 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 상반되는 한 쌍의 신호로 이루어지는 것을 특징으로 하는 시스템.
  9. 제 7 항에 있어서,
    상기 한 쌍의 신호로 이루어진 상기 입력 데이터 정보가 서로 다른 경우, 상기 전이 정보 및 상기 공통모드 밸런싱 정보는 서로 동일한 한 쌍의 신호로 이루어지는 것을 특징으로 하는 시스템.
  10. 제 9 항에 있어서,
    상기 공통모드 밸런싱 정보는 상기 전압 드라이버는 드라이버 슬라이스를 조절하는 풀업 패스(pull up path)를 만드는 것을 특징으로 하는 시스템.
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