WO2023190210A1 - 電源管理回路および電子機器 - Google Patents

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WO2023190210A1
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erased
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磊杰 周
洋文 稲田
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ローム株式会社
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    • G—PHYSICS
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Definitions

  • the present disclosure relates to a power management circuit that manages and controls multiple power sources.
  • Mobile phones, tablet terminals, notebook personal computers (PCs), desktop PCs, and game devices are equipped with microprocessors such as CPUs (Central Processing Units) and GPUs (Graphics Processing Units) that perform arithmetic processing.
  • microprocessors such as CPUs (Central Processing Units) and GPUs (Graphics Processing Units) that perform arithmetic processing.
  • Electronic devices equipped with microprocessors are being subdivided into multiple circuit blocks due to the miniaturization of semiconductor manufacturing processes, the increase in the number of peripheral circuits installed, and the demand for lower power consumption. It is configured to be able to control the power supply voltage.
  • a power management integrated circuit is used to control multiple power supply systems corresponding to multiple circuit blocks.
  • the PMIC includes multiple channels of power supply circuits and nonvolatile memory.
  • non-volatile memory is multi-tine programmable (MTP) non-volatile memory
  • MTP multi-tine programmable
  • the address space of non-volatile memory is divided into units called pages, and it is possible to write to each page.
  • a data write event occurs, the page to be written is erased, and after the data is written, data is written. Therefore, it takes a long time from when a write event occurs to when data writing is completed.
  • the present disclosure has been made in such a situation, and one exemplary objective of a certain aspect thereof is to provide a power management circuit that can store data in a short time.
  • An aspect of the present disclosure relates to a power management circuit that controls a plurality of power supply circuits.
  • the power management circuit is capable of repeated writing, and selects one of the nonvolatile memory pages to write to from among the multiple pages of the nonvolatile memory, and writes the internal memory of the power management circuit to the page to be written.
  • a memory control circuit that writes internal data indicating the state.
  • the memory control circuit selects an erased page as a page to be written and writes internal data therein, and also erases pages other than the page to be written this time.
  • data can be written to nonvolatile memory in a short time.
  • FIG. 1 is a block diagram of an electronic device including a power management integrated circuit according to an embodiment.
  • FIG. 2 is a diagram showing the configuration of a nonvolatile memory.
  • FIG. 3 is a diagram illustrating a single snapshot data write operation in the PMIC of FIG. 1.
  • FIG. 4 is a diagram illustrating writing of snapshot data according to the comparison technique.
  • FIG. 5 is a diagram illustrating writing of snapshot data in the PMIC in the comparative technique.
  • FIG. 6 is a diagram illustrating writing of snapshot data in the PMIC according to the embodiment.
  • FIG. 7 is a diagram illustrating detection of an erased page using CRC.
  • FIG. 8 is a diagram showing data stored in nonvolatile memory.
  • a power management circuit controls a plurality of power supply circuits.
  • the power management circuit is capable of repeated writing, and selects one of the nonvolatile memory pages to write to from among the multiple pages of the nonvolatile memory, and writes the internal memory of the power management circuit to the page to be written. and a memory control circuit that writes internal data indicating the state.
  • the memory control circuit selects an erased page as a page to be written and writes internal data therein, and also erases pages other than the page to be written this time.
  • the memory control circuit may cyclically write internal data to multiple pages.
  • the memory control circuit may write to a page that was erased during the previous write, and erase the next page to be written.
  • the memory control circuit may determine whether each page has been erased based on the data stored in each page.
  • the memory control circuit may determine that each page has been erased when an error is detected by a cyclic redundancy check for each page.
  • the memory control circuit may determine whether all pages have been erased when the power management circuit is activated.
  • the memory control circuit may select the page with the smallest number of pages among the erased pages as the first write target.
  • the memory control circuit writes a count value that is incremented on each write to each page along with the data, and when an erased page cannot be detected or when two adjacent pages have discontinuous count values. Of the two adjacent pages, the page with the smaller count value may be the first writing target.
  • the power management circuit may be integrated on one semiconductor substrate.
  • “Integration” includes cases where all of the circuit components are formed on a semiconductor substrate, cases where the main components of the circuit are integrated, and some of the components are integrated to adjust the circuit constants.
  • a resistor, a capacitor, etc. may be provided outside the semiconductor substrate.
  • a state in which member A is connected to member B refers to not only a case where member A and member B are physically directly connected, but also a state in which member A and member B are electrically connected. This also includes cases in which they are indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects achieved by their combination.
  • a state in which member C is connected (provided) between member A and member B refers to a state in which member A and member C or member B and member C are directly connected. In addition, it also includes cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.
  • FIG. 1 is a block diagram of an electronic device 500 including a power management integrated circuit (PMIC) 200 according to an embodiment.
  • the electronic device may be a consumer device, a vehicle-mounted device, or an industrial device.
  • the PMIC 200 is installed in an electronic device 500 having a plurality of n (n ⁇ 2) loads 502_1 to 502_n, and supplies appropriate power supply voltages V OUT1 to V OUTn to the plurality of loads 502_1 to 502_n.
  • the type and number of loads 502 are not particularly limited.
  • the plurality of loads 502_1 to 502_n include a CPU (Central Processing Unit), a RAM (Random Access Memory), an HDD (Hard Disk Drive), an SSD (Solid State Drive), an audio circuit, a display driver, and the like.
  • a unit of configuration and function corresponding to one load 502 is expressed as a channel CH. n is called the number of channels.
  • some or all of the multiple loads 502_1 to 502_n may be multiple blocks (CPU block, memory block) provided inside the microcontroller.
  • the plurality of loads 502_1 to 502_n may be separate devices.
  • the PMIC 200 is a functional IC that mainly includes an interface circuit 202, a control logic 210, a plurality of D/A converters 240_1 to 240_n, a plurality of power supply circuits 250_1 to 250_n, and a nonvolatile memory 260, and is integrated on a single semiconductor substrate. It is.
  • the plurality of power supply circuits 250_1 to 250_n correspond to the plurality of loads 502_1 to 502_n.
  • the plurality of power supply circuits 250_1 to 250_n are configured to be able to be turned on and off individually.
  • the power supply circuit 250 may be a step-up, step-down, buck-boost type DC/DC converter, a linear regulator such as an LDO (Low Drop Output), or a charge pump circuit. Good too.
  • LDO Low Drop Output
  • Those skilled in the art will understand that some of the components constituting the power supply circuit 250, such as inductors, transformers, smoothing capacitors, feedback resistors, switching elements, etc., are composed of chip components or discrete components, and are externally attached to the outside of the PMIC 200. It is understood that
  • the power supply circuit 250_i stabilizes its output voltage V OUTi to a target level according to the externally input reference voltage V REFi .
  • the control logic 210 integrally controls the PMIC 200.
  • One of the main functions of control logic 210 is sequencer 212.
  • the sequencer 212 of the control logic 210 detects an event related to a change in the operating mode of the electronic device 500, it changes the states of the power supply circuits 250_1 to 250_n. Examples of the operation mode here include normal operation, hibernation, standby, and shutdown. What operation modes are supported depends on the type of electronic device 500, and is not limited in this disclosure.
  • control logic 210 when the control logic 210 detects an activation event, it activates the plurality of power supply circuits 250_1 to 250_n in a predetermined order and at predetermined time intervals.
  • control logic 210 detects a shutdown event, it stops the plurality of power supply circuits 250_1 to 250_n in a predetermined order and at predetermined time intervals.
  • control logic 210 when the control logic 210 detects a standby event, it transitions some of the plurality of power supply circuits 250_1 to 250_n to a stopped state. Conversely, when the control logic 210 detects a standby return event, it causes some of the plurality of power supply circuits 250_1 to 250_n to transition from the stopped state to the operating state.
  • the PMIC 200 generates digital control signals D REF1 to D REFn that define target levels of output voltages V OUT1 to V OUTn of the plurality of power supply circuits 250_1 to 250_n, respectively.
  • Each digital control signal D REFi is converted into an analog reference voltage V REFi by the corresponding D/A converter 240_i, and is supplied to the power supply circuit 250_i.
  • the PMIC 200 has a soft start function that gradually increases the output voltage V OUTi when the power supply circuit 250_i starts up, and gradually decreases the output voltage V OUTi when the power supply circuit 250_i stops.
  • the control logic 210 changes the digital control signal D REFi with a constant slope.
  • the PMIC 200 may include a DVS (Dynamic Voltage Scaling) function. In this case, the voltage level of the output voltage V OUT for each channel can be changed individually.
  • the interface circuit 202 receives data DVS_DATA including the setting value of the output voltage V OUTi of each channel CHi from the external controller 510.
  • the PMIC 200 receives data DVS_DATA instructing to change the set value of the output voltage V OUTi of a certain channel CHi, it changes the output voltage V OUTi at a constant slope from the current set value to the changed set value. .
  • the non-volatile memory 260 is a repeatedly programmable (MTP) memory, and various data that define the operation of the sequencer 212 are stored in the non-volatile memory 260. Furthermore, the nonvolatile memory 260 is capable of recording a plurality of pieces of data (hereinafter referred to as snapshot data SS) indicating the internal state of the PMIC 200. Snapshot data SS may be a set of values stored in a plurality of registers provided in nonvolatile memory 260.
  • the memory control circuit 214 detects an event that triggers the storage of snapshot data SS (hereinafter referred to as a snapshot trigger event), it stores the snapshot data SS in the nonvolatile memory 260.
  • External controller 510 can read snapshot data SS stored in nonvolatile memory 260 via interface circuit 202.
  • FIG. 2 is a diagram showing the configuration of the nonvolatile memory 260.
  • the address space of the nonvolatile memory 260 is divided into units called pages, and the nonvolatile memory 260 has a plurality of pages pg0 to pg7. In this embodiment, the number of pages is eight. It is assumed that some of the plurality of pages (pg0 to pg2) are allocated to parameters such as PARAM that define the operation of the sequencer, and the remaining pages (pg3 to pg7) are allocated to store snapshot data SS.
  • Control logic 210 includes memory control circuitry 214 .
  • the memory control circuit 214 selects one of the plurality of pages pg3 to pg7 of the nonvolatile memory 260 as a page to be written, and writes snapshot data SS to the page to be written.
  • the memory control circuit 214 selects the erased page as a write target and writes the snapshot data SS. After writing is completed, pages other than the page targeted for writing this time are erased.
  • FIG. 3 is a diagram illustrating one snapshot data write operation in the PMIC 200 of FIG. 1.
  • multiple pages of non-volatile memory 260 are shown.
  • SS indicates a page where snapshot data is stored, and a blank page indicates that it has been erased.
  • page pg5 has been erased, and snapshot data SS has been written to the remaining pages pg3, pg4, pg6, and pg7.
  • the memory control circuit 214 selects the erased page pg5 as the page to be written, and writes new snapshot data SS to this page pg5.
  • FIG. 4 is a diagram illustrating writing of snapshot data according to the comparison technique.
  • snapshot data is stored in all pages pg3 to pg7 in the initial state S200.
  • the memory control circuit 214 erases the write target page pg5.
  • snapshot data SS is written to the page pg5 that was erased immediately before.
  • one of the five pages pg3 is in an erased state, so four snapshot data SS can be saved.
  • snapshot data can be stored in all five pages pg3 to pg7.
  • FIG. 5 is a diagram illustrating writing of snapshot data in the PMIC in the comparative technique.
  • erasing requires 20 ms and writing requires 20 ms.
  • a snapshot trigger event occurs 30 ms before the PMIC 200 becomes inoperable (time t 0 ) due to a drop in power supply voltage or the like.
  • FIG. 6 is a diagram illustrating writing of snapshot data in the PMIC 200 according to the embodiment.
  • snapshot data SS can be immediately written to a previously erased page. Therefore, writing can be completed by the time t2 when it becomes inoperable. Note that in this case, erasing cannot be completed. How to deal with this case will be described later.
  • the PMIC 200 when a snapshot trigger event occurs immediately before the PMIC 200 becomes inoperable, it is possible to reliably save the snapshot data SS.
  • the PMIC 200 upon startup, makes read access to all pages pg3 to pg7, and determines whether or not they have been erased based on the snapshot data SS stored in each page. This eliminates the need to separately store whether or not each page has been erased.
  • a CRC (Cyclic Redundancy Check) value can be used to determine whether or not the data has been erased.
  • the memory control circuit 214 writes the snapshot data SS and its CRC value to the page to be written.
  • the memory control circuit 214 executes CRC on each of pages pg3 to pg7 when the PMIC 200 is activated. No error is detected in the CRC for pages on which writing of the snapshot data SS has been completed normally. On the other hand, for erased pages, errors will be detected in the CRC.
  • FIG. 7 is a diagram illustrating the detection of erased pages using CRC. Here, it is assumed that page pg4 has been erased, and the remaining pages store snapshot data SS and CRC values.
  • the memory control circuit 214 currently holds a variable pg_ers indicating a page that has been erased, in other words, a page to be written.
  • a value indicating the detected erased page is stored in the variable pg_ers.
  • the memory control circuit 214 writes snapshot data SS to the page indicated by the variable pg_ers, and erases the page corresponding to the value (pg_ers+1). After the erase is completed, the value of the variable pg_ers is changed to (pg_ers+1). That is, the memory control circuit 214 increments the variable pg_ers every time it erases.
  • the memory control circuit 214 holds a variable ss_count that indicates the number of times the snapshot data SS has been saved. This variable ss_count is written to the page to be written together with the snapshot data SS. When writing of the snapshot data SS is completed, the variable ss_count is incremented.
  • FIG. 8 is a diagram showing data stored in the nonvolatile memory 260. Each page stores snapshot data SS, a CRC value, and a write count value ss_count.
  • FIG. 8 shows a state where there are no erased pages.
  • the CRC is used for pass determination for all pages.
  • the memory control circuit 214 refers to the count value ss_count of each page and detects a location where the values are discontinuous between two adjacent pages. Note that pages pg7 and pg3 are treated as adjacent pages.
  • the count values ss_count of page pg4 and page pg5 are discontinuous. Therefore, of the two pages, the page pg5 with the larger page number becomes the page to be written.
  • the memory control circuit 214 determines the page to be written, it erases the page and stores a value indicating the page number in the variable pg_ers. Furthermore, the value obtained by adding 1 to the maximum value (16 in this example) among the count values ss_count of a plurality of pages is set as the initial value of the variable ss_count held by the memory control circuit 214.
  • the page with the smallest count value ss_count is the page to be written. Therefore, instead of or in addition to detecting discontinuity in page numbers, processing may be performed to detect the page with the smallest count value ss_count.
  • Modification 1 In the embodiment, one page is in the erased state, but the present invention is not limited to this, and two or more pages may be used in the erased state. In this case, the memory control circuit 214 may select the page with the smallest number of pages among the erased pages as the first writing target.
  • Modification 2 In the embodiment, a plurality of pages pg3 to pg7 are used cyclically, but the writing target may be written in a different order.
  • Modification 3 In the embodiment, a mode in which the control logic 210 is integrated with the power supply circuit 250 has been described, but the present invention is not limited thereto, and only the control logic 210 may be an independent IC.
  • a power management circuit that controls multiple power supply circuits, a non-volatile memory that can be written repeatedly and has multiple pages; a memory control circuit that selects one to be written from among the plurality of pages of the nonvolatile memory and writes internal data indicating an internal state of the power management circuit to the page to be written; Equipped with The memory control circuit is a power management circuit that selects an erased page as the write target page to write the internal data, and erases pages other than the current write target page.
  • (Item 3) The power management circuit according to item 2, wherein, when writing certain data, the memory control circuit sets a page erased in a previous write as a write target, and erases a page next to the write target.
  • (Item 7) The power management circuit according to item 6, wherein the memory control circuit sets a page with the smallest number of pages among the erased pages as a first writing target.
  • the memory control circuit writes a count value that is incremented each time it is written to each page together with the data; Item 6: When an erased page cannot be detected and the count values are discontinuous between two adjacent pages, the page with the smaller count value among the two adjacent pages is to be written for the first time.
  • the power management circuit described in The power management circuit described in .
  • the present disclosure relates to a power management circuit that manages and controls multiple power sources.
  • Nonvolatile memory 200 PMIC 202 Interface circuit 210 Control logic 212 Sequencer 214 Memory control circuit 250 Power supply circuit 260 Nonvolatile memory

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Abstract

ＰＭＩＣ２００は、複数の電源回路を制御する。不揮発性メモリ２６０は、繰り返しの書込が可能であり、複数のページを有する。メモリ制御回路２１４は、不揮発性メモリ２６０の複数のページから書き込み対象のひとつを選択し、書き込み対象のページに電源管理回路２００の内部状態を示す内部データを書き込む。メモリ制御回路２１４は、イレース済みのページを書き込み対象のページとして選択して内部データを書き込むとともに、今回の書き込み対象としたページ以外のページをイレースする。

Description

電源管理回路および電子機器
　本開示は、複数の電源を管理、制御する電源管理回路に関する。
　携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器は、演算処理を行うＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのマイクロプロセッサを備える。
　マイクロプロセッサを搭載する電子機器は、半導体製造プロセスの微細化、搭載する周辺回路の増加、低消費電力化の要請にともない、複数の回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を制御可能に構成される。
　こうした機器において、複数の回路ブロックに対応する複数の電源系統を制御するために、電源管理ＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）が使用される。ＰＭＩＣには、複数チャンネルの電源回路や不揮発性メモリを備える。
　不揮発性メモリが、繰り返し書き込み可能な（ＭＴＰ：Multi-tine programable）不揮発性メモリである場合、ＰＭＩＣの内部で発生したエラーに関する情報を、不揮発性メモリにログとして記録しておくと、ＰＭＩＣにおいて発生した不具合を検証することが可能となる。
特開２０１４－２０６９０１号公報
　不揮発性メモリのアドレス空間は、ページと呼ばれる単位で区切られており、ページごとの書き込みが可能となっている。従来では、データの書き込みのイベントが発生すると、書き込み対象のページをイレースし、イレース後に、データを書き込んでいた。そのため、書き込みイベントが発生してから、データの書き込み完了までの時間が長くなる。
　電源喪失時に、バックアップ用のキャパシタの残存電荷を利用して動作するような状況では、データの書き込みに要する時間は極力短いことが望ましい。
　本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、短時間でデータを保存可能な電源管理回路の提供にある。
　本開示のある態様は、複数の電源回路を制御する電源管理回路に関する。電源管理回路は、繰り返しの書込が可能であり、複数のページを有する不揮発性メモリと、不揮発性メモリの複数のページから書き込み対象のひとつを選択し、書き込み対象のページに電源管理回路の内部状態を示す内部データを書き込むメモリ制御回路と、を備える。メモリ制御回路は、イレース済みのページを書き込み対象のページとして選択して内部データを書き込むとともに、今回の書き込み対象としたページ以外のページをイレースする。
　なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
　本開示のある態様によれば、短時間で不揮発性メモリにデータを書き込みできる。
図１は、実施形態に係る電源管理集積回路を備える電子機器のブロック図である。 図２は、不揮発性メモリの構成を示す図である。 図３は、図１のＰＭＩＣにおける１回のスナップショットデータの書き込み動作を説明する図である。 図４は、比較技術に係るスナップショットデータの書き込みを説明する図である。 図５は、比較技術におけるＰＭＩＣにおけるスナップショットデータの書き込みを説明する図である。 図６は、実施形態に係るＰＭＩＣにおけるスナップショットデータの書き込みを説明する図である。 図７は、ＣＲＣによるイレース済みページの検出を説明する図である。 図８は、不揮発性メモリに格納されるデータを示す図である。
（実施形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態に係る電源管理回路は、複数の電源回路を制御する。電源管理回路は、繰り返しの書込が可能であり、複数のページを有する不揮発性メモリと、不揮発性メモリの複数のページから書き込み対象のひとつを選択し、書き込み対象のページに電源管理回路の内部状態を示す内部データを書き込むメモリ制御回路と、を備える。メモリ制御回路は、イレース済みのページを書き込み対象のページとして選択して内部データを書き込むとともに、今回の書き込み対象としたページ以外のページをイレースする。
　この構成では、あるページに内部データを書き込むと、直ちに別のページをイレースし、次の書き込みに備えることとなる。これにより、書き込みイベントが発生した後、短時間で内部データを不揮発性メモリに格納することができる。
　一実施形態において、メモリ制御回路は、複数のページに、内部データをサイクリックに書き込んでもよい。
　一実施形態において、メモリ制御回路は、あるデータを書き込むときに、前回の書き込みの際にイレースされたページを書き込み対象とし、書き込み対象の次のページをイレースしてもよい。
　一実施形態において、メモリ制御回路は、各ページに格納されるデータにもとづいて、各ページがイレース済みか否かを判定してもよい。
　一実施形態において、メモリ制御回路は、各ページについて、巡回冗長検査によって誤りが検出されたとき、当該ページがイレース済みと判定してもよい。
　一実施形態において、メモリ制御回路は、電源管理回路の起動時に、全ページについて、イレース済みか否かを判定してもよい。
　一実施形態において、メモリ制御回路は、イレース済みのページのうち、最もページ数が小さいページを、１回目の書き込み対象としてもよい。
　一実施形態において、メモリ制御回路は、書き込み毎にインクリメントされるカウント値を、各ページにデータとともに書き込み、イレース済みのページが検出できないとき、隣接する２ページで、カウント値が不連続であるとき、当該隣接する２ページのうち、カウント値が小さいページを、１回目の書き込み対象としてもよい。
　一実施形態において、電源管理回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施形態）
　以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
（実施形態）
　図１は、実施形態に係る電源管理集積回路（ＰＭＩＣ：Power Management IC）２００を備える電子機器５００のブロック図である。電子機器は、民生機器であってもよいし、車載機器であってもよいし、産業機器であってもよい。
　ＰＭＩＣ２００は、複数ｎ個（ｎ≧２）の負荷５０２＿１～５０２＿ｎを有する電子機器５００に搭載され、複数の負荷５０２＿１～５０２＿ｎに適切な電源電圧ＶＯＵＴ１～ＶＯＵＴｎを供給する。負荷５０２の種類や個数は特に限定されない。たとえば複数の負荷５０２＿１～５０２＿ｎは、ＣＰＵ（Central Processing Unit）やＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、オーディオ回路、ディスプレイドライバなどが例示される。１個の負荷５０２に対応する構成や機能の単位を、チャンネルＣＨと表記する。ｎをチャンネル数と称する。
　たとえば複数の負荷５０２＿１～５０２＿ｎの一部、あるいは全部は、マイクロコントローラの内部に設けられる複数のブロック（ＣＰＵブロック、メモリブロック）であってもよい。あるいは複数の負荷５０２＿１～５０２＿ｎは、別々のデバイスであってもよい。
　電子機器５００を正常に動作させるためには、複数の負荷５０２を所定の順序で起動する必要があり、したがってそれらの部品に対する電源電圧のオン、オフのシーケンスは、数μｓのオーダーで正しく制御する必要がある。たとえばＲＡＭに対する電源供給は、ＣＰＵがＲＡＭにアクセスする前に完了していなければならない。
　ＰＭＩＣ２００は、主として、インタフェース回路２０２、制御ロジック２１０、複数のＤ／Ａコンバータ２４０＿１～２４０＿ｎ、複数の電源回路２５０＿１～２５０＿ｎ、不揮発性メモリ２６０を備え、ひとつの半導体基板に一体集積化された機能ＩＣである。
　複数の電源回路２５０＿１～２５０＿ｎは、複数の負荷５０２＿１～５０２＿ｎに対応する。複数の電源回路２５０＿１～２５０＿ｎは、個別にオン、オフが切りかえ可能に構成される。電源回路２５０は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、ＬＤＯ（Low Drop Output）などのリニアレギュレータであってもよいし、あるいはチャージポンプ回路などであってもよい。当業者であれば電源回路２５０を構成する部品の一部、たとえばインダクタやトランス、平滑キャパシタ、フィードバック用の抵抗、スイッチング素子などが、チップ部品やディスクリート部品で構成され、ＰＭＩＣ２００のＩＣ外部に外付けされることが理解される。
　各電源回路２５０＿ｉ（ｉ＝１，２，…ｎ）には、基準電圧ＶＲＥＦｉが入力可能となっている。電源回路２５０＿ｉは、その出力電圧ＶＯＵＴｉを、外部入力される基準電圧ＶＲＥＦｉに応じた目標レベルに安定化する。
　制御ロジック２１０は、ＰＭＩＣ２００を統合的に制御する。制御ロジック２１０の主たる機能のひとつはシーケンサ２１２である。制御ロジック２１０のシーケンサ２１２は、電子機器５００の動作モードの変更に関連するイベントを検出すると、電源回路２５０＿１～２５０＿ｎの状態を変化させる。ここでの動作モードは、通常動作、休止、スタンバイ、シャットダウンなどが例示される。どのような動作モードをサポートするかは、電子機器５００の種類などに応じており、本開示において限定されない。
　たとえば制御ロジック２１０は、起動イベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎを、所定の順序および所定の時間間隔で起動する。
　また制御ロジック２１０は、シャットダウンイベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎを、所定の順序および所定の時間間隔で停止する。
　また制御ロジック２１０は、スタンバイイベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎのうちのいくつかを停止状態に遷移させる。反対に制御ロジック２１０は、スタンバイ復帰イベントを検出すると、複数の電源回路２５０＿１～２５０＿ｎのうちのいくつかを停止状態から動作状態に遷移させる。
　ＰＭＩＣ２００は、複数の電源回路２５０＿１～２５０＿ｎそれぞれの出力電圧ＶＯＵＴ１～ＶＯＵＴｎの目標レベルを規定するデジタル制御信号ＤＲＥＦ１～ＤＲＥＦｎを生成する。各デジタル制御信号ＤＲＥＦｉは、対応するＤ／Ａコンバータ２４０＿ｉによってアナログの基準電圧ＶＲＥＦｉに変換され、電源回路２５０＿ｉに供給される。
　ＰＭＩＣ２００は、電源回路２５０＿ｉが起動する際に、出力電圧ＶＯＵＴｉを緩やかに上昇させ、また電源回路２５０＿ｉが停止する際に、出力電圧ＶＯＵＴｉを緩やかに低下させるソフトスタート機能を備える。ソフトスタートの際に、制御ロジック２１０は、デジタル制御信号ＤＲＥＦｉを一定の傾きで変化させる。
　ＰＭＩＣ２００は、ＤＶＳ（Dynamic Voltage Scaling）機能を備えてもよい。この場合、チャンネルごとの出力電圧ＶＯＵＴの電圧レベルが、個別に変更可能となる。インタフェース回路２０２は、外部のコントローラ５１０から、各チャンネルＣＨｉの出力電圧ＶＯＵＴｉの設定値を含むデータＤＶＳ＿ＤＡＴＡを受信する。ＰＭＩＣ２００は、あるチャンネルＣＨｉの出力電圧ＶＯＵＴｉの設定値の変更を指示するデータＤＶＳ＿ＤＡＴＡを受信すると、現在の設定値から変更後の設定値に向かって、出力電圧ＶＯＵＴｉを一定の傾きで変化させる。
　不揮発性メモリ２６０は、繰り返しプログラム可能な（ＭＴＰ）メモリであり、不揮発性メモリ２６０には、シーケンサ２１２の動作を規定する各種データが格納される。また不揮発性メモリ２６０は、ＰＭＩＣ２００の内部状態を示すデータ（以下、スナップショットデータＳＳと称する）を、複数個、記録できるようになっている。スナップショットデータＳＳは、不揮発性メモリ２６０に設けられる複数のレジスタに格納される値のセットであってもよい。メモリ制御回路２１４は、スナップショットデータＳＳの保存のトリガーとなるイベント（以下、スナップショットトリガイベントという）を検出すると、不揮発性メモリ２６０にスナップショットデータＳＳを保存する。外部のコントローラ５１０は、インタフェース回路２０２を介して、不揮発性メモリ２６０に格納されるスナップショットデータＳＳを読み出すことができる。
　図２は、不揮発性メモリ２６０の構成を示す図である。不揮発性メモリ２６０のアドレス空間は、ページと呼ばれる単位に区切られており、不揮発性メモリ２６０は、複数のページｐｇ０～ｐｇ７を有する。本実施形態では、ページ数は８である。複数のページのうちのいくつか（ｐｇ０～ｐｇ２）は、シーケンサの動作を規定するパラメータＰＡＲＡＭなどに割り当てられ、残りのページ（ｐｇ３～ｐｇ７）がスナップショットデータＳＳの格納に割り当てられるものとする。
　図１に戻る。制御ロジック２１０は、メモリ制御回路２１４を含む。メモリ制御回路２１４は、不揮発性メモリ２６０の複数のページｐｇ３～ｐｇ７のひとつを書き込み対象のページとして選択し、書き込み対象のページに、スナップショットデータＳＳを書き込む。
　メモリ制御回路２１４は、イレース済みのページを書き込み対象として選択し、スナップショットデータＳＳを書き込む。そして書き込み完了後に、今回の書き込み対象としたページ以外のページをイレースする。
　本実施形態において、メモリ制御回路２１４は、複数のページｐｇ３～ｐｇ７に対して、スナップショットデータＳＳをサイクリックに書き込む。具体的には、あるページｐｇｉ（ｉ＝３～７）を書き込み対象として、スナップショットデータＳＳを書き込むと、その次のページｐｇ（ｉ＋１）をイレースする。そして、次のスナップショットデータＳＳの書き込みにおいては、ページｐｇ（ｉ＋１）が書き込み対象となる。なお、ｉ＝７であるとき、ｉ＋１＝３であるとする。
　以上がＰＭＩＣ２００の構成である。続いてＰＭＩＣ２００におけるスナップショットデータの書き込み動作を説明する。
　図３は、図１のＰＭＩＣ２００における１回のスナップショットデータの書き込み動作を説明する図である。図３には、不揮発性メモリ２６０の複数のページが示される。ＳＳは、スナップショットデータが格納されているページを示しており，空白のページは、イレース済みであることを示す。
　初期状態Ｓ１００において、ページｐｇ５がイレース済みであり、残りのページｐｇ３，ｐｇ４，ｐｇ６，ｐｇ７には、スナップショットデータＳＳが書き込まれている。
　初期状態Ｓ１０２に続く書き込み状態Ｓ１０２において、メモリ制御回路２１４は、イレース済みのページｐｇ５を、書き込み対象のページとして選択し、このページｐｇ５に、新しいスナップショットデータＳＳを書き込む。
　そして書き込み完了後のイレース状態Ｓ１０４において、直前にスナップショットデータＳＳを書き込んだページｐｇ５の次のページｐｇ６をイレースする。
　以上がＰＭＩＣ２００の動作である。続いてＰＭＩＣ２００の利点を説明する。ＰＭＩＣ２００の利点は、比較技術との対比によって明確となるため、比較技術について説明する。
　図４は、比較技術に係るスナップショットデータの書き込みを説明する図である。比較技術では、初期状態Ｓ２００において、すべてのページｐｇ３～ｐｇ７に、スナップショットデータが格納されている。
　イレース状態Ｓ２０２において、メモリ制御回路２１４は、書き込み対象のページｐｇ５をイレースする。続く書き込み状態Ｓ２０４において、直前にイレースしたページｐｇ５を書き込み対象として、スナップショットデータＳＳを書き込む。
　実施形態では、５個のページｐｇ３のうちのひとつは、イレースされた状態となっているため、４個のスナップショットデータＳＳを保存しておくことができる。これに対して、比較技術では、５個のページｐｇ３～ｐｇ７のすべてに、スナップショットデータを格納しておくことができる。
　図５は、比較技術におけるＰＭＩＣにおけるスナップショットデータの書き込みを説明する図である。ここでは、イレースに２０ｍｓ、書き込みに２０ｍｓを要するものとする。また電源電圧の低下等によって、ＰＭＩＣ２００が動作不能となる３０ｍｓ前（時刻ｔ０）に、スナップショットトリガイベントが発生したとする。
　比較技術を説明する。時刻ｔ０にスナップショットトリガイベントが発生すると、書き込み対象のページをイレースする。そしてイレース完了後の時刻ｔ１に、スナップショットデータＳＳの書き込みを開始する。この場合、動作不能となる時刻ｔ２までに、書き込みを完了することはできない。
　図６は、実施形態に係るＰＭＩＣ２００におけるスナップショットデータの書き込みを説明する図である。実施形態では、時刻ｔ０にスナップショットトリガイベントが発生すると、予めイレースされているページに、直ちにスナップショットデータＳＳを書き込むことができる。したがって、動作不能となる時刻ｔ２までに書き込みを完了することができる。なお、この場合、イレースを完了することはできない。この場合の対処については後述する。
　このように実施形態に係るＰＭＩＣ２００によれば、動作不能となる直前に、スナップショットトリガイベントが発生した場合に、確実にスナップショットデータＳＳの保存を実行することができる。
　続いて、イレース済みのページの検出について説明する。実施形態では、書き込み対象のページｐｇを決定するために、どのページがイレース済みであるかの情報が必要となる。このための一つの方法としては、あるページをイレースする度に、イレース済みのページを示す値を、スナップショットデータ用のページｐｇ３～ｐｇ７以外のアドレス空間に保存しておくことが考えられる。この方法は、不揮発性メモリ２６０の容量が大きい場合に有効であるが、不揮発性メモリ２６０の容量が小さい場合には採用することが難しい。
　一実施例において、ＰＭＩＣ２００は、起動時に、すべてのページｐｇ３～ｐｇ７にリードアクセスし、各ページに格納されているスナップショットデータＳＳにもとづいて、イレース済みか否かを判定する。これにより、各ページがイレース済みであるか否かを、別に保存しておく必要がなくなる。
　イレース済みか否かの判定には、ＣＲＣ（巡回冗長検査）値を利用することができる。メモリ制御回路２１４は、スナップショットデータＳＳの書き込み時に、スナップショットデータＳＳとともに、そのＣＲＣ値を、書き込み対象のページに書き込む。
　メモリ制御回路２１４は、ＰＭＩＣ２００の起動時に、ページｐｇ３～ｐｇ７それぞれを対象としてＣＲＣを実行する。スナップショットデータＳＳの書き込みが正常に完了しているページについては、ＣＲＣで誤りは検出されない。一方、イレース済みのページについては、ＣＲＣで誤りが検出されることとなる。
　図７は、ＣＲＣによるイレース済みページの検出を説明する図である。ここでは、ページｐｇ４がイレース済みであり、残りのページにはスナップショットデータＳＳと、ＣＲＣ値が格納されているとする。
　ＰＭＩＣ２００の起動時に、複数のページｐｇ３～ｐｇ７のＣＲＣを実行すると、スナップショットデータＳＳが書き込まれているページは、パス判定となり、イレースされているページはフェイル判定となる。したがって、ページｐｇ４がイレース済みであることを判定することができる。
　たとえばメモリ制御回路２１４は、現在、イレース済みであるページを示す、言い換えれば、書き込み対象のページを示す変数ｐｇ＿ｅｒｓを保持している。起動時に、イレース済みのページを検出すると、その変数ｐｇ＿ｅｒｓに、検出したイレース済みのページを示す値を格納する。スナップショットトリガイベントが発生すると、メモリ制御回路２１４は、変数ｐｇ＿ｅｒｓが示すページにスナップショットデータＳＳを書き込み、値（ｐｇ＿ｅｒｓ＋１）に対応するページをイレースする。そしてイレース完了後に、変数ｐｇ＿ｅｒｓの値を、（ｐｇ＿ｅｒｓ＋１）に変更する。つまり、メモリ制御回路２１４は、イレースするたびに、変数ｐｇ＿ｅｒｓをインクリメントする。
　図６を参照して説明したように、ＰＭＩＣ２００が動作不能となる直前に、スナップショットトリガイベントが発生すると、スナップショットデータＳＳおよびＣＲＣ値の書き込みは完了するが、次のページのイレース実行されずに、ＰＭＩＣ２００がシャットダウンする場合もあり得る。このような場合、次回のＰＭＩＣ２００の起動時に、すべてのページについてＣＲＣを実行すると、イレース済みのページが存在しないため、すべてのページがパス判定となる可能性がある。このような状況では、以下の手法によって、書き込み対象のページを決定することができる。
　メモリ制御回路２１４は、スナップショットデータＳＳを保存した回数を示す変数ｓｓ＿ｃｏｕｎｔを保持している。この変数ｓｓ＿ｃｏｕｎｔは、スナップショットデータＳＳとともに、書き込み対象のページに書き込まれる。スナップショットデータＳＳの書き込みが完了すると、変数ｓｓ＿ｃｏｕｎｔはインクリメントされる。
　図８は、不揮発性メモリ２６０に格納されるデータを示す図である。各ページには、スナップショットデータＳＳ、ＣＲＣ値、書き込み時のカウント値ｓｓ＿ｃｏｕｎｔが格納される。
　図８は、イレース済みのページが存在しない状態を示している。この場合、上述のように、すべてのページについて、ＣＲＣがパス判定となる。メモリ制御回路２１４は、書き込み対象のページを選択するために、各ページのカウント値ｓｓ＿ｃｏｕｎｔを参照し、隣接する２ページ間で、値が不連続となっている箇所を検出する。なお、ページｐｇ７とｐｇ３は隣接するものとして取り扱う。
　図８の例では、ページｐｇ４とページｐｇ５のカウント値ｓｓ＿ｃｏｕｎｔが不連続である。したがって、２つのページのうち、ページ番号が大きい方のページｐｇ５が、書き込み対象のページとなる。メモリ制御回路２１４は、書き込み対象のページを決定すると、そのページをイレースし、そのページ番号を示す値を、変数ｐｇ＿ｅｒｓに格納する。また、複数のページのカウント値ｓｓ＿ｃｏｕｎｔのうち、最大の値（この例では１６）に、１を加算した値を、メモリ制御回路２１４が保持する変数ｓｓ＿ｃｏｕｎｔの初期値とする。
　なお、この処理では、カウント値ｓｓ＿ｃｏｕｎｔの値が最も小さいページが、書き込み対象のページとなっている。そこで、ページ番号の不連続を検出することに代えて、またはそれに加えて、カウント値ｓｓ＿ｃｏｕｎｔの値が最も小さいページを検出する処理を行ってもよい。
　この処理により、イレースが完了せずに、ＰＭＩＣ２００が動作停止した状況において、次回、ＰＭＩＣ２００が起動する際に、書き込み対象のページを適切に決定できる。
（変形例）
　上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
（変形例１）
　実施形態では、１個のページをイレース状態としたが、その限りでなく、２個、あるいはそれより多いページをイレース状態として使用してもよい。この場合、メモリ制御回路２１４は、イレース済みのページのうち、最もページ数が小さいページを、１回目の書き込み対象としてもよい。
（変形例２）
　実施形態では、複数のページｐｇ３～ｐｇ７をサイクリックに使用したがその限りでなく、別の順序で書き込み対象としてもよい。
（変形例３）
　実施形態では、制御ロジック２１０が、電源回路２５０とともに集積化される態様について説明したがその限りでなく、制御ロジック２１０の部分のみが、独立したＩＣであってもよい。
　本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
（付記）
　本明細書には以下の技術が開示される。
（項目１）
　複数の電源回路を制御する電源管理回路であって、
　繰り返しの書込が可能であり、複数のページを有する不揮発性メモリと、
　前記不揮発性メモリの前記複数のページから書き込み対象のひとつを選択し、書き込み対象のページに前記電源管理回路の内部状態を示す内部データを書き込むメモリ制御回路と、
　を備え、
　前記メモリ制御回路は、イレース済みのページを前記書き込み対象のページとして選択して前記内部データを書き込むとともに、今回の書き込み対象としたページ以外のページをイレースする、電源管理回路。
（項目２）
　前記メモリ制御回路は、前記複数のページに、前記内部データをサイクリックに書き込む、項目１に記載の電源管理回路。
（項目３）
　前記メモリ制御回路は、あるデータを書き込むときに、前回の書き込みの際にイレースされたページを書き込み対象とし、前記書き込み対象の次のページをイレースする、項目２に記載の電源管理回路。
（項目４）
　前記メモリ制御回路は、各ページに格納されるデータにもとづいて、各ページがイレース済みか否かを判定する、項目１から３のいずれかに記載の電源管理回路。
（項目５）
　前記メモリ制御回路は、各ページについて、巡回冗長検査によって誤りが検出されたとき、当該ページがイレース済みと判定する、項目４に記載の電源管理回路。
（項目６）
　前記メモリ制御回路は、前記電源管理回路の起動時に、全ページについて、イレース済みか否かを判定する、項目１から３のいずれかに記載の電源管理回路。
（項目７）
　前記メモリ制御回路は、イレース済みのページのうち、最もページ数が小さいページを、１回目の書き込み対象とする、項目６に記載の電源管理回路。
（項目８）
　前記メモリ制御回路は、書き込み毎にインクリメントされるカウント値を、各ページにデータとともに書き込み、
　イレース済みのページが検出できないとき、隣接する２ページで、前記カウント値が不連続であるとき、当該隣接する２ページのうち、カウント値が小さいページを、１回目の書き込み対象とする、項目６に記載の電源管理回路。
（項目９）
　ひとつの半導体基板に集積化される、項目１から３のいずれかに記載の電源管理回路。
（項目１０）
　項目１から３のいずれかに記載の電源管理回路を備える、電子機器。
　本開示は、複数の電源を管理、制御する電源管理回路に関する。
　２００　ＰＭＩＣ
　２０２　インタフェース回路
　２１０　制御ロジック
　２１２　シーケンサ
　２１４　メモリ制御回路
　２５０　電源回路
　２６０　不揮発性メモリ

Claims (10)

  1. 　複数の電源回路を制御する電源管理回路であって、
    　繰り返しの書込が可能であり、複数のページを有する不揮発性メモリと、
    　前記不揮発性メモリの前記複数のページから書き込み対象のひとつを選択し、書き込み対象のページに前記電源管理回路の内部状態を示す内部データを書き込むメモリ制御回路と、
    　を備え、
    　前記メモリ制御回路は、イレース済みのページを前記書き込み対象のページとして選択して前記内部データを書き込むとともに、今回の書き込み対象としたページ以外のページをイレースする、電源管理回路。
  2. 　前記メモリ制御回路は、前記複数のページに、前記内部データをサイクリックに書き込む、請求項１に記載の電源管理回路。
  3. 　前記メモリ制御回路は、あるデータを書き込むときに、前回の書き込みの際にイレースされたページを書き込み対象とし、前記書き込み対象の次のページをイレースする、請求項２に記載の電源管理回路。
  4. 　前記メモリ制御回路は、各ページに格納されるデータにもとづいて、各ページがイレース済みか否かを判定する、請求項１から３のいずれかに記載の電源管理回路。
  5. 　前記メモリ制御回路は、各ページについて、巡回冗長検査によって誤りが検出されたとき、当該ページがイレース済みと判定する、請求項４に記載の電源管理回路。
  6. 　前記メモリ制御回路は、前記電源管理回路の起動時に、全ページについて、イレース済みか否かを判定する、請求項１から３のいずれかに記載の電源管理回路。
  7. 　前記メモリ制御回路は、イレース済みのページのうち、最もページ数が小さいページを、１回目の書き込み対象とする、請求項６に記載の電源管理回路。
  8. 　前記メモリ制御回路は、書き込み毎にインクリメントされるカウント値を、各ページにデータとともに書き込み、
    　イレース済みのページが検出できないとき、隣接する２ページで、前記カウント値が不連続であるとき、当該隣接する２ページのうち、カウント値が小さいページを、１回目の書き込み対象とする、請求項６に記載の電源管理回路。
  9. 　ひとつの半導体基板に集積化される、請求項１から３のいずれかに記載の電源管理回路。
  10. 　請求項１から３のいずれかに記載の電源管理回路を備える、電子機器。
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