WO2023162736A1 - 発振回路、及びバッファ回路 - Google Patents

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征二 山平
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Nuvoton Technology Corp Japan
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    • H03B2200/0034—Circuit elements of oscillators including a buffer amplifier

Definitions

  • the present disclosure relates to oscillator circuits and buffer circuits.
  • Oscillation circuits that use oscillators such as crystals invert and amplify the minute voltage generated by the oscillator when it is activated by an amplifier circuit composed of an inverter or the like, and feed back the amplified voltage to the oscillator repeatedly. A steady oscillation state is reached. At the time of start-up and steady oscillation, the oscillation circuit is required to oscillate in a stable manner and to be driven with low power consumption. In order to satisfy this demand, a configuration has been proposed in which the drain current of a P-type MOS transistor that constitutes an inverter included in an amplifier circuit is controlled according to the amplitude voltage of the oscillation signal (Patent Document 1).
  • a three-stage inverter provided in an amplifier circuit, two second-stage inverters are connected in parallel, and one of the inverters has a resistor connected between the ground VSS and an N-type MOS transistor.
  • the inverter output is connected to the gate of the P-type MOS transistor of the third stage inverter, the other inverter is connected to a resistor between the power supply voltage VDD and the P-type MOS transistor, and the inverter output is connected to the N-type of the third stage inverter.
  • Patent Document 2 A configuration has been proposed in which the through current of the third-stage inverter is suppressed by connecting it to the gate of the MOS transistor
  • An object of the present invention is to provide an oscillator circuit or the like that can be driven by electric power.
  • an oscillation circuit includes an oscillator and an amplifier circuit that amplifies a voltage of the oscillator, wherein the amplifier circuit receives a first input A first inverter that outputs a signal to a first node and a second node, and a second inverter that receives the signals of the first node and the second node and outputs an output signal to a third node. and an inverter of , the amplifier circuit further having a variable resistor connected between the first node and the second node and controlled by a control signal.
  • the oscillation circuit by controlling the variable resistor provided in the inverter with a control signal at startup and during steady oscillation, stable oscillation operation from startup to steady oscillation and during steady operation It is possible to suppress the power consumption caused by the through current.
  • variable resistance by setting the variable resistance by the on-resistance of the transistor, it is possible to suppress the area increase.
  • the optimum delay time can be set for the node Np or the node Nn, and the oscillation circuit can be used for general purposes. It becomes possible.
  • multistage means that it is three or more stages.
  • the through current of the inverter is suppressed and the power supply voltage fluctuation at the time of logic transition is suppressed. and deterioration of EMI characteristics can be suppressed.
  • the supply current to the vibrator is suppressed, and the margin of the excitation level can be expanded.
  • the amplifier circuit when used as a buffer circuit, it is possible to reduce power consumption, improve power supply voltage fluctuations, and improve EMI characteristics.
  • FIG. 1 is a circuit diagram showing the configuration of an oscillation circuit according to the first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing the variable resistor of FIG. 1;
  • FIG. 3A is a waveform diagram at startup of the oscillation circuit according to the first embodiment of the present disclosure.
  • 3B is a waveform diagram during steady oscillation of the oscillation circuit according to the first embodiment of the present disclosure;
  • FIG. 4 is a circuit diagram showing Modification 1 of the variable resistor in FIG.
  • FIG. 5 is a circuit diagram showing Modification 2 of the variable resistor in FIG.
  • FIG. 6 is a circuit diagram showing Modification 1 of the buffer circuit of FIG.
  • FIG. 7 is a circuit diagram showing Modification 3 of the variable resistor in FIG.
  • FIG. 1 is a circuit diagram showing the configuration of an oscillation circuit according to the first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing the variable resistor of FIG. 1
  • FIG. 3A is a waveform diagram at startup of the
  • FIG. 8 is a circuit diagram showing a buffer circuit in Modification 3 of the variable resistor in FIG.
  • FIG. 9 is a waveform diagram showing the operation of Modification 1 of the buffer circuit of FIG.
  • FIG. 10 is a circuit diagram showing Modification 4 of the variable resistor in FIG.
  • FIG. 1 is a circuit diagram showing the configuration of an oscillation circuit 100 of the present disclosure
  • 101 is a vibrator
  • C101 and C102 are load capacitances connected to both ends of the vibrator 101
  • A1 amplifies the voltage generated by the vibrator 101.
  • SIG is a control signal for controlling the amplifier circuit A1.
  • the oscillation circuit 100 includes an oscillator 101 and an amplifier circuit A1.
  • the amplifier circuit A1 has an input terminal IN, an output terminal OUT, and a control terminal PN for inputting a control signal SIG. and a feedback resistor R101 for feedback.
  • the voltage VOUT is fed back to set VIN_dc, which is the DC voltage of the inverter INV101 (hereinafter, the DC voltage of the inverter input is referred to as DC bias).
  • the buffer circuit BUF101 has an input node ND1, an output node ND2, and a node ND3 to which the control signal SIG is applied via the control terminal PN.
  • the buffer circuit BUF101 includes an inverter INV102 and an inverter INV103.
  • the inverter INV102 is an example of a first inverter that outputs a first input signal to the node Np and the node Nn.
  • Node Np is an example of a first node
  • node Nn is an example of a second node.
  • the inverter INV102 further includes a P-type MOS transistor TR101 and an N-type MOS transistor TR102 having the node ND1 as an input, and a variable resistor R102 connected between the nodes Np and Nn and controlled by a control signal.
  • the variable resistor R102 is a variable resistor with a resistance value Rn provided between the P-type MOS transistor TR101 and the N-type MOS transistor TR102.
  • the inverter INV103 is an example of a second inverter that receives signals from the nodes Np and Nn and outputs an output signal to the node ND2.
  • Node ND2 is an example of a third node.
  • Inverter INV103 connects P-type MOS transistor TR103 connected to node Np, which is the output node of P-type MOS transistor TR101, and N-type MOS transistor TR104, which is connected to node Nn which is the output node of N-type MOS transistor TR102. Prepare.
  • FIG. 2 is a circuit diagram showing the variable resistor R102.
  • R103 is a resistor having a resistance value Rc
  • SW1 is a switch composed of a P-type MOS transistor TR105 and an N-type MOS transistor TR106
  • INV104 is an inverter for outputting an inverted logic signal of the control signal SIG.
  • the variable resistor R102 has a resistor R103 and a switch SW1.
  • the resistor R103 is an example of a first resistor.
  • the switch SW1 is an example of a switch that short-circuits the first resistor (that is, the resistor R103).
  • the resistance value Rc of the resistor R103 and the resistance value Ron of the switch SW1 are designed so that the resistance value Rc>the resistance value Ron.
  • the resistance value of the variable resistor R102 is switched by the control signal between when the oscillator circuit 100 starts up and when it oscillates normally. More specifically, the resistance value of the variable resistor R102 is switched by the control signal so as to be lower than that during steady oscillation of the oscillation circuit 100 when the oscillation circuit 100 is started.
  • the resistance value Ron of the variable resistor R102 is changed to a high resistance value Rc (hereinafter referred to as high resistance Rc) and a low resistance value Ron (hereinafter referred to as low resistance Ron). described).
  • the resistance value of the switch SW1 is determined by the ON resistance of the transistor.
  • FIGS. 3A and 3B are waveform diagrams during start-up and steady oscillation of the oscillation circuit 100 according to Embodiment 1 of the present disclosure, respectively.
  • the operation of the oscillation circuit 100 shown in FIGS. 1 and 2 will be described using the waveform diagrams of FIGS. 3A and 3B.
  • ⁇ i is the amplitude of the voltage generated by the vibrator 101, i is counted each time the output voltage VOUT is fed back from the amplifier circuit A1 to the vibrator 101, and the initial value is 1, and then a natural number. To increase. Also, ⁇ t indicates the phase.
  • the control signal SIG is set to "L”.
  • the P-type MOS transistor TR105 and the N-type MOS transistor TR106 of the variable resistor R102 are turned on, and the resistance value Rn between the node Np and the node Nn is set to the low resistance Ron of the switch SW1.
  • the DC bias VIN_dc of the inverter INV101 connected to the input terminal IN becomes approximately (VDD/2) by feedback of the voltage VOUT of the output terminal OUT via the feedback resistor R101.
  • K1 is the voltage amplification factor of the inverter INV101
  • .theta.1 is the delay component which is a positive value when the logic of the inverter INV101 is inverted.
  • the voltage VND1 of the node ND1 is input to the P-type MOS transistor TR101 and the N-type MOS transistor TR102 of the inverter INV102.
  • the ON resistance of the P-type MOS transistor TR101 is RPinv
  • the ON resistance of the N-type MOS transistor TR102 is RNinv
  • the DC voltage levels at the nodes Np and Nn are as follows.
  • VNp_dc VDD ⁇ [(Ron+RNinv)/(RPinv+Ron+RNinv)]
  • VNn_dc VDD ⁇ [(RNinv)/(RPinv+Ron+RNinv)] (4)
  • K2 is the voltage amplification of the inverter INV102
  • ⁇ 2 is the positive value delay component at the time of logical inversion of the inverter INV102
  • Ron the resistance value of the variable resistor R102
  • the gate-source voltage Vgs of the P-type MOS transistor TR103 and the N-type MOS transistor TR104 of the inverter INV103 with VNp or VNn as the input is set to It becomes possible to set the voltage to Vgs, and it becomes possible to drive the inverter INV103.
  • Vgs can be set to be even larger. Therefore, it can be seen that the transistor can be turned on even with a minute voltage generated by the vibrator at the time of start-up.
  • the voltage VNp and the voltage VNn of the node Np and the node Nn are applied to the P-type MOS transistor TR103 and the N-type MOS transistor TR104 of the inverter INV103, respectively.
  • K3 is the voltage amplification factor of the inverter INV103
  • .theta.3 is a positive value delay component at the time of logic inversion of the inverter INV103.
  • the output voltage VOUT obtained by inverting and amplifying the voltage VIN of the input terminal IN by the amplifier circuit A1 is output to the output terminal OUT.
  • the vibrator 101 When the output voltage VOUT is fed back to the vibrator 101, the vibrator 101 generates a minute voltage ⁇ 2 ⁇ sin( ⁇ t).
  • sin( ⁇ t) ⁇ 0 ⁇ 2> ⁇ 1
  • the vibrator When the output voltage VOUT is fed back to the vibrator 101, the vibrator generates a minute amplitude ⁇ 3 ⁇ sin( ⁇ t).
  • the operation is the same as [time T1 to T2], and the oscillation operation is repeated while the voltage generated by the vibrator 101 is amplified.
  • the output voltage VOUT of the output terminal OUT becomes an oscillation signal with an amplitude voltage VDD as shown in FIG. 3A.
  • a steady oscillation state is established, and thereafter the amplitude voltage ⁇ n in the generated voltage of the vibrator 101 becomes constant.
  • the oscillation operation can be performed by setting the resistance value Rn of the variable resistor R102 forming the inverter INV102 to the low resistance value Ron at the time of startup by the control signal SIG.
  • the inverter INV102 may include a P-type MOS transistor TR101, an N-type MOS transistor TR102, and a variable resistor R102. Even if the inverter INV102 includes other devices, the resistance value Rpd between VDD and node Np and the resistance value Rnd between VSS and node Nn are given by equation (11). Ron ⁇ Rdp and Ron ⁇ Rdn (12) is satisfied.
  • the voltages VNp and VNn of the nodes Np and Nn that satisfy the equation (12) and Ron that satisfies the equations (9) and (10) showing the relationship with each transistor of the inverter INV103 may be set. .
  • the control signal SIG is "L"
  • the resistance value Rn of the variable resistor R102 is set to the low resistance Ron of the switch SW1.
  • the DC bias VIN_dc of the inverter INV101 connected to the input terminal IN becomes approximately (VDD/2) by feedback of the voltage VOUT of the output terminal OUT via the feedback resistor R101.
  • the amplitude voltage ⁇ n ⁇ K1 of the voltage VND1 is ( ⁇ n ⁇ K1)>>(VDD ⁇ VSS).
  • ⁇ n is a positive value delay component when the logic of the inverter INV101 is inverted.
  • the output voltage VOUT is fed back to the oscillator 101, and the oscillator 101 generates ⁇ n ⁇ sin( ⁇ t).
  • ⁇ t 180° to 360°.
  • Inverters INV102 and INV103 perform the same operation as [time T1 to T2], and the output voltage VOUT obtained by inverting and amplifying the voltage VIN of the input terminal IN by the amplifier circuit A1 is output to the output terminal OUT.
  • the oscillator 101 By feeding back the output voltage VOUT to the oscillator 101, the oscillator 101 generates a minute voltage ⁇ n ⁇ sin( ⁇ t). Here, 360° ⁇ t ⁇ 540°.
  • the state becomes the same as that at time [T1], and the above operation is repeated.
  • an oscillation signal of amplitude voltage VDD is steadily output from the output terminal OUT.
  • the P-type MOS transistor TR101 When the P-type MOS transistor TR101 is turned on, the voltage VNp of the node Np first transitions from VSS to VDD, and the P-type MOS transistor TR103 of the inverter INV103 is turned off. On the other hand, the voltage VNn of the node Nn transitions from VSS to VDD through the variable resistor R102 set to the high resistance value Rc. As a result, the N-type MOS transistor TR104 of the inverter INV103 is turned on, and the voltage VOUT of the output terminal OUT transitions from VDD to VSS.
  • the transition time of the voltage VNn of the node Nn is delayed by the time set by the time constant ⁇ r, it is possible to suppress the through current from the P-type MOS transistor TR103 to the N-type MOS transistor TR104 of the inverter INV103.
  • the N-type MOS transistor TR102 By turning on the N-type MOS transistor TR102, the voltage VNn of the node Nn first transitions from VDD to VSS, and the N-type MOS transistor TR104 of the inverter INV103 is turned off. On the other hand, the voltage VNp of the node Np transitions from VDD to VSS via the variable resistor R102 set to the high resistance value Rc. As a result, the P-type MOS transistor TR103 of the inverter INV103 is turned on with a delay with respect to the transition time of the N-type MOS transistor TR104, and the voltage VOUT of the output terminal OUT transitions from VSS to VDD.
  • the transition time of the voltage VNp of the node Np is delayed by the time set by the time constant ⁇ f, it is possible to suppress the through current from the P-type MOS transistor TR103 to the N-type MOS transistor TR104 of the inverter INV103.
  • the time constant ⁇ f Rc ⁇ Cp (Cp is the gate capacitance of the P-type MOS transistor TR103 of the inverter INV103, etc.).
  • the MOS transistor TR104 can be set to an off-off state, and wasteful current consumption due to through current can be suppressed.
  • control signal SIG switches the resistance value Rn of the variable resistor R102 provided between the P-type MOS transistor TR101 and the N-type MOS transistor TR102 of the inverter INV102 to a low resistance Ron at startup and a high resistance Rc at steady oscillation. This enables stable oscillation operation from start-up to steady-state oscillation and low power consumption drive during steady-state operation.
  • the timing of switching the resistance value Rn of the variable resistor R102 from the low resistance Ron to the high resistance Rc by the control signal SIG may be any timing as long as the oscillation circuit 100 reaches steady oscillation from the start-up.
  • the switching may be performed after a certain period of time has elapsed, or may be switched at an arbitrary timing to drive the oscillation circuit 100 with low power consumption.
  • the vibrator may be a piezoelectric vibrator such as crystal or ceramic.
  • the amplifier circuit A1 only needs to include the buffer circuit BUF101, and the number of inverter stages and the configuration of the inverter INV101 are not limited to this as long as the amplifier circuit A1 is configured to invert and amplify.
  • another element such as a DC cut capacitor or a damping resistor may be provided between the vibrator 101 and the input terminal IN or between the vibrator 101 and the output terminal OUT.
  • the buffer circuit BUF101 is a potential difference generation circuit that generates a potential difference between the first node and the second node, and may include a potential difference generation circuit that switches the potential difference by a control signal.
  • the differential voltage (VNp_dc ⁇ VNn_dc) between the DC biases VNp_dc and VNn_dc of the input voltages VNp and VNn of the 2-input inverter INV103 provided as an output stage is adjusted in two or more stages according to the control signal.
  • Any configuration using a switchable potential difference generating circuit may be used.
  • the potential difference generating circuit may include a variable resistor consisting of a resistor and a switch that shorts the resistor, and switch the switch in response to a control signal.
  • the potential difference generating circuit may be configured by a diode or a diode-connected transistor and a switch as the variable resistor R102 of the inverter INV102.
  • the potential difference generation circuit is composed of a resistance circuit including both or one of a resistor and a transistor, and the inverter INV102 is provided with a current adjustment circuit capable of setting a plurality of currents, and switches the current adjustment circuit according to the control signal. good too.
  • the potential difference generation circuit includes a current source or a current adjustment circuit that can set a plurality of current values for the inverter INV102, and switches the current amount at the time of logic transition of the inverter INV102 according to the control signal, thereby switching the node Nn and the node Np. It may be configured to switch the potential difference generated in a resistance circuit composed of resistors, transistors, diodes, etc., provided between and, and is not limited to this as long as a similar function can be realized in this way. Also, the switch of the variable resistor R102 may be composed of a P-type MOS transistor or an N-type MOS transistor.
  • FIG. 4 shows Modification 1 of the variable resistor R102 according to the first embodiment of the present disclosure, in which the switch SW1 in FIG. 2 is replaced with a series connection of a switch SW2a and a switch SW2b.
  • the control signal SIG consists of a control signal SIGA and a control signal SIGB
  • INV201 is an inverter for logically inverting the control signal SIGA
  • INV202 is an inverter for logically inverting the control signal SIGB
  • SW2a is a P-type MOS transistor TR201 and an N-type MOS transistor TR202.
  • SW2b is a switch composed of a P-type MOS transistor TR203 and an N-type MOS transistor TR204
  • R201 and R202 are resistors
  • Nr is a node between the resistors R201 and R202.
  • the resistance value Rn1 is set by switching between the resistance value Rc1 of the resistor R201 and the resistance value Ron1 of the switch SW2a by the control signal SIGA.
  • a resistance value Ron1 is a combined resistance when both the P-type MOS transistor TR201 and the N-type MOS transistor TR202 are turned on, and is lower than the resistance value Rc1.
  • the resistance value Rn2 is set by switching between the resistance value Rc2 of the resistor R202 and the resistance value Ron2 of the switch SW2b by the control signal SIGB.
  • a resistance value Ron2 is a combined resistance when both the P-type MOS transistor TR203 and the N-type MOS transistor TR204 are turned on, and is lower than the resistance value Rc2.
  • the resistance value Rn between the node Np and the node Nn can be switched in multiple steps to (Rc1+Rc2), (Rc1+Ron2), (Ron1+Rc2), and (Ron1+Ron2). It becomes possible. That is, the resistance value of the variable resistor R102 can be switched in multiple stages. This makes it possible to set the time constants ⁇ r and ⁇ f described in the first embodiment in multiple stages.
  • FIG. 5 shows a second modification of the variable resistor R102 according to the first embodiment of the present disclosure, in which the switch SW1 in FIG. 2 is replaced with a switch SW3a and the resistor R103 is replaced with a switch SW3b.
  • the control signal SIG consists of the control signal SIGA and the control signal SIGB
  • INV301 is an inverter that logically inverts the control signal SIGA
  • INV302 is an inverter that logically inverts the control signal SIGB
  • SW3a is a P-type MOS transistor TR301 and an N-type MOS transistor TR302.
  • SW3b is a switch composed of a P-type MOS transistor TR303 and an N-type MOS transistor TR304.
  • the resistance value Ron2 of the switch SW3b is increased by setting the channel width/channel length (that is, gate width/gate length) of the P-type MOS transistor TR303 and the N-type MOS transistor TR304 to be small. is preferably set to a higher resistance than the resistance value Ron1 of the switch SW3a.
  • the variable resistor R102 includes a plurality of transistors having different ratios of gate width to gate length, which are transistor size ratios.
  • the time constants ⁇ r and ⁇ f can be switched in multiple stages, even when the oscillation frequency of the oscillation circuit 100 is different, the optimum delay time can be set for the node Np or the node Nn, and the through current of the inverter INV103 can be reduced. Therefore, it is possible to drive with low power consumption. Moreover, since the time constants ⁇ r and ⁇ f are set by the on-resistance of the transistors, it is possible to reduce the circuit area of the variable resistor R102.
  • variable resistor R102 by configuring the variable resistor R102 by combining a plurality of transistors and controlling the resistance value with a control signal, stable oscillation at startup and low power consumption drive at steady oscillation are possible. Furthermore, the layout area can be reduced by realizing the resistance by the on-resistance of the transistor.
  • the number of parallel transistors is not limited to this, and the transistors may be connected in series to provide a switch.
  • FIG. 6 shows a first modification of the buffer circuit BUF101 according to the first embodiment of the present disclosure. , is replaced by Here, it is assumed that the node ND2 and the output terminal OUT are at the same potential, the voltage is VOUT, and the resistance value of the variable resistor R401 is Rm.
  • FIG. 7 shows the configuration of the variable resistor R401, which shows a third modification of the variable resistor R102 in FIG.
  • the switch SW1 of FIG. 2 is replaced by the switch SW4a composed of the P-type MOS transistor TR401 and the N-type MOS transistor TR402, and the resistor R103 is switched by the control signal SIG and the voltage VOUT of the output terminal OUT to switch the P-type MOS transistor TR403 and the N-type MOS transistor TR404. It is replaced with a switch SW4b that is used by switching.
  • the resistance values in the on state of the switches SW4a and SW4b are assumed to be resistance values Ron4 and Ron4, respectively.
  • RPon4 and RNon4 be the on-state resistance values of the P-type MOS transistor TR403 and the N-type MOS transistor TR404 of the switch SW4b, respectively, and let
  • BUF401 and BUF402 are buffer circuits that logically output Hiz or voltage VOUT to node FB1 or node FB2 according to control signal SIG and voltage VOUT of output terminal OUT.
  • INV401 and INV402 are inverters for inverting the logic of the control signal SIG.
  • FIG. 8 is a circuit diagram of the buffer circuits BUF401 and BUF402.
  • the buffer circuits BUF401 and BUF402 receive the control signal SIG and the voltage VOUT of the output terminal OUT, and logically output to the node FB1 or FB2.
  • BUF501 is a buffer circuit
  • TR501 and TR502 are a P-type MOS transistor and an N-type MOS transistor for controlling the power supply of the buffer circuit BUF501
  • INV501 is an inverter for logically inverting a control signal.
  • FIG. 9 shows operation waveforms of the buffer circuit BUF101 during steady oscillation in the oscillation circuit 100.
  • FIG. The operation of the buffer circuit BUF101 and the variable resistor R401 will be described using the operation waveforms of FIG. 9 and FIGS. 1 and 6 to 8.
  • FIG. 9 shows operation waveforms of the buffer circuit BUF101 during steady oscillation in the oscillation circuit 100.
  • FIG. 9 The operation of the buffer circuit BUF101 and the variable resistor R401 will be described using the operation waveforms of FIG. 9 and FIGS. 1 and 6 to 8.
  • the P-type MOS transistor TR403 of the variable resistor R401 has its drain grounded, so it acts as a clamp circuit, and the voltage VNp extends from VDD to VSS+
  • the P-type MOS transistor TR103 is turned on weakly, and the voltage VOUT of the output terminal OUT (node ND2) transitions from "VSS" to "VDD".
  • the output terminal OUT transitions from "VSS" to "VDD", so that the P-type MOS transistor TR403 is turned off, the N-type MOS transistor TR404 is turned on, and the voltage VNp becomes VSS+.
  • to VSS with the time constant ⁇ f set by the resistance value Rm the P-type MOS transistor TR103 of the inverter INV103 is turned on.
  • the voltage VOUT of the output terminal OUT (node ND2) transitions to "VDD".
  • the time constant ⁇ f is set by the resistance value RPon4 of the P-type MOS transistor TR403 in the first stage and by the resistance value RNon4 of the N-type MOS transistor TR404 in the second stage.
  • the gate voltage of the P-type MOS transistor TR103 of the inverter INV103 is transitioned in two stages using the voltage clamping characteristics of the variable resistor R401, whereby the through current from the P-type MOS transistor TR103 to the N-type MOS transistor.
  • the supply current to the vibrator 101 is suppressed, and the margin of the excitation level can be expanded.
  • the logic transition of the voltage VNn of the node Nn in two stages is as follows.
  • the N-type MOS transistor TR404 of the variable resistor R401 has its drain grounded, so it acts as a clamp circuit, and the voltage VNn is changed from VSS to VDD-
  • the output terminal OUT transitions from "VDD” to "VSS", thereby turning off the N-type MOS transistor TR404 and turning on the P-type MOS transistor TR403, so that the voltage VNn becomes VDD.
  • the N-type MOS transistor TR104 of the inverter INV103 is turned on.
  • the voltage VOUT of the output terminal OUT transitions to "VSS".
  • the time constant ⁇ r is set by the resistance value RNon4 of the N-type MOS transistor TR404 in the first stage and by the resistance value RPon4 of the P-type MOS transistor TR403 in the second stage.
  • the buffer circuit BUF101 of the oscillation circuit 100 is connected between the node Np and the node Nn, and according to the control signal and the output of the inverter INV103 at the stage after the inverter INV102, A resistance circuit is provided for logically transitioning the voltage of the node Np or the node Nn in two stages.
  • the resistor circuit has a clamp circuit and a switch that short-circuits the clamp circuit.
  • a clamp circuit is generated by the source follower voltage of the transistor.
  • the input voltage of the inverter INV103 is logically transitioned in two stages, thereby suppressing the current consumption due to the through current of the inverter INV103 and the power supply voltage VDD generated at the time of the logic transition of the inverter INV103. variation and deterioration of EMI characteristics can be suppressed. Furthermore, the supply current to the vibrator 101 is suppressed, and the margin of the excitation level can be expanded.
  • clamp circuit of the variable resistor R401 shown in FIG. 7 need not be limited to grounding the drain of the transistor, and a parallel connection of a diode and a transistor or the like may be used to realize a similar function.
  • the clamp circuit of the variable resistor R401 can be controlled by connecting the gate of the P-type MOS transistor TR403 and the gate of the N-type MOS transistor TR404 in common, as shown in FIG. can.
  • variable resistor R102 including resistors and switches between the nodes Np and Nn shown in FIG.
  • the oscillator circuit of the present disclosure achieves good start-up characteristics, current consumption, low EMI, and operational stability of the oscillation operation, and is useful for extending the battery life of mobile phones and battery-driven equipment.
  • Oscillator circuit 101 Oscillator C101, C102 Load capacitance A1 Amplifier circuit SIG Control signals INV101, INV102, INV103 Inverter BUF101 Buffer circuit R101 Feedback resistor R102 Variable resistor R103 Resistor SW1 Switch TR101, TR103, TR105 P-type MOS transistor TR102, TR104, TR106 N-type MOS transistor INV104 Inverters SW2a, SW2b, SW3a, SW3b Switches TR201, TR203, TR301, TR303 P-type MOS transistors TR202, TR204, TR302, TR304 N-type MOS transistor R401 Variable resistors SW4a, SW4b Switches TR401, TR403, TR405, TR501 P-type MOS transistors TR402, TR404, TR406, TR502 N-type MOS transistors BUF401, BUF402 Buffer circuit BUF501 Buffer circuit

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Abstract

発振回路（１００）は、振動子（１０１）と、振動子（１０１）の電圧を増幅する増幅回路（Ａ１）と、を備え、増幅回路（Ａ１）は、第１の入力信号を第１のノード（Ｎｐ）と第２のノード（Ｎｎ）とに出力する第１のインバータ（ＩＮＶ１０２）と、第１のノード（Ｎｐ）と第２のノード（Ｎｎ）との信号を入力として、第３のノード（ＮＤ２）に出力信号を出力する第２のインバータ（ＩＮＶ１０３）とを備え、増幅回路（Ａ１）は、更に、第１のノード（Ｎｐ）と第２のノード（Ｎｎ）との間に接続され、制御信号によって制御される可変抵抗（Ｒ１０２）を有する。

Description

発振回路、及びバッファ回路
　本開示は、発振回路及びバッファ回路に関する。
　水晶等の振動子を用いた発振回路は、起動時に振動子で生成される微小電圧をインバータ等で構成される増幅回路で反転増幅し、増幅電圧を振動子にフィードバックすることを繰り返すことで、定常発振状態に至る。起動時及び定常発振時において、発振回路は発振動作が安定していることが求められ、また低消費電力で駆動することが望まれる。本要求を満足すため、従来、増幅回路に含まれるインバータを構成するＰ型ＭＯＳトランジスタのドレイン電流を、発振信号の振幅電圧に応じて制御する構成が提案されている（特許文献１）。また、他の例として、増幅回路に備えられた３段構成から成るインバータにおいて、２段目インバータを２並列とし、一方のインバータにはグランドＶＳＳとＮ型ＭＯＳトランジスタ間に抵抗を接続して、インバータ出力を３段目インバータのＰ型ＭＯＳトランジスタのゲートに接続し、もう一方のインバータには電源電圧ＶＤＤとＰ型ＭＯＳトランジスタ間に抵抗を接続して、インバータ出力を３段目インバータのＮ型ＭＯＳトランジスタのゲートに接続することで、３段目インバータの貫通電流を抑制する構成が提案されている（特許文献２）。
特許第６１１１０８５号公報 特開平５－１４５３４１号公報
　しかしながら、特許文献１に記載された構成においては、増幅回路の消費電流は削減されるが、論理遷移時にインバータで発生する貫通電流は十分に低減できておらず、無駄な消費電流が発生する課題がある。また、特許文献２に記載された構成においては、定常発振状態は３段目インバータの貫通電流を削減できる一方、起動時は２段目インバータの直流電圧レベル（以降、インバータ出力の直流電圧をＤＣ電圧と記載）が、それぞれに設けた抵抗によって電源電圧ＶＤＤあるいはグランドＶＳＳ付近となるため、起動時の微小電圧では３段目インバータがオン状態とならず、発振信号を生成できない課題がある。更に、２段目のインバータを２並列で構成しているため、面積が増大する課題もある。
　本開示は、上述の課題を解決するためになされたもので、回路面積を抑制しつつ、起動時の微小電圧から定常発振状態まで安定的な発振動作を実現するとともに、定常発振状態において低消費電力で駆動可能な発振回路などを提供することを目的とする。
　上記の課題を解決するために、本開示に係る発振回路は、振動子と、前記振動子の電圧を増幅する増幅回路と、を備える発振回路であって、前記増幅回路は、第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、前記第１のノードと前記第２のノードの信号とを入力として第３のノードに出力信号を出力する第２のインバータと、を備え、前記増幅回路は、更に、前記第１のノードと前記第２のノードとの間に接続され、制御信号によって制御される可変抵抗を有する。
　本開示に係る発振回路により、インバータに備えられた可変抵抗を制御信号により起動時と定常発振時とで制御することで、起動時から定常発振時に至るまでの安定した発振動作と、定常動作時の貫通電流に起因した消費電力の抑制が可能となる。
　更に、可変抵抗をトランジスタのオン抵抗により設定することで、面積増大を抑制することが可能となる。
　更に、可変抵抗の抵抗値を多段階で切り替えることで、発振回路の発振周波数が異なる場合もノードＮｐまたはノードＮｎに対して最適な遅延時間が設定でき、汎用的に発振回路を適用することが可能となる。なお、多段階とは、３段階以上であることを意味する。
　更に、可変抵抗にクランプ回路を備えて、ノードＮｐとノードＮｎとを２段階で論理遷移させて後段のインバータに入力することで、インバータの貫通電流を抑制すると共に、論理遷移時の電源電圧変動やＥＭＩ特性の劣化を抑制することが可能となる。また、振動子への供給電流を抑制することとなり、励振レベルのマージンを拡大することが可能となる。
　また、上記増幅回路をバッファ回路として利用した際にも、低消費電力、電源電圧変動及びＥＭＩ特性を改善することが可能となる。
図１は、本開示の第１の実施の形態における発振回路の構成を示す回路図である。 図２は、図１の可変抵抗を示す回路図である。 図３Ａは、本開示の第１の実施の形態における発振回路の起動時の波形図である。 図３Ｂは、本開示の第１の実施の形態における発振回路の定常発振時の波形図である。 図４は、図２の可変抵抗の変形例１を示す回路図である。 図５は、図２の可変抵抗の変形例２を示す回路図である。 図６は、図１のバッファ回路の変形例１を示す回路図である。 図７は、図２の可変抵抗の変形例３を示す回路図である。 図８は、図７の可変抵抗の変形例３におけるバッファ回路を示す回路図である。 図９は、図６のバッファ回路の変形例１の動作を示す波形図である。 図１０は、図２の可変抵抗の変形例４を示す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。
　図面を用いて本開示の第１の実施の形態を説明する。図１は本開示の発振回路１００の構成を示す回路図であり、１０１は振動子、Ｃ１０１及びＣ１０２は振動子１０１の両端に接続される負荷容量、Ａ１は振動子１０１の生成電圧を増幅して振動子１０１へフィードバックする増幅回路、ＳＩＧは増幅回路Ａ１を制御する制御信号である。図１に示すように、発振回路１００は、振動子１０１と、増幅回路Ａ１と、を備える。
　増幅回路Ａ１は、入力端子ＩＮ及び出力端子ＯＵＴと、制御信号ＳＩＧを入力する制御端子ＰＮと、を備え、更に、インバータＩＮＶ１０１と、バッファ回路ＢＵＦ１０１と、出力端子ＯＵＴの電圧ＶＯＵＴを入力端子ＩＮにフィードバックする帰還抵抗Ｒ１０１と、を備える。ここで、電圧ＶＯＵＴはインバータＩＮＶ１０１の直流電圧（以降、インバータ入力の直流電圧をＤＣバイアスと記載）であるＶＩＮ＿ｄｃを設定するためにフィードバックされる。
　バッファ回路ＢＵＦ１０１は、入力であるノードＮＤ１と、出力であるノードＮＤ２と、制御信号ＳＩＧが制御端子ＰＮを介して印加されるノードＮＤ３と、を備える。バッファ回路ＢＵＦ１０１は、インバータＩＮＶ１０２と、インバータＩＮＶ１０３とを備える。
　インバータＩＮＶ１０２は、第１の入力信号をノードＮｐとノードＮｎとに出力する第１のインバータの一例である。ノードＮｐは、第１のノードの一例であり、ノードＮｎは、第２のノードの一例である。
　インバータＩＮＶ１０２は、ノードＮＤ１を入力とするＰ型ＭＯＳトランジスタＴＲ１０１及びＮ型ＭＯＳトランジスタＴＲ１０２と、ノードＮｐとノードＮｎとの間に接続され、制御信号によって制御される可変抵抗Ｒ１０２を更に備える。可変抵抗Ｒ１０２は、Ｐ型ＭＯＳトランジスタＴＲ１０１とＮ型ＭＯＳトランジスタＴＲ１０２との間に備えられた抵抗値Ｒｎの可変抵抗である。
　インバータＩＮＶ１０３は、ノードＮｐとノードＮｎとの信号を入力として、ノードＮＤ２に出力信号を出力する第２のインバータの一例である。ノードＮＤ２は、第３のノードの一例である。インバータＩＮＶ１０３は、Ｐ型ＭＯＳトランジスタＴＲ１０１の出力ノードであるノードＮｐに接続されたＰ型ＭＯＳトランジスタＴＲ１０３と、Ｎ型ＭＯＳトランジスタＴＲ１０２の出力ノードであるノードＮｎに接続されたＮ型ＭＯＳトランジスタＴＲ１０４とを備える。
　図２は、可変抵抗Ｒ１０２を示す回路図である。Ｒ１０３は抵抗値Ｒｃの抵抗、ＳＷ１はＰ型ＭＯＳトランジスタＴＲ１０５とＮ型ＭＯＳトランジスタＴＲ１０６から成るスイッチ、ＩＮＶ１０４は制御信号ＳＩＧの反転論理信号を出力するインバータである。図２に示すように、可変抵抗Ｒ１０２は、抵抗Ｒ１０３と、スイッチＳＷ１とを有する。抵抗Ｒ１０３は、第１の抵抗の一例である。スイッチＳＷ１は、第１の抵抗（つまり、抵抗Ｒ１０３）を短絡するスイッチの一例である。
　ここで、Ｐ型ＭＯＳトランジスタＴＲ１０５のドレイン－ソース間のオン抵抗をＲＰｏｎ、Ｎ型ＭＯＳトランジスタのドレイン－ソース間のオン抵抗をＲＮｏｎとすると、スイッチＳＷ１がオン時の抵抗値Ｒｏｎは、Ｒｏｎ＝（ＲＰｏｎ×ＲＮｏｎ）／（ＲＰｏｎ＋Ｒｎｏｎ）となる。抵抗Ｒ１０３の抵抗値ＲｃとスイッチＳＷ１の抵抗値Ｒｏｎとは、抵抗値Ｒｃ＞抵抗値Ｒｏｎとなる様に設計される。
　可変抵抗Ｒ１０２の抵抗値は、制御信号によって、発振回路１００の起動時と定常発振時とで切り替えられる。より詳しくは、可変抵抗Ｒ１０２の抵抗値は、制御信号によって、発振回路１００の起動時において、発振回路１００の定常発振時より低くなるように切り替えられる。言い換えると、制御信号ＳＩＧに応じて、可変抵抗Ｒ１０２の抵抗値Ｒｏｎを、高抵抗である抵抗値Ｒｃ（以降、高抵抗Ｒｃと記載）と低抵抗である抵抗値Ｒｏｎ（以降、低抵抗Ｒｏｎと記載）とで切り替える。以降スイッチＳＷ１の抵抗値はトランジスタのオン抵抗によって決定される。
　図３Ａ及び図３Ｂは、それぞれ、本開示の実施の形態１に係る発振回路１００の起動時及び定常発振時の波形図である。図３Ａ及び図３Ｂの波形図を用いて、図１と図２で示した発振回路１００の動作を説明する。なお、各インバータＩＮＶ１０１～ＩＮＶ１０４は電源電圧ＶＤＤとグランドＶＳＳ間で駆動する。また振動子１０１の出力電圧は、ＶＩＮ＝αｉ×ｓｉｎ（ωｔ）の理想的な正弦波であるとする。ここで、αｉは振動子１０１の生成電圧の振幅であり、増幅回路Ａ１より出力電圧ＶＯＵＴが振動子１０１にフィードバックされる毎にｉがカウントされる値とし、初期値は１、その後、自然数で増加する。またωｔは位相を示すとする。
　（起動時）
　図３Ａを用いて、起動時の発振回路１００の動作を説明する。
　［時間Ｔ１］
　時間Ｔ１において、制御信号ＳＩＧを『Ｌ』に設定する。これにより、可変抵抗Ｒ１０２のＰ型ＭＯＳトランジスタＴＲ１０５及びＮ型ＭＯＳトランジスタＴＲ１０６がオン状態となり、ノードＮｐとノードＮｎとの間の抵抗値ＲｎはスイッチＳＷ１の低抵抗Ｒｏｎに設定される。また入力端子ＩＮに接続されたインバータＩＮＶ１０１のＤＣバイアスＶＩＮ＿ｄｃは、出力端子ＯＵＴの電圧ＶＯＵＴが帰還抵抗Ｒ１０１を介してフィードバックされることで、おおよそ（ＶＤＤ／２）となる。
　［時間Ｔ１～Ｔ２］
　入力端子ＩＮの電圧ＶＩＮは、振動子１０１が生成した微弱電圧α１・ｓｉｎ（ωｔ）と入力端子ＩＮのＤＣバイアスＶＩＮ＿ｄｃとにより、ＶＩＮ＝（ＶＤＤ／２＋α１×ｓｉｎ（ωｔ））・・・（１）となる。ここで、α１は数μＶから数十μＶの振幅電圧、ωｔ＝０°から１８０°間の値とし、ｓｉｎ（ωｔ）≧０とする。
　次に、インバータＩＮＶ１０１は電圧ＶＩＮを入力とし、ノードＮＤ１に反転増幅した電圧ＶＮＤ１を、ＶＮＤ１＝（ＶＤＤ／２－α１×Ｋ１×ｓｉｎ（ωｔ－θ１））・・・（２）、として出力する。ここでＫ１はインバータＩＮＶ１０１の電圧増幅度、θ１はインバータＩＮＶ１０１の論理反転時の正の値である遅延成分である。
　ノードＮＤ１の電圧ＶＮＤ１は、インバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１とＮ型ＭＯＳトランジスタＴＲ１０２とに入力される。ここで、Ｐ型ＭＯＳトランジスタＴＲ１０１のオン抵抗をＲＰｉｎｖ、Ｎ型ＭＯＳトランジスタＴＲ１０２のオン抵抗をＲＮｉｎｖとすると、ノードＮｐとノードＮｎとのＤＣ電圧のレベルは以下の通りとなる。
ＶＮｐ＿ｄｃ＝ＶＤＤ×［（Ｒｏｎ＋ＲＮｉｎｖ）／（ＲＰｉｎｖ＋Ｒｏｎ＋ＲＮｉｎｖ）］・・・（３）
ＶＮｎ＿ｄｃ＝ＶＤＤ×［（ＲＮｉｎｖ）／（ＲＰｉｎｖ＋Ｒｏｎ＋ＲＮｉｎｖ）］・・・（４）
　したがって、インバータＩＮＶ１０２のノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎは式（２）、式（３）、式（４）より、
ＶＮｐ＝ＶＮｐ＿ｄｃ＋α１×Ｋ１×Ｋ２×ｓｉｎ（ωｔ－（θ１＋θ２））・・・（５）
ＶＮｎ＝ＶＮｎ＿ｄｃ＋α１×Ｋ１×Ｋ２×ｓｉｎ（ωｔ－（θ１＋θ２））・・・（６）
となる。
　ここでＫ２はインバータＩＮＶ１０２の電圧増幅度、θ２はインバータＩＮＶ１０２の論理反転時の正の値の遅延成分であり、可変抵抗Ｒ１０２の抵抗値Ｒｎが低抵抗Ｒｏｎに設定されているため、ノードＮｐとノードＮｎとに時間差は発生しないとしている。ここで、式（３）、式（４）において、例えばＲｏｎ＝ＲＰｉｎｖ＝ＲＮｉｎｖ、ＶＤＤ＝３ｖとすると、ノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎは、式（５）、式（６）より、
ＶＮｐ＝２ｖ＋α１×Ｋ１×Ｋ２×ｓｉｎ（ωｔ－（θ１＋θ２））・・・（７）
ＶＮｎ＝１ｖ＋α１×Ｋ１×Ｋ２×ｓｉｎ（ωｔ－（θ１＋θ２））・・・（８）
となる。ここで、式（７）と式（８）とにより、ＶＮｐあるいはＶＮｎを入力とするインバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３及びＮ型ＭＯＳトランジスタＴＲ１０４のゲート－ソース間電圧Ｖｇｓを、それぞれ１ｖを中心にしたＶｇｓに設定することが可能となり、インバータＩＮＶ１０３を駆動することが可能となる。低抵抗Ｒｏｎを小さくすることで、更にＶｇｓを大きく設定できる。したがって、振動子が生成する起動時の微小電圧においても、トランジスタをオン状態に出来ることが分かる。
　ノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及び電圧ＶＮｎは、それぞれインバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３、及び、Ｎ型ＭＯＳトランジスタＴＲ１０４に印加される。電圧ＶＮｐと電圧ＶＮｎとのＤＣ電圧のレベル差が小さいとすると、増幅回路Ａ１の出力端子ＯＵＴには出力電圧ＶＯＵＴとして、ＶＯＵＴ＝（ＶＤＤ／２―α１×Ｋ１×Ｋ２×Ｋ３×ｓｉｎ（ωｔ－（θ１＋θ２＋θ３）））が出力される。ここでＫ３はインバータＩＮＶ１０３の電圧増幅度、θ３はインバータＩＮＶ１０３の論理反転時の正の値の遅延成分である。
　ここで、インバータＩＮＶ１０３の駆動条件を示す。Ｐ型ＭＯＳトランジスタＴＲ１０３及びＮ型ＭＯＳトランジスタＴＲ１０４の閾値をそれぞれ｜Ｖｔｐ１｜、Ｖｔｎ１とすると、ノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎを表す式（５）（６）は以下を満足する必要がある。
｜ＶＤＤ－ＶＮｐ｜＞｜Ｖｔｐ１｜・・・（９）
ＶＮｎ＞Ｖｔｎ１・・・（１０）
　ここで、『｜｜』は絶対値を示す。式（９）、式（１０）の条件を満たす目安として、式（３）（４）よりオン抵抗ＲＰｉｎｖ、ＲＮｉｎｖと低抵抗Ｒｏｎの関係を、
Ｒｏｎ≦ＲＰｉｎｖ、かつ、Ｒｏｎ≦ＲＮｉｎｖ・・・（１１）
とすることが望ましいが、式（９）と式（１０）とを満たすＲｏｎに設定されていれば良い。
　以上より、出力端子ＯＵＴには、増幅回路Ａ１によって入力端子ＩＮの電圧ＶＩＮを反転増幅した出力電圧ＶＯＵＴが出力される。出力電圧ＶＯＵＴが振動子１０１にフィードバックされることで、振動子１０１は微小電圧α２・ｓｉｎ（ωｔ）を生成する。ここで、α２＞α１、ωｔ＝１８０°～３６０°であり、ｓｉｎ（ωｔ）≦０となる。
　［時間Ｔ２～Ｔ３］
　振動子１０１が生成した微小電圧α２×ｓｉｎ（ωｔ）と入力端子ＩＮのＤＣバイアスＶＩＮ＿ｄｃにより、入力端子ＩＮの電圧ＶＩＮは、ＶＩＮ＝（ＶＤＤ／２＋α２×ｓｉｎ（ωｔ））となる。これにより、増幅回路Ａ１は、［時間Ｔ１～Ｔ２］と同様の動作を繰り返し、出力端子ＯＵＴに出力電圧ＶＯＵＴとして、ＶＯＵＴ＝（ＶＤＤ／２―α２×Ｋ１×Ｋ２×Ｋ３×ｓｉｎ（ωｔ－（θ１＋θ２＋θ３）））を出力する。出力電圧ＶＯＵＴが振動子１０１にフィードバックされることで、振動子は微小振幅α３×ｓｉｎ（ωｔ）を生成する。ここで、α３＞α２、３６０°≦ωｔ≦～５４０°とする。
　時間がＴ３となることで、［時間Ｔ１～Ｔ２］と同じ動作となり、振動子１０１の生成電圧が増幅されながら、これ以降、発振動作が繰り返される。振動子１０１の生成電圧αｎ×ｓｉｎ（ωｔ）（ｎは４以上の自然数）が増幅されることで、出力端子ＯＵＴの出力電圧ＶＯＵＴは、図３Ａに示す様に振幅電圧ＶＤＤの発振信号となる。これによって、定常発振状態となり、これ以降、振動子１０１の生成電圧における振幅電圧αｎは一定となる。
　以上の様に、インバータＩＮＶ１０２を構成する可変抵抗Ｒ１０２の抵抗値Ｒｎを、制御信号ＳＩＧにより起動時は低抵抗値Ｒｏｎに設定することで発振動作が可能となる。なお、インバータＩＮＶ１０２には、Ｐ型ＭＯＳトランジスタＴＲ１０１、Ｎ型ＭＯＳトランジスタＴＲ１０２、可変抵抗Ｒ１０２が含まれていれば良い。インバータＩＮＶ１０２に他のデバイスが含まれた場合もＶＤＤ－ノードＮｐ間の抵抗値Ｒｐｄ、ＶＳＳ－ノードＮｎ間の抵抗値Ｒｎｄとすると、式（１１）より、
Ｒｏｎ≦Ｒｄｐ、かつ、Ｒｏｎ≦Ｒｄｎ・・・（１２）
が満足されていれば良い。式（１２）を満足するノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎ、並びに、インバータＩＮＶ１０３の各トランジスタとの関係を示す式（９）と（１０）を満たすＲｏｎに設定されていれば良い。
　（定常発振時）
　次に図３Ｂを用いて、定常発振時の発振回路１００の回路動作を説明する。
　［時間Ｔ１］
　制御信号ＳＩＧは『Ｌ』であり、可変抵抗Ｒ１０２の抵抗値ＲｎはスイッチＳＷ１の低抵抗Ｒｏｎに設定されている。また入力端子ＩＮに接続されたインバータＩＮＶ１０１のＤＣバイアスＶＩＮ＿ｄｃは、出力端子ＯＵＴの電圧ＶＯＵＴが帰還抵抗Ｒ１０１を介してフィードバックされることで、おおよそ（ＶＤＤ／２）となる。
　［時間Ｔ１～Ｔ２］
　まず、入力端子ＩＮの電圧ＶＩＮは、振動子１０１が生成した電圧αｎ×ｓｉｎ（ωｔ）と入力端子ＩＮのＤＣバイアスＶＩＮ＿ｄｃにより、ＶＩＮ＝（ＶＤＤ／２＋αｎ×ｓｉｎ（ωｔ））となる。インバータＩＮＶ１０１は、電圧ＶＩＮを入力とし、ノードＮＤ１に電圧ＶＮＤ１として、ＶＮＤ１＝ＶＤＤ／２－αｎ×Ｋ１・ｓｉｎ（ωｔ－θｎ）、を出力する。ここで、電圧ＶＮＤ１の振幅電圧αｎ×Ｋ１は、（αｎ×Ｋ１）＞＞（ＶＤＤ－ＶＳＳ）であるとする。これにより、電圧ＶＮＤ１は電源電圧ＶＤＤ－グランドＶＳＳ間で振幅する。よって、ノードＮＤ１の電圧ＶＮＤ１は、ＶＮＤ１＝ＶＳＳとなる。なお、θｎはインバータＩＮＶ１０１の論理反転時の正の値の遅延成分である。
　次に、電圧ＶＮＤ１＝ＶＳＳが、インバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１とＮ型ＭＯＳトランジスタＴＲ１０２とに入力される。この時、ノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎは振幅電圧ＶＮｐ＝ＶＮｎ＝ＶＤＤとなる。
　ノードＮｐ及びノードＮｎのそれぞれの電圧ＶＮｐ及びＶＮｎが、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３とＮ型ＭＯＳトランジスタＴＲ１０４とに印加される。これにより、出力端子ＯＵＴには出力電圧ＶＯＵＴ＝ＶＳＳが出力される。出力電圧ＶＯＵＴが振動子１０１にフィードバックされ、振動子１０１はαｎ・ｓｉｎ（ωｔ）を生成する。ここで、ωｔ＝１８０°～３６０°とする。
　［時間Ｔ２～Ｔ３］
　入力端子ＩＮの電圧ＶＩＮは、振動子１０１が生成した電圧αｎ×ｓｉｎ（ωｔ）と入力端子ＩＮのＤＣバイアスＶＩＮ＿ｄｃにより、ＶＩＮ＝（ＶＤＤ／２＋αｎ・ｓｉｎ（ωｔ））となる。インバータＩＮＶ１０１にはＶＩＮが入力され、インバータＩＮＶ１０１はノードＮＤ１に電圧ＶＮＤ１＝ＶＤＤ／２－αｎ×Ｋ１×ｓｉｎ（ωｔ－θｎ）、を出力する。ここで、電圧ＶＮＤ１は電源電圧ＶＤＤ－グランドＶＳＳ間で振幅するため、ノードＮＤ１の電圧ＶＮＤ１は、ＶＮＤ１＝ＶＤＤとなる。
　インバータＩＮＶ１０２とＩＮＶ１０３とにおいて、［時間Ｔ１～Ｔ２］と同様の動作が行われ、出力端子ＯＵＴには、増幅回路Ａ１によって入力端子ＩＮの電圧ＶＩＮを反転増幅した出力電圧ＶＯＵＴが出力される。出力電圧ＶＯＵＴが振動子１０１にフィードバックされることで、振動子１０１は微小電圧αｎ×ｓｉｎ（ωｔ）を生成する。ここで、３６０°≦ωｔ≦５４０°とする。［時間Ｔ４］になることで、時間［Ｔ１］と同じ状態となり、上記動作を繰り返す。これにより振幅電圧ＶＤＤの発振信号が出力端子ＯＵＴより定常的に出力される。
　［時間Ｔ５］
　時間Ｔ５において、制御信号ＳＩＧを『Ｌ』から『Ｈ』に変更する。これにより、可変抵抗Ｒ１０２のＰ型ＭＯＳトランジスタＴＲ１０５とＮ型ＭＯＳトランジスタＴＲ１０６とがオフ状態となり、可変抵抗Ｒ１０２の抵抗値Ｒｎは低抵抗値Ｒｏｎから抵抗Ｒ１０３の高抵抗Ｒｃに切り替わる。これ以降、制御信号ＳＩＧが『Ｌ』から『Ｈ』に制御されることによって回路動作が切り替わるバッファ回路ＢＵＦ１０１の動作について説明する。
　［時間Ｔ５～Ｔ６］
　ノードＮＤ１の電圧ＶＮＤ１がＶＤＤからＶＳＳに遷移し、インバータＩＮＶ１０２に入力される。これによってインバータＩＮＶ１０２のＮ型ＭＯＳトランジスタＴＲ１０２はオフ状態、Ｐ型ＭＯＳトランジスタＴＲ１０１がオン状態となる。
　Ｐ型ＭＯＳトランジスタＴＲ１０１がオン状態になることで、まずノードＮｐの電圧ＶＮｐがＶＳＳからＶＤＤに遷移し、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３がオフ状態となる。一方、ノードＮｎの電圧ＶＮｎは、高抵抗値Ｒｃに設定された可変抵抗Ｒ１０２を介してＶＳＳからＶＤＤに遷移する。これによって、インバータＩＮＶ１０３のＮ型ＭＯＳトランジスタＴＲ１０４がオン状態となり、出力端子ＯＵＴの電圧ＶＯＵＴがＶＤＤからＶＳＳに遷移する。
　ここで、ノードＮｎの電圧ＶＮｎの遷移時間は、時定数τｒで設定された時間遅れるため、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３からＮ型ＭＯＳトランジスタＴＲ１０４への貫通電流を抑制することが可能となる。ここで時定数τｒ＝Ｒｃ・Ｃｎ（Ｃｎは、インバータＩＮＶ１０３のＮ型ＭＯＳトランジスタＴＲ１０４のゲート容量など）であり、高抵抗値Ｒｃの設定によって、インバータＩＮＶ１０３の論理遷移時のＰ型ＭＯＳトランジスタＴＲ１０３とＮ型ＭＯＳトランジスタＴＲ１０４とをオフ―オフ状態に設定可能となり、貫通電流を抑制することが可能となる。
　［時間Ｔ６～Ｔ７］
　時間Ｔ６～Ｔ７において、ノードＮＤ１の電圧ＶＮＤ１がＶＳＳからＶＤＤに遷移し、インバータＩＮＶ１０２に入力される。これによってインバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１はオフ状態、Ｎ型ＭＯＳトランジスタＴＲ１０２がオン状態となる。
　Ｎ型ＭＯＳトランジスタＴＲ１０２がオン状態になることで、まずノードＮｎの電圧ＶＮｎがＶＤＤからＶＳＳに遷移し、インバータＩＮＶ１０３のＮ型ＭＯＳトランジスタＴＲ１０４がオフ状態となる。一方、ノードＮｐの電圧ＶＮｐは、高抵抗値Ｒｃに設定された可変抵抗Ｒ１０２を介してＶＤＤからＶＳＳに遷移する。これによって、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３がＮ型ＭＯＳトランジスタＴＲ１０４の遷移時間に対して遅延してオン状態となり、出力端子ＯＵＴの電圧ＶＯＵＴがＶＳＳからＶＤＤに遷移する。
　ノードＮｐの電圧ＶＮｐの遷移時間は時定数τｆで設定された時間遅れるため、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３からＮ型ＭＯＳトランジスタＴＲ１０４への貫通電流を抑制することが可能となる。時定数τｆ＝Ｒｃ・Ｃｐ（Ｃｐは、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３のゲート容量など）であり、高抵抗値Ｒｃの設定によって、インバータＩＮＶ１０３の論理遷移時のＰ型ＭＯＳトランジスタＴＲ１０３とＮ型ＭＯＳトランジスタＴＲ１０４をオフ―オフ状態に設定可能であり、貫通電流に伴う無駄な消費電流を抑制することが可能となる。
　以上より、制御信号ＳＩＧにより、インバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１とＮ型ＭＯＳトランジスタＴＲ１０２間に備えられた可変抵抗Ｒ１０２の抵抗値Ｒｎを、起動時には低抵抗Ｒｏｎ、定常発振時には高抵抗Ｒｃに切り替えることで、起動時から定常発振時に至るまでの安定した発振動作と、定常動作時の低消費電力駆動とが可能となる。
　なお、制御信号ＳＩＧによって、可変抵抗Ｒ１０２の抵抗値Ｒｎを低抵抗Ｒｏｎから高抵抗Ｒｃへ切り替えるタイミングは、発振回路１００が起動時から定常発振時に至っていればいつでも良く、発振回路１００を起動したのち一定時間経過後に切り替えても良いし、発振回路１００を低消費電力で駆動する任意のタイミングで切り替えてもよい。
　また、振動子は水晶やセラミック等の圧電振動子で良い。また、増幅回路Ａ１は、バッファ回路ＢＵＦ１０１が備わっていれば良く、増幅回路Ａ１が反転増幅できる構成であればインバータ段数やインバータＩＮＶ１０１の構成は、これに限らなくてよい。また、振動子１０１と入力端子ＩＮとの間、あるいは振動子１０１と出力端子ＯＵＴとの間に、ＤＣカット用の容量やダンピング抵抗など他の素子が備えられていても良い。また、バッファ回路ＢＵＦ１０１は、第１のノードと第２のノードとの間に電位差を生成する電位差生成回路であって、制御信号によって電位差が切り替えられる電位差生成回路を有すればよい。つまり、バッファ回路ＢＵＦ１０１は、出力段として備えられた２入力インバータＩＮＶ１０３の入力電圧ＶＮｐ及びＶＮｎのそれぞれのＤＣバイアスＶＮｐ＿ｄｃ及びＶＮｎ＿ｄｃの差分電圧（ＶＮｐ＿ｄｃ－ＶＮｎ＿ｄｃ）が、制御信号に応じて２段階以上に切り替えられる電位差生成回路による構成であれば良い。電位差生成回路は、抵抗及び抵抗を短絡するスイッチから成る可変抵抗を含み、制御信号に応じて、スイッチを切り替えてもよい。また、電位差生成回路は、インバータＩＮＶ１０２の可変抵抗Ｒ１０２としてダイオードやダイオード接続されたトランジスタとスイッチによる構成でも良い。また、電位差生成回路は、抵抗及びトランジスタの両方あるいは一方を含む抵抗回路から成り、インバータＩＮＶ１０２は、複数の電流を設定可能な電流調整回路を備え、制御信号に応じて、電流調整回路を切り替えてもよい。つまり、電位差生成回路は、インバータＩＮＶ１０２に複数の電流値を設定可能な電流源あるいは電流調整回路を備え、制御信号に応じてインバータＩＮＶ１０２の論理遷移時の電流量を切り替えることでノードＮｎとノードＮｐとの間に備えられた抵抗やトランジスタ、ダイオード等から成る抵抗回路で生じる電位差を切り替える構成でも良く、このように同様の機能が実現できればこれに限らない。また、可変抵抗Ｒ１０２のスイッチはＰ型ＭＯＳトランジスタあるいはＮ型ＭＯＳトランジスタにより構成されても良い。
　（可変抵抗Ｒ１０２の変形例１）
　図４は本開示の第１の実施の形態の可変抵抗Ｒ１０２の変形例１を示すものであり、図２のスイッチＳＷ１をスイッチＳＷ２ａとスイッチＳＷ２ｂとの直列接続に置き換えたものである。制御信号ＳＩＧは制御信号ＳＩＧＡと制御信号ＳＩＧＢとから成り、ＩＮＶ２０１は制御信号ＳＩＧＡを論理反転するインバータ、ＩＮＶ２０２は制御信号ＳＩＧＢを論理反転するインバータ、ＳＷ２ａはＰ型ＭＯＳトランジスタＴＲ２０１とＮ型ＭＯＳトランジスタＴＲ２０２とから成るスイッチ、ＳＷ２ｂはＰ型ＭＯＳトランジスタＴＲ２０３とＮ型ＭＯＳトランジスタＴＲ２０４とから成るスイッチ、Ｒ２０１とＲ２０２とは抵抗、Ｎｒは抵抗Ｒ２０１とＲ２０２間のノードである。
　ノードＮｐとノードＮｎとの間の抵抗値Ｒｎは、ノードＮｐとノードＮｒとの間の抵抗値をＲｎ１、ノードＮｒとノードＮｎとの間の抵抗値をＲｎ２とすると、抵抗値Ｒｎ＝Ｒｎ１＋Ｒｎ２となる。ここで、抵抗値Ｒｎ１は制御信号ＳＩＧＡによって、抵抗Ｒ２０１の抵抗値Ｒｃ１と、スイッチＳＷ２ａの抵抗値Ｒｏｎ１に切り替えて設定される。抵抗値Ｒｏｎ１はＰ型ＭＯＳトランジスタＴＲ２０１とＮ型ＭＯＳトランジスタＴＲ２０２が両方オン状態となった時の合成抵抗であり、抵抗値Ｒｃ１に比べて低抵抗であるとする。また、抵抗値Ｒｎ２は制御信号ＳＩＧＢによって、抵抗Ｒ２０２の抵抗値Ｒｃ２と、スイッチＳＷ２ｂの抵抗値Ｒｏｎ２に切り替えて設定される。抵抗値Ｒｏｎ２はＰ型ＭＯＳトランジスタＴＲ２０３とＮ型ＭＯＳトランジスタＴＲ２０４が両方オン状態となった時の合成抵抗であり、抵抗値Ｒｃ２に比べて低抵抗であるとする。
　図４を用いて、可変抵抗Ｒ１０２の抵抗値の組み合わせについて説明する。
　［制御信号ＳＩＧＡ］
　制御信号ＳＩＧＡ＝Ｌの時、Ｐ型ＭＯＳトランジスタＴＲ２０１とＮ型ＭＯＳトランジスタＴＲ２０２とはオン状態となり、ノードＮｐとノードＮｒとの間の抵抗値Ｒｎ１はスイッチＳＷ２ａの抵抗値Ｒｏｎ１となる。一方、制御信号ＳＩＧＡ＝Ｈの時、抵抗値Ｒｎ１は抵抗値Ｒｃ１となる。
　［制御信号ＳＩＧＢ］
　制御信号ＳＩＧＢ＝Ｌの時、Ｐ型ＭＯＳトランジスタＴＲ２０３とＮ型ＭＯＳトランジスタＴＲ２０４とはオン状態となり、ノードＮｒとノードＮｎとの間の抵抗値Ｒｎ２はスイッチＳＷ２ｂの抵抗値Ｒｏｎ２となる。一方、制御信号ＳＩＧＢ＝Ｈの時、抵抗値Ｒｎ２は抵抗値Ｒｃ２となる。
　上述より、制御信号ＳＩＧＡとＳＩＧＢとを制御することで、ノードＮｐとノードＮｎとの間の抵抗値Ｒｎを（Ｒｃ１＋Ｒｃ２）、（Ｒｃ１＋Ｒｏｎ２）、（Ｒｏｎ１＋Ｒｃ２）、（Ｒｏｎ１＋Ｒｏｎ２）と多段階で切り替えることが可能となる。つまり、可変抵抗Ｒ１０２の抵抗値は、多段階で切り替え可能である。これによって、実施の形態１で述べた時定数τｒとτｆを多段階で設定することが可能となる。
　多段階で時定数τｒとτｆとの切り替えが可能になることによって、発振周波数が異なる場合もノードＮｐまたはノードＮｎに対して最適な遅延時間を設定でき、インバータＩＮＶ１０３の貫通電流を抑制し、低消費電力駆動が可能となる。
　（可変抵抗Ｒ１０２の変形例２）
　図５は本開示の第１の実施の形態の可変抵抗Ｒ１０２の変形例２を示すものであり、図２のスイッチＳＷ１をスイッチＳＷ３ａ、抵抗Ｒ１０３をスイッチＳＷ３ｂ、に置き換えている。制御信号ＳＩＧは制御信号ＳＩＧＡと制御信号ＳＩＧＢから成り、ＩＮＶ３０１は制御信号ＳＩＧＡを論理反転するインバータ、ＩＮＶ３０２は制御信号ＳＩＧＢを論理反転するインバータ、ＳＷ３ａはＰ型ＭＯＳトランジスタＴＲ３０１とＮ型ＭＯＳトランジスタＴＲ３０２とから成るスイッチ、ＳＷ３ｂはＰ型ＭＯＳトランジスタＴＲ３０３とＮ型ＭＯＳトランジスタＴＲ３０４とから成るスイッチ、である。
　図５を用いて、可変抵抗Ｒ１０２の抵抗値の組み合わせについて説明する。
　［制御信号ＳＩＧＡ］
　制御信号ＳＩＧＡ＝Ｌの時、Ｐ型ＭＯＳトランジスタＴＲ３０１とＮ型ＭＯＳトランジスタＴＲ３０２とはオン状態となり、スイッチＳＷ３ａの抵抗値はＲｏｎ１となる。ここで、抵抗値Ｒｏｎ１はＰ型ＭＯＳトランジスタＴＲ３０１とＮ型ＭＯＳトランジスタＴＲ３０２との合成オン抵抗である。制御信号ＳＩＧＡ＝Ｈの時、スイッチＳＷ３ａはオフ状態となる。
　［制御信号ＳＩＧＢ］
　制御信号ＳＩＧＢ＝Ｌの時、Ｐ型ＭＯＳトランジスタＴＲ３０３とＮ型ＭＯＳトランジスタＴＲ３０４とはオン状態となり、スイッチＳＷ３ｂの抵抗値はＲｏｎ２となる。ここで、抵抗値Ｒｏｎ２はＰ型ＭＯＳトランジスタＴＲ３０３とＮ型ＭＯＳトランジスタＴＲ３０４の合成オン抵抗である。制御信号ＳＩＧＢ＝Ｈの時、スイッチＳＷ３ｂはオフ状態となる。
　ここで、スイッチＳＷ３ｂの抵抗値Ｒｏｎ２は、Ｐ型ＭＯＳトランジスタＴＲ３０３とＮ型ＭＯＳトランジスタＴＲ３０４とのチャネル幅／チャネル長（つまり、ゲート幅／ゲート長）を小さく設定することで抵抗値を大きくすることが望ましく、スイッチＳＷ３ａの抵抗値Ｒｏｎ１より高抵抗に設定しておく。このように、可変抵抗Ｒ１０２は、トランジスタのサイズ比であるゲート長に対するゲート幅の比が異なる複数のトランジスタを含む。
　上述より、制御信号ＳＩＧＡとＳＩＧＢとを制御することで、ノードＮｐとノードＮｎとの間の抵抗値Ｒｎを、Ｒｏｎ１、Ｒｏｎ２、Ｒｏｎ１とＲｏｎ２との並列抵抗、に切り替えることが可能となる。これによって、実施の形態１で述べた時定数τｒとτｆを多段階で設定することが可能となる。
　多段階で時定数τｒとτｆとの切り替えが可能になることによって、発振回路１００の発振周波数が異なる場合もノードＮｐまたはノードＮｎに対して最適な遅延時間が設定でき、インバータＩＮＶ１０３の貫通電流を抑制し、低消費電力駆動が可能となる。また、時定数τｒとτｆとをトランジスタのオン抵抗で設定しているため、可変抵抗Ｒ１０２の回路面積を削減することが可能となる。
　以上より、可変抵抗Ｒ１０２を複数のトランジスタを組合せて構成し、制御信号で抵抗値を制御することにより、起動時の安定的な発振及び定常発振時の低消費電力駆動が可能となる。更に抵抗をトランジスタのオン抵抗で実現することでレイアウト面積削減も可能となる。
　なお、可変抵抗Ｒ１０２において、ノードＮｐとノードＮｎ間の抵抗値Ｒｎを設定するにあたり、トランジスタの並列数はこれに限らなくてよく、また直列にトランジスタを接続してスイッチを設けても良い。
　（バッファ回路ＢＵＦ１０１の変形例１）
　図６は本開示の第１の実施の形態のバッファ回路ＢＵＦ１０１の変形例１を示すものであり、図１の可変抵抗Ｒ１０２を、制御信号ＳＩＧとノードＮＤ２の電圧ＶＯＵＴによって制御される可変抵抗Ｒ４０１、に置き換えている。ここで、ノードＮＤ２と出力端子ＯＵＴは同電位であり電圧ＶＯＵＴ、可変抵抗Ｒ４０１は抵抗値Ｒｍであるとする。
　図７は可変抵抗Ｒ４０１の構成であり、図２の可変抵抗Ｒ１０２の変形例３を示すものである。図２のスイッチＳＷ１をＰ型ＭＯＳトランジスタＴＲ４０１とＮ型ＭＯＳトランジスタＴＲ４０２から成るスイッチＳＷ４ａ、抵抗Ｒ１０３を制御信号ＳＩＧと出力端子ＯＵＴの電圧ＶＯＵＴにより、Ｐ型ＭＯＳトランジスタＴＲ４０３とＮ型ＭＯＳトランジスタＴＲ４０４とを切り替えて用いるスイッチＳＷ４ｂ、に置き換えている。ここで、スイッチＳＷ４ａ及びＳＷ４ｂのオン状態の抵抗値を、それぞれ抵抗値Ｒｏｎ４及びＲｏｎ４、とする。更に、スイッチＳＷ４ｂのＰ型ＭＯＳトランジスタＴＲ４０３及びＮ型ＭＯＳトランジスタＴＲ４０４のオン状態の抵抗値をそれぞれＲＰｏｎ４、ＲＮｏｎ４とし、閾値をそれぞれ｜Ｖｔｐ４｜と｜Ｖｔｎ４｜とする。
　また、ＢＵＦ４０１とＢＵＦ４０２とは制御信号ＳＩＧ及び出力端子ＯＵＴの電圧ＶＯＵＴに応じて、ノードＦＢ１あるいはノードＦＢ２にＨｉｚあるいは電圧ＶＯＵＴを論理出力するバッファ回路、ＴＲ４０５及びＴＲ４０６は、それぞれ、制御信号ＳＩＧがＬの時、ノードＦＢ１をＶＤＤ、ノードＦＢ２をＶＳＳに設定するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ、ＩＮＶ４０１及びＩＮＶ４０２は制御信号ＳＩＧの論理を反転するインバータである。
　図８はバッファ回路ＢＵＦ４０１及びＢＵＦ４０２の回路図である。
　バッファ回路ＢＵＦ４０１とバッファ回路ＢＵＦ４０２とは、制御信号ＳＩＧと出力端子ＯＵＴの電圧ＶＯＵＴが入力され、ノードＦＢ１あるいはＦＢ２に論理出力する。ＢＵＦ５０１はバッファ回路、ＴＲ５０１及びＴＲ５０２は、それぞれ、バッファ回路ＢＵＦ５０１の電源を制御するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ、ＩＮＶ５０１は制御信号を論理反転するインバータである。
　図９は発振回路１００において、定常発振時のバッファ回路ＢＵＦ１０１の動作波形である。図９の動作波形を用いて、図１、図６から図８を用いて、バッファ回路ＢＵＦ１０１、可変抵抗Ｒ４０１の動作について説明する。
　［時間Ｔ１－時間Ｔ３］
　制御信号ＳＩＧ＝Ｌにおいて、Ｐ型ＭＯＳトランジスタＴＲ４０１とＮ型ＭＯＳトランジスタＴＲ４０２とはオン状態となる。一方、ノードＦＢ１はＰ型ＭＯＳトランジスタＴＲ４０５によりＶＤＤ、ノードＦＢ２はＮ型ＭＯＳトランジスタＴＲ４０６によりＶＳＳとなり、Ｐ型ＭＯＳトランジスタＴＲ４０３とＮ型ＭＯＳトランジスタＴＲ４０４とはオフ状態となる。これより、可変抵抗Ｒ４０１の抵抗値ＲｍはスイッチＳＷ４ａの抵抗値Ｒｏｎ４となる。抵抗値Ｒｏｎ４が式（１１）または式（１２）を満足することで、発振回路１００は安定的に発振動作を行う。
　［時間Ｔ３］
　制御信号ＳＩＧが『Ｌ』から『Ｈ』に遷移する。これにより、可変抵抗Ｒ４０１のＰ型ＭＯＳトランジスタＴＲ４０１とＮ型ＭＯＳトランジスタＴＲ４０２とはオフ状態となる。一方、バッファ回路ＢＵＦ４０１及びＢＵＦ４０２は出力端子ＯＵＴの電圧ＶＯＵＴ＝ＶＳＳをノードＦＢ１及びＦＢ２に出力し、Ｐ型ＭＯＳトランジスタＴＲ４０３はオン状態、Ｎ型ＭＯＳトランジスタＴＲ４０４はオフ状態となり、可変抵抗Ｒ４０１の抵抗値Ｒｍは抵抗値ＲＰｏｎ４となる。
　［時間Ｔ３－時間Ｔ４］
　ノードＮＤ１の電圧ＶＮＤ１がＶＳＳからＶＤＤに遷移し、インバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１がオフ状態、Ｎ型ＭＯＳトランジスタＴＲ１０２がオン状態となる。これによりノードＮｎがＶＤＤからＶＳＳに遷移し、Ｎ型ＭＯＳトランジスタＴＲ１０４がオフ状態となる。一方、ノードＮｐの電圧ＶＮｐは、可変抵抗Ｒ４０１の抵抗値Ｒｍで設定された時定数τｆでＶＤＤからＶＳＳへ遷移すると共に、２段階で論理遷移することで、Ｐ型ＭＯＳトランジスタＴＲ１０３をオン状態とする。
　ノードＮｐの電圧ＶＮｐの２段階での論理遷移は以下のとおりである。
　まず第１段階目として、可変抵抗Ｒ４０１のＰ型ＭＯＳトランジスタＴＲ４０３がドレイン接地であるためクランプ回路として作用し、電圧ＶＮｐは、ＶＤＤからＰ型ＭＯＳトランジスタＴＲ４０３のソースフォロワー電圧であるＶＳＳ＋｜Ｖｔｐ４｜まで、抵抗値Ｒｍで設定された時定数τｆで遷移する。これにより、Ｐ型ＭＯＳトランジスタＴＲ１０３が弱いオン状態となり、出力端子ＯＵＴ（ノードＮＤ２）の電圧ＶＯＵＴが『ＶＳＳ』から『ＶＤＤ』側に遷移する。次に第２段階目として、出力端子ＯＵＴが『ＶＳＳ』から『ＶＤＤ』側に遷移することで、Ｐ型ＭＯＳトランジスタＴＲ４０３はオフ状態、Ｎ型ＭＯＳトランジスタＴＲ４０４はオン状態となり、電圧ＶＮｐは、ＶＳＳ＋｜Ｖｔｐ４｜からＶＳＳへ、抵抗値Ｒｍで設定された時定数τｆで遷移し、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３がオン状態となる。これにより、出力端子ＯＵＴ（ノードＮＤ２）の電圧ＶＯＵＴが『ＶＤＤ』に遷移する。ここで、時定数τｆは、１段階目ではＰ型ＭＯＳトランジスタＴＲ４０３の抵抗値ＲＰｏｎ４、２段階目ではＮ型ＭＯＳトランジスタＴＲ４０４の抵抗値ＲＮｏｎ４によって設定される。
　以上の様に、可変抵抗Ｒ４０１の電圧クランプ特性を用いて、インバータＩＮＶ１０３のＰ型ＭＯＳトランジスタＴＲ１０３のゲート電圧を２段階で遷移させることで、Ｐ型ＭＯＳトランジスタＴＲ１０３からＮ型ＭＯＳトランジスタへの貫通電流による消費電流を抑制すると共に、Ｐ型ＭＯＳトランジスタＴＲ１０３の論理遷移時に発生する電源電圧ＶＤＤの変動やＥＭＩ特性の劣化を抑制することが可能となる。更に、振動子１０１への供給電流を抑制することとなり、励振レベルのマージンを拡大することが可能となる。
　［時間Ｔ４－時間Ｔ５］
　ノードＮＤ１の電圧ＶＮＤ１がＶＤＤからＶＳＳに遷移し、インバータＩＮＶ１０２のＰ型ＭＯＳトランジスタＴＲ１０１がオン状態、Ｎ型ＭＯＳトランジスタＴＲ１０２がオフ状態となる。これによりノードＮｐがＶＳＳからＶＤＤに遷移し、Ｐ型ＭＯＳトランジスタＴＲ１０３がオフ状態となる。一方、ノードＮｎの電圧ＶＮｎは、可変抵抗Ｒ４０１の抵抗値Ｒｍで設定された時定数τｒでＶＳＳからＶＤＤへ遷移すると共に、２段階で論理遷移することで、Ｎ型ＭＯＳトランジスタＴＲ１０４をオン状態とする。
　ノードＮｎの電圧ＶＮｎの２段階での論理遷移は以下のとおりである。
　まず第１段階目として、可変抵抗Ｒ４０１のＮ型ＭＯＳトランジスタＴＲ４０４がドレイン接地であるためクランプ回路として作用し、電圧ＶＮｎは、ＶＳＳからＮ型ＭＯＳトランジスタＴＲ４０４のソースフォロワー電圧であるＶＤＤ－｜Ｖｔｎ４｜まで、抵抗値Ｒｍで設定された時定数τｒで遷移する。これにより、Ｎ型ＭＯＳトランジスタＴＲ１０４が弱いオン状態となり、出力端子ＯＵＴ（ノードＮＤ２）の電圧ＶＯＵＴが『ＶＤＤ』から『ＶＳＳ』側に遷移する。次に第２段階目として、出力端子ＯＵＴが『ＶＤＤ』から『ＶＳＳ』側に遷移することで、Ｎ型ＭＯＳトランジスタＴＲ４０４はオフ状態、Ｐ型ＭＯＳトランジスタＴＲ４０３はオン状態となり、電圧ＶＮｎは、ＶＤＤ－｜Ｖｔｎ４｜からＶＤＤへ、抵抗値Ｒｍで設定された時定数τｆで遷移し、インバータＩＮＶ１０３のＮ型ＭＯＳトランジスタＴＲ１０４がオン状態となる。これにより、出力端子ＯＵＴ（ノードＮＤ２）の電圧ＶＯＵＴが『ＶＳＳ』に遷移する。ここで、時定数τｒは、１段階目ではＮ型ＭＯＳトランジスタＴＲ４０４の抵抗値ＲＮｏｎ４、２段階目ではＰ型ＭＯＳトランジスタＴＲ４０３の抵抗値ＲＰｏｎ４によって設定される。
　以上の様に、本変形例に係る発振回路１００のバッファ回路ＢＵＦ１０１は、ノードＮｐとノードＮｎとの間に接続され、制御信号と、インバータＩＮＶ１０２より後段のインバータＩＮＶ１０３の出力と、に応じて、ノードＮｐまたはノードＮｎの電圧を２段階で論理遷移させる抵抗回路を備える。抵抗回路は、クランプ回路と、クランプ回路を短絡するスイッチと、を有する。クランプ回路は、トランジスタのソースフォロワー電圧により生成される。可変抵抗Ｒ４０１の電圧クランプ特性を用いて、インバータＩＮＶ１０３の入力電圧を２段階で論理遷移させることで、インバータＩＮＶ１０３の貫通電流による消費電流を抑制すると共に、インバータＩＮＶ１０３の論理遷移時に発生する電源電圧ＶＤＤの変動やＥＭＩ特性の劣化を抑制することが可能となる。更に、振動子１０１への供給電流を抑制することとなり、励振レベルのマージンを拡大することが可能となる。
　［時間Ｔ５］になることで、［時間Ｔ３］と同様の状態となり、これ以降、［時間Ｔ３－Ｔ５］の上記動作が繰り返されて、低消費電力かつＥＭＩを抑制し、安定的な発振動作が行われる。
　なお、図７で示した可変抵抗Ｒ４０１のクランプ回路は、トランジスタのドレイン接地に限らなくても良く、ダイオードとトランジスタとの並列接続等を用いて同様の機能を実現しても良い。
　また、可変抵抗Ｒ４０１のクランプ回路の制御は、図１０に示す様に、Ｐ型ＭＯＳトランジスタＴＲ４０３のゲートとＮ型ＭＯＳトランジスタＴＲ４０４のゲートとを共通接続して制御しても、同様の効果を実現できる。
　また、ノードＮｐ及びノードＮｎの電圧を２段階で遷移させる手段は、図１で示したノードＮｐ及びノードＮｎ間に抵抗やスイッチを備える可変抵抗Ｒ１０２に付加することも可能である。
　本開示の発振回路は、良好な起動特性、消費電流、低ＥＭＩ、発振動作の動作安定性確保を実現するものであり、携帯電話、電池駆動機器の電池長寿命化などに有用である。
１００　発振回路
１０１　振動子
Ｃ１０１、Ｃ１０２　負荷容量
Ａ１　　増幅回路
ＳＩＧ　制御信号
ＩＮＶ１０１、ＩＮＶ１０２、ＩＮＶ１０３　インバータ
ＢＵＦ１０１　バッファ回路
Ｒ１０１　帰還抵抗
Ｒ１０２　可変抵抗
Ｒ１０３　抵抗
ＳＷ１　スイッチ
ＴＲ１０１、ＴＲ１０３、ＴＲ１０５　Ｐ型ＭＯＳトランジスタ
ＴＲ１０２、ＴＲ１０４、ＴＲ１０６　Ｎ型ＭＯＳトランジスタ
ＩＮＶ１０４　インバータ
ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ　スイッチ
ＴＲ２０１、ＴＲ２０３、ＴＲ３０１、ＴＲ３０３　Ｐ型ＭＯＳトランジスタ
ＴＲ２０２、ＴＲ２０４、ＴＲ３０２、ＴＲ３０４　Ｎ型ＭＯＳトランジスタ
Ｒ４０１　可変抵抗
ＳＷ４ａ、ＳＷ４ｂ　スイッチ
ＴＲ４０１、ＴＲ４０３、ＴＲ４０５、ＴＲ５０１　Ｐ型ＭＯＳトランジスタ
ＴＲ４０２、ＴＲ４０４、ＴＲ４０６、ＴＲ５０２　Ｎ型ＭＯＳトランジスタ
ＢＵＦ４０１、ＢＵＦ４０２　バッファ回路
ＢＵＦ５０１　バッファ回路

Claims (15)

  1. 振動子と、
    前記振動子の電圧を増幅する増幅回路と、
    を備える発振回路であって、
    前記増幅回路は、
    第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、
    前記第１のノードと前記第２のノードとの信号を入力として、第３のノードに出力信号を出力する第２のインバータと、
    を備え、
    前記増幅回路は、更に、
    前記第１のノードと前記第２のノードとの間に接続され、制御信号によって制御される可変抵抗を有する
    ことを特徴とする発振回路。
  2. 前記可変抵抗は、
    第１の抵抗と、
    前記第１の抵抗を短絡するスイッチと、
    を有することを特徴とする請求項１に記載の発振回路。
  3. 前記可変抵抗は、
    トランジスタのサイズ比であるゲート長に対するゲート幅の比が異なる複数のトランジスタを含む
    ことを特徴とする請求項１に記載の発振回路。
  4. 前記可変抵抗の抵抗値は、多段階で切り替え可能である
    ことを特徴とする請求項１から請求項３のいずれか１項に記載の発振回路。
  5. 前記可変抵抗の抵抗値は、前記制御信号によって、前記発振回路の起動時と定常発振時とで、切り替えられる
    ことを特徴とする請求項１から請求項４のいずれか１項に記載の発振回路。
  6. 前記可変抵抗の抵抗値は、前記制御信号によって、
    前記発振回路の起動時において、前記発振回路の定常発振時より低くなるように切り替えられる
    ことを特徴とする請求項１から請求項５のいずれか１項に記載の発振回路。
  7. 振動子と
    前記振動子の電圧を増幅する増幅回路と、
    を備える発振回路であって、
    前記増幅回路は、
    第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、
    前記第１のノードと前記第２のノードとの信号を入力として、第３のノードに出力信号を出力する第２のインバータと
    を備え、
    前記増幅回路は、更に、
    前記第１のノードと前記第２のノードとの間に電位差を生成する電位差生成回路であって、制御信号によって前記電位差が切り替えられる電位差生成回路を有する
    ことを特徴とする発振回路。
  8. 前記電位差生成回路が、
    抵抗及び前記抵抗を短絡するスイッチから成る可変抵抗を含み、
    前記制御信号に応じて、前記スイッチを切り替える
    ことを特徴とする請求項７に記載の発振回路。
  9. 前記電位差生成回路が、
    トランジスタのサイズ比であるゲート長に対するゲート幅の比が異なる複数のトランジスタを含み、
    前記制御信号に応じて、前記複数のトランジスタを切り替える
    ことを特徴とする請求項７に記載の発振回路。
  10. 前記電位差生成回路は、
    抵抗及びトランジスタの両方あるいは一方を含む抵抗回路から成り、
    前記第１のインバータは、
    複数の電流を設定可能な電流調整回路を備え、
    前記制御信号に応じて、前記電流調整回路を切り替える
    ことを特徴とする請求項７に記載の発振回路。
  11. 振動子と
    前記振動子の電圧を増幅する増幅回路と、
    を備える発振回路であって、
    前記増幅回路は、
    第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、
    前記第１のノードと前記第２のノードとの信号を入力として、第３のノードに出力信号を出力する第２のインバータと、
    を備え、
    前記増幅回路は、更に、
    前記第１のノードと前記第２のノードとの間に接続され、制御信号と、前記第１のインバータより後段のインバータの出力と、に応じて、前記第１のノードまたは前記第２のノードの電圧を２段階で論理遷移させる抵抗回路を備える
    ことを特徴とする発振回路。
  12. 前記抵抗回路は、
    クランプ回路と、
    前記クランプ回路を短絡するスイッチと、
    を有することを特徴とする請求項１１に記載の発振回路。
  13. クランプ回路は、トランジスタのソースフォロワー電圧により生成される
    ことを特徴とする請求項１２に記載の発振回路。
  14. 第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、
    前記第１のノードと前記第２のノードとの信号を入力として、第３のノードに出力信号を出力する第２のインバータと、
    を備え、
    更に、
    前記第１のノードと前記第２のノードとの間に電位差を生成する電位差生成回路であって、制御信号によって、前記電位差が切り替えられる電位差生成回路を有する
    ことを特徴とするバッファ回路。
  15. 第１の入力信号を第１のノードと第２のノードとに出力する第１のインバータと、
    前記第１のノードと前記第２のノードとの信号を入力として、第３のノードに出力信号を出力する第２のインバータと、
    を備え、更に、
    前記第１のノードと前記第２のノードとの間に接続され、制御信号と、前記第１のインバータより後段のインバータの出力と、に応じて、前記第１のノードまたは前記第２のノードの電圧を、２段階で論理遷移させる抵抗回路を備える
    ことを特徴とする発振回路。
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