WO2023157754A1 - 半導体記憶装置 - Google Patents

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WO2023157754A1
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Definitions

  • SRAM is widely used in semiconductor integrated circuits.
  • wiring provided in a buried interconnect (BI) layer is used instead of conventional wiring provided in a metal wiring layer formed above a transistor. is proposed.
  • BI buried interconnect
  • Non-Patent Document 1 discloses a layout structure of a 1-port SRAM cell in which bit line pairs are provided in a buried wiring layer.
  • An object of the present disclosure is to increase the speed and improve write characteristics of a semiconductor memory device in a layout structure of an SRAM cell in which bit lines are provided in a buried wiring layer, while suppressing an increase in the area of the semiconductor memory device. do.
  • a third transistor having one node connected to the first node, the other node connected to a second power supply supplying a second voltage different from the first voltage, and a gate connected to the second node; a fourth transistor having one node connected to the second node, the other node connected to the second power supply, and the gate connected to the first node, and one node connected to the first bit line and the other node connected to the first node.
  • a fifth transistor having a gate connected to each word line is connected to the first node, a second bit line having one node connected to the first bit line and forming a complementary bit line pair, and the other node connected to the second bit line.
  • a sixth transistor having a gate connected to each of the word lines, the first bit line being formed in a buried wiring layer; a first buried wiring extending in a first direction; a first wiring formed in a first wiring layer above the first to sixth transistors and extending in the first direction; and the second bit line formed in the embedded wiring layer. , a second embedded wiring extending in the first direction, and a second wiring formed in the first wiring layer and extending in the first direction.
  • a second aspect of the present disclosure is a semiconductor memory device including a 2-port SRAM cell, wherein one node of the 2-port SRAM cell is connected to a first power supply supplying a first voltage, and the other node is connected to a first node. a first transistor whose gate is connected to a second node; and a second transistor whose one node is connected to the first power supply, the other node is connected to the second node, and the gate is connected to the first node.
  • the first write bit line includes the first buried wiring formed in the buried wiring layer and the first wiring formed in the first wiring layer
  • the second write bit line includes the buried wiring layer. a second embedded wiring formed in the embedded wiring layer; and a second wiring formed in the first wiring layer.
  • the first and second write bit lines are formed in the buried interconnection layer and the M1 interconnection layer, respectively. As a result, the resistance values of the first and second write bit lines can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the resistance values of the first and second write bit lines can be reduced while suppressing an increase in the area of the semiconductor memory device. can be reduced. Therefore, it is possible to increase the speed and improve the write characteristics of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • the first bit lines include the first embedded interconnections formed in the embedded interconnection layer, the first interconnections formed in the first interconnection layer, and the second The bit line includes a second embedded interconnection formed in the embedded interconnection layer and a second interconnection formed in the first interconnection layer. That is, in the first sub-memory array, the first and second bit lines are formed in the buried interconnection layer and the M1 interconnection layer, respectively. As a result, the resistance values of the first and second bit lines can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • FIG. 2 is a plan view showing an example of the layout structure of a 1-port SRAM cell according to the first embodiment;
  • FIG. 2 is a cross-sectional view showing an example of the layout structure of a 1-port SRAM cell according to the first embodiment;
  • FIG. 2 is a cross-sectional view showing an example of the layout structure of a 1-port SRAM cell according to the first embodiment;
  • 2 is a circuit diagram showing the configuration of a 1-port SRAM cell according to the first embodiment;
  • FIG. 4 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment;
  • the semiconductor memory device comprises a plurality of SRAM cells (hereinafter simply referred to as cells as appropriate), and at least some of the plurality of SRAM cells comprise nanosheet FETs. do.
  • a nanosheet FET is an FET that uses a thin sheet (nanosheet) through which current flows.
  • the nanosheets are made of silicon, for example.
  • a semiconductor layer portion that is formed on both ends of a nanosheet and constitutes a terminal that serves as the source or drain of the nanosheet FET is referred to as a "pad”.
  • the SRAM cell includes a buried interconnect (BI: Buried Interconnect) in a buried interconnect layer formed with interconnects embedded in a substrate or STI (Shallow Trench Isolation).
  • a wiring provided in a buried wiring layer is called a buried wiring, and in particular, a power supply wiring provided in a buried wiring layer is sometimes referred to as a buried power rail (BPR).
  • BPR buried power rail
  • VDD indicates a power supply voltage, a high voltage power supply itself or a high voltage power supply line
  • VVS indicates a power supply voltage, a low voltage power supply itself or a low voltage power supply line.
  • each insulating film and the like may be omitted.
  • the nanosheet and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as “same size” and the like, which mean that the sizes and the like are the same, include the range of manufacturing variations.
  • the source and drain of a transistor are appropriately referred to as a "node" of the transistor. That is, one node of a transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIGS. 1(a) and 1(b) are plan views, and FIGS. 3(a) and 3(b) are cross-sectional views in the horizontal direction in plan view.
  • FIG. 1(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. Cell bottom is shown.
  • 2(a) is a cross section taken along line X1-X1'
  • FIG. 2(b) is a cross section taken along line X2-X2'
  • FIG. 2(c) is a cross section taken along line X3-X3'
  • FIG. 3(a) is cross section taken along line X4.
  • Fig. 3(b) is a section line X5-X5'.
  • FIG. 4 is a circuit diagram showing the configuration of a 1-port SRAM cell according to the first embodiment.
  • the 1-port SRAM cell includes load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2 to form a 1-port SRAM circuit.
  • Load transistors PU1 and PU2 are P-type FETs
  • drive transistors PD1 and PD2 and access transistors PG1 and PG2 are N-type FETs.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and has its gate connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and has its gate connected to the word line WL.
  • Bit lines BL and BLB form a complementary bit line pair.
  • bit lines BL and BLB are precharged to a high level in advance and the word line WL is driven to a high level
  • the bit lines BL and BLB are precharged according to the data written to the first and second nodes NA and NB. are determined, data can be read from the SRAM cell. Specifically, when the first node NA is at high level and the second node NB is at low level, the bit line BL remains at high level and the bit line BLB is discharged to low level. On the other hand, if the first node NA is at low level and the second node NB is at high level, the bit line BL is discharged to low level and the bit line BLB keeps high level.
  • the solid lines running vertically and horizontally in plan views such as FIG. 1 and the solid lines running vertically in cross-sectional views such as FIG. 2 indicate grids used for arranging components during design.
  • the grids are equally spaced in the X direction and equally spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction.
  • the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on a grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable to arrange the parts on a grid.
  • the dotted line that surrounds the cell in the plan view such as FIG. 1 indicates the cell frame of the 1-port SRAM cell (outer edge of the 1-port SRAM cell).
  • a 1-port SRAM cell is arranged such that its cell frame is in contact with the cell frame of an adjacent cell in the X direction or Y direction.
  • the 1-port SRAM cells reversed in the X direction are arranged on both sides of the 1-port SRAM cell in the X direction.
  • the 1-port SRAM cell inverted in the Y direction is arranged on both sides of the 1-port SRAM cell in the Y direction.
  • the embedded wiring 14 is formed between the embedded power wirings 11 and 12 . Specifically, the embedded wiring 14 is formed between a nanosheet 24 (21) and a nanosheet 25, which will be described later, in plan view. Also, the embedded wiring 15 is formed between the embedded power wirings 11 and 13 . Specifically, the embedded wiring 15 is formed between a nanosheet 22 and a nanosheet 23 (26), which will be described later, in plan view. Embedded wirings 14 and 15 correspond to bit lines BLB and BL, respectively.
  • load transistors PU1 and PU2 are formed on the N well 1.
  • Access transistor PG 2 and drive transistor PD 2 are formed on P type substrate 2 .
  • Drive transistor PD 1 and access transistor PG 1 are formed on P type substrate 3 .
  • the nanosheets 21 to 26 form channel portions of the access transistor PG2, the load transistor PU1, the drive transistor PD1, the drive transistor PD2, the load transistor PU2 and the access transistor PG1, respectively.
  • the gate wiring 31 serves as the gate of the access transistor PG2.
  • Gate interconnection 32 serves as the gates of load transistor PU1 and drive transistor PD1.
  • Gate interconnection 33 serves as the gates of drive transistor PD2 and load transistor PU2.
  • Gate interconnection 34 serves as the gate of access transistor PG1.
  • P-type semiconductor-doped pads 46 to 49 are formed at the upper end of the drawing of the nanosheet 22, the lower end of the drawing of the nanosheet 22, the upper end of the drawing of the nanosheet 25, and the lower end of the drawing of the nanosheet 25, respectively.
  • Pads 46 and 47 constitute the node of load transistor PU1.
  • Pads 48 and 49 constitute the node of load transistor PU2.
  • Local wiring (LI: Local Interconnect) 51 to 58 extending in the X direction are formed in the local wiring layer.
  • Local wiring 51 is connected to pad 40 .
  • Local wiring 52 is connected to pad 46 .
  • Local wiring 53 is connected to pad 43 .
  • Local wiring 54 is connected to pads 41 and 48 .
  • Local wiring 55 is connected to pads 47 and 44 .
  • Local wiring 56 is connected to pad 42 .
  • Local wiring 57 is connected to pad 49 .
  • Local wiring 58 is connected to pad 45 .
  • the local wiring 51 is connected to the embedded wiring 14 via a contact (Via) 111 .
  • Local wiring 52 is connected to embedded power supply wiring 11 via contact 112 .
  • the local wiring 53 is connected to the embedded power supply wiring 13 via the contact 113 .
  • Local wiring 56 is connected to embedded power supply wiring 12 via contact 114 .
  • Local wiring 57 is connected to embedded power supply wiring 11 via contact 115 .
  • Local wiring 58 is connected to embedded wiring 15 via contact 116 .
  • the local wiring 54 is connected to the gate wiring 32 via a shared-contact 61 .
  • Local wiring 55 is connected to gate wiring 33 via shared contact 62 .
  • Gate wiring 33, local wiring 55 and shared contact 62 correspond to first node NA.
  • Gate interconnection 32, local interconnection 54 and shared contact 61 correspond to second node NB.
  • the wiring 71 is connected to the local wiring 52 via the contact (Via) 81 and is connected to the local wiring 57 via the contact 82 .
  • the wiring 72 is connected to the local wiring 56 via the contact 83 .
  • the wiring 73 is connected to the local wiring 53 via the contact 84 .
  • the wiring 74 is connected to the local wiring 51 via the contact 85 .
  • the wiring 75 is connected to the local wiring 58 via contacts 86 .
  • the wiring 76 is connected to the gate wiring 31 via a contact (Gate-contact) 87 .
  • the wiring 77 is connected to the gate wiring 34 via the contact 88 .
  • the load transistor PU1 has the pad 46 connected to the embedded power supply wiring 11 and the wiring 71 supplying the power supply voltage VDD, the pad 47 connected to the local wiring 55 (first node NA), and the gate wiring 32 connected to the shared contact 61. (second node NB).
  • Load transistor PU2 has pad 49 connected to embedded power supply wiring 11 and wiring 71 supplying power supply voltage VDD, pad 48 connected to local wiring 54 (second node NB), and gate wiring 33 connected to shared contact 62 (first node NA). ) are connected respectively.
  • Drive transistor PD1 has pad 44 connected to local wiring 55 (first node NA), pad 43 connected to embedded power supply wiring 13 and wiring 73 supplying power supply voltage VSS, and gate wiring 32 connected to shared contact 61 (second node NB). ) are connected respectively.
  • Drive transistor PD2 has pad 41 connected to local wiring 54 (second node NB), pad 42 connected to embedded power supply wiring 12 and wiring 72 supplying power supply voltage VSS, and gate wiring 33 connected to shared contact 62 (first node NA). ) are connected respectively.
  • Access transistor PG1 has pad 45 connected to embedded wiring 15 and wiring 75 (bit line BL), pad 44 connected to local wiring 55 (first node NA), and gate wiring 34 connected to wiring 91 (word line WL).
  • It is Access transistor PG2 has pad 40 connected to embedded wiring 14 and wiring 74 (bit line BLB), pad 41 connected to local wiring 54 (second node NB), and gate wiring 31 connected to wiring 91 (word line WL). It is The embedded wirings 14 and 15 are formed in the embedded wiring layer so as to extend in the Y direction, and the wirings 74 and 75 are formed in the M1 wiring layer above the embedded wiring layer so as to extend in the Y direction.
  • the embedded wiring 15 and the wiring 75 corresponding to the bit line BL are formed in the embedded wiring layer and the M1 wiring layer, respectively, and the embedded wiring 14 and the wiring 74 corresponding to the bit line BLB are formed in the buried wiring layer and the M1 wiring layer. They are respectively formed in the M1 wiring layer.
  • the resistance values of the bit lines BL and BLB can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the resistance of the bit lines BL and BLB is reduced by widening the wiring width of each of the bit lines BL and BLB. Although the value can be reduced, an area increase of the semiconductor memory device occurs. In contrast, in the present embodiment, since the bit lines BL and BLB are formed in the buried wiring layer and the M1 wiring layer, respectively, the increase in the area of the semiconductor memory device is suppressed and the bit lines BL and BLB are formed. A resistance value can be reduced.
  • the wiring of the embedded wiring layer can be provided only in regions where no transistors are arranged, but the wiring of the M1 wiring layer does not have such restrictions on placement. Therefore, by providing the bit lines BL and BLB in the buried wiring layer and the M1 wiring layer, respectively, the degree of freedom in designing the wiring positions and wiring widths of the wirings 74 and 75 is increased, thereby improving the performance and power consumption of the SRAM cell. can be optimized.
  • the wiring of the embedded wiring layer can be provided only in regions where no transistors are arranged, but the wiring of the M1 wiring layer does not have such restrictions on placement. Therefore, by providing wiring for supplying the power supply voltage in each of the embedded wiring layer and the M1 wiring layer, the degree of freedom in designing the wiring positions and wiring widths of the wirings 71 to 73 is increased, and the performance of the SRAM cell is optimized. can be
  • the X-direction width of the nanosheets 21, 23, 24, and 26 is twice the X-direction width of the nanosheets 22 and 25, but is not limited to this.
  • the width of each of the nanosheets 21 to 26 in the X direction (that is, the gate width of each transistor) may be determined in consideration of the operational stability of the 1-port SRAM circuit.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 5(a) shows the upper portion of the cell, and FIG. 5(b) shows the lower portion of the cell. In FIG. 5, as compared with FIG. 1, the embedded power supply wiring 11 is omitted.
  • the distance between the nanosheets 22 and 25 in the X direction is narrower than the distance between other adjacent nanosheets in the X direction (for example, the distance between the nanosheets 22 and 23 in the X direction). Therefore, it is not easy to arrange the embedded power wiring 11 between the nanosheets 22 and 25 . Therefore, by omitting the embedded power supply wiring 11, it becomes easier to manufacture the semiconductor memory device.
  • FIG. 6 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 6(a) shows the upper portion of the cell, and FIG. 6(b) shows the lower portion of the cell. In FIG. 6, as compared with FIG. 5, the embedded power supply wirings 12 and 13 are omitted.
  • FIG. 7 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 7(a) shows the upper portion of the cell, and FIG. 7(b) shows the lower portion of the cell.
  • the wirings 72 and 73 are omitted and the wiring widths of the wirings 71, 74 and 75 are wider than in FIG. Also, the wirings 71 , 74 , 75 are wider than the embedded wirings 14 , 15 .
  • the wiring widths of the wirings 74 and 75 can be widened.
  • the resistance values of the bit lines BL and BLB can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the wiring width of the wiring 71 can be widened.
  • the resistance value of the power supply wiring that supplies the power supply voltage VDD can be reduced, so that the power supplied to the SRAM cells can be strengthened and the stability of the operation of the semiconductor memory device is improved.
  • the degree of freedom in designing the wiring positions and wiring widths of the wirings 71 to 73 is increased, and the performance of the SRAM cell can be optimized.
  • FIG. 8 is a plan view showing an example of the layout structure of a 2-port SRAM cell according to the second embodiment. Specifically, FIG. 8(a) shows the lower part of the cell, and FIG. 8(b) shows the upper part of the cell.
  • FIG. 9 is a circuit diagram showing the configuration of the 2-port SRAM cell of FIG.
  • the 2-port SRAM cell includes load transistors PU1, PU2, drive transistors PD1, PD2, access transistors PG1, PG2, read drive transistor RPD, and read access transistor RPG.
  • a two-port memory cell circuit is configured.
  • Load transistors PU1 and PU2 are P-type FETs
  • drive transistors PD1 and PD2 access transistors PG1 and PG2
  • read drive transistor RPD and read access transistor RPG are N-type FETs.
  • the load transistor PU1 is provided between the power supply voltage VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the load transistor PU1 and the drive transistor PD1 have their gates connected to the second node NB and form an inverter INV1.
  • the load transistor PU2 is provided between the power supply voltage VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the load transistor PU2 and the drive transistor PD2 have their gates connected to the first node NA and form an inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the read drive transistor RPD has a source connected to the power supply VSS, a gate connected to the second node NB, and a drain connected to the source of the read access transistor RPG.
  • the read access transistor RPG has a gate connected to the read word line RWL and a drain connected to the read bit line RBL.
  • the state of the read bit line RBL is determined according to the data written to the second node NB. , data can be read from the memory cells. Specifically, when the second node NB is at high level, the read bit line RBL is discharged to low level. On the other hand, if the second node NB is at low level, the read bit line RBL maintains high level.
  • the 2-port SRAM cell writes data to the 2-port SRAM cell by controlling the write bit lines WBL and WBLB, the read bit line RBL, the write word line WWL and the read word line RWL. It has the function of holding and reading data from a 2-port SRAM cell.
  • the 2-port SRAM cell in FIG. 8 has a read drive transistor RPD and a read access transistor RPG formed on the right side of the drawing compared to FIG.
  • a gate wiring 35 extending in the X and Z directions is formed on the right side of the gate wiring 34 in the drawing.
  • Gate interconnection 32 serves as the gate of read drive transistor RPD, and gate interconnection 35 serves as the gate of read access transistor RPG.
  • Pads 50a to 50c doped with N-type impurities are formed at the upper end of the nanosheet 27, between the nanosheets 27 and 28, and at the lower end of the nanosheet 28, respectively.
  • Pads 50a and 50b form a node of read drive transistor RPD.
  • Pads 50b and 50c constitute nodes of read access transistor RPG.
  • Local wirings 59 and 60 extending in the X direction are formed in the local wiring layer.
  • the local wiring 53 is connected with the pad 50a.
  • the local wiring 59 is connected with the pad 50b.
  • the local wiring 60 is connected with the pad 50c.
  • a wiring 78 extending in the Y direction is formed in the M1 wiring layer.
  • a wiring 79 is also formed.
  • the wiring 78 corresponds to the read bit line RBL.
  • the wiring 78 is connected to the local wiring 60 via contacts 89 .
  • the wiring 79 is connected to the gate wiring 35 via the contact 90 .
  • Wirings 92 and 93 extending in the X direction are formed in the M2 wiring layer.
  • the wiring 92 corresponds to the read word line RWL
  • the wiring 93 corresponds to the write word line WWL.
  • the wiring 92 is connected to the wiring 79 via the contact 103 .
  • the wiring 93 is connected to the wiring 76 via the contact 101 .
  • the wiring 93 is connected to the wiring 77 via the contact 102 .
  • the embedded wiring 14 and the wiring 74 correspond to the write bit line WBLB
  • the embedded wiring 15 and the wiring 75 correspond to the write bit line WBL.
  • Drive transistor PD1 has pad 44 connected to local wiring 55 (first node NA), pad 43 connected to embedded power supply wiring 13 and wiring 73 supplying power supply voltage VSS, and gate wiring 32 connected to shared contact 61 (second node NB). ) are connected respectively.
  • Drive transistor PD2 has pad 41 connected to local wiring 54 (second node NB), pad 42 connected to embedded power supply wiring 12 and wiring 72 supplying power supply voltage VSS, and gate wiring 33 connected to shared contact 62 (first node NA). ) are connected respectively.
  • Access transistor PG1 has pad 45 connected to buried wiring 15 and wiring 75 (write bit line WBL), pad 44 connected to local wiring 55 (first node NA), and gate wiring 34 connected to wiring 93 (write word line WWL). connected to each other.
  • the buried wiring 15 and the wiring 75 corresponding to the write bit line WBL are formed in the buried wiring layer and the M1 wiring layer, respectively, and the buried wiring 14 and the wiring 74 corresponding to the write bit line WBLB are the buried wirings. layer and the M1 wiring layer, respectively.
  • the resistance values of the write bit lines WBL and WBLB can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the layout structure of the SRAM cell in which the bit lines are provided in the buried wiring layer it is possible to increase the speed and improve the write characteristics of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • the wiring of the embedded wiring layer can be provided only in regions where no transistors are arranged, but the wiring of the M1 wiring layer does not have such restrictions on placement. Therefore, by providing the write bit lines WBL and WBLB in the buried wiring layer and the M1 wiring layer, respectively, the degree of freedom in designing the wiring positions and wiring widths of the wirings 74 and 75 is increased, and the performance of the SRAM cell is optimized. can be
  • the embedded power supply wiring 11 and the wiring 71 for supplying the power supply voltage VDD are formed in the embedded wiring layer and the M1 wiring layer, respectively.
  • Embedded power supply wiring 12 (13) and wiring 72 (73) for supplying power supply voltage VSS are formed in the embedded wiring layer and M1 wiring layer, respectively.
  • the embedded power supply wiring 11 may be omitted. Also, the embedded power supply wirings 12 and 13 may be omitted.
  • the X-direction width of the nanosheets 21, 23, 24, 26, 27, and 28 is twice the X-direction width of the nanosheets 22 and 25, but is not limited to this.
  • the width of each of the nanosheets 21 to 28 in the X direction (that is, the gate width of each transistor) may be determined in consideration of the operational stability of the 2-port SRAM circuit.
  • FIG. 10 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment. Specifically, FIG. 10(a) shows the upper portion of the cell, and FIG. 10(b) shows the lower portion of the cell. In FIG. 10, a buried wiring 16 is formed in the buried wiring layer as compared with FIG.
  • the embedded wiring 16 is formed between the nanosheet 23 (26) and the nanosheet 27 (28) in plan view. Embedded wiring 16 is connected to local wiring 60 via contact 117 . The embedded wiring 16 corresponds to the read bit line RBL.
  • the embedded wiring 16 and the wiring 78 corresponding to the read bit line RBL are formed in the embedded wiring layer and the M1 wiring layer, respectively.
  • the resistance value of the read bit line RBL can be reduced, so that the read characteristics of the semiconductor memory device can be improved.
  • the resistance value of the read bit line RBL can be reduced by widening the wiring width of each of the read bit lines RBL.
  • the area of the semiconductor memory device increases.
  • the resistance value of the read bit line RBL can be reduced while suppressing an increase in the area of the semiconductor memory device. can be reduced.
  • FIG. 11 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment. Specifically, FIG. 11(a) shows the upper portion of the cell, and FIG. 11(b) shows the lower portion of the cell.
  • the embedded power supply wiring 11 and the wirings 72 and 73 are omitted. Also, the wiring widths of the wirings 71, 74, 75 and 78 are widened. Also, the wirings 71 , 74 , 75 , 78 are wider than the embedded wirings 14 , 15 .
  • the wiring widths of the wirings 74, 75 and 78 can be increased.
  • the resistance values of write bit lines WBL and WBLB and read bit line RBL can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the wiring width of the wiring 71 can be widened.
  • the resistance value of the power supply wiring that supplies the power supply voltage VDD can be reduced, so that the power supplied to the SRAM cells can be strengthened and the stability of the operation of the semiconductor memory device is improved.
  • the distance between the nanosheets 22 and 25 in the X direction is narrower than the distance between other adjacent nanosheets in the X direction (for example, the distance between the nanosheets 22 and 23 in the X direction). . Therefore, it is not easy to arrange the embedded power wiring 11 between the nanosheets 22 and 25 . Therefore, by omitting the embedded power supply wiring 11, it becomes easier to manufacture the semiconductor memory device.
  • FIG. 12 is a plan view showing an example of the layout structure of circuit blocks of the semiconductor memory device according to the third embodiment.
  • FIG. 12 shows the layout of each cell, the layout of the embedded wirings 14 and 15 in the embedded wiring layer, the layout of the contacts 111 and 116 connected to the embedded wirings 14 and 15, respectively, and the wiring in the M1 wiring layer.
  • the layout of 74 and 75 and the layout of contacts 85 and 86 connected to wirings 74 and 75, respectively, are schematically shown.
  • the semiconductor memory device includes sub-memory arrays A1 and A2 arranged side by side in the Y direction.
  • An area A3 is formed between the sub-memory arrays A1 and A2, and an area A4 is formed below the sub-memory array A2 in the drawing.
  • Each of the sub-memory arrays A1 and A2 includes a plurality of SRAM cells C1.
  • each of the sub-memory arrays A1 and A2 has eight SRAM cells C1 arranged in the X direction and eight SRAM cells C1 in the Y direction. 1, 5, 6, 7, 8, 10 and 11 is arranged in SRAM cell C1.
  • the embedded wirings 14 and 15 and the wirings 74 and 75 of the SRAM cells C1 adjacent in the Y direction are connected to each other.
  • Wirings 74 and 75 are connected, respectively. That is, in the semiconductor memory device according to this embodiment, the embedded wirings 14 and 15 and the wirings 74 and 75 are each formed as wirings extending in the Y direction. Signals are written to each SRAM cell C1 via the embedded wirings 14 and 15 and the wirings 74 and 75.
  • the embedded wiring 14 and the wiring 74 are connected, and the embedded wiring 15 and the wiring 75 are connected.
  • the embedded wiring 14 and the wiring 74 are connected via wiring and contacts schematically indicated by 141, and the embedded wiring 15 and the wiring 75 are connected by 142. are connected via wires and contacts represented by
  • the embedded wiring 14 and the wiring 74 are connected, and the embedded wiring 15 and the wiring 75 are connected.
  • the embedded wiring 14 and the wiring 74 are connected, and the embedded wiring 15 and the wiring 75 are connected.
  • the resistance values of the bit lines BL and BLB can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • FIG. 13 is a plan view showing another example of the layout structure of the circuit blocks of the semiconductor memory device according to the third embodiment.
  • SRAM cells C2 are arranged in sub-memory arrays A1 and A2 instead of SRAM cells C1.
  • FIG. 14 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 14(a) shows the upper part of the cell, and FIG. 14(b) shows the lower part of the cell.
  • the SRAM cell shown in FIG. 14 is arranged as the SRAM cell C2 in FIG.
  • the contacts 85 and 86 respectively connected to the wirings 74 and 75 are omitted as compared with FIG. 13 and 14, in each SRAM cell C2, lines 74 and 75 are not connected to access transistors PG2 and PG1, respectively.
  • the embedded wiring 14 and the wiring 74, and the embedded wiring 15 and the wiring 75 are not connected via the local wirings 51 and 58, respectively.
  • the embedded wiring 14 and the wiring 74 are connected, and the embedded wiring 15 and the wiring 75 are connected.
  • the resistance values of the bit lines BL and BLB can be reduced, so that the speed of the semiconductor memory device can be increased and the write characteristics can be improved.
  • the SRAM cell C2 is arranged in the sub-memory arrays A1 and A2, but the SRAM cell C1 may be arranged in a part of the sub-memory arrays A1 and A2 instead of the SRAM cell C2. .
  • FIG. 15 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 15(a) shows the upper part of the cell, and FIG. 15(b) shows the lower part of the cell.
  • the contacts 111 and 116 connected to the embedded wirings 14 and 15, respectively are omitted as compared with FIG.
  • the SRAM cell shown in FIG. 15 may be arranged as SRAM cell C2. In this case, in each SRAM cell C2, buried interconnections 14 and 15 are not connected to access transistors PG2 and PG1, respectively.
  • FIG. 16 is a plan view showing another example of the layout structure of the circuit blocks of the semiconductor memory device according to the third embodiment.
  • SRAM cell C2 is arranged in memory sub-array A2.
  • the embedded wirings 14 and 15 of the sub-memory cell array A2 are not connected to the embedded wirings 14 and 15 of the sub-memory array A1 in the region A3.
  • wirings 74 and 75 of sub-memory array A1 are connected to embedded wirings 14 and 15 in each SRAM cell C1 on the same column and in region A3, and each SRAM on the same column in sub-memory array A2. It is connected to the selector C3 without being connected to the cell C2.
  • embedded interconnections 14 and 15 of sub-memory array A2 are connected to SRAM cell C2 in the same column, and embedded interconnections 14 and 15 of sub-memory array A1 and interconnections 74 and 75 of sub-memory arrays A1 and A2. is connected to selector C3 without being connected to .
  • a selector C3 receives a selection address signal addr corresponding to the sub-memory arrays A1 and A2, and a pair of signals of either the embedded wirings 14, 15 or the wirings 74, 75 is selected.
  • the selected signal pair is connected to the bit line pair BL, BLB and connected to a read circuit or write circuit (not shown).
  • bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • bit lines BLB and BL are arranged in region A4 via wirings 74 and 75 in sub-memory array A2.
  • the selector Since the SRAM cell C2 of FIG. 14 in which the wirings 74 and 75 are not connected to the access transistors PG2 and PG1 is arranged in the memory sub-array A2, the bit lines BLB and BL in the sub-memory array A1 are connected to the SRAM cell C2. Data in the SRAM cell C1 arranged in the sub-memory array A1 can be read out at high speed without generating a load capacitance.
  • bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • the bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • the bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • the bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75
  • the bit lines BLB and BL embedded wirings 14 and 15 and wirings 74 and 75 in the sub-memory array A1 are connected to the area A4 via the embedded wirings 14 and 15 of the sub-memory array A2, respectively.
  • interconnections 74 and 75 of sub-memory array A2 are connected to SRAM cell C2 in the same column, and are connected to embedded interconnections 14 and 15 of sub-memory array A1 and interconnections 74 and 75 of sub-memory arrays A1 and A2. It is connected to the selector C3 without being connected.
  • the wiring having the lower resistance is connected to the bit lines BL and BLB of the SRAM cell C1 of the sub-memory array A1.
  • the effect of reducing the resistance of the bit lines BL and BLB can be enhanced.
  • the load capacitance of the bit lines BL and BLB that are charged and discharged during operation can be reduced, so that power consumption can be reduced.
  • each transistor includes three nanosheets, but some or all of the transistors may include one, two, or four or more nanosheets. good.
  • cross-sectional shape of the nanosheet is rectangular in each of the above-described embodiments and modifications, it is not limited to this. For example, it may be square, circular, oval, or the like.
  • the P-type substrate 2 may be a P-well.
  • the present disclosure in the layout structure of the SRAM cell in which the bit lines are provided in the embedded wiring layer, it is possible to increase the speed and improve the write characteristics of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

１ポートＳＲＡＭセルは、ロードトランジスタ（ＰＵ１）と、ロードトランジスタ（ＰＵ２）と、ドライブトランジスタ（ＰＤ１）と、ドライブトランジスタ（ＰＤ２）と、一方のノードが埋込配線（１５）および配線（７５）に接続されたアクセストランジスタ（ＰＧ１）と、一方のノードが埋込配線（１４）および配線（７４）に接続されたアクセストランジスタ（ＰＧ２）とを備える。埋込配線（１４，１５）は埋込配線層にＹ方向に延びるように形成されており、配線（７４，７５）は埋込配線層より上層の第１配線層にＹ方向に延びるように形成されている。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特に１ポートおよび２ポートＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　半導体集積回路の高集積化のために、従来のようなトランジスタの上層に形成された金属配線層に設けられた配線ではなく、埋込配線（ＢＩ：Buried Interconnect）層に設けられた配線を用いることが提案されている。
　非特許文献１には、ビット線対が埋込配線層に設けられた１ポートＳＲＡＭセルのレイアウト構造が開示されている。
R. Mathur et al., "Buried Bitline for sub-5nm SRAM Design", 2020 IEEE International Electron Devices Meeting (IEDM), December 2020, IEDM20-409～412
　しかしながら、現在、埋込配線層に用いられる配線に使用される金属材料はタングステンなどが想定されており、一般的な半導体集積回路の配線に用いられている銅よりも抵抗が大きい。このため、ビット線に埋込配線層の配線を使用するとＳＲＡＭセルの読出しおよび書き込みの動作速度が低下するとともに、ＳＲＡＭセルに対する書込み特性が悪化することにより、動作下限電圧が高くなる。ＳＲＡＭセルの動作下限電圧を改善するために、埋込配線層のビット線の配線幅を大きくすると、ＳＲＡＭセルの面積が大きくなる。また、ビット線の配線の深さ方向の長さを大きくすることによってその抵抗値を小さくしようとしても、製造上の制約によりそれには限界があり、また、寄生容量が大きくなることによって動作速度が低下する。
　本開示は、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることを目的とする。
　本開示の第１態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１ビット線は、埋込配線層に形成されており、第１方向に延びる第１埋込配線と、前記第１～第６トランジスタよりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、前記第２ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含む。
　本開示によると、第１ビット線は、埋込配線層に形成された第１埋込配線と、第１配線層に形成された第１配線とを含み、第２ビット線は、埋込配線層に形成された第２埋込配線と、第１配線層に形成された第２配線とを含む。すなわち、第１および第２ビット線のそれぞれが、埋込配線層およびＭ１配線層に形成される。これにより、第１および第２ビット線の抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。また、埋込配線層およびＭ１配線層のそれぞれに第１および第２ビット線が形成されているため、半導体記憶装置の面積増加を抑制しつつ、各ビット線の抵抗値を低減することができる。したがって、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示の第２態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが前記第７トランジスタの他方のノードに、他方のノードが第１リードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタとを備え、前記第１ライトビット線は、埋込配線層に形成されており、第１方向に延びる第１埋込配線と、前記第１～第６トランジスタよりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、前記第２ライトビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含む。
　本開示によると、第１ライトビット線は、埋込配線層に形成された第１埋込配線と、第１配線層に形成された第１配線とを含み、第２ライトビット線は、埋込配線層に形成された第２埋込配線と、第１配線層に形成された第２配線とを含む。すなわち、第１および第２ライトビット線のそれぞれが、埋込配線層およびＭ１配線層に形成される。これにより、第１および第２ライトビット線の抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。また、埋込配線層およびＭ１配線層のそれぞれに第１および第２ライトビット線が形成されているため、半導体記憶装置の面積増加を抑制しつつ、第１および第２ライトビット線の抵抗値を低減することができる。したがって、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示の第３態様では、アレイ状に配置されたＳＲＡＭセルをそれぞれ含む第１および第２サブメモリアレイを含む半導体記憶装置であって、前記第１サブメモリアレイは、相補ビット線対を構成する第１ビット線および第２ビット線を備え、前記第２サブメモリアレイは、相補ビット線対を構成する第３ビット線および第４ビット線を備え、前記第１ビット線は、埋込配線層に形成されており、第１方向に延びる第１埋込配線と、前記埋込配線層よりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、前記第２ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含み、前記第３ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第３埋込配線、および、前記第１配線層に形成されており、前記第１方向に延びる第３配線の少なくともいずれか一方を含み、前記第４ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第４埋込配線、および、前記第１配線層に形成されており、前記第１方向に延びる第４配線の少なくともいずれか一方を含む。
　本開示によると、第１サブメモリアレイにおける、第１ビット線は、埋込配線層に形成された第１埋込配線と、第１配線層に形成された第１配線とを含み、第２ビット線は、埋込配線層に形成された第２埋込配線と、第１配線層に形成された第２配線とを含む。すなわち、第１サブメモリアレイにおいて、第１および第２ビット線のそれぞれが、埋込配線層およびＭ１配線層に形成される。これにより、第１および第２ビット線の抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。また、第１サブメモリアレイにおいて、埋込配線層およびＭ１配線層のそれぞれに第１および第２ビット線が形成されているため、半導体記憶装置の面積増加を抑制しつつ、各ビット線の抵抗値を低減することができる。したがって、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示によると、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の例を示す平面図。 第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の他の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　また、本開示では、ＳＲＡＭセルは、基板またはＳＴＩ(Shallow Trench Isolation)に埋め込まれた配線が形成された埋込配線層に、埋込配線（ＢＩ：Buried Interconnect）を備える。以下の説明では、埋込配線層に設けられる配線を、埋込配線といい、特に、埋込配線層に設けられる電源配線を埋込電源配線（ＢＰＲ：Buried Power Rail）ということがある。
　なお、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向に相当）、図面横方向をＸ方向、基板面に垂直な方向をＺ方向としている。また、「ＶＤＤ」は電源電圧、高電圧側電源自体または高電圧側電源線を示し、「ＶＳＳ」は電源電圧、低電圧側電源自体または低電圧側電源線を示す。
　また、以下の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本開示において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本開示では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（第１実施形態）
　図１～図３は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　図４は第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図である。図４に示すように、１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２により１ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　１ポートＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、１ポートＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、１ポートＳＲＡＭセルのセル枠（１ポートＳＲＡＭセルの外縁）を示す。１ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、１ポートＳＲＡＭセルのＸ方向両側には、それぞれ、１ポートＳＲＡＭセルをＸ方向に反転したものが配置される。１ポートＳＲＡＭセルのＹ方向両側には、それぞれ、１ポートＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、埋込配線層には、セルの図面上下両端にかけて、Ｙ方向に延びる埋込電源配線１１～１３および埋込配線１４，１５が形成されている。埋込電源配線１１はセルの図面中央付近に形成されており、埋込電源配線１２，１３はセルの図面左右両端にそれぞれ形成されている。埋込電源配線１１は、電源電圧ＶＤＤを供給する。埋込電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　埋込配線１４は、埋込電源配線１１，１２の間に形成されている。具体的には、埋込配線１４は、平面視において、後述するナノシート２４（２１）とナノシート２５との間に形成されている。また、埋込配線１５は、埋込電源配線１１，１３の間に形成されている。具体的には、埋込配線１５は、平面視において、後述するナノシート２２とナノシート２３（２６）との間に形成されている。埋込配線１４，１５は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。
　また、Ｎウェル１上に、ロードトランジスタＰＵ１，ＰＵ２が形成されている。Ｐ型基板２上にアクセストランジスタＰＧ２およびドライブトランジスタＰＤ２が形成されている。Ｐ型基板３上にドライブトランジスタＰＤ１およびアクセストランジスタＰＧ１が形成されている。
　図１（ｂ）に示すように、Ｘ方向およびＹ方向に広がるナノシート（nanosheet）２１～２６が形成されている。ナノシート２１～２３は、Ｘ方向において、ナノシート２１～２３の順に並んでいる。ナノシート２４～２６は、Ｘ方向において、ナノシート２４～２６の順に並んでいる。また、ナノシート２１，２４は、Ｙ方向に並んで形成されている。ナノシート２３，２６は、Ｙ方向に並んで形成されている。また、ナノシート２１，２３，２４，２６のＸ方向の幅は、ナノシート２２，２５のＸ方向の幅の２倍となっている。
　ナノシート２１～２６が、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２およびアクセストランジスタＰＧ１のチャネル部をそれぞれ構成する。
　図２（ｂ）および図３（ａ）に示すように、ナノシート２１～２６は、それぞれ、３枚のシート状の半導体（ナノシート）からなる。ナノシート２１～２６は、それぞれを構成するナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。すなわち、本実施形態に係る１ポートＳＲＡＭセルに構成されるナノシートＦＥＴは、それぞれ、３枚のナノシートを含む。
　図１（ｂ）に示すように、ゲート配線（Gate）３１～３４は、Ｘ方向およびＺ方向に延びている。ゲート配線３１，３２はＸ方向に並んでおり、ゲート配線３３，３４はＸ方向に並んでいる。
　また、ゲート配線３１は、ナノシート２１と平面視で重なっている。ゲート配線３２は、ナノシート２２，２３と平面視で重なっている。ゲート配線３３は、ナノシート２４，２５と平面視で重なっている。ゲート配線３４は、ナノシート２６と平面視で重なっている。
　ゲート配線３１は、アクセストランジスタＰＧ２のゲートとなる。ゲート配線３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートとなる。ゲート配線３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートとなる。ゲート配線３４は、アクセストランジスタＰＧ１のゲートとなる。
　ナノシート２１の図面上端、ナノシート２１，２４の間、ナノシート２４の図面下端、ナノシート２３の図面上端、ナノシート２３，２６の間、およびナノシート２６の図面下端に、Ｎ型半導体がドーピングされたパッド４０～４５がそれぞれ形成されている。パッド４０，４１がアクセストランジスタＰＧ２のノードを構成する。パッド４１，４２がドライブトランジスタＰＤ２のノードを構成する。パッド４３，４４がドライブトランジスタＰＤ１のノードを構成する。パッド４４，４５がアクセストランジスタＰＧ１のノードを構成する。
　ナノシート２２の図面上端、ナノシート２２の図面下端、ナノシート２５の図面上端、およびナノシート２５の図面下端に、Ｐ型半導体がドーピングされたパッド４６～４９がそれぞれ形成されている。パッド４６，４７がロードトランジスタＰＵ１のノードを構成する。パッド４８，４９がロードトランジスタＰＵ２のノードを構成する。
　ローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）５１～５８が形成されている。ローカル配線５１はパッド４０と接続されている。ローカル配線５２はパッド４６と接続されている。ローカル配線５３はパッド４３と接続されている。ローカル配線５４はパッド４１，４８と接続されている。ローカル配線５５はパッド４７，４４と接続されている。ローカル配線５６はパッド４２と接続されている。ローカル配線５７はパッド４９と接続されている。ローカル配線５８はパッド４５と接続されている。
　また、ローカル配線５１は、コンタクト（Via）１１１を介して、埋込配線１４と接続されている。ローカル配線５２は、コンタクト１１２を介して、埋込電源配線１１と接続されている。ローカル配線５３は、コンタクト１１３を介して、埋込電源配線１３と接続されている。ローカル配線５６は、コンタクト１１４を介して、埋込電源配線１２と接続されている。ローカル配線５７は、コンタクト１１５を介して、埋込電源配線１１と接続されている。ローカル配線５８は、コンタクト１１６を介して、埋込配線１５と接続されている。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３３と接続されている。なお、ゲート配線３３、ローカル配線５５およびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３２、ローカル配線５４およびシェアードコンタクト６１が第２ノードＮＢに相当する。
　図１（ａ）に示すように、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線７１～７５が形成されている。また、配線７６，７７が形成されている。配線７１は、電源電圧ＶＤＤを供給する。配線７２，７３は、電源電圧ＶＳＳを供給する。配線７４，７５は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。すなわち、本実施形態では、埋込配線１４および配線７４がビット線ＢＬＢに相当し、埋込配線１５および配線７５がビット線ＢＬに相当する。
　配線７１は、コンタクト（Via）８１を介してローカル配線５２と接続されており、コンタクト８２を介してローカル配線５７と接続されている。配線７２は、コンタクト８３を介して、ローカル配線５６と接続されている。配線７３は、コンタクト８４を介して、ローカル配線５３と接続されている。配線７４は、コンタクト８５を介して、ローカル配線５１と接続されている。配線７５は、コンタクト８６を介して、ローカル配線５８と接続されている。配線７６は、コンタクト（Gate-contact）８７を介して、ゲート配線３１と接続されている。配線７７は、コンタクト８８を介して、ゲート配線３４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１が形成されている。配線９１が、ワード線ＷＬに相当する。配線９１は、コンタクト１０１を介して配線７６と接続されており、コンタクト１０２を介して配線７７と接続されている。
　以上の構成により、ロードトランジスタＰＵ１は、パッド４６が電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１に、パッド４７がローカル配線５５（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ロードトランジスタＰＵ２は、パッド４９が電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１に、パッド４８がローカル配線５４（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。ドライブトランジスタＰＤ１は、パッド４４がローカル配線５５（第１ノードＮＡ）に、パッド４３が電源電圧ＶＳＳを供給する埋込電源配線１３および配線７３に、ゲート配線３２がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ドライブトランジスタＰＤ２は、パッド４１がローカル配線５４（第２ノードＮＢ）に、パッド４２が電源電圧ＶＳＳを供給する埋込電源配線１２および配線７２に、ゲート配線３３がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。アクセストランジスタＰＧ１は、パッド４５が埋込配線１５および配線７５（ビット線ＢＬ）に、パッド４４がローカル配線５５（第１ノードＮＡ）に、ゲート配線３４が配線９１（ワード線ＷＬ）にそれぞれ接続されている。アクセストランジスタＰＧ２は、パッド４０が埋込配線１４および配線７４（ビット線ＢＬＢ）に、パッド４１がローカル配線５４（第２ノードＮＢ）に、ゲート配線３１が配線９１（ワード線ＷＬ）にそれぞれ接続されている。埋込配線１４，１５は埋込配線層にＹ方向に延びるように形成されており、配線７４，７５は埋込配線層より上層のＭ１配線層にＹ方向に延びるように形成されている。
　すなわち、ビット線ＢＬに相当する埋込配線１５および配線７５が埋込配線層およびＭ１配線層にそれぞれ形成されており、ビット線ＢＬＢに相当する埋込配線１４および配線７４が埋込配線層およびＭ１配線層にそれぞれ形成される。これにより、ビット線ＢＬ，ＢＬＢの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、ビット線ＢＬ，ＢＬＢのそれぞれを埋込配線層およびＭ１配線層のいずれか一方のみで形成した場合、ビット線ＢＬ，ＢＬＢのそれぞれの配線幅を広くすることによってビット線ＢＬ，ＢＬＢの抵抗値を低減することができるが、半導体記憶装置の面積増加が発生する。これに対して、本実施形態では、埋込配線層およびＭ１配線層のそれぞれにビット線ＢＬ，ＢＬＢが形成されているため、半導体記憶装置の面積増加を抑制しつつ、ビット線ＢＬ，ＢＬＢの抵抗値を低減することができる。
　したがって、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、埋込配線層の配線は、トランジスタが配置されていない領域のみにしか設けることができないが、Ｍ１配線層の配線には、そのような配置の制約がない。このため、ビット線ＢＬ，ＢＬＢのそれぞれを埋込配線層およびＭ１配線層に設けることにより、配線７４，７５の配線位置や配線幅についての設計自由度が高くなり、ＳＲＡＭセルの性能と消費電力を最適化することができる。
　また、電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１が、埋込配線層およびＭ１配線層にそれぞれ形成されている。また、電源電圧ＶＳＳを供給する埋込電源配線１２（１３）および配線７２（７３）が、埋込配線層およびＭ１配線層にそれぞれ形成されている。これにより、ＳＲＡＭセルに供給される電源を強化することができるため、半導体記憶装置の動作の安定性が向上する。
　また、上述したように、埋込配線層の配線は、トランジスタが配置されていない領域のみにしか設けることができないが、Ｍ１配線層の配線には、そのような配置の制約がない。このため、電源電圧を供給する配線を埋込配線層およびＭ１配線層のそれぞれに設けることにより、配線７１～７３の配線位置や配線幅についての設計自由度が高くなり、ＳＲＡＭセルの性能を最適化することができる。
　なお、ナノシート２１，２３，２４，２６のＸ方向の幅はナノシート２２，２５のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２６のそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、１ポートＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　（変形例１）
　図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル上部を示し、図５（ｂ）はセル下部を示す。図５では、図１と比較すると、埋込電源配線１１が省略されている。
　図５（ｂ）に示すように、ナノシート２２，２５のＸ方向における間隔は、他の隣接するナノシート同士のＸ方向における間隔（例えば、ナノシート２２，２３のＸ方向における間隔）よりも狭い。このため、埋込電源配線１１をナノシート２２，２５の間に配置することは容易ではない。したがって、埋込電源配線１１を省略することにより、半導体記憶装置を製造しやすくなる。
　その他、図１と同様の効果を得ることができる。
　（変形例２）
　図６は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。図６では、図５と比較すると、埋込電源配線１２，１３が省略されている。
　変形例２によれば、図５と同様の効果を得ることができる。
　（変形例３）
　図７は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図７では、図５と比較すると、配線７２，７３が省略されており、配線７１，７４，７５の配線幅が広くなっている。また、配線７１，７４，７５は、埋込配線１４，１５よりも配線幅が広い。
　図７（ａ）に示すように、配線７２，７３を省略することにより、配線７４，７５の配線幅を広くすることができる。これにより、ビット線ＢＬ，ＢＬＢの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、配線７２，７３を省略することにより、配線７１の配線幅を広くすることができる。これにより、電源電圧ＶＤＤを供給する電源配線の抵抗値を低減することができるため、ＳＲＡＭセルに供給される電源を強化することができ、半導体記憶装置の動作の安定性が向上する。
　また、配線７２，７３を省略することにより、配線７１～７３の配線位置や配線幅についての設計自由度が高くなり、ＳＲＡＭセルの性能を最適化することができる。
　その他、図５と同様の効果を得ることができる。
　（第２実施形態）
　図８は、第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示す。
　図９は図８の２ポートＳＲＡＭセルの構成を示す回路図である。図９に示すように、２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２と、リードドライブトランジスタＲＰＤと、リードアクセストランジスタＲＰＧとにより構成される２ポートのメモリセル回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧは、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源電圧ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源電圧ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ライトビット線ＷＢＬと第１ノードＮＡとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。アクセストランジスタＰＧ２は、ライトビット線ＷＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。なお、ライトビット線ＷＢＬ，ＷＢＬＢは、相補ライトビット線対を構成する。
　リードドライブトランジスタＲＰＤは、ソースが電源ＶＳＳに、ゲートが第２ノードＮＢに、ドレインがリードアクセストランジスタＲＰＧのソースにそれぞれ接続されている
。リードアクセストランジスタＲＰＧは、ゲートがリードワード線ＲＷＬに、ドレインがリードビット線ＲＢＬにそれぞれ接続されている。
　図９のメモリセル回路では、相補ライトビット線対を構成するライトビット線ＷＢＬ，ＷＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ライトビット線ＷＢＬ，ＷＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ライトワード線ＷＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、予めリードビット線ＲＢＬをハイレベルにプリチャージしておき、リードワード線ＲＷＬをハイレベルに駆動すると、第２ノードＮＢに書き込まれたデータに応じてリードビット線ＲＢＬの状態が確定するため、メモリセルからのデータの読み出しを行うことができる。具体的に、第２ノードＮＢがハイレベルであれば、リードビット線ＲＢＬはローレベルにディスチャージされる。一方、第２ノードＮＢがローレベルであれば、リードビット線ＲＢＬはハイレベルを保持する。
　以上に説明したように、２ポートＳＲＡＭセルは、ライトビット線ＷＢＬ，ＷＢＬＢ，リードビット線ＲＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを制御することによって、２ポートＳＲＡＭセルへのデータ書き込み、データ保持および２ポートＳＲＡＭセルからのデータ読み出し機能を有する。
　図８の２ポートＳＲＡＭセルは、図１と比較すると、図面右側に、リードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧが形成されている。
　具体的に、図８に示すように、ナノシート２３，２６の図面右側に、ナノシート２７，２８がそれぞれ形成されている。ナノシート２７，２８がリードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧのチャネル部をそれぞれ構成する。また、ナノシート２７，２８は、Ｙ方向に並んで形成されている。また、ナノシート２７，２８のＸ方向の幅は、ナノシート２２，２５のＸ方向の幅の２倍となっている。
　ゲート配線３４の図面右側に、Ｘ方向およびＺ方向に延びるゲート配線３５が形成されている。ゲート配線３２がリードドライブトランジスタＲＰＤのゲートとなり、ゲート配線３５がリードアクセストランジスタＲＰＧのゲートとなる。
　ナノシート２７の図面上端、ナノシート２７，２８の間およびナノシート２８の図面下端に、Ｎ型の不純物がドーピングされたパッド５０ａ～５０ｃがそれぞれ形成されている。パッド５０ａ，５０ｂがリードドライブトランジスタＲＰＤのノードを構成する。パッド５０ｂ，５０ｃがリードアクセストランジスタＲＰＧのノードを構成する。
　ローカル配線層には、Ｘ方向に延びるローカル配線５９，６０が形成されている。ローカル配線５３は、パッド５０ａと接続されている。ローカル配線５９は、パッド５０ｂと接続されている。ローカル配線６０は、パッド５０ｃと接続されている。
　Ｍ１配線層には、Ｙ方向に延びる配線７８が形成されている。また、配線７９が形成されている。配線７８は、リードビット線ＲＢＬに相当する。配線７８は、コンタクト８９を介して、ローカル配線６０と接続されている。配線７９は、コンタクト９０を介して、ゲート配線３５と接続されている。
　Ｍ２配線層には、Ｘ方向に延びる配線９２，９３が形成されている。配線９２は、リードワード線ＲＷＬに相当し、配線９３は、ライトワード線ＷＷＬに相当する。配線９２は、コンタクト１０３を介して、配線７９と接続されている。配線９３は、コンタクト１０１を介して、配線７６と接続されている。また、配線９３は、コンタクト１０２を介して、配線７７と接続されている。
　なお、図８では、埋込配線１４および配線７４がライトビット線ＷＢＬＢに相当し、埋込配線１５および配線７５がライトビット線ＷＢＬに相当する。
　以上の構成により、ロードトランジスタＰＵ１は、パッド４６が電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１に、パッド４７がローカル配線５５（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ロードトランジスタＰＵ２は、パッド４９が電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１に、パッド４８がローカル配線５４（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。ドライブトランジスタＰＤ１は、パッド４４がローカル配線５５（第１ノードＮＡ）に、パッド４３が電源電圧ＶＳＳを供給する埋込電源配線１３および配線７３に、ゲート配線３２がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ドライブトランジスタＰＤ２は、パッド４１がローカル配線５４（第２ノードＮＢ）に、パッド４２が電源電圧ＶＳＳを供給する埋込電源配線１２および配線７２に、ゲート配線３３がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。アクセストランジスタＰＧ１は、パッド４５が埋込配線１５および配線７５（ライトビット線ＷＢＬ）に、パッド４４がローカル配線５５（第１ノードＮＡ）に、ゲート配線３４が配線９３（ライトワード線ＷＷＬ）にそれぞれ接続されている。アクセストランジスタＰＧ２は、パッド４０が埋込配線１４および配線７４（ライトビット線ＷＢＬＢ）に、パッド４１がローカル配線５４（第２ノードＮＢ）に、ゲート配線３１が配線９３（ライトワード線ＷＷＬ）にそれぞれ接続されている。リードドライブトランジスタＲＰＤは、パッド５０ａが埋込電源配線１３および配線７３に、ゲートがシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。リードアクセストランジスタＲＰＧは、パッド５０ｂをリードドライブトランジスタＲＰＤと共有し、パッド５０ｃが配線７８（リードビット線ＲＢＬ）に接続され、ゲートが配線９２（リードワード線ＲＷＬ）にそれぞれ接続されている。埋込配線１４，１５は埋込配線層にＹ方向に延びるように形成されており、配線７４，７５は埋込配線層より上層のＭ１配線層にＹ方向に延びるように形成されている。
　すなわち、ライトビット線ＷＢＬに相当する埋込配線１５および配線７５が埋込配線層およびＭ１配線層にそれぞれ形成されており、ライトビット線ＷＢＬＢに相当する埋込配線１４および配線７４が埋込配線層およびＭ１配線層にそれぞれ形成される。これにより、ライトビット線ＷＢＬ，ＷＢＬＢの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、ライトビット線ＷＢＬ，ＷＢＬＢのそれぞれを埋込配線層およびＭ１配線層のいずれか一方のみで形成した場合、ライトビット線ＷＢＬ，ＷＢＬＢのそれぞれの配線幅を広くすることによってライトビット線ＷＢＬ，ＷＢＬＢの抵抗値を低減することができるが、半導体記憶装置の面積増加が発生する。これに対して、本実施形態では、埋込配線層およびＭ１配線層のそれぞれにライトビット線ＷＢＬ，ＷＢＬＢが形成されているため、半導体記憶装置の面積増加を抑制しつつ、ライトビット線ＷＢＬ，ＷＢＬＢの抵抗値を低減することができる。
　したがって、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、埋込配線層の配線は、トランジスタが配置されていない領域のみにしか設けることができないが、Ｍ１配線層の配線には、そのような配置の制約がない。このため、ライトビット線ＷＢＬ，ＷＢＬＢのそれぞれを埋込配線層およびＭ１配線層に設けることにより、配線７４，７５の配線位置や配線幅についての設計自由度が高くなり、ＳＲＡＭセルの性能を最適化することができる。
　また、電源電圧ＶＤＤを供給する埋込電源配線１１および配線７１が、埋込配線層およびＭ１配線層にそれぞれ形成されている。また、電源電圧ＶＳＳを供給する埋込電源配線１２（１３）および配線７２（７３）が、埋込配線層およびＭ１配線層にそれぞれ形成されている。これにより、ＳＲＡＭセルに供給される電源を強化することができるため、半導体記憶装置の動作の安定性が向上する。
　なお、図８において、埋込電源配線１１を省略してもよい。また、埋込電源配線１２，１３を省略してもよい。
　また、ナノシート２１，２３，２４，２６，２７，２８のＸ方向の幅はナノシート２２，２５のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２８のそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、２ポートＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　（変形例１）
　図１０は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１０（ａ）はセル上部を示し、図１０（ｂ）はセル下部を示す。図１０では、図８と比較すると、埋込配線層に、埋込配線１６が形成されている。
　具体的には、埋込配線１６は、平面視において、ナノシート２３（２６）とナノシート２７（２８）との間に形成されている。埋込配線１６は、コンタクト１１７を介して、ローカル配線６０と接続されている。埋込配線１６は、リードビット線ＲＢＬに相当する。
　本変形例では、リードビット線ＲＢＬに相当する埋込配線１６および配線７８が埋込配線層およびＭ１配線層にそれぞれ形成されている。これにより、リードビット線ＲＢＬの抵抗値を低減することができるため、半導体記憶装置の読み出し特性の向上を図ることができる。
　また、リードビット線ＲＢＬを埋込配線層およびＭ１配線層のいずれか一方のみで形成した場合、リードビット線ＲＢＬのそれぞれの配線幅を広くすることによってリードビット線ＲＢＬの抵抗値を低減することができるが、半導体記憶装置の面積増加が発生する。これに対して、本実施形態では、埋込配線層およびＭ１配線層のそれぞれにリードビット線ＲＢＬが形成されているため、半導体記憶装置の面積増加を抑制しつつ、リードビット線ＲＢＬの抵抗値を低減することができる。
　したがって、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の読み出し特性の向上を図ることができる。
　その他、図８と同様の効果を得ることができる。
　（変形例２）
　図１１は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、図８と比較すると、埋込電源配線１１および配線７２，７３が省略されている。また、配線７１，７４，７５，７８の配線幅が広くなっている。また、配線７１，７４，７５，７８は、埋込配線１４，１５よりも配線幅が広い。
　図１１（ａ）に示すように、配線７２，７３を省略することにより、配線７４，７５，７８の配線幅を広くすることができる。これにより、ライトビット線ＷＢＬ，ＷＢＬＢおよびリードビット線ＲＢＬの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、配線７２，７３を省略することにより、配線７１の配線幅を広くすることができる。これにより、電源電圧ＶＤＤを供給する電源配線の抵抗値を低減することができるため、ＳＲＡＭセルに供給される電源を強化することができ、半導体記憶装置の動作の安定性が向上する。
　また、配線７２，７３を省略することにより、配線７１，７４，７５，７８の配線位置や配線幅についての設計自由度が高くなり、ＳＲＡＭセルの性能を最適化することができる。
　また、図１１（ｂ）に示すように、ナノシート２２，２５のＸ方向における間隔は、他の隣接するナノシート同士のＸ方向における間隔（例えば、ナノシート２２，２３のＸ方向における間隔）よりも狭い。このため、埋込電源配線１１をナノシート２２，２５の間に配置することは容易ではない。したがって、埋込電源配線１１を省略することにより、半導体記憶装置を製造しやすくなる。
　その他、図８と同様の効果を得ることができる。
　（第３実施形態）
　図１２は第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の例を示す平面図である。図１２は、各セルの配置と、埋込配線層における埋込配線１４，１５の配置と、埋込配線１４，１５のそれぞれに接続されるコンタクト１１１，１１６の配置と、Ｍ１配線層における配線７４，７５の配置と、配線７４，７５のそれぞれに接続されるコンタクト８５，８６の配置とを模式的に示したものである。
　図１２に示すように、第３実施形態に係る半導体記憶装置は、Ｙ方向に並んで配置されたサブメモリアレイＡ１，Ａ２を備える。サブメモリアレイＡ１，Ａ２の間には、領域Ａ３が形成されており、サブメモリアレイＡ２の図面下部には、領域Ａ４が形成されている。
　サブメモリアレイＡ１，Ａ２は、それぞれ、複数のＳＲＡＭセルＣ１を含む。図１２では、サブメモリアレイＡ１，Ａ２は、それぞれ、Ｘ方向に８つ、Ｙ方向に８つのＳＲＡＭセルＣ１がアレイ状に並んで配置されている。なお、ＳＲＡＭセルＣ１には、図１、図５、図６、図７、図８、図１０および図１１のいずれかのＳＲＡＭセルが配置される。
　また、領域Ａ３，Ａ４には、ウェルタップやローカルアンプなどを含むセルが配置される。
　図１２に示すように、サブメモリアレイＡ１，Ａ２において、Ｙ方向に隣接するＳＲＡＭセルＣ１は、埋込配線１４，１５および配線７４，７５同士が、互いに接続されている。また、領域Ａ３において、サブメモリアレイＡ１の図面下端のＳＲＡＭセルＣ１における埋込配線１４，１５および配線７４，７５と、サブメモリアレイＡ２の図面上端のＳＲＡＭセルＣ１における埋込配線１４，１５および配線７４，７５とがそれぞれ接続されている。すなわち、本実施形態に係る半導体記憶装置では、埋込配線１４，１５および配線７４，７５が、それぞれ、Ｙ方向に延びる配線として形成される。そして、埋込配線１４，１５および配線７４，７５を介して、各ＳＲＡＭセルＣ１への信号の書き込みが行われる。
　また、サブメモリアレイＡ１，Ａ２の外部の領域において、埋込配線１４と配線７４とが接続されており、埋込配線１５と配線７５とが接続されている。例えば、図１２では、領域Ａ３において、埋込配線１４と配線７４とは１４１で模式的に表される配線やコンタクトを介して接続されており、埋込配線１５と配線７５とは１４２で模式的に表される配線やコンタクトを介して接続されている。
　上述したように、ＳＲＡＭセルＣ１は、セル内において、埋込配線１４と配線７４とが接続されており、埋込配線１５と配線７５とが接続されている。また、サブメモリアレイＡ１，Ａ２の以外の領域（例えば、領域Ａ３）において、埋込配線１４と配線７４とが接続されており、埋込配線１５と配線７５とが接続されている。これにより、ビット線ＢＬ，ＢＬＢの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　（変形例１）
　図１３は第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の他の例を示す平面図である。図１３では、図１２と比較すると、サブメモリアレイＡ１，Ａ２にＳＲＡＭセルＣ１に代えてＳＲＡＭセルＣ２が配置されている。
　図１４は第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１４（ａ）はセル上部を示し、図１４（ｂ）はセル下部を示す。図１４に示すＳＲＡＭセルは、図１３におけるＳＲＡＭセルＣ２として配置されるものである。図１４では、図１と比較すると、配線７４，７５にそれぞれ接続されるコンタクト８５，８６が省略されている。すなわち、図１３および図１４では、各ＳＲＡＭセルＣ２において、配線７４，７５がアクセストランジスタＰＧ２，ＰＧ１とそれぞれ接続されていない。
　図１３および図１４では、ＳＲＡＭセルＣ２は、セル内において、埋込配線１４と配線７４および埋込配線１５と配線７５とが、各々ローカル配線５１，５８を介して接続されていないが、サブメモリアレイＡ１，Ａ２の外部の領域（例えば、領域Ａ３）において、埋込配線１４と配線７４とが接続されており、埋込配線１５と配線７５とが接続されている。これにより、ビット線ＢＬ，ＢＬＢの抵抗値を低減することができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、配線７４，７５をＳＲＡＭセルＣ２内のトランジスタに接続する必要がないため、配線７４，７５の設計自由度が向上する。
　なお、本変形例では、サブメモリアレイＡ１，Ａ２にＳＲＡＭセルＣ２が配置されているが、サブメモリアレイＡ１，Ａ２の一部にＳＲＡＭセルＣ２に代えてＳＲＡＭセルＣ１が配置されていてもよい。
　図１５は第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１５（ａ）はセル上部を示し、図１５（ｂ）はセル下部を示す。図１５では、図１と比較すると、埋込配線１４，１５にそれぞれ接続されるコンタクト１１１，１１６が省略されている。図１３において、図１４に示すＳＲＡＭセルに代えて、図１５に示すＳＲＡＭセルを、ＳＲＡＭセルＣ２として配置してもよい。この場合、各ＳＲＡＭセルＣ２において、埋込配線１４，１５がアクセストランジスタＰＧ２，ＰＧ１とそれぞれ接続されていない。
　図１５によって、図１４と同様の効果を得ることができる。
　（変形例２）
　図１６は第３実施形態に係る半導体記憶装置の回路ブロックのレイアウト構造の他の例を示す平面図である。図１６は、図１２と比較すると、メモリサブアレイＡ２にＳＲＡＭセルＣ２が配置されている。また、図１６は、図１２、図１３と比較すると、領域Ａ３においてサブメモリセルアレイＡ２の埋め込み配線１４，１５が、サブメモリアレイＡ１の埋込配線１４，１５と接続されていない。
　さらに、領域Ａ４には、サブメモリアレイＡ１，Ａ２の各列に対応するように、セレクタＣ３が配置されている。領域Ａ４に配置された各セレクタＣ３は、対応するＳＲＡＭセルＣ２の埋込配線１４，１５および配線７４，７５と接続されている。
　図１６に示すように、サブメモリアレイＡ１の配線７４，７５は、同一列の各ＳＲＡＭセルＣ１内および領域Ａ３で埋込配線１４，１５に接続され、サブメモリアレイＡ２において同一列の各ＳＲＡＭセルＣ２とは接続されることなく、セレクタＣ３に接続されている。一方、サブメモリアレイＡ２の埋込配線１４，１５は、同一列のＳＲＡＭセルＣ２と接続され、サブメモリアレイＡ１の埋込配線１４，１５、および、サブメモリアレイＡ１，Ａ２の配線７４，７５と接続されることなく、セレクタＣ３に接続されている。
　セレクタＣ３は、サブメモリアレイＡ１，Ａ２に対応する選択アドレス信号ａｄｄｒを受信し、埋込配線１４，１５と配線７４，７５とのいずれか一方の一対の信号が選択される。選択された信号対はビット線対ＢＬ，ＢＬＢに接続されて、図示しない読み出し回路または書き込み回路に接続される。
　本変形例では、サブメモリアレイＡ１におけるビット線ＢＬＢ，ＢＬ（埋込配線１４，１５および配線７４，７５）が、サブメモリアレイＡ２の配線７４，７５をそれぞれ介して、領域Ａ４に配置されたセレクタと接続される。メモリサブアレイＡ２に、アクセストランジスタＰＧ２，ＰＧ１に配線７４，７５がそれぞれ接続されていない図１４のＳＲＡＭセルＣ２が配置されているため、サブメモリアレイＡ１におけるビット線ＢＬＢ，ＢＬに、ＳＲＡＭセルＣ２の負荷容量が生じず、サブメモリアレイＡ１に配置されたＳＲＡＭセルＣ１のデータを高速に読み出すことができる。
　なお、本変形例では、サブメモリアレイＡ１におけるビット線ＢＬＢ，ＢＬ（埋込配線１４，１５および配線７４，７５）が、サブメモリアレイＡ２の埋込配線１４，１５をそれぞれ介して、領域Ａ４に配置されたセレクタと接続されてもよい。その場合、サブメモリアレイＡ２の配線７４，７５が、同一列のＳＲＡＭセルＣ２と接続され、サブメモリアレイＡ１の埋込配線１４，１５、および、サブメモリアレイＡ１，Ａ２の配線７４，７５と接続されることなく、セレクタＣ３に接続される。この場合、サブメモリアレイＡ２のＳＲＡＭセルＣ２に図１５のＳＲＡＭセルが配置される。
　ここで、サブメモリアレイＡ２のＳＲＡＭセルＣ２の配線７４，７５、および、埋込配線１４，１５のうち、より低抵抗である配線を、サブメモリアレイＡ１のＳＲＡＭセルＣ１のビット線ＢＬ，ＢＬＢとして動作通過配線として選択することにより、ビット線ＢＬ，ＢＬＢの低抵抗化の効果を高めることができる。さらに、領域Ａ４のセレクタによって、接続するビット線ＢＬ，ＢＬＢを切り替えることによって、動作時に充放電されるビット線ＢＬ，ＢＬＢの負荷容量を低減できるので、低電力化を図ることができる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト６１，６２はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例において、Ｐ型基板２はＰウェルであってもよい。
　本開示では、ビット線が埋込配線層に設けられたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　１１～１３　埋込電源配線
　１４～１６　埋込配線
　２１～２８　ナノシート
　３１～３６　ゲート配線
　４０～４９，５０ａ～５０ｃ　パッド
　５１～５８　ローカル配線
　６１，６２　シェアードコンタクト
　７１～７９　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＢＬ，ＷＢＬＢ　ライトビット線
　ＲＢＬ　リードビット線
　ＷＬ　ワード線
　ＷＷＬ　ライトワード線
　ＲＷＬ　リードワード線
　Ａ１，Ａ２　サブメモリアレイ
　Ａ３，Ａ４　領域

Claims (15)

  1. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、
    　　埋込配線層に形成されており、第１方向に延びる第１埋込配線と、
    　　前記第１～第６トランジスタよりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、
    　前記第２ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含む
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　前記埋込配線層に形成されており、前記第２電源に接続されており、前記第１方向に延びる第１埋込電源配線と、
    　前記第１配線層に形成されており、前記第２電源に接続されており、前記第１方向に延びる第３配線とをさらに備える
    　ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　前記埋込配線層に形成されており、前記第１電源に接続されており、前記第１方向に延びる第２埋込電源配線と、
    　前記第１配線層に形成されており、前記第１電源に接続されており、前記第１方向に延びる第４配線とをさらに備える
    　ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第１配線は、前記第１埋込配線よりも配線幅が広く、
    　前記第２配線は、前記第２埋込配線よりも配線幅が広い
    　ことを特徴とする半導体記憶装置。
  5. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　　一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、
    　　一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、
    　　一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　　一方のノードが前記第７トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１ライトビット線は、
    　　埋込配線層に形成されており、第１方向に延びる第１埋込配線と、
    　　前記第１～第６トランジスタよりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、
    　前記第２ライトビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含む
    　ことを特徴とする半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記リードビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第３埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第３配線とを含む
    　ことを特徴とする半導体記憶装置。
  7. 　請求項５記載の半導体記憶装置において、
    　前記第１配線は、前記第１埋込配線よりも配線幅が広く、
    　前記第２配線は、前記第２埋込配線よりも配線幅が広い
    　ことを特徴とする半導体記憶装置。
  8. 　アレイ状に配置されたＳＲＡＭセルをそれぞれ含む第１および第２サブメモリアレイを含む半導体記憶装置であって、
    　前記第１サブメモリアレイは、相補ビット線対を構成する第１ビット線および第２ビット線を備え、
    　前記第２サブメモリアレイは、相補ビット線対を構成する第３ビット線および第４ビット線を備え、
    　前記第１ビット線は、
    　　埋込配線層に形成されており、第１方向に延びる第１埋込配線と、
    　　前記埋込配線層よりも上層の第１配線層に形成されており、前記第１方向に延びる第１配線とを含み、
    　前記第２ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第２埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第２配線とを含み、
    　前記第３ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第３埋込配線、および、前記第１配線層に形成されており、前記第１方向に延びる第３配線の少なくともいずれか一方を含み、
    　前記第４ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第４埋込配線、および、前記第１配線層に形成されており、前記第１方向に延びる第４配線の少なくともいずれか一方を含む
    　ことを特徴とする半導体記憶装置。
  9. 　請求項８に記載の半導体記憶装置において、
    　前記第３ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第３埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第３配線とを含み、
    　前記第４ビット線は、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第４埋込配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第４配線とを含み、
    　前記第１埋込配線は、前記第３埋込配線と接続されており、
    　前記第２埋込配線は、前記第４埋込配線と接続されており、
    　前記第１配線は、前記第３配線と接続されており、
    　前記第２配線は、前記第４配線と接続されている
    　ことを特徴とする半導体記憶装置。
  10. 　請求項９に記載の半導体記憶装置において、
    　前記第１および第２サブメモリアレイの間には、第１領域が形成されており、
    　前記第１埋込配線および前記第３埋込配線は、前記第１領域において、前記第１配線および前記第３配線と接続されており、
    　前記第２埋込配線および前記第４埋込配線は、前記第１領域において、前記第２配線および前記第４配線と接続されている
    　ことを特徴とする半導体記憶装置。
  11. 　請求項１０に記載の半導体記憶装置において、
    　前記第１サブメモリアレイにおける前記ＳＲＡＭセルは、前記第１サブメモリアレイが配置されている領域内において、前記第１配線および前記第２配線と接続されておらず、
    　前記第２サブメモリアレイにおける前記ＳＲＡＭセルは、前記第２サブメモリアレイが配置されている領域内において、前記第３配線および前記第４配線と接続されていない
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１０に記載の半導体記憶装置において、
    　前記第１サブメモリアレイにおける前記ＳＲＡＭセルは、前記第１サブメモリアレイが配置されている領域内において、前記第１埋込配線および前記第２埋込配線と接続されておらず、
    　前記第２サブメモリアレイにおける前記ＳＲＡＭセルは、前記第２サブメモリアレイが配置されている領域内において、前記第３配線および前記第４配線と接続されていない
    　ことを特徴とする半導体記憶装置。
  13. 　請求項８に記載の半導体記憶装置において、
    　前記第３ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第３埋込配線を含み、
    　前記第４ビット線は、前記埋込配線層に形成されており、前記第１方向に延びる第４埋込配線を含む
    　ことを特徴とする半導体記憶装置。
  14. 　請求項８に記載の半導体記憶装置において、
    　前記第２サブメモリアレイは、
    　　前記第１配線層に形成されており、前記第１方向に延びる第３配線と、
    　　前記第１配線層に形成されており、前記第１方向に延びる第４配線とを含み、
    　前記第２サブメモリアレイにおける前記ＳＲＡＭセルは、前記第２サブメモリアレイが配置されている領域内において、前記第３配線および前記第４配線と接続されておらず、
    　前記第１および第２サブメモリアレイの間には、第１領域が形成されており、
    　前記第３配線は、前記第１領域において、前記第１配線および前記第１埋込配線と接続されており、
    　前記第４配線は、前記第１領域において、前記第２配線および前記第２埋込配線と接続されている
    　ことを特徴とする半導体記憶装置。
  15. 　請求項８に記載の半導体記憶装置において、
    　前記第２サブメモリアレイは、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第３配線と、
    　　前記埋込配線層に形成されており、前記第１方向に延びる第４配線とを含み、
    　前記第２サブメモリアレイにおける前記ＳＲＡＭセルは、前記第２サブメモリアレイが配置されている領域内において、前記第３配線および前記第４配線と接続されておらず、
    　前記第１および第２サブメモリアレイの間には、第１領域が形成されており、
    　前記第３配線は、前記第１領域において、前記第１配線および前記第１埋込配線と接続されており、
    　前記第４配線は、前記第１領域において、前記第２配線および前記第２埋込配線と接続されている
    ことを特徴とする半導体記憶装置。
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