WO2023135739A1 - 半導体記憶装置及びメモリシステム - Google Patents

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WO2023135739A1
WO2023135739A1 PCT/JP2022/001095 JP2022001095W WO2023135739A1 WO 2023135739 A1 WO2023135739 A1 WO 2023135739A1 JP 2022001095 W JP2022001095 W JP 2022001095W WO 2023135739 A1 WO2023135739 A1 WO 2023135739A1
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WO
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circuit
signal
voltage
mode
semiconductor memory
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Application number
PCT/JP2022/001095
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English (en)
French (fr)
Inventor
康伯 平嶋
勝 小柳
Original Assignee
キオクシア株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Definitions

  • the embodiments of the present invention relate to semiconductor memory devices and memory systems.
  • a memory system using a NAND flash memory as a semiconductor memory device is known.
  • a semiconductor memory device and a memory system capable of switching the communication method between the memory controller and the semiconductor memory device are provided.
  • a semiconductor memory device includes a nonvolatile memory cell, a detection circuit that detects a first voltage and selects one of a first mode and a second mode based on the first voltage, a first mode and a second mode. a transmitter for outputting a first signal corresponding to one of the second modes.
  • the sensing circuit selects the first mode when the first voltage is greater than or equal to the determination value, and selects the second mode when the first voltage is less than the determination value.
  • the transmitter outputs a first signal with a first amplitude in the first mode, and outputs a first signal with a second amplitude smaller than the first amplitude in the second mode.
  • FIG. 1 is a block diagram showing the overall configuration of a data processing device including a memory system according to the first embodiment.
  • FIG. 2 is a block diagram showing the basic configuration of the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a circuit diagram of a memory cell array included in the semiconductor memory device according to the first embodiment.
  • FIG. 4 is a block diagram of a memory interface circuit included in the memory controller according to the first embodiment;
  • FIG. 5 is a block diagram of an input/output circuit included in the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a circuit diagram of a detection circuit included in the memory controller according to the first embodiment.
  • FIG. 7 is a circuit diagram of a detection circuit included in the semiconductor memory device according to the first embodiment.
  • FIG. 1 is a block diagram showing the overall configuration of a data processing device including a memory system according to the first embodiment.
  • FIG. 2 is a block diagram showing the basic configuration of the semiconductor memory device according to the first embodiment.
  • FIG. 3 is
  • FIG. 8 is a circuit diagram of a receiver and a termination circuit in the transmitter/receiver circuit 104 included in the memory controller according to the first embodiment.
  • FIG. 9 is a circuit diagram of a receiving section and a terminating circuit in the transmitting/receiving circuit 105 provided in the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a circuit diagram of a receiving section and a terminating circuit in the transmitting/receiving circuit 224 provided in the semiconductor memory device according to the first embodiment.
  • FIG. 11 is a circuit diagram of a receiving section and a terminating circuit in the transmitting/receiving circuit 225 provided in the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a circuit diagram of a transmitter included in the memory controller according to the first embodiment; FIG.
  • FIG. 13 is a circuit diagram of a transmitter included in the semiconductor memory device according to the first embodiment.
  • FIG. 14 is a conceptual diagram when the signal DQ is transmitted from the transmission section of the semiconductor memory device according to the first embodiment to the reception section of the memory controller.
  • FIG. 15 is a diagram showing an example of signal waveforms of signals that are input to the receiving unit provided in the memory controller according to the first embodiment in the LTT mode and the PI LTT mode.
  • FIG. 16 is a block diagram showing the overall configuration of a data processing device including a memory system according to the second embodiment.
  • FIG. 1 is a block diagram showing the overall configuration of the data processing device 1. As shown in FIG. In addition, in the example of FIG. 1, a part of the connection between each component is indicated by the arrowed line, but the connection between each component is not limited to these.
  • the data processing device 1 includes a host device 2 and a memory system 3.
  • a plurality of memory systems 3 may be connected to the host device 2 .
  • the host device 2 is an information processing device (computing device) that accesses the memory system 3 .
  • a host device 2 controls a memory system 3 . More specifically, for example, the host device 2 requests (instructs) the memory system 3 to write or read data.
  • the memory system 3 is, for example, an SSD (Solid State Drive).
  • a memory system 3 is connected to the host device 2 .
  • the memory system 3 includes electrode pads PD1 and PD2.
  • the memory system 3 is supplied with a voltage VCCQ and a voltage VCCQL from the outside (for example, the host device 2) via electrode pads PD1 and PD2, respectively.
  • Voltage VCCQ is the power supply voltage of memory system 3 .
  • Voltage VCCQL is a voltage used to control a communication method (also referred to as “interface mode”) between memory controller 10 and semiconductor memory device 20 .
  • Memory system 3 selects an interface mode based on the voltage value of voltage VCCQL.
  • the memory system 3 can select either LTT (Low Tapped Termination) mode or PI LLT (Power Isolated LTT) mode as the interface mode.
  • LTT is a termination method similar to LVSTL (Low Voltage Swing Terminated Logic), which is one of the DRAM interface standards.
  • LVSTL is a standard adopted for, for example, LPDDR4 (Low Power Double Data Rate 4).
  • PI LTT is a termination method similar to PI LVSTL (Power Isolated Low Voltage Swing Terminated Logic), which is one of the DRAM interface standards.
  • PILVSTL is a standard adopted for LPDDR4X or LPDDR5, for example. The amplitude of the signal at PILTT is smaller than the amplitude of the signal at LTT.
  • PI LTT has a lower upper limit value of signal amplitude than LTT, it consumes less power. Therefore, PILTT is more suitable for high-speed communication than LTT. Therefore, PILTT can be adopted in the next generation of products in which LLT is adopted.
  • the memory system 3 selects the LTT mode when the voltage VCCQL is equal to or higher than a determination voltage value described later. On the other hand, the memory system 3 selects the PILTT mode when the voltage VCCQL is less than the determination voltage value. A case where the voltage value of voltage VCCQL is voltage VCCQ or voltage VCCQ/2 will be described below.
  • the memory system 3 includes a memory controller 10 and a semiconductor memory device 20.
  • the memory system 3 may include a plurality of semiconductor memory devices 20 .
  • the memory system 3 may have an interface circuit connecting the memory controller 10 and the plurality of semiconductor memory devices 20 .
  • the memory controller 10 in response to a request (command) from the host device 2, commands the semiconductor memory device 20 to perform a read operation, a write operation, an erase operation, and the like. Also, the memory controller 10 manages the memory space of the semiconductor memory device 20 .
  • the memory controller 10 includes electrode pads PD3 and PD4. Voltages VCCQ and VCCQL are supplied to the memory controller 10 via electrode pads PD3 and PD4, respectively.
  • the semiconductor memory device 20 is, for example, a NAND flash memory.
  • a NAND flash memory includes a plurality of memory cell transistors (hereinafter also referred to as "memory cells") that store data in a nonvolatile manner.
  • Semiconductor memory device 20 includes electrode pads PD5 and PD6. Voltages VCCQ and VCCQL are supplied to the semiconductor memory device 20 via electrode pads PD5 and PD6, respectively.
  • the memory controller 10 includes a host interface circuit (host I/F) 11, a CPU (Central Processing Unit) 12, a ROM (Read Only Memory) 13, a RAM (Random Access Memory) 14, a buffer memory 15, and a memory interface circuit (memory I/F) 16. These circuits are connected to each other, for example, by an internal bus. Each function of the memory controller 10 may be realized by a dedicated circuit, or may be realized by the CPU 12 executing firmware (or a program).
  • the host interface circuit 11 is a hardware interface circuit connected with the host device 2 .
  • the host interface circuit 11 communicates between the host device 2 and the memory controller 10 according to the interface standard.
  • the host interface circuit 11 transmits requests and data received from the host device 2 to the CPU 12 and buffer memory 15, respectively. Also, the host interface circuit 11 transmits data to the host device 2 .
  • the CPU 12 is a processor.
  • the CPU 12 controls the operation of the memory controller 10 as a whole.
  • the CPU 12 commands the semiconductor memory device 20 to perform write, read, and erase operations based on requests received from the host device 2 .
  • the CPU 12 manages the memory area of the semiconductor memory device 20 .
  • ROM 13 is a non-volatile memory.
  • ROM 13 is an EEPROM TM (Electrically Erasable Programmable Read-Only Memory).
  • the ROM 13 is a non-temporary storage medium that stores firmware, programs, and the like. For example, the operation of the memory controller 10 to be described later is realized by the CPU 12 executing firmware in the ROM 13 .
  • the RAM 14 is a volatile memory.
  • RAM 14 is DRAM (Dynamic Random Access Memory) or SRAM (Static Random Access Memory).
  • RAM 14 is used as a work area for CPU 12 .
  • the RAM 14 holds firmware for managing the semiconductor memory device 20, various management tables, and the like.
  • the buffer memory 15 is a volatile memory.
  • the buffer memory 15 is DRAM or SRAM.
  • the buffer memory 15 temporarily holds data read from the semiconductor memory device 20 by the memory controller 10, data received from the host device 2, and the like.
  • the memory interface circuit 16 is a hardware interface circuit connected to the semiconductor memory device 20 . Voltages VCCQ and VCCQL are applied to the memory interface circuit 16 . The memory interface circuit 16 selects either the LTT mode or the PILTT mode based on the voltage value of the voltage VCCQL.
  • the memory interface circuit 16 transmits and receives data and various control signals to and from the semiconductor memory device 20 . More specifically, the memory interface circuit 16 transmits and receives, for example, an 8-bit signal DQ ⁇ 7:0> and clock signals DQS and DQSn to and from the semiconductor memory device 20 .
  • Signals DQ ⁇ 7:0> are, for example, data, address, and command.
  • signal DQ when any of the signals DQ ⁇ 7:0> is not limited, it is referred to as signal DQ.
  • Clock signals DQS and DQSn are clock signals used for data input/output.
  • the clock signal DQSn is an inverted signal of the clock signal DQS.
  • the memory interface circuit 16 also supplies the semiconductor memory device 20 with control signals such as a chip enable signal CEn, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal WEn, read enable signals RE and REn, and a write enable signal. It transmits the protect signal WPn.
  • Memory interface circuit 16 receives ready/busy signal RBn from semiconductor memory device 20 .
  • the chip enable signal CEn is a signal for enabling the semiconductor memory device 20 .
  • the signal CEn is asserted at, for example, Low (“L”) level.
  • the command latch enable signal CLE is a signal indicating that the signal DQ is a command.
  • the signal CLE is asserted at, for example, High (“H”) level.
  • the address latch enable signal ALE is a signal indicating that the signal DQ is an address.
  • Signal ALE is asserted at, for example, "H" level.
  • the write enable signal WEn is a signal for loading the received signal into the semiconductor memory device 20 .
  • the signal WEn is asserted, for example, at "L" level at the timing when the semiconductor memory device 20 takes in the command and address. Therefore, the command and address are taken into the semiconductor memory device 20 each time the signal WEn is toggled.
  • the read enable signals RE and REn are signals for the memory controller 10 to read data from the semiconductor memory device 20 .
  • Signal REn is an inverted signal of signal RE.
  • the semiconductor memory device 20 when outputting data, the semiconductor memory device 20 generates signals DQS and DQSn based on signals RE and REn.
  • the write protect signal WPn is a signal for instructing prohibition of write operation.
  • the signal WPn is asserted, for example, at "L" level.
  • the ready/busy signal RBn is a signal indicating whether the semiconductor memory device 20 is in a state of being unable or capable of receiving the signal DQ from the memory controller 10 .
  • Ready/busy signal RBn is set to "L" level, for example, when semiconductor memory device 20 is in a busy state.
  • the semiconductor memory device 20 includes an input/output circuit 201, a logic control circuit 202, a status register 203, an address register 204, a command register 205, a sequencer 206, a ready/busy circuit (R/B circuit) 207, It includes a voltage generation circuit 208 , a memory cell array 209 , a row decoder 210 , a sense amplifier 211 , a data register 212 and a column decoder 213 .
  • the input/output circuit 201 is a circuit for inputting/outputting various signals. Voltages VCCQ and VCCQL are applied to the input/output circuit 201 . The input/output circuit 201 selects either the LTT mode or the PI LTT mode based on the voltage value of the voltage VCCQL. The input/output circuit 201 transmits/receives data and various control signals to/from the memory controller 10 based on the selected mode.
  • the input/output circuit 201 is connected to the memory interface circuit 16 of the memory controller 10 .
  • Input/output circuit 201 is also connected to logic control circuit 202 , status register 203 , address register 204 , command register 205 , ready/busy circuit 207 and data register 212 .
  • Input/output circuit 201 receives input signal DQ based on clock signals DQS and DQSn when input signal DQ is data DAT. The input/output circuit 201 then transmits the data DAT to the data register 212 . Also, when the output signal DQ is data DAT or status information STS, the input/output circuit 201 transmits the output signal DQ to the memory controller 10 together with the clock signals DQS and DQSn.
  • the input/output circuit 201 transmits the address ADD to the address register 204 when the input signal DQ is the address ADD.
  • the input/output circuit 201 transmits the command CMD to the command register 205 when the input signal DQ is the command CMD.
  • the input/output circuit 201 transmits input signals CEn, CLE, ALE, WEn, RE, REn, and WPn to the logic control circuit 202 .
  • the input/output circuit 201 outputs the ready/busy signal RBn received from the ready/busy circuit 207 to the memory controller 10 .
  • the logic control circuit 202 is a circuit that performs logic control.
  • Logic control circuit 202 receives signals CEn, CLE, ALE, WEn, RE, REn, and WPn from input/output circuit 201 .
  • the logic control circuit 202 is connected to the input/output circuit 201 and the sequencer 206 .
  • Logic control circuit 202 controls sequencer 206 based on the received signal.
  • the status register 203 is a register that temporarily stores status information STS.
  • the status information STS includes status information in write operations, read operations, erase operations, and the like.
  • Status register 203 is connected to input/output circuit 201 and sequencer 206 .
  • Status register 203 receives status information STS from sequencer 206 .
  • the status information STS is transmitted to the memory controller 10 via the input/output circuit 201 .
  • the address register 204 is a register that temporarily stores the address ADD.
  • the address register 204 is connected to the input/output circuit 201 , row decoder 210 and column decoder 213 .
  • Address ADD includes row address RA and column address CA.
  • Address register 204 transmits row address RA to row decoder 210 .
  • the address register 204 transmits the column address CA to the column decoder 213 .
  • the command register 205 is a register that temporarily stores the command CMD.
  • Command register 205 is connected to input/output circuit 201 and sequencer 206 .
  • Command register 205 sends command CMD to sequencer 206 .
  • the sequencer 206 is a circuit that controls the operation of the semiconductor memory device 20 as a whole.
  • the sequencer 206 is connected to the logic control circuit 202, status register 203, command register 205, ready/busy circuit 207, voltage generation circuit 208, row decoder 210, sense amplifier 211, data register 212, column decoder 213 and the like.
  • the sequencer 206 controls the status register 203, ready/busy circuit 207, voltage generating circuit 208, row decoder 210, sense amplifier 211, data register 212, column decoder 213 and the like.
  • the sequencer 206 performs write, read and erase operations based on the command CMD.
  • the ready/busy circuit 207 is a circuit that generates a ready/busy signal RBn.
  • Ready/busy circuit 207 is connected to input/output circuit 201 and sequencer 206 .
  • Ready/busy circuit 207 generates ready/busy signal RBn under the control of sequencer 206 .
  • Ready/busy circuit 207 transmits ready/busy signal RBn to input/output circuit 201 .
  • the voltage generation circuit 208 generates various voltages used for write, read, and erase operations under the control of the sequencer 206 .
  • the voltage generation circuit 208 supplies various voltages to the memory cell array 209, row decoder 210, sense amplifier 211, data register 212, column decoder 213, and the like.
  • the memory cell array 209 is a set of arranged memory cell transistors.
  • Memory cell array 209 includes a plurality of blocks BLK.
  • a block BLK is, for example, a set of memory cell transistors collectively erasing data.
  • memory cell array 209 includes four blocks BLK0, BLK1, BLK2, and BLK3. Note that the number of blocks BLK in the memory cell array 209 is arbitrary.
  • a block BLK includes a plurality of string units SU.
  • a string unit SU is, for example, a set of multiple NAND strings NS that are collectively selected in a write operation or a read operation.
  • block BLK includes four string units SU0-SU3. The number of string units SU included in the block BLK is arbitrary.
  • a NAND string NS includes a plurality of memory cell transistors connected in series. Details of the NAND string will be described later.
  • the row decoder 210 is a row address RA decoding circuit. Row decoder 210 is connected to address register 204 , sequencer 206 , voltage generation circuit 208 and memory cell array 209 . Row decoder 210 selects one of the blocks BLK based on the decoding result. The row decoder 210 applies a voltage to the row-direction wiring (word lines and select gate lines, which will be described later) of the selected block BLK.
  • the sense amplifier 211 is a circuit for writing and reading data DAT.
  • the sense amplifier 211 is connected to the sequencer 206 , voltage generation circuit 208 , memory cell array 209 and data register 212 .
  • the sense amplifier 211 reads data DAT from the memory cell array 209 during a read operation. Also, the sense amplifier 211 supplies a voltage according to the write data DAT to the memory cell array 209 during a write operation.
  • the data register 212 is a register that temporarily stores data DAT.
  • the data register 212 is connected to the input/output circuit 201 , sequencer 206 , voltage generation circuit 208 , sense amplifier 211 and column decoder 213 .
  • Data register 212 includes a plurality of latch circuits. Each latch circuit temporarily stores write data or read data.
  • the column decoder 213 is a circuit that decodes the column address CA.
  • Column decoder 213 is connected to address register 204 , sequencer 206 , voltage generator circuit 208 and data register 212 .
  • Column decoder 213 receives column address CA from address register 204 .
  • the column decoder 213 selects a latch circuit within the data register 212 based on the decoding result of the column address CA.
  • FIG. 3 is a circuit diagram of the memory cell array 209. As shown in FIG. Note that the example of FIG. 3 shows the circuit configuration of one block BLK.
  • block BLK includes, for example, four string units SU0, SU1, SU2, and SU3.
  • Each string unit SU includes multiple NAND strings NS.
  • n+1 (n is an integer equal to or greater than 1) NAND strings NS in the string unit SU are connected to n+1 bit lines BL0 to BLn, respectively.
  • Each NAND string NS includes a plurality of memory cell transistors MC and select transistors ST1 and ST2.
  • the NAND string NS includes eight memory cell transistors MC0-MC7. Note that the number of memory cell transistors MC in the NAND string NS is arbitrary.
  • the memory cell transistor MC holds data in a non-volatile manner.
  • Memory cell transistor MC includes a control gate and a charge storage layer.
  • the memory cell transistor MC may be of the MONOS (Metal-Oxide-Nitride-Oxide-Silicon) type or the FG (Floating Gate) type.
  • the MONOS type uses an insulating layer as a charge storage layer.
  • the FG type uses a conductor layer as the charge storage layer.
  • the select transistors ST1 and ST2 are used to select the string unit SU during various operations.
  • the number of selection transistors ST1 and ST2 is arbitrary.
  • One or more select transistors ST1 and ST2 may be included in each NAND string NS.
  • the memory cell transistors MC in each NAND string NS and the current paths of the select transistors ST1 and ST2 are connected in series. More specifically, the current paths are connected in series in the order of select transistor ST2, memory cell transistors MC0 to MC7, and select transistor ST1.
  • the drain of the selection transistor ST1 is connected to any one bit line BL.
  • the source of the select transistor ST2 is connected to the source line SL.
  • block BLK includes four string units SU0 to SU3, for example.
  • String units SU0 to SU3 each include a plurality of memory cell transistors MC0.
  • the control gates of these memory cell transistors MC0 in the block BLK are commonly connected to one word line WL0. The same applies to memory cell transistors MC1 to MC7.
  • string unit SU0 includes multiple select transistors ST1. Gates of the plurality of select transistors ST1 in the string unit SU0 are commonly connected to a select gate line SGD0. Similarly, the gates of the multiple select transistors ST1 in the string unit SU1 are commonly connected to the select gate line SGD1. Gates of the plurality of select transistors ST1 in the string unit SU2 are commonly connected to a select gate line SGD2. Gates of the plurality of select transistors ST1 in the string unit SU3 are commonly connected to a select gate line SGD3.
  • Gates of a plurality of select transistors ST2 in the same block BLK are commonly connected to one select gate line SGS. More specifically, block BLK includes four string units SU0 to SU3, for example. Each of the string units SU0 to SU3 includes a plurality of selection transistors ST2. The gates of these select transistors ST2 in the block BLK are commonly connected to one select gate line SGS. As with the select gate line SGD, a different select gate line SGS may be provided for each string unit SU.
  • the word lines WL0-WL7, select gate lines SGD0-SGD3, and select gate line SGS are connected to the row decoder 210, respectively.
  • a bit line BL is commonly connected to one NAND string NS in each string unit SU of each block BLK.
  • a plurality of NAND strings NS connected to one bit line BL are assigned the same column address CA.
  • Each bit line BL is connected to a sense amplifier 211 .
  • the source line SL is shared, for example, among a plurality of blocks BLK.
  • a set of a plurality of memory cell transistors MC connected to one word line WL in one string unit SU is denoted, for example, as “cell unit CU".
  • the storage capacity of the cell unit CU is defined as "1 page data”.
  • cell unit CU can have a storage capacity of two or more page data.
  • FIG. 4 is a block diagram of the memory interface circuit 16. As shown in FIG. In the example of FIG. 4, description will be made focusing on components related to signal transmission/reception between the memory interface circuit 16 and the semiconductor memory device 20 (input/output circuit 201). Also, in the example of FIG. 4, to simplify the explanation, components corresponding to signals DQ ⁇ 0>, DQS, DQSn, REn, RE, CEn, and RBn are shown, and signals DQ ⁇ 7:1>, CLE , ALE, WEn, and WPn have been omitted.
  • the components corresponding to each of signals DQ ⁇ 7:1> are similar to the components corresponding to signal DQ ⁇ 0>.
  • components corresponding to each of signals CLE, ALE, WEn, and WPn are similar to components corresponding to signal CEn.
  • the memory interface circuit 16 includes a detection circuit 101, an enable signal generation circuit 102, a reference voltage generation circuit 103, a plurality of transmission/reception circuits 104, a transmission/reception circuit 105, a transmission circuit 106, a plurality of transmission circuits 107, and a A receiving circuit 108 is included.
  • the detection circuit 101 is a circuit that detects the voltage of the voltage VCCQL. A voltage VCCQ and a voltage VCCQL are supplied to the detection circuit 101 .
  • the detection circuit 101 is connected to the enable signal generation circuit 102 .
  • the detection circuit 101 transmits the detection signal DS1 to the enable signal generation circuit 102 when it receives the enable signal DTEN1 at the “H” level from the enable signal generation circuit 102 .
  • the signal DTEN1 is set to "H" level when the detection circuit 101 is enabled.
  • the detection circuit 101 transmits the "L" level signal DS1 to the enable signal generation circuit 102 when the voltage VCCQL is equal to or higher than a preset determination voltage value. Then, when the voltage VCCQL is less than the determination voltage value, the detection circuit 101 transmits the “H” level signal DS1 to the enable signal generation circuit 102 .
  • the "L" level signal DS1 corresponds to the LTT mode
  • the "H” level signal DS1 corresponds to the PI LTT mode.
  • the detection circuit 101 functions as a selection circuit that selects the LLT mode or the PILTT mode based on the voltage value of the voltage VCCQL.
  • the enable signal generation circuit 102 is a circuit that generates various enable signals.
  • the enable signal generation circuit 102 is connected to the detection circuit 101 , reference voltage generation circuit 103 , transmission/reception circuits 104 and 105 , and transmission circuits 106 and 107 .
  • the enable signal generation circuit 102 generates signals DTEN1, RVEN1, PI_EN1, RCEN1, TREN1, and TMEN1 under the control of the CPU 12 .
  • the enable signal generation circuit 102 transmits the signal DTEN1 to the detection circuit 101 .
  • the enable signal generation circuit 102 transmits the signal RVEN1 and the signal PI_EN1 to the reference voltage generation circuit 103 .
  • the enable signal generating circuit 102 transmits the signal RCEN1 to the receiving section 110 of the transmitting/receiving circuit 104 and the receiving section 113 of the transmitting/receiving circuit 105 .
  • the enable signal generation circuit 102 transmits the signal TMEN1 to the termination circuit 112 of the transmission/reception circuit 104 and the termination circuits 112a and 112b of the transmission/reception circuit 105.
  • the enable signal generation circuit 102 transmits the signal TREN1 to the transmission units 111 of the transmission/reception circuit 104 and the transmission circuit 107 and to the transmission units 111a and 111b of the transmission/reception circuit 105 and the transmission circuit 106, respectively.
  • the signal RVEN1 is a signal that enables the reference voltage generation circuit 103 .
  • the signal RVEN1 is set to "H" level when enabling the reference voltage generation circuit 103 .
  • the signal PI_EN1 is a signal based on the interface mode. For example, the signal PI_EN1 is set to "L" level when selecting the LTT mode. On the other hand, the signal PI_EN1 is set to "H” level when the PI LTT mode is selected.
  • the signal RCEN1 is a signal that enables the receivers 110 and 113 .
  • signal RCEN1 is set to “H” level when receiving a signal from semiconductor memory device 20 .
  • the signal TREN1 is a signal that enables the transmitters 111, 111a, and 111b.
  • signal TREN1 is set to “H” level when transmitting a signal to semiconductor memory device 20 .
  • the signal TMEN1 is a signal that enables the termination circuits 112, 112a, and 112b.
  • the signal TMEN1 is set to "H" level to enable the termination circuits 112, 112a, and 112b.
  • the reference voltage generation circuit 103 is a circuit that generates a reference voltage to be supplied to the reception section 110 .
  • the reference voltage generation circuit 103 is connected to the enable signal generation circuit 102 and the reception section 110 of the transmission/reception circuit 104 .
  • the reference voltage generation circuit 103 generates the reference voltage VREF1 or the reference voltage VREF2 based on the signal VREN1 and the signal PI_EN1. For example, the reference voltage generation circuit 103 generates the reference voltage VREF1 when the signal RVEN1 is at "H" level and the signal PI_EN1 is at "L" level.
  • the reference voltage VREF1 is a reference voltage corresponding to the LTT mode.
  • the reference voltage generation circuit 103 generates the reference voltage VREF2 when the signal RVEN1 is at “H” level and the signal PI_EN1 is at “H” level.
  • the reference voltage VREF2 is a reference voltage corresponding to the PILTT mode.
  • the transmission/reception circuit 104 is a circuit that transmits/receives the signal DQ to/from the semiconductor memory device 20 .
  • memory interface circuit 16 includes eight transmitting/receiving circuits 104 respectively corresponding to signals DQ ⁇ 7:0>.
  • the configuration of each transmission/reception circuit 104 is the same.
  • the transmission/reception circuit 104_DQ ⁇ 0> is used.
  • FIG. 4 shows the transmission/reception circuit 104_DQ ⁇ 0> corresponding to the signal DQ ⁇ 0>.
  • the transmitting/receiving circuit 104 includes a receiving section 110, a transmitting section 111, and a terminating circuit 112.
  • the transmission/reception circuit 105 is a circuit that transmits/receives signals DQS and DQSn to/from the semiconductor memory device 20 .
  • the configuration of the transmission/reception circuit 105 is different from that of the transmission/reception circuit 104 .
  • Transmitting/receiving circuit 105 includes transmitters 111 a and 111 b , termination circuits 112 a and 112 b , and receiver 113 .
  • the transmission circuit 106 is a circuit that transmits signals REn and RE to the semiconductor memory device 20 .
  • the transmission circuit 106 includes transmission sections 111a and 111b.
  • the transmission circuit 106 is a circuit in which the reception section 113 and the termination circuits 112a and 112b are eliminated from the transmission/reception circuit 105. FIG.
  • the transmission circuit 107 is a circuit that transmits a signal to the semiconductor memory device 20 .
  • memory interface circuit 16 includes five transmit circuits 107 corresponding respectively to signals CEn, CLE, ALE, WEn, and WPn.
  • the configuration of each transmission circuit 107 is the same.
  • transmission circuit 107_CEn when limiting the transmission circuit 107 corresponding to the signal CEn, it is described as transmission circuit 107_CEn.
  • FIG. 4 shows a transmission circuit 107_CEn corresponding to signal CEn.
  • the transmission circuit 107 includes a transmission section 111 .
  • the configuration of the transmission section 111 is the same as that of the transmission section 111 of the transmission/reception circuit 104 .
  • the transmission circuit 107 is a circuit obtained by removing the reception section 110 and the termination circuit 112 from the transmission/reception circuit 104 .
  • the receiving circuit 108 is a circuit that receives the signal RBn from the semiconductor memory device 20 .
  • the receiving unit 110 is a circuit that receives signals from the semiconductor memory device 20 .
  • the receiving unit 110 included in the transmitting/receiving circuit 104_DQ ⁇ 0> receives the signal DQ ⁇ 0> input from the semiconductor memory device 20 as the input signal RC_IN, and outputs the output signal RC_OUT to any internal circuit of the memory controller 10. output to The receiver 110 is connected to the node N1.
  • Node N 1 is connected to input/output circuit 201 of semiconductor memory device 20 .
  • the receiving section 110 is enabled when the signal RCEN1 is at "H" level.
  • Receiving section 110 compares input signal RC_IN from semiconductor memory device 20 with reference voltage VREF1 or VREF2.
  • Receiving section 110 determines the logic level (“L”/“H” level) of input signal RC_IN based on the comparison result. Receiver 110 converts input signal RC_IN to appropriate voltage levels for processing within memory controller 10 . The receiving unit 110 then outputs the output signal TR_OUT to any internal circuit of the memory controller 10 . More specifically, for example, the receiving section 110 of the transmitting/receiving circuit 104_DQ ⁇ 0> receives the signal DQ ⁇ 0> from the semiconductor memory device 20 as the input signal RC_IN when the signal RCEN1 is at "H" level.
  • the receiving unit 110 of the transmitting/receiving circuit 104_DQ ⁇ 0> compares the signal DQ ⁇ 0> (input signal RC_IN) with the reference voltage VREF1.
  • the receiver 110 of the transmitter/receiver circuit 104_DQ ⁇ 0> compares the signal DQ ⁇ 0> with the reference voltage VREF2 in the PI LTT mode.
  • the reception unit 110 of the transmission/reception circuit 104_DQ ⁇ 0> determines the logic level of the signal DQ ⁇ 0> based on the comparison result.
  • Reception unit 110 converts the voltage level of signal DQ ⁇ 0>.
  • the receiving unit 110 of the transmitting/receiving circuit 104_DQ ⁇ 0> transmits the signal DQ ⁇ 0> as the output signal RC_OUT to any internal circuit of the memory controller 10 .
  • the transmission unit 111 is a circuit that transmits a signal to the semiconductor memory device 20 .
  • the transmission unit 111 included in the transmission/reception circuit 104_DQ ⁇ 0> receives an input signal TR_IN input from any internal circuit of the memory controller 10, and outputs the signal TR_OUT to the semiconductor memory device 20 as the signal DQ ⁇ 0>. to output
  • the transmitter 111 is connected to the node N1.
  • a voltage VCCQL is supplied to the transmitter 111 .
  • the transmission unit 111 is enabled when the signal TREN1 is at "H" level.
  • An input signal TR_IN is input to the transmission unit 111 from one of the internal circuits of the memory controller 10 (for example, the buffer memory 15).
  • the transmission units 111 a and 111 b are circuits that transmit signals to the semiconductor memory device 20 .
  • the transmitter 111 a of the transmitter/receiver circuit 105 transmits the signal DQS to the semiconductor memory device 20 .
  • the transmitter 111 b of the transmitter/receiver circuit 105 transmits the signal DQSn to the semiconductor memory device 20 .
  • the transmitter 111 a of the transmitter circuit 106 also transmits the signal REn to the semiconductor memory device 20 .
  • the transmitter 111 b of the transmitter circuit 106 transmits the signal RE to the semiconductor memory device 20 .
  • the configuration of the transmitters 111 a and 111 b is similar to that of the transmitter 111 .
  • the transmission section 111a of the transmission/reception circuit 105 is connected to the node N1a.
  • the transmitter 111b of the transmitter/receiver circuit 105 is connected to the node N1b.
  • Nodes N 1 a and N 1 b are connected to input/output circuit 201 of semiconductor memory device 20 .
  • a voltage VCCQL is supplied to the transmitters 111a and 111b.
  • the transmitters 111a and 111b are enabled when the signal TREN1 is at "H" level.
  • the transmission unit 111 when either one of the transmission units 111a and 111b is not limited, it is simply referred to as the transmission unit 111.
  • the terminating circuit 112 is a circuit that terminates signal reflections that occur with the outside (in this case, the semiconductor memory device 20) during signal input/output. Termination circuit 112 is connected to node N1. The termination circuit 112 is enabled when the signal TMEN1 is at "H” level. For example, the signal TMEN1 is set to "H" level when the signal RCEN1 is at “H” level. That is, the termination circuit 112 performs termination processing when the receiver 110 receives a signal.
  • the termination circuit 112a is a circuit that terminates the reflection of the signal DQS.
  • the termination circuit 112b is a circuit that terminates the reflection of the signal DQSn.
  • Termination circuits 112 a and 112 b are similar in configuration to termination circuit 112 .
  • Termination circuit 112a is connected to node N1a.
  • Termination circuit 112b is connected to node N1b.
  • the termination circuits 112a and 112b are enabled when the signal TMEN1 is at "H" level.
  • the receiving unit 113 is a circuit that receives the signals DQS and DQSn from the semiconductor memory device 20 .
  • the receiving unit 113 receives the signal DQS as the input signal RC_IN1 and receives the signal DQSn as the input signal RC_IN2.
  • Receiving section 113 outputs output signal RC_OUT based on the voltage difference between signal DQS and signal DQSn to any internal circuit of semiconductor memory device 20 .
  • One input terminal of receiving section 113 to which signal RC_IN1 is input is connected to node N1a.
  • the other input terminal of receiving section 113 to which signal RC_IN2 is input is connected to node N1b.
  • the receiver 113 is enabled when the signal RCEN1 is at "H" level.
  • the receiving unit 113 determines the logic level of the output signal RC_OUT based on the voltage difference between the signal DQS and the signal DQSn. Receiving section 113 converts output signal RC_OUT to an appropriate voltage level for processing within semiconductor memory device 20 . Receiving section 110 then outputs output signal RC_OUT to any internal circuit of semiconductor memory device 20 .
  • FIG. 5 is a block diagram of the input/output circuit 201. As shown in FIG. In the example of FIG. 5, description will be made focusing on components related to signal transmission/reception between the input/output circuit 201 and the memory controller 10 (memory interface circuit 16). Also, in the example of FIG. 5, to simplify the explanation, components corresponding to signals DQ ⁇ 0>, DQS, DQSn, REn, RE, CEn, and RBn are shown, and signals DQ ⁇ 7:1>, CLE , ALE, WEn, and WPn have been omitted.
  • the components corresponding to signals DQ ⁇ 7:1> are similar to the components corresponding to signal DQ ⁇ 0>.
  • components corresponding to signals CLE, ALE, WEn, and WPn are similar to components corresponding to signal CEn.
  • the input/output circuit 201 includes a detection circuit 221, an enable signal generation circuit 222, a reference voltage generation circuit 223, a plurality of transmission/reception circuits 224, a transmission/reception circuit 225, a reception circuit 226, a plurality of reception circuits 227, a transmission A circuit 228 and a plurality of latch circuits 229 are included.
  • the detection circuit 221 is a circuit that detects the voltage of the voltage VCCQL.
  • the detection circuit 221 has a configuration similar to that of the detection circuit 101 .
  • the detection circuit 221 is supplied with the voltage VCCQ and the voltage VCCQL.
  • the detection circuit 221 is connected to the enable signal generation circuit 222 .
  • the detection circuit 221 receives the “H” level signal DTEN 2 from the enable signal generation circuit 222
  • the detection circuit 221 transmits the detection signal DS 2 to the enable signal generation circuit 222 .
  • a signal DTEN2 is an enable signal for the detection circuit 221 .
  • the signal DTEN2 is set to "H" level when the detection circuit 221 is enabled.
  • the detection circuit 221 transmits the "L" level signal DS2 to the enable signal generation circuit 222 when the voltage VCCQL is equal to or higher than a preset determination voltage value. Then, when the voltage VCCQL is less than the determination voltage value, the detection circuit 221 transmits the “H” level signal DS2 to the enable signal generation circuit 222 .
  • the "L" level signal DS2 corresponds to the LTT mode
  • the "H” level signal DS2 corresponds to the PI LTT mode.
  • the detection circuit 221 functions as a selection circuit that selects the LLT mode or the PILTT mode based on the voltage value of the voltage VCCQL.
  • the enable signal generation circuit 222 is a circuit that generates an enable signal.
  • the enable signal generation circuit 222 is connected to the detection circuit 221 , reference voltage generation circuit 223 , transmission/reception circuits 224 and 225 , and reception circuits 226 and 227 .
  • the enable signal generation circuit 222 generates signals DTEN2, RVEN2, PI_EN2, RCEN2, TREN2, and TMEN2 based on signals CEn, CLE, ALE, WEn, and WPn.
  • the enable signal generation circuit 222 transmits the signal DTEN2 to the detection circuit 221 .
  • the enable signal generation circuit 222 transmits the signal RVEN2 and the signal PI_EN2 to the reference voltage generation circuit 223 .
  • the enable signal generation circuit 222 transmits the signal RCEN2 to the receiving units 230 of the transmitting/receiving circuit 224 and the receiving circuit 227 and to the receiving units 233 of the transmitting/receiving circuit 225 and the receiving circuit 226 .
  • the enable signal generation circuit 222 transmits the signal TMEN2 to each termination circuit 232 of the transmission/reception circuit 224 and the reception circuit 227, and to termination circuits 232a and 232b of the transmission/reception circuit 225 and the reception circuit 226, respectively.
  • the enable signal generation circuit 222 transmits the signal TREN2 to the transmission section 231 of the transmission/reception circuit 224 and the transmission sections 231a and 231b of the transmission/reception circuit 225.
  • the signal RVEN2 is a signal that enables the reference voltage generation circuit 223 .
  • the signal RVEN2 is set to "H" level when enabling the reference voltage generation circuit 223.
  • the signal PI_EN2 is a signal based on the interface mode. For example, the signal PI_EN2 is set to "L" level when selecting the LTT mode. On the other hand, the signal PI_EN2 is set to "H” level when the PI LTT mode is selected.
  • the signal RCEN2 is a signal that enables the receivers 230 and 233 .
  • signal RCEN2 is set to “H” level when receiving a signal from memory controller 10 .
  • the signal TREN2 is a signal that enables the transmitters 231, 231a, and 231b.
  • the signal TREN2 is set to "H" level when transmitting a signal to the memory controller 10.
  • the signal TMEN2 is a signal that enables the termination circuits 232, 232a, and 232b.
  • the signal TMEN2 is set to "H" level to enable the termination circuits 232, 232a, and 232b.
  • the reference voltage generating circuit 223 is a circuit that generates a reference voltage to be supplied to the receiving section 230.
  • the reference voltage generation circuit 223 is connected to the enable signal generation circuit 222 , the transmission/reception circuit 224 and the reception section 230 of the reception circuit 227 .
  • the reference voltage generation circuit 223 generates the reference voltage VREF1 or the reference voltage VREF2 based on the signal RVEN2 and the signal PI_EN2. For example, the reference voltage generation circuit 223 generates the reference voltage VREF1 when the signal RVEN2 is at "H” level and the signal PI_EN2 is at "L” level. Further, the reference voltage generation circuit 223 generates the reference voltage VREF2 when the signal RVEN2 is at "H” level and the signal PI_EN2 is at "H” level.
  • the transmission/reception circuit 224 is a circuit that transmits/receives the signal DQ to/from the memory controller 10 .
  • input/output circuit 201 includes eight transmitting/receiving circuits 224 respectively corresponding to signals DQ ⁇ 7:0>.
  • the configuration of each transmission/reception circuit 224 is the same.
  • the configuration of the transmission/reception circuit 224 is similar to that of the transmission/reception circuit 104 .
  • the transmission/reception circuit 224_DQ ⁇ 0> is used.
  • FIG. 5 shows the transmission/reception circuit 224_DQ ⁇ 0> corresponding to the signal DQ ⁇ 0>.
  • the transmission/reception circuit 224 includes a reception section 230 , a transmission section 231 and a termination circuit 232 .
  • the transmission/reception circuit 225 is a circuit that transmits/receives signals DQS and DQSn to/from the memory controller 10 .
  • the configuration of the transmission/reception circuit 225 is different from that of the transmission/reception circuit 224 .
  • Transceiver circuit 225 includes transmitter sections 231 a and 231 b , termination circuits 232 a and 232 b , and receiver section 233 .
  • the receiving circuit 226 is a circuit that receives signals REn and RE from the memory controller 10 .
  • the receiving circuit 227 includes termination circuits 232 a and 232 b and a receiving section 233 .
  • the configuration of the receiver 233 and the termination circuits 232 a and 232 b is similar to that of the transmitter/receiver circuit 225 .
  • the receiving circuit 226 is a circuit obtained by eliminating the transmitting units 231a and 231b from the transmitting/receiving circuit 225.
  • the receiving circuit 227 is a circuit that receives signals from the memory controller 10 .
  • input/output circuit 201 includes five receiver circuits 227 corresponding to signals CEn, CLE, ALE, WEn, and WPn, respectively.
  • the configuration of each receiving circuit 227 is the same.
  • FIG. 5 shows a receiving circuit 227_CEn corresponding to signal CEn.
  • the receiving circuit 227 includes a receiving section 230 and a terminating circuit 232 .
  • the configurations of the receiving section 230 and the termination circuit 232 are the same as those of the transmission/reception circuit 224 .
  • the receiving circuit 227 is a circuit obtained by removing the transmitting section 231 from the transmitting/receiving circuit 224 .
  • the transmission circuit 228 is a circuit that transmits the signal RBn to the memory controller 10 .
  • transmit circuit 228 is connected to ready/busy circuit 207 .
  • the latch circuit 229 is a circuit that temporarily stores the signal DQ.
  • input/output circuit 201 includes eight latch circuits 229 respectively corresponding to signals DQ ⁇ 7:0>.
  • the latch circuit 229 is connected to the receiving section 230 and transmitting section 231 of the transmitting/receiving circuit 224 corresponding to any signal DQ.
  • the latch circuit 229 stores the signal DQ received from the receiver 230 based on the signals DQS and DQSn.
  • the latch circuit 229 when the input signal DQ is data, stores the output signal RC_OUT of the receiving section 230 of the transmitting/receiving circuit 224 based on the output signal RC_OUT of the receiving section 233 of the transmitting/receiving circuit 225 . Also, when the input signal DQ is an address or a command, the latch circuit 229 stores the signal DQ received from the receiving section 230 based on the signals RE and REn. In other words, the latch circuit 229 stores the output signal RC_OUT of the receiving section 230 of the transmitting/receiving circuit 224 based on the output signal RC_OUT of the receiving section 233 of the receiving circuit 226 when the input signal DQ is an address or a command.
  • Latch circuit 229 also stores signal DQ (eg, status information STS or data DAT) received from status register 203 or data register 212, for example. The latch circuit 229 then transmits the signal DQ to the transmission section 231 of the transmission/reception circuit 224 .
  • signal DQ eg, status information STS or data DAT
  • the receiving unit 230 is a circuit that receives signals from the memory controller 10 .
  • the reception unit 230 included in the transmission/reception circuit 224_DQ ⁇ 0> receives the signal DQ ⁇ 0> input from the memory controller 10 as the input signal RC_IN and outputs the output signal RC_OUT to the latch circuit 229 .
  • Receiver 230 is connected to node N2.
  • Node N2 is connected to memory interface circuit 16 of memory controller 10 .
  • the receiving section 230 is enabled when the signal RCEN2 is at "H" level.
  • the receiving unit 230 compares the input signal RC_IN from the memory controller 10 with the reference voltage VREF1 or VREF2.
  • the receiver 230 determines the logic level of the input signal RC_IN based on the comparison result.
  • the receiver 230 outputs a signal whose logic level has been determined.
  • Receiving section 230 converts input signal RC_IN to an appropriate voltage level for processing within semiconductor memory device 20 .
  • Receiving section 230 then outputs output signal RC_OUT to any internal circuit of semiconductor memory device 20 .
  • the receiving section 230 of the transmitting/receiving circuit 224_DQ ⁇ 0> receives the signal DQ ⁇ 0> from the memory controller 10 as the input signal RC_IN when the signal RCEN2 is at "H" level.
  • the receiving section 230 of the transmitting/receiving circuit 224_DQ ⁇ 0> compares the signal DQ ⁇ 0> with the reference voltage VREF1.
  • the receiving section 230 of the transmitting/receiving circuit 224_DQ ⁇ 0> compares the signal DQ ⁇ 0> with the reference voltage VREF2 in the PILTT mode.
  • the reception unit 230 of the transmission/reception circuit 224_DQ ⁇ 0> determines the logic level of the signal DQ ⁇ 0> based on the comparison result.
  • Reception unit 230 converts the voltage level of signal DQ ⁇ 0>.
  • the reception unit 230 of the transmission/reception circuit 224_DQ ⁇ 0> transmits the signal DQ ⁇ 0> to the latch circuit 229 as the output signal RC_OUT.
  • the transmission unit 231 is a circuit that transmits signals to the memory controller 10 .
  • the transmission unit 231 included in the transmission/reception circuit 224_DQ ⁇ 0> receives the input signal TR_IN input from the latch circuit 229 and outputs the output signal TR_OUT to the memory controller 10 as the signal DQ ⁇ 0>.
  • the transmitter 231 is connected to the node N2.
  • a voltage VCCQL is supplied to the transmitter 231 .
  • the transmitter 231 is enabled when the signal TREN2 is at "H" level.
  • An input signal TR_IN is input to the transmission unit 231 from any internal circuit (for example, the latch circuit 229 ) of the semiconductor memory device 20 .
  • the transmission unit 231a is a circuit that transmits the signal DQS to the memory controller 10.
  • the transmission unit 231b is a circuit that transmits a signal DQSn to the memory controller 10.
  • FIG. The configuration of the transmitters 231 a and 231 b is similar to that of the transmitter 231 .
  • the transmitter 231a is connected to the node N2a.
  • the transmitter 231b is connected to the node N2b.
  • Nodes N2a and N2b are connected to the memory interface circuit 16 of the memory controller 10.
  • FIG. A voltage VCCQL is supplied to the transmitters 231a and 231b.
  • the transmitters 231a and 231b are enabled when the signal TREN2 is at "H" level.
  • FIG. 1 when either one of the transmission units 231a and 231b is not limited, it is simply referred to as the transmission unit 231.
  • the terminating circuit 232 is a circuit that terminates signal reflections that occur with the outside (in this case, the memory controller 10) during signal input/output. Termination circuit 232 is connected to node N2. The termination circuit 232 is enabled when the signal TMEN2 is at "H” level. For example, the signal TMEN2 is set to "H" level when the signal RCEN2 is at “H” level. That is, the termination circuit 232 performs termination processing when the receiving section 230 receives a signal.
  • the termination circuits 232a and 232b are circuits for terminating signal reflections that occur with the outside (in this case, the memory controller 10) during signal input/output.
  • termination circuit 232a of transmit/receive circuit 225 terminates reflections of signal DQS.
  • the termination circuit 232b of the transmission/reception circuit 225 terminates the reflection of the signal DQSn.
  • the termination circuit 232a of the receiving circuit 226 terminates the reflection of the signal REn.
  • Termination circuit 232b of receive circuit 226 terminates reflections of signal RE.
  • Termination circuits 232 a and 232 b are similar in configuration to termination circuit 232 .
  • Termination circuit 232a is connected to node N2a.
  • Termination circuit 232b is connected to node N2b.
  • the termination circuits 232a and 232b are enabled when the signal TMEN2 is at "H" level.
  • TMEN2 is at "H" level.
  • the receiving unit 233 is a circuit that receives signals from the memory controller 10 .
  • the receiver 233 of the transceiver circuit 225 receives the signals DQS and DQSn from the memory controller 10 .
  • the receiver 233 of the transmitter/receiver circuit 225 receives the signal DQS as the input signal RC_IN1 and receives the signal DQSn as the input signal RC_IN2. Then, the receiving section 233 of the transmitting/receiving circuit 225 outputs the output signal RC_OUT based on the voltage difference between the signal DQS and the signal DQSn to any internal circuit of the semiconductor memory device 20 .
  • the receiving section 233 of the receiving circuit 226 receives the signals REn and RE from the memory controller 10 .
  • the receiver 233 of the receiver circuit 226 receives the signal REn as the input signal RC_IN1 and the signal RE as the input signal RC_IN2. Then, the receiving section 233 of the receiving circuit 226 outputs the output signal RC_OUT based on the voltage difference between the signal REn and the signal RE to any internal circuit of the semiconductor memory device 20 .
  • One input terminal of the receiver 233 to which the signal RC_IN1 is input is connected to the node N2a.
  • the other input terminal of the receiver 233 to which the signal RC_IN2 is input is connected to the node N2b.
  • the receiver 233 is enabled when the signal RCEN2 is at "H" level.
  • the receiver 233 determines the logic level of the output signal RC_OUT based on the voltage difference between the signal RE_IN1 and the signal RC_IN2.
  • Receiving section 233 converts output signal RC_OUT to an appropriate voltage level for processing within semiconductor memory device 20 .
  • Receiving section 230 then outputs output signal RC_OUT to any internal circuit of semiconductor memory device 20 .
  • FIG. 6 is a circuit diagram of the detection circuit 101.
  • FIG. 7 is a circuit diagram of the detection circuit 221. As shown in FIG.
  • the detection circuit 101 includes a plurality of resistive elements 301, an n-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 302, and a comparison circuit 303.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the n-channel MOSFET is also referred to as "NMOS transistor”.
  • the resistance element 301 is used for dividing the voltage VCCQ.
  • the sensing circuit 101 includes, for example, seven resistive elements 301_1-301_7. Note that the resistance elements 301_1 to 301_7 may have the same resistance value or may have different resistance values. Note that the number of resistive elements 301 is not limited to seven.
  • the detection circuit 101 may include at least two resistance elements 301 in order to divide the voltage VCCQ.
  • the resistance elements 301_1 to 301_7 are connected in series.
  • a voltage VCCQ is applied to one end of the resistance element 301_1.
  • One end of the resistance element 301_7 is connected to the NMOS transistor 302 .
  • a voltage V1 at a node N3 to which the resistance elements 301_1 and 301_2 are connected is applied to the comparison circuit 303.
  • FIG. A voltage V1 is a determination voltage used in the comparison circuit 303 .
  • the NMOS transistor 302 is a switching element.
  • the NMOS transistor 302 controls on/off of currents flowing through the resistance elements 301_1 to 301_7.
  • the drain of the NMOS transistor 302 is connected to one end of the resistive element 301_7.
  • a ground voltage VSS is applied to the source of the NMOS transistor 302 .
  • the source of NMOS transistor 302 is grounded.
  • a signal DTEN1 is input to the gate of the NMOS transistor 302 .
  • the signal DTEN1 is at "H" level
  • the NMOS transistor 302 is turned on. That is, the detection circuit 101 is enabled.
  • the NMOS transistor 302 is turned off.
  • the resistance value of the resistance element 301 is R R1 and the ON resistance of the NMOS transistor 302 is R on
  • the resistance value RR1 of the resistance element 301 is appropriately set so that the voltage V1 is equal to or lower than VCCQ and higher than the voltage VCCQ/2.
  • the comparison circuit 303 is a circuit that compares the voltage VCCQL and the voltage V1.
  • a voltage V1 is applied to one input terminal of the comparison circuit 303 .
  • a voltage VCCQL is applied to the other input terminal of the comparison circuit 303 .
  • Comparison circuit 303 outputs signal DS1 based on the comparison result. For example, when the voltage VCCQL ⁇ voltage V1, the comparison circuit 303 sets the signal DS1 to "L" level. On the other hand, for example, when voltage VCCQL ⁇ voltage V1, the comparison circuit 303 sets the signal DS1 to "H" level.
  • the detection circuit 221 of the semiconductor memory device 20 will be described.
  • the example of FIG. 7 shows the case where the detection circuit 101 and the detection circuit 221 have the same configuration, they may have different configurations.
  • the detection circuit 221 includes a plurality of resistive elements 401, NMOS transistors 402, and a comparison circuit 403.
  • the resistance element 401 is used for dividing the voltage VCCQ.
  • Resistance elements 401_1 to 401_7 correspond to resistance elements 301_1 to 301_7 in FIG.
  • the resistance elements 401_1 to 401_7 are connected in series.
  • a voltage VCCQ is applied to one end of the resistance element 401_1.
  • One end of the resistance element 401_7 is connected to the NMOS transistor 402 .
  • a voltage V2 is applied to the comparison circuit 403 at a node N4 to which the resistance elements 401_1 and 401_2 are connected.
  • a voltage V2 is a determination voltage used in the comparison circuit 403 .
  • the NMOS transistor 402 is a switching element.
  • NMOS transistor 402 corresponds to NMOS transistor 302 in FIG.
  • the drain of the NMOS transistor 402 is connected to one end of the resistive element 401_7.
  • the voltage VSS is applied to the source of the NMOS transistor 402 .
  • the source of NMOS transistor 402 is grounded.
  • a signal DTEN2 is input to the gate of the NMOS transistor 402 .
  • the signal DTEN2 is at "H" level
  • the NMOS transistor 402 is turned on. That is, the detection circuit 221 is enabled.
  • the NMOS transistor 402 is turned off.
  • a resistance value RR2 of the resistance element 401 is appropriately set so that the voltage V2 is equal to or lower than VCCQ and higher than the voltage VCCQ/2.
  • the comparison circuit 403 is a circuit that compares the voltage VCCQL and the voltage V2.
  • a comparison circuit 403 corresponds to the comparison circuit 303 in FIG.
  • a voltage V2 is applied to one input terminal of the comparison circuit 403 .
  • a voltage VCCQL is applied to the other input terminal of the comparison circuit 403 .
  • Comparison circuit 403 outputs signal DS2 based on the comparison result. For example, when the voltage VCCQL ⁇ voltage V2, the comparison circuit 403 sets the signal DS2 to "L" level. On the other hand, for example, when voltage VCCQL ⁇ voltage V2, comparison circuit 403 sets signal DS2 to "H" level.
  • FIG. 8 is a circuit diagram of the receiving section 110 and the terminating circuit 112 in the transmitting/receiving circuit 104.
  • FIG. 9 is a circuit diagram of the receiver 113 and termination circuits 112a and 112b in the transmitter/receiver circuit 105.
  • FIG. 10 is a circuit diagram of the receiving section 230 and the terminating circuit 232 in the transmitting/receiving circuit 224.
  • FIG. 11 is a circuit diagram of the receiver 233 and termination circuits 232a and 232b in the transmitter/receiver circuit 225.
  • FIG. 9 is a circuit diagram of the receiving section 110 and the terminating circuit 112 in the transmitting/receiving circuit 104.
  • FIG. 9 is a circuit diagram of the receiver 113 and termination circuits 112a and 112b in the transmitter/receiver circuit 105.
  • FIG. 10 is a circuit diagram of the receiving section 230 and the terminating circuit 232 in the transmitting/receiving circuit 224.
  • FIG. 8 shows a receiving section 110 and a terminating circuit 112 of one of the transmitting/receiving circuits 104 .
  • the transmission unit 111 of the transmission/reception circuit 104 is omitted in the example of FIG.
  • the receiving section 110 includes a comparison circuit 310 and a plurality of inverters 311.
  • the comparison circuit 310 is a circuit that compares the voltage of the input signal RC_IN with the reference voltage VREF1 or VREF2.
  • a signal DQ is input as an input signal RC_IN of the transmission/reception circuit 104 .
  • the comparison circuit 310 is enabled, for example, when it receives the "H" level signal RCEN1. In the example of FIG. 8, the signal DQ is applied to one input terminal of the comparison circuit 310 via the node N1.
  • a voltage VREF1 or VREF2 is applied to the other input terminal of the comparison circuit 310 .
  • Comparison circuit 310 determines the logic level of input signal RC_IN based on the comparison result.
  • the output signal RC_OUT is set to "H” level.
  • the output signal RC_OUT is set to "H” level.
  • Comparing circuit 310 converts output signal RC_OUT to an appropriate voltage level for processing within memory controller 10 and outputs it. For example, the comparison circuit 310 outputs a signal of voltage VCCQ when it is at "H” level, and outputs a signal of voltage VSS when it is at "L” level.
  • the inverter 311 is a circuit that outputs an inverted signal of an input signal. A signal input from the input terminal of the inverter 311 is inverted and output. Although three inverters are connected in series in the example of FIG. 8, the number of inverters 311 can be set arbitrarily. Note that the inverter 311 may be discarded.
  • the termination circuit 112 When performing termination processing, the termination circuit 112 applies the voltage VSS to the signal line via the termination resistor. In other words, the signal line is grounded through the terminating resistor. The termination circuit 112 sets the resistance value of the termination resistor to a different value for each interface mode.
  • the termination circuit 112 includes, for example, multiple resistive elements 320 and multiple NMOS transistors 321 .
  • the NMOS transistor 321 functions as a switching element.
  • a plurality of resistance elements 320 and a plurality of NMOS transistors 321 constitute a variable resistance circuit of the terminating resistance. Note that the configuration of the termination circuit 112 is not limited to the configuration shown in FIG.
  • the termination circuit 112 includes m (m is an integer equal to or greater than 2) resistance elements 320_1 to 320_m and m NMOS transistors 321_1 to 321_m. There are provided m sets of serially connected one resistance element 320 and one NMOS transistor 321 . Then, sets of m are connected in parallel. More specifically, for example, one set is configured by the resistance element 320_1 and the NMOS transistor 321_1. One end of the resistance element 320_1 is connected to the node N5. Node N5 is connected to node N1. The other end of the resistance element 320_1 is connected to the drain of the NMOS transistor 321_1.
  • a signal TMEN1_1 is input to the drain of the NMOS transistor 321_1.
  • the signal TMEN1_1 is a signal that controls on/off of the NMOS transistor 321_1.
  • Signal TMEN1_1 is received from enable signal generation circuit 102 .
  • the source of NMOS transistor 321_1 is connected to node N6.
  • a voltage VSS is applied to the node N6. In other words, the source of NMOS transistor 321_1 is grounded.
  • one set is configured by the resistance element 320_2 and the NMOS transistor 321_2.
  • a signal TMEN1_2 is input to the gate of the NMOS transistor 321_2.
  • one set is configured by the resistance element 320_m and the NMOS transistor 321_m.
  • a signal TMEN1_m is input to the gate of the NMOS transistor 321_m.
  • Signals TMEN1_1 to TMEN1_m are controlled based on the interface mode. For example, when the termination circuit 112 is disabled (when termination is not performed), the enable signal generation circuit 102 sets the signals TMEN1_1 to TMEN1_m to "L" level. That is, the NMOS transistors 321_1 to 321_m are turned off. For example, the enable signal generation circuit 102 generates signals TMEN1_1 to TMEN1_m so that the resistance value of the combined resistance (that is, the termination resistance) of the resistive element 320 and the NMOS transistor 321 is higher in the PI LTT mode than in the LTT mode. to control.
  • the configuration of the terminating circuit 112 is not limited to this.
  • the resistance value of the terminating resistor may be a fixed value regardless of the LLT mode or PI LTT mode.
  • termination circuit 112 includes one resistive element 320 and one NMOS transistor 321 .
  • the terminating resistor may be eliminated from the terminating circuit 112 .
  • termination circuit 112 includes one NMOS transistor 321 .
  • the receiving section 113 and the terminating circuits 112a and 112b of the transmitting/receiving circuit 105 will be described. Note that the transmitters 111a and 111b of the transmitter/receiver circuit 105 are omitted in the example of FIG.
  • the receiving section 113 includes a differential circuit 312 and multiple inverters 311 .
  • the differential circuit 312 is a circuit that outputs a signal based on the voltage difference between the voltage of the input signal RC_IN1 and the input signal RC_IN2.
  • the signal DQS is input as the input signal RC_IN1.
  • a signal DQSn is input as the input signal RC_IN2.
  • the differential circuit 312 is enabled, for example, when it receives the "H" level signal RCEN1.
  • the signal DQS is applied to one input terminal of the differential circuit 312 via the node N1a.
  • Signal DQS is applied to the other input terminal of differential circuit 312 via node N1b.
  • Differential circuit 312 determines the logic level of output signal RC_OUT based on the voltage difference between signal DQS and signal DQSn. Differential circuit 312 converts output signal RC_OUT to an appropriate voltage level for processing within memory controller 10 and outputs it. For example, the differential circuit 312 outputs a signal of voltage VCCQ when it is at "H” level, and outputs a signal of voltage VSS when it is at "L" level.
  • the configuration of the inverter 311 is the same as that of the inverter 311 in FIG.
  • Termination circuit 112a and 112b are the same as the termination circuit 112 in FIG. Termination circuit 112a is connected to node N1a. Termination circuit 112b is connected to node N1b.
  • the configurations of the receiving section 230 and the terminating circuit 232 in the transmitting/receiving circuit 224 and the receiving circuit 227 are the same.
  • the example of FIG. 10 shows a receiving section 230 and a terminating circuit 232 of the transmitting/receiving circuit 224 corresponding to the signal DQ.
  • the transmitter 231 of the transmitter/receiver circuit 224 is omitted in the example of FIG. 10 shows the case where the receiver 230 and the termination circuit 232 have the same configuration as the receiver 110 and the termination circuit 112 in FIG. 8, they may have different configurations.
  • the receiving section 230 includes a comparison circuit 410 and a plurality of inverters 411.
  • the comparison circuit 410 is a circuit that compares the voltage of the input signal RC_IN with the reference voltage VREF1 or VREF2. For example, in the case of the transmission/reception circuit 224, the signal DQ is input as the input signal RC_IN. For example, in the case of the receiving circuit 227, one of the signals CEn, CLE, ALE, WEn, and WPn is input as the input signal RC_IN.
  • the comparison circuit 410 is enabled, for example, when it receives the "H" level signal RCEN2.
  • the comparison circuit 410 corresponds to the comparison circuit 310 in FIG. Signal DQ is applied to one input terminal of comparison circuit 410 via node N2. Voltage VREF1 or VREF2 is applied to the other input terminal of comparison circuit 410 .
  • the inverter 411 is a circuit that outputs an inverted signal of an input signal. Inverter 411 corresponds to inverter 311 in FIG.
  • the termination circuit 232 When performing termination processing, the termination circuit 232 applies the voltage VSS to the signal line via the termination resistor. In other words, the signal line is grounded through the terminating resistor. The termination circuit 232 sets the resistance value of the termination resistor to a different value for each interface mode.
  • the termination circuit 232 includes, for example, multiple resistive elements 420 and multiple NMOS transistors 421 .
  • the NMOS transistor 421 functions as a switching element.
  • the termination circuit 232 includes m resistive elements 420_1-420_m and m NMOS transistors 421_1-421_m. Resistance elements 420_1 to 420_m and NMOS transistors 421_1 to 421_m correspond to resistance elements 420_1 to 420_m and NMOS transistors 421_1 to 421_m in FIG. 8, respectively.
  • a set of m resistive elements 420 and NMOS transistors 421 is connected in parallel between nodes N7 and N8. Node N7 is connected to node N2. A voltage VSS is applied to the node N8.
  • Signals TMEN2_1 to TMEN2_m are input to the gates of the NMOS transistors 421_1 to 421_m, respectively.
  • Signals TMEN2_1 to TMEN2_m are controlled based on the interface mode. For example, when the termination circuit 232 is disabled (not terminated), the enable signal generation circuit 102 sets the signals TMEN2_1 to TMEN1_m to "L" level. That is, the NMOS transistors 421_1 to 421_m are turned off. For example, the enable signal generation circuit 222 generates signals TMEN2_1 to TMEN2_m so that the resistance value of the combined resistance (that is, the termination resistance) of the resistive element 420 and the NMOS transistor 421 is higher in the PI LTT mode than in the LTT mode. to control.
  • the reception section 233 and the termination circuits 232a and 232b of the transmission/reception circuit 225 will be described. 11, the transmitters 231a and 231b of the transmitter/receiver circuit 225 are omitted. 11 shows the case where the receiving unit 233 and the terminating circuits 232a and 232b have the same configurations as the receiving unit 113 and the terminating circuits 112a and 112b in FIG. good.
  • the receiving section 233 includes a differential circuit 412 and a plurality of inverters 411.
  • the differential circuit 412 is a circuit that outputs a signal based on the voltage difference between the voltage of the input signal RC_IN1 and the input signal RC_IN2.
  • the signal DQS is input as the input signal RC_IN1.
  • a signal DQSn is input as the input signal RC_IN2.
  • the signal REn is input as the input signal RC_IN1.
  • a signal RE is input as the input signal RC_IN2.
  • the differential circuit 412 is enabled, for example, when it receives the "H" level signal RCEN1.
  • the differential circuit 412 corresponds to the differential circuit 312 in FIG.
  • Signal DQS is applied to one input terminal of differential circuit 412 via node N2a.
  • Signal DQS is applied to the other input terminal of differential circuit 412 via node N2b.
  • Differential circuit 412 determines the logic level of output signal RC_OUT based on the voltage difference between signal DQS and signal DQSn.
  • the configuration of the inverter 411 is the same as that of the inverter 411 in FIG.
  • Termination circuits 232a and 232b are similar to the termination circuit 232 of FIG. Termination circuit 232a is connected to node N2a. Termination circuit 232b is connected to node N1b.
  • FIG. 12 is a circuit diagram of the transmitter 111.
  • FIG. 13 is a circuit diagram of the transmitter 231. As shown in FIG.
  • the transmission section 111 of the transmission/reception circuit 104 will be described.
  • the transmission section 111 of the transmission/reception circuit 104, the transmission sections 111a and 111b of the transmission/reception circuit 105, the transmission sections 111a and 111b of the transmission circuit 106, and the transmission section 111 of the transmission circuit 107 have the same configuration.
  • the transmission section 111 includes an inverter 330, an AND circuit 331, a NOR circuit 332, and two NMOS transistors 333 and 334.
  • Two NMOS transistors 333 and 334 function as a driver DV1 that outputs a signal TR_OUT.
  • the signal DQ is output as the output signal TR_OUT.
  • the signal DQS is output as the output signal TR_OUT.
  • the signal DQSn is output as the output signal TR_OUT.
  • the signal REn is output as the output signal TR_OUT.
  • the signal RE is output as the output signal TR_OUT.
  • one of the signals CEn, CLE, ALE, WEn, and WPn is output as the output signal TR_OUT.
  • the inverter 330 inverts the signal TREN1. Inverter 330 sends inverted signal TREN1 to NOR circuit 332 .
  • the AND circuit 331 is a logical AND operation circuit.
  • a signal TREN1 is input to one input terminal of the AND circuit 331 .
  • An input signal TR_IN that is, a signal to be transmitted to semiconductor memory device 20 is input to the other input terminal of AND circuit 331 via node N9.
  • the AND circuit 331 outputs an "H" level signal when at least one of the signal TREN1 and the input signal TR_IN is at the "H" level.
  • the NOR circuit 332 is a NOR circuit. An input signal TR_IN is input to one input terminal of the NOR circuit 332 via a node N9. The other input terminal of the NOR circuit 332 receives an inverted signal of the signal TREN1 output from the inverter 330 . The NOR circuit 332 outputs a signal of "H” level when both the input signal TR_IN and the inverted signal of the signal TREN1 are at "L” level.
  • a voltage VCCQL is applied to the drain of the NMOS transistor 333 .
  • the source of the NMOS transistor 333 is connected to the output terminal of the transmitter 111 via the node N10.
  • An output signal of the AND circuit 331 is input to the gate of the NMOS transistor 333 .
  • the drain of the NMOS transistor 334 is connected to the output terminal of the transmitter 111 via the node N10.
  • a resistance element may be provided between node N10 and NMOS transistor 334.
  • FIG. A voltage VSS is applied to the source of the NMOS transistor 334 .
  • An output signal of the NOR circuit 332 is input to the gate of the NMOS transistor 334 .
  • the transmission unit 111 outputs an “H” level output signal TR_OUT.
  • the NMOS transistor 334 is turned on.
  • the transmission unit 111 outputs the “L” level output signal TR_OUT.
  • FIG. 13 shows the case where the transmitting section 231 has the same configuration as the transmitting section 111 of FIG. 12, they may have different configurations.
  • the configuration of the transmission section 231 of the transmission/reception circuit 224 and the transmission sections 231a and 231b of the transmission/reception circuit 225 are the same.
  • the transmission section 231 includes an inverter 430, an AND circuit 431, a NOR circuit 432, and two NMOS transistors 433 and 434.
  • Two NMOS transistors 433 and 434 function as a driver DV2 that outputs a signal TR_OUT.
  • the signal DQ is output as the output signal TR_OUT.
  • the signal DQS is output as the output signal TR_OUT.
  • the signal DQSn is output as the output signal TR_OUT.
  • the inverter 430 inverts the signal TREN2. Inverter 430 sends inverted signal TREN2 to NOR circuit 432 .
  • the AND circuit 431 is a logical AND operation circuit.
  • a signal TREN2 is input to one input terminal of the AND circuit 431 .
  • An input signal TR_IN that is, a signal to be transmitted to the memory controller 10 is input to the other input terminal of the AND circuit 431 via the node N11.
  • the AND circuit 431 outputs an "H" level signal when at least one of the signal TREN2 and the input signal TR_IN is at the "H" level.
  • the NOR circuit 432 is a negative OR operation circuit. An input signal TR_IN is input to one input terminal of the NOR circuit 432 via a node N11. An inverted signal of the signal TREN2 output from the inverter 430 is input to the other input terminal of the NOR circuit 432 .
  • the NOR circuit 432 outputs a signal of "H” level when both the input signal TR_IN and the inverted signal of the signal TREN2 are at "L" level.
  • a voltage VCCQL is applied to the drain of the NMOS transistor 433 .
  • the source of the NMOS transistor 433 is connected to the output terminal of the transmitter 231 via the node N12.
  • An output signal of the AND circuit 431 is input to the gate of the NMOS transistor 433 .
  • the drain of the NMOS transistor 434 is connected to the output terminal of the transmitter 231 via the node N12.
  • a resistance element may be provided between node N12 and NMOS transistor 434.
  • FIG. A voltage VSS is applied to the source of the NMOS transistor 434 .
  • An output signal of the NOR circuit 432 is input to the gate of the NMOS transistor 434 .
  • the NMOS transistor 433 is turned on. As a result, the transmission section 231 outputs an "H” level output signal TR_OUT.
  • the NMOS transistor 434 is turned on. As a result, the transmission section 231 outputs an output signal TR_OUT of "L” level.
  • FIG. 14 shows a conceptual diagram when the signal DQ is transmitted from the transmission section 231 of the semiconductor memory device 20 to the reception section 110 of the memory controller 10. As shown in FIG. In the example of FIG. 14, part of the configuration of the receiving unit 110 and the transmitting unit 231 is shown.
  • FIG. 15 is a diagram showing an example of signal waveforms of signals input to receiving section 110 in the LTT mode and PI LTT mode.
  • the termination circuit 112 when the signal DQ is transmitted from the semiconductor memory device 20 to the memory controller 10, the termination circuit 112 is enabled. That is, the NMOS transistor 321 is turned on. Thereby, the signal line transmitting the signal DQ is terminated. More specifically, the signal line is grounded (applied with voltage VSS) via resistance element 320 at node N1.
  • VSS voltage
  • the upper limit value of the amplitude of the signal DQ (“H” level voltage value) is lower in the PI LTT mode than in the LTT mode.
  • the lower limit value (“L” level voltage value) of the amplitude of the signal DQ is the same in the LTT mode and the PI LTT mode.
  • the upper limit value (“H” level voltage value) of the voltage value of signal DQ in receiving section 110 decreases, for example, from voltage VCCQ to voltage VCCQ/3.
  • the amplitude of the signal is from voltage VSS to voltage VCCQ/3.
  • the reference voltage VREF1 is set to a voltage value higher than the voltage VSS and lower than the voltage VCCQ/3.
  • Voltage VREF1 is preferably set to a voltage VCCQ/6 which is halfway between voltages VSS and VCCQ/3.
  • next-generation NAND flash memory products to which LTT is applied as an interface standard may adopt PI LTT as an interface standard.
  • PI LTT an interface standard.
  • a next-generation product that supports both LTT and PI LTT may be required.
  • the semiconductor memory device 20 includes a voltage VCCQL detection circuit, a reference voltage generation circuit compatible with the LTT mode and the PI LTT mode, a transmission circuit, a reception circuit, and a termination circuit. circuit. Thereby, the semiconductor memory device 20 can select either the LTT mode or the PI LTT mode.
  • either the LTT mode or the PILTT mode is selected based on the voltage value of the voltage VCCQL. Therefore, when starting up the semiconductor memory device 20, the initialization of the interface mode can be omitted.
  • FIG. 16 is a block diagram showing the overall configuration of the data processing device 1. As shown in FIG. In addition, in the example of FIG. 16, a part of the connection between each component is indicated by the arrowed line, but the connection between each component is not limited to these.
  • the memory system 3 includes electrode pads PD1.
  • a voltage VCCQ is supplied to the memory system 3 from the outside (for example, the host device 2) via the electrode pad PD1.
  • the electrode pads PD2 described in the first embodiment are eliminated. That is, voltage VCCQL is not supplied to memory system 3 from the outside.
  • the memory controller 10 includes electrode pads PD3.
  • a voltage VCCQ is supplied to the memory controller 10 through the electrode pad PD3.
  • the memory controller 10 of this embodiment does not have the electrode pads PD4 described in the first embodiment.
  • the memory controller 10 includes a host interface circuit 11, a CPU 12, a ROM 13, a RAM 14, a buffer memory 15, a memory interface circuit 16, and an interface (I/F) mode switching control section 17.
  • the interface mode switching control circuit 17 is a circuit that controls the interface mode between the memory controller 10 and the semiconductor memory device 20 .
  • Interface mode switching control circuit 17 generates voltage VCCQL under the control of CPU 12 .
  • the interface mode switching control circuit 17 generates a voltage VCCQL having a different voltage value for each mode.
  • Interface mode switching control circuit 17 supplies voltage VCCQL to memory interface circuit 16 and electrode pad PD6 of semiconductor memory device 20 .
  • the memory controller 10 can select the interface mode with the semiconductor memory device 20 . Therefore, for example, the interface mode can be changed under the control of the memory controller 10 .
  • the semiconductor memory device detects a nonvolatile memory cell (MC) and a first voltage (VCCQL), and based on the first voltage, a first mode (LTT mode) and a second mode ( a sensing circuit (221) for selecting one of the PI LTT modes), and a transmitter (231) for outputting a first signal corresponding to one of the first mode and the second mode.
  • the sensing circuit selects the first mode when the first voltage is greater than or equal to the determination value (V2), and selects the second mode when the first voltage is less than the determination value.
  • the transmitter outputs a first signal with a first amplitude in the first mode, and outputs a first signal with a second amplitude smaller than the first amplitude in the second mode.
  • the memory controller 10 may include the transmission/reception circuit 104 as a transmission/reception circuit for the signals DQS and DQSn.
  • the memory controller 10 includes a transmission/reception circuit 104 corresponding to the signal DQS and a transmission/reception circuit 104 corresponding to the signal DQSn.
  • the semiconductor memory device 20 may include a transmission/reception circuit 224 as a transmission/reception circuit for the signals DQS and DQSn.
  • semiconductor memory device 20 includes a transmission/reception circuit 224 corresponding to signal DQS and a transmission/reception circuit 224 corresponding to signal DQSn.
  • the memory controller 10 may include the transmission circuit 107 as a transmission circuit for the signals REn and RE.
  • the memory controller 10 includes a transmission circuit 107 corresponding to the signal REn and a transmission circuit 107 corresponding to the signal RE.
  • semiconductor memory device 20 may include a receiving circuit 227 as a receiving circuit for signals REn and RE.
  • semiconductor memory device 20 includes a receiving circuit 227 corresponding to signal REn and a receiving circuit 227 corresponding to signal RE.
  • connection in the above embodiments also includes a state of being indirectly connected with something else interposed therebetween, such as a transistor or resistor.

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Abstract

実施形態によれば、半導体記憶装置は、不揮発性のメモリセルと、第１電圧を検知し、第１電圧に基づいて第１モード及び第２モードの１つを選択する検知回路と、第１モード及び第２モードの１つに対応する第１信号を出力する送信部と、を含む。検知回路は、第１電圧が判定値以上の場合、第１モードを選択し、第１電圧が判定値未満の場合、第２モードを選択する。送信部は、第１モードの場合、第１振幅の第１信号を出力し、第２モードの場合、第１振幅よりも小さい第２振幅の第１信号を出力する。

Description

半導体記憶装置及びメモリシステム
　本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
　半導体記憶装置としてＮＡＮＤ型フラッシュメモリを適用したメモリシステムが知られている。
日本国特許第５４４２７３４号公報 日本国特開２０１６－２９５５６号公報 米国特許第７９０６９８９号明細書
　メモリコントローラと半導体記憶装置との間の通信方式を切替できる半導体記憶装置及びメモリシステムを提供する。
　実施形態に係る半導体記憶装置は、不揮発性のメモリセルと、第１電圧を検知し、第１電圧に基づいて第１モード及び第２モードの１つを選択する検知回路と、第１モード及び第２モードの１つに対応する第１信号を出力する送信部と、を含む。検知回路は、第１電圧が判定値以上の場合、第１モードを選択し、第１電圧が判定値未満の場合、第２モードを選択する。送信部は、第１モードの場合、第１振幅の第１信号を出力し、第２モードの場合、第１振幅よりも小さい第２振幅の第１信号を出力する。
図１は、第１実施形態に係るメモリシステムを含むデータ処理装置の全体構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の基本的な構成を示すブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリコントローラの備えるメモリインターフェイス回路のブロック図である。 図５は、第１実施形態に係る半導体記憶装置の備える入出力回路のブロック図である。 図６は、第１実施形態に係るメモリコントローラの備える検知回路の回路図である。 図７は、第１実施形態に係る半導体記憶装置の備える検知回路の回路図である。 図８は、第１実施形態に係るメモリコントローラの備える送受信回路１０４における受信部及び終端回路の回路図である。 図９は、第１実施形態に係る半導体記憶装置の備える送受信回路１０５における受信部及び終端回路の回路図である。 図１０は、第１実施形態に係る半導体記憶装置の備える送受信回路２２４における受信部及び終端回路の回路図である。 図１１は、第１実施形態に係る半導体記憶装置の備える送受信回路２２５における受信部及び終端回路の回路図である。 図１２は、第１実施形態に係るメモリコントローラの備える送信部の回路図である。 図１３は、第１実施形態に係る半導体記憶装置の備える送信部の回路図である。 図１４は、第１実施形態に係る半導体記憶装置の送信部からメモリコントローラの受信部に信号ＤＱを送信する場合の概念図である。 図１５は、ＬＴＴモード及びＰＩ　ＬＴＴモードにおいて第１実施形態に係るメモリコントローラの備える受信部に入力される信号の信号波形の一例を示す図である。 図１６は、第２実施形態に係るメモリシステムを含むデータ処理装置の全体構成を示すブロック図である。
　以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
　なお、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
　１．第１実施形態
　１．１　構成
　１．１．１　データ処理装置の構成
　まず、図１を参照して、データ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成を示すブロック図である。なお、図１の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。
　図１に示すように、データ処理装置１は、ホストデバイス２及びメモリシステム３を含む。なお、ホストデバイス２には、複数のメモリシステム３が接続されていてもよい。
　ホストデバイス２は、メモリシステム３にアクセスする情報処理装置（コンピューティングデバイス）である。ホストデバイス２は、メモリシステム３を制御する。より具体的には、例えば、ホストデバイス２は、メモリシステム３にデータの書き込み動作または読み出し動作を要求（命令）する。
　メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホストデバイス２に接続される。メモリシステム３は、電極パッドＰＤ１及びＰＤ２を含む。メモリシステム３には、電極パッドＰＤ１及びＰＤ２を介して、外部（例えば、ホストデバイス２）から電圧ＶＣＣＱ及び電圧ＶＣＣＱＬがそれぞれ供給される。電圧ＶＣＣＱは、メモリシステム３の電源電圧である。電圧ＶＣＣＱＬは、メモリコントローラ１０と半導体記憶装置２０との間の通信方式（「インターフェイスモード」とも表記する）の制御に用いられる電圧である。メモリシステム３は、電圧ＶＣＣＱＬの電圧値に基づいて、インターフェイスモードを選択する。
　より具体的には、メモリシステム３は、インターフェイスモードとして、ＬＴＴ（Low Tapped Termination）モード、またはＰＩ　ＬＬＴ（Power Isolated LTT）モードのいずれかを選択できる。ＬＴＴは、ＤＲＡＭのインターフェイス規格の１つであるＬＶＳＴＬ（Low Voltage Swing Terminated Logic）と同様の終端方式である。ＬＶＳＴＬは、例えば、ＬＰＤＤＲ４（Low Power Double Data Rate 4）に採用されている規格である。また、ＰＩ　ＬＴＴは、ＤＲＡＭのインターフェイス規格の１つであるＰＩ　ＬＶＳＴＬ（Power Isolated Low Voltage Swing Terminated Logic）と同様の終端方式である。ＰＩ　ＬＶＳＴＬは、例えば、ＬＰＤＤＲ４ＸまたはＬＰＤＤＲ５に採用されている規格である。ＰＩ　ＬＴＴにおける信号の振幅は、ＬＴＴにおける信号の振幅よりも小さい。また、ＰＩ　ＬＴＴは、ＬＴＴよりも信号振幅の上限値が低いため、消費電力が小さい。このため、ＰＩ　ＬＴＴの方が、ＬＴＴよりも高速通信に適している。従って、ＰＩ　ＬＴＴは、ＬＬＴが採用されている製品の次世代製品に採用され得る。
　メモリシステム３は、電圧ＶＣＣＱＬが後述する判定電圧値以上の場合、ＬＴＴモードを選択する。他方で、メモリシステム３は、電圧ＶＣＣＱＬが判定電圧値未満の場合、ＰＩ　ＬＴＴモードを選択する。以下では、電圧ＶＣＣＱＬの電圧値が、電圧ＶＣＣＱ、または電圧ＶＣＣＱ／２である場合について説明する。メモリシステム３は、ＶＣＣＱＬ＝ＶＣＣＱである場合、ＬＴＴモードを選択し、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２である場合、ＰＩ　ＬＴＴモードを選択する。
　１．１．２　メモリシステムの構成
　引き続き図１を参照して、メモリシステム３の構成の一例について説明する。
　図１に示すように、メモリシステム３は、メモリコントローラ１０及び半導体記憶装置２０を含む。なお、メモリシステム３は、複数の半導体記憶装置２０を含んでいてもよい。この場合、メモリシステム３は、メモリコントローラ１０と複数の半導体記憶装置２０とを接続するインターフェイス回路を有していてもよい。
　メモリコントローラ１０は、ホストデバイス２からの要求（命令）に応答して、半導体記憶装置２０に対して読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ１０は、半導体記憶装置２０のメモリ空間を管理する。メモリコントローラ１０は、電極パッドＰＤ３及びＰＤ４を含む。メモリコントローラ１０には、電極パッドＰＤ３及びＰＤ４を介して、電圧ＶＣＣＱ及びＶＣＣＱＬがそれぞれ供給される。
　半導体記憶装置２０は、例えば、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む。半導体記憶装置２０は、電極パッドＰＤ５及びＰＤ６を含む。半導体記憶装置２０には、電極パッドＰＤ５及びＰＤ６を介して、電圧ＶＣＣＱ及びＶＣＣＱＬがそれぞれ供給される。
　次に、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、ホストインターフェイス回路（ホストＩ／Ｆ）１１、ＣＰＵ（Central Processing Unit）１２、ＲＯＭ（Read Only Memory）１３、ＲＡＭ（Random Access Memory）１４、バッファメモリ１５、及びメモリインターフェイス回路（メモリＩ／Ｆ）１６を含む。これらの回路は、例えば内部バスにより互いに接続されている。なお、メモリコントローラ１０の各機能は専用回路で実現されてもよいし、ＣＰＵ１２がファームウェア（またはプログラム）を実行することにより実現されてもよい。
　ホストインターフェイス回路１１は、ホストデバイス２と接続されるハードウェアインターフェイス回路である。ホストインターフェイス回路１１は、ホストデバイス２とメモリコントローラ１０との間のインターフェイス規格に従った通信を行う。ホストインターフェイス回路１１は、ＣＰＵ１２及びバッファメモリ１５に、ホストデバイス２から受信した要求及びデータをそれぞれ送信する。また、ホストインターフェイス回路１１は、ホストデバイス２に、データを送信する。
　ＣＰＵ１２は、プロセッサである。ＣＰＵ１２は、メモリコントローラ１０全体の動作を制御する。例えば、ＣＰＵ１２は、ホストデバイス２から受信した要求に基づいて、半導体記憶装置２０に書き込み動作、読み出し動作、及び消去動作を命令する。また、ＣＰＵ１２は、半導体記憶装置２０のメモリ領域を管理する。
　ＲＯＭ１３は、不揮発性メモリである。例えば、ＲＯＭ１３は、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ１３は、ファームウェア及びプログラム等を記憶する非一時的記憶媒体である。例えば、後述されるメモリコントローラ１０の動作は、ＣＰＵ１２がＲＯＭ１３のファームウェアを実行することにより実現される。
　ＲＡＭ１４は、揮発性メモリである。例えば、ＲＡＭ１４は、ＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）である。ＲＡＭ１４は、ＣＰＵ１２の作業領域として使用される。ＲＡＭ１４は、半導体記憶装置２０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
　バッファメモリ１５は、揮発性メモリである。例えば、バッファメモリ１５は、ＤＲＡＭまたはＳＲＡＭである。バッファメモリ１５は、メモリコントローラ１０が半導体記憶装置２０から読み出したデータや、ホストデバイス２から受信したデータ等を一時的に保持する。
　メモリインターフェイス回路１６は、半導体記憶装置２０と接続されるハードウェアインターフェイス回路である。メモリインターフェイス回路１６には、電圧ＶＣＣＱ及びＶＣＣＱＬが印加される。メモリインターフェイス回路１６は、電圧ＶＣＣＱＬの電圧値に基づいて、ＬＴＴモードまたはＰＩ　ＬＴＴモードのいずれかを選択する。
　メモリインターフェイス回路１６は、半導体記憶装置２０と、データ及び各種制御信号の送受信を行う。より具体的には、メモリインターフェイス回路１６は、半導体記憶装置２０と、例えば８ビットの信号ＤＱ＜７：０＞並びにクロック信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱ＜７：０＞は、例えばデータ、アドレス、及びコマンドである。以下、信号ＤＱ＜７：０＞のいずれかを限定しない場合は、信号ＤＱと表記する。クロック信号ＤＱＳ及びＤＱＳｎは、データの入出力の際に用いられるクロック信号である。クロック信号ＤＱＳｎは、クロック信号ＤＱＳの反転信号である。
　また、メモリインターフェイス回路１６は、半導体記憶装置２０に、制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ及びＲＥｎ、並びに、ライトプロテクト信号ＷＰｎを送信する。そして、メモリインターフェイス回路１６は、半導体記憶装置２０から、レディ／ビジー信号ＲＢｎを受信する。
　チップイネーブル信号ＣＥｎは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＥｎは、例えば、Ｌｏｗ（“Ｌ”）レベルでアサートされる。
　コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。信号ＣＬＥは、例えば、Ｈｉｇｈ（“Ｈ”）レベルでアサートされる。
　アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。信号ＡＬＥは、例えば、“Ｈ”レベルでアサートされる。
　ライトイネーブル信号ＷＥｎは、受信した信号を半導体記憶装置２０内へ取り込むための信号である。信号ＷＥｎは、半導体記憶装置２０がコマンド及びアドレスを取り込むタイミングに、例えば“Ｌ”レベルでアサートされる。よって、信号ＷＥｎがトグルされる度に、コマンド及びアドレスが半導体記憶装置２０に取り込まれる。
　リードイネーブル信号ＲＥ及びＲＥｎは、メモリコントローラ１０が、半導体記憶装置２０からデータを読み出すための信号である。信号ＲＥｎは、信号ＲＥの反転信号である。例えば、半導体記憶装置２０は、データ出力の際、信号ＲＥ及びＲＥｎに基づいて、信号ＤＱＳ及びＤＱＳｎを生成する。
　ライトプロテクト信号ＷＰｎは、書き込み動作の禁止を命令するための信号である。信号ＷＰｎは、例えば、“Ｌ”レベルでアサートされる。
　レディ／ビジー信号ＲＢｎは、半導体記憶装置２０がメモリコントローラ１０から信号ＤＱを受信不可能な状態か可能な状態かを示す信号である。レディ／ビジー信号ＲＢｎは、例えば、半導体記憶装置２０がビジー状態の際に“Ｌ”レベルとされる。
　１．１．３　半導体記憶装置の構成
　次に、図２を参照して、半導体記憶装置２０の構成の一例について説明する。なお、図２の例では、各構成要素の接続の一部を矢印線により示している。但し、各構成要素間の接続はこれらに限定されない。
　図２に示すように、半導体記憶装置２０は、入出力回路２０１、ロジック制御回路２０２、ステータスレジスタ２０３、アドレスレジスタ２０４、コマンドレジスタ２０５、シーケンサ２０６、レディ／ビジー回路（Ｒ／Ｂ回路）２０７、電圧発生回路２０８、メモリセルアレイ２０９、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、及びカラムデコーダ２１３を含む。
　入出力回路２０１は、各種信号の入出力を行う回路である。入出力回路２０１には、電圧ＶＣＣＱ及びＶＣＣＱＬが印加される。入出力回路２０１は、電圧ＶＣＣＱＬの電圧値に基づいて、ＬＴＴモードまたはＰＩ　ＬＴＴモードのいずれかを選択する。入出力回路２０１は、選択したモードに基づいて、メモリコントローラ１０と、データ及び各種制御信号の送受信を行う。
　入出力回路２０１は、メモリコントローラ１０のメモリインターフェイス回路１６と接続される。また、入出力回路２０１は、ロジック制御回路２０２、ステータスレジスタ２０３、アドレスレジスタ２０４、コマンドレジスタ２０５、レディ／ビジー回路２０７、及びデータレジスタ２１２に接続される。入出力回路２０１は、入力信号ＤＱがデータＤＡＴである場合、クロック信号ＤＱＳ及びＤＱＳｎに基づいて、入力信号ＤＱを受信する。そして、入出力回路２０１は、データレジスタ２１２に、データＤＡＴを送信する。また、入出力回路２０１は、出力信号ＤＱがデータＤＡＴまたはステータス情報ＳＴＳである場合、メモリコントローラ１０に、クロック信号ＤＱＳ及びＤＱＳｎとともに、出力信号ＤＱを送信する。入出力回路２０１は、入力信号ＤＱがアドレスＡＤＤである場合、アドレスレジスタ２０４に、アドレスＡＤＤを送信する。入出力回路２０１は、入力信号ＤＱがコマンドＣＭＤである場合、コマンドレジスタ２０５に、コマンドＣＭＤを送信する。入出力回路２０１は、ロジック制御回路２０２に、入力信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ、ＲＥｎ、及びＷＰｎを送信する。入出力回路２０１は、メモリコントローラ１０に、レディ／ビジー回路２０７から受信したレディ／ビジー信号ＲＢｎを出力する。
　ロジック制御回路２０２は、ロジック制御を行う回路である。ロジック制御回路２０２は、入出力回路２０１から、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ、ＲＥｎ、及びＷＰｎを受信する。ロジック制御回路２０２は、入出力回路２０１及びシーケンサ２０６に接続される。ロジック制御回路２０２は、受信した信号に基づいて、シーケンサ２０６を制御する。
　ステータスレジスタ２０３は、ステータス情報ＳＴＳを一時的に記憶するレジスタである。ステータス情報ＳＴＳは、書き込み動作、読み出し動作、及び消去動作等におけるステータス情報を含む。ステータスレジスタ２０３は、入出力回路２０１及びシーケンサ２０６に接続される。ステータスレジスタ２０３は、シーケンサ２０６からステータス情報ＳＴＳを受信する。ステータス情報ＳＴＳは、入出力回路２０１を介して、メモリコントローラ１０に送信される。
　アドレスレジスタ２０４は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ２０４は、入出力回路２０１、ロウデコーダ２１０、及びカラムデコーダ２１３に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ２０４は、ロウデコーダ２１０に、ロウアドレスＲＡを送信する。また、アドレスレジスタ２０４は、カラムデコーダ２１３に、カラムアドレスＣＡを送信する。
　コマンドレジスタ２０５は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ２０５は、入出力回路２０１及びシーケンサ２０６に接続される。コマンドレジスタ２０５は、シーケンサ２０６に、コマンドＣＭＤを送信する。
　シーケンサ２０６は、半導体記憶装置２０全体の動作を制御する回路である。シーケンサ２０６は、ロジック制御回路２０２、ステータスレジスタ２０３、コマンドレジスタ２０５、レディ／ビジー回路２０７、電圧発生回路２０８、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、及びカラムデコーダ２１３等に接続される。シーケンサ２０６は、ステータスレジスタ２０３、レディ／ビジー回路２０７、電圧発生回路２０８、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、及びカラムデコーダ２１３等を制御する。シーケンサ２０６は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作を実行する。
　レディ／ビジー回路２０７は、レディ／ビジー信号ＲＢｎを生成する回路である。レディ／ビジー回路２０７は、入出力回路２０１及びシーケンサ２０６に接続される。レディ／ビジー回路２０７は、シーケンサ２０６の制御に基づいて、レディ／ビジー信号ＲＢｎを生成する。レディ／ビジー回路２０７は、入出力回路２０１に、レディ／ビジー信号ＲＢｎを送信する。
　電圧発生回路２０８は、シーケンサ２０６の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に用いられる各種電圧を発生させる。電圧発生回路２０８は、各種電圧をメモリセルアレイ２０９、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、及びカラムデコーダ２１３等に供給する。
　メモリセルアレイ２０９は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ２０９は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えばデータを一括して消去される複数のメモリセルトランジスタの集合である。図２の例では、メモリセルアレイ２０９は、４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む。なお、メモリセルアレイ２０９内のブロックＢＬＫの個数は任意である。
　ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。図２の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。
　ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタを含む。ＮＡＮＤストリングの詳細については後述する。
　ロウデコーダ２１０は、ロウアドレスＲＡのデコード回路である。ロウデコーダ２１０は、アドレスレジスタ２０４、シーケンサ２０６、電圧発生回路２０８、及びメモリセルアレイ２０９に接続される。ロウデコーダ２１０は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択する。ロウデコーダ２１０は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。
　センスアンプ２１１は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ２１１は、シーケンサ２０６、電圧発生回路２０８、メモリセルアレイ２０９、及びデータレジスタ２１２に接続される。センスアンプ２１１は、読み出し動作時には、メモリセルアレイ２０９からデータＤＡＴを読み出す。また、センスアンプ２１１は、書き込み動作時には、書き込みデータＤＡＴに応じた電圧をメモリセルアレイ２０９に供給する。
　データレジスタ２１２は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ２１２は、入出力回路２０１、シーケンサ２０６、電圧発生回路２０８、センスアンプ２１１、及びカラムデコーダ２１３に接続される。データレジスタ２１２は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
　カラムデコーダ２１３は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ２１３は、アドレスレジスタ２０４、シーケンサ２０６、電圧発生回路２０８、及びデータレジスタ２１２に接続される。カラムデコーダ２１３は、アドレスレジスタ２０４からカラムアドレスＣＡを受信する。カラムデコーダ２１３は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ２１２内のラッチ回路を選択する。
　１．１．４　メモリセルアレイの回路構成
　次に、図３を参照して、メモリセルアレイ２０９の回路構成の一例について説明する。図３は、メモリセルアレイ２０９の回路図である。なお、図３の例は、１つのブロックＢＬＫの回路構成を示している。
　図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。例えば、ストリングユニットＳＵ内のｎ＋１個（ｎは１以上の整数）のＮＡＮＤストリングＮＳは、ｎ＋１本のビット線ＢＬ０～ＢＬｎにそれぞれ接続される。
　各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。図３の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は、任意である。
　メモリセルトランジスタＭＣは、データを不揮発に保持する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。
　選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
　各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。より具体的には、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の順に、その電流経路は直列に接続される。選択トランジスタＳＴ１のドレインは、いずれか１つのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
　同一ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内のこれら複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
　ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
　同一ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数の選択トランジスタＳＴ２をそれぞれ含む。ブロックＢＬＫ内のこれら複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳが設けられてもよい。
　ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ２１０にそれぞれ接続される。
　ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスＣＡが割り当てられる。各ビット線ＢＬは、センスアンプ２１１に接続される。
　ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
　１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。
　１．１．５　メモリインターフェイス回路の構成
　次に、図４を参照して、メモリインターフェイス回路１６の構成の一例について説明する。図４は、メモリインターフェイス回路１６のブロック図である。図４の例では、メモリインターフェイス回路１６と半導体記憶装置２０（入出力回路２０１）との間の信号の送受信に関係する構成要素に着目して説明する。また、図４の例では、説明を簡略化するため、信号ＤＱ＜０＞、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、ＲＥ、ＣＥｎ、及びＲＢｎに対応する構成要素を示し、信号ＤＱ＜７：１＞、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎに対応する構成要素は、省略されている。例えば、信号ＤＱ＜７：１＞の各々に対応する構成要素は、信号ＤＱ＜０＞に対応する構成要素と同様である。また、例えば、信号ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎの各々に対応する構成要素は、信号ＣＥｎに対応する構成要素と同様である。
　図４に示すように、メモリインターフェイス回路１６は、検知回路１０１、イネーブル信号生成回路１０２、参照電圧生成回路１０３、複数の送受信回路１０４、送受信回路１０５、送信回路１０６、複数の送信回路１０７、及び受信回路１０８を含む。
　検知回路１０１は、電圧ＶＣＣＱＬの電圧を検知する回路である。検知回路１０１には、電圧ＶＣＣＱ及び電圧ＶＣＣＱＬが供給される。検知回路１０１は、イネーブル信号生成回路１０２に接続される。例えば、検知回路１０１は、イネーブル信号生成回路１０２から“Ｈ”レベルのイネーブル信号ＤＴＥＮ１を受信すると、イネーブル信号生成回路１０２に、検知信号ＤＳ１を送信する。例えば、信号ＤＴＥＮ１は、検知回路１０１をイネーブル状態とする場合、“Ｈ”レベルとされる。
　例えば、検知回路１０１は、電圧ＶＣＣＱＬが、予め設定された判定電圧値以上の場合、イネーブル信号生成回路１０２に、“Ｌ”レベルの信号ＤＳ１を送信する。そして、検知回路１０１は、電圧ＶＣＣＱＬが、判定電圧値未満の場合、イネーブル信号生成回路１０２に、“Ｈ”レベルの信号ＤＳ１を送信する。“Ｌ”レベルの信号ＤＳ１は、ＬＴＴモードに対応し、“Ｈ”レベルの信号ＤＳ１は、ＰＩ　ＬＴＴモードに対応する。換言すれば、検知回路１０１は、電圧ＶＣＣＱＬの電圧値に基づいて、ＬＬＴモードまたはＰＩ　ＬＴＴモードを選択する選択回路として機能する。
　イネーブル信号生成回路１０２は、各種イネーブル信号を生成する回路である。イネーブル信号生成回路１０２は、検知回路１０１、参照電圧生成回路１０３、送受信回路１０４及び１０５、並びに送信回路１０６及び１０７に接続される。イネーブル信号生成回路１０２は、ＣＰＵ１２の制御に基づいて、信号ＤＴＥＮ１、ＲＶＥＮ１、ＰＩ＿ＥＮ１、ＲＣＥＮ１、ＴＲＥＮ１、及びＴＭＥＮ１を生成する。イネーブル信号生成回路１０２は、検知回路１０１に、信号ＤＴＥＮ１を送信する。イネーブル信号生成回路１０２は、参照電圧生成回路１０３に、信号ＲＶＥＮ１及び信号ＰＩ＿ＥＮ１を送信する。イネーブル信号生成回路１０２は、送受信回路１０４の受信部１１０、並びに送受信回路１０５の受信部１１３に、信号ＲＣＥＮ１を送信する。イネーブル信号生成回路１０２は、送受信回路１０４の終端回路１１２、並びに送受信回路１０５の終端回路１１２ａ及び１１２ｂに、信号ＴＭＥＮ１を送信する。イネーブル信号生成回路１０２は、送受信回路１０４及び送信回路１０７の各送信部１１１、並びに送受信回路１０５及び送信回路１０６の送信部１１１ａ及び１１１ｂに、信号ＴＲＥＮ１を送信する。
　信号ＲＶＥＮ１は、参照電圧生成回路１０３をイネーブル状態とする信号である。例えば、信号ＲＶＥＮ１は、参照電圧生成回路１０３をイネーブル状態にする場合、“Ｈ”レベルとされる。
　信号ＰＩ＿ＥＮ１は、インターフェイスモードに基づく信号である。例えば、信号ＰＩ＿ＥＮ１は、ＬＴＴモードを選択する場合、“Ｌ”レベルとされる。他方で、信号ＰＩ＿ＥＮ１は、ＰＩ　ＬＴＴモードを選択する場合、“Ｈ”レベルとされる。
　信号ＲＣＥＮ１は、受信部１１０及び１１３をイネーブル状態とする信号である。例えば、信号ＲＣＥＮ１は、半導体記憶装置２０から信号を受信する場合に、“Ｈ”レベルとされる。
　信号ＴＲＥＮ１は、送信部１１１、１１１ａ、及び１１１ｂをイネーブル状態とする信号である。例えば、信号ＴＲＥＮ１は、半導体記憶装置２０に信号を送信する場合に、“Ｈ”レベルとされる。
　信号ＴＭＥＮ１は、終端回路１１２、１１２ａ、及び１１２ｂをイネーブル状態とする信号である。例えば、信号ＴＭＥＮ１は、終端回路１１２、１１２ａ、及び１１２ｂをイネーブル状態とする場合に、“Ｈ”レベルとされる。
　参照電圧生成回路１０３は、受信部１１０に供給する参照電圧を生成する回路である。参照電圧生成回路１０３は、イネーブル信号生成回路１０２、送受信回路１０４の受信部１１０に接続される。参照電圧生成回路１０３は、信号ＶＲＥＮ１及び信号ＰＩ＿ＥＮ１に基づいて、参照電圧ＶＲＥＦ１または参照電圧ＶＲＥＦ２を生成する。例えば、参照電圧生成回路１０３は、信号ＲＶＥＮ１が“Ｈ”レベルであり且つ信号ＰＩ＿ＥＮ１が“Ｌ”レベルの場合、参照電圧ＶＲＥＦ１を生成する。参照電圧ＶＲＥＦ１は、ＬＴＴモードに対応する参照電圧である。また、例えば、参照電圧生成回路１０３は、信号ＲＶＥＮ１が“Ｈ”レベルであり且つ信号ＰＩ＿ＥＮ１が“Ｈ”レベルの場合、参照電圧ＶＲＥＦ２を生成する。参照電圧ＶＲＥＦ２は、ＰＩ　ＬＴＴモードに対応する参照電圧である。
　送受信回路１０４は、半導体記憶装置２０と信号ＤＱを送受信する回路である。例えば、メモリインターフェイス回路１６は、信号ＤＱ＜７：０＞にそれぞれ対応する８個の送受信回路１０４を含む。各送受信回路１０４の構成は、同様である。以下、例えば、信号ＤＱ＜０＞に対応する送受信回路１０４を限定する場合、送受信回路１０４＿ＤＱ＜０＞と表記する。信号ＤＱ＜７：１＞、ＤＱＳ、及びＤＱＳｎにそれぞれ対応する送受信回路１０４も同様である。例えば、図４には、信号ＤＱ＜０＞に対応する送受信回路１０４＿ＤＱ＜０＞が示されている。
　送受信回路１０４は、受信部１１０、送信部１１１、及び終端回路１１２を含む。
　送受信回路１０５は、半導体記憶装置２０と信号ＤＱＳ及びＤＱＳｎを送受信する回路である。送受信回路１０５の構成は、送受信回路１０４とは異なる。送受信回路１０５は、送信部１１１ａ及び１１１ｂ、終端回路１１２ａ及び１１２ｂ、並びに受信部１１３を含む。
　送信回路１０６は、半導体記憶装置２０に信号ＲＥｎ及びＲＥを送信する回路である。送信回路１０６は、送信部１１１ａ及び１１１ｂを含む。送信回路１０６は、送受信回路１０５から受信部１１３並びに終端回路１１２ａ及び１１２ｂが廃された回路である。
　送信回路１０７は、半導体記憶装置２０に信号を送信する回路である。例えば、メモリインターフェイス回路１６は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎにそれぞれ対応する５個の送信回路１０７を含む。各送信回路１０７の構成は、同様である。以下、例えば、信号ＣＥｎに対応する送信回路１０７を限定する場合、送信回路１０７＿ＣＥｎと表記する。例えば、図４には、信号ＣＥｎに対応する送信回路１０７＿ＣＥｎが示されている。
　送信回路１０７は、送信部１１１を含む。送信部１１１の構成は、送受信回路１０４の送信部１１１と同様である。換言すれば、送信回路１０７は、送受信回路１０４から受信部１１０及び終端回路１１２が廃された回路である。
　受信回路１０８は、半導体記憶装置２０から信号ＲＢｎを受信する回路である。
　受信部１１０は、半導体記憶装置２０から信号を受信する回路である。例えば、送受信回路１０４＿ＤＱ＜０＞に含まれる受信部１１０は、半導体記憶装置２０から入力された信号ＤＱ＜０＞を入力信号ＲＣ＿ＩＮとして受信し、出力信号ＲＣ＿ＯＵＴをメモリコントローラ１０のいずれかの内部回路に出力する。受信部１１０は、ノードＮ１に接続される。ノードＮ１は、半導体記憶装置２０の入出力回路２０１に接続される。例えば、受信部１１０は、信号ＲＣＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。受信部１１０は、半導体記憶装置２０からの入力信号ＲＣ＿ＩＮと参照電圧ＶＲＥＦ１またはＶＲＥＦ２とを比較する。受信部１１０は、比較結果に基づいて、入力信号ＲＣ＿ＩＮの論理レベル（“Ｌ”／“Ｈ”レベル）を確定する。受信部１１０は、入力信号ＲＣ＿ＩＮを、メモリコントローラ１０内で処理するための適切な電圧レベルに変換する。そして、受信部１１０は、出力信号ＴＲ＿ＯＵＴを、メモリコントローラ１０のいずれかの内部回路に出力する。より具体的には、例えば、送受信回路１０４＿ＤＱ＜０＞の受信部１１０は、信号ＲＣＥＮ１が“Ｈ”レベルの場合、入力信号ＲＣ＿ＩＮとして半導体記憶装置２０から信号ＤＱ＜０＞を受信する。送受信回路１０４＿ＤＱ＜０＞の受信部１１０は、ＬＴＴモードの場合、信号ＤＱ＜０＞（入力信号ＲＣ＿ＩＮ）と参照電圧ＶＲＥＦ１とを比較する。他方で、送受信回路１０４＿ＤＱ＜０＞の受信部１１０は、ＰＩ　ＬＴＴモードの場合、信号ＤＱ＜０＞と参照電圧ＶＲＥＦ２とを比較する。送受信回路１０４＿ＤＱ＜０＞の受信部１１０は、比較結果に基づいて、信号ＤＱ＜０＞の論理レベルを確定する。受信部１１０は、信号ＤＱ＜０＞の電圧レベルを変換する。そして、送受信回路１０４＿ＤＱ＜０＞の受信部１１０は、メモリコントローラ１０のいずれかの内部回路に、出力信号ＲＣ＿ＯＵＴとして信号ＤＱ＜０＞を送信する。
　送信部１１１は、半導体記憶装置２０に信号を送信する回路である。例えば、送受信回路１０４＿ＤＱ＜０＞に含まれる送信部１１１は、メモリコントローラ１０のいずれかの内部回路から入力された入力信号ＴＲ＿ＩＮを受信し、半導体記憶装置２０に信号ＤＱ＜０＞として出力信号ＴＲ＿ＯＵＴを出力する。送信部１１１は、ノードＮ１に接続される。送信部１１１には、電圧ＶＣＣＱＬが供給される。例えば、送信部１１１は、信号ＴＲＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。送信部１１１には、メモリコントローラ１０のいずれかの内部回路（例えば、バッファメモリ１５）から入力信号ＴＲ＿ＩＮが入力される。送信部１１１は、半導体記憶装置２０に、電圧ＶＣＣＱＬに基づくモードに対応した信号ＴＲ＿ＯＵＴを送信する。より具体的には、例えば、送受信回路１０４＿ＤＱ＜０＞の送信部１１１は、電圧ＶＣＣＱＬ＝ＶＣＣＱの場合、ＬＴＴモードに対応する信号ＤＱ＜０＞を出力信号ＴＲ＿ＯＵＴとして出力する。また、例えば、送受信回路１０４＿ＤＱ＜０＞の送信部１１１は、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２の場合、ＰＩ　ＬＴＴモードに対応する信号ＤＱ＜０＞を出力信号ＴＲ＿ＯＵＴとして出力する。
　送信部１１１ａ及び１１１ｂは、半導体記憶装置２０に信号を送信する回路である。例えば、送受信回路１０５の送信部１１１ａは、半導体記憶装置２０に信号ＤＱＳを送信する。送受信回路１０５の送信部１１１ｂは、半導体記憶装置２０に信号ＤＱＳｎを送信する。また、送信回路１０６の送信部１１１ａは、半導体記憶装置２０に信号ＲＥｎを送信する。送信回路１０６の送信部１１１ｂは、半導体記憶装置２０に信号ＲＥを送信する。送信部１１１ａ及び１１１ｂの構成は、送信部１１１と同様である。送受信回路１０５の送信部１１１ａは、ノードＮ１ａに接続される。送受信回路１０５の送信部１１１ｂは、ノードＮ１ｂに接続される。ノードＮ１ａ及びＮ１ｂは、半導体記憶装置２０の入出力回路２０１に接続される。送信部１１１ａ及び１１１ｂには、電圧ＶＣＣＱＬが供給される。例えば、送信部１１１ａ及び１１１ｂは、信号ＴＲＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。以下、送信部１１１ａ及び１１１ｂのいずれかを限定しない場合は、単に送信部１１１と表記する。
　終端回路１１２は、信号の入出力において、外部（この場合、半導体記憶装置２０）との間で生じる信号の反射を終端させる回路である。終端回路１１２は、ノードＮ１に接続される。終端回路１１２は、信号ＴＭＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。例えば、信号ＴＭＥＮ１は、信号ＲＣＥＮ１が“Ｈ”レベルの場合、“Ｈ”レベルとされる。すなわち、終端回路１１２は、受信部１１０が信号を受信する場合に、終端処理を実行する。
　終端回路１１２ａは、信号ＤＱＳの反射を終端させる回路である。終端回路１１２ｂは、信号ＤＱＳｎの反射を終端させる回路である。終端回路１１２ａ及び１１２ｂの構成は、終端回路１１２と同様である。終端回路１１２ａは、ノードＮ１ａに接続される。終端回路１１２ｂは、ノードＮ１ｂに接続される。終端回路１１２ａ及び１１２ｂは、信号ＴＭＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。以下、終端回路１１２ａ及び１１２ｂのいずれかを限定しない場合は、単に終端回路１１２と表記する。
　受信部１１３は、半導体記憶装置２０から信号ＤＱＳ及びＤＱＳｎを受信する回路である。例えば、受信部１１３は、信号ＤＱＳを入力信号ＲＣ＿ＩＮ１として受信し、信号ＤＱＳｎを入力信号ＲＣ＿ＩＮ２として受信する。そして、受信部１１３は、信号ＤＱＳと信号ＤＱＳｎとの電圧差に基づく出力信号ＲＣ＿ＯＵＴを半導体記憶装置２０のいずれかの内部回路に出力する。信号ＲＣ＿ＩＮ１が入力される受信部１１３の一方の入力端子は、ノードＮ１ａに接続される。信号ＲＣ＿ＩＮ２が入力される受信部１１３の他方の入力端子は、ノードＮ１ｂに接続される。例えば、受信部１１３は、信号ＲＣＥＮ１が“Ｈ”レベルの場合、イネーブル状態とされる。受信部１１３は、信号ＤＱＳと信号ＤＱＳｎとの電圧差に基づいて、出力信号ＲＣ＿ＯＵＴの論理レベルを確定する。受信部１１３は、出力信号ＲＣ＿ＯＵＴを、半導体記憶装置２０内で処理するための適切な電圧レベルに変換する。そして、受信部１１０は、出力信号ＲＣ＿ＯＵＴを、半導体記憶装置２０のいずれかの内部回路に出力する。
　１．１．６　入出力回路の構成
　次に、図５を参照して、入出力回路２０１の構成の一例について説明する。図５は、入出力回路２０１のブロック図である。図５の例では、入出力回路２０１とメモリコントローラ１０（メモリインターフェイス回路１６）との間の信号の送受信に関係する構成要素に着目して説明する。また、図５の例では、説明を簡略化するため、信号ＤＱ＜０＞、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、ＲＥ、ＣＥｎ、及びＲＢｎに対応する構成要素を示し、信号ＤＱ＜７：１＞、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎに対応する構成要素は、省略されている。例えば、信号ＤＱ＜７：１＞に対応する構成要素は、信号ＤＱ＜０＞に対応する構成要素と同様である。また、例えば、信号ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎに対応する構成要素は、信号ＣＥｎに対応する構成要素と同様である。
　図５に示すように、入出力回路２０１は、検知回路２２１、イネーブル信号生成回路２２２、参照電圧生成回路２２３、複数の送受信回路２２４、送受信回路２２５、受信回路２２６、複数の受信回路２２７、送信回路２２８、及び複数のラッチ回路２２９を含む。
　検知回路２２１は、電圧ＶＣＣＱＬの電圧を検知する回路である。検知回路２２１は、検知回路１０１と同様の構成を有する。検知回路２２１には、電圧ＶＣＣＱ及び電圧ＶＣＣＱＬが供給される。検知回路２２１は、イネーブル信号生成回路２２２に接続される。例えば、検知回路２２１は、イネーブル信号生成回路２２２から“Ｈ”レベルの信号ＤＴＥＮ２を受信すると、イネーブル信号生成回路２２２に、検知信号ＤＳ２を送信する。信号ＤＴＥＮ２は、検知回路２２１のイネーブル信号である。例えば、信号ＤＴＥＮ２は、検知回路２２１をイネーブル状態とする場合、“Ｈ”レベルとされる。
　例えば、検知回路２２１は、電圧ＶＣＣＱＬが、予め設定された判定電圧値以上の場合、イネーブル信号生成回路２２２に、“Ｌ”レベルの信号ＤＳ２を送信する。そして、検知回路２２１は、電圧ＶＣＣＱＬが、判定電圧値未満の場合、イネーブル信号生成回路２２２に、“Ｈ”レベルの信号ＤＳ２を送信する。“Ｌ”レベルの信号ＤＳ２は、ＬＴＴモードに対応し、“Ｈ”レベルの信号ＤＳ２は、ＰＩ　ＬＴＴモードに対応する。換言すれば、検知回路２２１は、電圧ＶＣＣＱＬの電圧値に基づいて、ＬＬＴモードまたはＰＩ　ＬＴＴモードを選択する選択回路として機能する。
　イネーブル信号生成回路２２２は、イネーブル信号を生成する回路である。イネーブル信号生成回路２２２は、検知回路２２１、参照電圧生成回路２２３、送受信回路２２４及び２２５、並びに受信回路２２６及び２２７に接続される。イネーブル信号生成回路２２２は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎに基づいて、信号ＤＴＥＮ２、ＲＶＥＮ２、ＰＩ＿ＥＮ２、ＲＣＥＮ２、ＴＲＥＮ２、及びＴＭＥＮ２を生成する。イネーブル信号生成回路２２２は、検知回路２２１に、信号ＤＴＥＮ２を送信する。イネーブル信号生成回路２２２は、参照電圧生成回路２２３に、信号ＲＶＥＮ２及び信号ＰＩ＿ＥＮ２を送信する。イネーブル信号生成回路２２２は、送受信回路２２４及び受信回路２２７の各受信部２３０、並びに送受信回路２２５及び受信回路２２６の各受信部２３３に、信号ＲＣＥＮ２を送信する。イネーブル信号生成回路２２２は、送受信回路２２４及び受信回路２２７の各終端回路２３２、並びに送受信回路２２５及び受信回路２２６の終端回路２３２ａ及び２３２ｂに、信号ＴＭＥＮ２を送信する。イネーブル信号生成回路２２２は、送受信回路２２４の送信部２３１、並びに送受信回路２２５の送信部２３１ａ及び２３１ｂに、信号ＴＲＥＮ２を送信する。
　信号ＲＶＥＮ２は、参照電圧生成回路２２３をイネーブル状態とする信号である。例えば、信号ＲＶＥＮ２は、参照電圧生成回路２２３をイネーブル状態にする場合、“Ｈ”レベルとされる。
　信号ＰＩ＿ＥＮ２は、インターフェイスモードに基づく信号である。例えば、信号ＰＩ＿ＥＮ２は、ＬＴＴモードを選択する場合、“Ｌ”レベルとされる。他方で、信号ＰＩ＿ＥＮ２は、ＰＩ　ＬＴＴモードを選択する場合、“Ｈ”レベルとされる。
　信号ＲＣＥＮ２は、受信部２３０及び２３３をイネーブル状態とする信号である。例えば、信号ＲＣＥＮ２は、メモリコントローラ１０から信号を受信する場合に、“Ｈ”レベルとされる。
　信号ＴＲＥＮ２は、送信部２３１、２３１ａ、及び２３１ｂをイネーブル状態とする信号である。例えば、信号ＴＲＥＮ２は、メモリコントローラ１０に信号を送信する場合に、“Ｈ”レベルとされる。
　信号ＴＭＥＮ２は、終端回路２３２、２３２ａ、及び２３２ｂをイネーブル状態とする信号である。例えば、信号ＴＭＥＮ２は、終端回路２３２、２３２ａ、及び２３２ｂをイネーブル状態とする場合に、“Ｈ”レベルとされる。
　参照電圧生成回路２２３は、受信部２３０に供給する参照電圧を生成する回路である。参照電圧生成回路２２３は、イネーブル信号生成回路２２２、送受信回路２２４及び受信回路２２７の受信部２３０に接続される。参照電圧生成回路２２３は、信号ＲＶＥＮ２及び信号ＰＩ＿ＥＮ２に基づいて、参照電圧ＶＲＥＦ１または参照電圧ＶＲＥＦ２を生成する。例えば、参照電圧生成回路２２３は、信号ＲＶＥＮ２が“Ｈ”レベルであり且つ信号ＰＩ＿ＥＮ２が“Ｌ”レベルである場合、参照電圧ＶＲＥＦ１を生成する。また、参照電圧生成回路２２３は、信号ＲＶＥＮ２が“Ｈ”レベルであり且つ信号ＰＩ＿ＥＮ２が“Ｈ”レベルである場合、参照電圧ＶＲＥＦ２を生成する。
　送受信回路２２４は、メモリコントローラ１０と信号ＤＱを送受信する回路である。例えば、入出力回路２０１は、信号ＤＱ＜７：０＞にそれぞれ対応する８個の送受信回路２２４を含む。各送受信回路２２４の構成は、同様である。また、送受信回路２２４の構成は、送受信回路１０４と同様である。以下、例えば、信号ＤＱ＜０＞に対応する送受信回路２２４を限定する場合、送受信回路２２４＿ＤＱ＜０＞と表記する。例えば、図５には、信号ＤＱ＜０＞に対応する送受信回路２２４＿ＤＱ＜０＞が示されている。
　送受信回路２２４は、受信部２３０、送信部２３１、及び終端回路２３２を含む。
　送受信回路２２５は、メモリコントローラ１０と信号ＤＱＳ及びＤＱＳｎを送受信する回路である。送受信回路２２５の構成は、送受信回路２２４とは異なる。送受信回路２２５は、送信部２３１ａ及び２３１ｂ、終端回路２３２ａ及び２３２ｂ、並びに受信部２３３を含む。
　受信回路２２６は、メモリコントローラ１０から信号ＲＥｎ及びＲＥを受信する回路である。受信回路２２７は、終端回路２３２ａ及び２３２ｂ、並びに受信部２３３を含む。受信部２３３並びに終端回路２３２ａ及び２３２ｂの構成は、送受信回路２２５と同様である。換言すれば、受信回路２２６は、送受信回路２２５から送信部２３１ａ及び２３１ｂが廃された回路である。
　受信回路２２７は、メモリコントローラ１０から信号を受信する回路である。例えば、入出力回路２０１は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎにそれぞれ対応する５個の受信回路２２７を含む。各受信回路２２７の構成は、同様である。以下、例えば、信号ＣＥｎに対応する受信回路２２７を限定する場合、受信回路２２７＿ＣＥｎと表記する。例えば、図５には、信号ＣＥｎに対応する受信回路２２７＿ＣＥｎが示されている。
　受信回路２２７は、受信部２３０及び終端回路２３２を含む。受信部２３０及び終端回路２３２の構成は、送受信回路２２４と同様である。換言すれば、受信回路２２７は、送受信回路２２４から送信部２３１が廃された回路である。
　送信回路２２８は、メモリコントローラ１０に、信号ＲＢｎを送信する回路である。例えば、送信回路２２８は、レディ／ビジー回路２０７に接続される。
　ラッチ回路２２９は、信号ＤＱを一時的に記憶する回路である。例えば、入出力回路２０１は、信号ＤＱ＜７：０＞にそれぞれ対応する８個のラッチ回路２２９を含む。ラッチ回路２２９は、いずれかの信号ＤＱに対応する送受信回路２２４の受信部２３０及び送信部２３１に接続される。例えば、ラッチ回路２２９は、入力信号ＤＱがデータである場合、信号ＤＱＳ及びＤＱＳｎに基づいて、受信部２３０から受信した信号ＤＱを記憶する。換言すれば、例えば、ラッチ回路２２９は、入力信号ＤＱがデータである場合、送受信回路２２５の受信部２３３の出力信号ＲＣ＿ＯＵＴに基づいて、送受信回路２２４の受信部２３０の出力信号ＲＣ＿ＯＵＴを記憶する。また、ラッチ回路２２９は、入力信号ＤＱがアドレスまたはコマンドである場合、信号ＲＥ及びＲＥｎに基づいて、受信部２３０から受信した信号ＤＱを記憶する。換言すれば、ラッチ回路２２９は、入力信号ＤＱがアドレスまたはコマンドである場合、受信回路２２６の受信部２３３の出力信号ＲＣ＿ＯＵＴに基づいて、送受信回路２２４の受信部２３０の出力信号ＲＣ＿ＯＵＴを記憶する。また、ラッチ回路２２９は、例えば、ステータスレジスタ２０３またはデータレジスタ２１２から受信した信号ＤＱ（例えば、ステータス情報ＳＴＳまたはデータＤＡＴ）を記憶する。そして、ラッチ回路２２９は、信号ＤＱを送受信回路２２４の送信部２３１に送信する。
　受信部２３０は、メモリコントローラ１０から信号を受信する回路である。例えば、送受信回路２２４＿ＤＱ＜０＞に含まれる受信部２３０は、メモリコントローラ１０から入力された信号ＤＱ＜０＞を入力信号ＲＣ＿ＩＮとして受信し、出力信号ＲＣ＿ＯＵＴをラッチ回路２２９に出力する。受信部２３０は、ノードＮ２に接続される。ノードＮ２は、メモリコントローラ１０のメモリインターフェイス回路１６に接続される。例えば、受信部２３０は、信号ＲＣＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。受信部２３０は、メモリコントローラ１０からの入力信号ＲＣ＿ＩＮと参照電圧ＶＲＥＦ１またはＶＲＥＦ２とを比較する。受信部２３０は、比較結果に基づいて、入力信号ＲＣ＿ＩＮの論理レベルを確定する。受信部２３０は、論理レベルが確定された信号を出力する。受信部２３０は、入力信号ＲＣ＿ＩＮを、半導体記憶装置２０内で処理するための適切な電圧レベルに変換する。そして、受信部２３０は、出力信号ＲＣ＿ＯＵＴを、半導体記憶装置２０のいずれかの内部回路に出力する。より具体的には、例えば、送受信回路２２４＿ＤＱ＜０＞の受信部２３０は、信号ＲＣＥＮ２が“Ｈ”レベルの場合、入力信号ＲＣ＿ＩＮとしてメモリコントローラ１０から信号ＤＱ＜０＞を受信する。送受信回路２２４＿ＤＱ＜０＞の受信部２３０は、ＬＴＴモードの場合、信号ＤＱ＜０＞と参照電圧ＶＲＥＦ１とを比較する。他方で、送受信回路２２４＿ＤＱ＜０＞の受信部２３０は、ＰＩ　ＬＴＴモードの場合、信号ＤＱ＜０＞と参照電圧ＶＲＥＦ２とを比較する。送受信回路２２４＿ＤＱ＜０＞の受信部２３０は、比較結果に基づいて、信号ＤＱ＜０＞の論理レベルを確定する。受信部２３０は、信号ＤＱ＜０＞の電圧レベルを変換する。送受信回路２２４＿ＤＱ＜０＞の受信部２３０は、ラッチ回路２２９に、出力信号ＲＣ＿ＯＵＴとして信号ＤＱ＜０＞を送信する。
　送信部２３１は、メモリコントローラ１０に信号を送信する回路である。例えば、送受信回路２２４＿ＤＱ＜０＞に含まれる送信部２３１は、ラッチ回路２２９から入力された入力信号ＴＲ＿ＩＮを受信し、メモリコントローラ１０に信号ＤＱ＜０＞として出力信号ＴＲ＿ＯＵＴを出力する。送信部２３１は、ノードＮ２に接続される。送信部２３１には、電圧ＶＣＣＱＬが供給される。例えば、送信部２３１は、信号ＴＲＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。送信部２３１には、半導体記憶装置２０のいずれかの内部回路（例えば、ラッチ回路２２９）から入力信号ＴＲ＿ＩＮが入力される。送信部２３１は、メモリコントローラ１０に、電圧ＶＣＣＱＬに基づくモードに対応した信号ＴＲ＿ＯＵＴを送信する。より具体的には、例えば、送受信回路２２４＿ＤＱ＜０＞の送信部２３１は、電圧ＶＣＣＱＬ＝ＶＣＣＱの場合、ＬＴＴモードに対応する信号ＤＱ＜０＞を出力信号ＴＲ＿ＯＵＴとして出力する。また、例えば、送受信回路２２４＿ＤＱ＜０＞の送信部２３１は、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２の場合、ＰＩ　ＬＴＴモードに対応する信号ＤＱ＜０＞を出力する。
　送信部２３１ａは、メモリコントローラ１０に信号ＤＱＳを送信する回路である。送信部２３１ｂは、メモリコントローラ１０に信号ＤＱＳｎを送信する回路である。送信部２３１ａ及び２３１ｂの構成は、送信部２３１と同様である。送信部２３１ａは、ノードＮ２ａに接続される。送信部２３１ｂは、ノードＮ２ｂに接続される。ノードＮ２ａ及びＮ２ｂは、メモリコントローラ１０のメモリインターフェイス回路１６に接続される。送信部２３１ａ及び２３１ｂには、電圧ＶＣＣＱＬが供給される。例えば、送信部２３１ａ及び２３１ｂは、信号ＴＲＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。以下、送信部２３１ａ及び２３１ｂのいずれかを限定しない場合は、単に送信部２３１と表記する。
　終端回路２３２は、信号の入出力において、外部（この場合、メモリコントローラ１０）との間で生じる信号の反射を終端させる回路である。終端回路２３２は、ノードＮ２に接続される。終端回路２３２は、信号ＴＭＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。例えば、信号ＴＭＥＮ２は、信号ＲＣＥＮ２が“Ｈ”レベルの場合、“Ｈ”レベルとされる。すなわち、終端回路２３２は、受信部２３０が信号を受信する場合に、終端処理を実行する。
　終端回路２３２ａ及び２３２ｂは、信号の入出力において、外部（この場合、メモリコントローラ１０）との間で生じる信号の反射を終端させる回路である。例えば、送受信回路２２５の終端回路２３２ａは、信号ＤＱＳの反射を終端させる。送受信回路２２５の終端回路２３２ｂは、信号ＤＱＳｎの反射を終端させる。また、受信回路２２６の終端回路２３２ａは、信号ＲＥｎの反射を終端させる。受信回路２２６の終端回路２３２ｂは、信号ＲＥの反射を終端させる。終端回路２３２ａ及び２３２ｂの構成は、終端回路２３２と同様である。終端回路２３２ａは、ノードＮ２ａに接続される。終端回路２３２ｂは、ノードＮ２ｂに接続される。終端回路２３２ａ及び２３２ｂは、信号ＴＭＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。以下、終端回路２３２ａ及び２３２ｂのいずれかを限定しない場合は、単に終端回路２３２と表記する。
　受信部２３３は、メモリコントローラ１０から信号を受信する回路である。例えば、送受信回路２２５の受信部２３３は、メモリコントローラ１０から信号ＤＱＳ及びＤＱＳｎを受信する。例えば、送受信回路２２５の受信部２３３は、信号ＤＱＳを入力信号ＲＣ＿ＩＮ１として受信し、信号ＤＱＳｎを入力信号ＲＣ＿ＩＮ２として受信する。そして、送受信回路２２５の受信部２３３は、信号ＤＱＳと信号ＤＱＳｎとの電圧差に基づく出力信号ＲＣ＿ＯＵＴを半導体記憶装置２０のいずれかの内部回路に出力する。また、受信回路２２６の受信部２３３は、メモリコントローラ１０から信号ＲＥｎ及びＲＥを受信する。例えば、受信回路２２６の受信部２３３は、信号ＲＥｎを入力信号ＲＣ＿ＩＮ１として受信し、信号ＲＥを入力信号ＲＣ＿ＩＮ２として受信する。そして、受信回路２２６の受信部２３３は、信号ＲＥｎと信号ＲＥとの電圧差に基づく出力信号ＲＣ＿ＯＵＴを半導体記憶装置２０のいずれかの内部回路に出力する。信号ＲＣ＿ＩＮ１が入力される受信部２３３の一方の入力端子は、ノードＮ２ａに接続される。信号ＲＣ＿ＩＮ２が入力される受信部２３３の他方の入力端子は、ノードＮ２ｂに接続される。例えば、受信部２３３は、信号ＲＣＥＮ２が“Ｈ”レベルの場合、イネーブル状態とされる。受信部２３３は、信号ＲＥ＿ＩＮ１と信号ＲＣ＿ＩＮ２との電圧差に基づいて、出力信号ＲＣ＿ＯＵＴの論理レベルを確定する。受信部２３３は、出力信号ＲＣ＿ＯＵＴを、半導体記憶装置２０内で処理するための適切な電圧レベルに変換する。そして、受信部２３０は、出力信号ＲＣ＿ＯＵＴを、半導体記憶装置２０のいずれかの内部回路に出力する。
　１．１．７　検知回路の構成
　次に、図６及び図７を参照して、検知回路の構成の一例について説明する。図６は、検知回路１０１の回路図である。図７は、検知回路２２１の回路図である。
　まず、メモリコントローラ１０の検知回路１０１について説明する。
　図６に示すように、検知回路１０１は、複数の抵抗素子３０１、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３０２、及び比較回路３０３を含む。以下、ｎチャネルＭＯＳＦＥＴを「ＮＭＯＳトランジスタ」とも表記する。
　抵抗素子３０１は、電圧ＶＣＣＱの分圧に用いられる。図６の例では、検知回路１０１は、例えば、７個の抵抗素子３０１＿１～３０１＿７を含む。なお、抵抗素子３０１＿１～３０１＿７は、抵抗値が同じであってもよいし、異なっていてもよい。なお、抵抗素子３０１の個数は、７個に限定されない。検知回路１０１は、電圧ＶＣＣＱを分圧するために、少なくとも２個以上の抵抗素子３０１を含んでいればよい。抵抗素子３０１＿１～３０１＿７は、直列に接続されている。抵抗素子３０１＿１の一端には、電圧ＶＣＣＱが印加される。抵抗素子３０１＿７の一端は、ＮＭＯＳトランジスタ３０２に接続されている。例えば、抵抗素子３０１＿１と抵抗素子３０１＿２とが接続されたノードＮ３における電圧Ｖ１が比較回路３０３に印加される。電圧Ｖ１は、比較回路３０３に用いられる判定電圧である。
　ＮＭＯＳトランジスタ３０２は、スイッチング素子である。ＮＭＯＳトランジスタ３０２は、抵抗素子３０１＿１～３０１＿７に流れる電流のオン／オフを制御する。例えば、ＮＭＯＳトランジスタ３０２のドレインは、抵抗素子３０１＿７の一端に接続される。ＮＭＯＳトランジスタ３０２のソースには、接地電圧ＶＳＳが印加される。換言すれば、ＮＭＯＳトランジスタ３０２のソースは、接地されている。ＮＭＯＳトランジスタ３０２のゲートには、信号ＤＴＥＮ１が入力される。例えば、信号ＤＴＥＮ１が“Ｈ”レベルの場合、ＮＭＯＳトランジスタ３０２はオン状態とされる。すなわち、検知回路１０１は、イネーブル状態とされる。他方で、例えば、信号ＤＴＥＮ１が“Ｌ”レベルの場合、ＮＭＯＳトランジスタ３０２はオフ状態とされる。
　例えば、抵抗素子３０１の抵抗値をＲＲ１とし、ＮＭＯＳトランジスタ３０２のオン抵抗をＲｏｎとすると、イネーブル状態におけるノードＮ３の電圧Ｖ１は、Ｖ１＝ＶＣＣＱ×（６ＲＲ１＋Ｒｏｎ）／（７ＲＲ１＋Ｒｏｎ）で表せる。抵抗素子３０１の抵抗値ＲＲ１は、電圧Ｖ１がＶＣＣＱ以下であり且つ電圧ＶＣＣＱ／２よりも高い電圧となるように、適宜設定される。
　比較回路３０３は、電圧ＶＣＣＱＬと、電圧Ｖ１とを比較する回路である。比較回路３０３の一方の入力端には、電圧Ｖ１が印加される。比較回路３０３の他方の入力端には、電圧ＶＣＣＱＬが印加される。比較回路３０３は、比較結果に基づいて、信号ＤＳ１を出力する。例えば、比較回路３０３は、電圧ＶＣＣＱＬ≧電圧Ｖ１の場合、信号ＤＳ１を“Ｌ”レベルとする。他方で、例えば、比較回路３０３は、電圧ＶＣＣＱＬ＜電圧Ｖ１の場合、信号ＤＳ１を“Ｈ”レベルとする。
　次に、半導体記憶装置２０の検知回路２２１について説明する。なお、図７の例では、検知回路１０１と検知回路２２１とが同じ構成である場合を示しているが、互いに異なる構成であってもよい。
　図７に示すように、検知回路２２１は、複数の抵抗素子４０１、ＮＭＯＳトランジスタ４０２、及び比較回路４０３を含む。
　抵抗素子４０１は、電圧ＶＣＣＱの分圧に用いられる。抵抗素子４０１＿１～４０１＿７は、図６の抵抗素子３０１＿１～３０１＿７に相当する。抵抗素子４０１＿１～４０１＿７は、直列に接続されている。抵抗素子４０１＿１の一端には、電圧ＶＣＣＱが印加される。抵抗素子４０１＿７の一端は、ＮＭＯＳトランジスタ４０２に接続されている。抵抗素子４０１＿１と抵抗素子４０１＿２とが接続されたノードＮ４における電圧Ｖ２が比較回路４０３に印加される。電圧Ｖ２は、比較回路４０３に用いられる判定電圧である。
　ＮＭＯＳトランジスタ４０２は、スイッチング素子である。ＮＭＯＳトランジスタ４０２は、図６のＮＭＯＳトランジスタ３０２に相当する。例えば、ＮＭＯＳトランジスタ４０２のドレインは、抵抗素子４０１＿７の一端に接続される。例えば、ＮＭＯＳトランジスタ４０２のソースには、電圧ＶＳＳが印加される。換言すれば、ＮＭＯＳトランジスタ４０２のソースは、接地されている。ＮＭＯＳトランジスタ４０２のゲートには、信号ＤＴＥＮ２が入力される。例えば、信号ＤＴＥＮ２が“Ｈ”レベルの場合、ＮＭＯＳトランジスタ４０２はオン状態とされる。すなわち、検知回路２２１は、イネーブル状態とされる。他方で、例えば、信号ＤＴＥＮ２が“Ｌ”レベルの場合、ＮＭＯＳトランジスタ４０２はオフ状態とされる。
　検知回路１０１と同様に、例えば、抵抗素子４０１の抵抗値をＲＲ２とし、ＮＭＯＳトランジスタ４０２のオン抵抗をＲｏｎとすると、イネーブル状態におけるノードＮ４の電圧Ｖ２は、Ｖ２＝ＶＣＣＱ×（６ＲＲ２＋Ｒｏｎ）／（７ＲＲ２＋Ｒｏｎ）で表せる。抵抗素子４０１の抵抗値ＲＲ２は、電圧Ｖ２がＶＣＣＱ以下であり且つ電圧ＶＣＣＱ／２よりも高い電圧となるように、適宜設定される。
　比較回路４０３は、電圧ＶＣＣＱＬと、電圧Ｖ２とを比較する回路である。比較回路４０３は、図６の比較回路３０３に相当する。比較回路４０３の一方の入力端には、電圧Ｖ２が印加される。比較回路４０３の他方の入力端には、電圧ＶＣＣＱＬが印加される。比較回路４０３は、比較結果に基づいて、信号ＤＳ２を出力する。例えば、比較回路４０３は、電圧ＶＣＣＱＬ≧電圧Ｖ２の場合、信号ＤＳ２を“Ｌ”レベルとする。他方で、例えば、比較回路４０３は、電圧ＶＣＣＱＬ＜電圧Ｖ２の場合、信号ＤＳ２を“Ｈ”レベルとする。
　１．１．８　受信部及び終端回路の構成
　次に、図８～図１１を参照して、受信部及び終端回路の構成の一例について説明する。図８は、送受信回路１０４における受信部１１０及び終端回路１１２の回路図である。図９は、送受信回路１０５における受信部１１３並びに終端回路１１２ａ及び１１２ｂの回路図である。図１０は、送受信回路２２４における受信部２３０及び終端回路２３２の回路図である。図１１は、送受信回路２２５における受信部２３３並びに終端回路２３２ａ及び２３２ｂの回路図である。
　まず、送受信回路１０４の受信部１１０及び終端回路１１２について説明する。図８の例は、いずれかの送受信回路１０４の受信部１１０及び終端回路１１２を示している。なお、図８の例では、送受信回路１０４の送信部１１１は省略されている。
　図８に示すように、受信部１１０は、比較回路３１０及び複数のインバータ３１１を含む。
　比較回路３１０は、入力信号ＲＣ＿ＩＮの電圧と、参照電圧ＶＲＥＦ１またはＶＲＥＦ２とを比較する回路である。送受信回路１０４の入力信号ＲＣ＿ＩＮとして、信号ＤＱが入力される。比較回路３１０は、例えば、“Ｈ”レベルの信号ＲＣＥＮ１を受信すると、イネーブル状態となる。図８の例では、比較回路３１０の一方の入力端に、ノードＮ１を介して、信号ＤＱが印加される。比較回路３１０の他方の入力端に、電圧ＶＲＥＦ１またはＶＲＥＦ２が印加される。比較回路３１０は、比較結果に基づいて、入力信号ＲＣ＿ＩＮの論理レベルを確定する。例えば、ＬＴＴモードにおいて、入力信号ＲＣ＿ＩＮの電圧が、参照電圧ＶＲＥＦ１以上の場合、出力信号ＲＣ＿ＯＵＴは、“Ｈ”レベルとされる。また、例えば、ＰＩ　ＬＴＴモードにおいて、入力信号ＲＣ＿ＩＮの電圧が、参照電圧ＶＲＥＦ２以上の場合、出力信号ＲＣ＿ＯＵＴは、“Ｈ”レベルとされる。比較回路３１０は、出力信号ＲＣ＿ＯＵＴを、メモリコントローラ１０内で処理するための適切な電圧レベルに変換して出力する。例えば、比較回路３１０は、“Ｈ”レベルの場合、電圧ＶＣＣＱの信号を出力し、“Ｌ”レベルの場合、電圧ＶＳＳの信号を出力する。
　インバータ３１１は、入力信号の反転信号を出力する回路である。インバータ３１１の入力端から入力された信号は、反転出力される。図８の例では、３つのインバータが直列に接続されているが、インバータ３１１の個数は任意に設定可能である。なお、インバータ３１１は、廃されてもよい。
　終端回路１１２は、終端処理をする場合、信号線に、終端抵抗を介して、電圧ＶＳＳを印加する。換言すれば、信号線は、終端抵抗を介して、接地される。終端回路１１２は、インターフェイスモード毎に終端抵抗の抵抗値を異なる値に設定する。
　終端回路１１２は、例えば、複数の抵抗素子３２０及び複数のＮＭＯＳトランジスタ３２１を含む。ＮＭＯＳトランジスタ３２１は、スイッチング素子として機能する。複数の抵抗素子３２０及び複数のＮＭＯＳトランジスタ３２１により、終端抵抗の可変抵抗回路が構成される。なお、終端回路１１２の構成は、図８に示す構成に限定されない。
　図８の例では、終端回路１１２は、ｍ個（ｍは２以上の整数）の抵抗素子３２０＿１～３２０＿ｍ及びｍ個のＮＭＯＳトランジスタ３２１＿１～３２１＿ｍを含む。１つの抵抗素子３２０と１つのＮＭＯＳトランジスタ３２１とが直列に接続された組がｍ個設けられている。そして、ｍ個の組が並列に接続されている。より具体的には、例えば、抵抗素子３２０＿１とＮＭＯＳトランジスタ３２１＿１とにより、１つの組が構成される。抵抗素子３２０＿１の一端は、ノードＮ５に接続されている。ノードＮ５は、ノードＮ１に接続される。抵抗素子３２０＿１の他端は、ＮＭＯＳトランジスタ３２１＿１のドレインに接続されている。ＮＭＯＳトランジスタ３２１＿１のドレインには、信号ＴＭＥＮ１＿１が入力される。信号ＴＭＥＮ１＿１は、ＮＭＯＳトランジスタ３２１＿１のオン／オフを制御する信号である。信号ＴＭＥＮ１＿１は、イネーブル信号生成回路１０２から受信する。ＮＭＯＳトランジスタ３２１＿１のソースはノードＮ６に接続されている。ノードＮ６には、電圧ＶＳＳが印加される。換言すれば、ＮＭＯＳトランジスタ３２１＿１のソースは、接地されている。
　同様に、例えば、抵抗素子３２０＿２とＮＭＯＳトランジスタ３２１＿２とにより、１つの組が構成される。ＮＭＯＳトランジスタ３２１＿２のゲートには、信号ＴＭＥＮ１＿２が入力される。例えば、抵抗素子３２０＿ｍとＮＭＯＳトランジスタ３２１＿ｍとにより、１つの組が構成される。ＮＭＯＳトランジスタ３２１＿ｍのゲートには、信号ＴＭＥＮ１＿ｍが入力される。
　信号ＴＭＥＮ１＿１～ＴＭＥＮ１＿ｍは、インターフェイスモードに基づいて、制御される。例えば、終端回路１１２をディスイネーブル状態とする場合（終端処理しない場合）、イネーブル信号生成回路１０２は、信号ＴＭＥＮ１＿１～ＴＭＥＮ１＿ｍを、“Ｌ”レベルとする。すなわち、ＮＭＯＳトランジスタ３２１＿１～３２１＿ｍは、オフ状態とされる。例えば、イネーブル信号生成回路１０２は、ＬＴＴモードよりもＰＩ　ＬＴＴモードの方が、抵抗素子３２０とＮＭＯＳトランジスタ３２１とによる合成抵抗（すなわち、終端抵抗）の抵抗値が高くなるように、信号ＴＭＥＮ１＿１～ＴＭＥＮ１＿ｍを制御する。
　なお、図８の例は、複数の抵抗素子３２０及び複数のＮＭＯＳトランジスタ３２１により、終端抵抗の可変抵抗回路が構成される場合について説明したが、終端回路１１２の構成は、これに限定されない。例えば、終端抵抗の抵抗値は、ＬＬＴモードまたはＰＩ　ＬＴＴモードによらず固定値であってもよい。この場合、例えば、終端回路１１２は、１つの抵抗素子３２０と１つのＮＭＯＳトランジスタ３２１とを含む。また、終端回路１１２において終端抵抗が廃されてもよい。この場合、例えば、終端回路１１２は、１つのＮＭＯＳトランジスタ３２１を含む。
　次に、送受信回路１０５の受信部１１３及び終端回路１１２ａ及び１１２ｂについて説明する。なお、図９の例では、送受信回路１０５の送信部１１１ａ及び１１１ｂは省略されている。
　図９に示すように、受信部１１３は、差動回路３１２及び複数のインバータ３１１を含む。
　差動回路３１２は、入力信号ＲＣ＿ＩＮ１の電圧と、入力信号ＲＣ＿ＩＮ２との電圧差に基づいて信号を出力する回路である。例えば、入力信号ＲＣ＿ＩＮ１として、信号ＤＱＳが入力される。入力信号ＲＣ＿ＩＮ２として、信号ＤＱＳｎが入力される。差動回路３１２は、例えば、“Ｈ”レベルの信号ＲＣＥＮ１を受信すると、イネーブル状態となる。図９の例では、差動回路３１２の一方の入力端に、ノードＮ１ａを介して、信号ＤＱＳが印加される。差動回路３１２の他方の入力端に、ノードＮ１ｂを介して、信号ＤＱＳが印加される。差動回路３１２は、信号ＤＱＳと信号ＤＱＳｎとの電圧差に基づいて、出力信号ＲＣ＿ＯＵＴの論理レベルを確定する。差動回路３１２は、出力信号ＲＣ＿ＯＵＴを、メモリコントローラ１０内で処理するための適切な電圧レベルに変換して出力する。例えば、差動回路３１２は、“Ｈ”レベルの場合、電圧ＶＣＣＱの信号を出力し、“Ｌ”レベルの場合、電圧ＶＳＳの信号を出力する。
　インバータ３１１の構成は、図８のインバータ３１１と同様である。
　終端回路１１２ａ及び１１２ｂの構成は、図８の終端回路１１２と同様である。終端回路１１２ａは、ノードＮ１ａに接続される。終端回路１１２ｂは、ノードＮ１ｂに接続される。
　次に、送受信回路２２４の受信部２３０及び終端回路２３２について説明する。なお、送受信回路２２４及び受信回路２２７における受信部２３０及び終端回路２３２の構成は、同様である。図１０の例は、信号ＤＱに対応する送受信回路２２４の受信部２３０及び終端回路２３２を示している。なお、図１０の例では、送受信回路２２４の送信部２３１は省略されている。また、図１０の例では、受信部２３０及び終端回路２３２が、図８の受信部１１０及び終端回路１１２と同じ構成である場合を示しているが、互いに異なる構成であってもよい。
　図１０に示すように、受信部２３０は、比較回路４１０及び複数のインバータ４１１を含む。
　比較回路４１０は、入力信号ＲＣ＿ＩＮの電圧と、参照電圧ＶＲＥＦ１またはＶＲＥＦ２とを比較する回路である。例えば、送受信回路２２４の場合、入力信号ＲＣ＿ＩＮとして、信号ＤＱが入力される。なお、例えば、受信回路２２７の場合、入力信号ＲＣ＿ＩＮとして、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎのいずれかが入力される。比較回路４１０は、例えば、“Ｈ”レベルの信号ＲＣＥＮ２を受信すると、イネーブル状態となる。比較回路４１０は、図８の比較回路３１０に相当する。比較回路４１０の一方の入力端に、ノードＮ２を介して、信号ＤＱが印加される。比較回路４１０の他方の入力端に、電圧ＶＲＥＦ１またはＶＲＥＦ２が印加される。
　インバータ４１１は、入力信号の反転信号を出力する回路である。インバータ４１１は、図８のインバータ３１１に相当する。
　終端回路２３２は、終端処理をする場合、信号線に、終端抵抗を介して、電圧ＶＳＳを印加する。換言すれば、信号線は、終端抵抗を介して、接地される。終端回路２３２は、インターフェイスモード毎に終端抵抗の抵抗値を異なる値に設定する。
　終端回路２３２は、例えば、複数の抵抗素子４２０及び複数のＮＭＯＳトランジスタ４２１を含む。ＮＭＯＳトランジスタ４２１は、スイッチング素子として機能する。図１０の例では、終端回路２３２は、ｍ個の抵抗素子４２０＿１～４２０＿ｍ及びｍ個のＮＭＯＳトランジスタ４２１＿１～４２１＿ｍを含む。抵抗素子４２０＿１～４２０＿ｍ及びＮＭＯＳトランジスタ４２１＿１～４２１＿ｍは、図８の抵抗素子４２０＿１～４２０＿ｍ及びＮＭＯＳトランジスタ４２１＿１～４２１＿ｍにそれぞれ相当する。ｍ個の抵抗素子４２０とＮＭＯＳトランジスタ４２１との組が、ノードＮ７とノードＮ８との間に並列に接続されている。ノードＮ７は、ノードＮ２に接続される。ノードＮ８には、電圧ＶＳＳが印加される。ＮＭＯＳトランジスタ４２１＿１～４２１＿ｍのゲートには、信号ＴＭＥＮ２＿１～ＴＭＥＮ２＿ｍがそれぞれ入力される。
　信号ＴＭＥＮ２＿１～ＴＭＥＮ２＿ｍは、インターフェイスモードに基づいて、制御される。例えば、終端回路２３２をディスイネーブル状態とする場合（終端処理しない場合）、イネーブル信号生成回路１０２は、信号ＴＭＥＮ２＿１～ＴＭＥＮ１＿ｍを、“Ｌ”レベルとする。すなわち、ＮＭＯＳトランジスタ４２１＿１～４２１＿ｍは、オフ状態とされる。例えば、イネーブル信号生成回路２２２は、ＬＴＴモードよりもＰＩ　ＬＴＴモードの方が、抵抗素子４２０とＮＭＯＳトランジスタ４２１とによる合成抵抗（すなわち、終端抵抗）の抵抗値が高くなるように、信号ＴＭＥＮ２＿１～ＴＭＥＮ２＿ｍを制御する。
　次に、送受信回路２２５の受信部２３３及び終端回路２３２ａ及び２３２ｂについて説明する。なお、図１１の例では、送受信回路２２５の送信部２３１ａ及び２３１ｂは省略されている。また、図１１の例では、受信部２３３並びに終端回路２３２ａ及び２３２ｂが、図９の受信部１１３並びに終端回路１１２ａ及び１１２ｂと同じ構成である場合を示しているが、互いに異なる構成であってもよい。
　図１１に示すように、受信部２３３は、差動回路４１２及び複数のインバータ４１１を含む。
　差動回路４１２は、入力信号ＲＣ＿ＩＮ１の電圧と、入力信号ＲＣ＿ＩＮ２との電圧差に基づいて信号を出力する回路である。例えば、送受信回路２２５の場合、入力信号ＲＣ＿ＩＮ１として、信号ＤＱＳが入力される。入力信号ＲＣ＿ＩＮ２として、信号ＤＱＳｎが入力される。なお、例えば、受信回路２２６の場合、入力信号ＲＣ＿ＩＮ１として、信号ＲＥｎが入力される。入力信号ＲＣ＿ＩＮ２として、信号ＲＥが入力される。差動回路４１２は、例えば、“Ｈ”レベルの信号ＲＣＥＮ１を受信すると、イネーブル状態となる。差動回路４１２は、図９の差動回路３１２に相当する。差動回路４１２の一方の入力端に、ノードＮ２ａを介して、信号ＤＱＳが印加される。差動回路４１２の他方の入力端に、ノードＮ２ｂを介して、信号ＤＱＳが印加される。差動回路４１２は、信号ＤＱＳと信号ＤＱＳｎとの電圧差に基づいて、出力信号ＲＣ＿ＯＵＴの論理レベルを確定する。
　インバータ４１１の構成は、図１０のインバータ４１１と同様である。
　終端回路２３２ａ及び２３２ｂは、図１０の終端回路２３２と同様である。終端回路２３２ａは、ノードＮ２ａに接続される。終端回路２３２ｂは、ノードＮ１ｂに接続される。
　１．１．９　送信部の構成
　次に、図１２及び図１３を参照して、送信部の構成の一例について説明する。
図１２は、送信部１１１の回路図である。図１３は、送信部２３１の回路図である。
　まず、送受信回路１０４の送信部１１１について説明する。なお、送受信回路１０４の送信部１１１、送受信回路１０５の送信部１１１ａ及び１１１ｂ、送信回路１０６の送信部１１１ａ及び１１１ｂ、並びに送信回路１０７の送信部１１１の構成は、同様である。
　図１２に示すように、送信部１１１は、インバータ３３０、ＡＮＤ回路３３１、ＮＯＲ回路３３２、２つのＮＭＯＳトランジスタ３３３及び３３４を含む。２つのＮＭＯＳトランジスタ３３３及び３３４は、信号ＴＲ＿ＯＵＴを出力するドライバＤＶ１として機能する。例えば、送受信回路１０４の送信部１１１の場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱが出力される。例えば、送受信回路１０５の送信部１１１ａの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱＳが出力される。例えば、送受信回路１０５の送信部１１１ｂの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱＳｎが出力される。例えば、送信回路１０６の送信部１１１ａの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＲＥｎが出力される。例えば、送信回路１０６の送信部１１１ｂの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＲＥが出力される。また、例えば、送信回路１０７の場合、出力信号ＴＲ＿ＯＵＴとして、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎのいずれかが出力される。
　インバータ３３０は、信号ＴＲＥＮ１を反転させる。インバータ３３０は、反転した信号ＴＲＥＮ１をＮＯＲ回路３３２に送信する。
　ＡＮＤ回路３３１は、論理積演算回路である。ＡＮＤ回路３３１の一方の入力端には、信号ＴＲＥＮ１が入力される。ＡＮＤ回路３３１の他方の入力端には、ノードＮ９を介して入力信号ＴＲ＿ＩＮ、すなわち、半導体記憶装置２０に送信する信号が入力される。ＡＮＤ回路３３１は、信号ＴＲＥＮ１及び入力信号ＴＲ＿ＩＮの少なくとも１つが“Ｈ”レベルの場合、“Ｈ”レベルの信号を出力する。
　ＮＯＲ回路３３２は、否定論理和演算回路である。ＮＯＲ回路３３２の一方の入力端には、ノードＮ９を介して、入力信号ＴＲ＿ＩＮが入力される。ＮＯＲ回路３３２の他方の入力端には、インバータ３３０が出力した信号ＴＲＥＮ１の反転信号が入力される。ＮＯＲ回路３３２は、入力信号ＴＲ＿ＩＮ及び信号ＴＲＥＮ１の反転信号がともに“Ｌ”レベルの場合、“Ｈ”レベルの信号を出力する。
　ＮＭＯＳトランジスタ３３３のドレインには、電圧ＶＣＣＱＬが印加される。ＮＭＯＳトランジスタ３３３のソースは、ノードＮ１０を介して、送信部１１１の出力端に接続される。ＮＭＯＳトランジスタ３３３のゲートには、ＡＮＤ回路３３１の出力信号が入力される。
　ＮＭＯＳトランジスタ３３４のドレインは、ノードＮ１０を介して、送信部１１１の出力端に接続される。なお、ノードＮ１０とＮＭＯＳトランジスタ３３４との間に抵抗素子が設けられてもよい。ＮＭＯＳトランジスタ３３４のソースには、電圧ＶＳＳが印加される。ＮＭＯＳトランジスタ３３４のゲートには、ＮＯＲ回路３３２の出力信号が入力される。
　例えば、信号ＴＲＥＮ１及び入力信号ＴＲ＿ＩＮが“Ｈ”レベルである場合、ＮＭＯＳトランジスタ３３３は、オン状態とされる。この結果、送信部１１１は、“Ｈ”レベルの出力信号ＴＲ＿ＯＵＴを出力する。また、信号ＴＲＥＮ１が“Ｈ”レベルであり且つ入力信号ＴＲ＿ＩＮが“Ｌ”レベルである場合、ＮＭＯＳトランジスタ３３４は、オン状態とされる。この結果、送信部１１１は、“Ｌ”レベルの出力信号ＴＲ＿ＯＵＴを出力する。例えば、電圧ＶＣＣＱＬ＝ＶＣＣＱの場合、ＬＴＴモードに対応した出力信号ＴＲ＿ＯＵＴが出力される。他方で、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２の場合、ＰＩ　ＬＴＴモードに対応した出力信号ＴＲ＿ＯＵＴが出力される。
　次に、送信部２３１について説明する。なお、図１３の例では、送信部２３１が、図１２の送信部１１１と同じ構成である場合を示しているが、互いに異なる構成であってもよい。また、送受信回路２２４の送信部２３１、並びに送受信回路２２５の送信部２３１ａ及び２３１ｂの構成は、同様である。
　図１３に示すように、送信部２３１は、インバータ４３０、ＡＮＤ回路４３１、ＮＯＲ回路４３２、２つのＮＭＯＳトランジスタ４３３及び４３４を含む。２つのＮＭＯＳトランジスタ４３３及び４３４は、信号ＴＲ＿ＯＵＴを出力するドライバＤＶ２として機能する。例えば、送受信回路２２４の送信部２３１の場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱが出力される。また、例えば、送受信回路２２５の送信部２３１ａの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱＳが出力される。例えば、送受信回路２２５の送信部２３１ｂの場合、出力信号ＴＲ＿ＯＵＴとして、信号ＤＱＳｎが出力される。
　インバータ４３０は、信号ＴＲＥＮ２を反転させる。インバータ４３０は、反転した信号ＴＲＥＮ２をＮＯＲ回路４３２に送信する。
　ＡＮＤ回路４３１は、論理積演算回路である。ＡＮＤ回路４３１の一方の入力端には、信号ＴＲＥＮ２が入力される。ＡＮＤ回路４３１の他方の入力端には、ノードＮ１１を介して入力信号ＴＲ＿ＩＮ、すなわち、メモリコントローラ１０に送信する信号が入力される。ＡＮＤ回路４３１は、信号ＴＲＥＮ２及び入力信号ＴＲ＿ＩＮの少なくとも１つが“Ｈ”レベルの場合、“Ｈ”レベルの信号を出力する。
　ＮＯＲ回路４３２は、否定論理和演算回路である。ＮＯＲ回路４３２の一方の入力端には、ノードＮ１１を介して、入力信号ＴＲ＿ＩＮが入力される。ＮＯＲ回路４３２の他方の入力端には、インバータ４３０が出力した信号ＴＲＥＮ２の反転信号が入力される。ＮＯＲ回路４３２は、入力信号ＴＲ＿ＩＮ及び信号ＴＲＥＮ２の反転信号がともに“Ｌ”レベルの場合、“Ｈ”レベルの信号を出力する。
　ＮＭＯＳトランジスタ４３３のドレインには、電圧ＶＣＣＱＬが印加される。ＮＭＯＳトランジスタ４３３のソースは、ノードＮ１２を介して、送信部２３１の出力端に接続される。ＮＭＯＳトランジスタ４３３のゲートには、ＡＮＤ回路４３１の出力信号が入力される。
　ＮＭＯＳトランジスタ４３４のドレインは、ノードＮ１２を介して、送信部２３１の出力端に接続される。なお、ノードＮ１２とＮＭＯＳトランジスタ４３４との間に抵抗素子が設けられてもよい。ＮＭＯＳトランジスタ４３４のソースには、電圧ＶＳＳが印加される。ＮＭＯＳトランジスタ４３４のゲートには、ＮＯＲ回路４３２の出力信号が入力される。
　例えば、信号ＴＲＥＮ２及び入力信号ＴＲ＿ＩＮが“Ｈ”レベルである場合、ＮＭＯＳトランジスタ４３３は、オン状態とされる。この結果、送信部２３１は、“Ｈ”レベルの出力信号ＴＲ＿ＯＵＴを出力する。また、信号ＴＲＥＮ１が“Ｈ”レベルであり且つ入力信号ＴＲ＿ＩＮが“Ｌ”レベルである場合、ＮＭＯＳトランジスタ４３４は、オン状態とされる。この結果、送信部２３１は、“Ｌ”レベルの出力信号ＴＲ＿ＯＵＴを出力する。例えば、電圧ＶＣＣＱＬ＝ＶＣＣＱの場合、ＬＴＴモードに対応した出力信号ＴＲ＿ＯＵＴが出力される。他方で、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２の場合、ＰＩ　ＬＴＴモードに対応した出力信号ＴＲ＿ＯＵＴが出力される。
　１．２　信号の振幅波形の具体例
　次に、図１４及び図１５を参照して、ＬＴＴモード及びＰＩ　ＬＴＴモードにおける信号の振幅波形の具体例について説明する。図１４は、半導体記憶装置２０の送信部２３１からメモリコントローラ１０の受信部１１０に信号ＤＱを送信する場合の概念図を示している。図１４の例では、受信部１１０及び送信部２３１の構成の一部を抜粋して示している。図１５は、ＬＴＴモード及びＰＩ　ＬＴＴモードにおいて受信部１１０に入力される信号の信号波形の一例を示す図である。
　図１４に示すように、半導体記憶装置２０からメモリコントローラ１０に信号ＤＱを送信する場合、終端回路１１２は、イネーブル状態とされる。すなわち、ＮＭＯＳトランジスタ３２１は、オン状態とされる。これにより、信号ＤＱを送信する信号線は、終端処理される。より具体的には、信号線は、ノードＮ１において、抵抗素子３２０を介して、接地される（電圧ＶＳＳを印加される）。例えば、ＬＴＴモードの場合、送信部２３１のＮＭＯＳトランジスタ４３３には、電圧ＶＣＣＱＬ＝ＶＣＣＱが印加される。他方で、ＰＩ　ＬＴＴモードの場合、送信部２３１のＮＭＯＳトランジスタ４３３には、電圧ＶＣＣＱＬ＝ＶＣＣＱ／２が印加される。このため、信号ＤＱの振幅は、ＬＴＴモードよりもＰＩ　ＬＴＴモードの方が小さい。また、信号ＤＱの振幅の上限値（“Ｈ”レベルの電圧値）は、ＬＴＴモードよりもＰＩ　ＬＴＴモードの方が低い。信号ＤＱの振幅の下限値（“Ｌ”レベルの電圧値）は、ＬＴＴモードとＰＩ　ＬＴＴモードとで同じである。
　図１５に示すように、より具体的には、ＬＴＴモードの場合、すなわち、電圧ＶＣＣＱＬ＝電圧ＶＣＣＱである場合、受信部１１０における信号ＤＱの電圧値の上限値（“Ｈ”レベルの電圧値）は、例えば、電圧ＶＣＣＱから電圧ＶＣＣＱ／３まで減少する。この場合、信号の振幅は、電圧ＶＳＳから電圧ＶＣＣＱ／３までとなる。この場合、参照電圧ＶＲＥＦ１は、電圧ＶＳＳより高く且つ電圧ＶＣＣＱ／３よりも低い電圧値に設定される。電圧ＶＲＥＦ１は、電圧ＶＳＳと電圧ＶＣＣＱ／３の中間である電圧ＶＣＣＱ／６に設定されるのが好ましい。
　ＰＩ　ＬＴＴモードの場合、すなわち、電圧ＶＣＣＱＬ＝電圧ＶＣＣＱ／２である場合、受信部１１０における信号ＤＱの電圧値の上限値は、例えば、ＶＣＣＱ／２から電圧ＶＣＣＱＬ／２（＝ＶＣＣＱ／４）まで減少する。この場合、信号の振幅は、電圧ＶＳＳから電圧ＶＣＣＱ／４までとなる。従って、ＰＩ　ＬＴＴモードの信号の電圧値の上限値及び振幅は、ＬＴＴモードよりも低くなる。また、ＰＩ　ＬＴＴモードの信号の電圧値の下限値は、ＬＴＴモードと同じである。ＰＩ　ＬＴＴモードの場合、参照電圧ＶＲＥＦ２は、電圧ＶＳＳより高く且つ電圧ＶＣＣＱＬ／２（＝ＶＣＣＱ／４）よりも低い電圧値に設定される。電圧ＶＲＥＦ２は、電圧ＶＳＳと電圧ＶＣＣＱＬ／２の中間である電圧ＶＣＣＱＬ／４（＝ＶＣＣＱ／８）に設定されるのが好ましい。従って、電圧ＶＲＥＦ２は、電圧ＶＲＥＦ１よりも低い電圧値に設定される。
　１．３　本実施形態に係る効果
　例えば、インターフェイス規格としてＬＴＴが適用されているＮＡＮＤ型フラッシュメモリの次世代製品では、インターフェイス規格としてＰＩ　ＬＴＴが採用され得る。この場合、後方互換性の観点から、ＬＴＴ及びＰＩ　ＬＴＴの両方をサポートした次世代製品が求められ得る。
　これに対し、本実施形態に係る構成であれば、半導体記憶装置２０は、電圧ＶＣＣＱＬの検知回路と、ＬＴＴモード及びＰＩ　ＬＴＴモードに対応可能な参照電圧生成回路、送信回路、受信回路、及び終端回路とを有する。これにより、半導体記憶装置２０は、ＬＴＴモード及びＰＩ　ＬＴＴモードのいずれかを選択できる。
　また、本実施形態に係る構成であれば、電圧ＶＣＣＱＬの電圧値に基づいて、ＬＴＴモード及びＰＩ　ＬＴＴモードのいずれかが選択される。このため、半導体記憶装置２０を起動する際に、インターフェイスモードの初期設定は省略できるため、半導体記憶装置２０の起動時間の増加を抑制できる。
　２．第２実施形態
　次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリシステム３の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
　２．１　メモリシステムの構成
　図１６を参照して、メモリシステム３の構成の一例について説明する。図１６は、データ処理装置１の全体構成を示すブロック図である。なお、図１６の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。
　図１６に示すように、メモリシステム３は、電極パッドＰＤ１を含む。メモリシステム３には、電極パッドＰＤ１を介して、外部（例えば、ホストデバイス２）から電圧ＶＣＣＱが供給される。本実施形態のメモリシステム３では、第１実施形態で説明した電極パッドＰＤ２が廃されている。すなわち、外部からメモリシステム３に電圧ＶＣＣＱＬが供給されていない。
　メモリコントローラ１０は、電極パッドＰＤ３を含む。メモリコントローラ１０には、電極パッドＰＤ３を介して、電圧ＶＣＣＱが供給される。本実施形態のメモリコントローラ１０は、第１実施形態で説明した電極パッドＰＤ４が廃されている。
　メモリコントローラ１０は、ホストインターフェイス回路１１、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、バッファメモリ１５、メモリインターフェイス回路１６、及びインターフェイス（Ｉ／Ｆ）モード切替制御部１７を含む。
　インターフェイスモード切替制御回路１７は、メモリコントローラ１０と半導体記憶装置２０との間のインターフェイスモードを制御する回路である。インターフェイスモード切替制御回路１７は、ＣＰＵ１２の制御に基づいて、電圧ＶＣＣＱＬを生成する。インターフェイスモード切替制御回路１７は、モード毎に異なる電圧値の電圧ＶＣＣＱＬを生成する。ＰＩ　ＬＴＴモード時の電圧ＶＣＣＱＬは、ＬＬＴモード時の電圧ＶＣＣＱＬよりも低い電圧値に設定される。より具体的には、例えば、インターフェイスモード切替制御回路１７は、ＬＴＴモードの場合、電圧ＶＣＣＱＬ＝ＶＣＣＱとする。また、例えば、インターフェイスモード切替制御回路１７は、ＰＩ　ＬＴＴモードの場合、電圧ＶＣＣＱＬ＝電圧ＶＣＣＱ／２とする。インターフェイスモード切替制御回路１７は、メモリインターフェイス回路１６及び半導体記憶装置２０の電極パッドＰＤ６に、電圧ＶＣＣＱＬを供給する。
　２．２　本実施形態に係る効果
　本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
　本実施形態に係る構成であれば、メモリコントローラ１０が、半導体記憶装置２０とのインターフェイスモードを選択できる。このため、例えば、メモリコントローラ１０の制御により、インターフェイスモードを変更できる。
　３．変形等
　上記実施形態に係る半導体記憶装置は、不揮発性のメモリセル（ＭＣ）と、第１電圧（ＶＣＣＱＬ）を検知し、第１電圧に基づいて第１モード（ＬＴＴモード）及び第２モード（ＰＩ　ＬＴＴモード）の１つを選択する検知回路（２２１）と、第１モード及び第２モードの１つに対応する第１信号を出力する送信部（２３１）と、を含む。検知回路は、第１電圧が判定値（Ｖ２）以上の場合、第１モードを選択し、第１電圧が判定値未満の場合、第２モードを選択する。送信部は、第１モードの場合、第１振幅の第１信号を出力し、第２モードの場合、第１振幅よりも小さい第２振幅の第１信号を出力する。
　メモリコントローラと半導体記憶装置との間の通信方式を切替できる半導体記憶装置及びメモリシステムを提供できる。
　なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
　例えば、上記実施形態において、メモリコントローラ１０は、信号ＤＱＳ及びＤＱＳｎの送受信回路として、送受信回路１０４を含んでいてもよい。この場合、メモリコントローラ１０は、信号ＤＱＳに対応する送受信回路１０４及び信号ＤＱＳｎに対応する送受信回路１０４をそれぞれ含む。同様に、半導体記憶装置２０は、信号ＤＱＳ及びＤＱＳｎの送受信回路として、送受信回路２２４を含んでいてもよい。この場合、半導体記憶装置２０は、信号ＤＱＳに対応する送受信回路２２４及び信号ＤＱＳｎに対応する送受信回路２２４をそれぞれ含む。
　更に、上記実施形態において、メモリコントローラ１０は、信号ＲＥｎ及びＲＥの送信回路として、送信回路１０７を含んでいてもよい。この場合、メモリコントローラ１０は、信号ＲＥｎに対応する送信回路１０７及び信号ＲＥに対応する送信回路１０７をそれぞれ含む。同様に、半導体記憶装置２０は、信号ＲＥｎ及びＲＥの受信回路として、受信回路２２７を含んでいてもよい。この場合、半導体記憶装置２０は、信号ＲＥｎに対応する受信回路２２７及び信号ＲＥに対応する受信回路２２７をそれぞれ含む。
　更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
 

Claims (10)

  1. 　不揮発性のメモリセルと、
    　第１電圧を検知し、前記第１電圧に基づいて第１モード及び第２モードの１つを選択する検知回路と、
    　前記第１モード及び前記第２モードの前記１つに対応する第１信号を出力する送信部と
    　を備え、
    　前記検知回路は、前記第１電圧が判定値以上の場合、前記第１モードを選択し、前記第１電圧が前記判定値未満の場合、前記第２モードを選択し、
    　前記送信部は、前記第１モードの場合、第１振幅の前記第１信号を出力し、前記第２モードの場合、前記第１振幅よりも小さい第２振幅の前記第１信号を出力する、
    　半導体記憶装置。
  2. 　前記第１モード及び前記第２モードの前記１つに対応する第２信号を受信する受信部と、
    　前記受信部に接続された終端回路と
    　を更に備える、
    　請求項１に記載の半導体記憶装置。
  3. 　前記第１モードに対応する第１参照電圧及び前記第２モードに対応する第２参照電圧のいずれかを生成する参照電圧生成回路を更に備え、
    　前記受信部は、前記第１モードの場合、前記第２信号と前記第１参照電圧とを比較し、前記第２モードの場合、前記第２信号と前記第２参照電圧とを比較して、前記第２信号の論理レベルを確定する、
    　請求項２に記載の半導体記憶装置。
  4. 　前記第２参照電圧は、前記第１参照電圧より低い、
    　請求項３に記載の半導体記憶装置。
  5. 　前記終端回路は、前記第１モードの場合、第１抵抗値を有した状態で接地され、前記第２モードの場合、前記第１抵抗値よりも高い第２抵抗値を有した状態で接地される、
    　請求項２に記載の半導体記憶装置。
  6. 　前記第１振幅の上限値は、前記第２振幅の上限値よりも高い、
    　請求項１に記載の半導体記憶装置。
  7. 　前記第１振幅の下限値は、前記第２振幅の下限値よりも高い、
    　請求項１に記載の半導体記憶装置。
  8. 　前記送信部は、第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタが直列に接続された出力ドライブを含み、
    　前記第１ＮＭＯＳトランジスタのドレインには、前記第１電圧が印加され、前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのドレインとが接続され、前記第２ＮＭＯＳトランジスタのソースには第２電圧が印加される、
    　請求項１に記載の半導体記憶装置。
  9. 　前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである、
    　請求項１に記載の半導体記憶装置。
  10. 　請求項１に記載の半導体記憶装置と、
    　前記半導体記憶装置を制御し、前記第１電圧を生成するメモリコントローラと
    　を備える、
    　メモリシステム。
     
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