WO2023101517A1 - 디스플레이패널을 구동하기 위한 장치 및 구동방법 - Google Patents

디스플레이패널을 구동하기 위한 장치 및 구동방법 Download PDF

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WO2023101517A1
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signal
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김도석
문용환
김명유
조현표
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주식회사 엘엑스세미콘
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    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Definitions

  • This embodiment relates to a technology for driving a display device.
  • a display panel is composed of a plurality of pixels arranged in a matrix form. Each pixel may have a color such as R (red), G (green), or B (blue), and displays an image on a display panel while emitting light in a grayscale according to image data.
  • Video data is transmitted from the data processing device to the data driving device.
  • the image data is transmitted as a digital value, and the data driving device converts the image data into an analog voltage to drive each pixel.
  • the image data indicates the gradation value of each pixel individually or independently
  • the amount of image data increases as the number of pixels disposed on the display panel increases. Also, as the frame rate increases, the amount of image data to be transmitted per unit time increases.
  • an object of the present embodiment is to provide a technique for improving the performance of high-speed data communication.
  • an embodiment includes a low-speed communication circuit for receiving set data at a first data rate in a first mode; In the second mode, the communication clock is trained to communicate at the second data rate, in the third mode, video data and first control data are received using the communication clock, and in the fourth mode, the communication clock is used to transmit data.
  • a high-speed communication circuit for receiving control data; When the first mode is completed, the mode is switched to the second mode, when the second mode is completed, the mode is switched to the third mode, and when an abnormal state is confirmed in the third mode, the mode is switched to the second mode.
  • a control circuit for converting a mode into the first mode when an abnormal state is confirmed in the fourth mode; and a circuit for controlling pixels of a display panel to be driven according to the image data.
  • Another embodiment includes a low-speed communication circuit for transmitting setting data at a first data rate in a first mode;
  • a clock training signal is transmitted to train the communication clock at the second data rate, in the third mode, video data and first control data are transmitted according to the communication clock, and in the fourth mode, the data is transmitted to the communication clock.
  • a high-speed communication circuit for transmitting second data according to;
  • the mode is switched to the second mode, when the second mode is completed, the mode is switched to the third mode, and when an abnormal state is confirmed in the third mode, the mode is switched to the second mode.
  • a control circuit for switching the mode to the first mode when an abnormal state is confirmed in the fourth mode.
  • Another embodiment includes receiving setting data at a first data rate in a first mode; converting a mode to a second mode when the first mode is completed; training a communication clock to communicate at a second data rate in the second mode; switching the mode to a third mode when the second mode is completed; receiving image data and first control data using the communication clock in the third mode; receiving second control data using the communication clock in a fourth mode; switching the mode to the second mode when an abnormal state is confirmed in the third mode; switching the mode to the first mode when an abnormal state is confirmed in the fourth mode; and controlling pixels of a display panel to be driven according to the image data.
  • the display driving method may further include switching the mode to the first mode when an abnormal state is confirmed in the second mode.
  • the third mode may be performed in an active period for updating the display of one frame period, and the fourth mode may be performed in a blank period of the one frame period.
  • the second data rate may be higher than the first data rate.
  • the accuracy and efficiency of data validation can be increased by checking data validity in data communication in different ways depending on the type and operation mode of transmitted/received data. Further, according to the present embodiment, the amount of power consumed in data communication can be reduced, and the possibility of a malfunction in which a power saving mode is accidentally entered due to a communication error can be minimized. Further, according to the present embodiment, even if an error occurs in one of the plurality of data driving devices, all data driving devices can be initialized simultaneously, and operation modes of the data driving device and the data processing device can be easily synchronized. Also, according to the present embodiment, management of the operation modes of the data driving device and the data processing device becomes easy, and the recovery time when an error occurs can be minimized.
  • FIG. 1 is a configuration diagram of a display device according to an exemplary embodiment.
  • FIG. 2 is a diagram illustrating main communication and auxiliary communication between a data processing device and a data driving device according to an exemplary embodiment.
  • FIG. 3 is a block diagram of a part processing an auxiliary communication signal in the first data driving integrated circuit of FIG. 2 .
  • FIG. 4 is a configuration diagram of a data processing apparatus according to an embodiment.
  • 5 is a diagram illustrating an exemplary protocol of a main communication signal transmitted in Manchester code.
  • FIG. 6 is a configuration diagram of a data driving device according to an embodiment.
  • FIG. 7 is a diagram illustrating a sequence of main signals according to an exemplary embodiment.
  • FIG. 8 is a configuration diagram of a setting data packet according to an embodiment.
  • FIG. 9 is a block diagram of a line data packet according to an exemplary embodiment.
  • FIG. 10 is a configuration diagram of a control data packet according to an embodiment.
  • FIG. 11 is a flowchart of a data validation method according to an embodiment.
  • FIG. 12 is a diagram illustrating that a data driving integrated circuit ignores an auxiliary communication signal transmitted from another data driving integrated circuit according to an embodiment.
  • FIG. 13 is a diagram illustrating that a data driving integrated circuit bypasses an auxiliary communication signal transmitted from another data driving integrated circuit according to an exemplary embodiment.
  • FIG. 14 is an exemplary diagram of symbol setting values according to an embodiment.
  • 15 is a diagram illustrating healing of a bit error of a symbol according to an embodiment.
  • 16 is a diagram showing a mode conversion sequence of a display driving device according to an embodiment.
  • 17 is a diagram showing a sequence in which a display driving device performs a low-power operation according to an embodiment.
  • FIG. 1 is a configuration diagram of a display device according to an exemplary embodiment.
  • the display device 100 may include a plurality of display driving devices and a display panel 130 .
  • the display driving device may be, for example, the data processing device 110, the data driving device 120, the gate driving device 140, or a host (not shown).
  • the display driving device may be a device including two or more of the data processing device 110, the data driving device 120, the gate driving device 140, and a host (not shown).
  • the data processing device 110 may receive image data from other devices.
  • the data processing device 110 may process image data received from other devices to be suitable for the data driving device 120 and transmit the processed image data to the data driving device 120 .
  • the data processing apparatus 110 may perform digital gamma correction on the gradation value of each pixel included in the image data, or may perform compensation processing to match the characteristics of each pixel.
  • the data driving device 120 receives image data from the data processing device 110, generates a data voltage VD according to the gradation value of a pixel included in the image data, and converts the data voltage VD to a pixel P. can supply
  • a plurality of pixels P may be disposed on the display panel 130 . Further, each pixel P may be connected to the data driving device 120 through the data line DL and connected to the gate driving device 140 through the gate line GL.
  • a scan transistor may be disposed in each pixel P, a gate terminal of the scan transistor may be connected to the gate line GL, and a source terminal may be connected to the data line DL.
  • the gate driving device 140 supplies the scan signal SCN to the gate line GL
  • the scan transistor is turned on and the data line DL is connected to the pixel P.
  • the data voltage VD supplied by the data driving device 120 is transferred to the pixel P.
  • the data processing device 110 may transmit a timing control signal to the gate driving device 140 and the data driving device 120 .
  • the data processing device 110 may transmit the gate control signal GCS to the gate driving device 140 .
  • the gate control signal GCS may include the aforementioned timing control signal.
  • the gate driving device 140 may generate a scan signal SCN according to the gate control signal GCS and supply the scan signal SCN to the pixel P through the gate line GL.
  • At least two types of communication lines may be disposed between the data processing device 110 and the data driving device 120.
  • the data processing apparatus 110 may transmit the first communication signal MDT through the first communication line CLM and transmit or receive the second communication signal LCK through the second communication line CLA.
  • the first communication line CLM is referred to as a main communication line
  • the second communication line CLA is referred to as a secondary communication line
  • the first communication signal MDT is referred to as a main communication signal
  • the second communication signal LCK is referred to as an auxiliary communication signal.
  • the data processing device 110 may transmit image data and a timing control signal to the data driving device 120 through the main communication signal MDT, and the data driving device 120 may transmit the status through the auxiliary communication signal LCK. Information can be transmitted to the data processing device 110 .
  • FIG. 2 is a diagram illustrating main communication and auxiliary communication between a data processing device and a data driving device according to an exemplary embodiment.
  • the data driving device may include a plurality of data driving integrated circuits 120a, 120b, 120c, and 120d.
  • the data processing device 110 may be communicatively connected to the data driving integrated circuits 120a, 120b, 120c, and 120d through the main communication lines CLM.
  • the data processing device 110 may be connected to each of the data driving integrated circuits 120a, 120b, 120c, and 120d in one-to-one communication.
  • the data processing device 110 may be communicatively connected to the first data driving integrated circuit 120a on a one-to-one basis and communicatively connected to the second data driving integrated circuit 120b on a one-to-one basis.
  • Each main communication line CLM may be composed of m (m is a natural number) electrically insulated lines.
  • the m lines may form pairs of two each to enable LVDS (Low Voltage Differential Signaling) communication for each pair.
  • LVDS Low Voltage Differential Signaling
  • This communication connection structure and the main communication signals transmitted and received between the data processing device 110 and the data driving integrated circuits 120a, 120b, 120c, and 120d can be collectively referred to as main communication. there is.
  • the data processing device 110 and the data driving integrated circuits 120a, 120b, 120c, and 120d may transmit and receive information through secondary communication in addition to main communication.
  • Auxiliary communication between the data driving integrated circuits 120a, 120b, 120c, and 120d may be connected in a cascade form.
  • the first data driving integrated circuit 120a disposed at the beginning of the cascade transmits the first auxiliary communication signal LCKa through the first auxiliary communication line CLAa to the second data driving integrated circuit 120b.
  • the second data driving integrated circuit 120b generates a second auxiliary communication signal LCKb by combining the internally generated state signal and the first auxiliary communication signal LCKa, and transmits the second auxiliary communication signal LCKb to the second auxiliary communication line CLAb. It can be transmitted to the third data driving integrated circuit 120c through.
  • the third data driving integrated circuit 120c generates a third auxiliary communication signal LCKc by combining the internally generated state signal and the second auxiliary communication signal LCKb, and transmits the third auxiliary communication signal LCKc to the third auxiliary communication line CLAc. It can be transmitted to the fourth data driving integrated circuit 120d through.
  • the fourth data driving integrated circuit 120d disposed at the end of the cascade combines the internally generated state signal and the third auxiliary communication signal LCKc to generate a fourth auxiliary communication signal LCKd and control it. 4 can be transmitted to the data processing device 110 through the auxiliary communication line (CLAd).
  • the fourth data driving integrated circuit 120d disposed at the end of the cascade transmits an auxiliary communication signal to the data processing device 110 through auxiliary communication.
  • the data processing device 110 determines the state of the data driving integrated circuits 120a, 120b, 120c, and 120d based on the auxiliary communication signal received from the fourth data driving integrated circuit 120d disposed at the end of the cascade. can be checked. Further, the data processing device 110 transmits the auxiliary communication feedback signal LCKf for the auxiliary communication signal to the first data driving integrated circuit 120a disposed at the beginning of the cascade through the auxiliary communication feedback line CLAF. can be sent For example, the data processing device 110 generates the auxiliary communication feedback signal LCKf in the same form as the auxiliary communication signal received from the fourth data driving integrated circuit 120d and sends it to the first data driving integrated circuit 120a. can be sent
  • FIG. 3 is a block diagram of a part processing an auxiliary communication signal in the first data driving integrated circuit of FIG. 2 .
  • the first data driving integrated circuit may include an auxiliary communication input terminal TML1 and an auxiliary communication output terminal TML2, and may include a signal combination circuit 310 and a state signal generation circuit 320.
  • the signal combination circuit 310 generates an output signal by combining the input signal received from the auxiliary communication input terminal TML1 and the state signal SIG1 generated by the state signal generating circuit 320, and converts the output signal to the auxiliary communication output terminal.
  • TML2 auxiliary communication input terminal
  • the input signal may be the aforementioned auxiliary communication feedback signal (LCKf)
  • the output signal may be the aforementioned first auxiliary communication signal (LCKa).
  • the status signal generating circuit 320 can check the communication status of the main communication line and generate the status signal SIG1 according to the communication status of the main communication line. For example, when the communication state of the main communication line is normal, the state signal generating circuit 320 generates a state signal (SIG1) having a high level voltage, and when the communication state of the main communication line is abnormal, a low level It is possible to generate a state signal (SIG1) having a voltage of.
  • the signal combination circuit 310 may generate an output signal by AND combination of the signals. For example, the signal combination circuit 310 AND-combines the input signal received from the auxiliary communication input terminal TML1 and the state signal SIG1 generated by the state signal generation circuit 320 to generate an output signal. .
  • the first data driving integrated circuit may further include a performance evaluation feedback circuit 330, which evaluates the communication performance of the main communication line and generates a performance evaluation feedback signal SIG2 indicating the communication performance.
  • the signal combination circuit 310 may generate an output signal by combining the state signal SIG1 and the performance evaluation feedback signal SIG2.
  • the first data driving integrated circuit may receive a BER (Bit Error Rate) test pattern from the data processing device and evaluate communication performance based on a recognition rate for the BER (Bit Error Rate) test pattern.
  • BER Bit Error Rate
  • the performance evaluation feedback circuit 330 when the recognition rate is higher than a certain level, the performance evaluation feedback circuit 330 generates a performance evaluation feedback signal (SIG2) having a high level voltage, and when the recognition rate is lower than a certain level, the performance evaluation feedback circuit 330 has a low level voltage Signal SIG2 can be generated.
  • SIG2 performance evaluation feedback signal
  • the signal combination circuit 310 may have various combination modes.
  • the signal combination circuit 310 includes an input signal received from the auxiliary communication input terminal TML1 in the first combination mode and a state signal generation circuit ( An output signal may be generated by ANDing only the state signal SIG1 generated in step 320).
  • the signal combination circuit 310 may generate an output signal by performing AND combination of only the state signal SIG1 and the performance evaluation feedback signal SIG2 in the second combination mode.
  • the signal combination circuit 310 may bypass the input signal as an output signal in the third combination mode.
  • FIG. 3 a part for processing an auxiliary communication signal is shown in the first data driving integrated circuit, but the same components may be included in other data driving integrated circuits.
  • Each data driving integrated circuit may be different only in an arrangement position in the cascade.
  • each of the data driving integrated circuits 120a, 120b, 120c, and 120d includes the same terminals TML1 and TML2 as the first data driving integrated circuit 120a, and is a signal combination circuit. 310, a state signal generating circuit 320, a performance evaluation feedback circuit 330, and the like.
  • the auxiliary communication input terminal of the first data driving integrated circuit 120a disposed at the beginning of the cascade is connected to the data processing device 110, and the auxiliary communication output terminal is connected to the second data driving integrated circuit. It may be connected to the integrated circuit 120b.
  • the auxiliary communication input terminal of the fourth data driving integrated circuit 120d disposed at the end of the cascade is connected to the third data driving integrated circuit 120c, and the auxiliary communication output terminal is connected to the data processing device 110. can be connected
  • Each of the data driving integrated circuits 120a, 120b, 120c, and 120d can confirm that an error has occurred in itself or other data driving integrated circuits through the cascade connection structure and the auxiliary communication feedback signal LCKf.
  • the fourth data driving integrated circuit 120d includes the first data driving integrated circuit 120a, the second data driving integrated circuit 120b, and the third data driving integrated circuit (when the input signal has a low level voltage). It may be determined that at least one of the steps 120c) has occurred.
  • the state signal SIG1 inside the first data driving integrated circuit 120a may determine that an error has occurred.
  • the first data driving integrated circuit 120a when the input signal has a low level voltage, the second data driving integrated circuit 120b, the third data driving integrated circuit 120c and the fourth data driving integrated circuit ( It may be determined that at least one of the steps 120d) has occurred.
  • the first data driving integrated circuit 120a receives the auxiliary communication feedback signal LCKf from the data processing device 110 .
  • the first data driving integrated circuit 120a can determine the state of each data driving integrated circuit 120a, 120b, 120c, 120d.
  • the one data driving integrated circuit can switch to a mode corresponding to the abnormality.
  • the first data driving integrated circuit 120a has a problem with itself or at least one of the second data driving integrated circuit 120b, the third data driving integrated circuit 120c, and the fourth data driving integrated circuit 120d. If it is determined that this has occurred, it is possible to switch to a mode for retraining the communication clock of the main communication line.
  • the state signal SIG1 has a low level voltage, and accordingly, the auxiliary communication signal can have a low level voltage.
  • the data processing device 110 when it is confirmed that the auxiliary communication signal has a low-level voltage, switches the communication clock of the main communication line to a mode for retraining, and drives the clock training signal for retraining the communication clock. It can be transmitted to the integrated circuits 120a, 120b, 120c, and 120d.
  • auxiliary communication within the cascade structure when an error occurs in a data driving integrated circuit other than the first data driving integrated circuit 120a among the data driving integrated circuits 120a, 120b, 120c, and 120d, auxiliary communication within the cascade structure
  • the first data driving integrated circuit 120a may not be able to detect abnormalities of other data driving integrated circuits only with the signal.
  • the auxiliary communication feedback signal (LCKf) is a signal that compensates for this problem, and allows the data driving integrated circuits 120a, 120b, 120c, and 120d bound in one cascade structure to detect abnormalities almost simultaneously. .
  • the data processing device 110 may use the auxiliary communication feedback signal LCKf for other purposes.
  • the data processing device 110 may transmit a reset signal through the auxiliary communication feedback signal LCKf.
  • the data processing device 110 generates a reset signal—for example, a signal having a low level voltage—regardless of the fourth auxiliary communication signal LCKd, and sends the reset signal through the auxiliary communication feedback line CLAF to the first signal. It can be transmitted to the data driving integrated circuit 120a.
  • the reset signal may be sequentially propagated through auxiliary communication having a cascade structure between the data driving integrated circuits 120a, 120b, 120c, and 120d. Through this auxiliary communication, all of the data driving integrated circuits 120a, 120b, 120c, and 120d can receive the reset signal.
  • each of the data driving integrated circuits 120a, 120b, 120c, and 120d may enter an initialization state. For example, each of the data driving integrated circuits 120a, 120b, 120c, and 120d may lower the data rate of main communication through the main communication line after the reset signal is received.
  • the data driving device may include a plurality of data driving integrated circuits that receive image data from the data processing device through a main communication line.
  • a plurality of data driving integrated circuits may be connected in a cascade form in auxiliary communication.
  • the fourth data driving integrated circuit disposed at the end of the cascade transmits the fourth auxiliary communication signal to the data processing device through auxiliary communication, and the first data driving integrated circuit disposed at the beginning of the cascade. may receive an auxiliary communication feedback signal for the fourth auxiliary communication signal from the data processing device.
  • Each data driving integrated circuit can perform auxiliary communication by combining an input signal received from an auxiliary communication input terminal and a state signal representing a communication state of a main communication line and outputting the combination to an auxiliary communication output terminal.
  • each data driving integrated circuit may output an auxiliary communication signal obtained by AND combination of an input signal and a state signal to an auxiliary communication output terminal.
  • the auxiliary communication output terminal of the fourth data driving integrated circuit may be connected to the data processing device, and the auxiliary communication input terminal of the first data driving integrated circuit may be connected to the data processing device.
  • Each data driving integrated circuit may determine that an error has occurred in at least one data driving integrated circuit among a plurality of data driving integrated circuits when an input signal or a status signal has a low level voltage.
  • Each data driving integrated circuit can switch to a mode for retraining the communication clock of the main communication line when the input signal or status signal has a low level voltage.
  • the data processing apparatus may form and transmit the auxiliary communication feedback signal to a low-level voltage.
  • the data processing device may transmit a reset signal through a feedback signal, and the plurality of data driving integrated circuits may receive the reset signal through auxiliary communication.
  • each data driving integrated circuit can lower the data rate of main communication through the main communication line after the reset signal is received.
  • each data driving integrated circuit may receive image data in the high-speed mode and set data for the high-speed mode in the low-speed mode having a lower data rate than the high-speed mode.
  • the data processing device may include a main communication circuit and an auxiliary communication circuit.
  • the main communication circuit may transmit image data to a plurality of data driving integrated circuits through the main communication lines.
  • the auxiliary communication circuit receives a fourth auxiliary communication signal from a fourth data driving integrated circuit disposed at an end of a plurality of data driving integrated circuits to which auxiliary communication is connected in a cascade form, and A secondary communication feedback signal for the secondary communication signal may be transmitted to the first data driving integrated circuit disposed at the beginning of the cascade.
  • the main communication circuit may transmit a clock training signal for retraining a communication clock of image data to the main communication lines when the fourth auxiliary communication signal indicates an abnormal state of at least one of the main communication lines.
  • the main communication circuit may transmit image data in the high-speed mode and transmit setting data for the high-speed mode through main communication lines in the low-speed mode having a lower data rate than the high-speed mode.
  • the main communication circuit can switch from the high-speed mode to the low-speed mode when the fourth auxiliary communication signal indicates an abnormal state of at least one of the main communication lines.
  • the auxiliary communication circuit may transmit a reset signal through an auxiliary communication feedback signal to reset the plurality of data driving integrated circuits.
  • the auxiliary communication circuit when the fourth auxiliary communication signal has a low-level voltage, can form a feedback signal with a low-level voltage and transmit it. Also, the main communication circuit may transmit a clock training signal for re-training the communication clock of the image data to the main communication lines when the fourth auxiliary communication signal has a low level voltage.
  • FIG. 4 is a configuration diagram of a data processing apparatus according to an embodiment.
  • the data processing device includes a P-main communication circuit 410, a P-auxiliary communication circuit 420, a P-control circuit 430, a P-memory 440 and an image data processing circuit 450. etc. may be included.
  • the P-main communication circuit 410 may transmit the main communication signal MDT to the data driving device through the main communication line CLM.
  • the P-main communication circuit 410 may transmit video data and first control data in an active section through the main communication line CLM, and may transmit second control data in a blank section.
  • the data driving device may drive the pixels of the display panel according to the image data.
  • the first control data may include a control value applied in a line unit or pixel unit of the display panel
  • the second control data is a control value applied in a longer cycle than a line unit or pixel unit or a control value applied in a frame unit.
  • the P-main communication circuit 410 may transmit setting data at the first data rate through the main communication line CLM. Also, the P-main communication circuit 410 may transmit image data, first control data, and second control data at a second data rate higher than the first data rate through the main communication line CLM.
  • a mode for performing communication at the first data rate may be referred to as a low-speed communication mode, and a mode for performing communication at the second data rate may be referred to as a high-speed communication mode.
  • the P-main communication circuit 410 may include a P-high-speed communication circuit 411 performing high-speed communication and a P-low-speed communication circuit 416 performing low-speed communication.
  • the P-high-speed communication circuit 411 may include a packer 412, a scrambler 413, an encoder 414, and a first serializer 415.
  • the packer 412 may receive image data from the image data processing circuit 450 that processes the image data. Then, the packer 412 may receive first control data and/or second control data from the P-control circuit 430 or the P-memory 440. And, the packer 412 may generate transmission data by packaging at least one of the image data, the first control data, and the second control data.
  • the scrambler 413 may scramble transmission data. Scrambling is a process of shuffling each bit of data to be transmitted, and the same bit, for example, 1 or 0, can be prevented from being consecutively arranged more than K (K is a natural number equal to or greater than 2) in the transmission stream of data.
  • the scrambling is performed according to a pre-agreed rule, and according to the pre-agreed rule, the data driving device can restore the stream in which each bit is mixed to the original data.
  • the scrambler 413 may scramble only the video data and may not apply scrambling to the first control data or the second control data.
  • the encoder 414 may encode P bits of the transmission stream into Q bits in the transmission data.
  • P may be, for example, 6, and Q may be, for example, 7.
  • Encoding 6-bit data into 7-bit data is also called 6B7B encoding.
  • 6B7B encoding is a kind of encoding method with DC balance code.
  • the encoder 414 may encode the transmission data so that the bits of the transmission stream increase. And, the encoded data can be decoded into a DC balance code - for example, 6B7B - by the data drive device. In another aspect, encoded transmission data can be restored to original bits by a data driving device.
  • the encoder 414 may use Limited Run Length Code (LRLC) in encoding of transmission data.
  • LRLC Limited Run Length Code
  • the data driving device may decode the data according to the LRLC method used by the encoder 414.
  • the encoder 414 may classify transmission data into predetermined units and encode data by unit data. And, the encoder 414 may perform DC balance coding or LRLC coding according to the encoding table stored in the P-memory 440.
  • the data driving device has a decoding table corresponding to the encoding table and can perform decoding for each unit data according to the decoding table.
  • Transmission data transmitted in parallel within the data processing device 110 may be serially converted by the first serializer 415 .
  • the first serializer 415 may transmit the serially converted transmission data to the data driving device.
  • a series of serially transmitted data may form a transmission stream, and signally may be in the form of a main communication signal (MDT).
  • MDT main communication signal
  • the main communication line CLM may include m (m is a natural number) electrically insulated lines.
  • the m lines may form pairs of two each to enable LVDS (Low Voltage Differential Signaling) communication for each pair.
  • the first serializer 415 may distribute and transmit transmission data to each pair.
  • Transmission data is composed of bits, and a plurality of bits may form one symbol.
  • One symbol may consist of 8 bits or 10 bits.
  • a plurality of symbols may constitute one pixel data.
  • the pixel data may sequentially include information corresponding to sub-pixels such as R (Red), G (Green), and B (Blue).
  • the data driving device may align serially received data in bit units in byte units and in pixel units.
  • the P-low-speed communication circuit 416 may include a setting data processing circuit 417 and a second serializer 418.
  • the setting data processing circuit 417 may receive setting values from the P-memory 440 and/or the P-control circuit 430 and generate setting data corresponding to the setting values.
  • the setting data is data transmitted at a low speed, and may include setting values of a data driving device required before high-speed communication.
  • the setting data may include setting values of circuits that perform high-speed communication in the data driving device.
  • the second serializer 418 can serially convert the setting data and transmit the serially converted setting data to the data driving device through the main communication line (CLM).
  • CLM main communication line
  • the second serializer 418 can convert the setting data into Manchester code format and transmit it.
  • 5 is a diagram illustrating an exemplary protocol of a main communication signal transmitted in Manchester code.
  • the main communication signal transmitted in Manchester code may be composed of six parts (P1 to P6).
  • a low-speed communication clock may be transmitted through the first part (P1).
  • data bits may be encoded with Manchester-II codes, and at this time, one bit may be composed of two unit pulses (UI).
  • UI unit pulses
  • Manchester-II coding when the data bits transmitted in the first part (P1) represent all 0's or all 1's, a pulse synchronized with the low-speed communication clock can be transmitted.
  • the receiving side may perform training according to the low speed communication clock received in the first part (P1).
  • a start signal indicating the start of the message is transmitted in the second part (P2), and an end signal indicating the end of the message is transmitted in the sixth part (P6), which is the last part of the message.
  • a message header is transmitted, and the message header may include parameter values such as data type, mode, identification number (ID: identification) of the receiving side, data length, and setting register address of the receiving side.
  • ID identification number
  • the fourth part (P4) may include information transmitted and received through a message.
  • the fifth part P5 may include a cyclical redundancy check (CRC) value.
  • CRC cyclical redundancy check
  • the data processing apparatus includes a P-auxiliary communication circuit 420, and the P-auxiliary communication circuit 420 includes a P-auxiliary communication control circuit 422 and a P-auxiliary communication signal processing circuit ( 421) may be included.
  • the P-auxiliary communication signal processing circuit 421 may receive the secondary communication signal LCK from the secondary communication line CLA or transmit the secondary communication signal LCK through the secondary communication line CLA.
  • the auxiliary communication signal (LCK) to be transmitted may be separately referred to as an auxiliary communication feedback signal.
  • the P-auxiliary communication control circuit 422 checks the auxiliary communication signal (LCK) received from the auxiliary communication line (CLA), and when the auxiliary communication signal (LCK) indicates an error in the data driving device, the auxiliary communication signal (LCK) An auxiliary communication feedback signal of the same type as can be transmitted through the auxiliary communication line CLA.
  • the line for receiving the auxiliary communication signal (LCK) from the data driving device and the line for transmitting the auxiliary communication feedback signal may be physically separated lines.
  • the P-auxiliary communication control circuit 422 may generate an auxiliary communication feedback signal and transmit it to the auxiliary communication line CLA regardless of the auxiliary communication signal LCK received from the auxiliary communication line CLA. For example, when the P-auxiliary communication control circuit 422 wants to change the mode of the data driving device, it can send a reset signal by including a reset signal in the auxiliary communication feedback signal.
  • the P-control circuit 430 is a circuit that controls overall functions of the data processing device 110.
  • the P-control circuit 430 can determine the operation mode of the data processing device and circuits performed in each operation mode.
  • FIG. 6 is a configuration diagram of a data driving device according to an embodiment.
  • the configuration shown in FIG. 6 can be understood as a configuration included in one data driving integrated circuit.
  • the data driving device 120 includes a D-main communication circuit 610, a D-auxiliary communication circuit 620, a D-control circuit 630, a D-memory 640 and a data driving circuit ( 650) and the like.
  • the D-main communication circuit 610 may receive the main communication signal MDT from the data processing device through the main communication line CLM.
  • the D-main communication circuit 610 can receive video data and first control data in an active section through the main communication line CLM, and receive second control data in a blank section.
  • the data driving circuit 650 may drive the pixels of the display panel according to the image data.
  • the first control data may include a control value applied in a line unit or pixel unit of the display panel
  • the second control data is a control value applied in a longer cycle than a line unit or pixel unit or a control value applied in a frame unit.
  • the D-main communication circuit 610 may receive setting data at the first data rate through the main communication line CLM. Also, the D-main communication circuit 610 may receive image data, first control data, and second control data at a second data rate higher than the first data rate through the main communication line CLM.
  • a mode for performing communication at the first data rate may be referred to as a low-speed communication mode, and a mode for performing communication at the second data rate may be referred to as a high-speed communication mode.
  • the D-main communication circuit 610 may include a D-high-speed communication circuit 611 performing high-speed communication and a D-low-speed communication circuit 616 performing low-speed communication.
  • the D-main communication circuit 610 may include a first deserializer 612, a decoder 613, a descrambler 614, an unpacker 615, and the like.
  • the first deserializer 612 may parallelize the main communication signal MDT serially received through the main communication line CLM in units of bytes or symbols.
  • the decoder 613 may decode data encoded with a DC balance code (for example, a 6B7B code) or encoded with LRLC.
  • a DC balance code for example, a 6B7B code
  • LRLC LRLC
  • the decoder 613 may perform decoding for each unit data according to the decoding table stored in the D-memory 640. At this time, when it is confirmed that the one-unit data included in the data is not included in the decoding table, the decoder 613 may generate an error signal.
  • the decoder 613 can check whether the received data satisfies the criteria of LRLC coding. For example, the decoder 613 may generate an error signal when a portion in which the run-length of received data exceeds a reference value is identified.
  • the descrambler 614 may restore scrambled data to original data according to a previously agreed rule.
  • the unpacker 615 may arrange received data in pixel units and transmit image data for each pixel to the data driving circuit 650 .
  • the D-low-speed communication circuit 616 may include a second deserializer 617 and a setting data storage circuit 618.
  • the second deserializer 617 may parallelize setting data serially received through the main communication line CLM.
  • the setting data may be received in the form of Manchester code, and the second deserializer 617 may decode the received setting data into Manchester code and then transfer the received setting data to the setting data storage circuit 618.
  • the setting data storage circuit 618 can receive setting data and store the setting values included in the setting data in the D-memory 640 or apply them to circuits corresponding to the setting values.
  • the P-memory in the data processing device and the D-memory in the data driving device may be in the form of registers, ROM (Read Only Memory) or RAM (Random Access Memory).
  • the D- auxiliary communication circuit 620 may include a D- auxiliary communication control circuit 621 and a D- auxiliary communication signal processing circuit 622 .
  • the D-auxiliary communication control circuit 621 may include the state signal generation circuit (see 320 in FIG. 3) and the performance evaluation feedback circuit (see 330 in FIG. 3) described with reference to FIG. 3, and the D-auxiliary communication signal
  • the processing circuit 622 may include the signal combination circuit described with reference to FIG. 3 (see 310 in FIG. 3).
  • the D-auxiliary communication control circuit 621 may check the abnormal state of the main communication signal MDT, the abnormal state of the main communication circuit 610 and/or the abnormal state of other components and generate a status signal. Alternatively, the D-auxiliary communication control circuit 621 may evaluate the performance of the main communication based on the recognition rate of the received test pattern to evaluate the performance of the main communication, and generate a performance evaluation feedback signal according to the evaluation result.
  • the D-auxiliary communication signal processing circuit 622 may generate the secondary communication signal LCK by using the status signal or the performance evaluation feedback signal and transmit the secondary communication signal LCK through the secondary communication line CLA.
  • the D-auxiliary communication signal processing circuit 622 combines the auxiliary communication signal transmitted from the auxiliary communication line (CLA) from another data driving integrated circuit or the auxiliary communication feedback signal transmitted from the data processing device and the status signal or performance evaluation feedback signal.
  • CLA auxiliary communication line
  • LCK auxiliary communication signal
  • the D-control circuit 630 is a circuit that controls overall functions of the data driving device 120.
  • the D-control circuit 630 can determine the operation mode of the data driving device and circuits executed in each operation mode.
  • FIG. 7 is a diagram illustrating a sequence of main signals according to an exemplary embodiment.
  • the driving voltage VCC initially has a low-level voltage and then changes its waveform to a high-level voltage at a certain point in time.
  • the time when the driving voltage VCC changes to the high level voltage can be understood as the driving time of the display driving device - for example, the data processing device and the data driving device.
  • the data processing device and the data driving device can operate in the setting data mode. And, after the operation in the setting data mode is completed, the data processing device and the data driving device can operate in the display mode.
  • the data processing apparatus can continuously transmit the pre-amble packet P710 and the setting data packet P720 through the main communication signal MDT.
  • the data processing device may change the voltage of the auxiliary communication feedback signal LCKf from a low level to a high level while sending the preamble packet P710. Through this voltage change, the data processing device can notify the data driving devices that a pre-amble packet is being transmitted.
  • the voltage of the main communication signal (MDT) in the preamble packet (P710) can be periodically changed to a high level and a low level. ), it is possible to train a low-speed communication clock for receiving.
  • the data processing apparatus may transmit the pre-amble packet P710 and the setting data packet P720 at a relatively low first data rate.
  • the low-speed communication clock becomes the first data rate, and the data driving device can train the low-speed communication clock using the pre-amble packet P710.
  • the data driving device may inform the data processing device of the clock training state through the auxiliary communication signal LCKd.
  • the data driving device may change the voltage of the auxiliary communication signal LCKd from a low level to a high level when the low speed communication clock is trained.
  • the waveform of the auxiliary communication signal LCKd shown in FIG. 7 is the auxiliary communication signal of the data driving integrated circuit disposed at the end of a plurality of data driving integrated circuits forming one cascade structure in the data driving device.
  • the data processing device may transmit the setting data packet P720 after confirming that the data driving device has trained the low-speed communication clock through the auxiliary communication signal LCKd.
  • FIG. 8 is a configuration diagram of a setting data packet according to an embodiment.
  • the setting data packets (P720) include a setting data start packet (P810), a setting data header packet (P820), a setting data header verification packet (P830), a setting data body packet (P840), and a setting data body verification packet. It may be composed of a packet P850 and a setting data end packet P860.
  • the configuration data start packet P810 may indicate the start of the configuration data packet P720.
  • the setting data end packet P860 may indicate the end of the setting data packet P720.
  • the configuration data header packet P820 may include an instruction value for communication of the configuration data body packet P840.
  • the configuration data header packet P820 may include an indication value for the length of the configuration data body packet P840.
  • the configuration data header verification packet P830 may include a verification value for verifying data validity of the configuration data header packet P820.
  • the configuration data header verification packet P830 may include the CRC value of the configuration data header packet P820.
  • the setting data body packet P840 may include setting values of the data driving device required before high-speed communication.
  • the setting data body packet P840 may include setting values of a circuit that performs high-speed communication in the data driving device.
  • the configuration data body verification packet P850 may include a verification value for verifying data validity of the configuration data body packet P840.
  • the configuration data body verification packet P850 may include the CRC value of the configuration data body packet P840.
  • the data processing apparatus may maintain the main communication signal MDT at a high level voltage or a low level voltage for a predetermined time after completing transmission of the setting data packet P720.
  • a packet may be called a high voltage packet or a low voltage packet (P730).
  • the data driving device receives the high voltage packet or low voltage packet (P730)
  • it can recognize that the setting data period (T710) has ended.
  • the clock is broken. By recognizing this, it can recognize that the setting data period T710 has ended.
  • the data driving device recognizes the set data end packet (see P860 in FIG. 8) through the first communication signal MDT, the first communication signal MDT is converted to a high level voltage or a low level voltage for a certain period of time. If maintained, the data driving device may determine that the setting data period T710 is over and enter the display period T720.
  • the display period T720 may include a clock training period T730 and a frame period T740.
  • the frame section T740 appears repeatedly thereafter.
  • the data processing device may transmit the clock training pattern P740 at the second data rate to the data driving device.
  • the data driving device may train a high-speed communication clock corresponding to the second data rate in the clock training pattern P740.
  • the second data rate may have a higher frequency than the first data rate.
  • the data driving device may transmit a clock training failure signal through the auxiliary communication signal LCKd.
  • the data driving device may notify the data processing device of a clock training failure by lowering the voltage of the auxiliary communication signal LCKd from a high level to a low level.
  • the data processing apparatus may additionally transmit a clock training pattern P740 or return to the setting data mode.
  • the data processing device and the data driving device may enter the frame period T740.
  • the frame period T740 may include an active period T750 and a blank period T760.
  • the active period T750 may be a period in which image data and control data are transmitted in units of lines
  • the blank period T760 may be a period in which video data in units of lines is not transmitted.
  • the blank section T760 may be divided into a horizontal blank section and a vertical blank section. Hereinafter, for convenience of description, the blank section T760 will be described as a vertical blank section.
  • the data processing apparatus may transmit the line data packet P750 in unit of each line.
  • FIG. 9 is a block diagram of a line data packet according to an exemplary embodiment.
  • the line data packet P750 may include a line data start packet P910, a first control data body packet P920, an image data packet P930, and a clock training pattern P940.
  • the line data start packet P910 may indicate the start of the line data packet P750. LRLC coding or scrambling may not be applied to the line data start packet P910.
  • the first control data body packet P920 may include setting values that may be changed in units of lines or may be changed at any time.
  • the first control data body packet P920 may include a polarity value indicating the polarity of each pixel and a value indicating whether or not to reset the scrambler.
  • the image data packet P930 may include grayscale values of pixels disposed on one line.
  • the clock training pattern P940 may include a pattern signal capable of training a high-speed communication clock.
  • the data processing apparatus may enter the blank period T760 after transmitting the line data packet P750 for all lines.
  • the data processing apparatus may transmit the control data packet P760 in units of virtual lines.
  • FIG. 10 is a configuration diagram of a control data packet according to an embodiment.
  • control data packet P760 includes a control data start packet P1010, a second control data body packet P1020, a verification packet P1030, a dummy packet P1040, and a clock training pattern P1050. can be configured.
  • the control data start packet P1010 may indicate the start of the control data packet P760. LRLC coding or scrambling may not be applied to the control data start packet P1010.
  • the second control data body packet P1020 may include setting values that are changed on a frame basis or are not frequently changed. Alternatively, depending on the embodiment, the second control data body packet P1020 may include settings similar to or identical to those of the first control data body packet.
  • the CRC data may be included in the verification packet P1030.
  • the CRC data may include a CRC value received in the configuration data section.
  • the CRC data may include a CRC value of a configuration data header packet (see P820 in FIG. 8) included in a configuration data header verification packet (see P830 in FIG. 8).
  • the CRC data may include the CRC value of the configuration data body packet (see P840 in FIG. 8) included in the configuration data body verification packet (see P850 in FIG. 8).
  • the data driving device can check a communication error while comparing the CRC value received in the setting data section and the CRC value received in the verification packet (P1030).
  • an embodiment performs different types of communication for each section. Under these conditions, an embodiment proposes a data validation method optimized for a communication type in each section in order to increase the efficiency of data validation.
  • FIG. 11 is a flowchart of a data validation method according to an embodiment.
  • the data processing device 110 may generate setting data (S1102).
  • the setting data may include high-speed communication setting values for smoothly performing high-speed communication (for example, communication for transmitting and receiving data at the second data rate).
  • the data processing device 110 may transmit set data to the data driving device 120 at the first data rate through the main communication line. Then, the data driving device 120 may receive the setting data at the first data rate (S1104).
  • the data driving device 120 may determine an error in the setting data according to the first rule (S1106). Then, the data driving device 120 may feed back whether or not the setting data is erroneous to the data processing device 110 through the auxiliary communication line (S1108).
  • the data processing device 110 may convert image data to be suitable for the data driving device 120 (S1110).
  • the data processing device 110 may transmit image data to the data driving device 120 at the second data rate through the main communication line.
  • the data driving device 120 may receive image data at the second data rate (S1112).
  • the second data rate may be higher than the first data rate. Communication at the first data rate can be regarded as low-speed communication, and communication at the second data rate can be regarded as high-speed communication.
  • the data driving device 120 may determine an error in the image data according to a second rule different from the first rule (S1114). Then, the data driving device 120 may feed back whether or not there is an error in the image data to the data processing device 110 through the auxiliary communication line (S1116).
  • communication of the first data rate may be performed by the D-low speed communication circuit, and communication of the second data rate may be performed by the D-high speed communication circuit.
  • the D-low-speed communication circuit may determine an error in setting data through a CRC check.
  • the D-high-speed communication circuit may determine the video data as error data when an error is confirmed during decoding of the video data.
  • the D-high-speed communication circuit may determine the video data as error data when it is confirmed that the unit data included in the video data is not included in the decoding table.
  • the data processing device may perform LRLC coding or 6B7B coding of daily unit data, but if the D-high-speed communication circuit fails to retrieve the unit data from the decoding table for LRLC coding or 6B7B coding, an error occurs in the communication process of the unit data. It can be judged that there was
  • the D-high-speed communication circuit may determine the video data as error data when a part in which the run-length exceeds a reference value is confirmed in the received video data.
  • the data processing device transmits video data by LRLC coding so that the length of the run-length does not exceed the reference value
  • the reason why the D-high-speed communication circuit receives data exceeding the reference value is that it is in the communication process. It is most likely due to an error. Accordingly, the D-high-speed communication circuit may determine the video data as error data when a part in which the run-length exceeds the reference value is confirmed in the received video data.
  • Errors can also be double checked.
  • the D-low-speed communication circuit can determine an error in setting data through a CRC check. And, the CRC check value at this time can be stored in the memory.
  • the D-high-speed communication circuit may receive second control data at a second data rate, and the second control data may include a CRC comparison value.
  • the D-high-speed communication circuit can determine a communication error by comparing the CRC comparison value and the CRC check value. There may be an error in the CRC comparison value received through high-speed communication of the second data rate, or an error in the CRC check value received through low-speed communication of the first data rate.
  • the D-high-speed communication circuit may determine that one of the two has an error and feed back the communication error to the data processing device.
  • the main communication signal may be an embedded clock signal. Since the clock is embedded in the main communication signal, the data driving device may require clock training in the initial period of communication.
  • the D-high speed communication circuit may include a clock recovery circuit, and the clock recovery circuit may receive a clock training signal from the data processing device and train the high speed communication clock to the second data rate.
  • the clock training signal may have a certain pattern.
  • the clock training signal may have a pattern in which a high level voltage and a low level voltage alternate at a frequency of the second data rate.
  • the clock recovery circuit After the clock recovery circuit receives the clock training signal and completes training on the high-speed communication clock, it can determine a communication error by checking a pattern in the clock training signal.
  • the clock recovery circuit may determine a communication error by recognizing data using a clock training signal and checking whether a pattern of the data is normal after clock training is completed.
  • the frequency of the clock recovered from the embedded clock signal may also vary slightly. However, if the frequency changes a lot, the possibility of communication error is high.
  • the D-high-speed communication circuit receives the clock training signal through the main communication line to train the high-speed communication clock to the second data rate, and receives the embedded clock signal through the main communication line to maintain the high-speed communication clock. It is possible to determine a communication error by comparing the frequency of the high-speed communication clock at and the frequency of the high-speed communication clock at a point in time after the completion of training.
  • the clock recovery circuit in the D-high-speed communication circuit may have a PLL (Phase Lock Loop) form or a DLL (Delay Lock Loop) form.
  • the D-high-speed communication circuit can evaluate communication performance through a BER (Bit Error Rate) test pattern received at the second data rate.
  • BER Bit Error Rate
  • the data processing device may transmit the BER test pattern to the data driving device. Also, the data driving device may count the number of reception errors using the BER test pattern. Also, the data driving device may feed back communication errors through the auxiliary communication line when the number of reception errors is greater than or equal to a threshold value.
  • the BER test for the plurality of data driving integrated circuits may be sequentially performed one by one. For example, after the BER test is performed on the first data driving integrated circuit, the BER test on the second data driving integrated circuit may be performed.
  • the data driving integrated circuit undergoing the BER test can ignore auxiliary communication signals transmitted from other data driving integrated circuits.
  • the data driving integrated circuit in which the BER test is not performed may bypass and output auxiliary communication signals transmitted from other data driving integrated circuits.
  • FIG. 12 is a diagram showing that a data driving integrated circuit according to an embodiment ignores an auxiliary communication signal transmitted from another data driving integrated circuit
  • FIG. 13 is a data driving integrated circuit according to an embodiment of another data driving integrated circuit. It is a diagram showing that the secondary communication signal transmitted from the bypass is bypassed.
  • the performance evaluation feedback circuit 330 in the data driving integrated circuit may generate a performance evaluation feedback signal SIG2 according to a BER test result. For example, the performance evaluation feedback circuit 330 lowers the voltage of the performance evaluation feedback signal SIG2 from a high level to a low level when the number of reception errors in the BER test is greater than or equal to a threshold or when the normal reception rate is less than a predetermined value.
  • the signal combination circuit 310 may generate the auxiliary communication signal LCK by combining the performance evaluation feedback signal SIG2 and the status signal SIG1.
  • the signal combination circuit 310 can ignore the auxiliary communication signal LCK' transmitted from other data driving integrated circuits.
  • the data driving integrated circuit may not generate the performance evaluation feedback signal SIG2 or the status signal SIG1 when not performing the BER test. Also, the signal combination circuit 310 may bypass and output the auxiliary communication signal LCK' received from other data driving integrated circuits.
  • the data driving device can individually receive feedback on the BER test results of the data driving integrated circuits.
  • the data processing device transmits symbols composed of N (N is a natural number equal to or greater than 2) bits, and the data driving device matches each symbol with a value composed of M (M is a natural number smaller than N) bits.
  • This method of transmitting and receiving bit values in symbol units may be used when transmitting and receiving power saving control values, and may also be used when transmitting and receiving packets such as line data packets and control data packets, which should reduce the possibility of errors.
  • FIG. 14 is an exemplary diagram of symbol setting values according to an embodiment.
  • the data driving device may receive a first symbol 1410 composed of 8 bits. Also, the data driving device may match the first symbol 1410 with a 1-bit value having a value of 1.
  • the data driving device can receive the second symbol 1420 composed of 8 bits. Also, the data driving device may match the second symbol 1420 with a 1-bit value having a value of 0.
  • bit values are transmitted and received in units of symbols in this way, the possibility of errors in setting values can be reduced. Also, the data driving device can self-heal even if an error occurs in some bits.
  • 15 is a diagram illustrating healing of a bit error of a symbol according to an embodiment.
  • the data driving device may receive a third symbol 1510 composed of 8 bits.
  • the data driving device may select a second symbol 1420 that is more similar to the third symbol 1510 and repair the error bit of the third symbol 1510 using the second symbol 1420 .
  • the data driving device confirms that the third symbol 1510 is not a promised symbol by using the symbols received before or after receiving the third symbol 1510, and determines that the third symbol 1510 is a part of the third symbol 1510. Bit errors can be corrected.
  • the data driving device receives first data at a first data rate through a communication line, a first communication circuit that determines an error in the first data according to a first rule, and a second data rate higher than the first data rate through a communication line.
  • a second communication circuit that receives second data at a data rate and determines errors in the second data according to a second rule different from the first rule, and drives pixels of a display panel according to image data included in the second data It may include a data driving circuit that
  • the second communication circuit may determine the second data as error data when it is confirmed that the unit data included in the second data is not included in the decoding table.
  • the second communication circuit may determine the second data as error data when a part in which the run-length exceeds the reference value is confirmed in the second data.
  • the second communication circuit may determine the second data as error data when an error is confirmed in the decoding process of the second data.
  • the first communication circuit may determine an error of the first data through a cyclical redundancy check (CRC) check. Then, the first communication circuit stores the CRC check value in the memory, and the second communication circuit receives the third data at the second data rate, compares the CRC comparison value included in the third data with the CRC check value, and communicates. error can be judged.
  • CRC cyclical redundancy check
  • the second communication circuit may receive the clock training signal, train the communication clock at the second data rate, and determine a communication error by checking a clock training pattern in the clock training signal after the training is completed.
  • the second communication circuit receives the clock training signal through the communication line to train the communication clock to the second data rate, receives the embedded clock signal through the communication line to maintain the communication clock, and maintains the communication clock at the time of training completion.
  • a communication error can be determined by comparing the frequency of the communication clock with the frequency of the communication clock at a point in time after the completion of training.
  • the second communication circuit may evaluate communication performance through a BER (Bit Error Rate) test pattern received at the second data rate. And, the first communication circuit can receive the set value for the BER test at the first data rate.
  • BER Bit Error Rate
  • the second communication circuit may receive symbols composed of N (N is a natural number greater than or equal to 2) bits through the second data, and match each symbol with a value composed of M (M is a natural number smaller than N) bits. there is. And, the second communication circuit can recover a one-bit error included in one symbol using another one symbol received before or after one symbol.
  • the data processing apparatus includes a first communication circuit for transmitting first data and first verification data for the first data at a first data rate through a communication line; and transmitting second data including image data for driving pixels of the display panel at a second data rate higher than the first data rate through a communication line, and transmitting the second verification data corresponding to the first verification data to the second data rate.
  • a second communication circuit that transmits data at a data rate may be included.
  • the first verification data may include a cyclical redundancy check (CRC) check value for the first data
  • the second verification data may include a CRC comparison value corresponding to the CRC check value.
  • the second communication circuit may transmit second data in an active section and transmit third data including the second verification data in a blank section among an active section and a blank section included in one frame section.
  • the second communication circuit may encode the second data using a Limited Run Length Coding (LRLC) method according to a predetermined encoding table.
  • LRLC Limited Run Length Coding
  • the first communication circuit may transmit a set value for a BER (Bit Error Rate) test at a first data rate
  • the second communication circuit may transmit a BER test pattern at a second data rate
  • the second communication circuit may match a value composed of M (M is a natural number) bits with a symbol composed of N (N is a natural number greater than M) bits, include the symbol in the second data, and transmit the there is.
  • the data processing device and the data driving device can recover the error while switching operation modes.
  • the data processing device and the data driving device may switch to another mode when all operations in one mode are completed.
  • 16 is a diagram showing a mode conversion sequence of a display driving device according to an embodiment.
  • the data processing device and the data driving device operate in the first mode, and in the first mode, the P-low-speed communication circuit of the data processing device and the P-low-speed communication of the data driving device
  • the circuit may transmit and receive set data at the first data rate.
  • the data processing device and the data driving device may perform the first mode again.
  • the data processing device and the data driving device can switch from the first mode to the second mode and perform the operation in the clock training section T730. there is.
  • the data processing device may transmit a clock training signal at the second data rate and the data driving device may train a high-speed communication clock to communicate at the second data rate.
  • the data processing device and the data driving device may switch to the first mode and then perform the first mode operation again.
  • the data processing device and the data driving device may switch from the second mode to the third mode and perform the operation in the active section T750. .
  • the data processing device may transmit image data and first control data at a second data rate, and the data driving device may drive pixels of the display panel according to the image data.
  • the data processing device and the data driving device can transmit image data and first control data in units of lines. At this time, when an operation is normally performed for one line (AL1), the same for the next line action can be performed.
  • the data processing device and the data driving device may perform clock training again after switching to the second mode.
  • the data processing device and the data driving device switch to the second mode instead of the first mode. According to this sequence, the data processing device and the data driving device can shorten error recovery time. In particular, since the third mode is an active period, according to this sequence, the screen break time can be minimized and the image quality can be improved.
  • the data processing device and the data driving device may switch from the third mode to the fourth mode and perform operations in the blank period T760.
  • the data processing device transmits second control data at a second data rate, and the data driving device can apply a set value necessary for driving the display panel according to the second control data.
  • the data processing device and the data driving device may transmit second control data in units of virtual lines. At this time, when the operation is normally performed for one virtual line (VB2), for the next virtual line The same operation can be performed.
  • the data processing device and the data driving device can switch from the fourth mode to the third mode and perform the operation in the active section T750. there is.
  • the data processing device and the data driving device may switch to the first mode.
  • the data processing device and the data driving device can re-determine most of the settings from the initial state while switching to the first mode. Since the fourth mode is performed in the blank period (T760) in which the display panel is not updated, problems in image quality can be minimized even if the recovery time is rather long.
  • the data driving device may include a D-low-speed communication circuit, a D-high-speed communication circuit, a D-control circuit, and a data driving circuit.
  • the D-low-speed communication circuit may receive set data at a first data rate in the first mode.
  • the D-high-speed communication circuit trains the high-speed communication clock to communicate at the second data rate in the second mode, receives image data and first control data using the high-speed communication clock in the third mode, and receives the first control data in the fourth mode.
  • the second control data may be received using a high-speed communication clock.
  • the D-control circuit converts the mode to the second mode when the first mode is completed, switches the mode to the third mode when the second mode is completed, and switches the mode to the second mode when an abnormal state is confirmed in the third mode. and if an abnormal state is confirmed in the fourth mode, the mode may be switched to the first mode.
  • the data driving circuit may drive the pixels of the display panel according to the image data.
  • the second data rate may be higher than the first data rate.
  • the D-control circuit may switch the mode to the first mode when an abnormal state is confirmed in the second mode.
  • the D-high-speed communication circuit includes a clock recovery circuit, and setting data may include a set value of the clock recovery circuit.
  • the D-high-speed communication circuit includes an equalizer circuit, and the setting data may include the setting value of the equalizer circuit.
  • the setting value of the equalizer circuit may be changed and received.
  • L is a natural number equal to or greater than 2 times or more
  • the data processing device sets the equalizer circuit of the D-high-speed communication circuit. You can change the value and send it.
  • the data driving device may further include a D-auxiliary communication circuit for transmitting an auxiliary communication signal through an auxiliary communication line.
  • the D-auxiliary communication circuit may transmit a signal indicating the abnormal state to the data processing device through the auxiliary communication signal.
  • the video data, the first control data and the second control data are embedded clock signals, and the D-high speed communication circuit extracts a clock from the embedded clock signal to maintain the high speed communication clock.
  • the D-control circuit can determine an abnormal state when the communication clock is not maintained.
  • the third mode may be performed in an active period for updating the display of one frame period, and the fourth mode may be performed in a blank period of one frame period.
  • the data processing device may include a P-low-speed communication circuit, a P-high-speed communication circuit, and a P-control circuit.
  • the P-low-speed communication circuit may transmit set data at a first data rate in the first mode.
  • the P-high-speed communication circuit transmits a clock training signal to train the high-speed communication clock at the second data rate in the second mode, transmits image data and first control data according to the high-speed communication clock in the third mode, and In the 4 mode, the second data can be transmitted according to the high-speed communication clock.
  • the P-control circuit converts the mode to the second mode when the first mode is completed, switches the mode to the third mode when the second mode is completed, and switches the mode to the second mode when an abnormal state is confirmed in the third mode. and if an abnormal state is confirmed in the fourth mode, the mode may be switched to the first mode.
  • the second data rate may be higher than the first data rate.
  • the P-control circuit may switch the mode to the first mode when an abnormal state is confirmed in the second mode.
  • the P-low-speed communication circuit When switching from the second mode to the first mode is repeated L times (L is a natural number equal to or greater than 2), the P-low-speed communication circuit changes the setting value for communication of the second data rate and returns the changed setting value. It can be transmitted by including it in the setting data.
  • the data processing apparatus may further include an auxiliary communication circuit for receiving an auxiliary communication signal through an auxiliary communication line. And, the P-control circuit can check the abnormal state in each mode through the auxiliary communication signal.
  • the P-control circuit can recognize that an abnormal state has occurred.
  • the display driving device can further perform a low-power operation.
  • 17 is a diagram showing a sequence in which a display driving device performs a low-power operation according to an embodiment.
  • the display device may alternately perform an operation in an active period T750 and an operation in a blank period T760. Also, the display device may refresh the image of the display panel in the active period T750.
  • the data processing device may transmit image data RGB to the data driving device in the active period T750.
  • the image data RGB may be transmitted in units of lines.
  • the data processing apparatus may further transmit first control data in the active period T750.
  • the data processing apparatus may transmit the second control data in the blank period T760.
  • the second control data may include a power saving control value for low power operation.
  • the power saving control value may be set to disable (D) and transmitted.
  • the data driving device can control the output circuit to operate normally.
  • the data processing apparatus may set and transmit power saving control values to enable (E1, E2).
  • the data driving device may disable some circuits.
  • the data driving circuit of the data driving device includes a latch circuit that latches image data per pixel, a digital-analog-converter (DAC) that converts output data of the latch circuit into an analog data voltage, and a data voltage to a pixel. It may include an output buffer for outputting. Also, the data driving device may determine on/off of the DAC and the output buffer according to the power saving control value.
  • DAC digital-analog-converter
  • the data driving device may also disable the main communication circuit when the power saving control value set to enable (E1, E2) is received. At this time, since the high-speed communication clock is not restored when the main communication circuit is disabled, the data driving device can convert the voltage of the auxiliary communication signal LCK to a low level. The data processing device can recognize this conversion of the auxiliary communication signal (LCK) voltage and confirm that the data driving device has entered the power saving mode.
  • the power saving control value set to enable (E1, E2) is received.
  • the data driving device can convert the voltage of the auxiliary communication signal LCK to a low level.
  • the data processing device can recognize this conversion of the auxiliary communication signal (LCK) voltage and confirm that the data driving device has entered the power saving mode.
  • the main communication circuit can receive the clock training signal to train the high-speed communication clock or receive the embedded clock signal to maintain the high-speed communication clock.
  • the data driving device may transmit the clock training signal CT to the data driving device before the active period T750 starts again. Then, the data driving device may train the high-speed communication clock again through the clock training signal CT and inform the data processing device that the training is completed through the auxiliary communication signal LCK.
  • the display device may retransmit the setting data (CFG) when switching from the power saving mode to the normal mode.
  • the image data RGB may be transmitted at a second data rate
  • the setting data CFG may be transmitted at a first data rate lower than the second data rate.
  • the data driving device may convert the voltage of the auxiliary communication signal LCK from a low level to a high level when all operations of receiving the setting data CFG are completed.
  • Whether to restart the data driving device from the clock training for the high-speed communication clock after the power saving mode or to transmit/receive the setting data again may be determined according to the power saving control value.
  • the power saving control value may include a first power saving control value and a second power saving control value.
  • the first power saving control value may include a value for determining whether to enter a power saving mode. For example, when the first power saving control value is set to enable, the data driving device can enter the power saving mode, and when the first power saving control value is set to disable, the data driving device enters the power saving mode. It can operate in normal mode without entering into .
  • the second power saving control value may indicate which process to restart after the power saving mode ends. For example, when the second power saving control value is a value indicating the display mode, the data processing device and the data driving device may restart from the clock training process for high-speed communication. And, when the second power saving control value is a value indicating the setting data mode, the data processing device and the data driving device can restart from the process of transmitting and receiving the setting data through low-speed communication.
  • the data driving device may include a D-main communication circuit and a data driving circuit.
  • the D-main communication circuit may receive video data and first control data in an active period and receive second control data in a blank period through a main communication line. Further, the data driving circuit may drive pixels of the display panel according to the image data and determine the power saving operation of the output circuit according to the power saving control value included in the second control data.
  • the data driving circuit can also control the power saving operation of the D-main communication circuit according to the power saving control value.
  • the data driving device may further include a D-auxiliary communication circuit that transmits an auxiliary communication signal through the auxiliary communication line and indicates that the D-main communication circuit has entered a power saving mode through the auxiliary communication signal.
  • the D-main communication circuit receives the clock training signal to train the high-speed communication clock for video data reception, and the auxiliary communication signal indicates that the D-main communication circuit enters normal mode after the high-speed communication clock is trained. signal can be expressed.
  • the power saving control value may include a first power saving control value that controls a power saving operation of the D-main communication circuit and a second power saving control value that controls a procedure for switching from a power saving mode to a normal mode.
  • the D-main communication circuit may receive a clock training signal to train a high-speed communication clock for receiving image data.
  • the D-main communication circuit may wait for data reception at a first data rate lower than the second data rate for receiving image data.
  • the D-main communication circuit may receive a clock training signal corresponding to the second data rate after receiving the setting data at the first data rate.
  • the D-main communication circuit may receive symbols composed of N (N is a natural number greater than or equal to 2) bits, and match each symbol with a power saving control value composed of M (a natural number smaller than N) bits.
  • the data driving circuit includes a latch circuit that latches image data per pixel, a digital-analog-converter (DAC) that converts output data of the latch circuit into an analog data voltage, and an output buffer that outputs the data voltage to a pixel.
  • ON/OFF of the DAC and output buffer can be determined according to the power saving control value.
  • the data processing device may include an image data processing circuit and a P-main communication circuit.
  • the image data processing circuit may process image data for driving pixels of a display panel.
  • the P-main communication circuit may transmit video data and first control data in an active period and transmit second control data including a power saving control value in a blank period through the main communication line.
  • the data processing apparatus may further include a P-auxiliary communication circuit for receiving an auxiliary communication signal through the auxiliary communication line.
  • the P-main communication circuit transmits a value instructing the power saving operation of the data driving device through the power saving control value, and the P-auxiliary communication circuit can confirm that the data driving device has entered the power saving mode through the auxiliary communication signal. there is.
  • the P-main communication circuit can operate in the power saving mode for a certain period of time when it is confirmed that the data driving device has entered the power saving mode.
  • the P-main communication circuit may transmit a clock training signal after a certain period of time has elapsed, and may transmit image data when it is confirmed through the P-auxiliary communication circuit that the data driving device has undergone clock training.
  • the P-main communication circuit transmits a value instructing the normal operation of the data driving device through the power saving control value, and then sends a clock training signal when confirming that the data driving device has entered the power saving mode through the P-auxiliary communication circuit. It can be transmitted to the data drive device.
  • the power saving control value may include a first power saving control value that controls the power saving operation of the data drive device and a second power saving control value that controls the procedure for switching from power saving mode to normal mode.
  • a clock training signal may be transmitted to the data driving device after a predetermined time has elapsed after setting the second power saving control value to the first value.
  • the P-main communication circuit may set the second power saving control value to a first value and transmit set data at a first data rate lower than the second data rate for transmission of video data after a predetermined time has elapsed.
  • the accuracy and efficiency of data validation can be increased by checking data validity in data communication in different ways depending on the type and operation mode of transmitted/received data. Further, according to the present embodiment, the amount of power consumed in data communication can be reduced, and the possibility of an erroneous operation in which a power saving mode is accidentally entered due to a communication error can be minimized. Further, according to the present embodiment, even if an error occurs in one of the plurality of data driving devices, all data driving devices can be initialized simultaneously, and operation modes of the data driving device and the data processing device can be easily synchronized. Also, according to this embodiment, management of the operation modes of the data driving device and the data processing device becomes easy, and the recovery time in case of an error can be minimized.
  • the data processing device may be a device that processes image data and transmits image data, and need not be construed as being limited to the above-described embodiment.
  • the data processing device may be a timing controller that transmits video data to a source driver, or a host that transmits video data to the timing controller.
  • the data driving device may be a device involved in driving pixels of a display panel by receiving image data and using the image data, and need not be construed as being limited to the above-described embodiment.
  • the data driving device may be a source driver supplying a data voltage to a pixel, or a timing controller supplying a gray level value of each pixel to the source driver to adjust the gray level of each pixel.

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Abstract

본 실시예는 디스플레이패널을 구동하기 위한 기술로서, 데이터구동장치와 데이터처리장치의 동작모드에 대한 관리가 쉬워지고, 오류발생시의 복구시간이 최소화될 수 있는 기술을 제공한다.

Description

디스플레이패널을 구동하기 위한 장치 및 구동방법
본 실시예는 디스플레이장치를 구동하는 기술에 관한 것이다.
디스플레이패널은 매트릭스 형태로 배열되는 다수의 화소로 구성된다. 각 화소는 R(red), G(green), B(blue) 등의 색상을 가질 수 있고, 영상데이터에 따른 계조(greyscale)로 발광하면서 디스플레이패널에 이미지를 표시한다.
영상데이터는 데이터처리장치로부터, 데이터구동장치로 송신된다. 영상데이터는 디지털값으로 송신되는데, 데이터구동장치는 영상데이터를 아날로그전압으로 변환하여 각각의 화소를 구동하게 된다.
영상데이터는 각 화소의 계조값을 개별적으로 혹은 독립적으로 지시하기 때문에, 디스플레이패널에 배치되는 화소의 수가 증가할수록 영상데이터의 양이 증가하게 된다. 그리고, 프레임 레이트가 증가할수록 단위 시간에 송신해야하는 영상데이터의 양이 증가하게 된다.
최근 디스플레이패널이 고해상화 되면서, 디스플레이패널에 배치되는 화소의 수와 프레임 레이트가 모두 증가하고 있으며, 고해상화에 따라 증가된 영상데이터의 양을 처리하기 위해, 디스플레이장치에서의 데이터통신이 고속화되고 있다.
이러한 배경에서, 본 실시예의 목적은, 고속화된 데이터통신의 성능을 개선하는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 실시예는, 제1모드에서 제1데이터레이트로 설정데이터를 수신하는 저속통신회로; 제2모드에서 제2데이터레이트로 통신하기 위해 통신클럭을 트레이닝시키고, 제3모드에서 상기 통신클럭을 이용하여 영상데이터 및 제1제어데이터를 수신하고, 제4모드에서 상기 통신클럭을 이용하여 제2제어데이터를 수신하는 고속통신회로; 상기 제1모드가 완료되면 모드를 상기 제2모드로 전환시키고, 상기 제2모드가 완료되면 모드를 상기 제3모드로 전환시키고, 상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키고, 상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 제어회로; 및 상기 영상데이터에 따라 디스플레이패널의 화소가 구동되도록 제어하는 회로를 포함하는 데이터구동장치를 제공한다.
다른 실시예는, 제1모드에서 제1데이터레이트로 설정데이터를 송신하는 저속통신회로; 제2모드에서 통신클럭을 제2데이터레이트로 트레이닝시키기 위해 클럭트레이닝신호를 송신하고, 제3모드에서 상기 통신클럭에 따라 영상데이터 및 제1제어데이터를 송신하고, 제4모드에서 상기 통신클럭에 따라 제2데이터를 송신하는 고속통신회로; 및 상기 제1모드가 완료되면 모드를 상기 제2모드로 전환시키고, 상기 제2모드가 완료되면 모드를 상기 제3모드로 전환시키고, 상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키고, 상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 제어회로를 포함하는 디스플레이구동장치를 제공한다.
또 다른 실시예는, 제1모드에서 제1데이터레이트로 설정데이터를 수신하는 단계; 상기 제1모드가 완료되면 모드를 제2모드로 전환시키는 단계; 상기 제2모드에서 제2데이터레이트로 통신하기 위해 통신클럭을 트레이닝시키는 단계; 상기 제2모드가 완료되면 모드를 제3모드로 전환시키는 단계; 상기 제3모드에서 상기 통신클럭을 이용하여 영상데이터 및 제1제어데이터를 수신하는 단계; 제4모드에서 상기 통신클럭을 이용하여 제2제어데이터를 수신하는 단계; 상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키는 단계; 상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 단계; 및 상기 영상데이터에 따라 디스플레이패널의 화소가 구동되도록 제어하는 단계를 포함하는 디스플레이구동방법을 제공한다.
상기 디스플레이구동방법은 상기 제2모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 단계를 더 포함할 수 있다.
한 프레임구간 중 디스플레이를 갱신하는 액티브구간에서 상기 제3모드가 수행되고, 상기 한 프레임구간 중 블랭크구간에서 상기 제4모드가 수행될 수 있다.
상기 제2데이터레이트는 상기 제1데이터레이트보다 높을 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 데이터통신에서의 데이터유효성을 송수신데이터의 유형 및 동작모드에 따라 서로 다른 방법으로 확인함으로써 데이터유효성 확인의 정확도 및 효율성을 높일 수 있게 된다. 그리고, 본 실시예에 의하면, 데이터통신에서 소비되는 전력량을 줄일 수 있고, 통신오류에 의해 절전모드로 잘못 진입하는 오동작의 가능성을 최소화시킬 수 있게 된다. 그리고, 본 실시예에 의하면, 복수의 데이터구동장치 중 하나에서 오류가 발생하더라도 전체 데이터구동장치를 동시에 초기화시킬 수 있고, 데이터구동장치와 데이터처리장치의 동작모드를 간단하게 동기화시킬 수 있다. 그리고, 본 실시예에 의하면, 데이터구동장치와 데이터처리장치의 동작모드에 대한 관리가 쉬워지고, 오류발생시의 복구시간이 최소화될 수 있다.
도 1은 일 실시예에 따른 디스플레이장치의 구성도이다.
도 2는 일 실시예에 따른 데이터처리장치와 데이터구동장치 사이의 메인통신과 보조통신을 나타내는 도면이다.
도 3은 도 2의 제1데이터구동집적회로에서 보조통신신호를 처리하는 부분의 구성도이다.
도 4는 일 실시예에 따른 데이터처리장치의 구성도이다.
도 5는 맨체스터코드로 송신되는 메인통신신호의 프로토콜 예시 도면이다.
도 6은 일 실시예에 따른 데이터구동장치의 구성도이다.
도 7은 일 실시예에 따른 주요 신호의 시퀀스를 나타내는 도면이다.
도 8은 일 실시예에 따른 설정데이터패킷의 구성도이다.
도 9는 일 실시예에 따른 라인데이터패킷의 구성도이다.
도 10은 일 실시예에 따른 제어데이터패킷의 구성도이다.
도 11은 일 실시예에 따른 데이터 유효성 검증 방법의 흐름도이다.
도 12는 일 실시예에 따른 데이터구동집적회로가 다른 데이터구동집적회로로부터 전달되는 보조통신신호는 무시하는 것을 나타내는 도면이다.
도 13은 일 실시예에 따른 데이터구동집적회로가 다른 데이터구동집적회로로부터 전달되는 보조통신신호를 바이패스시키는 것을 나타내는 도면이다.
도 14는 일 실시예에 따른 심볼 설정값의 예시 도면이다.
도 15는 일 실시예에 따른 심볼의 비트오류를 치유하는 것을 나타내는 도면이다.
도 16은 일 실시예에 따른 디스플레이구동장치의 모드 전환 시퀀스를 나타내는 도면이다.
도 17은 일 실시예에 따른 디스플레이구동장치가 저전력동작을 수행하는 시퀀스를 나타내는 도면이다.
도 1은 일 실시예에 따른 디스플레이장치의 구성도이다.
도 1을 참조하면, 디스플레이장치(100)는 복수의 디스플레이구동장치들 및 디스플레이패널(130) 등을 포함할 수 있다. 디스플레이구동장치는 예를 들어, 데이터처리장치(110)일 수 있고, 데이터구동장치(120)일 수 있고, 게이트구동장치(140)일 수 있고, 호스트(미도시)일 수 있다. 혹은 디스플레이구동장치는 데이터처리장치(110), 데이터구동장치(120), 게이트구동장치(140) 및 호스트(미도시) 중 둘 이상을 포함하는 장치일 수 있다.
데이터처리장치(110)는 다른 장치로부터 영상데이터를 수신할 수 있다.
데이터처리장치(110)는 다른 장치로부터 수신한 영상데이터를 데이터구동장치(120)에 적합하도록 처리하고, 처리된 영상데이터를 데이터구동장치(120)로 송신할 수 있다. 데이터처리장치(110)는 영상데이터에 포함된 각 화소의 계조값을 디지털감마보정처리할 수도 있고, 각 화소의 특성에 맞도록 보상처리할 수도 있다.
데이터구동장치(120)는 데이터처리장치(110)로부터 영상데이터를 수신하고, 영상데이터에 포함된 화소의 계조값에 따라 데이터전압(VD)을 생성하고 데이터전압(VD)을 화소(P)로 공급할 수 있다.
디스플레이패널(130)에는 다수의 화소(P)가 배치될 수 있다. 그리고, 각 화소(P)는 데이터라인(DL)을 통해 데이터구동장치(120)와 연결되고, 게이트라인(GL)을 통해 게이트구동장치(140)와 연결될 수 있다.
각 화소(P)에는 스캔트랜지스터가 배치될 수 있고, 스캔트랜지스터의 게이트단자는 게이트라인(GL)과 연결되고, 소스단자는 데이터라인(DL)과 연결될 수 있다. 게이트구동장치(140)가 게이트라인(GL)으로 스캔신호(SCN)를 공급하면 스캔트랜지스터가 턴온되고 데이터라인(DL)이 화소(P)와 연결되게 된다. 그리고, 데이터라인(DL)이 화소(P)와 연결된 후에 데이터구동장치(120)가 공급한 데이터전압(VD)이 화소(P)로 전달되게 된다.
게이트구동장치(140)와 데이터구동장치(120)의 타이밍을 맞추기 위해 데이터처리장치(110)는 타이밍제어신호를 게이트구동장치(140)와 데이터구동장치(120)로 송신할 수 있다.
데이터처리장치(110)는 게이트구동장치(140)로 게이트제어신호(GCS)를 송신할 수 있다. 게이트제어신호(GCS)는 전술한 타이밍제어신호를 포함할 수 있다. 게이트구동장치(140)는 게이트제어신호(GCS)에 따라 스캔신호(SCN)를 생성하고 게이트라인(GL)을 통해 화소(P)로 스캔신호(SCN)를 공급할 수 있다.
데이터처리장치(110)와 데이터구동장치(120) 사이에는 적어도 두 종류의 통신라인(CLM, CLA)이 배치될 수 있다. 데이터처리장치(110)는 제1통신라인(CLM)을 통해 제1통신신호(MDT)를 송신하고, 제2통신라인(CLA)을 통해 제2통신신호(LCK)를 송신하거나 수신할 수 있다. 이하에서는 설명의 편의를 위해 제1통신라인(CLM)이 메인통신라인으로 호칭되고, 제2통신라인(CLA)이 보조통신라인으로 호칭된다. 그리고, 제1통신신호(MDT)가 메인통신신호로 호칭되고 제2통신신호(LCK)가 보조통신신호로 호칭된다.
데이터처리장치(110)는 메인통신신호(MDT)를 통해 영상데이터 및 타이밍제어신호를 데이터구동장치(120)로 송신할 수 있고, 데이터구동장치(120)는 보조통신신호(LCK)를 통해 상태정보를 데이터처리장치(110)로 송신할 수 있다.
도 2는 일 실시예에 따른 데이터처리장치와 데이터구동장치 사이의 메인통신과 보조통신을 나타내는 도면이다.
도 2를 참조하면, 데이터구동장치는 복수의 데이터구동집적회로들(120a, 120b, 120c, 120d)로 구성될 수 있다.
그리고, 데이터처리장치(110)는 메인통신라인들(CLM)을 통해 데이터구동집적회로들(120a, 120b, 120c, 120d)과 통신연결될 수 있다. 데이터처리장치(110)는 각 데이터구동집적회로(120a, 120b, 120c, 120d)와 일대일로 통신연결될 수 있다. 예를 들어, 데이터처리장치(110)는 제1데이터구동집적회로(120a)와 일대일로 통신연결되고, 제2데이터구동집적회로(120b)와 일대일로 통신연결될 수 있다.
각 메인통신라인(CLM)은 전기적으로 절연된 m(m은 자연수)개의 라인들로 구성될 수 있다. 그리고, m개의 라인은 두 개씩 페어(pair)를 이루면서 각 페어마다 LVDS(Low Voltage Differential Signaling)통신이 가능하도록 할 수 있다.
이러한 통신연결구조, 그리고, 데이터처리장치(110)와 데이터구동집적회로들(120a, 120b, 120c, 120d) 사이에 송수신되는 메인통신신호(도 1의 MDT 참조)를 통틀어서 메인통신이라고 호칭할 수 있다.
데이터처리장치(110)와 데이터구동집적회로들(120a, 120b, 120c, 120d)은 메인통신 이외에 보조통신을 통해 정보를 송수신할 수 있다.
데이터구동집적회로들(120a, 120b, 120c, 120d) 사이에서의 보조통신은 캐스캐이드 형태로 연결될 수 있다. 예를 들어, 캐스캐이드의 시작부분에 배치되는 제1데이터구동집적회로(120a)는 제1보조통신라인(CLAa)을 통해 제1보조통신신호(LCKa)를 제2데이터구동집적(120b)로 송신할 수 있다. 그리고, 제2데이터구동집적회로(120b)는 내부에서 생성한 상태신호와 제1보조통신신호(LCKa)를 조합하여 제2보조통신신호(LCKb)를 생성하고 이를 제2보조통신라인(CLAb)을 통해 제3데이터구동집적회로(120c)로 송신할 수 있다. 그리고, 제3데이터구동집적회로(120c)는 내부에서 생성한 상태신호와 제2보조통신신호(LCKb)를 조합하여 제3보조통신신호(LCKc)를 생성하고 이를 제3보조통신라인(CLAc)을 통해 제4데이터구동집적회로(120d)로 송신할 수 있다.
캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로(120d)는 내부에서 생성한 상태신호와 제3보조통신신호(LCKc)를 조합하여 제4보조통신신호(LCKd)를 생성하고 이를 제4보조통신라인(CLAd)을 통해 데이터처리장치(110)로 송신할 수 있다. 여기서, 캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로(120d)는 보조통신을 통해 데이터처리장치(110)로 보조통신신호를 송신하게 된다.
데이터처리장치(110)는 캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로(120d)로부터 수신하는 보조통신신호를 바탕으로 데이터구동집적회로들(120a, 120b, 120c, 120d)의 상태를 확인할 수 있다. 그리고, 데이터처리장치(110)는 보조통신신호에 대한 보조통신피드백신호(LCKf)를 보조통신피드백라인(CLAF)을 통해 캐스캐이드의 시작부분에 배치되는 제1데이터구동집적회로(120a)로 송신할 수 있다. 예를 들어, 데이터처리장치(110)는 제4데이터구동집적회로(120d)로부터 수신하는 보조통신신호와 동일한 형태로 보조통신피드백신호(LCKf)를 생성해서 제1데이터구동집적회로(120a)로 송신할 수 있다.
도 3은 도 2의 제1데이터구동집적회로에서 보조통신신호를 처리하는 부분의 구성도이다.
도 3을 참조하면, 제1데이터구동집적회로는 보조통신입력단자(TML1)와 보조통신출력단자(TML2)를 포함할 수 있고, 신호조합회로(310) 및 상태신호생성회로(320) 등을 포함할 수 있다.
신호조합회로(310)는 보조통신입력단자(TML1)로부터 수신되는 입력신호와 상태신호생성회로(320)에서 생성된 상태신호(SIG1)를 조합하여 출력신호를 생성하고 출력신호를 보조통신출력단자(TML2)로 출력할 수 있다. 여기서, 입력신호는 전술한 보조통신피드백신호(LCKf)일 수 있고, 출력신호는 전술한 제1보조통신신호(LCKa)일 수 있다.
상태신호생성회로(320)는 메인통신라인의 통신상태를 확인하고 메인통신라인의 통신상태에 따라 상태신호(SIG1)를 생성할 수 있다. 예를 들어, 메인통신라인의 통신상태가 정상인 경우, 상태신호생성회로(320)는 하이레벨의 전압을 가지는 상태신호(SIG1)를 생성하고, 메인통신라인의 통신상태가 비정상인 경우, 로우레벨의 전압을 가지는 상태신호(SIG1)를 생성할 수 있다.
신호조합회로(310)는 신호를 AND조합하여 출력신호를 생성할 수 있다. 예를 들어, 신호조합회로(310)는 보조통신입력단자(TML1)로부터 수신되는 입력신호와 상태신호생성회로(320)에서 생성된 상태신호(SIG1)를 AND조합하여 출력신호를 생성할 수 있다.
제1데이터구동집적회로는 성능평가피드백회로(330)를 더 포함할 수 있는데, 성능평가피드백회로(330)는 메인통신라인의 통신성능을 평가하고 통신성능을 나타내는 성능평가피드백신호(SIG2)를 생성할 수 있다.
그리고, 신호조합회로(310)는 상태신호(SIG1)와 성능평가피드백신호(SIG2)를 조합하여 출력신호를 생성할 수 있다.
예를 들어, 제1데이터구동집적회로는 데이터처리장치로부터 BER(Bit Error Rate)테스트패턴을 수신하고, BER(Bit Error Rate)테스트패턴에 대한 인식율을 바탕으로 통신성능을 평가할 수 있다. 그리고, 인식율이 일정 정도 이상일 경우, 성능평가피드백회로(330)는 하이레벨의 전압을 가지는 성능평가피드백신호(SIG2)를 생성하고, 인식율이 일정 정도 미만인 경우, 로우레벨의 전압을 가지는 성능평가피드백신호(SIG2)를 생성할 수 있다.
신호조합회로(310)는 여러 가지 조합모드를 가질 수 있는데, 예를 들어, 신호조합회로(310)는 제1조합모드에서 보조통신입력단자(TML1)로부터 수신되는 입력신호와 상태신호생성회로(320)에서 생성된 상태신호(SIG1)만 AND조합하여 출력신호를 생성할 수 있다. 그리고, 신호조합회로(310)는 제2조합모드에서 상태신호(SIG1)와 성능평가피드백신호(SIG2)만 AND조합하여 출력신호를 생성할 수 있다. 그리고, 신호조합회로(310)는 제3조합모드에서 입력신호를 그대로 출력신호로 바이패스시킬 수 있다.
도 3에서는 제1데이터구동집적회로에서 보조통신신호를 처리하는 부분을 나타내었는데, 다른 데이터구동집적회로에도 동일한 구성들이 포함될 수 있다. 각 데이터구동집적회로는 캐스캐이드에서의 배치 위치만 다를 수 있다.
도 2와 도 3을 함께 참조하면, 각 데이터구동집적회로(120a, 120b, 120c, 120d)는 제1데이터구동집적회로(120a)와 동일한 단자들(TML1, TML2)을 포함하고, 신호조합회로(310), 상태신호생성회로(320) 및 성능평가피드백회로(330) 등을 포함할 수 있다. 보조통신의 연결관계를 보면, 캐스캐이드의 시작부분에 배치되는 제1데이터구동집적회로(120a)의 보조통신입력단자는 데이터처리장치(110)와 연결되고, 보조통신출력단자는 제2데이터구동집적회로(120b)와 연결될 수 있다. 그리고, 캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로(120d)의 보조통신입력단자는 제3데이터구동집적회로(120c)와 연결되고, 보조통신출력단자는 데이터처리장치(110)와 연결될 수 있다.
각 데이터구동집적회로(120a, 120b, 120c, 120d)는 캐스캐이드 연결구조와 보조통신피드백신호(LCKf)를 통해 자신 혹은 다른 데이터구동집적회로에 이상이 발생한 것을 확인할 수 있다.
일 예로서, 제4데이터구동집적회로(120d)는 내부에서의 상태신호(SIG1)가 로우레벨의 전압을 가지는 경우, 자신에 이상이 발생한 것으로 판단할 수 있다. 그리고, 제4데이터구동집적회로(120d)는 입력신호가 로우레벨의 전압을 가지는 경우, 제1데이터구동집적회로(120a), 제2데이터구동집적회로(120b) 및 제3데이터구동집적회로(120c) 중 적어도 하나에 이상이 발생한 것으로 판단할 수 있다.
다른 예로서, 제1데이터구동집적회로(120a)는 내부에서의 상태신호(SIG1)가 로우레벨의 전압을 가지는 경우, 자신에 이상이 발생한 것으로 판단할 수 있다. 그리고, 제1데이터구동집적회로(120a)는 입력신호가 로우레벨의 전압을 가지는 경우, 제2데이터구동집적회로(120b), 제3데이터구동집적회로(120c) 및 제4데이터구동집적회로(120d) 중 적어도 하나에 이상이 발생한 것으로 판단할 수 있다. 제1데이터구동집적회로(120a)는 데이터처리장치(110)로부터 보조통신피드백신호(LCKf)를 수신한다. 그런데, 데이터처리장치(110)는 각 데이터구동집적회로(120a, 120b, 120c, 120d)의 상태를 반영하는 제4보조통신신호(LCKd)에 따라 보조통신피드백신호(LCKf)를 생성하기 때문에, 제1데이터구동집적회로(120a)는 각 데이터구동집적회로(120a, 120b, 120c, 120d)의 상태를 판단할 수 있게 된다.
일 데이터구동집적회로가 자신 혹은 다른 데이터구동집적회로에 이상이 발생한 것으로 판단하면, 일 데이터구동집적회로는 이상에 대응하는 모드로 전환할 수 있다.
예를 들어, 제1데이터구동집적회로(120a)는 자신 혹은 제2데이터구동집적회로(120b), 제3데이터구동집적회로(120c) 및 제4데이터구동집적회로(120d) 중 적어도 하나에 이상이 발생한 것으로 판단하면, 메인통신라인의 통신클럭을 재트레이닝하는 모드로 전환할 수 있다. 메인통신라인에서의 통신이 비정상이라고 판단되면 상태신호(SIG1)가 로우레벨의 전압을 가지게 되고, 이에 따라 보조통신신호가 로우레벨의 전압을 가질 수 있다. 그리고, 데이터처리장치(110)는 보조통신신호가 로우레벨의 전압을 가지는 것으로 확인되면 메인통신라인의 통신클럭을 재트레이닝하는 모드로 전환하고, 통신클럭을 재트레이닝하기 위한 클럭트레이닝신호를 데이터구동집적회로들(120a, 120b, 120c, 120d)로 송신할 수 있다.
캐스캐이드 구조에서 데이터구동집적회로들(120a, 120b, 120c, 120d) 중 제1데이터구동집적회로(120a)가 아닌 다른 데이터구동집적회로에서 이상이 발생하면 캐스캐이드 구조 내에서의 보조통신신호만으로는 제1데이터구동집적회로(120a)가 다른 데이터구동집적회로의 이상을 감지할 수 없을 수 있다. 보조통신피드백신호(LCKf)는 이러한 문제를 보완하는 신호로서, 하나의 캐스캐이드 구조에 묶여 있는 데이터구동집적회로들(120a, 120b, 120c, 120d)이 거의 동시에 이상을 감지할 수 있게 해 준다.
한편, 데이터처리장치(110)는 다른 용도로 보조통신피드백신호(LCKf)를 이용할 수도 있다. 예를 들어, 데이터처리장치(110)는 보조통신피드백신호(LCKf)를 통해 리셋신호를 송신할 수 있다. 데이터처리장치(110)는 제4보조통신신호(LCKd)와 무관하게 리셋신호-예를 들어, 로우레벨의 전압을 갖는 신호-를 생성하고 리셋신호를 보조통신피드백라인(CLAF)을 통해 제1데이터구동집적회로(120a)로 송신할 수 있다. 그리고, 각 데이터구동집적회로(120a, 120b, 120c, 120d) 캐스캐이드 구조의 보조통신을 통해 리셋신호를 순차적으로 전파할 수 있다. 이러한 보조통신을 통해 데이터구동집적회로들(120a, 120b, 120c, 120d)은 모두 리셋신호를 수신할 수 있게 된다.
리셋신호가 수신되면, 각 데이터구동집적회로(120a, 120b, 120c, 120d)는 초기화상태로 진입할 수 있다. 예를 들어, 각 데이터구동집적회로(120a, 120b, 120c, 120d)는 리셋신호가 수신된 후에 메인통신라인을 통한 메인통신의 데이터레이트를 낮출 수 있다.
데이터구동장치는 메인통신라인을 통해 데이터처리장치로부터 영상데이터를 수신하는 복수의 데이터구동집적회로를 포함할 수 있다. 복수의 데이터구동집적회로는 보조통신이 캐스캐이드 형태로 연결될 수 있다. 그리고, 캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로는 보조통신을 통해 데이터처리장치로 제4보조통신신호를 송신하고, 캐스캐이드의 시작부분에 배치되는 제1데이터구동집적회로는 제4보조통신신호에 대한 보조통신피드백신호를 데이터처리장치로부터 수신할 수 있다.
각 데이터구동집적회로는, 보조통신입력단자로부터 수신되는 입력신호와 메인통신라인의 통신상태를 나타내는 상태신호를 조합하여 보조통신출력단자로 출력하는 형태로 보조통신을 수행할 수 있다. 그리고, 각 데이터구동집적회로는, 입력신호와 상태신호를 AND조합한 보조통신신호를 보조통신출력단자로 출력할 수 있다.
제4데이터구동집적회로의 보조통신출력단자는 데이터처리장치로 연결되고, 제1데이터구동집적회로의 보조통신입력단자는 데이터처리장치로 연결될 수 있다.
각 데이터구동집적회로는, 입력신호 혹은 상태신호가 로우레벨의 전압을 가지는 경우, 복수의 데이터구동집적회로 중 적어도 하나의 데이터구동집적회로에 이상이 발생한 것으로 판단할 수 있다.
각 데이터구동집적회로는, 입력신호 혹은 상태신호가 로우레벨의 전압을 가지는 경우, 메인통신라인의 통신클럭을 재트레이닝하는 모드로 전환할 수 있다.
데이터처리장치는, 제1보조통신신호가 로우레벨의 전압을 가지는 경우, 보조통신피드백신호를 로우레벨의 전압으로 형성하여 송신할 수 있다.
데이터처리장치는, 피드백신호를 통해 리셋신호를 송신하고, 복수의 데이터구동집적회로는, 보조통신을 통해 리셋신호를 수신할 수 있다. 그리고, 각 데이터구동집적회로는, 리셋신호가 수신된 후에 메인통신라인을 통한 메인통신의 데이터레이트를 낮출 수 있다. 그리고, 각 데이터구동집적회로는, 고속모드에서 영상데이터를 수신하고, 고속모드보다 데이터레이트가 낮은 저속모드에서 고속모드를 위한 설정데이터를 수신할 수 있다.
데이터처리장치는 메인통신회로와 보조통신회로를 포함할 수 있다. 그리고, 메인통신회로는 메인통신라인들을 통해 복수의 데이터구동집적회로로 영상데이터를 송신할 수 있다. 그리고, 보조통신회로는 보조통신이 캐스캐이드 형태로 연결되는 복수의 데이터구동집적회로 중 캐스캐이드의 끝부분에 배치되는 제4데이터구동집적회로로부터 제4보조통신신호를 수신하고, 제4보조통신신호에 대한 보조통신피드백신호를 캐스캐이드의 시작부분에 배치되는 제1데이터구동집적회로로 송신할 수 있다.
메인통신회로는, 제4보조통신신호가 메인통신라인들 중 적어도 하나의 이상상태를 나타내는 경우, 영상데이터의 통신클럭을 재트레이닝하기 위한 클럭트레이닝신호를 메인통신라인들로 송신할 수 있다.
그리고, 메인통신회로는, 고속모드에서 영상데이터를 송신하고, 고속모드보다 데이터레이트가 낮은 저속모드에서 고속모드를 위한 설정데이터를 메인통신라인들로 송신할 수 있다.
그리고, 메인통신회로는, 제4보조통신신호가 메인통신라인들 중 적어도 하나의 이상상태를 나타내는 경우, 고속모드에서 저속모드로 전환할 수 있다.
보조통신회로는, 복수의 데이터구동집적회로를 리셋시키기 위해 보조통신피드백신호를 통해 리셋신호를 송신할 수 있다.
그리고, 보조통신회로는, 제4보조통신신호가 로우레벨의 전압을 가지는 경우, 피드백신호를 로우레벨의 전압으로 형성하여 송신할 수 있다. 그리고, 메인통신회로는, 제4보조통신신호가 로우레벨의 전압을 가지는 경우, 영상데이터의 통신클럭을 재트레이닝하기 위한 클럭트레이닝신호를 메인통신라인들로 송신할 수 있다.
도 4는 일 실시예에 따른 데이터처리장치의 구성도이다.
도 4를 참조하면, 데이터처리장치는 P-메인통신회로(410), P-보조통신회로(420), P-제어회로(430), P-메모리(440) 및 영상데이터처리회로(450) 등을 포함할 수 있다.
P-메인통신회로(410)는 메인통신라인(CLM)을 통해 데이터구동장치로 메인통신신호(MDT)를 송신할 수 있다. P-메인통신회로(410)는 메인통신라인(CLM)을 통해 액티브구간에서 영상데이터 및 제1제어데이터를 송신할 수 있고, 블랭크구간에서 제2제어데이터를 송신할 수 있다. 그리고, 데이터구동장치는 영상데이터에 따라 디스플레이패널의 화소를 구동할 수 있다. 제1제어데이터는 디스플레이패널의 라인단위 혹은 화소단위로 적용되는 제어값을 포함할 수 있고, 제2제어데이터는 라인단위 혹은 화소단위보다 더 긴 주기로 적용되는 제어값 혹은 프레임단위로 적용되는 제어값을 포함할 수 있다.
P-메인통신회로(410)는 메인통신라인(CLM)을 통해 제1데이터레이트로 설정데이터를 송신할 수 있다. 그리고, P-메인통신회로(410)는 메인통신라인(CLM)을 통해 제1데이터레이트보다 높은 제2데이터레이트로 영상데이터, 제1제어데이터 및 제2제어데이터를 송신할 수 있다. 제1데이터레이트로 통신을 수행하는 모드를 저속통신모드라고 호칭할 수 있고, 제2데이터레이트로 통신을 수행하는 모드를 고속통신모드라고 호칭할 수 있다.
P-메인통신회로(410)는 고속통신을 수행하는 P-고속통신회로(411)와 저속통신을 수행하는 P-저속통신회로(416)를 포함할 수 있다.
P-고속통신회로(411)는 패커(412), 스크램블러(413), 인코더(414) 및 제1시리얼라이저(415) 등을 포함할 수 있다.
패커(412)는 영상데이터를 처리하는 영상데이터처리회로(450)로부터 영상데이터를 전달받을 수 있다. 그리고, 패커(412)는 P-제어회로(430) 혹은 P-메모리(440)로부터 제1제어데이터 및/혹은 제2제어데이터를 전달받을 수 있다. 그리고, 패커(412)는 영상데이터, 제1제어데이터 및 제2제어데이터 중 적어도 하나를 패키징하여 송신데이터를 생성할 수 있다.
스크램블러(413)는 송신데이터를 스크램블링할 수 있다. 스크램블링은 송신되는 데이터의 각 비티를 뒤섞는 과정으로 동일한 비트-예를 들어, 1 또는 0-가 데이터의 송신 스트림에서 K(K는 2 이상의 자연수)번 이상 연속적으로 배치되는 것을 방지할 수 있다. 스크램블링은 사전에 약속된 규약에 따라 진행되는데, 사전에 약속된 규약에 따라 데이터구동장치는 각 비트가 뒤섞인 스트림을 다시 원상태의 데이터로 복원할 수 있다.
스크램블러(413)는 영상데이터만 스크램블링하고 제1제어데이터 혹은 제2제어데이터는 스크램블링을 적용하지 않을 수 있다.
인코더(414)는 송신데이터에서 송신 스트림의 P개의 비트를 Q개의 비트로 인코딩시킬 수 있다. P는 예를 들어, 6이고, Q는 예를 들어, 7일 수 있다. 6비트의 데이터를 7비트의 데이터로 인코딩하는 것을 6B7B 인코딩이라고 부르기도 한다. 6B7B 인코딩은 DC밸린스코드로 인코딩하는 방법의 일종이다.
인코더(414)는 송신 스트림의 비트가 증가하도록 송신데이터를 인코딩할 수 있다. 그리고, 인코딩된 데이터는, 데이터구동장치에 의해 DC밸런스코드-예를 들어, 6B7B-로 디코딩될 수 있다. 다른 측면에서, 인코딩된 송신데이터는, 데이터구동장치에 의해 원래 비트로 복원될 수 있다.
인코더(414)는 송신데이터의 인코딩에서 LRLC(Limited Run Length Code)를 사용할 수 있다. "Run Length"는 동일한 비트가 연속적으로 배치되는 것으로 LRLC는 송신데이터에서 "Run Length"가 일정 크기 이상으로 나타나지 않도록 송신데이터의 인코딩하는 것이다.
인코더(414)가 LRLC를 이용하여 데이터를 인코딩하는 경우, 데이터구동장치는 인코더(414)가 이용한 LRLC 방식에 따라 데이터를 디코딩할 수 있다.
인코더(414)는 송신데이터를 일정 단위로 구분하고 단위데이터별로 인코딩을 할 수 있다. 그리고, 인코더(414)는 P-메모리(440)에 저장된 인코딩 테이블에 따라 DC밸린스코딩 혹은 LRLC코딩을 수행할 수 있다. 데이터구동장치는 인코딩 테이블에 대응되는 디코딩 테이블을 가지고 있으면서, 디코딩 테이블에 따라 단위데이터별로 디코딩을 수행할 수 있다.
데이터처리장치(110) 내에서 병렬적으로 전달되는 송신데이터는 제1시리얼라이저(415)에 의해 직렬적으로 변환될 수 있다. 그리고, 제1시리얼라이저(415)는 직렬로 변환된 송신데이터를 데이터구동장치로 송신할 수 있다. 이때, 직렬로 송신되는 일련의 데이터는 송신 스트림을 형성할 수 있고, 신호적으로는 메인통신신호(MDT)의 형태일 수 있다.
메인통신라인(CLM)은 전기적으로 절연된 m(m은 자연수)개의 라인들로 구성될 수 있다. 그리고, m개의 라인은 두 개씩 페어(pair)를 이루면서 각 페어마다 LVDS(Low Voltage Differential Signaling)통신이 가능하도록 할 수 있다. 메인통신라인(CLM)이 두 개 이상의 페어를 포함하는 경우, 제1시리얼라이저(415)는 송신데이터를 각각의 페어에 분산시켜 송신할 수 있다.
송신데이터는 비트들로 구성되고, 복수의 비트가 하나의 심볼을 구성할 수 있다. 하나의 심볼은 8비트로 구성될 수도 있고, 10비트로 구성될 수도 있다. 그리고, 복수의 심볼이 하나의 화소데이터를 구성할 수 있다. 화소데이터는 R(Red), G(Green), B(Blue) 등의 서브화소에 대응되는 정보를 순차적으로 포함할 수 있다. 데이터구동장치는 비트단위로 직렬로 수신되는 데이터를 바이트단위로 정렬시키고, 화소단위로 정렬시킬 수 있다.
P-저속통신회로(416)는 설정데이터처리회로(417) 및 제2시리얼라이저(418)를 포함할 수 있다.
설정데이터처리회로(417)는 P-메모리(440) 및/혹은 P-제어회로(430)로부터 설정값을 전달받고 설정값에 대응되는 설정데이터를 생성할 수 있다.
설정데이터는 저속으로 송신되는 데이터로서, 고속통신 전에 필요한 데이터구동장치의 설정값을 포함할 수 있다. 예를 들어, 설정데이터는 데이터구동장치에서 고속통신을 수행하는 회로의 설정값들을 포함할 수 있다.
제2시리얼라이저(418)는 설정데이터를 직렬적으로 변환하고, 직별로 변환된 설정데이터를 메인통신라인(CLM)을 통해 데이터구동장치로 송신할 수 있다.
제2시리얼라이저(418)는 설정데이터를 맨체스터코드의 형태로 변환하여 송신할 수 있다.
도 5는 맨체스터코드로 송신되는 메인통신신호의 프로토콜 예시 도면이다.
도 5를 참조하면, 맨체스터코드로 송신되는 메인통신신호는 6개의 파트(P1~P6)로 구성될 수 있다.
제1파트(P1)를 통해 저속통신클럭이 송신될 수 있다. 메인통신신호에서 데이터 비트는 맨체스터-II 코드로 인코딩될 수 있는데, 이때, 하나의 비트는 2개의 단위펄스(UI)로 구성될 수 있다. 맨체스터-II 코딩에서, 제1파트(P1)에서 송신되는 데이터 비트가 모두 0을 나타내거나 모두 1을 나타내는 경우, 저속통신클럭과 동기화된 펄스가 송신될 수 있다.
수신측(데이터구동장치)에서는 제1파트(P1)에서 수신되는 저속통신클럭에 따라 트레이닝을 수행할 수 있다.
저속통신클럭이 송신된 이후에 메세지의 시작을 지시하는 시작 신호가 제2파트(P2)에서 송신되고, 메세지의 마지막 부분인 제6파트(P6)에서 메세지의 종료를 지시하는 종료 신호가 송신될 수 있다.
제3파트(P3)에서는 메세지 헤더가 송신되는데, 메세지 헤더에는 데이터 타입, 모드, 수신측의 인식번호(ID : identification), 데이터 길이, 수신측의 설정 레지스터 주소 등의 파라미터값이 포함될 수 있다.
그리고, 제4파트(P4)에는 메세지를 통해 송수신되는 정보가 포함될 수 있다.
그리고, 제5파트(P5)에는 CRC(cyclical redundancy check)값이 포함될 수 있다.
다시 도 4를 참조하면, 데이터처리장치는 P-보조통신회로(420)를 포함하고, P-보조통신회로(420)는 P-보조통신제어회로(422)와 P-보조통신신호처리회로(421)를 포함할 수 있다.
P-보조통신신호처리회로(421)는 보조통신라인(CLA)으로부터 보조통신신호(LCK)를 수신하거나 보조통신라인(CLA)으로 보조통신신호(LCK)를 송신할 수 있다. 송신하는 보조통신신호(LCK)를 보조통신피드백신호로 구분해서 호칭할 수도 있다.
P-보조통신제어회로(422)는 보조통신라인(CLA)으로부터 수신되는 보조통신신호(LCK)를 확인하고 보조통신신호(LCK)가 데이터구동장치의 이상을 나타내는 경우, 보조통신신호(LCK)와 동일한 형태의 보조통신피드백신호를 보조통신라인(CLA)으로 송신할 수 있다. 여기서, 데이터구동장치로부터 보조통신신호(LCK)를 수신하는 라인과 보조통신피드백신호를 송신하는 라인은 물리적으로 구분되어 있는 라인일 수 있다.
P-보조통신제어회로(422)는 보조통신라인(CLA)으로부터 수신되는 보조통신신호(LCK)와 무관하게 보조통신피드백신호를 생성하여 보조통신라인(CLA)으로 송신할 수 있다. 예를 들어, P-보조통신제어회로(422)는 데이터구동장치의 모드를 전환시키고 싶을 때, 보조통신피드백신호에 리셋신호를 포함시켜 송신할 수 있다.
P-제어회로(430)는 데이터처리장치(110)의 전반적인 기능을 제어하는 회로이다. P-제어회로(430)는 데이터처리장치의 동작모드를 결정할 수 있고, 각 동작모드에서 수행되는 회로들을 결정할 수 있다.
도 6은 일 실시예에 따른 데이터구동장치의 구성도이다. 데이터구동장치가 복수의 데이터구동집적회로로 구성되는 경우, 도 6에 도시된 구성은 하나의 데이터구동집적회로에 포함되는 구성으로 이해될 수 있다.
도 6을 참조하면, 데이터구동장치(120)는 D-메인통신회로(610), D-보조통신회로(620), D-제어회로(630), D-메모리(640) 및 데이터구동회로(650) 등을 포함할 수 있다.
D-메인통신회로(610)는 메인통신라인(CLM)을 통해 데이터처리장치로 메인통신신호(MDT)를 수신할 수 있다. D-메인통신회로(610)는 메인통신라인(CLM)을 통해 액티브구간에서 영상데이터 및 제1제어데이터를 수신할 수 있고, 블랭크구간에서 제2제어데이터를 수신할 수 있다. 그리고, 데이터구동회로(650)는 영상데이터에 따라 디스플레이패널의 화소를 구동할 수 있다. 제1제어데이터는 디스플레이패널의 라인단위 혹은 화소단위로 적용되는 제어값을 포함할 수 있고, 제2제어데이터는 라인단위 혹은 화소단위보다 더 긴 주기로 적용되는 제어값 혹은 프레임단위로 적용되는 제어값을 포함할 수 있다.
D-메인통신회로(610)는 메인통신라인(CLM)을 통해 제1데이터레이트로 설정데이터를 수신할 수 있다. 그리고, D-메인통신회로(610)는 메인통신라인(CLM)을 통해 제1데이터레이트보다 높은 제2데이터레이트로 영상데이터, 제1제어데이터 및 제2제어데이터를 수신할 수 있다. 제1데이터레이트로 통신을 수행하는 모드를 저속통신모드라고 호칭할 수 있고, 제2데이터레이트로 통신을 수행하는 모드를 고속통신모드라고 호칭할 수 있다.
D-메인통신회로(610)는 고속통신을 수행하는 D-고속통신회로(611)와 저속통신을 수행하는 D-저속통신회로(616)를 포함할 수 있다.
D-메인통신회로(610)는 제1디시리얼라이저(612), 디코더(613), 디스크램블러(614) 및 언패커(615) 등을 포함할 수 있다.
제1디시리얼라이저(612)는 메인통신라인(CLM)을 통해 직렬로 수신되는 메인통신신호(MDT)를 바이트단위 혹은 심볼단위로 병렬화할 수 있다.
그리고, 디코더(613)는 DC밸런스코드-예를 들어, 6B7B코드-로 인코딩되거나 LRLC로 인코딩된 데이터를 디코딩할 수 있다.
디코더(613)는 D-메모리(640)에 저장된 디코딩 테이블에 따라 단위데이터별로 디코딩을 수행할 수 있다. 이때, 데이터에 포함되는 일 단위데이터가 디코딩 테이블에 포함되지 않는 것으로 확인되는 경우, 디코더(613)는 오류신호를 발생시킬 수 있다.
그리고, 디코더(613)는 수신되는 데이터가 LRLC코딩의 기준을 만족시키는지 확인할 수 있다. 예를 들어, 디코더(613)는 수신되는 데이터의 런렝스(run-length)가 기준값을 초과하는 부분이 확인되면, 오류신호를 발생시킬 수 있다.
디스크램블러(614)는 사전에 약속된 규약에 따라 스크램블링된 데이터를 원상태의 데이터로 복원할 수 있다.
언패커(615)는 수신데이터를 화소단위로 정렬시키고, 각 화소에 대한 영상데이터를 데이터구동회로(650)로 송신할 수 있다.
D-저속통신회로(616)는 제2디시리얼라이저(617) 및 설정데이터저장회로(618)를 포함할 수 있다.
제2디시리얼라이저(617)는 메인통신라인(CLM)을 통해 직렬적로 수신되는 설정데이터를 병렬화할 수 있다. 설정데이터는 맨체스터코드의 형태로 수신될 수 있는데, 제2디시리얼라이저(617)는 수신되는 설정데이터를 맨체스터코드로 디코딩한 후 설정데이터저장회로(618)로 전달할 수 있다.
설정데이터저장회로(618)는 설정데이터를 전달받고 설정데이터에 포함된 설정값들을 D-메모리(640)에 저장하거나 설정값에 대응되는 회로에 적용시킬 수 있다.
데이터처리장치에서의 P-메모리와 데이터구동장치에서의 D-메모리는 레지스터의 형태일 수도 있고, ROM(Read Only Memory) 혹은 RAM(Random Access Memory)의 형태일 수 있다.
D-보조통신회로(620)는 D-보조통신제어회로(621) 및 D-보조통신신호처리회로(622)를 포함할 수 있다.
D-보조통신제어회로(621)는 도 3을 참조하여 설명한 상태신호생성회로(도 3에서 320 참조) 및 성능평가피드백회로(도 3에서 330 참조)를 포함할 수 있고, D-보조통신신호처리회로(622)는 도 3을 참조하여 설명한 신호조합회로(도 3에서 310 참조)를 포함할 수 있다.
D-보조통신제어회로(621)는 메인통신신호(MDT)의 이상상태, 메인통신회로(610)의 이상상태 및/혹은 다른 구성의 이상상태를 확인하고 상태신호를 생성할 수 있다. 혹은 D-보조통신제어회로(621)는 메인통신의 성능을 평가하기 위해 수신한 테스트패턴의 인식율을 바탕으로 메인통신의 성능을 평가하고, 평가결과에 따라 성능평가피드백신호를 생성할 수 있다.
D-보조통신신호처리회로(622)는 상태신호 혹은 성능평가피드백신호를 이용하여 보조통신신호(LCK)를 생성하고, 보조통신신호(LCK)를 보조통신라인(CLA)으로 송신할 수 있다.
D-보조통신신호처리회로(622)는 보조통신라인(CLA)으로부터 다른 데이터구동집적회로에서 송신한 보조통신신호 혹은 데이터처리장치에서 송신한 보조통신피드백신호와 상태신호 혹은 성능평가피드백신호를 조합하여 보조통신신호(LCK)를 생성할 수 있다.
D-제어회로(630)는 데이터구동장치(120)의 전반적인 기능을 제어하는 회로이다. D-제어회로(630)는 데이터구동장치의 동작모드를 결정할 수 있고, 각 동작모드에서 수행되는 회로들을 결정할 수 있다.
도 7은 일 실시예에 따른 주요 신호의 시퀀스를 나타내는 도면이다.
도 7을 참조하면, 구동전압(VCC)의 파형이 도시되어 있다. 구동전압(VCC)은 처음에 로우레벨의 전압을 가지다가 일정 시점에서 하이레벨의 전압으로 파형이 변하고 있다. 구동전압(VCC)이 하이레벨의 전압으로 변한 시점이 디스플레이구동장치-예를 들어, 데이터처리장치, 데이터구동장치-의 구동시점으로 이해할 수 있다.
구동시점 이후에 데이터처리장치 및 데이터구동장치는 설정데이터모드로 동작할 수 있다. 그리고, 설정데이터모드에서의 동작이 완료된 후, 데이터처리장치 및 데이터구동장치는 디스플레이모드로 동작할 수 있다.
설정데이터구간(T710)에서 데이터처리장치는 메인통신신호(MDT)를 통해 프리애임블패킷(P710) 및 설정데이터패킷(P720)을 연속적으로 송신할 수 있다.
데이터처리장치는 프리애임블패킷(P710)을 보내면서 보조통신피드백신호(LCKf)의 전압을 로우레벨에서 하이레벨로 변경할 수 있다. 이러한 전압변경을 통해 데이터처리장치는 데이터구동장치들로 프리애임블패킷이 송신되고 있다는 것을 알릴 수 있다.
프리애임블패킷(P710)에서의 메인통신신호(MDT)의 전압은 하이레벨과 로우레벨로 주기적으로 변경될 수 있는데, 데이터구동장치는 프리애임블패킷(P710)을 이용하여 설정데이터패킷(P720)을 수신하기 위한 저속통신클럭을 트레이닝할 수 있다.
데이터처리장치는 상대적으로 저속인 제1데이터레이트로 프리애임블패킷(P710) 및 설정데이터패킷(P720)을 송신할 수 있다. 저속통신클럭은 제1데이터레이트가 되는데, 데이터구동장치는 프리애임블패킷(P710)을 이용하여 저속통신클럭을 트레이닝할 수 있다.
저속통신클럭이 트레이닝되면 데이터구동장치는 보조통신신호(LCKd)를 통해 클럭트레이닝 상태를 데이터처리장치로 알릴 수 있다. 예를 들어, 데이터구동장치는 저속통신클럭이 트레이닝되면 보조통신신호(LCKd)의 전압을 로우레벨에서 하이레벨로 변경할 수 있다. 도 7에 도시된 보조통신신호(LCKd)의 파형은 데이터구동장치에서 하나의 캐스캐이드 구조를 형성하는 복수의 데이터구동집적회로 중 끝부분에 배치되는 데이터구동집적회로의 보조통신신호이다.
데이터처리장치는 보조통신신호(LCKd)를 통해 데이터구동장치가 저속통신클럭을 트레이닝했다는 것을 확인한 후에 설정데이터패킷(P720)을 송신할 수 있다.
도 8은 일 실시예에 따른 설정데이터패킷의 구성도이다.
도 8을 참조하면, 설정데이터패킷(P720)은 설정데이터스타트패킷(P810), 설정데이터헤더패킷(P820), 설정데이터헤더검증패킷(P830), 설정데이터바디패킷(P840), 설정데이터바디검증패킷(P850) 및 설정데이터엔드패킷(P860)으로 구성될 수 있다.
설정데이터스타트패킷(P810)은 설정데이터패킷(P720)의 시작을 지시할 수 있다. 그리고, 설정데이터엔드패킷(P860)은 설정데이터패킷(P720)의 끝을 지시할 수 있다.
설정데이터헤더패킷(P820)은 설정데이터바디패킷(P840)의 통신을 위한 지시값을 포함할 수 있다. 예를 들어, 설정데이터헤더패킷(P820)은 설정데이터바디패킷(P840)의 길이에 대한 지시값을 포함할 수 있다.
설정데이터헤더검증패킷(P830)은 설정데이터헤더패킷(P820)의 데이터 유효성을 검증하기 위한 검증값이 포함될 수 있다. 예를 들어, 설정데이터헤더검증패킷(P830)은 설정데이터헤더패킷(P820)의 CRC값을 포함할 수 있다.
설정데이터바디패킷(P840)은 고속통신 전에 필요한 데이터구동장치의 설정값을 포함할 수 있다. 예를 들어, 설정데이터바디패킷(P840)은 데이터구동장치에서 고속통신을 수행하는 회로의 설정값들을 포함할 수 있다.
설정데이터바디검증패킷(P850)은 설정데이터바디패킷(P840)의 데이터 유효성을 검증하기 위한 검증값이 포함될 수 있다. 예를 들어, 설정데이터바디검증패킷(P850)은 설정데이터바디패킷(P840)의 CRC값을 포함할 수 있다.
다시 도 7을 참조하면, 데이터처리장치는 설정데이터패킷(P720)을 송신완료한 후에 메인통신신호(MDT)를 일정 시간 동안 하이레벨 전압으로 유지시키거나 로우레벨 전압으로 유지시킬 수 있다. 이러한 패킷을 하이전압패킷 혹은 로우전압패킷(P730)이라고 호칭할 수 있는데, 데이터구동장치는 하이전압패킷 혹은 로우전압패킷(P730)을 수신하면 설정데이터구간(T710)이 종료된 것으로 인식할 수 있다. 데이터구동장치는 일정 시간 동안 하이레벨 전압으로 유지되거나 로우레벨 전압으로 유지되는 신호를 수신하게 되면 클럭이 깨지게 되는데, 이를 인지하여 설정데이터구간(T710)이 종료된 것으로 인식할 수 있다.
한편, 데이터구동장치는 제1통신신호(MDT)를 통해 설정데이터엔드패킷(도 8의 P860 참조)을 인식한 이후, 제1통신신호(MDT)이 일정 시간 동안 하이레벨 전압 혹은 로우레벨 전압으로 유지되는 경우, 데이터구동장치는 설정데이터구간(T710)의 종료로 판단하고, 디스플레이구간(T720)으로 진입할 수 있다.
설정데이터구간(T710)이 종료된 후에 데이터처리장치와 데이터구동장치는 디스플레이구간(T720)으로 진입할 수 있다. 디스플레이구간(T720)은 클럭트레이닝구간(T730)과 프레임구간(T740)으로 구성될 수 있다. 클럭트레이닝구간(T730)에서 고속통신클럭이 트레이닝되면 이후에는 프레임구간(T740)이 반복적으로 나타나게 된다.
클럭트레이닝구간(T730)에서 데이터처리장치는 데이터구동장치로 제2데이터레이트로 클럭트레이닝패턴(P740)을 송신할 수 있다. 그리고, 데이터구동장치는 클럭트레이닝패턴(P740)에 제2데이터레이트에 해당되는 고속통신클럭을 트레이닝할 수 있다. 여기서, 제2데이터레이트는 제1데이터레이트보다 높은 주파수를 가질 수 있다.
클럭트레이닝구간(T730)에서 데이터구동장치가 고속통신클럭에 대한 트레이닝에 실패하게 되면, 데이터구동장치는 보조통신신호(LCKd)를 통해 클럭트레이닝실패신호를 송신할 수 있다. 예를 들어, 데이터구동장치는 보조통신신호(LCKd)의 전압을 하이레벨에서 로우레벨로 낮추면서 클럭트레이닝실패를 데이터처리장치로 알릴 수 있다.
고속통신클럭에 대한 클럭트레이닝이 실패한 경우, 데이터처리장치는 추가적으로 클럭트레이닝패턴(P740)을 더 송신할 수도 있고, 설정데이터모드로 복귀할 수도 있다.
고속통신클럭에 대한 클럭트레이닝이 완료되면 데이터처리장치와 데이터구동장치는 프레임구간(T740)으로 진입할 수 있다.
프레임구간(T740)은 액티브구간(T750)과 블랭크구간(T760)을 포함할 수 있다. 액티브구간(T750)은 라인단위로 영상데이터와 제어데이터를 송신하는 구간이고, 블랭크구간(T760)은 라인단위의 영상데이터가 송신되지 않는 구간일 수 있다. 블랭크구간(T760)은 수평블랭크구간과 수직블랭크구간으로 구분될 수 있는데, 이하에서는 설명의 편의상 블랭크구간(T760)이 수직블랭크구간인 것으로 설명한다.
액티브구간(T750)에서 데이터처리장치는 라인데이터패킷(P750)을 매 라인단위로 송신할 수 있다.
도 9는 일 실시예에 따른 라인데이터패킷의 구성도이다.
도 9를 참조하면, 라인데이터패킷(P750)은 라인데이터스타트패킷(P910), 제1제어데이터바디패킷(P920), 영상데이터패킷(P930) 및 클럭트레이닝패턴(P940)으로 구성될 수 있다.
라인데이터스타트패킷(P910)은 라인데이터패킷(P750)의 시작을 지시할 수 있다. 라인데이터스타트패킷(P910)에는 LRLC코딩이나 스크램블링이 적용되지 않을 수 있다.
제1제어데이터바디패킷(P920)에는 라인단위로 변경되거나 수시로 변경될 수 있는 설정값들이 포함될 수 있다. 예를 들어, 제1제어데이터바디패킷(P920)에는 각 화소의 극성을 나타내는 극성값이 포함될 수 있고, 스크램블러의 리셋여부를 나타내는 값이 포함될 수 있다.
영상데이터패킷(P930)에는 한 라인에 배치되는 화소들의 계조값이 포함될 수 있다.
그리고, 클럭트레이닝패턴(P940)에는 고속통신클럭을 트레이닝할 수 있는 패턴신호가 포함될 수 있다.
다시 도 7을 참조하면, 액티브구간(T750)에서 데이터처리장치는 모든 라인에 대해 라인데이터패킷(P750)을 송신한 후에 블랭크구간(T760)으로 진입할 수 있다.
블랭크구간(T760)에서 데이터처리장치는 가상의 라인단위로 제어데이터패킷(P760)을 송신할 수 있다.
도 10은 일 실시예에 따른 제어데이터패킷의 구성도이다.
도 10을 참조하면, 제어데이터패킷(P760)은 제어데이터스타트패킷(P1010), 제2제어데이터바디패킷(P1020), 검증패킷(P1030), 더미패킷(P1040) 및 클럭트레이닝패턴(P1050)으로 구성될 수 있다.
제어데이터스타트패킷(P1010)은 제어데이터패킷(P760)의 시작을 지시할 수 있다. 제어데이터스타트패킷(P1010)에는 LRLC코딩이나 스크램블링이 적용되지 않을 수 있다.
제2제어데이터바디패킷(P1020)에는 프레임단위로 변경되거나 수시로 변경되지 않는 설정값들이 포함될 수 있다. 혹은 실시예에 따라서는 제2제어데이터바디패킷(P1020)에는 제1제어데이터바디패킷과 유사 혹은 동일한 설정값이 포함될 수 있다.
검증패킷(P1030)에는 CRC데이터가 포함될 수 있다. 여기서, CRC데이터는 설정데이터구간에서 수신한 CRC값을 포함할 수 있다. 예를 들어, CRC데이터는 설정데이터헤더검증패킷(도 8에서 P830 참조)에 포함된 설정데이터헤더패킷(도 8에서 P820 참조)의 CRC값을 포함할 수 있다. 그리고, CRC데이터는 설정데이터바디검증패킷(도 8에서 P850 참조)에 포함된 설정데이터바디패킷(도 8에서 P840 참조)의 CRC값을 포함할 수 있다.
데이터구동장치는 설정데이터구간에서 수신한 CRC값과 검증패킷(P1030)에서 수신한 CRC값을 비교하면서 통신오류를 체크할 수 있다.
전술한 것과 같이 일 실시예는 각 구간마다 서로 다른 유형의 통신을 수행한다. 이러한 조건에서, 일 실시예는 데이터 유효성 검증의 효율성을 높이기 위해, 각 구간에서의 통신유형에 최적화된 데이터 유효성 검증 방법을 제시한다.
도 11은 일 실시예에 따른 데이터 유효성 검증 방법의 흐름도이다.
도 11을 참조하면, 데이터처리장치(110)는 설정데이터를 생성할 수 있다(S1102). 설정데이터에는 고속통신-예를 들어, 제2데이터레이트로 데이터를 송수신하는 통신-을 원활하게 수행하기 위한 고속통신 설정값들이 포함될 수 있다.
데이터처리장치(110)는 메인통신라인을 통해 제1데이터레이트로 설정데이터를 데이터구동장치(120)로 송신할 수 있다. 그리고, 데이터구동장치(120)는 제1데이터레이트로 설정데이터를 수신할 수 있다(S1104).
데이터구동장치(120)는 제1규칙에 따라 설정데이터의 오류를 판단할 수 있다(S1106). 그리고, 데이터구동장치(120)는 설정데이터의 오류여부를 보조통신라인을 통해 데이터처리장치(110)로 피드백할 수 있다(S1108).
데이터처리장치(110)는 데이터구동장치(120)에 적합하도록 영상데이터를 변환처리할 수 있다(S1110).
그리고, 데이터처리장치(110)는 메인통신라인을 통해 제2데이터레이트로 영상데이터를 데이터구동장치(120)로 송신할 수 있다. 그리고, 데이터구동장치(120)는 제2데이터레이트로 영상데이터를 수신할 수 있다(S1112). 여기서, 제2데이터레이트는 제1데이터레이트보다 높은 값일 수 있다. 제1데이터레이트로 통신하는 것을 저속통신이라고 볼 수 있고, 제2데이터레이트로 통신하는 것을 고속통신이라 볼 수 있다.
데이터구동장치(120)는 제1규칙과 다른 제2규칙으로 영상데이터의 오류를 판단할 수 있다(S1114). 그리고, 데이터구동장치(120)는 영상데이터의 오류여부를 보조통신라인을 통해 데이터처리장치(110)로 피드백할 수 있다(S1116).
데이터구동장치(120)에서 제1데이터레이트의 통신은 D-저속통신회로에 의해 수행될 수 있고, 제2데이터레이트의 통신은 D-고속통신회로에 의해 수행될 수 있다.
통신오류를 판단하는 일 예로서, D-저속통신회로는 CRC체크를 통해 설정데이터의 오류를 판단할 수 있다.
다른 예로서, D-고속통신회로는 영상데이터에 대한 디코딩 과정에서 오류가 확인되면, 영상데이터를 오류데이터로 판단할 수 있다.
D-고속통신회로는 영상데이터에 포함되는 일 단위데이터가 디코딩 테이블에 포함되지 않는 것으로 확인되는 경우, 영상데이터를 오류데이터로 판단할 수 있다. 데이터처리장치는 일 단위데이터를 LRLC코딩하거나 6B7B코딩할 수 있는데, D-고속통신회로는 LRLC코딩 혹은 6B7B코딩에 대한 디코딩 테이블에서 해당 단위데이터를 검색하지 못한 경우, 해당 단위데이터의 통신과정에 오류가 있었다고 판단할 수 있다.
D-고속통신회로는 수신되는 영상데이터에서 런렝스(run-length)가 기준값을 초과하는 부분이 확인되면, 영상데이터를 오류데이터로 판단할 수 있다. 데이터처리장치는 런렝스(run-length)의 길이가 기준값을 초과하지 않도록 LRLC코딩하여 영상데이터를 송신했음에도 불구하고, D-고속통신회로가 이러한 기준값을 초과하는 데이터를 수신한 것은 통신과정에서의 오류에서 비롯되었을 가능성이 높다. 이에 따라, D-고속통신회로는 수신되는 영상데이터에서 런렝스(run-length)가 기준값을 초과하는 부분이 확인되면, 영상데이터를 오류데이터로 판단할 수 있다.
오류는 더블체크될 수도 있다. 예를 들어, D-저속통신회로는 CRC체크를 통해 설정데이터의 오류를 판단할 수 있다. 그리고, 이때의 CRC체크값을 메모리에 저장할 수 있다. 그리고, D-고속통신회로는 제2데이터레이트로 제2제어데이터를 수신할 수 있는데, 제2제어데이터에는 CRC비교값이 포함될 수 있다. D-고속통신회로는 CRC비교값과 CRC체크값을 비교하여 통신오류를 판단할 수 있다. 제2데이터레이트의 고속통신으로 수신한 CRC비교값에 오류가 있을 수도 있고, 제1데이터레이트의 저속통신으로 수신한 CRC체크값에 오류가 있을 수도 있다. D-고속통신회로는 이 둘 중의 하나에 오류가 있다고 판단하고 통신오류를 데이터처리장치로 피드백할 수 있다.
메인통신신호는 임베디드클럭신호일 수 있다. 메인통신신호는 클럭이 임베디드되어 있어서, 데이터구동장치는 통신의 초기 구간에서 클럭트레이닝이 필요할 수 있다.
D-고속통신회로는 클럭복원회로를 포함할 수 있는데, 클럭복원회로는 데이터처리장치로부터 클럭트레이닝신호를 수신하여 고속통신클럭을 제2데이터레이트로 트레이닝시킬 수 있다.
클럭트레이닝신호는 일정한 패턴을 가질 수 있는데, 예를 들어, 클럭트레이닝신호는 하이레벨의 전압과 로우레벨의 전압이 제2데이터레이트의 주파수로 교번하는 패턴을 가질 수 있다. 클럭복원회로는 이러한 클럭트레이닝신호를 수신하여 고속통신클럭에 대한 트레이닝을 완료한 후에, 클럭트레이닝신호에서의 패턴을 확인하여 통신오류를 판단할 수 있다. 예를 들어, 클럭복원회로는 클럭트레이닝을 완료한 후에, 클럭트레이닝신호를 데이터를 인식하고 그 데이터의 패턴이 정상적인지 확인하여 통신오류를 판단할 수 있다.
임베디드클럭신호에서 복원된 클럭의 주파수도 조금씩 달라질 수 있다. 그러나, 주파수가 많이 변하는 경우는 통신오류의 가능성이 높다.
D-고속통신회로는 메인통신라인을 통해 클럭트레이닝신호를 수신하여 고속통신클럭을 제2데이터레이트로 트레이닝시키고, 메인통신라인을 통해 임베디드클럭신호를 수신하여 고속통신클럭을 유지시키되, 트레이닝 완료 시점에서의 고속통신클럭의 주파수와 트레이닝 완료 시점 이후의 일 시점에서의 고속통신클럭의 주파수를 비교하여 통신오류를 판단할 수 있다. 이때, D-고속통신회로에서의 클럭복원회로는 PLL(Phase Lock Loop) 형태 혹은 DLL(Delay Lock Loop) 형태를 가질 수 있다.
한편, D-고속통신회로는 제2데이터레이트로 수신되는 BER(Bit Error Rate)테스트패턴을 통해 통신성능을 평가할 수 있다.
데이터처리장치는 BER테스트패턴을 데이터구동장치로 송신할 수 있다. 그리고, 데이터구동장치는 BER테스트패턴을 이용하여 수신오류의 개수를 카운트할 수 있다. 그리고, 데이터구동장치는 수신오류의 개수가 문턱값 이상일 경우 보조통신라인을 통해 통신오류를 피드백할 수 있다.
데이터구동장치가 복수의 데이터구동집적회로로 구성되는 경우, 복수의 데이터구동집적회로에 대한 BER테스트는 한 개씩 순차적으로 수행될 수 있다. 예를 들어, 제1데이터구동집적회로에 대해 BER테스트가 진행된 후 제2데이터구동집적회로에 대한 BER테스트가 진행될 수 있다.
BER테스트가 진행되는 데이터구동집적회로는 다른 데이터구동집적회로로부터 전달되는 보조통신신호는 무시할 수 있다. 그리고, BER테스트가 진행되지 않는 데이터구동집적회로는 다른 데이터구동집적회로로부터 전달되는 보조통신신호를 바이패스시켜 출력할 수 있다.
도 12는 일 실시예에 따른 데이터구동집적회로가 다른 데이터구동집적회로로부터 전달되는 보조통신신호는 무시하는 것을 나타내는 도면이고, 도 13은 일 실시예에 따른 데이터구동집적회로가 다른 데이터구동집적회로로부터 전달되는 보조통신신호를 바이패스시키는 것을 나타내는 도면이다.
도 12를 참조하면, 데이터구동집적회로에서 성능평가피드백회로(330)는 BER테스트결과에 따른 성능평가피드백신호(SIG2)를 생성할 수 있다. 예를 들어, 성능평가피드백회로(330)는 BER테스트에서의 수신오류의 개수가 문턱값 이상인 경우 혹은 정상수신율이 일정값 미만인 경우 성능평가피드백신호(SIG2)의 전압을 하이레벨에서 로우레벨로 낮출 수 있다.
이때, 신호조합회로(310)는 성능평가피드백신호(SIG2)와 상태신호(SIG1)를 조합하여 보조통신신호(LCK)를 생성할 수 있다.
그리고, 성능평가피드백회로(330)가 BER테스트를 수행할 때, 신호조합회로(310)는 다른 데이터구동집적회로에서 전달받은 보조통신신호(LCK')는 무시할 수 있다.
도 13을 참조하면, 데이터구동집적회로는 BER테스트를 수행하지 않을 때, 성능평가피드백신호(SIG2)를 생성하지 않거나 상태신호(SIG1)를 생성하지 않을 수 있다. 그리고, 신호조합회로(310)는 다른 데이터구동집적회로로부터 전달받은 보조통신신호(LCK')를 바이패스시켜 출력시킬 수 있다.
이러한 방식을 통해 데이터구동장치는 데이터구동집적회로들의 BER테스트결과를 개별적으로 피드백받을 수 있다.
한편, 데이터처리장치는 N(N은 2이상의 자연수)개의 비트로 구성되는 심볼들을 송신하고, 데이터구동장치는 각 심볼을 M(M은 N보다 작은 자연수)개의 비트로 구성되는 값으로 매칭시킬 수 있다.
이러한 심볼 단위 비트값 송수신 방법은 절전제어값을 송수신할 때 사용될 수도 있고, 라인데이터패킷이나 제어데이터패킷 등 오류 가능성을 낮춰야하는 패킷을 송수신할 때도 모두 사용될 수 있다.
도 14는 일 실시예에 따른 심볼 설정값의 예시 도면이다.
도 14를 참조하면, 데이터구동장치는 8비트로 구성되는 제1심볼(1410)을 수신할 수 있다. 그리고, 데이터구동장치는 제1심볼(1410)을 1의 값을 갖는 1비트값으로 매칭시킬 수 있다.
그리고, 데이터구동장치는 8비트로 구성되는 제2심볼(1420)을 수신할 수 있다. 그리고, 데이터구동장치는 제2심볼(1420)을 0의 값을 갖는 1비트값으로 매칭시킬 수 있다.
이렇게 심볼단위로 비트값을 송수신하게 되면 설정값의 오류 가능성을 낮출 수 있다. 그리고, 데이터구동장치는 일부 비트에 오류가 발생하여도 이를 스스로 치유할 수 있다.
도 15는 일 실시예에 따른 심볼의 비트오류를 치유하는 것을 나타내는 도면이다.
도 15를 참조하면, 데이터구동장치는 8비트로 구성되는 제3심볼(1510)을 수신할 수 있다. 데이터구동장치는 도 14를 참조하여 설명한 제1심볼과 제2심볼만 받는 것으로 약속된 경우, 제3심볼(1510)에 오류가 있다고 판단하고 제3심볼(1510)을 제1심볼 및/혹은 제2심볼(1420)과 비교할 수 있다. 그리고, 데이터구동장치는 제3심볼(1510)과 보다 더 유사한 제2심볼(1420)을 선택하고 제3심볼(1510)의 오류비트를 제2심볼(1420)을 이용하여 치유할 수 있다.
혹은 데이터구동장치는 제3심볼(1510)을 수신하기 전에 수신한 심볼들 혹은 후에 수신한 심볼들을 이용하여 제3심볼(1510)이 약속된 심볼이 아니라는 것을 확인하고 제3심볼(1510)의 일부 비트의 오류를 복구시킬 수 있다.
데이터구동장치는 통신라인을 통해 제1데이터레이트로 제1데이터를 수신하고, 제1규칙에 따라 제1데이터의 오류를 판단하는 제1통신회로, 통신라인을 통해 제1데이터레이트보다 높은 제2데이터레이트로 제2데이터를 수신하고, 제1규칙과 다른 제2규칙에 따라 제2데이터의 오류를 판단하는 제2통신회로, 및 제2데이터에 포함되는 영상데이터에 따라 디스플레이패널의 화소를 구동하는 데이터구동회로를 포함할 수 있다.
제2통신회로는, 제2데이터에 포함되는 일 단위데이터가 디코딩 테이블에 포함되지 않는 것으로 확인되는 경우, 제2데이터를 오류데이터로 판단할 수 있다.
그리고, 제2통신회로는, 제2데이터에서 런렝스(run-length)가 기준값을 초과하는 부분이 확인되면, 제2데이터를 오류데이터로 판단할 수 있다.
그리고, 제2통신회로는, 제2데이터에 대한 디코딩 과정에서 오류가 확인되면, 제2데이터를 오류데이터로 판단할 수 있다.
제1통신회로는, CRC(cyclical redundancy check)체크를 통해 제1데이터의 오류를 판단할 수 있다. 그리고, 제1통신회로는 CRC체크값을 메모리에 저장하고, 제2통신회로는 제2데이터레이트로 제3데이터를 수신하고, 제3데이터에 포함되는 CRC비교값과 CRC체크값을 비교하여 통신오류를 판단할 수 있다.
제2통신회로는, 클럭트레이닝신호를 수신하여 통신클럭을 제2데이터레이트로 트레이닝시키고, 트레이닝이 완료된 후 클럭트레이닝신호에서의 클럭트레이닝패턴을 확인하여 통신오류를 판단할 수 있다.
제2통신회로는, 통신라인을 통해 클럭트레이닝신호를 수신하여 통신클럭을 제2데이터레이트로 트레이닝시키고, 통신라인을 통해 임베디드클럭신호를 수신하여 통신클럭을 유지시키되, 트레이닝 완료 시점에서의 통신클럭의 주파수와 트레이닝 완료 시점 이후의 일 시점에서의 통신클럭의 주파수를 비교하여 통신오류를 판단할 수 있다.
제2통신회로는, 제2데이터레이트로 수신되는 BER(Bit Error Rate)테스트패턴을 통해 통신성능을 평가할 수 있다. 그리고, 제1통신회로는, 제1데이터레이트로 BER테스트에 대한 설정값을 수신할 수 있다.
제2통신회로는, 제2데이터를 통해 N(N은 2이상의 자연수)개의 비트로 구성되는 심볼들을 수신하고, 각 심볼을 M(M은 상기 N보다 작은 자연수)개의 비트로 구성되는 값으로 매칭시킬 수 있다. 그리고, 제2통신회로는, 일 심볼에 포함되는 일 비트의 오류를 일 심볼 전 혹은 후에 수신되는 다른 일 심볼을 이용하여 복구할 수 있다.
데이터 유효성과 관련된 일부 내용을 데이터처리장치의 관점에서 정리해 보면, 데이터처리장치는 통신라인을 통해 제1데이터레이트로 제1데이터와 제1데이터에 대한 제1검증데이터를 송신하는 제1통신회로, 및 디스플레이패널의 화소를 구동하기 위한 영상데이터를 포함하는 제2데이터를 통신라인을 통해 제1데이터레이트보다 높은 제2데이터레이트로 송신하고, 제1검증데이터에 대응되는 제2검증데이터를 제2데이터레이트로 송신하는 제2통신회로를 포함할 수 있다.
제1검증데이터는 제1데이터에 대한 CRC(cyclical redundancy check)체크값을 포함하고, 제2검증데이터는 CRC체크값에 대응되는 CRC비교값을 포함할 수 있다. 그리고, 제2통신회로는, 한 프레임구간에 포함되는 액티브구간과 블랭크구간 중, 액티브구간에서 제2데이터를 송신하고, 블랭크구간에서 제2검증데이터를 포함하는 제3데이터를 송신할 수 있다.
제2통신회로는, 제2데이터를 미리 정해진 인코딩 테이블에 따라 LRLC(Limited Run Length Coding) 방법으로 인코딩할 수 있다.
제1통신회로는 제1데이터레이트로 BER(Bit Error Rate)테스트에 대한 설정값을 송신하고, 제2통신회로는 제2데이터레이트로 BER테스트패턴을 송신할 수 있다.
그리고, 제2통신회로는, M(M은 자연수)개의 비트로 구성되는 값을 N(N은 상기 M보다 큰 자연수)개의 비트로 구성되는 심볼로 매칭시키고, 심볼을 제2데이터에 포함시켜 송신할 수 있다.
데이터 유효성에서 오류로 판단되는 경우 데이터처리장치와 데이터구동장치는 동작모드를 전환하면서 오류를 복구할 수 있다. 혹은 데이터처리장치와 데이터구동장치는 한 모드에서의 동작이 모두 완료되면 다른 모드로 전환할 수 있다.
도 16은 일 실시예에 따른 디스플레이구동장치의 모드 전환 시퀀스를 나타내는 도면이다.
도 16을 참조하면, 설정데이터구간(T710)에서 데이터처리장치와 데이터구동장치는 제1모드로 동작하고, 제1모드에서 데이터처리장치의 P-저속통신회로와 데이터구동장치의 P-저속통신회로는 제1데이터레이트로 설정데이터를 송수신할 수 있다.
제1모드에서 오류가 발생한 경우(LF11), 데이터처리장치와 데이터구동장치는 제1모드를 다시 수행할 수 있다.
설정데이터구간(T710)에서의 동작이 모두 정상적으로 수행된 경우(LP11), 데이터처리장치와 데이터구동장치는 제1모드에서 제2모드로 전환하고 클럭트레이닝구간(T730)에서의 동작을 수행할 수 있다.
제2모드에서 데이터처리장치는 제2데이터레이트로 클럭트레이닝신호를 송신하고 데이터구동장치는 제2데이터레이트로 통신하기 위해 고속통신클럭을 트레이닝시킬 수 있다.
제2모드에서 오류가 발생한 경우(LF12), 데이터처리장치와 데이터구동장치는 제1모드로 전환한 후 제1모드의 동작을 다시 수행할 수 있다.
클럭트레이닝구간(T730)에서의 동작이 모두 정상적으로 수행된 경우(LP12), 데이터처리장치와 데이터구동장치는 제2모드에서 제3모드로 전환하고 액티브구간(T750)에서의 동작을 수행할 수 있다.
제3모드에서 데이터처리장치는 제2데이터레이트로 영상데이터 및 제1제어데이터를 송신하고 데이터구동장치는 영상데이터에 따라 디스플레이패널의 화소를 구동할 수 있다.
제3모드에서 데이터처리장치 및 데이터구동장치는 라인단위로 영상데이터와 제1제어데이터를 송신할 수 있는데, 이때, 하나의 라인에 대해 동작을 정상적으로 수행한 경우(AL1), 다음 라인에 대해 동일한 동작을 수행할 수 있다.
제3모드에서 오류가 발생한 경우(LF2), 데이터처리장치와 데이터구동장치는 제2모드로 전환한 후 클럭트레이닝을 다시 수행할 수 있다. 데이터처리장치와 데이터구동장치는 제3모드에서 오류 발생시 제1모드로 전환하지 않고 제2모드로 전환하게 되는데, 이러한 시퀀스에 따라 데이터처리장치와 데이터구동장치는 오류 복구 시간을 단축시킬 수 있다. 특히, 제3모드는 액티브구간이기 때문에 이러한 시퀀스에 의하면 화면이 깨지는 시간을 최소화시켜 화질을 개선시킬 수 있다.
액티브구간(T750)에서의 동작이 모두 정상적으로 수행된 경우(VB1), 데이터처리장치와 데이터구동장치는 제3모드에서 제4모드로 전환하고 블랭크구간(T760)에서의 동작을 수행할 수 있다.
제4모드에서 데이터처리장치는 제2데이터레이트로 제2제어데이터를 송신하고 데이터구동장치는 제2제어데이터에 따라 디스플레이패널의 구동에 필요한 설정값을 적용할 수 있다.
제4모드에서 데이터처리장치 및 데이터구동장치는 가상의 라인단위로 제2제어데이터를 송신할 수 있는데, 이때, 하나의 가상 라인에 대해 동작을 정상적으로 수행한 경우(VB2), 다음 가상 라인에 대해 동일한 동작을 수행할 수 있다.
블랭크구간(T760)에서의 동작이 모두 정삭적으로 수행된 경우(AL2), 데이터처리장치와 데이터구동장치는 제4모드에서 제3모드로 전환하고 액티브구간(T750)에서의 동작을 수행할 수 있다.
제4모드에서 오류가 발생한 경우(LF13), 데이터처리장치와 데이터구동장치는 제1모드로 전환할 수 있다. 데이터처리장치와 데이터구동장치는 제1모드로 전환하면서 대부분의 설정을 초기 상태부터 다시 결정할 수 있다. 제4모드는 디스플레이패널이 갱신되지 않는 블랭크구간(T760)에 수행되기 때문에 복구 시간이 다소 길더라도 화질에서 문제는 최소화될 수 있다.
이러한 시퀀스를 데이터구동장치의 관점에서 보면, 데이터구동장치는 D-저속통신회로, D-고속통신회로, D-제어회로 및 데이터구동회로를 포함할 수 있다.
D-저속통신회로는 제1모드에서 제1데이터레이트로 설정데이터를 수신할 수 있다.
D-고속통신회로는 제2모드에서 제2데이터레이트로 통신하기 위해 고속통신클럭을 트레이닝시키고, 제3모드에서 고속통신클럭을 이용하여 영상데이터 및 제1제어데이터를 수신하고, 제4모드에서 고속통신클럭을 이용하여 제2제어데이터를 수신할 수 있다.
D-제어회로는 제1모드가 완료되면 모드를 제2모드로 전환시키고, 제2모드가 완료되면 모드를 제3모드로 전환시키고, 제3모드에서 이상상태가 확인되면 모드를 제2모드로 전환시키고, 제4모드에서 이상상태가 확인되면 모드를 제1모드로 전환시킬 수 있다.
그리고, 데이터구동회로는 영상데이터에 따라 디스플레이패널의 화소를 구동할 수 있다.
여기서, 제2데이터레이트는 제1데이터레이트보다 높은 값일 수 있다.
D-제어회로는, 제2모드에서 이상상태가 확인되면 모드를 제1모드로 전환시킬 수 있다.
D-고속통신회로는 클럭복원회로를 포함하고, 설정데이터에는 클럭복원회로의 설정값이 포함될 수 있다.
D-고속통신회로는 이퀄라이저회로를 포함하고, 설정데이터에는 이퀄라이저회로의 설정값이 포함될 수 있다.
제1모드가 L(L은 2 이상의 자연수)회 이상 반복 수행되는 경우, 이퀄라이저회로의 설정값이 변경되어 수신될 수 있다. 일 예로서, 제1모드에서 제2모드로 전환된 후 한 프레임시간 이내에서 제1모드로 전환되는 동작이 L회 이상 반복 수행되는 경우, 데이터처리장치는 D-고속통신회로의 이퀄라이저회로의 설정값을 변경하여 송신할 수 있다.
데이터구동장치는 보조통신라인을 통해 보조통신신호를 송신하는 D-보조통신회로를 더 포함할 수 있다.
D-제어회로가 제3모드 혹은 제4모드에서 이상상태를 확인할 때, D-보조통신회로는 보조통신신호를 통해 이상상태를 나타내는 신호를 데이터처리장치로 송신할 수 있다.
영상데이터, 제1제어데이터 및 제2제어데이터는 임베디드클럭신호이고, D-고속통신회로는 임베디드클럭신호에서 클럭을 추출하여 고속통신클럭을 유지시킬 수 있다.
D-제어회로는, 통신클럭이 유지되지 않을 때, 이상상태로 판단할 수 있다.
한 프레임구간 중 디스플레이를 갱신하는 액티브구간에서 제3모드가 수행되고, 한 프레임구간 중 블랭크구간에서 제4모드가 수행될 수 있다.
이러한 시퀀스를 데이터처리장치의 관점에서 보면, 데이터처리장치는 P-저속통신회로, P-고속통신회로, 및 P-제어회로를 포함할 수 있다.
P-저속통신회로는 제1모드에서 제1데이터레이트로 설정데이터를 송신할 수 있다.
P-고속통신회로는 제2모드에서 고속통신클럭을 제2데이터레이트로 트레이닝시키기 위해 클럭트레이닝신호를 송신하고, 제3모드에서 고속통신클럭에 따라 영상데이터 및 제1제어데이터를 송신하고, 제4모드에서 고속통신클럭에 따라 제2데이터를 송신할 수 있다.
P-제어회로는 제1모드가 완료되면 모드를 제2모드로 전환시키고, 제2모드가 완료되면 모드를 제3모드로 전환시키고, 제3모드에서 이상상태가 확인되면 모드를 제2모드로 전환시키고, 제4모드에서 이상상태가 확인되면 모드를 제1모드로 전환시킬 수 있다.
제2데이터레이트는 제1데이터레이트보다 높을 수 있다.
P-제어회로는, 제2모드에서 이상상태가 확인되면 모드를 제1모드로 전환시킬 수 있다.
제2모드에서 제1모드로의 전환이 L(L은 2 이상의 자연수)회 이상 반복 수행되는 경우, P-저속통신회로는, 제2데이터레이트의 통신을 위한 설정값을 변경하고 변경된 설정값을 설정데이터에 포함시켜 송신할 수 있다.
데이터처리장치는 보조통신라인을 통해 보조통신신호를 수신하는 보조통신회로를 더 포함할 수 있다. 그리고, P-제어회로는 보조통신신호를 통해 각 모드에서의 이상상태를 확인할 수 있다.
그리고, 보조통신신호가 하이레벨 전압에서 로우레벨 전압으로 전환하면, P-제어회로는 이상상태가 발생한 것으로 인식할 수 있다.
한편, 일 실시예에 따른 디스플레이구동장치는 저전력동작을 더 수행할 수 있다.
도 17은 일 실시예에 따른 디스플레이구동장치가 저전력동작을 수행하는 시퀀스를 나타내는 도면이다.
도 17을 참조하면, 정상모드에서 디스플레이장치는 액티브구간(T750)에서의 동작과 블랭크구간(T760)에서의 동작을 교번하면서 수행할 수 있다. 그리고, 디스플레이장치는 액티브구간(T750)에서 디스플레이패널의 영상을 리프레쉬할 수 있다.
디스플레이패널의 영상을 갱신하기 위해 데이터처리장치는 액티브구간(T750)에서 데이터구동장치로 영상데이터(RGB)를 송신할 수 있다. 영상데이터(RGB)는 라인단위로 송신될 수 있는데, 라인단위로 설정값을 송신하기 위해 데이터처리장치는 액티브구간(T750)에서 제1제어데이터를 더 송신할 수 있다.
한편, 저전력동작을 위해 데이터처리장치는 블랭크구간(T760)에서 제2제어데이터를 송신할 수 있다. 그리고, 제2제어데이터에는 저전력동작을 위한 절전제어값이 포함될 수 있다.
정상모드에서는 절전제어값이 디스에이블(D)로 설정되어 송신될 수 있다. 디스에이블(D)로 설정된 절전제어값이 수신되는 경우, 데이터구동장치는 출력회로가 정상적으로 동작하게 제어할 수 있다.
절전모드에서 리프레쉬 레이트를 낮추기 위해, 데이터처리장치는 절전제어값을 인에이블(E1, E2)로 설정하여 송신할 수 있다.
인에이블(E1, E2)로 설정된 절전제어값이 수신되는 경우, 데이터구동장치는 일부 회로를 디스에이블시킬 수 있다. 예를 들어, 데이터구동장치의 데이터구동회로는 영상데이터를 화소별로 래치하는 래치회로, 래치회로의 출력데이터를 아날로그형태의 데이터전압으로 변환하는 DAC(digital-analog-converter) 및 데이터전압을 화소로 출력하는 출력버퍼를 포함할 수 있다. 그리고, 데이터구동장치는 절전제어값에 따라 DAC 및 출력버퍼의 온오프를 결정할 수 있다.
데이터구동장치는 인에이블(E1, E2)로 설정된 절전제어값이 수신되는 경우, 메인통신회로도 디스에이블시킬 수 있다. 이때, 메인통신회로가 디스에이블되면 고속통신클럭이 복원되지 않기 때문에 데이터구동장치는 보조통신신호(LCK)의 전압을 로우레벨로 전환시킬 수 있다. 데이터처리장치는 보조통신신호(LCK) 전압의 이러한 전환을 인식하여 데이터구동장치가 절전모드로 진입한 것을 확인할 수 있다.
메인통신회로는 클럭트레이닝신호를 수신하여 고속통신클럭을 트레이닝하거나 임베디드클럭신호를 수신하여 고속통신클럭을 유지시킬 수 있다. 그런데, 절전모드에서 메인통신신호가 공급되지 않는 경우, 데이터구동장치는 고속통신클럭을 유지시킬 수 없게 된다. 이에 따라, 데이터구동장치는 액티브구간(T750)이 다시 시작되기 전에 클럭트레이닝신호(CT)를 데이터구동장치로 송신할 수 있다. 그리고, 데이터구동장치는 클럭트레이닝신호(CT)를 통해 다시 고속통신클럭을 트레이닝시키고, 트레이닝이 완료된 것을 보조통신신호(LCK)를 통해 데이터처리장치로 알려줄 수 있다.
디스플레이장치는 절전모드에서 정상모드로 전환할 때, 설정데이터(CFG)를 다시 보낼 수 있다. 영상데이터(RGB)는 제2데이터레이트로 송신되고, 설정데이터(CFG)는 제2데이터레이트보다 낮은 제1데이터레이트로 송신될 수 있다.
데이터구동장치는 설정데이터(CFG)를 수신하는 동작을 모두 완료하면 보조통신신호(LCK)의 전압을 로우레벨에서 하이레벨로 전환시킬 수 있다.
데이터구동장치를 절전모드 후에 고속통신클럭에 대한 클럭트레이닝부터 재시작할 것인지 아니면 설정데이터부터 다시 송수신할 것인지는 절전제어값에 따라 결정될 수 있다.
절전제어값은 제1절전제어값과 제2절전제어값을 포함할 수 있다.
여기서, 제1절전제어값은 절전모드로 진입할 것인지의 여부를 결정하는 값을 포함할 수 있다. 예를 들어, 제1절전제어값이 인에이블로 설정되어 있는 경우, 데이터구동장치는 절전모드로 진입할 수 있고, 제1절전제어값이 디스에이블로 설정되어 있는 경우, 데이터구동장치는 절전모드로 진입하지 않고 정상모드로 동작할 수 있다.
다음으로, 제2절전제어값은 절전모드가 종료된 후 어떤 프로세스부터 재시작할지를 나타낼 수 있다. 예를 들어, 제2절전제어값이 디스플레이모드를 지시하는 값인 경우 데이터처리장치와 데이터구동장치는 고속통신을 위한 클럭트레이닝 프로세스부터 재시작할 수 있다. 그리고, 제2절전제어값이 설정데이터모드를 지시하는 값인 경우 데이터처리장치와 데이터구동장치는 저속통신으로 설정데이터를 송수신하는 프로세스부터 재시작할 수 있다.
데이터구동장치는 D-메인통신회로와 데이터구동회로를 포함할 수 있다. D-메인통신회로는 메인통신라인을 통해 액티브구간에서 영상데이터 및 제1제어데이터를 수신하고, 블랭크구간에서 제2제어데이터를 수신할 수 있다. 그리고, 데이터구동회로는 영상데이터에 따라 디스플레이패널의 화소를 구동하고, 제2제어데이터에 포함되는 절전제어값에 따라 출력회로의 절전동작을 결정할 수 있다.
데이터구동회로는 절전제어값에 따라 D-메인통신회로의 절전동작도 제어할 수 있다.
데이터구동장치는 보조통신라인을 통해 보조통신신호를 송신하고, 보조통신신호를 통해 D-메인통신회로가 절전모드로 진입한 것을 나타내는 D-보조통신회로를 더 포함할 수 있다.
D-메인통신회로는 클럭트레이닝신호를 수신하여 영상데이터의 수신을 위한 고속통신클럭을 트레이닝하고, 보조통신신호는 고속통신클럭이 트레이닝된 후 D-메인통신회로가 정상모드로 진입한 것을 보조통신신호를 통해 나타낼 수 있다.
절전제어값은 D-메인통신회로의 절전동작을 제어하는 제1절전제어값과 절전모드에서 정상모드로 전환하기 위한 절차를 제어하는 제2절전제어값을 포함할 수 있다.
D-메인통신회로는, 제2절전제어값이 제1값인 경우, 클럭트레이닝신호를 수신하여 영상데이터의 수신을 위한 고속통신클럭을 트레이닝할 수 있다.
D-메인통신회로는, 제2절전제어값이 제2값인 경우, 영상데이터의 수신을 위한 제2데이터레이트보다 낮은 제1데이터레이트로의 데이터수신을 대기할 수 있다.
D-메인통신회로는, 제1데이터레이트로 설정데이터를 수신한 후에, 제2데이터레이트에 대응되는 클럭트레이닝신호를 수신할 수 있다.
D-메인통신회로는, N(N은 2이상의 자연수)개의 비트로 구성되는 심볼들을 수신하고, 각 심볼을 M(상기 N보다 작은 자연수)개의 비트로 구성되는 절전제어값으로 매칭시킬 수 있다.
데이터구동회로는, 영상데이터를 화소별로 래치하는 래치회로, 래치회로의 출력데이터를 아날로그형태의 데이터전압으로 변환하는 DAC(digital-analog-converter) 및 데이터전압을 화소로 출력하는 출력버퍼를 포함하고, 절전제어값에 따라 DAC 및 출력버퍼의 온오프를 결정할 수 있다.
데이터처리장치는 영상데이터처리회로 및 P-메인통신회로를 포함할 수 있다. 영상데이터처리회로는 디스플레이패널의 화소를 구동하기 위한 영상데이터를 처리할 수 있다. 그리고, P-메인통신회로는 메인통신라인을 통해, 영상데이터 및 제1제어데이터를 액티브구간에서 송신하고, 절전제어값을 포함하는 제2제어데이터를 블랭크구간에서 송신할 수 있다.
데이터처리장치는 보조통신라인을 통해 보조통신신호를 수신하는 P-보조통신회로를 더 포함할 수 있다. 그리고, P-메인통신회로는 절전제어값을 통해 데이터구동장치의 절전동작을 지시하는 값을 송신하고, P-보조통신회로는 보조통신신호를 통해 데이터구동장치가 절전모드로 진입한 것을 확인할 수 있다.
P-메인통신회로는, 데이터구동장치가 절전모드로 진입한 것이 확인되면, 일정 시간동안 절전모드로 동작할 수 있다.
P-메인통신회로는, 일정 시간이 경과한 후, 클럭트레이닝신호를 송신하고, P-보조통신회로를 통해 데이터구동장치가 클럭트레이닝된 것이 확인되면 영상데이터를 송신할 수 있다.
P-메인통신회로는 절전제어값을 통해 데이터구동장치의 정상동작을 지시하는 값을 송신한 후에, P-보조통신회로를 통해 데이터구동장치가 절전모드로 진입한 것을 확인하면, 클럭트레이닝신호를 데이터구동장치로 송신할 수 있다.
절전제어값은 데이터구동장치의 절전동작을 제어하는 제1절전제어값과 절전모드에서 정상모드로 전환하기 위한 절차를 제어하는 제2절전제어값을 포함할 수 있는데, P-메인통신회로는, 제2절전제어값을 제1값으로 설정하고 일정 시간 경과 후, 클럭트레이닝신호를 데이터구동장치로 송신할 수 있다.
P-메인통신회로는, 제2절전제어값을 제1값으로 설정하고 일정 시간 경과 후, 영상데이터의 송신을 위한 제2데이터레이트보다 낮은 제1데이터레이트로 설정데이터를 송신할 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 데이터통신에서의 데이터유효성을 송수신데이터의 유형 및 동작모드에 따라 서로 다른 방법으로 확인함으로써 데이터유효성 확인의 정확도 및 효율성을 높일 수 있게 된다. 그리고, 본 실시예에 의하면, 데이터통신에서 소비되는 전력량을 줄일 수 있고, 통신오류에 의해 절전모드로 잘못 진입하는 오동작의 가능성을 최소화시킬 수 있게 된다. 그리고, 본 실시예에 의하면, 복수의 데이터구동장치 중 하나에서 오류가 발생하더라도 전체 데이터구동장치를 동시에 초기화시킬 수 있고, 데이터구동장치와 데이터처리장치의 동작모드를 간단하게 동기화시킬 수 있다. 그리고, 본 실시예에 의하면, 데이터구동장치와 데이터처리장치의 동작모드에 대한 관리가 쉬워지고, 오류발생시의 복구시간이 최소화될 수 있다.
데이터처리장치는 영상데이터를 처리하고 영상데이터를 송신하는 장치일 수 있으며, 전술한 일 실시예로 한정해석될 필요가 없다. 예를 들어, 데이터처리장치는 소스드라이버로 영상데이터를 송신하는 타이밍컨트롤러일 수 있고, 타이밍컨트롤러로 영상데이터를 송신하는 호스트일 수 있다.
데이터구동장치는 영상데이터를 수신하고 영상데이터를 이용하여 디스플레이패널의 화소 구동에 관여하는 장치일 수 있으며, 전술한 일 실시예로 한정해석될 필요가 없다. 예를 들어, 데이터구동장치는 화소로 데이터전압을 공급하는 소스드라이버일 수 있고, 소스드라이버로 각 화소의 계조값을 공급하여 각 화소의 계조를 조절하는 타이밍컨트롤러일 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1모드에서 제1데이터레이트로 설정데이터를 수신하는 저속통신회로;
    제2모드에서 제2데이터레이트로 통신하기 위해 통신클럭을 트레이닝시키고, 제3모드에서 상기 통신클럭을 이용하여 영상데이터 및 제1제어데이터를 수신하고, 제4모드에서 상기 통신클럭을 이용하여 제2제어데이터를 수신하는 고속통신회로;
    상기 제1모드가 완료되면 모드를 상기 제2모드로 전환시키고, 상기 제2모드가 완료되면 모드를 상기 제3모드로 전환시키고, 상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키고, 상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 제어회로; 및
    상기 영상데이터에 따라 디스플레이패널의 화소가 구동되도록 제어하는 회로
    를 포함하는 디스플레이구동장치.
  2. 제1항에 있어서,
    상기 제2데이터레이트는 상기 제1데이터레이트보다 높은 디스플레이구동장치.
  3. 제1항에 있어서,
    상기 제어회로는,
    상기 제2모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 디스플레이구동장치.
  4. 제3항에 있어서,
    상기 고속통신회로는 클럭복원회로를 포함하고,
    상기 설정데이터에는 상기 클럭복원회로의 설정값이 포함되는 디스플레이구동장치.
  5. 제1항에 있어서,
    상기 고속통신회로는 이퀄라이저회로를 포함하고,
    상기 설정데이터에는 상기 이퀄라이저회로의 설정값이 포함되는 디스플레이구동장치.
  6. 제5항에 있어서,
    상기 제1모드가 N(N은 2 이상의 자연수)회 이상 반복 수행되는 경우, 상기 이퀄라이저회로의 설정값이 변경되어 수신되는 디스플레이구동장치.
  7. 제1항에 있어서,
    보조통신라인을 통해 보조통신신호를 송신하는 보조통신회로를 더 포함하고,
    상기 제어회로가 상기 제3모드 혹은 상기 제4모드에서 이상상태를 확인할 때, 상기 보조통신회로는 상기 보조통신신호를 통해 이상상태를 나타내는 신호를 송신하는 디스플레이구동장치.
  8. 제1항에 있어서,
    상기 영상데이터, 상기 제1제어데이터 및 상기 제2제어데이터는 임베디드클럭신호이고,
    상기 고속통신회로는 상기 임베디드클럭신호에서 클럭을 추출하여 상기 통신클럭을 유지시키는 디스플레이구동장치.
  9. 제8항에 있어서,
    상기 제어회로는,
    상기 통신클럭이 유지되지 않을 때, 이상상태로 판단하는 디스플레이구동장치.
  10. 제1항에 있어서,
    한 프레임구간 중 디스플레이를 갱신하는 액티브구간에서 상기 제3모드가 수행되고, 상기 한 프레임구간 중 블랭크구간에서 상기 제4모드가 수행되는 디스플레이구동장치.
  11. 제1모드에서 제1데이터레이트로 설정데이터를 송신하는 저속통신회로;
    제2모드에서 통신클럭을 제2데이터레이트로 트레이닝시키기 위해 클럭트레이닝신호를 송신하고, 제3모드에서 상기 통신클럭에 따라 영상데이터 및 제1제어데이터를 송신하고, 제4모드에서 상기 통신클럭에 따라 제2데이터를 송신하는 고속통신회로; 및
    상기 제1모드가 완료되면 모드를 상기 제2모드로 전환시키고, 상기 제2모드가 완료되면 모드를 상기 제3모드로 전환시키고, 상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키고, 상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 제어회로
    를 포함하는 디스플레이구동장치.
  12. 제11항에 있어서,
    상기 제2데이터레이트는 상기 제1데이터레이트보다 높은 디스플레이구동장치.
  13. 제11항에 있어서,
    상기 제어회로는,
    상기 제2모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 디스플레이구동장치.
  14. 제13항에 있어서,
    상기 제2모드에서 상기 제1모드로의 전환이 N(N은 2 이상의 자연수)회 이상 반복 수행되는 경우,
    상기 저속통신회로는,
    상기 제2데이터레이트의 통신을 위한 설정값을 변경하고 상기 설정값을 상기 설정데이터에 포함시켜 송신하는 디스플레이구동장치.
  15. 제11항에 있어서,
    보조통신라인을 통해 보조통신신호를 수신하는 보조통신회로를 더 포함하고,
    상기 제어회로는 상기 보조통신신호를 통해 각 모드에서의 이상상태를 확인하는 디스플레이구동장치.
  16. 제15항에 있어서,
    상기 보조통신신호가 하이레벨 전압에서 로우레벨 전압으로 전환하면, 상기 제어회로는 이상상태가 발생한 것으로 인식하는 디스플레이구동장치.
  17. 제1모드에서 제1데이터레이트로 설정데이터를 수신하는 단계;
    상기 제1모드가 완료되면 모드를 제2모드로 전환시키는 단계;
    상기 제2모드에서 제2데이터레이트로 통신하기 위해 통신클럭을 트레이닝시키는 단계;
    상기 제2모드가 완료되면 모드를 제3모드로 전환시키는 단계;
    상기 제3모드에서 상기 통신클럭을 이용하여 영상데이터 및 제1제어데이터를 수신하는 단계;
    제4모드에서 상기 통신클럭을 이용하여 제2제어데이터를 수신하는 단계;
    상기 제3모드에서 이상상태가 확인되면 모드를 상기 제2모드로 전환시키는 단계;
    상기 제4모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 단계; 및
    상기 영상데이터에 따라 디스플레이패널의 화소가 구동되도록 제어하는 단계
    를 포함하는 디스플레이구동방법.
  18. 상기 제2모드에서 이상상태가 확인되면 모드를 상기 제1모드로 전환시키는 단계를 더 포함하는 디스플레이구동방법.
  19. 제17항에 있어서,
    한 프레임구간 중 디스플레이를 갱신하는 액티브구간에서 상기 제3모드가 수행되고, 상기 한 프레임구간 중 블랭크구간에서 상기 제4모드가 수행되는 디스플레이구동방법.
  20. 제17항에 있어서,
    상기 제2데이터레이트는 상기 제1데이터레이트보다 높은 디스플레이구동방법.
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