WO2023100285A1

WO2023100285A1 - 加算回路

Info

Publication number: WO2023100285A1
Application number: PCT/JP2021/044064
Authority: WO
Inventors: 平和田; 英之中溝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-12-01
Filing date: 2021-12-01
Publication date: 2023-06-08
Anticipated expiration: 2024-06-01

Abstract

加算対象の信号が一端に与えられる複数の加算入力抵抗（１－１）～（１－Ｎ）と、それぞれの加算入力抵抗（１－ｎ）（ｎ＝１，・・・，Ｎ）の他端と一端が接続されている複数の伝送線路（２－１）～（２－Ｎ）と、複数の伝送線路（２－１）～（２－Ｎ）の他端の全てと一端が接続されているアイソレーション抵抗（３）と、アイソレーション抵抗（３）の他端から出力された信号の電力を増幅する増幅回路（４）とを備えるように、加算回路を構成した。

Description

加算回路

　本開示は、加算回路に関するものである。

　Ｎ個の加算対象の信号を加算する加算回路がある（特許文献１を参照）。Ｎは、２以上の整数である。
　当該加算回路は、Ｎ個の加算入力抵抗と、オペアンプとを備えている。それぞれの加算入力抵抗の一端には、加算対象の信号が与えられる。それぞれの加算入力抵抗の他端は、オペアンプの反転入力端子と接続されている。オペアンプの非反転入力端子は、グランドと接続されている。

特開昭６１－１９５４７０号公報

　加算入力抵抗とオペアンプの反転入力端子とを結ぶ線路の寄生容量は、当該線路の長さが長くなるほど大きくなる。
　特許文献１に開示されている加算回路では、Ｎ個の加算入力抵抗の全てがオペアンプの近くに配置できるとは限らない。加算対象の信号の数が多いほど、加算入力抵抗の数も多くなり、その結果、加算入力抵抗をオペアンプの近くに配置しにくくなるために、寄生容量の大きな加算入力抵抗の数が増える。加算回路が、寄生容量の大きな加算入力抵抗を有することで、加算回路における通過利得の周波数特性の平坦性が劣化してしまうことがあるという課題があった。

　本開示は、上記のような課題を解決するためになされたもので、複数の加算入力抵抗である第１の抵抗の全てを増幅回路の近くに配置できるか否かにかかわらず、通過利得の周波数特性の平坦性の劣化を防止することができる加算回路を得ることを目的とする。

　本開示に係る加算回路は、加算対象の信号が一端に与えられる複数の第１の抵抗と、それぞれの第１の抵抗の他端と一端が接続されている複数の伝送線路と、複数の伝送線路の他端の全てと一端が接続されている第２の抵抗と、第２の抵抗の他端から出力された信号の電力を増幅する増幅回路とを備えたものである。

　本開示によれば、複数の加算入力抵抗である第１の抵抗の全てを増幅回路の近くに配置できるか否かにかかわらず、通過利得の周波数特性の平坦性の劣化を防止することができる。

実施の形態１に係る加算回路を示す構成図である。実施の形態１に係る加算回路の増幅回路４を示す構成図である。実施の形態１に係る加算回路における通過利得の周波数特性の一例を示す説明図である。実施の形態２に係る加算回路の増幅回路４を示す構成図である。

　以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
　図１は、実施の形態１に係る加算回路を示す構成図である。
　図２は、実施の形態１に係る加算回路の増幅回路４を示す構成図である。
　図１に示す加算回路は、加算入力抵抗（第１の抵抗）１－１～１－Ｎ、伝送線路２－１～２－Ｎ、アイソレーション抵抗（第２の抵抗）３及び増幅回路４を備えている。
　増幅回路４は、オペアンプ１１、帰還抵抗１２及びコンデンサ１３を備えている。

　加算入力抵抗１－ｎ（ｎ＝１，・・・，Ｎ）は、例えば、チップ抵抗、又は、金属皮膜抵抗によって実現される。Ｎは、２以上の整数である。
　加算入力抵抗１－ｎの一端には、加算対象の信号が与えられる。加算対象の信号の電圧は、Ｖ_ｎである。
　加算入力抵抗１－ｎの他端は、伝送線路２－ｎの一端と接続されている。
　加算入力抵抗１－ｎは、加算対象の信号の電圧Ｖ_ｎを降下させ、電圧降下後の信号を伝送線路２－ｎに出力する。
　図１に示す加算回路では、加算入力抵抗１－ｎが、チップ抵抗、又は、金属皮膜抵抗によって実現されている。加算入力抵抗１－ｎは、加算対象の信号の電圧Ｖ_ｎを降下させることができればよく、例えば、トランジスタのような能動素子によって実現されていてもよい。
　また、加算入力抵抗１－ｎは、抵抗値が固定の抵抗であってもよいし、抵抗値が可変の抵抗であってもよい。

　伝送線路２－ｎ（ｎ＝１，・・・，Ｎ）は、例えば、同軸ケーブル、プリント基板上のマイクロストリップ線路、コプレーナ線路、又は、導波管によって実現される。
　伝送線路２－ｎの一端は、加算入力抵抗１－ｎの他端と接続されている。
　伝送線路２－ｎの他端は、アイソレーション抵抗３の一端と接続されている。
　伝送線路２－ｎは、加算入力抵抗１－ｎによる電圧降下後の信号をアイソレーション抵抗３まで伝送させる。

　アイソレーション抵抗３は、例えば、チップ抵抗、又は、金属皮膜抵抗によって実現される。
　アイソレーション抵抗３の一端は、伝送線路２－１～２－Ｎの他端の全てと接続されている。
　アイソレーション抵抗３の他端は、増幅回路４の入力端子と接続されている。
　アイソレーション抵抗３は、伝送線路２－１～２－Ｎを通過してきたＮ個の信号の合成信号の電圧を降下させる。
　アイソレーション抵抗３は、電圧降下後の合成信号を増幅回路４に出力する。
　アイソレーション抵抗３の抵抗値は、加算入力抵抗１－ｎ（ｎ＝１，・・・，Ｎ）の抵抗値よりも大きい。
　図１に示す加算回路では、アイソレーション抵抗３が、チップ抵抗、又は、金属皮膜抵抗によって実現されている。アイソレーション抵抗３は、合成信号の電圧を降下させることができればよく、例えば、トランジスタのような能動素子によって実現されていてもよい。
　また、アイソレーション抵抗３は、抵抗値が固定の抵抗であってもよいし、抵抗値が可変の抵抗であってもよい。

　増幅回路４は、アイソレーション抵抗３による電圧降下後の合成信号の電力を増幅する。
　オペアンプ１１は、例えば、バイポーラトランジスタ、又は、ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）によって実現される。
　オペアンプ１１は、第１の入力端子（以下「反転入力端子」という）１１ａと、第２の入力端子（以下「非反転入力端子」という）１１ｂと、電力増幅後の信号を出力する出力端子１１ｃとを有している。
　オペアンプ１１の出力端子１１ｃは、帰還抵抗１２の一端及びコンデンサ１３の一端のそれぞれと接続されている。
　オペアンプ１１の反転入力端子１１ａは、アイソレーション抵抗３の他端、帰還抵抗１２の他端及びコンデンサ１３の他端のそれぞれと接続されている。
　オペアンプ１１の非反転入力端子１１ｂは、グランドと接続されている。したがって、非反転入力端子１１ｂには、定電圧として、０Ｖが印加されている。
　オペアンプ１１は、反転入力端子１１ａに印加されている電圧と非反転入力端子１１ｂに印加されている電圧との電圧差を増幅する。
　オペアンプ１１の出力端子１１ｃから、当該電圧差に比例する電圧Ｖ_Ｏを有する信号が外部に出力される。
　アイソレーション抵抗３とオペアンプ１１の反転入力端子１１ａとを結ぶ線路の長さは、伝送線路２－ｎ（ｎ＝１，・・・，Ｎ）の長さよりも短い。

　帰還抵抗１２は、例えば、チップ抵抗、又は、金属皮膜抵抗によって実現される。
　帰還抵抗１２の一端は、オペアンプ１１の出力端子１１ｃ及びコンデンサ１３の一端のそれぞれと接続されている。
　帰還抵抗１２の他端は、オペアンプ１１の反転入力端子１１ａ、コンデンサ１３の他端及びアイソレーション抵抗３の他端のそれぞれと接続されている。
　帰還抵抗１２は、オペアンプ１１の出力端子１１ｃから出力された信号の電圧を降下させ、電圧降下後の信号をオペアンプ１１の反転入力端子１１ａに出力する。
　図２に示す増幅回路４では、帰還抵抗１２が、チップ抵抗、又は、金属皮膜抵抗によって実現されている。帰還抵抗１２は、オペアンプ１１の出力端子１１ｃから出力された信号の電圧を降下させることができればよく、例えば、トランジスタのような能動素子によって実現されていてもよい。
　また、帰還抵抗１２は、抵抗値が固定の抵抗であってもよいし、抵抗値が可変の抵抗であってもよい。

　コンデンサ１３は、例えば、セラミックコンデンサ、又は、電界コンデンサによって実現される。
　コンデンサ１３の一端は、オペアンプ１１の出力端子１１ｃ及び帰還抵抗１２の一端のそれぞれと接続されている。
　コンデンサ１３の他端は、オペアンプ１１の反転入力端子１１ａ、帰還抵抗１２の他端及びアイソレーション抵抗３の他端のそれぞれと接続されている。
　コンデンサ１３は、オペアンプ１１の出力端子１１ｃに印加されている電圧と反転入力端子１１ａに印加されている電圧との電位差に応じた電荷を蓄える静電容量を有している。
　コンデンサ１３は、負帰還をかけている増幅回路４の安定性を保つために設けられている。このため、コンデンサ１３が有する静電容量は、所望の周波数特性、又は、安定性に応じて決定される。
　図２に示す増幅回路４では、コンデンサ１３が、セラミックコンデンサ、又は、電界コンデンサによって実現されている。しかし、これは一例に過ぎず、コンデンサ１３は、トランジスタのような能動素子によって実現されていてもよい。
　また、コンデンサ１３は、容量値が固定のコンデンサであってもよいし、容量値が可変のコンデンサであってもよい。

　次に、図１に示す加算回路の動作について説明する。
　ここでは、説明の便宜上、Ｎ＝４の例を説明する。
　また、加算入力抵抗１－１～１－４におけるそれぞれの抵抗値がＲ_ＣＨであり、アイソレーション抵抗３の抵抗値がＲ_ＩＳであり、帰還抵抗１２の抵抗値がＲ_ＲＥであるものとする。
　また、４つの加算対象の信号の電圧Ｖ_ｎが同じであるものとする。Ｖ_１＝Ｖ_２＝Ｖ_３＝Ｖ_４である。
　さらに、加算入力抵抗１－ｎと伝送線路２－ｎとを結ぶ線路、伝送線路２－ｎとアイソレーション抵抗３とを結ぶ線路及びアイソレーション抵抗３と増幅回路４とを結ぶ線路のそれぞれには、寄生成分が無いものとする。

　加算入力抵抗１－ｎ（ｎ＝１，・・・，４）は、加算対象の信号が与えられると、加算対象の信号の電圧Ｖ_ｎを降下させ、電圧降下後の信号を伝送線路２－ｎに出力する。
　電圧降下後の信号の電圧は、Ｖ_ｎ’であり、Ｖ_ｎ＞Ｖ_ｎ’である。Ｖ_１＝Ｖ_２＝Ｖ_３＝Ｖ_４であって、加算入力抵抗１－１～１－Ｎにおけるそれぞれの抵抗値は、同じＲ_ＣＨであるため、Ｖ_１’＝Ｖ_２’＝Ｖ_３’＝Ｖ_４’である。
　加算入力抵抗１－ｎから伝送線路２－ｎには、電流Ｉ_ｎが流れる。Ｖ_１＝Ｖ_２＝Ｖ_３＝Ｖ_４であって、加算入力抵抗１－１～１－Ｎにおけるそれぞれの抵抗値は、同じＲ_ＣＨであるため、Ｉ_１＝Ｉ_２＝Ｉ_３＝Ｉ_４＝Ｉである。

　伝送線路２－ｎ（ｎ＝１，・・・，４）は、加算入力抵抗１－ｎから、電圧がＶ_ｎ’で、電流がＩ_ｎの信号を受けると、当該信号をアイソレーション抵抗３まで伝送させる。

　伝送線路２－１～２－Ｎを通過してきたＮ個の信号は、互いに合成される。Ｎ個の信号の合成信号の電圧は、Ｖ_ｎ’であり、合成信号の電流ΣＩは、以下の式（１）のように表される。
ΣＩ＝Ｉ_１＋Ｉ_２＋Ｉ_３＋Ｉ_４（１）

　Ｉ_１＝Ｉ_２＝Ｉ_３＝Ｉ_４＝Ｉであるため、合成信号の電流ΣＩは、以下の式（２）のように表される。
ΣＩ＝４Ｉ　　　　　　　　（２）

　アイソレーション抵抗３は、合成信号の電圧Ｖ_ｎ’を降下させ、電圧降下後の合成信号を増幅回路４におけるオペアンプ１１の反転入力端子１１ａに出力する。
　アイソレーション抵抗３による電圧降下後の合成信号の電圧は、Ｖ_ｎ”であり、電圧降下後の合成信号の電流は、ΣＩである。
　アイソレーション抵抗３の抵抗値Ｒ_ＩＳは、加算入力抵抗１－ｎ（ｎ＝１，・・・，４）の抵抗値Ｒ_ＣＨよりも大きい。このため、オペアンプ１１の反転入力端子１１ａから加算入力抵抗１－ｎの一端を見たインピーダンスを大きくすることができる。オペアンプ１１の反転入力端子１１ａから加算入力抵抗１－ｎの一端を見たインピーダンスを大きくできる分だけ、加算入力抵抗１－ｎとオペアンプ１１との間にある伝送線路２－ｎの寄生容量の影響を小さくすることができる。

　オペアンプ１１の非反転入力端子１１ｂは、グランドと接続されているため、負帰還をかけたイマジナリーショートが成立している。このため、オペアンプ１１の反転入力端子１１ａの電位は、非反転入力端子１１ｂと同じ電位になる。即ち、オペアンプ１１の反転入力端子１１ａの電位は、０［Ｖ］になる。
　したがって、加算対象の信号の電圧Ｖ_ｎ（ｎ＝１，・・・，４）は、以下の式（３）のように表される。
Ｖ_ｎ＝Ｒ_ＣＨ・Ｉ_ｎ＋Ｒ_ＩＳ・ΣＩ　　　　　　　　　（３）

　帰還抵抗１２は、オペアンプ１１の出力端子１１ｃから出力された信号の電圧Ｖ_Ｏを降下させ、電圧降下後の信号をオペアンプ１１の反転入力端子１１ａに出力する。
　帰還抵抗１２を流れる電流がＩ_ＲＥであるとすれば、信号の電圧Ｖ_Ｏは、以下の式（４）のように表される。

Ｖ_Ｏ＝Ｒ_ＲＥ・Ｉ_ＲＥ（４）
Ｉ_ＲＥ＝ΣＩ　　　　　　　（５）
　また、式（２）～（５）より、信号の電圧Ｖ_Ｏは、以下の式（６）のように表される。

　例えば、４つの加算対象の信号が等振幅で加算される場合において、オペアンプ１１の利得が、Ｖ_Ｏ＝４Ｖ_ｎとなるような利得を有していれば、以下の式（７）が成立する。
Ｒ_ＣＨ＋４Ｒ_ＩＳ＝Ｒ_ＲＥ（７）
　ここでは、Ｎ＝４の例を示しているが、Ｎを一般化すれば、以下の式（８）が成立する。
Ｒ_ＣＨ＋Ｎ・Ｒ_ＩＳ＝Ｒ_ＲＥ（８）

　特許文献１に開示されている加算回路では、Ｎ個の抵抗（以下「加算入力抵抗」という）の抵抗値がＲ_ＣＨ、オペアンプの反転入力端子とオペアンプの出力端子との間に接続されている帰還抵抗の抵抗値がＲ_ＲＥであるとすれば、以下の式（９）が成立する。
Ｎ・Ｒ_ＣＨ＝Ｒ_ＲＥ（９）

　式（８）及び式（９）が示すように、図１に示す加算回路と、特許文献１に開示されている加算回路とでは、抵抗値の決め方が異なる。

　図３は、実施の形態１に係る加算回路における通過利得の周波数特性の一例を示す説明図である。
　図３において、横軸は周波数［Ｈｚ］を示し、縦軸は通過利得［ｄＢ］を示している。
　また、実線は、図１に示す加算回路における通過利得の周波数特性を示し、破線は、特許文献１に開示されている加算回路における通過利得の周波数特性を示している。図３の例では、Ｎ＝４である。
　特許文献１に開示されている加算回路では、スペースの都合上、Ｎ個の加算入力抵抗の全てがオペアンプの近くに配置できるとは限らない。加算対象の信号の数が多いほど、加算入力抵抗の数も多くなり、その結果、加算入力抵抗をオペアンプの近くに配置しにくくなるために、寄生容量の大きな加算入力抵抗の数が増える。当該加算回路が、寄生容量の大きな加算入力抵抗を有することで、当該加算回路の安定性が劣化してしまうことがある。また、図３に示すように、当該加算回路における通過利得の周波数特性の平坦性が劣化してしまうことがある。

　図１に示す加算回路では、アイソレーション抵抗３がオペアンプ１１の近くに配置されていれば、Ｎ個の加算入力抵抗１－１～１－Ｎの全てがオペアンプ１１の近くに配置されているか否かにかかわらず、図３に示すように、加算回路における通過利得の周波数特性の平坦性の劣化を抑えることができる。
　図１に示す加算回路が備えるアイソレーション抵抗３の数は、１つであり、１つのアイソレーション抵抗３だけであれば、アイソレーション抵抗３をオペアンプ１１の近くに配置できる可能性が高い。アイソレーション抵抗３をオペアンプ１１の近くに配置することで、アイソレーション抵抗３の他端とオペアンプ１１の反転入力端子１１ａとを結ぶ線路の長さが短くなれば、アイソレーション抵抗３とオペアンプ１１の反転入力端子１１ａとの間に生じる寄生容量が、無視できるほどに小さくなる。図１に示す加算回路では、アイソレーション抵抗３の他端とオペアンプ１１の反転入力端子１１ａとを結ぶ線路の長さが、伝送線路２－ｎの長さよりも短い。

　また、図１に示す加算回路では、アイソレーション抵抗３の抵抗値Ｒ_ＩＳが、加算入力抵抗１－ｎ（ｎ＝１，・・・，４）の抵抗値Ｒ_ＣＨよりも大きい。アイソレーション抵抗３の抵抗値Ｒ_ＩＳが、加算入力抵抗１－ｎの抵抗値Ｒ_ＣＨよりも大きければ、アイソレーション抵抗３が設けられていない加算回路よりも、オペアンプ１１の反転入力端子１１ａから加算入力抵抗１－ｎの一端を見たインピーダンスが大きくなる。オペアンプ１１の反転入力端子１１ａから加算入力抵抗１－ｎの一端を見たインピーダンスが大きくなることで、加算入力抵抗１－ｎとオペアンプ１１との間にある伝送線路２－ｎの寄生容量の影響が小さくなる。
　アイソレーション抵抗３の他端とオペアンプ１１の反転入力端子１１ａとの間に生じる寄生容量が無視できるほどに小さく、かつ、伝送線路２－ｎの寄生容量の影響が小さいため、加算回路の安定性の劣化を抑えることができる。また、加算回路における通過利得の周波数特性の平坦性の劣化を抑えることができる。

　以上の実施の形態１では、加算対象の信号が一端に与えられる複数の加算入力抵抗１－１～１－Ｎと、それぞれの加算入力抵抗１－ｎ（ｎ＝１，・・・，Ｎ）の他端と一端が接続されている複数の伝送線路２－１～２－Ｎと、複数の伝送線路２－１～２－Ｎの他端の全てと一端が接続されているアイソレーション抵抗３と、アイソレーション抵抗３の他端から出力された信号の電力を増幅する増幅回路４とを備えるように、加算回路を構成した。したがって、加算回路は、複数の加算入力抵抗１－１～１－Ｎの全てを増幅回路４の近くに配置できるか否かにかかわらず、通過利得の周波数特性の平坦性の劣化を防止することができる。

　図１に示す加算回路では、加算入力抵抗１－１～１－Ｎにおけるそれぞれの抵抗値が同じＲ_ＣＨであるものを示している。しかし、これは一例に過ぎず、加算入力抵抗１－１～１－Ｎにおけるそれぞれの抵抗値が互いに異なっていてもよい。

　図１に示す加算回路では、増幅回路４がコンデンサ１３を備えている。コンデンサ１３は、負帰還をかけた増幅回路４の安定性を保つために設けられている。増幅回路４がコンデンサ１３を備えていなくても、増幅回路４の安定性を保つことができれば、増幅回路４がコンデンサ１３を備えていなくてもよい。

実施の形態２．
　図１に示す加算回路では、オペアンプ１１の非反転入力端子１１ｂがグランドと接続されている。
　実施の形態２では、オペアンプ１１の非反転入力端子１１ｂが電圧源１４と接続されている加算回路について説明する。

　実施の形態２に係る加算回路の構成は、実施の形態１に係る加算回路の構成と同様であり、実施の形態２に係る加算回路を示す構成図は、図１である。
　図４は、実施の形態２に係る加算回路の増幅回路４を示す構成図である。図４において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
　電圧源１４は、定電圧をオペアンプ１１の非反転入力端子１１ｂに出力する。
　オペアンプ１１の非反転入力端子１１ｂが電圧源１４と接続されている場合も、非反転入力端子１１ｂがグランドと接続されている場合と同様に、オペアンプ１１は、反転入力端子１１ａに印加されている電圧と非反転入力端子１１ｂに印加されている電圧との電圧差を増幅する。
　したがって、実施の形態２に係る加算回路は、実施の形態１に係る加算回路と同様に、複数の加算入力抵抗１－１～１－Ｎの全てを増幅回路４の近くに配置できるか否かにかかわらず、通過利得の周波数特性の平坦性の劣化を防止することができる。

　なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

　本開示は、加算回路に適している。

　１－１～１－Ｎ　加算入力抵抗（第１の抵抗）、２－１～２－Ｎ　伝送線路、３　アイソレーション抵抗（第２の抵抗）、４　増幅回路、１１　オペアンプ、１１ａ　反転入力端子（第１の入力端子）、１１ｂ　非反転入力端子（第２の入力端子）、１１ｃ　出力端子、１２　帰還抵抗、１３　コンデンサ、１４　電圧源。

Claims

　加算対象の信号が一端に与えられる複数の第１の抵抗と、
　それぞれの第１の抵抗の他端と一端が接続されている複数の伝送線路と、
　前記複数の伝送線路の他端の全てと一端が接続されている第２の抵抗と、
　前記第２の抵抗の他端から出力された信号の電力を増幅する増幅回路と
　を備えた加算回路。
　前記増幅回路は、
　前記第２の抵抗の他端から出力された信号が与えられる第１の入力端子と、定電圧が印加される第２の入力端子と、電力増幅後の信号を出力する出力端子とを有するオペアンプと、
　前記オペアンプの出力端子と一端が接続され、前記第１の入力端子と他端が接続されている帰還抵抗と
　を備えていることを特徴とする請求項１記載の加算回路。
　前記第１の入力端子が反転入力端子であり、前記第２の入力端子が非反転入力端子であることを特徴とする請求項２記載の加算回路。
　前記増幅回路は、
　前記オペアンプの出力端子と一端が接続され、前記第１の入力端子と他端が接続されているコンデンサを備えていることを特徴とする請求項２記載の加算回路。
　前記第２の抵抗の抵抗値が、それぞれの第１の抵抗の抵抗値よりも大きいことを特徴とする請求項１記載の加算回路。
　前記第２の抵抗と前記増幅回路とを結ぶ線路の長さが、それぞれの伝送線路の長さよりも短いことを特徴とする請求項１記載の加算回路。