WO2023066066A1 - 一种支持码字同步的伴随式计算方法及计算电路、装置、设备及介质 - Google Patents

一种支持码字同步的伴随式计算方法及计算电路、装置、设备及介质 Download PDF

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WO2023066066A1
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adder
data block
register
multiplier
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吕晨阳
曾智鸣
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深圳市紫光同创电子有限公司
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    • H03M13/33—Synchronisation based on error coding or decoding

Definitions

  • the present application relates to the technical field of channel decoding, in particular to an adjoint calculation method supporting codeword synchronization, a calculation circuit, a device, a device and a medium.
  • a (528,514) RS codeword which includes 528 10bit symbols, where 528 represents the RS codeword length, 514 represents the length of information in the RS codeword, if the jth symbol is r j-1 , then the RS codeword can be expressed as [r 0 , r 1 , r 2 , L, r 526 , r 527 ], the RS codeword has 14 syndromes in total, and the calculation of the ith syndrome S i is:
  • rj-1 is the jth symbol of the RS codeword, where 0 ⁇ j ⁇ 527; ai is the ith element in the finite field, where 0 ⁇ i ⁇ 13; N is the length of the RS codeword;
  • FIG. 1 it is a schematic diagram of the hardware implementation framework of the adjoint calculation of the 160-bit bit width (528, 514) RS codeword in the prior art.
  • the adjoint calculation of an RS codeword can only be obtained after receiving the complete codeword , by judging the adjoint formula to perform codeword synchronization, when searching for the exact position of the beginning of the RS codeword, the calculation speed is slow, time-consuming and inefficient.
  • the present application provides an adjoint calculation method supporting codeword synchronization, which solves the problem of slow calculation speed, long time consumption, low efficiency, and iteratively improving synchronization speed when using the adjoint calculation module to support codeword synchronization.
  • the present application also provides an adjoint calculation circuit supporting codeword synchronization, which can also solve the above problems.
  • the embodiment of the present application provides an adjoint calculation method supporting codeword synchronization, the method comprising:
  • N is the RS code word length
  • K is the information length in the RS code word
  • m is the symbol rate
  • the 0bit of the first data block of the previous (N, K) RS codeword is the starting position, and the 0bit of the nth data block of the previous (N, K) RS codeword Get the first set of adjoint formulas for the end position;
  • n groups of syndromes corresponding to two (N, K) RS codewords are obtained through iterative processing of the data block and the first group of syndromes.
  • said acquiring the first group of syndromes specifically includes:
  • the result obtained after accumulating the intermediate result of the previous data block is taken as the intermediate result of the current data block; zero is added to the addition result of the first data block;
  • the nth intermediate result of the first (N, K) RS codeword is the first group of syndromes.
  • the iterative processing includes:
  • the 0bit of the nth data block of the previous (N, K) RS codeword is the starting position, and the n-1th data block of the next (N, K) RS codeword is the end position;
  • the addition result of the n-1th data block of the previous (N, K) RS codeword is raised, and then the addition result of the next (N, K) RS codeword is added to the n-1th data block. times, and then accumulate the ascending results of the n-1th syndrome, and the final result of the accumulation is the nth group of syndromes.
  • the addition result of the n-1th data block of the previous (N, K) RS codeword is upgraded, including: the n-1th data block of the previous (N, K) RS codeword
  • the addition result of is multiplied to the N-1 power of the finite field elements.
  • the addition result of the n-1th data block of the next (N, K) RS codeword descends, including: the n-1th data block of the next (N, K) RS codeword
  • the addition result of is multiplied to the -1 power of the finite field elements.
  • the ascending order of the n-1th syndrome includes:
  • the n-1th syndrome multiplies the element of the finite field power.
  • the embodiment of the present application also provides an adjoint calculation circuit that supports codeword synchronization, and the calculation circuit includes:
  • Input node input input signal
  • the input port of the first multiplier is connected to the input node
  • the input port of the first adder is connected to the output port of the first multiplier
  • the input port of the first register is connected to one of the output ports of the first adder
  • the input port of the second register is connected to another output port of the first adder
  • the input port of the second multiplier is connected to the output port of the first register
  • a second adder one of the input ports of the second adder is connected to the output port of the second multiplier; the other input port of the second adder is connected to one of the first adders output port;
  • the input port of the third register is connected to the output port of the second adder
  • one of the input ports of the mux selector is connected to the output port of the third register
  • a third multiplier the input port of the third multiplier is connected to the output port of the mux selector
  • one of the input ports of the third adder is connected to the output port of the third multiplier
  • a fourth adder one of the input ports of the fourth adder is connected to the input port of the third adder; one of the output ports of the fourth adder is connected to the output node;
  • a fourth multiplier connected between the first adder and the third adder, the input end of the fourth adder is connected to one of the output ports of the first adder, and the fourth adder The output port of the device is connected to another input port of the third adder;
  • the fifth multiplier is connected between the fourth adder and the second register; the input of the fifth multiplier is connected to the output port of the second register, and the output port of the fifth multiplier connected to the input port of the fourth adder;
  • the fourth register is connected between the mux selector and the fourth adder; the input port of the fourth register is connected to another output port of the fourth adder, and the output port of the fourth register Connect to the other input port of the mux selector.
  • calculation circuit also includes:
  • the counter is used for counting the input data blocks and controlling the reading and writing positions of the register data.
  • the embodiment of the present application also provides an adjoint calculation device supporting codeword synchronization, the device includes:
  • the receiving module is used to receive the (N, K) RS code word and store it in the data register;
  • Division module for dividing each (N, K) RS code word into n data blocks, the data bit width of each data block is Wherein, N is the RS codeword length, K is the information length in the RS codeword, and m is the symbol rate;
  • the first acquisition module is used for the 0bit of the first data block of the previous (N, K) RS codeword as the starting position, and the 0bit of the nth data block of the previous (N, K) RS codeword Get the first set of adjoint formulas for the end position;
  • the second obtaining module is used for iteratively processing the data block and the first group of syndromes to obtain n groups of syndromes corresponding to two (N, K) RS codewords.
  • the embodiment of the present application also provides an electronic device, wherein the electronic device includes:
  • processors one or more processors
  • the one or more application programs are stored in the memory and configured to be executed by the one or more processors, the one or more application programs are configured to perform As mentioned above, it supports the adjoint calculation method of codeword synchronization.
  • the embodiment of the present application also provides a computer-readable storage medium, wherein program code is stored in the computer-readable storage medium, and the program code can be invoked by a processor to execute the above-mentioned codeword synchronization support Adjoint calculation method.
  • An adjoint calculation method that supports codeword synchronization provided by the embodiment of the application greatly improves the speed of searching for the initial position, increases the calculation speed, and saves logic units and storage space; a support codeword provided by the embodiment of the application Synchronous adjoint calculation circuit, adding the function of adjoint calculation module, can support code word synchronization.
  • Fig. 1 is the hardware implementation framework schematic diagram of the adjoint calculation of 160bit bit width (528,514) RS code in the background technology;
  • Fig. 2 is a schematic diagram of iterations during an adjoint calculation method that supports codeword synchronization provided by an embodiment of the present application;
  • FIG. 3 is a schematic diagram of an iterative calculation reference timing for an adjoint calculation method supporting codeword synchronization provided in an embodiment of the present application;
  • FIG. 4 is a schematic framework diagram of an adjoint calculation circuit supporting codeword synchronization provided in an embodiment of the present application
  • Fig. 5 is the frame schematic diagram of a group of adjoint computing circuit in Fig. 4 circuit
  • FIG. 6 is a schematic structural diagram of an adjoint computing device supporting codeword synchronization provided in an embodiment of the present application
  • FIG. 7 is a schematic structural diagram of an electronic device provided in an embodiment of the present application.
  • FIG. 8 is a computer-readable storage medium provided by an embodiment of the present application.
  • first”, “second”, and “third” in this application are used for descriptive purposes only, and cannot be understood as indicating or implying relative importance or implicitly specifying the quantity of indicated technical features. Thus, features defined as “first”, “second”, and “third” may explicitly or implicitly include at least one of these features.
  • “plurality” means at least two, such as two, three, etc., unless otherwise specifically defined. All directional indications (such as up, down, left, right, front, back%) in the embodiments of the present application are only used to explain the relative positional relationship between the various components in a certain posture (as shown in the drawings) , sports conditions, etc., if the specific posture changes, the directional indication also changes accordingly.
  • An adjoint calculation method supporting codeword synchronization is two (528,514) RS codewords, each RS codeword is composed of 33 data blocks (block), each The data bit width of a block is 160bit, with the 0Bit of the first block of the first input RS codeword as the starting position, and the 159Bit of the 33rd block of the first RS codeword as the end position, calculate the first A companion formula S i 0 , specifically:
  • R is the result obtained by calculating the 16 symbol data of each valid valid
  • J is the intermediate result after the result of each valid valid is added to the result of one clock
  • ⁇ is the element in the finite field
  • J 32 is the adjoint formula S i calculated with the 0Bit of the first block of the first input codeword as the starting position 0 .
  • the syndrome S i 0 can also be obtained from the first RS codeword through an existing syndrome calculation formula.
  • S i 1 is the adjoint formula obtained by taking the 0th bit of the second valid valid bit of the first RS codeword as the starting position and taking the 159th bit of the first valid valid bit of the second RS codeword as the ending position, that is, [r -16 , r -15 , r -14 , L, r 510 , r 511 ] symbol syndrome.
  • t represents the starting bit position of the resulting syndrome.
  • the data When decoding the RS codeword, the data needs to be synchronized, that is, to accurately find the starting position of each codeword. Therefore, it is necessary to search for the synchronization code to find the exact position before decoding.
  • the 14 syndromes calculated by it are all 0. According to this characteristic, it is judged whether the code word is synchronously completed through the calculation result of the syndrome.
  • a (528, 514) RS codeword includes 528 10-bit symbols, and the existing syndrome algorithm needs a complete codeword period T to calculate the syndrome of an RS codeword (if the data valid is bus type, then For 33 clks, at least 5280 ⁇ T clks are needed to traverse 5280 possible starting positions.
  • T is the cycle of a code word
  • FIG. 3 is a schematic diagram of the parallel iterative calculation adjoint of two RS codewords, in which each codeword actually has 33 blocks, Clock is the clock waveform, data- in is the data bit width 160bit in the circuit, that is, 16 symbols, eocw is the end flag bit of the code word, sdm_vld is the valid of the adjoint formula obtained by the existing algorithm, and sdm_vld_ite is the adjoint formula obtained by the parallel iterative algorithm of the embodiment of the present application valid, the two signals are taken as mux, and 33 codeword adjoint formulas calculated with different bits as the initial positions can be obtained through the two codewords.
  • Figure 4 it is a schematic diagram of the framework of an adjoint calculation circuit supporting codeword synchronization in the embodiment of the present application
  • Figure 5 is a schematic diagram of the framework of a group of adjoint calculation circuits in the circuit of Figure 4, and the calculation circuit includes:
  • a first multiplier 1, the input port of the first multiplier 1 is connected to the input node;
  • a first adder 2 the input port of the first adder 2 is connected to the output port of the first multiplier 1;
  • a first register 3 the input port of the first register 3 is connected to one of the output ports of the first adder 2;
  • the second register 4 the input port of the second register 4 is connected to another output port of the first adder 2;
  • a second multiplier 5 the input port of the second multiplier 5 is connected to the output port of the first register 3;
  • a second adder 6, one of the input ports of the second adder 6 is connected to the output port of the second multiplier 5; the other input port of the second adder 6 is connected to the first adder One of the output ports of device 2;
  • a third register 7, the input port of the third register 7 is connected to the output port of the second adder 6;
  • one of the input ports of the mux selector 8 is connected to the output port of the third register 7;
  • the third multiplier 9, the input port of the third multiplier 9 is connected to the output port of the mux selector 8;
  • a third adder 10 one of the input ports of the third adder 10 is connected to the output port of the third multiplier 9;
  • a fourth adder 11 one of the input ports of the fourth adder 11 is connected to the input port of the third adder 10; one of the output ports of the fourth adder 11 is connected to the output node;
  • the fourth multiplier 12 is connected between the first adder 2 and the third adder 10, the input end of the fourth adder 12 is connected to one of the output ports of the first adder 2, The output port of the fourth adder 12 is connected to another input port of the third adder 10;
  • the fifth multiplier 13 is connected between the fourth adder 11 and the second register 4; the input end of the fifth multiplier 13 is connected to the output port of the second register 4, and the fifth The output port of the multiplier 13 is connected to the input port of the fourth adder 11;
  • the fourth register 14 is connected between the mux selector 8 and the fourth adder 11; the input port of the fourth register 14 is connected to another output port of the fourth adder 11, and the first The output port of the four register 14 is connected to another input port of the mux selector 8 .
  • a new calculation logic unit is constructed, which iterates with the result calculated under the current clock, the adjoint result calculated by the previous block as the initial position, and the previously stored data.
  • the mux selector is added.
  • the adjoint formula under the previous block is used for calculation.
  • the adjoint formula obtained under the normal algorithm is selected, and then the adjoint formula calculated after iteration is selected.
  • the efficiency of searching for the synchronization code to find the exact position is significantly improved.
  • the computing circuit also includes:
  • the counter is used for counting the input data blocks and controlling the reading and writing positions of the register data.
  • FIG. 6 shows an adjoint computing device 200 supporting codeword synchronization provided by an embodiment of the present application, which includes: a receiving module 210, a dividing module 220, a first obtaining module 230 and a second obtaining module 240 .
  • the receiving module 210 is used to receive the (N, K) RS code word and store it in the data register;
  • the division module 220 is used for dividing each (N, K) RS code word into n data blocks, and the data bit width of each data block is Wherein, N is the RS codeword length, K is the information length in the RS codeword, and m is the symbol rate;
  • the first acquisition module 230 is used for the 0bit of the first data block of the previous (N, K) RS code word as the starting position, and the 0 bit of the nth data block of the previous (N, K) RS code word Get the first set of adjoint formulas for the end position;
  • the second obtaining module 240 is configured to iteratively process the data block and the first group of syndromes to obtain n groups of syndromes corresponding to two (N, K) RS codewords.
  • each embodiment in this specification is described in a progressive manner, and each embodiment focuses on the differences from other embodiments.
  • the same and similar parts in each embodiment refer to each other, that is, Can.
  • the description is relatively simple, and for related parts, please refer to part of the description of the method embodiments. Any of the processing methods described in the method embodiments can be implemented by corresponding processing modules in the device embodiments, and details will not be repeated in the device embodiments.
  • another electronic device 300 including a processor 310 that can execute the above-mentioned adjoint calculation method with codeword synchronization is provided in the embodiment of the present application.
  • the electronic device 300 also includes one or more processors 310, memory 320, and one or more application programs.
  • the memory 320 stores programs capable of executing the content in the foregoing embodiments, and the processor 310 can execute the programs stored in the memory 320 .
  • the processor 310 may include one or more cores for processing data and a message matrix unit.
  • the processor 310 uses various interfaces and lines to connect various parts of the entire electronic device, and executes electronic operations by running or executing instructions, programs, code sets or instruction sets stored in the memory 320, and calling data stored in the memory 320.
  • the processor 310 may adopt at least one of Digital Signal Processing (Digital Signal Processing, DSP), Field-Programmable Gate Array (Field-Programmable Gate Array, FPGA), and Programmable Logic Array (Programmable Logic Array, PLA). implemented in the form of hardware.
  • DSP Digital Signal Processing
  • FPGA Field-Programmable Gate Array
  • PLA Programmable Logic Array
  • the processor 310 may integrate one or a combination of a central processing unit (Central Processing Unit, CPU), an image processor (Graphics Processing Unit, GPU), a modem, and the like.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the CPU mainly handles the operating system, user interface and application programs, etc.
  • the GPU is used to render and draw the displayed content
  • the modem is used to handle wireless communication. It can be understood that, the above-mentioned modem may not be integrated into the processor 310, but may be realized by a communication chip alone.
  • the memory 320 may include a random access memory 320 (Random Access Memory, RAM), and may also include a read-only memory 320 (Read-Only Memory). Memory 320 may be used to store instructions, programs, codes, sets of codes, or sets of instructions.
  • the memory 320 may include a program storage area and a data storage area, wherein the program storage area may store instructions for implementing an operating system, instructions for implementing at least one function (such as a power-on function, a power-off function, etc.), and instructions for implementing an operating system. Instructions and the like of each method embodiment described below.
  • the storage data area can also store data created by the terminal during use, and the like.
  • FIG. 6 shows a structural block diagram of a computer-readable storage medium 400 provided by an embodiment of the present application.
  • the computer-readable storage medium 400 stores program code 410, and the program code 410 can be invoked by a processor to execute the methods described in the above method embodiments.
  • the computer readable storage medium 400 may be an electronic memory such as flash memory, EEPROM (Electrically Erasable Programmable Read Only Memory), EPROM, hard disk, or ROM.
  • the computer-readable storage medium 400 includes a non-transitory computer-readable storage medium (non-transitory computer-readable storage medium).
  • the computer-readable storage medium 400 has a storage space for program code 410 for executing any method steps in the above methods. These program codes 410 can be read from or written into one or more computer program products. Program code 410 may, for example, be compressed in a suitable form.
  • Nonvolatile registers can include read only registers (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory.
  • Volatile registers can include random access registers (RAM) or external cache registers.
  • RAM random access registers
  • RAM is available in many forms such as Static RAM (SRAM), Dynamic RAM (DRAM), Synchronous DRAM (SDRAM), Double Data Rate SDRAM (DDRSDRAM), Enhanced SDRAM (ESDRAM), Synchronous Chain Synchlink DRAM (SLDRAM), Register Bus (Rambus) Direct RAM (RDRAM), Direct Register Bus Dynamic RAM (DRDRAM), and Register Bus Dynamic RAM (RDRAM), etc.

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Abstract

一种支持码字同步的伴随式计算方法和对应的电路，所述方法包括：接收(N,K)RS码字并存储到数据寄存器；每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为 (I)；以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的 (II)为终止位置，获取第一组伴随式；由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式；其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；该方法大幅提升搜寻初始位置速度，计算速度提升，节省逻辑单元和存储空间。所述对应的电路，增加伴随式计算模块功能，支持码字同步。

Description

一种支持码字同步的伴随式计算方法及计算电路、装置、设备及介质
相关申请的交叉引用
本申请要求于2021年10月18日提交中国专利局的申请号为CN202111211252.5、名称为“一种支持码字同步的伴随式计算方法及计算电路”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及信道解码技术领域，特别是涉及一种支持码字同步的伴随式计算方法及计算电路、装置、设备及介质。
背景技术
现有RS码字在进行解码的过程中，首先需要对其进行伴随式的计算，如：一个(528,514)的RS码字，其包括了528个10bit的码元，其中528表示该RS码字长度，514表示该RS码字中的信息长度，设第j个码元为r j-1，则该RS码字可表示为[r 0，r 1，r 2，L，r 526，r 527]，该RS码字共有14个伴随式，其中第i个伴随式S i的计算为：
Figure PCTCN2022124392-appb-000001
rj-1为RS码字的第j个码元，其中0≤j≤527；ai为有限域中的第i个元素，其中0≤i≤13；N为RS码字长度；
则(528,514)的RS码字的伴随式的为：
S 0＝r 0+r 1·(a 0) 1+r 2·(a 0) 2+r 3·(a 0) 3+...+r 527·(a 0) 527
S 1＝r 0+r 1·(a 1) 1+r 2·(a 1) 2+r 3·(a 1) 3+...+r 527·(a 1) 527
……
S 13＝r 0+r 1·(a 13) 1+r 2·(a 13) 2+r 3·(a 13) 3+...+r 527·(a 13) 527
如图1所示为现有技术中160bit位宽(528，514)RS码字的伴随式计算的硬件实现框架示意图，计算一个RS码字的伴随式需要接收到完整的码字后才可以得到，通过判断伴随式以进行码字同步，在寻找RS码字起始的准确位置时，计算速度慢，耗时长，效率低。
发明内容
基于此，本申请提供了一种支持码字同步的伴随式计算方法，解决了使用伴随式计算模块支持码字同步时，计算速度慢，耗时长，效率低，迭代提升同步速度的问题。本申请还提供了一种支持码字同步的伴随式计算电路，也可解决上述问题。
本申请实施例提供了一种支持码字同步的伴随式计算方法，所述方法包括:
接收(N,K)RS码字，并存储到数据寄存器；
将每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为
Figure PCTCN2022124392-appb-000002
bit；其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；
以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的
Figure PCTCN2022124392-appb-000003
为终止位置，获取第一组伴随式；
由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式。
进一步地，所述获取第一组伴随式，具体包括：
将(N,K)RS码字的当前数据块中的码元，分别与当前数据块中码元对应的有限域中的元素相乘，获取相乘结果；
将当前数据块中的所述相乘结果相加，得到当前数据块的相加结果；
当前数据块的相加结果，累计上一个数据块中间结果升次后得到的结果作为当前数据块的中间结果；其中第1个数据块相加结果中累加零；
依次重复，得到n个数据块的相加结果与中间结果；
则第一个(N,K)RS码字的第n个中间结果为所述的第一组伴随式。
进一步地，所述上一个数据块中间结果升次，具体为：
对所述上一个数据块的中间结果乘有限域元素的
Figure PCTCN2022124392-appb-000004
次方，其中，第n-1个数据块的中间结果乘有限域元素的
Figure PCTCN2022124392-appb-000005
次方。
进一步地，所述迭代处理包括：
以上一个(N,K)RS码字的第n个数据块的0bit为起始位置，以下一个(N,K)RS码字的第n-1个数据块的
Figure PCTCN2022124392-appb-000006
为终止位置；
上一个(N,K)RS码字的第n-1个数据块的相加结果升次，然后累加下一个(N,K)RS码字的第n-1个数据块的相加结果降次，再累加第n-1个伴随式的升次结果，累加的最终结果为第n组伴随式。
进一步地，所述上一个(N,K)RS码字的第n-1个数据块的相加结果升 次，包括：上一个(N,K)RS码字的第n-1个数据块的相加结果乘有限域元素的N-1次方。
进一步地，所述下一个(N,K)RS码字的第n-1个数据块的相加结果降次，包括：下一个(N,K)RS码字的第n-1个数据块的相加结果乘有限域元素的-1次方。
进一步地，所述第n-1个伴随式的升次，包括：
第n-1个伴随式乘有限域元素的
Figure PCTCN2022124392-appb-000007
次方。
本申请实施例还提供了一种支持码字同步的伴随式计算电路，所述计算电路包括：
输入节点，输入输入信号；
输出节点，输出输出信号；
第一乘法器，所述第一乘法器的输入端口连接于所述输入节点；
第一加法器，所述第一加法器的输入端口连接于所述第一乘法器的输出端口；
第一寄存器，所述第一寄存器的输入端口连接于所述第一加法器的其中一个输出端口；以及
第二寄存器，所述第二寄存器的输入端口连接于所述第一加法器的另一个输出端口；
第二乘法器，所述第二乘法器的输入端口连接于所述第一寄存器的输出端口；
第二加法器，所述第二加法器的其中一个输入端口连接于所述第二乘法器的输出端口；所述第二加法器的另一个输入端口连接于所述第一加法器的其中一个输出端口；
第三寄存器，所述第三寄存器的输入端口连接于所述第二加法器的输出端口；
mux选择器，所述mux选择器的其中一个输入端口连接于所述第三寄存器的输出端口；
第三乘法器，所述第三乘法器的输入端口连接于所述mux选择器的输出端口；
第三加法器，所述第三加法器的其中一个输入端口连接于所述第三乘法器的输出端口；
第四加法器，所述第四加法器的其中一个输入端口连接于所述第三加法器的输入端口；所述第四加法器的其中一个输出端口连接于所述输出节点；
第四乘法器，连接于所述第一加法器与所述第三加法器之间，所述第四加法器的输入端连接所述第一加法器的其中一个输出端口，所述第四加法器的输出端口连接所述第三加法器的另一个输入端口；
第五乘法器，连接于所述第四加法器与所述第二寄存器之间；所述第五乘法器的输入端连接所述第二寄存器的输出端口，所述第五乘法器的输出端口连接所述第四加法器的输入端口；
第四寄存器，连接于所述mux选择器与所述第四加法器之间；所述第四寄存器的输入端口连接所述第四加法器的另一个输出端口，所述第四寄存器的输出端口连接所述mux选择器的另一个输入端口。
进一步地，所述计算电路还包括：
计数器，用于对输入数据块计数，控制所述寄存器数据的读写位置。
本申请实施例还提供了一种支持码字同步的伴随式计算装置，该装置包括：
接收模块，用于接收(N,K)RS码字，并存储到数据寄存器；
划分模块，用于将每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为
Figure PCTCN2022124392-appb-000008
其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；
第一获取模块，用于以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的
Figure PCTCN2022124392-appb-000009
为终止位置，获取第一组伴随式；
第二获取模块，用于由数据块与第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式。
本申请实施例还提供了一种电子设备，其中，所述电子设备包括：
一个或多个处理器；
存储器；
一个或多个应用程序，其中所述一个或多个应用程序被存储在所述存储器中并被配置为由所述一个或多个处理器执行，所述一个或多个应用程序配置用于执行如上述的支持码字同步的伴随式计算方法。
本申请实施例还提供了一种计算机可读取存储介质，其中，所述计算机可读取存储介质中存储有程序代码，所述程序代码可被处理器调用执行如上述的支持码字同步的伴随式计算方法。
本申请实施例提供的一种支持码字同步的伴随式计算方法，大幅提升搜寻初始位置的速度，使计算速度提升，节省了逻辑单元和存储空间；本申请实施例提供的一种支持码字同步的伴随式计算电路，增加伴随式计算模块功能，可支持码字同步。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为背景技术中160bit位宽(528，514)RS码的伴随式计算的硬件实现框架示意图；
图2为本申请实施例提供的一种支持码字同步的伴随式计算方法时迭代的示意图；
图3为本申请实施例提供的一种支持码字同步的伴随式计算方法进行迭代计算参考时序的示意图；
图4为本申请实施例提供的一种支持码字同步的伴随式计算电路的框架示意图；
图5为图4电路中一组伴随式计算电路的框架示意图；
图6为本申请实施例提供的一种支持码字同步的伴随式计算装置的结构示意图；
图7为本申请实施例提供的一种电子设备的结构示意图；
图8为本申请实施例提供的一种计算机可读取存储介质。
图中，1、第一乘法器，2、第一加法器，3、第一寄存器，4、第二寄存器，5、第二乘法器，6、第二加法器，7、第三寄存器，8、mux选择器，9、第三乘法器，10、第三加法器，11、第四加法器，12、第四乘法器，13、第五乘法器，14、第四寄存器。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方 法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本申请实施例提供的一种支持码字同步的伴随式计算方法，如图2所示，为两个(528,514)RS码字，每个RS码字由33个数据块(block)组成，每个block的数据位宽为160bit，以输入的第一个RS码字的第1个block的0Bit作为起始位置，以第一个RS码字的第33个block的159Bit作为终止位置，计算第一个伴随式S i 0，具体为：
构建一个合适的有限域元素矩阵，在每个有效标志(valid)下并行计算16个码元的数据，以输入的第一个RS码字，计算伴随式S i 0，设r 527是一个RS码字中最早发送同时也是最早接收到的码元，r 0是最晚发送也是最晚接收到的码元。
由第1个有效valid数据位宽160bit的数据得到：
r 527α i×16+r 526α i×15+r 525α i×14+r 524α i×13+...+r 514α i×3+r 513α i×2+r 512α i×1
＝R 0+0＝J 0
由第2个有效valid数据位宽160bit的数据得到：
[r 511α i×16+r 510α i×15+r 509α i×14+r 508α i×13+...+r 498α i×3+r 497α i×2+r 496α i×1]+J 0×α i×16
＝R 1+J 0×α i×16＝J 1
由第3个有效valid数据位宽160bit的数据得到：
[r 495α i×16+r 494α i×15+r 493α i×14+r 492α i×13+...+r 482α i×3+r 481α i×2+r 480α i×1]+J 1×α i×16
＝R 2+J 1×α i×16＝R 2+(R 1+R 0×α i×16)α i×16＝J2
依次类推，由第33个有效valid数据位宽160bit的数据，对预存的有限域元素矩阵降次，得到：
[r 15α i×15+r 14α i×14+r 13α i×13+r 12α i×12+...+r 2α i×2+r 1α i×1+r 0α i×0]+J 31×α i×15
＝R 32+J 31×α i×15＝R 32+(R 31+...(R 2+(R 1+R 0×α i×16)α i×16)...)α i×15＝J 32
＝r 527α i×527+r 526α i×526+r 525α i×525+r 524α i×524+...+r 2α i×2+r 1α i×1+r 0α i×0
其中R为每个有效valid的16个码元数据计算得到的结果；J则为每个有效valid的结果累加上一个时钟的结果后的中间结果；α为有限域中的元素；
将每个有效valid计算的R 0，R 1，L，R 32存储，则J 32为以输入的第一个码字的第1个block的0Bit作为起始位置所计算出的伴随式S i 0。
可以理解，伴随式S i 0还可以由第一RS码字通过现有的伴随式计算公式得到。
然后以输入的第一个RS码字的第2个block的0Bit作为起始位置，以输入的第二个RS码字的第1个block的159Bit作为终止位置，计算出伴随式S i 1，则当第34个有效valid时，开始计算第二个RS码字的伴随式，其计算公式为：
r -1α i×16+r -2α i×15+r -3α i×14+r -4α i×13+...+r -14α i×3+r -15α i×2+r -16α i×1
＝R 33+0＝J 33
由于r 0是第一个RS码字的最低位码元，则r -1为第二个RS码字的最高位码元，即首先收到的第二个RS码字的第一个block的最高位码元。则迭代伴随式的计算模型为：
S i 1＝R 33α i×(-1)+S i 0α i×16-R 0α i×527
＝r -1α i×15+r -2α i×14+r -3α i×13+r -4α i×12+...+r -14α i×2+r -15α i×1+r -16α i×0
+r 527α i×(527+16)+r 526α i×(526+16)+...+r 512α i×(512+16)+r 511α i×(511+16)+...+r 1α i×17+r 0α i×16
-r 527α i×(16+527)+r 526α i×(15+527)+r 525α i×(14+527)+...+r 513α i×(2+527)+r 512α i×(1+527)
＝r -16α i×0+r -15α i×1+r -14α i×2+r -13α i×3+...+r 0α i×16...+r 509α i×525+r 510α i×526+r 511α i×527
S i 1即为以第一个RS码字第二个有效valid的第0bit为起始位置，以第二个RS码字第一个有效valid的第159bit为终止位置得到的伴随式，即为[r -16，r -15，r -14，L，r 510，r 511]码元的伴随式。
则当第35个有效valid时，以输入的第一个RS码字的第三个block的0Bit为起始位置，以输入的第二个RS码字的第二个block的159Bit作为终止位置，计算出的伴随式S i 2，则迭代伴随式的计算模型为：
S i 2＝R 34α i×(-1)+S i 1α i×16-R 1α i×527
＝r -17α i×15+r -18α i×14+r -19α i×13+r -20α i×12+...+r -30α i×2+r -31α i×1+r -32α i×0
+r 511α i×(527+16)+r 510α i×(526+16)+...+r 496α i×(512+16)+r 495α i×(511+16)+...+r +15α i×17+r -16α i×16
-r 511α i×(16+527)+r 510α i×(15+527)+r 509α i×(14+527)+...+r 497α i×(2+527)+r 496α i×(1+527)
＝r -32α i×0+r -31α i×1+r -30α i×2+r -29α i×3+...+r -16α i×16...+r 493α i×525+r 494α i×526+r 495α i×527
以此类推，以输入的第一个RS码字的第33个block的0Bit作为起始位置，以输入的第二个RS码字的第32个block的159Bit作为终止位置，计算出伴随式S i 32，综上，利用遍历2个RS码字得到33组伴随式，分别以一个 RS码字中不同时钟下的160bit数据的第0bit为起始位，即以输入的RS码字的0bit，160bit，320bit，…，5120bit为起始位置，则可以得到如下矩阵：
Figure PCTCN2022124392-appb-000010
其中，t表示所得伴随式的起始bit位置。
RS码字在解码时需要数据已经同步，即准确的找到每个码字的起始位置，因此在进行解码前需要先通过同步码的搜寻以找到准确位置。而当RS码位置准确且码字没有传输错误时，其计算出的14个伴随式全部为0，根据该特性，通过伴随式的计算结果进行码字是否同步完成的判断。
一个(528，514)的RS码字中包括了528个10bit的码元，现有伴随式算法计算一个RS码字的伴随式需要一个完整的码字周期T(如果数据valid为bus型，则为33个clk，需要遍历5280个可能起始位置至少需要5280×T个clk。本申请实施例的技术方案如遍历5280bit位置，则t需要取160次，则共需时间为160×2×T(T为一个码字的周期)，计算速度大大提快，节省了逻辑单元和存储空间，并加速了对起始位置的搜寻。
伴随式模块进行迭代计算的参考时序示意图如图3所示，为两个RS码字的并行迭代计算伴随式的示意图，其中每个码字实际各有33个block，Clock为时钟波形，data-in是在电路中数据位宽160bit，即16个码元，eocw为码字的结束标志位，sdm_vld为现有算法所得的伴随式的valid，sdm_vld_ite为本申请实施例并行迭代算法所得伴随式的valid，将两种信号取mux，则可以得到通过这两个码字得到的33个以不同bit作为初始位置计算出的码字伴随式。
如图4所示为本申请实施例的一种支持码字同步的伴随式计算电路框架示意图，图5为图4电路中一组伴随式计算电路的框架示意图，所述计算电路包括：
输入节点，用于输入输入信号；
输出节点，用于输出输出信号；
第一乘法器1，所述第一乘法器1的输入端口连接于所述输入节点；
第一加法器2，所述第一加法器2的输入端口连接于所述第一乘法器1的输出端口；
第一寄存器3，所述第一寄存器3的输入端口连接于所述第一加法器2的其中一个输出端口；以及
第二寄存器4，所述第二寄存器4的输入端口连接于所述第一加法器2的 另一个输出端口；
第二乘法器5，所述第二乘法器5的输入端口连接于所述第一寄存器3的输出端口；
第二加法器6，所述第二加法器6的其中一个输入端口连接于所述第二乘法器5的输出端口；所述第二加法器6的另一个输入端口连接于所述第一加法器2的其中一个输出端口；
第三寄存器7，所述第三寄存器7的输入端口连接于所述第二加法器6的输出端口；
mux选择器8，所述mux选择器8的其中一个输入端口连接于所述第三寄存器7的输出端口；
第三乘法器9，所述第三乘法器9的输入端口连接于所述mux选择器8的输出端口；
第三加法器10，所述第三加法器10的其中一个输入端口连接于所述第三乘法器9的输出端口；
第四加法器11，所述第四加法器11的其中一个输入端口连接于所述第三加法器10的输入端口；所述第四加法器11的其中一个输出端口连接于所述输出节点；
第四乘法器12，连接于所述第一加法器2与所述第三加法器10之间，所述第四加法器12的输入端连接所述第一加法器2的其中一个输出端口，所述第四加法器12的输出端口连接所述第三加法器10的另一个输入端口；
第五乘法器13，连接于所述第四加法器11与所述第二寄存器4之间；所述第五乘法器13的输入端连接所述第二寄存器4的输出端口，所述第五乘法器13的输出端口连接所述第四加法器11的输入端口；
第四寄存器14，连接于所述mux选择器8与所述第四加法器11之间；所述第四寄存器14的输入端口连接所述第四加法器11的另一个输出端口，所述第四寄存器14的输出端口连接所述mux选择器8的另一个输入端口。
可以理解，在本申请实施例中计算中间结果S 0,S 1,…,S 13时增加了一个乘法器，可以将当前时钟下的R 0(数据与矩阵的计算结构)单独存储，避免了与上一个时钟下的R 0复用。同时，增加了寄存器，将码字内除了最后一个block的R 0,R 1,…,R 13均存储下来，即每个block的结果为16×10＝160bit，共需存储32个。另外，选用计数器对输入valid进行技术，以此来控制寄存器数据的读写位置。构建了新的计算逻辑单元，以当前时钟下计算的结果、前一个block作为初始位置计算的伴随式结果、之前存储的数据进行迭代。增加了mux选择器，迭代计算中使用上一个block下的伴随式进行计算，在第一次迭代时选取的是正常算法下得出的伴随式，而之后则选取迭代后计算出的伴随式，使同步码的搜寻在找到准确位置时的效率显著提升。
所述计算电路还包括：
计数器，用于对输入数据块计数，控制所述寄存器数据的读写位置。
请参阅图6，其示出了本申请一个实施例提供的支持码字同步的伴随式计算装置200，该装置包括：接收模块210、划分模块220、第一获取模块230以及第二获取模块240。
其中，接收模块210用于接收(N,K)RS码字，并存储到数据寄存器；
划分模块220用于将每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为
Figure PCTCN2022124392-appb-000011
其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；
第一获取模块230用于以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的
Figure PCTCN2022124392-appb-000012
为终止位置，获取第一组伴随式；
第二获取模块240用于由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。对于方法实施例中的所描述的任意的处理方式，在装置实施例中均可以通过相应的处理模块实现，装置实施例中不再一一赘述。
请参阅图7，基于上述的持码字同步的伴随式计算方法，本申请实施例还提供的另一种包括可以执行前述持码字同步的伴随式计算方法的处理器310的电子设备300，电子设备300还包括一个或多个处理器310、存储器320以一个或多个应用程序。其中，该存储器320中存储有可以执行前述实施例中内容的程序，而处理器310可以执行该存储器320中存储的程序。
其中，处理器310可以包括一个或者多个用于处理数据的核以及消息矩阵单元。处理器310利用各种接口和线路连接整个电子设备内的各个部分，通过运行或执行存储在存储器320内的指令、程序、代码集或指令集，以及调用存储在存储器320内的数据，执行电子设备的各种功能和处理数据。可选地，处理器310可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable Logic Array，PLA)中的至少一种硬件形式来实现。处理器310可集成中央处理器(Central Processing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU 主要处理操作系统、用户界面和应用程序等；GPU用于负责显示内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器310中，单独通过一块通信芯片进行实现。
存储器320可以包括随机存储器320(Random Access Memory，RAM)，也可以包括只读存储器320(Read-Only Memory)。存储器320可用于存储指令、程序、代码、代码集或指令集。存储器320可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于实现至少一个功能的指令(比如上电功能、下电功能等)、用于实现下述各个方法实施例的指令等。存储数据区还可以存储终端在使用中所创建的数据等。
请参考图6，其示出了本申请实施例提供的一种计算机可读取存储介质400的结构框图。该计算机可读取存储介质400中存储有程序代码410，所述程序代码410可被处理器调用执行上述方法实施例中所描述的方法。
计算机可读取存储介质400可以是诸如闪存、EEPROM(电可擦除可编程只读存储器)、EPROM、硬盘或者ROM之类的电子存储器。可选地，计算机可读取存储介质400包括非易失性计算机可读介质(non-transitory computer-readable storage medium)。计算机可读取存储介质400具有执行上述方法中的任何方法步骤的程序代码410的存储空间。这些程序代码410可以从一个或者多个计算机程序产品中读出或者写入到这一个或者多个计算机程序产品中。程序代码410可以例如以适当形式进行压缩。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可寄存于一非易失性计算机可读取寄存介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对寄存器、寄存、数据库或其它介质的任何引用，均可包括非易失性和/或易失性寄存器。非易失性寄存器可包括只读寄存器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性寄存器可包括随机存取寄存器(RAM)或者外部高速缓冲寄存器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、寄存器总线(Rambus)直接RAM(RDRAM)、直接寄存器总线动态RAM(DRDRAM)、以及寄存器总线动态RAM(RDRAM)等。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参 照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (12)

  1. 一种支持码字同步的伴随式计算方法，其中，所述方法包括:
    接收(N,K)RS码字，并存储到数据寄存器；
    将每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为
    Figure PCTCN2022124392-appb-100001
    Figure PCTCN2022124392-appb-100002
    其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；
    以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的
    Figure PCTCN2022124392-appb-100003
    为终止位置，获取第一组伴随式；
    由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式。
  2. 根据权利要求1所述的一种支持码字同步的伴随式计算方法，其中，所述获取第一组伴随式，具体包括：
    将(N,K)RS码字的当前数据块中的码元，分别与当前数据块中码元对应的有限域中的元素相乘，获取相乘结果；
    将当前数据块中的所述相乘结果相加，得到当前数据块的相加结果；
    当前数据块的相加结果，累计上一个数据块中间结果升次后得到的结果作为当前数据块的中间结果；其中第1个数据块相加结果中累加零；
    依次重复，得到n个数据块的相加结果与中间结果；
    则第一个(N,K)RS码字的第n个中间结果为所述的第一组伴随式。
  3. 根据权利要求2所述的一种支持码字同步的伴随式计算方法，其中，所述上一个数据块中间结果升次，具体为：
    对所述上一个数据块的中间结果乘有限域元素的
    Figure PCTCN2022124392-appb-100004
    次方，其中，第n-1个数据块的中间结果乘有限域元素的
    Figure PCTCN2022124392-appb-100005
    次方。
  4. 根据权利要求2所述的一种支持码字同步的伴随式计算方法，其中，所述迭代处理包括：
    以上一个(N,K)RS码字的第n个数据块的0bit为起始位置，以下一个(N,K)RS码字的第n-1个数据块的
    Figure PCTCN2022124392-appb-100006
    为终止位置；
    上一个(N,K)RS码字的第n-1个数据块的相加结果升次，然后累加下一个(N,K)RS码字的第n-1个数据块的相加结果降次，再累加第n-1个伴随式的升次结果，累加的最终结果为第n组伴随式。
  5. 根据权利要求4所述的一种支持码字同步的伴随式计算方法，其中，所述上一个(N,K)RS码字的第n-1个数据块的相加结果升次，包括：上一个(N,K)RS码字的第n-1个数据块的相加结果乘有限域元素的N-1次方。
  6. 根据权利要求4所述的一种支持码字同步的伴随式计算方法，其中，所述下一个(N,K)RS码字的第n-1个数据块的相加结果降次，包括：下一个(N,K)RS码字的第n-1个数据块的相加结果乘有限域元素的-1次方。
  7. 根据权利要求4所述的一种支持码字同步的伴随式计算方法，其中，所述第n-1个伴随式的升次，包括：
    第n-1个伴随式乘有限域元素的
    Figure PCTCN2022124392-appb-100007
    次方。
  8. 一种支持码字同步的伴随式计算电路，其特征在于，所述计算电路包括：
    输入节点，用于输入输入信号；
    输出节点，用于输出输出信号；
    第一乘法器，所述第一乘法器的输入端口连接于所述输入节点；
    第一加法器，所述第一加法器的输入端口连接于所述第一乘法器的输出端口；
    第一寄存器，所述第一寄存器的输入端口连接于所述第一加法器的其中一个输出端口；以及
    第二寄存器，所述第二寄存器的输入端口连接于所述第一加法器的另一个输出端口；
    第二乘法器，所述第二乘法器的输入端口连接于所述第一寄存器的输出端口；
    第二加法器，所述第二加法器的其中一个输入端口连接于所述第二乘法器的输出端口；所述第二加法器的另一个输入端口连接于所述第一加法器的其中一个输出端口；
    第三寄存器，所述第三寄存器的输入端口连接于所述第二加法器的输出端口；
    mux选择器，所述mux选择器的其中一个输入端口连接于所述第三寄存器的输出端口；
    第三乘法器，所述第三乘法器的输入端口连接于所述mux选择器的输出端口；
    第三加法器，所述第三加法器的其中一个输入端口连接于所述第三乘法器的输出端口；
    第四加法器，所述第四加法器的其中一个输入端口连接于所述第三加法 器的输入端口；所述第四加法器的其中一个输出端口连接于所述输出节点；
    第四乘法器，连接于所述第一加法器与所述第三加法器之间，所述第四加法器的输入端连接所述第一加法器的其中一个输出端口，所述第四加法器的输出端口连接所述第三加法器的另一个输入端口；
    第五乘法器，连接于所述第四加法器与所述第二寄存器之间；所述第五乘法器的输入端连接所述第二寄存器的输出端口，所述第五乘法器的输出端口连接所述第四加法器的输入端口；
    第四寄存器，连接于所述mux选择器与所述第四加法器之间；所述第四寄存器的输入端口连接所述第四加法器的另一个输出端口，所述第四寄存器的输出端口连接所述mux选择器的另一个输入端口。
  9. 根据权利要求8所述的一种支持码字同步的伴随式计算电路，其中，所述计算电路还包括：
    计数器，用于对输入数据块计数，控制所述寄存器数据的读写位置。
  10. 一种支持码字同步的伴随式计算装置，其中，所述装置包括：
    接收模块，用于接收(N,K)RS码字，并存储到数据寄存器；
    划分模块，用于将每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为
    Figure PCTCN2022124392-appb-100008
    其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率；
    第一获取模块，用于以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的
    Figure PCTCN2022124392-appb-100009
    为终止位置， 获取第一组伴随式；
    第二获取模块，用于由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式。
  11. 一种电子设备，其中，所述电子设备包括：
    一个或多个处理器；
    存储器；
    一个或多个应用程序，其中所述一个或多个应用程序被存储在所述存储器中并被配置为由所述一个或多个处理器执行，所述一个或多个应用程序配置用于执行如权利要求1-7任一项所述的支持码字同步的伴随式计算方法。
  12. 一种计算机可读取存储介质，其中，所述计算机可读取存储介质中存储有程序代码，所述程序代码可被处理器调用执行如权利要求1-7任一项所述的支持码字同步的伴随式计算方法。
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