WO2023027045A1 - 半導体素子の製造方法、半導体素子及び半導体装置 - Google Patents

半導体素子の製造方法、半導体素子及び半導体装置 Download PDF

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WO2023027045A1
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semiconductor
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axis
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高吉 藤田
克典 東
雄一郎 林
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京セラ株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
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    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present disclosure relates to a method of manufacturing a semiconductor element, a semiconductor element, and a semiconductor device.
  • Patent Literature 1 describes a GaN-based SBD (Schottky Barrier Diode) produced by an ELO (Epitaxial Lateral OverGrowth) method using a GaN-based semiconductor as a mask made of SiO 2 .
  • a method of manufacturing a semiconductor device includes the steps of forming a mask having an opening on a surface of a semiconductor substrate, and epitaxially growing a semiconductor layer along the mask from the surface exposed from the opening. and C., wherein the semiconductor substrate has no off-angle with respect to the ELO growth direction on the surface of the mask.
  • a semiconductor device according to one aspect is manufactured by the method for manufacturing a semiconductor device described above.
  • a semiconductor device includes the semiconductor element described above.
  • FIG. 1 is a schematic diagram of a hexagonal crystal structure.
  • FIG. 2 is a schematic diagram explaining the off angle.
  • FIG. 3 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 4 is a diagram showing an example of a plan view of a mask.
  • FIG. 5 is an image of a cross section of the semiconductor device according to the embodiment.
  • FIG. 6 is a diagram showing another example of the plan view of the mask.
  • FIG. 7 is a diagram showing another example of the plan view of the mask.
  • FIG. 8 is a diagram showing another example of the plan view of the mask.
  • FIG. 9 is a diagram showing another example of the plan view of the mask.
  • FIG. 10 is a process diagram for explaining a conventional method for manufacturing a semiconductor device.
  • FIG. 10 is a process diagram for explaining a conventional method for manufacturing a semiconductor device.
  • FIG. 11 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 12 is a diagram showing an example of a plan view of a mask.
  • FIG. 13 is a diagram schematically showing an m-axis cross section of a semiconductor device.
  • FIG. 14 is a diagram schematically showing an a-axis cross section of a semiconductor element.
  • FIG. 15 is a diagram schematically showing an m-axis cross section of a semiconductor device.
  • FIG. 16 is a diagram schematically showing an a-axis cross section of a semiconductor element.
  • the ELO-grown crystal takes over the off-angle of the underlying substrate. Therefore, the upper surface of the ELO-grown crystal is tilted.
  • the semiconductor device 1 is a power semiconductor used in switching circuits of power converters such as inverters and converters.
  • a semiconductor substrate 11 is used for manufacturing the semiconductor element 1 .
  • the semiconductor of the semiconductor substrate 11 has a hexagonal crystal structure.
  • FIG. 1 is a schematic diagram of a hexagonal crystal structure.
  • FIG. 2 is a schematic diagram explaining the off angle.
  • a hexagonal system will be described as an example of a crystal structure with reference to FIGS. 1 and 2.
  • FIG. The normal to the c-plane (0001) plane is called the c-axis.
  • the normal to the a-plane (11-20) plane is called the a-axis.
  • the normal to the m-plane (1-100) plane is called the m-axis.
  • the angle between the c-axis, which is the normal to the c-plane, and the normal to the substrate is called an off angle ⁇ in the c-axis ⁇ 0001> direction.
  • the off angle ⁇ in the c-axis direction indicates the inclination of the substrate in the c-axis direction.
  • the angle between the a-axis, which is the normal to the a-plane, and the normal to the substrate is called the off angle ⁇ in the a-axis ⁇ 11-20> direction.
  • the off angle ⁇ in the a-axis direction indicates the tilt of the substrate on the a-axis.
  • the angle between the m-axis, which is the normal to the m-plane, and the normal to the substrate is called the off angle ⁇ in the m-axis ⁇ 1-100> direction.
  • the off angle ⁇ in the m-axis direction indicates the inclination of the substrate along the m-axis.
  • FIG. 3 shows off angles of the semiconductor substrate 11 and the semiconductor layer 31 .
  • Ga is indicated by white circles
  • N is indicated by gray circles.
  • GaN GaN, Si, SiC, sapphire, diamond substrate, etc.
  • GaN GaN is used as the material of the semiconductor substrate 11 .
  • GaN has a hexagonal crystal structure.
  • the semiconductor substrate 11 does not have an off angle in at least one direction on the surface 21a of the mask 21.
  • the semiconductor substrate 11 does not have an off angle in the GaN growth direction of the openings 22 of the mask 21 .
  • the semiconductor substrate 11 does not have an off angle in the lateral direction of the opening 22 of the mask 21 .
  • the off angle of the semiconductor substrate 11 in the a-axis direction is, for example, 0° or more.
  • the off angle of the semiconductor substrate 11 in the m-axis direction is, for example, 0° or more.
  • the off angle in the m-axis direction of the semiconductor substrate 11X is larger than the off angle in the a-axis direction.
  • the semiconductor substrate 11 may have an off angle of 0.3° or more with respect to the direction orthogonal to the ELO growth direction on the surface of the mask 21 . In this embodiment, the semiconductor substrate 11 may have an off angle of 0.3° or more in the longitudinal direction of the opening of the mask 21 .
  • the at least one direction is the GaN growth direction, which is either the a-axis or the m-axis.
  • at least one direction is, for example, the a-axis.
  • Having no off-angle includes, for example, having an off-angle of 0.02° or less. Not having an off angle may be, for example, 0° or more and 0.1° or less.
  • the semiconductor substrate 11 does not have an off angle in the a-axis direction, but has an off angle in the m-axis direction.
  • the off-angle of the semiconductor substrate 11 in the a-axis direction is, for example, 0°
  • the off-angle in the m-axis direction is, for example, 0.5°.
  • the off angle in the a-axis direction and the off angle in the m-axis direction are not limited to these.
  • the off angle in the a-axis direction may be, for example, 0° or more and 0.1° or less.
  • the off angle in the m-axis direction may be, for example, 0.3° or more.
  • FIG. 12 is a diagram showing an example of a plan view of the mask.
  • FIG. 15 is a diagram schematically showing an m-axis cross section of a semiconductor device. 15 is a cross-sectional view taken along line Lm-Lm in FIG. 12.
  • FIG. 16 is a diagram schematically showing an a-axis cross section of a semiconductor element. 16 is a cross-sectional view taken along the line La--La of FIG. 12.
  • FIG. 15 in the m-axis cross section, the c-plane does not tilt toward the ELO crystal growth direction.
  • the c-plane is inclined in the growth direction of the ELO crystal. 12, 15, and 16 do not have an off-angle in the a-axis direction, but have an off-angle in the m-axis direction.
  • the semiconductor substrate 11 may have an off angle in the a-axis direction and may not have an off angle in the m-axis direction.
  • the opening 22 of the mask 21 may extend in the a-axis direction.
  • the semiconductor layer 31 does not tilt during the epitaxial growth, and the step of the meeting portion 32 can be suppressed.
  • FIG. 13 is a diagram schematically showing an m-axis cross section of a semiconductor device. 13 is a cross-sectional view taken along line Lm-Lm in FIG. 12.
  • FIG. 14 is a diagram schematically showing an a-axis cross section of a semiconductor element. 14 is a cross-sectional view taken along the line La--La of FIG. 12.
  • FIG. 13 in the m-axis section, the c-plane does not tilt toward the ELO crystal growth direction.
  • the c-plane does not tilt toward the ELO crystal growth direction.
  • the semiconductor layer 31 does not tilt during epitaxial growth, and the step of the meeting portion 32 can be further suppressed.
  • a mask 21 having an opening 22 is formed on the surface 11a of the semiconductor substrate 11 (step ST11) (first step). More specifically, a mask 21 having an opening 22 at least partially is provided on the surface 11 a of the semiconductor substrate 11 .
  • the back surface opposite to the front surface 11a of the semiconductor substrate 11 may be supported by a material other than GaN such as a silicon substrate (not shown).
  • the substrate supporting the back surface of the GaN layer on the surface of the semiconductor substrate 11 may be, for example, a sapphire substrate or a SiC (Silicon Carbide) substrate.
  • Mask 21 contains an element that serves as a donor in semiconductor layer 31 .
  • the mask 21 may be amorphous.
  • FIG. 4 is an example of a plan view of a mask.
  • a mask 21 is formed with a plurality of openings 22 .
  • a plurality of semiconductor elements 1 are manufactured at the same time.
  • a plurality of semiconductor elements 1 to be manufactured are arranged in parallel.
  • the openings 22 of the mask 21 are formed in stripes extending along the off-angle direction of the semiconductor substrate 11 .
  • the opening 22 of the mask 21 extends in the m-axis direction.
  • the mask 21 may have a shape other than a striped shape, and modifications will be described later.
  • a GaN layer, which is the semiconductor layer 31, is formed from the surface 11a of the semiconductor substrate 11 exposed from the opening 22 using the ELO technique described above (step ST12-1, step ST12-2) (second step). More specifically, a semiconductor is epitaxially grown so as to cover the mask 21 from the surface 11a exposed through the opening 22, and the semiconductor element 1 having the semiconductor layer 31 is manufactured.
  • the semiconductor layer 31 is epitaxially grown from the surface 11 a of the semiconductor substrate 11 exposed through the opening 22 so as to cover the mask 21 . More specifically, using the ELO technique, GaN is epitaxially grown from the surface 11a of the semiconductor substrate 11 exposed through the opening 22 to cover the mask 21 in an epitaxial device (not shown).
  • the semiconductor layer 31 is first grown vertically from the surface 11a exposed through the opening 22 (step ST12-1), and then grown horizontally until they meet (step ST12-2).
  • the off angle of semiconductor substrate 11 is not inclined with respect to surface 21 a of mask 21 .
  • the off-angle of the semiconductor substrate 11 is inherited by the semiconductor layer 31, which is grown in the lateral direction of the mask 21 and coalesces.
  • the thickness of the semiconductor layer 31 becomes substantially uniform.
  • the surface 31a of the semiconductor layer 31 becomes substantially flat.
  • the surface 31a of the semiconductor layer 31 is substantially flat even at the meeting portion 32, and the step is suppressed. No inclination occurs in the growth direction of the ELO crystal.
  • FIG. 5 is a cross-sectional view of the semiconductor device 1 according to the embodiment.
  • the semiconductor substrate 11 has an off angle in the m-axis direction.
  • the opening 22 of the mask 21 is positioned in the center. Epitaxial growth is performed from the surface 11 a of the semiconductor substrate 11 exposed through the opening 22 so as to cover the mask 21 .
  • the thickness of the semiconductor layer 31 becomes substantially uniform.
  • a surface 31a of the semiconductor layer 31 is substantially flat.
  • the semiconductor element 1 shown in FIG. 5 was epitaxially grown under the conditions of a growth time of 120 minutes, a temperature of 1145° C., a pressure of 50 kPa, and a V/III ratio of 6059.
  • the semiconductor layer 31 When the semiconductor layer 31 is formed, the entire surface of the mask 21 provided on the semiconductor substrate 11 is covered with the semiconductor layer 31 . This restricts autodoping from the mask 21 during ELO growth.
  • the semiconductor element 1 having the semiconductor layer 31 is manufactured.
  • the semiconductor layer 31 is epitaxially grown on the semiconductor substrate 11 in the stacking direction.
  • the semiconductor layers 31 are associated.
  • a plurality of semiconductor elements 1 are manufactured at the same time by the manufacturing process described above.
  • a semiconductor device (not shown) can be manufactured using the semiconductor element 1 manufactured in this way.
  • Example 2 Examples will be described using Tables 1 and 2.
  • the examples assume that the a-axis direction is the ELO growth direction and that the mask and mask openings extend in the m-axis direction.
  • Table 1 shows examples in which there is no off-angle in the ELO growth direction (a-axis direction), in other words, the off-angle in the a-axis direction is 0° or more and 0.1° or less.
  • Good in the "c-plane inclination” means that the inclination of the c-plane is suppressed to 0° or more and 2° or less, and “not good” means that the inclination of the c-plane is 0° or more and 2° It is not suppressed within the following range.
  • Sample 1 which has an off-angle of 0° in the a-axis direction and an off-angle of m-axis of 0°, has a “c-plane tilt in the m-axis cross section” of “good” and a “c-plane tilt in the a-axis cross section” of “ Good.
  • Sample 2 which has an off-angle in the a-axis direction of 0.1° and an off-angle in the m-axis direction of 0°, has a "good” c-plane tilt in the m-axis cross section and a "c-plane tilt in the a-axis cross section”. is "good”.
  • Sample 3 which has an off angle in the a-axis direction of 0.2° and an off angle in the m-axis direction of 0°, has a “c-plane inclination in the m-axis cross section” of “not good” and a “c-plane inclination in the a-axis cross section. ” is “good”.
  • Table 2 below shows examples having an off angle of 0.3° or more in the direction (m-axis direction) perpendicular to the ELO growth direction.
  • “good” in “c-plane smoothness” means that the surface roughness is smaller than in the case of “not good”.
  • Sample 4 which has an off-angle of 0° in the a-axis direction and an off-angle of m-axis of 0°, has a “c-plane tilt in the m-axis cross section” of “good” and a “c-plane tilt in the a-axis cross section” of “ “good” and "c-plane smoothness” is "not good”.
  • Sample 5 which has an off angle in the a-axis direction of 0° and an off angle in the m-axis direction of 0.1°, has a “good” “c-plane inclination in the m-axis cross section” and a “c-plane inclination in the a-axis cross section”. is "good” and "c-plane smoothness” is “not good”.
  • Sample 6 which has an off angle in the a-axis direction of 0° and an off angle in the m-axis direction of 0.3°, has a “good” “c-plane inclination in the m-axis cross section” and a “c-plane inclination in the a-axis cross section”.
  • Sample 7 which has an off angle in the a-axis direction of 0° and an off angle in the m-axis direction of 0.5°, has a “good” c-plane inclination in the m-axis cross section and a “c-plane inclination in the a-axis cross section”. is “not good” and "c-plane smoothness” is “good”.
  • Sample 8 which has an off-angle of 0° in the a-axis direction and an off-angle of the m-axis of 1.0°, has a “good” “c-plane inclination in the m-axis cross section” and a “c-plane inclination in the a-axis cross section”. is "not good” and "c-plane smoothness” is "good”.
  • the semiconductor element 1 is manufactured using the semiconductor substrate 11 having no off-angle in at least one direction on the surface 21a of the mask 21 .
  • the off-angle of the semiconductor substrate 11 is not transferred to the semiconductor layer 31 .
  • the thickness of the semiconductor layer 31 can be made substantially uniform.
  • This embodiment can make the surface 31a of the semiconductor layer 31 substantially flat.
  • the surface 31a of the semiconductor layer 31 can be made substantially flat even at the meeting portion 32 .
  • the growth direction of the ELO crystal does not tilt, and the step of the meeting portion 32 can be suppressed.
  • the unevenness of the electric field is suppressed because the step of the meeting portion 32X is suppressed.
  • the semiconductor element 1 is manufactured using the semiconductor substrate 11 that does not have an off-angle in the lateral direction of the opening 22 of the mask 21 .
  • the off-angle of the semiconductor substrate 11 is not taken over by the semiconductor layer 31 during epitaxial growth and growth until coalescing.
  • the semiconductor element 1 is manufactured using the semiconductor substrate 11 that does not have an off-angle in the a-axis direction. According to this embodiment, there is no inclination in the a-axis direction, and the step of the meeting portion 32 can be suppressed.
  • the semiconductor element 1 is manufactured using the semiconductor substrate 11 that has no off-angle in the a-axis direction and has an off-angle in the m-axis direction.
  • the c-plane does not tilt in the m-axis cross section, but the c-plane tilts in the a-axis cross section.
  • the off angle in the a-axis direction of the semiconductor substrate 11 is 0° or more and 0.1° or less and the off angle in the m-axis direction is 0.3° or more will be described in detail.
  • Substrate 11 having an off angle in either direction can provide smoothness to the c-plane of the grown crystal.
  • the adhesiveness can be improved.
  • the direction having an off angle of 0.3° or more is preferably the m-axis direction rather than the a-axis direction.
  • the effect of suppressing the step at the meeting portion cannot be obtained.
  • an off-angle of 0.3° or more is arranged in the m-axis direction, no meeting portion exists in the a-axis cross section, and all grown crystals are tilted in substantially the same manner.
  • the smoothness of the C-plane can be ensured while suppressing the step of the meeting portion 32 .
  • the semiconductor element 1 is manufactured using the semiconductor substrate 11 that does not have an off-angle in the a-axis direction and the m-axis direction. According to this embodiment, in the a-axis cross section and the m-axis cross section, the c-plane is not inclined, and the step of the meeting portion 32 can be suppressed.
  • FIG. 10 is a process diagram for explaining a conventional method for manufacturing a semiconductor device.
  • FIG. 11 is a cross-sectional view of a conventional semiconductor device.
  • a semiconductor substrate 11X used when manufacturing a semiconductor element 1X has an off angle in the a-axis direction. More specifically, conventionally, the off angle ⁇ (see FIG. 10) of the semiconductor substrate 11X in the a-axis direction is, for example, 0.625°. The off angle of the semiconductor substrate 11X in the m-axis direction is, for example, 0.017°.
  • the opening 22 of the mask 21 extends in the m-axis direction.
  • Epitaxial growth is performed using the semiconductor substrate 11X having such an off-angle.
  • the semiconductor layer 31X is epitaxially grown following the inclination of the semiconductor substrate 11X. Thereby, the surface 31Xa of the semiconductor layer 31X is tilted with respect to the surface 21a of the mask 21 .
  • a surface 31Xa of the semiconductor layer 31X has a step at the junction 32X.
  • a surface 31Xa of the semiconductor layer 31X is tilted to the same extent as the off angle ⁇ in the a-axis direction of the semiconductor substrate 11X.
  • the thickness of the semiconductor layer 31X becomes uneven.
  • a surface 31Xa of the semiconductor layer 31X is inclined along the a-axis direction.
  • the semiconductor element 1 shown in FIG. 11 was epitaxially grown under the conditions of a growth time of 120 minutes, a temperature of 1145° C., a pressure of 50 kPa, and a V/III ratio of 6059.
  • the off angle of the semiconductor substrate 11X in the a-axis direction is, for example, 0.625°.
  • the off angle of the semiconductor substrate 11X in the m-axis direction is, for example, 0.017°.
  • a surface 31Xa of the semiconductor layer 31X is tilted to the same extent as the off angle ⁇ in the a-axis direction of the semiconductor substrate 11X.
  • the surface after ELO coalescence must be flat.
  • a step occurs at the meeting portion 32X, and the heights of adjacent ELOs do not match.
  • the occurrence of a step at the meeting portion 32X causes a bias in the electric field. If the ELO growth continues in a state where the meeting portion 32X has a step, defects are introduced by the ELO running on the step. As a result, the conventional example has poor electrical characteristics.
  • the step of the meeting portion 32 is suppressed, the introduction of defects is also suppressed. This can improve electrical characteristics.
  • the semiconductor layer 31 should just be one layer or more, and even if it is multiple layers, it is applicable.
  • the semiconductor layer 31 may have an n + GaN layer as the first semiconductor layer, an n ⁇ GaN layer as the second semiconductor layer, and an n + GaN layer as the third semiconductor layer.
  • the n ⁇ GaN layer, which is the second semiconductor layer is grown after the step of growing the n + GaN layer, which is the first semiconductor layer.
  • the n + GaN layer, which is the third semiconductor layer is grown.
  • the surface of the n + GaN layer, which is the third semiconductor layer is also substantially flat.
  • FIG. 6 is another example of a plan view of the mask.
  • FIG. 7 is another example of a plan view of the mask. 6 and 7, the planar mask 21 has a plurality of openings. In Figures 6 and 7, the openings are hexagonal. The openings in FIG. 6 are arranged along the a-axis direction. The openings in FIG. 7 are arranged on the intersection of two orthogonal straight lines.
  • FIG. 8 is another example of a plan view of the mask.
  • FIG. 9 is another example of a plan view of the mask. 8 and 9, the planar mask 21 has a plurality of openings. In Figures 8 and 9, the opening is circular. The openings in FIG. 8 are arranged along the a-axis direction. The openings in FIG. 9 are arranged on the intersection of two orthogonal straight lines.
  • step ST12-1 may be executed, and step ST12-2 may not be executed.
  • the semiconductor layer 31 may be grown only vertically from the surface 11 a exposed from the opening 22 .
  • step ST12-2 the crystals are not aggregated.
  • the c-plane of the semiconductor layer 31 does not tilt in the m-axis cross section, and the thickness is constant.
  • a predetermined withstand voltage can be ensured when the grown crystal is made into a device.
  • the c-plane here is the c-plane in the semiconductor layer 31, which is a grown crystal. In other words, the c-plane here is the upper surface of the growing crystal.
  • the crystal that has not been coalesced and that has undergone only step ST12-1 has a narrow width in the a-axis direction, so the tilt in the a-axis direction is flattened by polishing. is difficult to do. Therefore, it is important that the a-axis, which is the crystal growth direction, does not have an off-angle so that the c-plane is not tilted in the m-axis cross section.
  • the crystal structure of the semiconductor substrate 11 may be, for example, a trigonal system, a cubic system, or the like.

Abstract

半導体素子の製造方法は、半導体基板（１１）の表面（１１ａ）上に、開口部（２２）を有するマスク（２１）を形成する工程と、開口部（２２）から露出する表面（１１ａ）より、マスク（２１）に沿って半導体層（３１）をエピタキシャル成長させる工程と、を含む。半導体基板（１１）は、マスク（２１）の表面（２１ａ）上のＥＬＯ成長方向に対してオフ角を有していない。

Description

半導体素子の製造方法、半導体素子及び半導体装置
　本開示は、半導体素子の製造方法、半導体素子及び半導体装置に関する。
　特許文献１には、ＧａＮ系半導体をＳｉＯ２からなるマスクを用いて、ＥＬＯ（Ｅｐｉｔａｘｉａｌ　Ｌａｔｅｒａｌ　ＯｖｅｒＧｒｏｗｔｈ）法で作製するＧａＮ系ＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）が記載されている。
特許第４６３８９５８号公報
　１つの態様に係る半導体素子の製造方法は、半導体基板の表面上に、開口部を有するマスクを形成する工程と、前記開口部から露出する前記表面より、前記マスクに沿って半導体層をエピタキシャル成長させる工程と、を含み、前記半導体基板は、前記マスクの表面上のＥＬＯ成長方向に対してオフ角を有していない。
　１つの態様に係る半導体素子は、上記の半導体素子の製造方法により製造される。
　１つの態様に係る半導体装置は、上記の半導体素子を含む。
図１は、六方晶系の結晶構造の模式図である。 図２は、オフ角を説明する模式図である。 図３は、実施形態に係る半導体素子の製造方法を説明するための工程図である。 図４は、マスクの平面図の一例を示す図である。 図５は、実施形態に係る半導体素子の断面を撮像した図である。 図６は、マスクの平面図の他の例を示す図である。 図７は、マスクの平面図の他の例を示す図である。 図８は、マスクの平面図の他の例を示す図である。 図９は、マスクの平面図の他の例を示す図である。 図１０は、従来の半導体素子の製造方法を説明するための工程図である。 図１１は、従来の半導体素子の断面を撮像した図である。 図１２は、マスクの平面図の一例を示す図である。 図１３は、半導体素子のｍ軸断面を模式的に示す図である。 図１４は、半導体素子のａ軸断面を模式的に示す図である。 図１５は、半導体素子のｍ軸断面を模式的に示す図である。 図１６は、半導体素子のａ軸断面を模式的に示す図である。
　従来のＥＬＯ技術を用いた半導体素子の製造方法においては、下地基板にオフ基板を使用すると、ＥＬＯ成長結晶は下地基板のオフ角を引き継ぐ。そのため、ＥＬＯ成長結晶の上面に傾きが生じる。
　以下に実施形態に係る半導体素子の製造方法、半導体素子及び半導体装置について説明する。半導体素子１は、インバータ及びコンバータのような電力変換器のスイッチング回路に使用されるパワー半導体である。
［実施形態］
　本実施形態では、半導体素子１の製造には、半導体基板１１が用いられる。以下の説明では、一例として、半導体基板１１の半導体が六方晶系の結晶構造を有する場合について説明する。
　図１は、六方晶系の結晶構造の模式図である。図２は、オフ角を説明する模式図である。図１、図２を用いて、結晶構造の一例として六方晶系について説明する。ｃ面（０００１）面の法線をｃ軸という。ａ面（１１－２０）面の法線をａ軸という。ｍ面（１－１００）面の法線をｍ軸という。図２に示すように、ｃ面の法線であるｃ軸と、基板の法線との角度をｃ軸＜０００１＞方向のオフ角θという。ｃ軸方向のオフ角θは、基板のｃ軸方向の傾きを示す。ａ面の法線であるａ軸と、基板の法線との角度をａ軸＜１１－２０＞方向のオフ角θという。ａ軸方向のオフ角θは、基板のａ軸の傾きを示す。ｍ面の法線であるｍ軸と、基板の法線との角度をｍ軸＜１－１００＞方向のオフ角θという。ｍ軸方向のオフ角θは、基板のｍ軸の傾きを示す。
（製造方法）
　図３に示すように、半導体素子１は、製造工程において、ベース基板である半導体基板１１の表面１１ａにマスク２１が形成され、マスク２１の表面２１ａに半導体層３１が形成される。図３では、半導体基板１１及び半導体層３１のオフ角を模式的に示している。図３では、Ｇａを白丸、Ｎを灰色〇で示している。
　半導体基板１１の材料は、例えば、ＧａＮ、Ｓｉ、ＳｉＣ、サファイヤ、ダイヤモンド基板などを用いる。本実施形態では、半導体基板１１の材料は、例えば、ＧａＮを用いる。ＧａＮは、六方晶系の結晶構造を有する。
　半導体基板１１は、マスク２１の表面２１ａ上において少なくとも一方向にオフ角を有していない。半導体基板１１は、マスク２１の開口部２２のＧａＮ成長方向にオフ角を有していない。本実施形態では、半導体基板１１は、マスク２１の開口部２２の短手方向にオフ角を有していない。半導体基板１１のａ軸方向のオフ角は、例えば０°以上である。半導体基板１１のｍ軸方向のオフ角は、例えば０°以上である。半導体基板１１Ｘは、ｍ軸方向のオフ角が、ａ軸方向のオフ角より大きい。
　本実施形態では、半導体基板１１は、マスク２１の表面上のＥＬＯ成長方向と直交する方向に対して０．３°以上のオフ角を有してもよい。本実施形態では、半導体基板１１は、マスク２１の開口部の長手方向に０．３°以上のオフ角を有してもよい。
　少なくとも一方向とは、ＧａＮ成長方向であり、ａ軸またはｍ軸のどちらかである。本実施形態では、少なくとも一方向とは、例えばａ軸である。オフ角を有していないとは、例えば０．０２°以下のオフ角を有する場合を含む。オフ角を有していないとは、例えば、０°以上０．１°以下としてもよい。
　本実施形態では、半導体基板１１は、ａ軸方向にオフ角を有しておらず、ｍ軸方向のオフ角を有する。本実施形態では、半導体基板１１のａ軸方向のオフ角は、例えば、０°、ｍ軸方向のオフ角は、例えば、０．５°である。ａ軸方向のオフ角およびｍ軸方向のオフ角はこれに限定されない。ａ軸方向のオフ角は、例えば、０°以上０．１°以下としてもよい。ｍ軸方向のオフ角は、例えば、０．３°以上としてもよい。
　図１２は、マスクの平面図の一例を示す図である。図１５は、半導体素子のｍ軸断面を模式的に示す図である。図１５は、図１２のＬｍ－Ｌｍ線断面図である。図１６は、半導体素子のａ軸断面を模式的に示す図である。図１６は、図１２のＬａ－Ｌａ線断面図である。図１５に示すように、ｍ軸断面において、ｃ面はＥＬＯ結晶の成長方向に傾かない。図１６に示すように、ａ軸断面において、ｃ面はＥＬＯ結晶の成長方向に傾く。図１２、図１５、図１６は、ａ軸方向にオフ角を有しておらず、ｍ軸方向のオフ角を有している。
　本実施形態では、半導体基板１１は、ａ軸方向にオフ角を有し、ｍ軸方向にオフ角を有していなくてもよい。この場合、マスク２１の開口部２２は、ａ軸方向に延在してもよい。本実施形態によれば、エピタキシャル成長時、半導体層３１には傾きが生じず、会合部３２の段差を抑制できる。
　本実施形態では、半導体基板１１は、ａ軸方向およびｍ軸方向にオフ角を有していなくてもよい。図１３は、半導体素子のｍ軸断面を模式的に示す図である。図１３は、図１２のＬｍ－Ｌｍ線断面図である。図１４は、半導体素子のａ軸断面を模式的に示す図である。図１４は、図１２のＬａ－Ｌａ線断面図である。図１３に示すように、ｍ軸断面において、ｃ面はＥＬＯ結晶の成長方向に傾かない。図１４に示すように、ａ軸断面において、ｃ面はＥＬＯ結晶の成長方向に傾かない。本実施形態によれば、エピタキシャル成長時、半導体層３１には傾きが生じず、会合部３２の段差をより抑制できる。
　まず、半導体基板１１の表面１１ａ上に、開口部２２を有するマスク２１を形成する（ステップＳＴ１１）（第１工程）。より詳しくは、半導体基板１１の表面１１ａ上に少なくとも一部に開口部２２を有するマスク２１を設ける。
　半導体基板１１の表面１１ａと反対側の裏面は、図示しないシリコン基板等のＧａＮ以外で支持されていてもよい。半導体基板１１表層のＧａＮ層の裏面を支持する基板は、例えばサファイア基板又はＳｉＣ（Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ）基板であってもよい。
　マスク２１は、半導体層３１におけるドナーとなる元素を含む。マスク２１の材料としてはＳｉＯ２の他にＳｉＮ、ＡｌＳｉＯ等を用いてもよい。マスク２１は、アモルファス状のものであってもよい。
　図４は、マスクの平面図の一例である。本実施形態には、マスク２１に複数の開口部２２が形成されている。一の開口部２２に対し一の半導体素子１を対応させることによって、複数の半導体素子１が同時に作製される。図４では、作製する複数の半導体素子１が並列に配置される構成となっている。
　本実施形態では、マスク２１の開口部２２は、半導体基板１１が有するオフ角の方向に沿って延在する縞状に形成されている。本実施形態では、マスク２１の開口部２２は、ｍ軸方向に延在する。マスク２１は縞状以外の形状でもよく、変形例は後述する。
　上述したＥＬＯ技術を用いて開口部２２から露出する半導体基板１１の表面１１ａから半導体層３１であるＧａＮ層を形成する（ステップＳＴ１２－１，ステップＳＴ１２－２）（第２工程）。より詳しくは、開口部２２から露出する表面１１ａからマスク２１を覆うように半導体をエピタキシャル成長させ、半導体層３１を有する半導体素子１を作製する。
　具体的には、開口部２２から露出する半導体基板１１の表面１１ａから、マスク２１を覆うようにエピタキシャル成長させて、半導体層３１を成長する。より詳しくは、ＥＬＯ技術を用いて、図示しないエピタキシャル装置において、開口部２２から露出する半導体基板１１の表面１１ａからマスク２１を覆うようにＧａＮをエピタキシャル成長させる。半導体層３１は、開口部２２から露出する表面１１ａから、まず縦方向に成長させ（ステップＳＴ１２－１）、その後、会合するまで横方向に成長させられる（ステップＳＴ１２－２）。半導体基板１１のオフ角は、マスク２１の表面２１ａに対して傾いていない。エピタキシャル成長時に、半導体基板１１のオフ角が半導体層３１に引き継がれマスク２１の短手方向に成長させられて、会合する。このようにして、半導体層３１の厚さは、ほぼ均一となる。半導体層３１の表面３１ａは、ほぼ平坦となる。半導体層３１の表面３１ａは、会合部３２においてもほぼ平坦となり段差が抑制される。ＥＬＯ結晶の成長方向に傾きが生じない。
　図５は、実施形態に係る半導体素子１の断面を撮像した図である。図５は、半導体基板１１は、ｍ軸方向のオフ角を有する。図５には、中央部にマスク２１の開口部２２が位置している。開口部２２から露出する半導体基板１１の表面１１ａから、マスク２１を覆うようにエピタキシャル成長している。図５に示すように、半導体層３１の厚さは、ほぼ均一となる。半導体層３１の表面３１ａは、ほぼ平坦になっている。
　図５に示す半導体素子１は、成長時間１２０ｍｉｎ、温度１１４５℃、圧力５０ｋＰａ、Ｖ／ＩＩＩ比６０５９の条件でエピタキシャル成長を行った。
　半導体層３１が形成されると、半導体基板１１上に設けられたマスク２１は、半導体層３１で全面が覆われる。これにより、ＥＬＯ成長時に、マスク２１からのオートドープが規制される。
　以上のようにして、半導体層３１を有する半導体素子１を作製する。半導体層３１は、半導体基板１１の上に積層方向にエピタキシャル成長されて作製される。半導体層３１は会合している。
　以上説明した製造プロセスにより、複数の半導体素子１が同時に製造される。そして、このように作製された半導体素子１を用いて、図示しない半導体装置を作製可能である。
（実施例）
　表１、表２を用いて、実施例について説明する。実施例は、ａ軸方向をＥＬＯ成長方向とし、マスクおよびマスク開口がｍ軸方向に延びていることを前提とする。下記表１には、ＥＬＯ成長方向（ａ軸方向）にオフ角がない、言い換えると、ａ軸方向のオフ角が０°以上０．１°以下の実施例を示す。「ｃ面傾き」が「良好」とは、ｃ面の傾きが０°以上２°以下に抑えられていることを意味し、「良好でない」とは、ｃ面の傾きが０°以上２°以下の範囲に抑えられていないことである。ａ軸方向のオフ角が０°、ｍ軸のオフ角が０°である試料１は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好」である。ａ軸方向のオフ角が０．１°、ｍ軸のオフ角が０°である試料２は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好」である。ａ軸方向のオフ角が０．２°、ｍ軸のオフ角が０°である試料３は、「ｍ軸断面におけるｃ面傾き」が「良好でない」で、「ａ軸断面におけるｃ面傾き」が「良好」である。
Figure JPOXMLDOC01-appb-T000001
　下記表２には、ＥＬＯ成長方向と直交する方向（ｍ軸方向）に０．３°以上のオフ角がある実施例を示す。表２における、「ｃ面平滑性」が「良好」とは、「良好でない」場合よりも、表面粗さが小さいことをいう。ａ軸方向のオフ角が０°、ｍ軸のオフ角が０°である試料４は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好」で、「ｃ面平滑性」が「良好でない」である。ａ軸方向のオフ角が０°、ｍ軸のオフ角が０．１°である試料５は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好」で、「ｃ面平滑性」が「良好でない」である。ａ軸方向のオフ角が０°、ｍ軸のオフ角が０．３°である試料６は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好でない」で、「ｃ面平滑性」が「良好」である。ａ軸方向のオフ角が０°、ｍ軸のオフ角が０．５°である試料７は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好でない」で、「ｃ面平滑性」が「良好」である。ａ軸方向のオフ角が０°、ｍ軸のオフ角が１．０°である試料８は、「ｍ軸断面におけるｃ面傾き」が「良好」で、「ａ軸断面におけるｃ面傾き」が「良好でない」で、「ｃ面平滑性」が「良好」である。
Figure JPOXMLDOC01-appb-T000002
（効果）
　以上により、本実施形態では、マスク２１の表面２１ａ上において少なくとも一方向にオフ角を有していない半導体基板１１を用いて半導体素子１を製造する。本実施形態は、半導体基板１１のオフ角が半導体層３１に引き継がれない。これにより、本実施形態は、半導体層３１の厚さをほぼ均一にできる。本実施形態は、半導体層３１の表面３１ａをほぼ平坦にできる。本実施形態は、半導体層３１の表面３１ａを、会合部３２においてもほぼ平坦とできる。このように、本実施形態によれば、ＥＬＯ結晶の成長方向に傾きが生じず、会合部３２の段差を抑制できる。本実施形態は、会合部３２Ｘの段差が抑制されるので、電界の偏りが抑制される。
　本実施形態は、マスク２１の開口部２２の短手方向にオフ角を有していない半導体基板１１を用いて半導体素子１を製造する。本実施形態は、エピタキシャル成長して会合するまで成長する際に、半導体基板１１のオフ角が半導体層３１に引き継がれない。これにより、本実施形態によれば、ＥＬＯ結晶の成長方向である、開口部２２の短手方向に傾きが生じず、会合部３２の段差を抑制できる。
　本実施形態は、ａ軸方向にオフ角を有していない半導体基板１１を用いて半導体素子１を製造する。本実施形態によれば、ａ軸方向に傾きが生じず、会合部３２の段差を抑制できる。
　本実施形態は、ａ軸方向にオフ角がなく、ｍ軸方向にオフ角を有する半導体基板１１を用いて半導体素子１を製造する。本実施形態によれば、ｍ軸断面においてはｃ面の傾きが生じないが、ａ軸断面においてはｃ面が傾く。例えば、半導体基板１１のａ軸方向のオフ角が、０°以上０．１°以下、ｍ軸方向のオフ角が０．３°以上である場合について詳しく説明する。基板１１がいずれかの方向でオフ角を有していることによって、成長結晶のｃ面に平滑性をもたらすことができる。これにより、例えばｃ面に電極を形成する際に、接着性を向上することができる。また、成長結晶のｃ面の平滑性を向上させるにあたって、０．３°以上のオフ角を有する方向は、ａ軸方向ではなくｍ軸方向とすることが好ましい。例えば、ａ軸方向に０．３°以上のオフ角を配すると、会合部の段差を抑制できる、という効果が得られない。これに対して、ｍ軸方向に０．３°以上のオフ角を配したとしても、ａ軸断面には会合部が存在しておらず、また、全ての成長結晶がほぼ同じように傾く。これにより、０．３°以上のオフ角を有する方向をｍ軸方向とすると、ａ軸断面においてｃ面が傾いたとしても、会合部に段差は生じない。このように、本実施形態は、会合部３２の段差を抑制しつつＣ面の平滑性を確保できる。
　本実施形態は、ａ軸方向及びｍ軸方向にオフ角を有していない半導体基板１１を用いて半導体素子１を製造する。本実施形態によれば、ａ軸断面及びｍ軸断面において、ｃ面に傾きが生じず、会合部３２の段差を抑制できる。
　本出願の開示する実施形態は、発明の要旨及び範囲を逸脱しない範囲で変更することができる。さらに、本出願の開示する実施形態及びその変形例は、適宜組み合わせることができる。
（従来例）
　図１０、図１１を用いて、従来の半導体素子１Ｘの製造方法について説明する。図１０は、従来の半導体素子の製造方法を説明するための工程図である。図１１は、従来の半導体素子の断面を撮像した図である。従来、半導体素子１Ｘを作製する際に用いられる半導体基板１１Ｘは、ａ軸方向のオフ角を有する。より詳しくは、従来、半導体基板１１Ｘのａ軸方向のオフ角θ（図１０参照）は、例えば０．６２５°である。半導体基板１１Ｘのｍ軸方向のオフ角は、例えば０．０１７°である。マスク２１の開口部２２は、ｍ軸方向に延在する。このようなオフ角を有する半導体基板１１Ｘを用いて、エピタキシャル成長させる。半導体層３１Ｘは、半導体基板１１Ｘの傾きを引き継いでエピタキシャル成長する。これにより、半導体層３１Ｘの表面３１Ｘａは、マスク２１の表面２１ａに対して傾いている。半導体層３１Ｘの表面３１Ｘａは、会合部３２Ｘにおいて段差を生じる。半導体層３１Ｘの表面３１Ｘａは、半導体基板１１Ｘのａ軸方向のオフ角θと同程度の傾きが生じる。
　図１１に示すように、半導体層３１Ｘの厚さは、不均一となる。半導体層３１Ｘの表面３１Ｘａは、ａ軸方向に沿って傾斜している。
　図１１に示す半導体素子１は、成長時間１２０ｍｉｎ、温度１１４５℃、圧力５０ｋＰａ、Ｖ／ＩＩＩ比６０５９の条件でエピタキシャル成長を行った。半導体基板１１Ｘのａ軸方向のオフ角は、例えば０．６２５°である。半導体基板１１Ｘのｍ軸方向のオフ角は、例えば０．０１７°である。半導体層３１Ｘの表面３１Ｘａは、半導体基板１１Ｘのａ軸方向のオフ角θと同程度の傾きが生じている。
　マスク２１の表面２１ａ上に平坦にＥＬＯ成長させるためには、ＥＬＯ会合後の表面が平坦である必要がある。ところが、従来の製造方法では、会合部３２Ｘに段差が生じ、隣接するＥＬＯの高さが合わない。会合部３２Ｘに段差が生じることは、電界の偏りの原因になる。会合部３２Ｘに段差が生じた状態でＥＬＯ成長が継続すると、ＥＬＯが段差に乗り上げることにより欠陥が導入される。これにより、従来例は、電気特性が悪くなる。
　これに対して、本実施形態は、会合部３２の段差が抑制されるので、欠陥の導入も抑制される。これにより、電気特性を向上できる。
　添付の請求項に係る技術を完全かつ明瞭に開示するために特徴的な実施形態に関し記載してきた。しかし、添付の請求項は、上記実施形態に限定されるべきものでなく、本明細書に示した基礎的事項の範囲内で当該技術分野の当業者が創作しうるすべての変形例及び代替可能な構成を具現化するように構成されるべきである。
（変形例）
　半導体層３１は、１層以上であればよく、複数層であっても適用可能である。例えば、半導体層３１は、第１半導体層であるｎ＋ＧａＮ層と、第２半導体層であるｎ－ＧａＮ層と、第３半導体層であるｎ＋ＧａＮ層とを有してもよい。この場合、第１半導体層であるｎ＋ＧａＮ層を成長する工程の後に、第２半導体層であるｎ－ＧａＮ層を成長する。第２半導体層であるｎ－ＧａＮ層を成長する工程の後に、第３半導体層であるｎ＋ＧａＮ層を成長する。第３半導体層であるｎ＋ＧａＮ層の表面も、ほぼ平坦となる。
　図６は、マスクの平面図の他の例である。図７は、マスクの平面図の他の例である。図６、図７では、平面状のマスク２１は、複数の開口を有する。図６、図７では、開口は、六角形状である。図６の開口は、ａ軸方向に沿って並んでいる。図７の開口は、直交する２本の直線の交点上に並んでいる。
　図８は、マスクの平面図の他の例である。図９は、マスクの平面図の他の例である。図８、図９では、平面状のマスク２１は、複数の開口を有する。図８、図９では、開口は、円形状である。図８の開口は、ａ軸方向に沿って並んでいる。図９の開口は、直交する２本の直線の交点上に並んでいる。
　図３に示す製造方法では、第２工程として、ステップＳＴ１２－１のみを実行し、ステップＳＴ１２－２を実行しなくてもよい。半導体層３１は、開口部２２から露出する表面１１ａから、縦方向のみに成長させてもよい。ステップＳＴ１２－２を実行しないことにより、結晶は会合していない。このように、第２工程として、ステップＳＴ１２－１のみを実行した場合、半導体層３１は、ｍ軸断面においてｃ面が傾かず、厚みが一定になる。これにより、成長結晶をデバイス化した際に、所定の耐電圧を確保できる。ここでのｃ面とは、成長してできた結晶である半導体層３１におけるｃ面である。言い換えると、ここでのｃ面とは、成長結晶の上面である。
　もしｍ軸断面においてｃ面が傾いてしまった場合、結晶を会合させていない、ステップＳＴ１２－１のみを実行した結晶は、ａ軸方向の幅は狭いのでａ軸方向の傾きを研磨で平坦化するのは困難である。よって、結晶成長方向であるａ軸にオフ角を有さないことにより、ｍ軸断面においてｃ面が傾いていないことが重要である。
　上記では、半導体基板１１の結晶構造の一例として六方晶系の結晶構造について説明したがこれに限定されない。半導体基板１１の結晶構造は、例えば、三方晶系、立方晶系などでも適用可能である。
　１　半導体素子
　１１　半導体基板
　１１ａ　表面
　２１　マスク
　２１ａ　表面
　２２　開口部
　３１　半導体層
　３１ａ　表面
　３２　会合部

Claims (9)

  1. 　半導体基板の表面上に、開口部を有するマスクを形成する工程と、
    　前記開口部から露出する前記表面より、前記マスクに沿って半導体層をエピタキシャル成長させる工程と、
    　を含み、
    　前記半導体基板は、前記マスクの表面上のＥＬＯ成長方向に対してオフ角を有していない
    　半導体素子の製造方法。
  2. 　前記半導体基板は、前記マスクの開口部の短手方向にオフ角を有していない、請求項１に記載の半導体素子の製造方法。
  3. 　前記半導体基板は、ａ軸方向にオフ角を有していない、請求項１または請求項２に記載の半導体素子の製造方法。
  4. 　前記半導体基板は、ｍ軸方向にオフ角を有していない、請求項１から請求項３のいずれか一項に記載の半導体素子の製造方法。
  5. 　前記半導体基板は、前記マスクの表面上のＥＬＯ成長方向と直交する方向に対して０．３°以上のオフ角を有する、請求項１に記載の半導体素子の製造方法。
  6. 　前記半導体基板は、前記マスクの開口部の長手方向に０．３°以上のオフ角を有する、請求項１に記載の半導体素子の製造方法。
  7. 　前記半導体は、ＧａＮである、請求項１から請求項６のいずれか一項に記載の半導体素子の製造方法。
  8. 　請求項１から請求項７のいずれか一項に記載の半導体素子の製造方法により製造された半導体素子。
  9. 　請求項８に記載の半導体素子を含む半導体装置。
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