WO2023018061A1 - 디스플레이 패널 및 디스플레이 패널의 구동 방법 - Google Patents

디스플레이 패널 및 디스플레이 패널의 구동 방법 Download PDF

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WO2023018061A1
WO2023018061A1 PCT/KR2022/010868 KR2022010868W WO2023018061A1 WO 2023018061 A1 WO2023018061 A1 WO 2023018061A1 KR 2022010868 W KR2022010868 W KR 2022010868W WO 2023018061 A1 WO2023018061 A1 WO 2023018061A1
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transistor
driving
pixel circuit
terminal
light emitting
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PCT/KR2022/010868
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허용구
김용상
김기우
박승용
양병덕
이정우
이홍국
정태일
홍용후
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삼성전자주식회사
성균관대학교 산학협력단
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    • G09G2300/0426—Layout of electrodes and connections

Definitions

  • the conventional PWM (Pulse Width Modulation) driving method turns on and then turns off a transistor connected to a light emitting element, that is, drives a light emitting element in such a way that the light emitting element emits light and then does not emit light, in order to express the gradation of one image frame. did
  • the PWM pixel circuit may include: a first transistor connected to a gate terminal of the first driving transistor and receiving an initialization voltage of the first driving transistor; a second transistor connected to a drain terminal of the first driving transistor; A third transistor connected in common to the drain terminal of the driving transistor and the drain terminal of the second transistor, and connected to a gate terminal and a source terminal of the first driving transistor, and a third transistor receiving the PWM data voltage through a source terminal, A fourth transistor to which a voltage is applied may be included.
  • the plurality of subpixels include an R subpixel including a light emitting element emitting red (R) light, a G subpixel including a light emitting element emitting green (G) light, and a light emitting element emitting blue (B) light. It may include B sub-pixels including elements.
  • the light emitting device may be a micro LED having a horizontal and vertical length of 100 micrometers or less.
  • 3A is a diagram for explaining a pixel structure of a display panel according to an exemplary embodiment of the present disclosure.
  • FIG. 4 is a block diagram illustrating a configuration of a display panel according to an exemplary embodiment of the present disclosure.
  • FIG. 5 is a detailed circuit diagram of a pixel circuit according to an exemplary embodiment of the present disclosure.
  • 7C is a circuit diagram for explaining an operation of a pixel circuit in a third time period.
  • FIG. 12 is a detailed circuit diagram of a first driving circuit according to an embodiment of the present disclosure.
  • 14 is a circuit diagram for explaining the operation of the first driving circuit in the normal mode.
  • the light emitting element 200 emits light according to the driving current provided by the pixel circuit 300 .
  • the light emitting device 200 may emit light with different luminance according to the amplitude or pulse width of the driving current provided by the pixel circuit 300 .
  • the pulse width of the driving current may be expressed as a duty ratio of the driving current or a driving time duration of the driving current.
  • the pixel circuit 300 can control both the amplitude and pulse width of the driving current for driving the light emitting element 200 by receiving the PAM data voltage and the PWM data voltage from a data driver (not shown), for example.
  • the light emitting device 200 may be driven by providing a driving current having both amplitude and pulse width controlled to the light emitting device 200 .
  • the pixel circuit 300 may drive the light emitting device 200 to express gray levels in sub-pixel units.
  • the display panel 1000 is composed of sub-pixels per light emitting element 200, unlike an LCD (Liquid Crystal Display) panel using a plurality of LEDs emitting the same single color as a backlight, a pixel circuit ( 300) may drive the light emitting device 200 to express different grayscales in units of sub-pixels.
  • 8 is a timing diagram of various signals for driving the pixel circuit of FIG. 5 according to another embodiment of the present disclosure.
  • 8 shows a control signal in a time interval corresponding to one image frame, and the time interval corresponding to one image frame includes a fifth time interval T5, a sixth time interval T6, and a seventh time interval ( T7) and an eighth time period T8.
  • 9A is a circuit diagram for explaining the operation of the pixel circuit in the fifth time period T5.
  • 9B is a circuit diagram for explaining the operation of the pixel circuit in the sixth time period T6.
  • 9C is a circuit diagram for explaining the operation of the pixel circuit in the seventh time period T7.
  • the pixel circuit 300 may block the light emitting path of the light emitting element 200 and initialize the voltage of the gate terminal of the first driving transistor 317 .
  • the pixel circuit 300 may turn on the first transistor 311 based on the low voltage input to the VST[n] terminal.
  • the gate terminal voltage of the first driving transistor 317 may be initialized to an off state.
  • the second to sixth transistors 312, 313, 314, 315, and 316, the seventh transistor 321, the eighth transistor 322, and the second The driving transistor 323 may be in an off state.
  • the pixel circuit 300 may store the PAM data voltage input through the Sig terminal in the second capacitor C2 . To this end, the pixel circuit 300 may turn on the sixth transistor 316 based on the low voltage input to the AOD[n] terminal. Also, the pixel circuit 300 may apply the PAM data voltage to the gate terminal of the second driving transistor 323 . Meanwhile, as shown in FIG. 9B, in the sixth time period T6, the first to fifth transistors 311, 312, 313, 314, and 315, the seventh transistor 321, and the eighth transistor 322 And the first driving transistor 317 may be in an off state.
  • the pixel circuit 300 is driven by turning on the light emitting element 200 in an off state when expressing the gray level of an image frame. That is, in the fifth and sixth time intervals T5 and T6, the light emitting device 200 is in an off state, and in the seventh time interval T7, the light emitting device 200 is turned on. Accordingly, one image frame is output, and then the light emitting element 200 is turned off in the eighth time interval T8. Charges remaining in the light emitting device 200 in the eighth time period T8 may be completely discharged until the seventh time period T7 in the next frame. Therefore, the minute light emission of the light emitting element 200 due to the charge remaining in the light emitting element 200 may not affect the output image frame, and thus, it is easier to express a low gray scale compared to a conventional pixel circuit.
  • the gate driver 830 may apply the driving voltage VDD to the driving voltage terminal of the pixel circuit 300 according to an exemplary embodiment.
  • the processor 900 may include one or more of a central processing unit (CPU), a micro-controller, an application processor (AP), a communication processor (CP), or an ARM processor.
  • CPU central processing unit
  • AP application processor
  • CP communication processor
  • ARM processor ARM processor
  • the processor 900 applies the driving voltage VDD to the pixel circuits 310 and 320 included in the display panel 1000 and controls the panel driver 800 to apply a linearly varied voltage (sweep voltage). , the image can be displayed.
  • FIG. 11 is a flowchart illustrating a method of driving a display device according to an embodiment of the present disclosure. In describing FIG. 11 , detailed descriptions of overlapping contents with those described above will be omitted.
  • FIG. 12 is a detailed circuit diagram of a first driving circuit according to an embodiment of the present disclosure.
  • the NMOS TFTs 441 and 445 and the PMOS TFTs 444 and 448 may be alternately turned on/off.
  • a high voltage may be applied to the VDD_N terminal to turn on the NMOS TFTs 441 and 445 and turn off the PMOS TFTs 444 and 448.
  • a low voltage is applied to the VDD_N terminal so that the NMOS TFTs 441 and 445 are turned off and the PMOS TFTs 444 and 448 are turned on.
  • Each component may be composed of a single object or a plurality of entities, and some of the sub-components may be omitted, or other sub-components may be various. It may be further included in the embodiment. Alternatively or additionally, some components (eg, modules or programs) may be integrated into one entity and perform the same or similar functions performed by each corresponding component prior to integration. According to various embodiments, operations performed by modules, programs, or other components may be executed sequentially, in parallel, repetitively, or heuristically, or at least some operations may be executed in a different order, may be omitted, or other operations may be added. can

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Abstract

디스플레이 패널이 개시된다. 본 디스플레이 패널은, 복수의 서브 픽셀을 각각 포함하는 복수의 픽셀이 글래스 상에 매트릭스 형태로 배치되고, 복수의 서브 픽셀 각각은, 글래스 상에 형성되며 PWM 데이터 전압을 인가받는 화소 회로 및 화소 회로와 전기적으로 연결되도록 화소 회로 상에 실장되고 화소 회로로부터 제공되는 구동 전류에 기초하여 빛을 발광하는 발광 소자를 포함하며, PWM 데이터 전압에 기초하여 구동 전류의 펄스 폭을 제어하며, 하나의 영상 프레임을 출력하기 위해 발광 소자가 제1 시간 구간에서는 비발광하고 제1 시간 구간 이후인 제2 시간 구간에서 발광하도록 구동 전류를 제어한다.

Description

디스플레이 패널 및 디스플레이 패널의 구동 방법
본 개시는 디스플레이 패널 및 디스플레이 패널의 구동 방법에 관한 것으로, 보다 상세하게는, 발광 소자가 픽셀을 구성하는 디스플레이 패널 및 디스플레이 패널의 구동 방법에 관한 것이다.
종래의 PWM(Pulse Width Modulation) 구동 방법은, 하나의 영상 프레임의 계조 표현을 위해, 발광 소자에 연결된 트랜지스터를 온 시킨 후 오프시키는 즉, 발광 소자를 발광시킨 후 비발광하는 방식으로 발광 소자를 구동하였다.
그러나, 도 1에 도시된 바와 같이, 실제 발광 소자를 구동시키는 과정에서는 비발광 제어 시 지연 시간(td)이 발생되며, 이에 따라 저계조 및 저휘도 표현이 어렵다는 문제가 있었다.
또한, 도 2에 도시된 바와 같이, 저계조 표현을 위한 전류 구간(예로, 0uA~50uA)에서 마이크로 LED 특성에 의한 파장 변화가 발생되며, 이에 따라 저계조 이미지에서 색감 편차가 발생하는 문제가 있었다. 도 2는 청색 LED로 흐르는 구동 전류의 크기(또는 진폭)에 따른 파장 변화를 도시하고 있다.
이에 따라, 저계조 표현을 개선하기 위한 PWM 화소 회로에 대한 필요성이 대두된다.
본 발명이 해결하고자 하는 일 기술적 과제는, 저계조 표현이 개선된 PWM 화소 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 일 기술적 과제는, 비발광 지연 시간이 감소된 PWM 화소 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명의 기술분야에서의 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위한 본 개시의 예시적인 일 실시 예에 따르면, 복수의 서브 픽셀을 각각 포함하는 복수의 픽셀이 글래스(Glass) 상에 매트릭스 형태로 배치된 디스플레이 패널에 있어서, 상기 복수의 서브 픽셀 각각은, 상기 글래스 상에 형성되며, PWM(Pulse Width Modulation) 데이터 전압을 인가받는 화소 회로; 및 상기 화소 회로와 전기적으로 연결되도록 상기 화소 회로 상에 실장되고, 상기 화소 회로로부터 제공되는 구동 전류에 기초하여 빛을 발광하는 발광 소자;를 포함하며, 상기 화소 회로는, 상기 PWM 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하며, 하나의 영상 프레임을 출력하기 위해 상기 발광 소자가 제1 시간 구간에서는 비발광하고 상기 제1 시간 구간 이후인 제2 시간 구간에서 발광하도록 상기 구동 전류를 제어하는 디스플레이 패널이 제공될 수 있다.
상기 화소 회로는, 제1 구동 트랜지스터를 포함하고, 상기 인가된 PWM 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하기 위한 PWM 화소 회로; 및 제2 구동 트랜지스터를 포함하고, 상기 구동 전류의 진폭을 제어하기 위한 CCG(Constant Current Generators) 화소 회로;를 포함할 수 있다.
상기 제1 구동 트랜지스터는 NMOS TFT(N-type Metal Oxide Semiconductor Thin Film Transistor)이고, 상기 제2 구동 트랜지스터는 PMOS TFT(P-type Metal Oxide Semiconductor Thin Film Transistor)일 수 있다.
상기 화소 회로는, 상기 제1 시간 구간에서, 상기 구동 전류가 상기 발광 소자로 흐르는 경로를 차단하고, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트 단자 전압을 초기화할 수 있다.
상기 PWM 화소 회로는, 상기 PWM 데이터 전압이 상기 PWM 화소 회로에 인가되면, 상기 인가된 PWM 데이터 전압을 상기 제1 구동 트랜지스터의 문턱 전압만큼 보상하고, 상기 PWM 데이터 전압을 제1 캐패시터에 저장할 수 있다.
상기 PWM 화소 회로는, 스위프 전압이 상기 PWM 화소 회로에 인가되면, 상기 스위프 전압 및 상기 제1 캐패시터에 저장된 상기 PWM 데이터 전압에 기초하여 상기 발광 소자를 발광시킬 수 있다.
상기 PWM 화소 회로는, 상기 제1 구동 트랜지스터의 게이트 단자와 연결되고 상기 제1 구동 트랜지스터의 초기화 전압을 인가받는 제1 트랜지스터, 상기 제1 구동 트랜지스터의 드레인 단자에 연결되는 제2 트랜지스터, 상기 제1 구동 트랜지스터의 드레인 단자 및 상기 제2 트랜지스터의 드레인 단자와 공통 연결되고, 소스 단자를 통해 상기 PWM 데이터 전압을 인가받는 제3 트랜지스터, 및 상기 제1 구동 트랜지스터의 게이트 단자 및 소스 단자에 연결되고, 스위프 전압을 인가받는 제4 트랜지스터를 포함할 수 있다.
상기 PWM 화소 회로는, 게이트 단자가 상기 제2 트랜지스터의 게이트 단자와 연결되고, 소스 단자가 상기 제1 구동 트랜지스터의 드레인 단자 및 상기 제4 트랜지스터의 드레인 단자와 공통 연결되고, 드레인 단자가 상기 제2 구동 트랜지스터의 게이트 단자와 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 PWM 화소 회로는, 일 단이 상기 제1 구동 트랜지스터의 게이트 단자, 상기 제1 트랜지스터의 드레인 단자 및 상기 제4 트랜지스터의 소스 단자에 공통 연결되고, 타 단이 선형적으로 변화하는 스위프 전압을 인가받는 제1 캐패시터를 더 포함할 수 있다.
상기 CCG 화소 회로는, 상기 제2 구동 트랜지스터의 게이트 단자와 연결되고 상기 제2 구동 트랜지스터의 초기화 전압을 인가받는 제7 트랜지스터, 및 드레인 단자가 상기 제2 구동 트랜지스터의 소스 단자와 연결되고, 소스 단자가 구동 전압 단자와 연결되는 제8 트랜지스터를 포함할 수 있다.
상기 복수의 서브 픽셀은, 적색(R) 빛을 발광하는 발광 소자를 포함하는 R 서브 픽셀, 녹색(G) 빛을 발광하는 발광 소자를 포함하는 G 서브 픽셀 및 청색(B) 빛을 발광하는 발광 소자를 포함하는 B 서브 픽셀을 포함할 수 있다.
상기 발광 소자는, 가로 세로 길이가 각각 100 마이크로미터 이하의 크기를 갖는 마이크로 LED일 수 있다.
상술한 기술적 과제를 해결하기 위한 본 개시의 예시적인 다른 일 실시 예에 따르면, 복수의 서브 픽셀을 각각 포함하는 복수의 픽셀이 글래스(Glass) 상에 매트릭스 형태로 배치된 디스플레이 패널의 구동 방법에 있어서, 상기 복수의 서브 픽셀 각각은, 상기 글래스 상에 형성되며, PWM(Pulse Width Modulation) 데이터 전압을 인가받는 화소 회로; 및 상기 화소 회로와 전기적으로 연결되도록 상기 화소 회로 상에 실장되고, 상기 화소 회로로부터 제공되는 구동 전류에 기초하여 빛을 발광하는 발광 소자;를 포함하고, 상기 구동 방법은, 상기 구동 전류가 상기 발광 소자로 흐르는 경로를 차단하고, 상기 화소 회로에 포함된 복수의 구동 트랜지스터의 게이트 단자 전압을 초기화하는 단계; 상기 PWM 데이터 전압이 인가되면, 상기 PMW 데이터 전압에 기초하여 상기 복수의 구동 트랜지스터 중 적어도 하나의 구동 트랜지스터의 문턱 전압을 보상하는 단계; 및 스위프 전압이 인가되면, 상기 스위프 전압 및 상기 PWM 데이터 전압에 기초하여 상기 발광 소자를 발광시키는 단계;를 포함하는 구동 방법이 제공될 수 있다.
상기 복수의 구동 트랜지스터는, 게이트 단자가 상기 스위프 전압이 인가되는 제1 캐패시터와 연결되는 제1 구동 트랜지스터, 및 드레인 단자가 상기 발광 소자와 연결되는 제2 구동 트랜지스터를 포함하고, 상기 제1 구동 트랜지스터는 NMOS TFT(N-type Metal Oxide Semiconductor Thin Film Transistor)이고, 상기 제2 구동 트랜지스터는, PMOS TFT(P-type Metal Oxide Semiconductor Thin Film Transistor)일 수 있다.
상기 문턱 전압을 보상하는 단계는, 상기 제1 구동 트랜지스터의 문턱 전압을 보상할 수 있다.
본 개시의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이상 설명한 바와 같이 본 개시의 다양한 실시 예에 따르면, 디스플레이 패널의 저계조 표현을 개선할 수 있다.
또한, 보다 최적화된 화소 회로의 설계가 가능하여, 보다 안정적이고 효율적으로 발광 소자를 구동할 수 있게 되며, 디스플레이 패널의 소형화 및 경량화에 이바지할 수 있다.
그 외에 본 개시의 실시 예로 인하여 얻을 수 있거나 예측되는 효과에 대해서는 본 개시의 실시 예에 대한 상세한 설명에서 직접적 또는 암시적으로 개시하도록 한다. 예컨대, 본 개시의 실시 예에 따라 예측되는 다양한 효과에 대해서는 후술될 상세한 설명 내에서 개시될 것이다.
도 1은 PWM 구동 시 LED의 휘도 발광 특성을 나타내는 그래프이다.
도 2는 청색 LED로 흐르는 구동 전류의 크기에 따른 파장 변화를 나타내는 그래프이다.
도 3a는 본 개시의 일 실시 예에 따른 디스플레이 패널의 픽셀 구조를 설명하기 위한 도면이다.
도 3b는 본 개시의 다른 일 실시 예에 따른 서브 픽셀 구조를 도시한 도면이다.
도 4는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구성을 나타내는 블록도이다.
도 5는 본 개시의 일 실시 예에 따른 화소 회로의 상세 회로도이다.
도 6은 본 개시의 일 실시 예에 따라 도 5의 화소 회로를 구동하기 위한 각종 신호의 타이밍도이다.
도 7a는 제1 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 7b는 제2 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 7c는 제3 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 8은 본 개시의 다른 일 실시 예에 따라 도 5의 화소 회로를 구동하기 위한 각종 신호의 타이밍도이다.
도 9a는 제4 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 9b는 제5 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 9c는 제6 시간 구간에서 화소 회로의 동작을 설명하기 위한 회로도이다.
도 10은 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성도이다.
도 11은 본 개시의 일 실시 예에 따른 디스플레이 장치의 구동 방법을 나타내는 흐름도이다.
도 12는 본 개시의 일 실시 예에 따른 제1 구동 회로의 상세 회로도이다.
도 13은 제1 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다.
도 14는 노말 모드에서 제1 구동 회로의 동작을 설명하기 위한 회로도이다.
도 15는 AOD 모드에서 제1 구동 회로의 동작을 설명하기 위한 회로도이다.
도 16은 본 개시의 일 실시 예에 따른 제2 구동 회로의 상세 회로도이다.
도 17은 노말 모드에서 제2 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다.
도 18은 노말 모드에서 제2 구동 회로의 동작을 설명하기 위한 회로도이다.
도 19는 AOD 모드에서 제2 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다.
도 20은 AOD 모드에서 제2 구동 회로의 동작을 설명하기 위한 회로도이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 개시에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 사용된 "제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(예: 제1 다른 구성요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제 3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 개시의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서 첨부된 도면을 참조하여 본 개시의 다양한 실시 예를 상세히 설명한다.
도 3a는 본 개시의 일 실시 예에 따른 디스플레이 패널(1000)의 픽셀 구조를 설명하기 위한 도면이다. 도 3a에 도시된 바와 같이, 디스플레이 패널(1000)은 매트릭스 형태로 배열된 복수의 픽셀(10)을 포함할 수 있다.
이때, 각 픽셀(10)은 복수의 서브 픽셀(10-1 내지 10-3)을 포함할 수 있다. 예를 들어, 디스플레이 패널(1000)에 포함된 하나의 픽셀(10)은 적색(R) 서브 픽셀(10-1), 녹색(G) 서브 픽셀(10-2) 및 청색(B) 서브 픽셀(10-3)과 같은 3종류의 서브 픽셀을 포함할 수 있다. 즉, R, G, B 서브 픽셀 한 세트가 디스플레이 패널(1000)의 하나의 단위 픽셀을 구성할 수 있다.
한편, 도 3a를 참조하면, 디스플레이 패널(1000)에서 하나의 픽셀 영역(20)은, 픽셀(10)이 차지하는 영역과 주변의 나머지 영역(11)을 포함하는 것을 볼 수 있다.
픽셀(10)이 차지하는 영역은, R 서브 픽셀(10-1), G 서브 픽셀(10-2) 및 B 서브 픽셀(10-3)을 포함할 수 있다. 이때, R 서브 픽셀(10-1)은 R 발광 소자 및 R 발광 소자를 구동하기 위한 화소 회로의 적어도 일부를 포함할 수 있다. G 서브 픽셀(10-2)은 G 발광 소자 및 G 발광 소자를 구동하기 위한 화소 회로의 적어도 일부를 포함할 수 있다. 그리고, B 서브 픽셀(10-3)은 B 발광 소자 및 B 발광 소자를 구동하기 위한 화소 회로의 적어도 일부를 포함할 수 있다. 한편, 픽셀(10) 주변의 나머지 영역(11)에는, 도 5 및 도 6에서 후술할 바와 같이, 화소 회로를 구동하기 위한 각종 회로들이 실시 예에 따라 포함될 수 있다.
도 3b는 본 개시의 다른 일 실시 예에 따른 서브 픽셀 구조를 도시한 도면이다. 도 3a를 참조하면, 하나의 픽셀(10) 내에서 서브 픽셀들(10-1 내지 10-3)은 좌우가 뒤바뀐 L자 모양으로 배열된 것을 볼 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니며, 도 3b에 도시된 바와 같이, R, G, B 서브 픽셀(10-1 내지 10-3)이 픽셀(10') 내부에서 일렬로 배치될 수도 있다. 다만, 이와 같은 서브 픽셀의 배치 형태는 일 예일 뿐이고, 복수의 서브 픽셀은 각 픽셀 내에서 실시 예에 따라 다양한 형태로 배치될 수 있다.
한편, 상술한 예에서는 픽셀이 3종류의 서브 픽셀로 구성되는 것으로 설명하였으나, 이에 한정되는 것이 아님은 물론이다. 가령, 픽셀은 R, G, B, W(white)와 같이 4종류의 서브 픽셀로 구현될 수도 있고, 실시 예에 따라 얼마든지 다른 개수의 서브 픽셀이 하나의 픽셀을 구성할 수도 있음은 물론이다. 예를 들어, 서브 픽셀(R, G, B, G)은 펜타일(Pentile) 구조로 배열될 수 있다. 또한, 각 픽셀에 포함된 서브 픽셀의 개수는 서로 상이할 수 있다.
이하에서는, 설명의 편의를 위해, 픽셀(10)이 R, G, B와 같은 세 종류의 서브 픽셀로 구성된 경우를 예로 들어 설명하기로 한다.
도 4는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구성을 나타내는 블럭도이다. 도 4에 따르면, 디스플레이 패널(1000)은 발광 소자(200), 발광 소자를 구동하기 위한 화소 회로(300) 및 화소 회로(300)를 구동하기 위한 구동 회로(400)를 포함한다. 이때, 디스플레이 패널(1000)은, 후술할 바와 같이, 글래스(100) 상에 화소 회로(300)가 형성되고, 화소 회로(300) 상에 발광 소자(200)가 배치되는 구조를 가질 수 있다.
특히, 발광 소자(200)는 화소 회로(300)와 전기적으로 연결되도록 화소 회로(300)상에 실장되고, 화소 회로(300)로부터 제공되는 구동 전류에 기초하여 빛을 발광할 수 있다.
발광 소자(200)는 디스플레이 패널(1000)의 서브 픽셀(10-1 내지 10-3)을 구성하며, 발광하는 빛의 색상에 따라 복수의 종류가 있을 수 있다. 예를 들어, 발광 소자(200)는 적색 색상의 빛을 발광하는 적색(R) 발광 소자, 녹색 색상의 빛을 발광하는 녹색(G) 발광 소자 및 청색 색상의 빛을 발광하는 청색(B) 발광 소자가 있을 수 있다.
따라서, 서브 픽셀의 종류는 발광 소자(200)의 종류에 따라 결정될 수 있다. 즉, R 발광 소자는 R 서브 픽셀(10-1)을, G 발광 소자는 G 서브 픽셀(10-2)을, 그리고, B 발광 소자는 B 서브 픽셀(10-3)을 구성할 수 있다.
여기서, 발광 소자(200)는, 유기 재료를 이용하여 제작되는 OLED(Organic Light Emitting Diode)와는 다른, 무기 재료를 이용하여 제작되는 발광 소자일 수 있다. 이하에서, LED는 OLED와 구별되는 무기 발광 소자를 의미할 수 있다. 다만 이에 한정되는 것은 아니며, 발광 소자(200)는 유기 발광 소자를 포함할 수 있다.
한편, 본 개시의 일 실시 예에 따르면, 발광 소자(200)는, 마이크로 LED(Light Emitting Diode)(u-LED)일 수 있다. 마이크로 LED는 백라이트나 컬러 필터 없이 스스로 빛을 내며 가로 세로 크기가 각각 100 마이크로미터(μm) 이하 크기의 무기 발광 소자를 말한다.
한편, 발광 소자(200)는 화소 회로(300)가 제공하는 구동 전류에 따라 발광한다. 구체적으로, 발광 소자(200)는 화소 회로(300)가 제공하는 구동 전류의 진폭(Amplitude) 또는 펄스 폭(Pulse Width)에 따라 상이한 휘도로 발광할 수 있다. 여기서, 구동 전류의 펄스 폭은 구동 전류의 듀티비(Duty Ratio) 또는 구동 전류의 구동 시간(Duration)으로 표현될 수도 있다.
예를 들어, 발광 소자(200)는 구동 전류의 진폭이 클수록 높은 휘도로 발광할 수 있고, 펄스 폭이 길수록(즉, 듀티비가 높을수록 또는 구동 시간이 길수록) 높은 휘도로 발광할 수 있으나, 이에 한정되는 것은 아니다.
화소 회로(300)는 발광 소자(200)를 구동한다. 특히, 화소 회로(300)는 발광 소자(200)가 발광하는 빛의 계조를 제어하기 위해, 발광 소자(200)를 PAM(Pulse Amplitude Modulation) 또는 PWM(Pulse Width Modulation) 방식으로 구동할 수 있다.
즉, 화소 회로(300)는, 예를 들어, 데이터 드라이버(미도시)로부터 PAM 데이터 전압 및 PWM 데이터 전압을 인가받아 발광 소자(200)를 구동하는 구동 전류의 진폭과 펄스 폭을 함께 제어할 수 있고, 진폭과 펄스 폭이 함께 제어된 구동 전류를 발광 소자(200)로 제공하여 발광 소자(200)를 구동할 수 있다.
여기서, 구동 전류의 진폭과 펄스 폭이 "함께" 제어된다고 함은, 화소 회로(300)가 구동 전류의 진폭과 펄스 폭을 시간적으로 동시에 제어한다는 것을 의미하는 것은 아니며, 계조 표현을 위해 PAM 구동 방식과 PWM 구동 방식이 함께 이용된다는 것을 의미한다.
구체적으로, 화소 회로(300)는 인가된 PAM 데이터 전압에 대응되는 진폭을 갖는 구동 전류의 펄스 폭을, 인가된 PWM 데이터 전압에 기초하여 제어할 수 있다. 이때, 본 개시의 일 실시 예에 따르면, PAM 데이터 전압은 디스플레이 패널(1000)에 포함된 모든 픽셀(또는 모든 서브 픽셀)에 일괄적으로 인가될 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
한편, 본 개시의 일 실시 예에 따르면, 화소 회로(300)는, 발광 소자(200)를 구동하여 서브 픽셀 단위로 계조를 표현할 수 있다. 전술한 바와 같이 디스플레이 패널(1000)은 발광 소자(200) 단위로 서브 픽셀이 구성되므로, 동일한 단일 색으로 발광하는 복수의 LED를 백라이트로 사용하는 LCD(Liquid Crystal Display) 패널과 달리, 화소 회로(300)는 발광 소자(200)를 구동하여 서브 픽셀 단위로 계조를 다르게 표현할 수 있다.
이를 위해, 디스플레이 패널(1000)에 포함된 각 서브 픽셀은, 발광 소자(200) 및 해당 발광 소자(200)를 구동하기 위한 화소 회로(300)를 포함할 수 있다. 즉, 각 발광 소자(200)를 구동하기 위한 화소 회로(300)가 각 서브 픽셀별로 존재할 수 있다.
PWM 구동 방식은 발광 소자(200)의 발광 시간에 따라 계조를 표현하는 방식이다. 따라서, PWM 방식으로 발광 소자(200)를 구동하는 경우 구동 전류의 진폭이 동일하더라도 발광 시간을 달리하여 다양한 계조를 표현할 수 있게 된다. 이에 따라, PAM 방식만으로 LED를 구동하여 LED(특히, 마이크로 LED)가 발광하는 빛의 파장이 계조에 따라 변화하는 문제를 해결할 수 있게 된다.
이하에서는, 도 5 및 도 6을 통해 본 개시의 일 실시 예에 따른 화소 회로(300)의 구성 및 동작을 보다 자세히 설명한다.
도 5는 본 개시의 일 실시 예에 따른 화소 회로(300)의 상세 회로도이다. 먼저, 도 5를 통해 화소 회로(300)를 구성하는 소자들 및 그 소자들의 연결관계를 설명한다.
도 5는 하나의 서브 픽셀 관련 회로 즉, 하나의 발광 소자(200) 및 그 하나의 발광 소자(200)를 구동하기 위한 화소 회로(300)를 도시하고 있다. 따라서, 디스플레이 패널(1000)에는 도 5와 같은 발광 소자(200) 및 화소 회로(300)가 서브 픽셀 별로 마련될 수 있다. 한편, 발광 소자(200)는 R, G, B 중 어느 한 색상의 LED일 수 있다.
도 5를 참조하면, 화소 회로(300)는 PWM 화소 회로(310) 및 CCG 화소 회로(320)를 포함할 수 있다. 이하 각 화소 회로에 포함된 구성 요소에 대해 설명하도록 한다.
PWM 화소 회로(310)는 제1 내지 제6 트랜지스터(311, 312, 313, 314, 315, 316), 제1 구동 트랜지스터(317), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함할 수 있다.
제1 트랜지스터(311)는, 게이트 단자가 VST[n] 단자에 연결되고, 소스 단자가 제1 구동 트랜지스터(317)의 게이트 단자 및 제4 트랜지스터(314)의 소스 단자와 공통 연결되고, 드레인 단자가 VINT 단자에 연결된다. 제1 트랜지스터(311)는, VST[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, VINT 단자와 제1 구동 트랜지스터(317)를 전기적으로 연결 또는 분리한다.
제2 트랜지스터(312)는, 게이트 단자가 Emi 1[n] 단자 및 제5 트랜지스터(315)의 게이트 단자와 공통 연결되고, 소스 단자가 Color 단자에 연결되고, 드레인 단자가 제3 트랜지스터(313)의 드레인 단자 및 제1 구동 트랜지스터(317)의 드레인 단자와 공통 연결된다. 제2 트랜지스터(312)는, Emi 1[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, Color 단자와 제1 구동 트랜지스터(317)를 전기적으로 연결 또는 분리한다.
제3 트랜지스터(313)는, 게이트 단자가 제4 트랜지스터(314)의 게이트 단자 및 SCAN 1[n] 단자와 공통 연결되고, 소스 단자가 Sig 단자 및 제6 트랜지스터(316)의 소스 단자와 공통 연결되고, 드레인 단자가 제2 트랜지스터(312)의 드레인 단자 및 제1 구동 트랜지스터(317)의 소스 단자와 공통 연결된다. 제3 트랜지스터(313)는, SCAN 1[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, Sig 단자와 제1 구동 트랜지스터(317)를 전기적으로 연결 또는 분리한다.
제4 트랜지스터(314)는, 게이트 단자가 제3 트랜지스터(313)의 게이트 단자 및 SCAN 1[n] 단자와 공통 연결되고, 소스 단자가 제1 캐패시터(C1), 제1 트랜지스터(311)의 소스 단자 및 제1 구동 트랜지스터(317)의 게이트 단자와 공통 연결되고, 드레인 단자가 제1 구동 트랜지스터(317)의 드레인 단자 및 제5 트랜지스터(315)의 소스 단자와 공통 연결된다. 제4 트랜지스터(314)는, SCAN 1[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, 제1 캐패시터(C1)와 제1 구동 트랜지스터(317)를 전기적으로 연결 또는 분리한다.
제5 트랜지스터(315)는, 게이트 단자가 제2 트랜지스터(312)의 게이트 단자 및 Emi 1[n] 단자와 공통 연결되고, 소스 단자가 제4 트랜지스터(314)의 드레인 단자 및 제1 구동 트랜지스터(317)의 소스 단자와 공통 연결되고, 드레인 단자가 제2 구동 트랜지스터(323)의 게이트 단자 및 제7 트랜지스터(321)의 드레인 단자와 공통 연결된다. 제5 트랜지스터(315)는, Emi 1[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, 제1 구동 트랜지스터(317)와 제2 구동 트랜지스터(323)를 전기적으로 연결 또는 분리한다.
제6 트랜지스터(316)는, 게이트 단자가 AOD[n] 단자에 연결되고, 소스 단자가 Sig 단자 및 제3 트랜지스터(313)의 소스 단자와 공통 연결되고, 드레인 단자가 제7 트랜지스터(321)의 드레인 단자 및 제2 구동 트랜지스터(323)의 게이트 단자와 공통 연결된다. 제6 트랜지스터(316)는, AOD[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, Sig 단자와 제2 구동 트랜지스터(323)를 전기적으로 연결 또는 분리한다.
제1 구동 트랜지스터(317)는, 게이트 단자가 제1 트랜지스터(311)의 소스 단자, 제4 트랜지스터(314)의 소스 단자 및 제1 캐패시터(C1)와 공통 연결되고, 드레인 단자가 제4 트랜지스터(314)의 드레인 단자 및 제5 트랜지스터(315)의 소스 단자와 공통 연결되고, 소스 단자가 제2 트랜지스터(312)의 드레인 단자 및 제3 트랜지스터(313)의 드레인 단자와 공통 연결된다.
CCG 화소 회로(320)는 제7 트랜지스터(321), 제8 트랜지스터(322), 제2 구동 트랜지스터(323) 및 발광 소자(200)를 포함할 수 있다.
제7 트랜지스터(321)는, 게이트 단자가 SCAN 2[n] 단자에 연결되고, 소스 단자가 VDD2 단자에 연결되고, 드레인 단자가 제6 트랜지스터(316)의 드레인 단자 및 제2 구동 트랜지스터(323)의 게이트 단자와 공통 연결된다. 제7 트랜지스터(321)는, SCAN 2[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, VDD2 단자와 제2 구동 트랜지스터(323)를 전기적으로 연결 또는 분리한다.
제8 트랜지스터(322)는, 게이트 단자가 Emi 2[n] 단자에 연결되고, 소스 단자가 VDD1 단자 및 제2 캐패시터(C2)와 공통 연결되고, 드레인 단자가 제2 구동 트랜지스터(323)의 소스 단자에 연결된다. 제8 트랜지스터(322)는, Emi 2[n] 단자를 통해 입력되는 제어 신호에 따라 온/오프되어, VDD1 단자와 제2 구동 트랜지스터(323)를 전기적으로 연결 또는 분리한다.
제2 구동 트랜지스터(323)는, 게이트 단자가 제5 트랜지스터(315)의 드레인 단자, 제6 트랜지스터(316)의 드레인 단자, 제7 트랜지스터(321)의 드레인 단자 및 제2 캐패시터(C2)와 공통 연결되고, 소스 단자가 제8 트랜지스터(322)의 드레인 단자에 연결되고, 드레인 단자가 발광 소자(200)에 연결된다.
한편, 제1 구동 트랜지스터(317) 및 제2 구동 트랜지스터(323)는 서로 상이한 유형의 반도체 소자일 수 있다. 예로, 제1 구동 트랜지스터(317)는 N 형 MOS TFT(Metal Oxide Semiconductor Thin Film Transistor), 제2 구동 트랜지스터(323)는 P 형 MOS TFT(Metal Oxide Semiconductor Thin Film Transistor)일 수 있다. 다만, 이는 일 실시 예에 불과하며, 제1 구동 트랜지스터(317)가 P 형 MOS TFT이고, 제2 구동 트랜지스터(323)가 N 형 MOS TFT로 구현되는 것도 가능하다.
도 6은 본 개시의 일 실시 예에 따라 도 5의 화소 회로를 구동하기 위한 각종 신호의 타이밍도이다. 특히, 도 6은 디스플레이 패널(1000)이 노말 모드에서 동작할 때의 타이밍도이다. 후술하는 도 8은 디스플레이 패널(1000)이 AOD(Always On Display)모드에서 동작할 때의 타이밍도이다. 여기서 AOD 모드는, 디스플레이 패널(1000)이 저전력으로 구동되는 대기 모드로서, 간단한 대기 화면이 항상 표시되는 모드를 의미한다.
도 6은 하나의 영상 프레임에 대응되는 시간 구간에서의 제어 신호를 나타내며, 하나의 영상 프레임에 대응되는 시간 구간은 제1 시간 구간(T1), 제2 시간 구간(T2) 및 제3 시간 구간(T3)을 포함할 수 있다. 도 7a는 제1 시간 구간(T1)에서 화소 회로의 동작을 설명하기 위한 회로도이다. 도 7b는 제2 시간 구간(T2)에서 화소 회로의 동작을 설명하기 위한 회로도이다. 도 7c는 제3 시간 구간(T3)에서 화소 회로의 동작을 설명하기 위한 회로도이다.
제1 시간 구간(T1)에서, 화소 회로(300)는 발광 소자(200)의 발광 경로를 차단하고, 제1 구동 트랜지스터(317)의 게이트 단자 전압을 초기화할 수 있다. 도 6 및 도 7a를 참조하면, 화소 회로(300)는 Emi 1[n] 단자로 입력되는 high 전압에 기초하여 제2 트랜지스터(312)를 오프시킬 수 있다. 또한, 화소 회로(300)는 Emi 2[n] 단자로 입력되는 high 전압에 기초하여 제8 트랜지스터(322)를 오프시킬 수 있다. Emi 1[n] 단자 및 Emi 2[n] 단자로 입력되는 high 전압은 제2 시간 구간(T2) 동안에도 유지되어, 제2 시간 구간(T2)에서도 제2 트랜지스터(312) 및 제8 트랜지스터(322)는 오프될 수 있다. 이에 따라, 의도치 않은 발광 소자(200)의 발광이 방지될 수 있다. 예로, PWM 데이터 전압이 입력되는 동안 발광 소자(200)의 발광이 방지될 수 있다.
제1 시간 구간(T1)에서, 화소 회로(300)는 VST[n] 단자로 입력되는 low 전압에 기초하여 제1 트랜지스터(311)를 온 시킬 수 있다. 이 때, 제1 구동 트랜지스터(317)는 온 상태로 초기화될 수 있다. 또한, 화소 회로(300)는 제2 구동 트랜지스터(323)의 게이트 단자 전압을 초기화할 수 있다. 예를 들어, 화소 회로(300)는 SCAN 2[n] 단자로 입력되는 low 전압에 기초하여 제7 트랜지스터(321)를 온 시킬 수 있다. 이 때, 제2 구동 트랜지스터(323)는 오프 상태로 초기화될 수 있다.
한편, 도 7a에 도시된 바와 같이, 제1 시간 구간(T1)에서, 제3 트랜지스터(313), 제4 트랜지스터(314), 제5 트랜지스터(315), 제6 트랜지스터(316) 및 제8트랜지스터(322)는 오프 상태일 수 있다.
제2 시간 구간(T2)에서, 화소 회로(300)는 제1 구동 트랜지스터(317)의 문턱 전압을 보상할 수 있다. 여기서, 문턱 전압 보상이란, 디스플레이 패널(1000)에 포함된 제1 구동 트랜지스터(317)들 간의 문턱 전압 편차를 보상하는 동작을 의미한다. 제1 구동 트랜지스터(317)들 간의 문턱 전압 편차는 트랜지스터 제조 과정에서 발생할 수 있다. 예로, 화소 회로(300)는 제1 구동 트랜지스터(317)의 게이트 단자에 제1 구동 트랜지스터(317)의 문턱 전압이 반영된 전압을 인가할 수 있다.
도 6 및 도 7b를 참조하면, 화소 회로(300)는 제2 시간 구간(T2)에서 Sig 단자로 입력되는 PWM 데이터 전압을 제1 캐패시터(C1)에 저장할 수 있다. 이를 위해, 화소 회로(300)는 SCAN 1[n] 단자로 입력되는 low 전압에 기초하여 제3 트랜지스터(313) 및 제4 트랜지스터(314)를 온 시킬 수 있다. 이에 따라, 제1 구동 트랜지스터(317)와 제4 트랜지스터(314)가 다이오드 커넥션을 형성하고, PWM 데이터 전압이 제1 캐패시터(C1)에 저장될 수 있다.
한편, 도 7b에 도시된 바와 같이, 제2 시간 구간(T2)에서, 제1 트랜지스터(311), 제2 트랜지스터(312), 제5 트랜지스터(315), 제6 트랜지스터(316), 제8 트랜지스터(322) 및 제2 구동 트랜지스터(323)는 오프 상태일 수 있다.
제3 시간 구간(T3)에서, 화소 회로(300)는 발광 소자(200)의 발광 경로를 개방하고, PWM 데이터 전압에 기초하여 발광 소자(200)를 발광시킬 수 있다. 도 6 및 도 7c를 참조하면, 화소 회로(300)는 Sweep[n] 단자로 입력되는 스위프 전압(선형 변화 전압)에 기초하여 제1 캐패시터(C1)의 상태 전극인 제1 구동 트랜지스터(317)의 게이트 단자 전압을 증가시킬 수 있다. 이에 따라, 제1 구동 트랜지스터(317)가 온 되고, 화소 회로(300)는 제1 캐패시터(C1)에 저장된 PWM 데이터 전압 및 스위프 전압에 기초하여 PWM 파형을 형성할 수 있다. 화소 회로(300)는 Color 단자로 입력되는 전압을 제2 구동 트랜지스터(323)의 게이트 단자에 인가하여, 계조별로 제2 구동 트랜지스터(323)의 턴 온 시간을 다르게 구동할 수 있다.
제4 시간 구간(T4)에서, 화소 회로(300)는 발광 소자(200)에 잔류하는 전하를 방전시킬 수 있다.
본 개시에 따른 화소 회로(300)는 영상 프레임의 계조를 표현할 때, 오프 상태의 발광 소자(200)를 턴 온 시키는 방식으로 구동된다. 즉, 제1 시간 구간(T1) 및 제2 시간 구간(T2)에서는 발광 소자(200)가 오프 상태이며, 제3 시간 구간(T3)에서 발광 소자(200)가 턴 온 된다. 이에 따라, 하나의 영상 프레임이 출력되고, 이후 제4 시간 구간(T4)에서 발광 소자(200)가 턴 오프 된다. 제4 시간 구간(T4)에서 발광 소자(200)에 잔류하는 전하는 다음 프레임에서의 제3 시간 구간(T3) 전까지 완전히 방전될 수 있다. 따라서, 발광 소자(200)에 잔류하는 전하로 인한 발광 소자(200)의 미세한 발광은 출력되는 영상 프레임에 영향을 끼치지 않을 수 있다.
한편, 종래의 화소 회로는 영상 프레임의 계조를 표현할 때, 온 상태의 발광 소자를 턴 오프 시키는 방식으로 구동된다. 턴 오프 된 직후 발광 소자는 잔류 전하로 인해 미세하게 발광할 수 있는데, 이러한 미세한 발광이 포함되어 영상 프레임이 출력되므로, 영상 프레임의 저계조 표현을 제어하기 어렵다는 문제가 있다. 반면에, 본 개시에 따른 화소 회로(300)는 완전히 오프된 상태의 발광 소자(200)를 턴 온 시키는 방식으로 구동되므로, 종래의 화소 회로에 비해 저계조 표현이 용이하다.
한편, 본 개시에 따른 디스플레이 패널(1000)은 AOD(Always On Display) 모드에서 동작할 수 있다. 이 때, 화소 회로(300)는 PAM 방식으로 발광 소자(200)의 발광을 제어할 수 있다. 이하, AOD 모드에서의 PAM 구동에 대하여 설명하도록 한다.
도 8은 본 개시의 다른 일 실시 예에 따라 도 5의 화소 회로를 구동하기 위한 각종 신호의 타이밍도이다. 도 8은 하나의 영상 프레임에 대응되는 시간 구간에서의 제어 신호를 나타내며, 하나의 영상 프레임에 대응되는 시간 구간은 제5 시간 구간(T5), 제6 시간 구간(T6), 제7 시간 구간(T7) 및 제8 시간 구간(T8)을 포함할 수 있다. 도 9a는 제5 시간 구간(T5)에서 화소 회로의 동작을 설명하기 위한 회로도이다. 도 9b는 제6 시간 구간(T6)에서 화소 회로의 동작을 설명하기 위한 회로도이다. 도 9c는 제7 시간 구간(T7)에서 화소 회로의 동작을 설명하기 위한 회로도이다.
제5 시간 구간(T5)에서, 화소 회로(300)는 발광 소자(200)의 발광 경로를 차단하고, 제1 구동 트랜지스터(317)의 게이트 단자 전압을 초기화할 수 있다. 도 8 및 도 9a를 참조하면, 화소 회로(300)는 VST[n] 단자로 입력되는 low 전압에 기초하여 제1 트랜지스터(311)를 온 시킬 수 있다. 이 때, 제1 구동 트랜지스터(317)의 게이트 단자 전압은 오프 상태로 초기화될 수 있다. 도 9a에 도시된 바와 같이, 제5 시간 구간(T5)에서 제2 내지 제6 트랜지스터(312, 313, 314, 315, 316), 제7 트랜지스터(321), 제8 트랜지스터(322) 및 제2 구동 트랜지스터(323)는 오프 상태일 수 있다.
제6 시간 구간(T6)에서, 화소 회로(300)는 Sig 단자로 입력되는 PAM 데이터 전압을 제2 캐패시터(C2)에 저장할 수 있다. 이를 위해, 화소 회로(300)는 AOD[n] 단자로 입력되는 low 전압에 기초하여 제6 트랜지스터(316)를 온 시킬 수 있다. 그리고, 화소 회로(300)는 PAM 데이터 전압을 제2 구동 트랜지스터(323)의 게이트 단자에 인가할 수 있다. 한편, 도 9b에 도시된 바와 같이, 제6 시간 구간(T6)에서, 제1 내지 제5 트랜지스터(311, 312, 313, 314, 315), 제7 트랜지스터(321), 제8 트랜지스터(322) 및 제1 구동 트랜지스터(317)는 오프 상태일 수 있다.
제7 시간 구간(T7)에서, 화소 회로(300)는 발광 소자(200)를 발광시킬 수 있다. 도 9c에 도시된 바와 같이 화소 회로(300)는 AOD 단자로 입력되는 high 전압에 기초하여 제6 트랜지스터(316)를 오프시키고, Emi2 단자로 입력되는 low 전압에 기초하여 제8 트랜지스터(322)를 온 시킬 수 있다. 화소 회로(300)는 제2 캐패시터(C2)에 저장된 PAM 데이터 전압을 제2 구동 트랜지스터(323)의 게이트 단자에 인가하여 발광 소자(200)를 발광시킬 수 있다.
제8 시간 구간(T8)에서, 화소 회로(300)는 발광 소자(200)에 잔류하는 전하를 방전시킬 수 있다.
한편, AOD 모드에서도 화소 회로(300)는 영상 프레임의 계조를 표현할 때, 오프 상태의 발광 소자(200)를 턴 온 시키는 방식으로 구동된다. 즉, 제5 시간 구간(T5) 및 제6 시간 구간(T6)에서는 발광 소자(200)가 오프 상태이며, 제7 시간 구간(T7)에서 발광 소자(200)가 턴 온 된다. 이에 따라, 하나의 영상 프레임이 출력되고, 이후 제8 시간 구간(T8)에서 발광 소자(200)가 턴 오프 된다. 제8 시간 구간(T8)에서 발광 소자(200)에 잔류하는 전하는 다음 프레임에서의 제7 시간 구간(T7) 전까지 완전히 방전될 수 있다. 따라서, 발광 소자(200)에 잔류하는 전하로 인한 발광 소자(200)의 미세한 발광은 출력되는 영상 프레임에 영향을 끼치지 않을 수 있어 종래의 화소 회로에 비해 저계조 표현이 용이하다.
도 10은 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성도이다. 도 10에 따르면, 디스플레이 장치(2000)는 디스플레이 패널(1000), 패널 구동부(800) 및 프로세서(900)를 포함한다.
디스플레이 패널(1000)은 복수의 서브 픽셀을 구성하는 복수의 발광 소자(200) 및 각 발광 소자(200)들을 구동하기 위한 복수의 화소 회로(300)를 포함한다.
구체적으로, 디스플레이 패널(1000)은 게이트 라인들(G1 내지 Gn)과 데이터 라인들(D1 내지 Dm)이 상호 교차하도록 형성되고, 그 교차로 마련되는 영역에 화소 회로(300)가 형성될 수 있다. 예를 들어, 복수의 화소 회로(300)각각은 인접한 R, G, B 서브 픽셀이 하나의 픽셀을 이루도록 구성될 수 있으나, 이에 한정되는 것은 아니다.
패널 구동부(800)는 프로세서(900)의 제어에 따라 디스플레이 패널(1000)(보다 구체적으로는, 복수의 화소 회로(300) 각각)을 구동하며, 타이밍 컨트롤러(810), 데이터 구동부(820) 및 게이트 구동부(830)를 포함할 수 있다.
타이밍 컨트롤러(810)는 외부로부터 각종 신호를 입력받아 영상 데이터 신호, 주사 제어 신호, 데이터 제어 신호, 발광 제어 신호 등을 생성하여 디스플레이 패널(1000), 데이터 구동부(820), 게이트 구동부(830) 등에 제공할 수 있다.
특히, 타이밍 컨트롤러(810)는, 본 개시의 다양한 실시 예들에 따라, 각종 신호(Emi 1[n], Emi 2[n], Sweep[n], VINT[n], VST[n], AOD[n], SCAN 1[n], SCAN 2[n]) 중 적어도 하나를 화소 회로(300)에 인가할 수 있다. 또한, 실시 예에 따라, R, G, B 서브 픽셀 중 하나의 서브 픽셀을 선택하기 위한 제어 신호(MUX Sel R, G, B)를 화소 회로(300)에 인가할 수도 있다.
데이터 구동부(820)(또는 소스 드라이버, 데이터 드라이버)는, 데이터 신호를 생성하는 수단으로, 프로세서(900)로부터 R/G/B 성분의 영상 데이터 등 전달받아 데이터 전압(예를 들어, PWM 데이터 전압, PAM 데이터 전압)를 생성한다.
또한, 데이터 구동부(820)는 생성된 데이터 신호를 디스플레이 패널(1000)에 인가할 수 있다.
게이트 구동부(830)(또는, 게이트 드라이버)는 각종 제어 신호(SCAN 1[n], SCAN 2[n])를 생성하는 수단으로, 생성된 각종 제어 신호를 디스플레이 패널(1000)의 특정한 행(또는, 특정한 가로 라인)에 전달하거나, 전체 라인에 전달한다.
또한, 게이트 구동부(830)는, 실시 예에 따라 화소 회로(300)의 구동 전압 단자에 구동 전압(VDD)을 인가할 수 있다.
프로세서(900)는 디스플레이 장치(2000)의 전반적인 동작을 제어한다. 특히, 프로세서(900)는 패널 구동부(800)를 제어하여 디스플레이 패널(1000)을 구동함으로써, 화소 회로(300)가 상술한 동작들을 수행하도록 할 수 있다.
이를 위해, 프로세서(900)는 중앙처리장치(central processing unit(CPU)), micro-controller, 어플리케이션 프로세서(application processor(AP)), 또는 커뮤니케이션 프로세서(communication processor(CP)), ARM 프로세서 중 하나 이상으로 구현될 수 있다.
구체적으로, 본 개시의 일 실시 예에 따르면, 프로세서(900)는, PWM 데이터 전압에 따라 구동 전류의 펄스 폭을 설정하고, PAM 데이터 전압에 따라 구동 전류의 진폭을 설정하도록 패널 구동부(800)를 제어할 수 있다. 이때, 프로세서(900)는 디스플레이 패널(1000)이 n 개의 행과 m 개의 열로 구성된 경우, 행 단위(가로 라인 단위)로 PWM 데이터 전압이 인가되도록 패널 구동부(800)를 제어할 수 있다. 또한, 프로세서(900)는 디스플레이 패널(1000)의 전체 서브 픽셀에 일괄적으로 PAM 데이터 전압이 인가되도록 패널 구동부(800)을 제어할 수 있다.
이후, 프로세서(900)는 디스플레이 패널(1000)에 포함된 화소 회로(310, 320)에 구동 전압(VDD)을 인가하고, 선형 변화 전압(스위프 전압)이 인가되도록 패널 구동부(800)를 제어함으로써, 영상을 디스플레이할 수 있다.
한편, 도 10에서는 프로세서(900)와 타이밍 컨트롤러(810)를 별도의 구성요소로 설명하였으나, 실시 예에 따라 프로세서(900) 없이, 타이밍 컨트롤러(810)가 프로세서(900)의 기능을 수행할 수도 있다.
도 11은 본 개시의 일 실시 예에 따른 디스플레이 장치의 구동 방법을 나타내는 흐름도이다. 도 11을 설명함에 있어, 전술한 것과 중복되는 내용은 상세한 설명을 생략한다.
디스플레이 장치(2000)는 구동 전류가 발광 소자로 흐르는 경로를 차단하고, 구동 트랜지스터의 게이트 단자 전압을 초기화할 수 있다(S1110). 디스플레이 장치(2000)는 제1 구동 트랜지스터(317)의 게이트 단자 및 제2 구동 트랜지스터(323)의 게이트 단자를 각각 초기화할 수 있다.
그리고, PWM 데이터 전압이 인가되면, 디스플레이 장치(2000)는 PMW 데이터 전압에 기초하여 구동 트랜지스터의 문턱 전압을 보상할 수 있다(S1120). 이 때, PWM 데이터 전압은 제1 캐패시터(C1)에 저장될 수 있다.
스위프 전압이 인가되면, 디스플레이 장치(2000)는 PWM 데이터 전압에 기초하여 발광 소자를 발광시킬 수 있다(S1130). 디스플레이 장치(2000)는 PWM 데이터 전압에 대응되는 펄스 폭을 갖는 구동 전류를 통해 발광 소자(200)를 발광시킴으로써 계조를 표현할 수 있다.
한편, 본 개시의 일 실시 예에 따르면, 디스플레이 패널(1000)은 발광 기간이 종료된 후 발광 소자(200)에 잔류하는 전하를 방전시킬 수도 있다.
이상에서는, 발광 소자(200)가 마이크로 LED인 것을 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 즉, 실시 예에 따라 발광 소자(200)가 100 마이크로미터이상의 크기를 갖는 LED인 경우에도 상술한 본 개시의 다양한 실시 예 들에 따른 화소 회로(300)가 적용될 수 있음은 물론이다.
전술한 바와 같이, 디스플레이 패널(1000)은 화소 회로(300)를 구동시키기 위한 구동 회로(400)를 포함할 수 있다. 구동 회로(400)는 제1 구동 회로(401) 및 제2 구동 회로(402)를 포함할 수 있다. 제1 구동 회로(401)는 화소 회로(300)의 VST[n] 단자, SCAN 1[n] 단자 및 AOD[n] 단자로 신호를 출력하기 위한 회로이다. 제2 구동 회로(402)는 화소 회로(300)의 Emi 1[n] 단자, Emi 2[n] 단자, SCAN 2[n] 단자 및 Sweep[n] 단자로 신호를 출력하기 위한 회로이다. 이하에서는, 제1 구동 회로(401) 및 제2 구동 회로(402) 각각의 동작에 대하여 설명하도록 한다.
도 12는 본 개시의 일 실시 예에 따른 제1 구동 회로의 상세 회로도이다.
도 12를 참조하면, 제1 구동 회로(401)는 복수의 트랜지스터(411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 421, 422, 423, 424, 425, 426, 427, 428, 429)와 복수의 캐패시터(C3, C4)를 포함할 수 있다.
도 13은 제1 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다. 도 13은 각 모드 별 하나의 영상 프레임에 대응되는 시간 구간에서의 제어 신호를 나타낸다. 노말 모드에서, 하나의 영상 프레임에 대응되는 시간 구간은 제9 시간 구간(T9) 및 제10 시간 구간(T10)을 포함할 수 있다. AOD 모드에서, 하나의 영상 프레임에 대응되는 시간 구간은 제11 시간 구간(T11) 및 제12 시간 구간(T12)을 포함할 수 있다.
도 14는 노말 모드에서 제1 구동 회로의 동작을 설명하기 위한 회로도이다.
도 13을 참조하면, 노말 모드에서는 VDD_N 단자로 high 전압이 인가된다. 이에 따라, 도 14에 도시된 바와 같이, 트랜지스터(420)는 온 상태가 되고 트랜지스터(422)는 오프 상태가 된다. 또한, 복수의 트랜지스터(416, 418, 421, 424, 425, 427, 428)는 오프 상태가 된다. 그리고, AOD[n] 단자에는 high 전압이 인가되고, 트랜지스터(426)를 통해 QAOD[n] 노드에는 high 전압이 인가된다.
제9 시간 구간(T9)에서, VOUT[n-1] 단자로 low 전압이 인가된다. 그리고, 제10 시간 구간(T10)에서, Q[n] 노드에 low 전압이 인가되고, QSPWM[n] 노드에 low 전압이 부트스트랩(bootstrap)된다. 이에 따라, VST[n+1] 단자 및 SCAN 1[n]단자로 각각 low 전압이 인가된다.
도 15는 AOD 모드에서 제1 구동 회로의 동작을 설명하기 위한 회로도이다.
도 13을 참조하면, AOD 모드에서는 VDD_N 단자로 low 전압이 인가된다. 이에 따라, 도 15에 도시된 바와 같이, 트랜지스터(420)는 오프 상태가 되고, 트랜지스터(422)는 온 상태가 된다. 또한, 복수의 트랜지스터(416, 418, 423, 424, 426, 428, 429)는 오프 상태가 된다. 그리고, SCAN 1[n] 단자에는 high 전압이 인가되고, 트랜지스터(421)를 통해 QSPWM[n] 노드에는 high 전압이 인가된다.
제11 시간 구간(T11)에서, VOUT[n-1] 단자로 low 전압이 인가된다. 그리고, 제12 시간 구간(T12)에서, Q[n] 노드에 low 전압이 인가되고, QAOD[n] 노드에 low 전압이 부트스트랩(bootstrap)된다. 이에 따라, VST[n+1] 단자 및 AOD[n]단자로 각각 low 전압이 인가된다. 또한, AOD 모드 동안 SCAN 1[n] 단자에는 high 전압이 인가된다.
각 모드 별 제1 구동 회로(401) 및 화소 회로(300)의 동작은 VDD_N 단자로 인가되는 전압에 기초하여 제어될 수 있다. 한편, 각 모드에서 VDD_N 단자로 인가되는 전압의 크기는 상이할 수 있다. 예를 들어, 노말 모드에서는 VDD_N 단자로 +10V의 전압이 인가되고, AOD 모드에서는 VDD_N 단자로 -20V의 전압이 인가될 수 있다.
도 16은 본 개시의 일 실시 예에 따른 제2 구동 회로의 상세 회로도이다.
도 16을 참조하면, 제2 구동 회로(402)는 복수의 트랜지스터(431, 432, 433, 434, 435, 436, 437, 438, 439, 440, 441, 442, 443, 444, 445, 446, 447, 448, 449, 450)와 복수의 캐패시터(C5, C6, C7)를 포함할 수 있다. 트랜지스터(441) 및 트랜지스터(445)는 NMOS TFT이고, 트랜지스터(444) 및 트랜지스터(448)는 PMOS TFT일 수 있다. 트랜지스터(449) 및 트랜지스터(450)은 인버터 구조를 형성하며, 트랜지스터(449) 및 트랜지스터(450) 각각의 온/오프에 따라 Sweep[n] 단자로 출력되는 신호가 달라질 수 있다.
도 17은 노말 모드에서 제2 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다. 도 18은 노말 모드에서 제2 구동 회로의 동작을 설명하기 위한 회로도이다. 노말 모드에서는 트랜지스터(447, 450)가 온 상태가 되며, 트랜지스터(446, 449)가 오프 상태가 될 수 있다. 이에 따라, 제13 시간 구간(T13)에서, CLK_Sweep 단자로 입력되는 전압이 Sweep[n] 단자로 인가될 수 있다. 도 17을 참조하면, 삼각 파형의 CLK_Sweep 신호가 Sweep[n] 단자로 입력되는 것을 확인할 수 있다. 이 때, Emi 1[n] 단자로는 low 전압이 인가될 수 있다. 그리고, Emi 2[n] 단자 및 SCAN 2[n] 단자로는 high 전압이 인가될 수 있다.
도 19는 AOD 모드에서 제2 구동 회로를 구동하기 위한 각종 신호의 타이밍도이다. 도 20은 AOD 모드에서 제2 구동 회로의 동작을 설명하기 위한 회로도이다. AOD 모드에서는 트랜지스터(447, 450)가 오프 상태가 되며, 트랜지스터(446, 449)가 온 상태가 될 수 있다. 이에 따라, 제14 시간 구간(T14)에서, CLK_Sweep 단자로 입력되는 전압은 Sweep[n] 단자로 인가되지 않고, VSS 단자로 입력되는 DC전압이 Sweep[n] 단자로 인가될 수 있다. 이 때, Emi 1[n] 및 SCAN 2[n] 단자는 동작하지 않고, Emi 2[n] 단자로는 low 전압이 인가될 수 있다.
한편, VDD_N 단자로 인가되는 전압에 따라, NMOS TFT(441, 445) 및 PMOS TFT(444, 448)가 교번적으로 온/오프될 수 있다. 예로, 노말 모드에서는, VDD_N 단자로 high 전압이 인가되어, NMOS TFT(441, 445)가 온 되고 및 PMOS TFT(444, 448)가 오프될 수 있다. 반면에, AOD 모드에서는, VDD_N 단자로 low 전압이 인가되어, NMOS TFT(441, 445)가 오프 되고 및 PMOS TFT(444, 448)가 온될 수 있다.
한편, 본 개시의 다양한 실시 예들은 기기(machine)(예: 컴퓨터)로 읽을 수 있는 저장 매체(machine-readable storage media)에 저장된 명령어를 포함하는 소프트웨어로 구현될 수 있다. 여기서, 기기는, 저장 매체로부터 저장된 명령어를 호출하고, 호출된 명령어에 따라 동작이 가능한 장치로서, 개시된 실시 예들에 따른 디스플레이 장치(1200)를 포함할 수 있다.
상기 명령이 프로세서에 의해 실행될 경우, 프로세서가 직접, 또는 상기 프로세서의 제어하에 다른 구성요소들을 이용하여 상기 명령에 해당하는 기능을 수행할 수 있다. 명령은 컴파일러 또는 인터프리터에 의해 생성 또는 실행되는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장매체는, 비일시적(non-transitory) 저장매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
일 실시 예에 따르면, 본 개시에 개시된 다양한 실시 예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory (CD-ROM))의 형태로, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 온라인으로 배포될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시 예들에 따른 구성 요소(예: 모듈 또는 프로그램) 각각은 단수 또는 복수의 개체로 구성될 수 있으며, 전술한 해당 서브 구성 요소들 중 일부 서브 구성 요소가 생략되거나, 또는 다른 서브 구성 요소가 다양한 실시 예에 더 포함될 수 있다. 대체적으로 또는 추가적으로, 일부 구성 요소들(예: 모듈 또는 프로그램)은 하나의 개체로 통합되어, 통합되기 이전의 각각의 해당 구성 요소에 의해 수행되는 기능을 동일 또는 유사하게 수행할 수 있다. 다양한 실시 예들에 따른, 모듈, 프로그램 또는 다른 구성 요소에 의해 수행되는 동작들은 순차적, 병렬적, 반복적 또는 휴리스틱하게 실행되거나, 적어도 일부 동작이 다른 순서로 실행되거나, 생략되거나, 또는 다른 동작이 추가될 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 따른 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 한 것이고, 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 복수의 서브 픽셀을 각각 포함하는 복수의 픽셀이 글래스(Glass) 상에 매트릭스 형태로 배치된 디스플레이 패널에 있어서,
    상기 복수의 서브 픽셀 각각은,
    상기 글래스 상에 형성되며, PWM(Pulse Width Modulation) 데이터 전압을 인가받는 화소 회로; 및
    상기 화소 회로와 전기적으로 연결되도록 상기 화소 회로 상에 실장되고, 상기 화소 회로로부터 제공되는 구동 전류에 기초하여 빛을 발광하는 발광 소자;를 포함하며,
    상기 화소 회로는,
    상기 PWM 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하며,
    하나의 영상 프레임을 출력하기 위해 상기 발광 소자가 제1 시간 구간에서는 비발광하고 상기 제1 시간 구간 이후인 제2 시간 구간에서 발광하도록 상기 구동 전류를 제어하는
    디스플레이 패널.
  2. 제1 항에 있어서,
    상기 화소 회로는,
    제1 구동 트랜지스터를 포함하고, 상기 인가된 PWM 데이터 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하기 위한 PWM 화소 회로; 및
    제2 구동 트랜지스터를 포함하고, 상기 구동 전류의 진폭을 제어하기 위한 CCG(Constant Current Generators) 화소 회로;를 포함하는
    디스플레이 패널.
  3. 제2 항에 있어서,
    상기 제1 구동 트랜지스터는 제1 유형의 TFT(Thin Film Transistor) 이고,
    상기 제2 구동 트랜지스터는 상기 제1 유형과 다른 제2 유형의 TFT인
    디스플레이 패널.
  4. 제2 항에 있어서,
    상기 화소 회로는, 상기 제1 시간 구간에서,
    상기 구동 전류가 상기 발광 소자로 흐르는 경로를 차단하고,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트 단자 전압을 초기화하는
    디스플레이 패널.
  5. 제2 항에 있어서,
    상기 PWM 화소 회로는,
    상기 PWM 데이터 전압이 상기 PWM 화소 회로에 인가되면, 상기 인가된 PWM 데이터 전압을 상기 제1 구동 트랜지스터의 문턱 전압만큼 보상하고,
    상기 PWM 데이터 전압을 제1 캐패시터에 저장하는
    디스플레이 패널.
  6. 제5 항에 있어서,
    상기 PWM 화소 회로는,
    스위프 전압이 상기 PWM 화소 회로에 인가되면, 상기 스위프 전압 및 상기 제1 캐패시터에 저장된 상기 PWM 데이터 전압에 기초하여 상기 발광 소자를 발광시키는
    디스플레이 패널.
  7. 제2 항에 있어서,
    상기 PWM 화소 회로는,
    상기 제1 구동 트랜지스터의 게이트 단자와 연결되고 상기 제1 구동 트랜지스터의 초기화 전압을 인가받는 제1 트랜지스터,
    상기 제1 구동 트랜지스터의 소스 단자에 연결되는 제2 트랜지스터,
    상기 제1 구동 트랜지스터의 소스 단자 및 상기 제2 트랜지스터의 드레인 단자와 공통 연결되고, 소스 단자를 통해 상기 PWM 데이터 전압을 인가받는 제3 트랜지스터, 및
    상기 제1 구동 트랜지스터의 게이트 단자 및 드레인 단자에 연결되고, 스위프 전압을 인가받는 제4 트랜지스터를 포함하는
    디스플레이 패널.
  8. 제7 항에 있어서,
    상기 PWM 화소 회로는,
    게이트 단자가 상기 제2 트랜지스터의 게이트 단자와 연결되고, 소스 단자가 상기 제1 구동 트랜지스터의 드레인 단자 및 상기 제4 트랜지스터의 드레인 단자와 공통 연결되고, 드레인 단자가 상기 제2 구동 트랜지스터의 게이트 단자와 연결되는 제5 트랜지스터를 더 포함하는
    디스플레이 패널.
  9. 제7 항에 있어서,
    상기 PWM 화소 회로는,
    일 단이 상기 제1 구동 트랜지스터의 게이트 단자, 상기 제1 트랜지스터의 드레인 단자 및 상기 제4 트랜지스터의 소스 단자에 공통 연결되고, 타 단이 선형적으로 변화하는 스위프 전압을 인가받는 제1 캐패시터를 더 포함하는
    디스플레이 패널.
  10. 제2 항에 있어서,
    상기 CCG 화소 회로는,
    상기 제2 구동 트랜지스터의 게이트 단자와 연결되고 상기 제2 구동 트랜지스터의 초기화 전압을 인가받는 제7 트랜지스터, 및
    드레인 단자가 상기 제2 구동 트랜지스터의 소스 단자와 연결되고, 소스 단자가 구동 전압 단자와 연결되는 제8 트랜지스터를 포함하는
    디스플레이 패널.
  11. 제1 항에 있어서,
    상기 복수의 서브 픽셀은, 적색(R) 빛을 발광하는 발광 소자를 포함하는 R 서브 픽셀, 녹색(G) 빛을 발광하는 발광 소자를 포함하는 G 서브 픽셀 및 청색(B) 빛을 발광하는 발광 소자를 포함하는 B 서브 픽셀을 포함하는
    디스플레이 패널.
  12. 제1 항에 있어서,
    상기 발광 소자는, 가로 세로 길이가 각각 100 마이크로미터 이하의 크기를 갖는 마이크로 LED인 것을 특징으로 하는
    디스플레이 패널.
  13. 복수의 서브 픽셀을 각각 포함하는 복수의 픽셀이 글래스(Glass) 상에 매트릭스 형태로 배치된 디스플레이 패널의 구동 방법에 있어서,
    상기 복수의 서브 픽셀 각각은,
    상기 글래스 상에 형성되며, PWM(Pulse Width Modulation) 데이터 전압을 인가받는 화소 회로; 및
    상기 화소 회로와 전기적으로 연결되도록 상기 화소 회로 상에 실장되고, 상기 화소 회로로부터 제공되는 구동 전류에 기초하여 빛을 발광하는 발광 소자;를 포함하고,
    상기 구동 방법은,
    상기 구동 전류가 상기 발광 소자로 흐르는 경로를 차단하고, 상기 화소 회로에 포함된 복수의 구동 트랜지스터의 게이트 단자 전압을 초기화하는 단계;
    상기 PWM 데이터 전압이 인가되면, 상기 PMW 데이터 전압에 기초하여 상기 복수의 구동 트랜지스터 중 적어도 하나의 구동 트랜지스터의 문턱 전압을 보상하는 단계; 및
    스위프 전압이 인가되면, 상기 스위프 전압 및 상기 PWM 데이터 전압에 기초하여 상기 발광 소자를 발광시키는 단계;를 포함하는
    구동 방법.
  14. 제13 항에 있어서,
    상기 복수의 구동 트랜지스터는,
    게이트 단자가 상기 스위프 전압이 인가되는 제1 캐패시터와 연결되는 제1 구동 트랜지스터, 및 드레인 단자가 상기 발광 소자와 연결되는 제2 구동 트랜지스터를 포함하고,
    상기 제1 구동 트랜지스터는 NMOS TFT(N-type Metal Oxide Semiconductor Thin Film Transistor)이고,
    상기 제2 구동 트랜지스터는, PMOS TFT(P-type Metal Oxide Semiconductor Thin Film Transistor)인 것을 특징으로 하는
    구동 방법.
  15. 제14 항에 있어서,
    상기 문턱 전압을 보상하는 단계는,
    상기 제1 구동 트랜지스터의 문턱 전압을 보상하는
    구동 방법.
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