WO2023013178A1 - 固体撮像装置及び電子機器 - Google Patents

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    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present disclosure relates to solid-state imaging devices and electronic devices.
  • This type of image pickup device includes a transistor for switching the charge-voltage conversion gain (hereinafter referred to as a charge-voltage conversion gain switching transistor) in each pixel.
  • the wiring (hereinafter referred to as FD wiring) connecting the floating diffusion layer and the gate of the amplification transistor is arranged close to the gate of the charge-voltage conversion gain switching transistor.
  • the capacitive coupling increases, which is a factor in lowering the charge-voltage conversion gain.
  • the present disclosure provides a solid-state imaging device and an electronic device capable of suppressing a decrease in charge-voltage conversion gain due to capacitive coupling of FD wiring.
  • a photoelectric conversion unit that photoelectrically converts incident light and accumulates charges; a first transistor that transfers charges accumulated in the photoelectric conversion unit; a floating diffusion layer that retains charges transferred by the first transistor; a second transistor that amplifies the charge held in the floating diffusion layer; a conductive layer conducting to the floating diffusion layer;
  • a solid-state imaging device comprising: a wiring layer that causes capacitive coupling with the conductive layer and conducts to the source of the second transistor.
  • the potential of the wiring layer and the potential of the conductive layer may fluctuate together.
  • the wiring layer and the conductive layer may be arranged in the same layer with an insulating layer interposed therebetween.
  • the wiring layer may be arranged in a layer closer to the substrate on which the photoelectric conversion section and the floating diffusion layer are arranged than the conductive layer.
  • the wiring layer may be arranged at a distance from conductive members other than the contacts.
  • the wiring layer may be arranged to surround at least part of the conductive layer.
  • the conductive layer may have a first end connected to the floating diffusion layer and a second end connected to the gate of the second transistor.
  • a third transistor that switches charge-to-voltage conversion gain or initializes the charge in the floating diffusion layer; At least part of the wiring layer may be arranged between the gate of the third transistor and the conductive layer.
  • the wiring layer, the gate wiring layer connected to the gate of the third transistor, and the conductive layer may be arranged in the same layer via an insulating layer.
  • the wiring layer and the conductive layer are arranged in layers different from each other in the stacking direction with an insulating layer interposed therebetween;
  • the wiring layer and a gate wiring layer connected to the gate of the third transistor may be arranged in the same layer with an insulating layer interposed therebetween.
  • the wiring layer and the conductive layer are arranged in the same layer with an insulating layer interposed therebetween,
  • the wiring layer and the gate wiring layer connected to the gate of the third transistor may be arranged in layers different from each other in the stacking direction with an insulating layer interposed therebetween.
  • the layer in which the gate of the third transistor is arranged may be arranged in a layer closer to the substrate in which the photoelectric conversion section and the floating diffusion layer are arranged than the wiring layer and the conductive layer.
  • the wiring layer and the conductive layer may be arranged in a layer closer to the substrate on which the photoelectric conversion section and the floating diffusion layer are arranged than the gate wiring layer of the third transistor.
  • the conductive layer and the gate wiring layer of the third transistor are arranged in the same layer with an insulating layer interposed therebetween;
  • the wiring layer may be arranged in a layer different from the conductive layer and the gate wiring layer of the third transistor.
  • the wiring layer may be arranged in a layer closer to the substrate on which the photoelectric conversion section and the floating diffusion layer are arranged than the conductive layer and the gate wiring layer of the third transistor.
  • the wiring layer may be arranged in a layer between the gate of the second transistor and the conductive member.
  • the pre-stage circuit may include the photoelectric conversion section, the first transistor, the floating diffusion layer, the second transistor, the conductive layer, and the wiring layer.
  • a solid-state imaging device that outputs a pixel signal obtained by photoelectrically converting light incident on a pixel area;
  • a signal processing unit that performs signal processing based on the pixel signal,
  • the solid-state imaging device is a photoelectric conversion unit that photoelectrically converts incident light and accumulates electric charges; a first transistor that transfers charges accumulated in the photoelectric conversion unit; a floating diffusion layer that retains charges transferred by the first transistor; a second transistor that amplifies the charge held in the floating diffusion layer; a conductive layer conducting to the floating diffusion layer;
  • An electronic device may be provided, comprising: a wiring layer that causes capacitive coupling with the conductive layer and is electrically connected to the source of the second transistor.
  • FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to one embodiment
  • FIG. 3 is a circuit diagram of each pixel in the pixel array section
  • FIG. 4 is a timing chart showing imaging timings of pixels
  • FIG. 2 is a layout diagram of a circuit portion of a pixel
  • FIG. 4 is a cross-sectional view of the vicinity of an FD wiring and an amplification transistor
  • FIG. 4 is a cross-sectional view of the vicinity of the FD wiring and the gate of the gain switching transistor; The figure explaining a feedthrough.
  • FIG. 2 is a plan layout diagram of a circuit portion of a pixel according to the first embodiment
  • FIG. 7 is a cross-sectional view taken along the line AB of FIG. 7
  • FIG. 8 is a cross-sectional view taken along the line CD of FIG. 7;
  • FIG. 8 is a layout diagram according to a modified example of FIG. 7 ;
  • FIG. 10 is a sectional view taken along the line CD of FIG. 9;
  • FIG. 7 is a layout diagram of a circuit portion of a pixel according to the second embodiment;
  • FIG. 11 is a sectional view along line AB of FIG. 11;
  • FIG. 11 is a layout diagram of a circuit portion of a pixel according to the third embodiment;
  • FIG. 13 is a cross-sectional view along the line AB of FIG. 13;
  • FIG. 14 is a layout diagram according to a modified example of FIG. 13 ;
  • FIG. 15 is a cross-sectional view along the line AB of FIG. FIG.
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel in the fifth embodiment
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • solid-state imaging devices and electronic devices will be described with reference to the drawings.
  • the solid-state imaging device and the electronic device may have components and functions that are not illustrated or described.
  • the following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device 1 according to one embodiment of the present disclosure.
  • the solid-state imaging device 1 of FIG. 1 includes a pixel array section 2, a vertical drive circuit 3, a column signal processing circuit 4, a horizontal drive circuit 5, an output circuit 6, and a control circuit .
  • the pixel array section 2 includes a plurality of pixels 10 arranged in row and column directions, a plurality of signal lines L1 extending in the column direction, and a plurality of row selection lines L2 extending in the row direction. have.
  • the vertical drive circuit 3 drives a plurality of row selection lines L2. More specifically, the vertical drive circuit 3 line-sequentially supplies drive signals to the plurality of row selection lines L2 to line-sequentially select each row selection line L2.
  • a plurality of signal lines L1 extending in the column direction are connected to the column signal processing circuit 4 .
  • the column signal processing circuit 4 analog-digital (AD) converts a plurality of pixel signals supplied via a plurality of signal lines L1. More specifically, the column signal processing circuit 4 compares the pixel signal on each signal line L1 with the reference signal, and converts the digital pixel signal based on the time until the signal levels of the pixel signal and the reference signal match. Generate.
  • the column signal processing circuit 4 sequentially generates a digital pixel signal (P-phase signal) at the reset level of the floating diffusion layer in the pixel and a digital pixel signal (D-phase signal) at the pixel signal level, and performs correlated double sampling ( CDS: Correlated Double Sampling).
  • the horizontal drive circuit 5 controls the timing of transferring the output signal of the column signal processing circuit 4 to the output circuit 6 .
  • the control circuit 7 controls the vertical drive circuit 3, the column signal processing circuit 4, and the horizontal drive circuit 5.
  • the control circuit 7 generates a reference signal that the column signal processing circuit 4 uses for AD conversion.
  • FIG. 2 is a circuit diagram of each pixel 10 in the pixel array section 2.
  • FIG. The pixel 10 in FIG. 2 includes a photodiode PD, a floating diffusion layer (FD), a transfer transistor (first transistor) Q1, an amplification transistor (second transistor) Q2, and a charge-voltage conversion gain switching transistor. It has (hereinafter referred to as a gain switching transistor, third transistor) Q3, a reset transistor (third transistor) Q4, a selection transistor Q5, and an exhaust transistor Q6.
  • Each transistor Q1-Q6 in the pixel 10 is, for example, an NMOS (N-channel Metal Oxide Semiconductor) transistor.
  • the photodiode PD accumulates charges obtained by photoelectrically converting incident light.
  • the transfer transistor Q1 transfers the charge accumulated in the photodiode PD to the floating diffusion layer FD when the transfer gate TRG is high.
  • a gate AMP of the amplification transistor Q2 is set to a potential corresponding to the accumulated charges in the floating diffusion layer FD.
  • the source of the amplification transistor Q2 is connected to the drain of the selection transistor Q5, and the source of the selection transistor Q5 is connected to the signal line L1.
  • the amplification transistor Q2 and the selection transistor Q5 constitute a source follower circuit, and the potential of the signal line L1 fluctuates according to the potential of the floating diffusion layer FD.
  • the source of the gain switching transistor Q3 is connected to the floating diffusion layer FD, and the drain is connected to the source of the reset transistor Q4 and to one end of the pixel internal capacitance C1.
  • a conversion gain switching signal is input to the gate FDG of the gain switching transistor Q3.
  • the gain switching transistor Q3 When the conversion gain switching signal becomes high, the gain switching transistor Q3 is turned on, the floating diffusion layer FD and the pixel internal capacitance C1 are connected in parallel, and the capacity capable of accumulating the photoelectrically converted charges increases. lower.
  • the gain switching transistor Q3 is turned off, photoelectrically converted charges are accumulated only in the floating diffusion layer FD, so that the conversion gain increases.
  • the HCG drive mode is selected, for example, when shooting in a dark place.
  • FIG. 3 is a timing chart showing imaging timing of the pixel 10.
  • FIG. FIG. 3 shows the on/off timings of the transistors Q1, Q3, Q4, and Q5 in the pixel 10 in the HCG drive mode and the LCG drive mode.
  • Each pixel 10 in the pixel array section 2 is driven row by row by a row selection signal.
  • Times t1 to t2, t2 to t3, and t3 to t7 in FIG. 3 are each one horizontal period, and one pixel row is read out during one horizontal period.
  • FIG. 3 shows imaging timings for a specific pixel row.
  • a charge discharge operation for a specific pixel row is performed within one horizontal period from time t1 to t2 in the HCG drive mode.
  • the reset transistor Q4 is turned on for a predetermined period
  • the gain switching transistor Q3 is turned on while the reset transistor Q4 is on
  • the transfer transistor Q1 is turned on while the gain switching transistor Q3 is on.
  • the charges accumulated in the floating diffusion layer FD are discharged to the power supply voltage node VDD via the gain switching transistor Q3 and the reset transistor Q4.
  • the transfer transistor Q1 while the transfer transistor Q1 is on, the accumulated charges in the photodiode PD and the accumulated charges in the floating diffusion layer FD are discharged to the power supply voltage node VDD via the gain switching transistor Q3 and the reset transistor Q4.
  • charge accumulation is performed by photoelectric conversion of a specific pixel row.
  • pixel signals of a specific pixel row are read out to the signal line L1.
  • the gate signal SEL of the select transistor Q5 goes high between times t3-t7.
  • the gate FDG of gain switching transistor Q3 is turned on for a predetermined period from time t4.
  • Transfer transistor Q1 is off between times t4 and t5.
  • the reset transistor Q4 is continuously turned on from time t4 to t6, and the gain switching transistor Q3 is turned on for a predetermined period from time t4.
  • the charges accumulated in the floating diffusion layer FD are discharged to the power supply voltage node VDD, and the potential of the floating diffusion layer FD becomes the reset level.
  • the reset level of the floating diffusion layer FD is read out to the signal line L1 through the amplification transistor Q2 and selection transistor Q5.
  • the transfer gate TRG is turned on for a predetermined period. Between times t5 and t6, the reset transistor Q4 is on, but the gain switching transistor Q3 is off. stored in Therefore, the floating diffusion layer FD has a potential corresponding to the photoelectrically converted charge, and a pixel signal (D-phase signal) corresponding to the photoelectrically converted charge is read out to the signal line L1 between times t5 and t6. .
  • the timing from time t3 to t7 differs from that in the HCG drive mode.
  • the reset transistor Q4 is turned on for a predetermined period from time t4, and the gain switching transistor Q3 is continuously turned on from time t4 to t6.
  • the readout of the P-phase signal from time t4 to t5 is performed in the same manner as in the HCG drive mode, but when the D-phase signal is read out thereafter, the charge photoelectrically converted by the photodiode PD is It is accumulated in the floating diffusion layer FD and the pixel content C1. Therefore, since the FD capacitance is increased, the potential fluctuation of the floating diffusion layer FD is suppressed, and the gain by the amplification transistor Q2 is suppressed low.
  • the wiring connecting the floating diffusion layer FD and the gate of the amplification transistor Q2 may cause capacitive coupling with the gate FDG of the gain switching transistor Q3.
  • FIG. 4 is a layout diagram of the circuit portion of the pixel 10.
  • a transfer gate TRG is arranged across the photodiode PD and the floating diffusion layer FD.
  • the FD wiring 21 connected to the gate AMP of the amplification transistor Q2 and the floating diffusion layer FD is arranged close to the gate FDG of the gain switching transistor Q3, causing capacitive coupling.
  • FIG. 5A and 5B are schematic cross-sectional views of the circuit portion of the pixel 10.
  • FIG. 5A shows a cross-sectional structure near the FD wiring 21 and the amplifier transistor Q2
  • FIG. 5B shows a cross-sectional structure near the FD wiring 21 and the gate FDG of the gain switching transistor Q3.
  • an FD wiring 21 is arranged above the floating diffusion layer FD and the amplification transistor Q2, and the FD wiring 21 is connected to the floating diffusion layer FD and the gate AMP of the amplification transistor Q2 via contacts, respectively.
  • Another wiring layer 22 and a conductive member are arranged in the vicinity of the FD wiring 21, and capacitive coupling occurs between them.
  • the capacitive coupling of the FD wiring 21 increases the total capacitance of the floating diffusion layer FD and reduces the conversion gain.
  • the feed-through becomes large at the time of resetting the floating diffusion layer FD, which induces a charge transfer failure.
  • the proportion of the FD capacitance occupied by capacitive coupling increases, resulting in a larger feedthrough. Therefore, in order to achieve both low noise and charge transfer, it is desirable to reduce capacitive coupling between the FD wiring 21 and the gate wiring (FDG wiring) of the gain switching transistor Q3.
  • FIG. 6 is a diagram for explaining feedthrough, showing potential relationships among the transfer transistor Q1, the gain switching transistor Q3, and the reset transistor Q4.
  • the vertical axis in FIG. 6 represents potential, and indicates that the lower the position, the higher the potential.
  • FIG. 6 shows changes in the potential well caused by potential changes in the gate TRG of the transfer transistor Q1, the gate FDG of the gain switching transistor Q3, and the gate RST of the reset transistor Q4.
  • ST1 in FIG. 6 shows the state before the floating diffusion layer FD is reset. In this state, the gain switching transistor Q3 and the reset transistor Q4 are both off, and the transfer transistor Q1 is also off.
  • ST2 is the state in which the floating diffusion layer FD is set to the reset level. In this state, since both the gain switching transistor Q3 and the reset transistor Q4 are turned on, the accumulated charges in the floating diffusion layer FD are discharged to the power supply voltage node VDD.
  • ST3 is a state in which the reset transistor Q4 is turned off while the gain switching transistor Q3 remains on.
  • ST2 and ST3 show operations during resetting of the floating diffusion layer FD.
  • ST4 is a state in which the reset operation of the floating diffusion layer FD is completed. In this state, both the gain switching transistor Q3 and the reset transistor Q4 are turned off. In this state, if the FD wiring 21 and the gate wiring of the gain switching transistor Q3 are capacitively coupled, the charge stored in the floating diffusion layer FD increases by the amount corresponding to the capacitive coupling, and the potential of the floating diffusion layer FD becomes , is reduced by ⁇ Vn represented by the following equation (1).
  • Equation (1) CFD is the capacitance of the FD wiring 21
  • CFDG is the capacitive coupling between the FD wiring 21 and the gate wiring of the gain switching transistor Q3
  • ⁇ VFDG is the amount of change in the gate potential of the gain switching transistor Q3.
  • ST5 is the state in which charge transfer is started. In this state, the transfer transistor Q1 is turned on, and the charge accumulated in the photodiode PD is transferred to the floating diffusion layer FD. Accumulated charges in the diffusion layer FD flow back to the photodiode PD. This is the phenomenon called feedthrough described above.
  • ST6 is the state where the charge transfer ends. In this state, the transfer transistor Q1 is turned off. Since the charges accumulated in the floating diffusion layer FD flow back to the photodiode PD in ST5, charges that could not be transferred to the floating diffusion layer FD remain in the photodiode PD.
  • FIG. 8A is a cross-sectional view taken along line AB of FIG. 7
  • FIG. 8B is a cross-sectional view along line CD of FIG.
  • the transfer gate TRG of the transfer transistor Q1, the gate FDG of the gain switching transistor Q3, and the gate RST of the reset transistor Q4 are arranged near the floating diffusion layer FD.
  • An FD wiring 21 is arranged from the floating diffusion layer FD to the gate AMP of the amplification transistor Q2.
  • a selection transistor Q5 is arranged in the vicinity of the amplification transistor Q2.
  • a new wiring layer (hereinafter referred to as a Vs wiring or wiring layer) 24 is provided in the vicinity of the FD wiring 21 so as to cause capacitive coupling with the FD wiring 21 and conduct to the source of the gain switching transistor Q3. .
  • the Vs wiring 24 is routed so as to surround the FD wiring 21, but the layout arrangement does not necessarily have to be the same as in FIG.
  • the Vs wiring 24 is electrically connected to the source of the amplification transistor Q2 via a contact 20 provided at one location.
  • the Vs wiring 24 is electrically connected to nowhere other than this contact 20 . That is, the Vs wiring 24 is connected to the source of one amplification transistor Q2 at only one point and routed around the FD wiring 21 .
  • the Vs wiring 24 is arranged between the FD wiring 21 and the wiring layer (hereinafter referred to as FDG wiring) 25 connected to the gate FDG of the gain switching transistor Q3. ing. Therefore, capacitive coupling occurs between the FD wiring 21 and the FDG wiring 25 in the conventional art, whereas capacitive coupling occurs between the FD wiring 21 and the Vs wiring 24 in the present embodiment. At the same time, capacitive coupling also occurs between the FDG wiring 25 and the Vs wiring 24 . 8A and 8B, the FD wiring 21, the Vs wiring 24, and the FDG wiring 25 are covered with an insulating layer.
  • the amplification transistor Q2 performs a source follower operation, the potential of the FD wiring 21 and the potential of the Vs wiring 24 change together, and the capacitance due to capacitive coupling between the FD wiring 21 and the Vs wiring 24 is (1 -Gst) is multiplied. Since the source follower gain Gst is approximately 0.8, the capacitance due to capacitive coupling between the FD wiring 21 and the Vs wiring 24 is sufficiently small.
  • the capacitive coupling between the FD wiring 21 and the FDG wiring 25 can be substantially shielded, and the capacitance of the floating diffusion layer FD can be reduced. (hereinafter referred to as FD capacity) can be reduced, and the charge-voltage conversion efficiency can be improved. Further, according to the present embodiment, since the FD capacitance is reduced, the charges in the floating diffusion layer FD can be sufficiently discharged to the power supply voltage node VDD when the floating diffusion layer FD is reset, and feedthrough can be reduced. Therefore, it is possible to achieve both low noise and suppression of transfer failure by increasing the conversion gain.
  • the Vs wiring 24 is arranged in the same wiring layer as the FD wiring 21 and the FDG wiring 25 (for example, the M1 wiring layer), but the Vs wiring 24 is arranged in a wiring layer different from the FD wiring 21 and the FDG wiring 25. may be placed. If the Vs wiring 24 is arranged in the vicinity of the FD wiring 21 and the Vs wiring 24 is arranged in the vicinity of the FDG wiring 25, the wiring area in which the Vs wiring 24 is provided does not matter.
  • a wiring layer (hereinafter referred to as SEL wiring) 26 connected to the gate SEL of the select transistor Q5 and a wiring layer (VDD wiring) 27 connected to the power supply voltage node VDD.
  • VDD wiring wiring layer
  • a Vs wiring 24 is arranged between them.
  • two Vs wires 24 separated from each other are arranged in the cross section of FIG. 8B, in reality, they are a continuous Vs wire 24 as shown in FIG.
  • the two wiring portions separated by the cross section of FIG. 8B are hereinafter referred to as a first Vs wiring portion 24a and a second Vs wiring portion 24b.
  • Vs wiring 24 were not present, capacitive coupling would occur between the gate of the amplification transistor Q2, which has the same potential as the floating diffusion layer FD, and the wiring (VDD wiring 27) connected to the power supply voltage node VDD. and the wiring (hereinafter referred to as SEL wiring 26) connected to the gate of the selection transistor Q5 cause capacitive coupling.
  • the capacitance due to capacitive coupling between the first Vs wiring portion 24a or the second Vs wiring portion 24b and the gate AM of the amplification transistor Q2 is multiplied by (1-Gsf). Since the source follower gain Gsf is about 0.8, each capacitive coupling mentioned above is a small value.
  • capacitive coupling between the SEL wiring 26 and the gate AMP of the amplification transistor Q2 and capacitive coupling between the VDD wiring 27 and the gate AMP of the amplification transistor Q2 can be shielded, thereby reducing the capacitance of the FD wiring 21. be able to.
  • the Vs wiring 24 is arranged in the same wiring layer (for example, M1 wiring layer) as the SEL wiring 26 and the VDD wiring 27, but the Vs wiring 24 is arranged in a wiring layer different from that of the SEL wiring 26 and the VDD wiring 27. may be placed. However, the Vs wiring 24 must be arranged near the SEL wiring 26 and the VDD wiring 27 .
  • the Vs wiring 24 By arranging the Vs wiring 24 as shown in FIGS. 8A and 8B, not a little capacitive coupling occurs between the Vs node and the floating diffusion layer FD. Therefore, in order to maximize the effect of reducing the FD capacitance while shielding the capacitive coupling between the FD wiring 21 and other wirings, the Vs wiring 24 should be placed as close to the wiring to be shielded as possible within the range allowed by the design rules. desirable.
  • FIG. 9 is a layout diagram according to a modified example of FIG. 7, and FIG. 10 is a cross-sectional view taken along the line CD of FIG.
  • a conductive member 28 such as a wiring layer connected to a portion other than the gate may be arranged above the gate of the amplification transistor.
  • the gate of the amplification transistor Q2 and the conductive member 28 cause capacitive coupling, which can be a factor in increasing the FD capacitance. Therefore, as shown in FIG. 10, the Vs wiring 24 may be arranged between the gate of the amplification transistor Q2 and the conductive member 28 thereabove.
  • the capacitive coupling between the gate of the amplification transistor Q2 and the conductive member 28 can be blocked while the Vs wiring 24 and the gate of the amplification transistor Q2 generate capacitive coupling, thereby reducing the FD capacitance. can be done.
  • part of the Vs wiring 24 is displaced according to the position of the conductive member 28.
  • the Vs wiring 24 in FIG. 10 is desirably arranged so as to overlap with the conductive member 28 in plan view.
  • the Vs wiring 24 is arranged in the same wiring layer as the SEL wiring 26 and the VDD wiring 27 (for example, the M1 wiring layer), but the Vs wiring 24 is arranged in a wiring layer different from the SEL wiring 26 and the VDD wiring 27. can be placed in
  • the Vs wiring 24 connected to the source of the amplification transistor Q2 is newly provided, the Vs wiring 24 is routed, and the Vs wiring 24 is arranged between the FD wiring 21 and the FDG wiring 25. Therefore, capacitive coupling between the FD wiring 21 and the FDG wiring 25 can be shielded, and the FD capacitance can be reduced. Further, in the first embodiment, the Vs wiring 24 is arranged between the gate AMP of the amplification transistor Q2 and the VDD wiring 27, and the Vs wiring 24 is also arranged between the gate AMP of the amplification transistor Q2 and the SEL wiring 26. do. Thereby, the FD capacity can be further reduced.
  • the FD capacitance can be reduced, and the charges in the floating diffusion layer FD can be sufficiently discharged to the power supply voltage node VDD when the floating diffusion layer FD is reset. Therefore, feedthrough is reduced, and transmission failure can be suppressed while reducing noise by increasing conversion gain.
  • the Vs wiring 24 is arranged in the same wiring layer as the FD wiring 21 and the FDG wiring 25. However, the Vs wiring 24 is arranged in a wiring layer region with a height different from that of the FD wiring 21. , FD wiring 21 can be shielded.
  • FIG. 11 is a layout diagram of the circuit portion of the pixel 10 according to the second embodiment
  • FIG. 12 is a sectional view taken along line AB of FIG.
  • Vs wiring 24 is arranged above FD wiring 21 . Without the Vs wiring 24 , the FD wiring 21 causes capacitive coupling with the FDG wiring 25 .
  • FIG. 12 by arranging the Vs wiring 24 above the FD wiring 21, the FD wiring 21 and the Vs wiring 24 cause capacitive coupling, and the FD wiring 21 and the FDG wiring 25 can shield the capacitive coupling between
  • the FDG wiring 25 has a two-layer structure, and the upper wiring layer 25a is provided in the same wiring region as the Vs wiring 24 (for example, the M2 wiring layer). 24 can cause capacitive coupling, and the capacitive coupling between the FD wiring 21 and the FDG wiring 25 can be further shielded.
  • Vs wiring 24 By arranging the Vs wiring 24 above the FD wiring 21, it is possible to shield capacitive coupling between the FD wiring 21 and a conductive member arranged further above.
  • the FD wiring 21 and the FDG wiring 25 are arranged in the M1 wiring layer, and the Vs wiring 24 is arranged in the M2 wiring layer.
  • the places where they are provided are not necessarily limited to the M1 wiring layer and the M2 wiring layer.
  • the FD wiring 21 is substantially removed by arranging the Vs wiring 24 above the FD wiring 21. Shielding is possible, and an effect of shielding capacitive coupling between the FD wiring 21 and the FDG wiring 25 is obtained.
  • the FD wiring 21 is arranged in the M1 wiring layer, but the FD wiring 21 may be arranged in a position closer to the semiconductor substrate 30 than the M1 wiring layer. Possible.
  • a wiring layer located closer to the semiconductor substrate 30 than the M1 wiring layer is called a local wiring layer LW for convenience.
  • a photodiode PD and a floating diffusion layer FD are arranged on the semiconductor substrate 30 .
  • the circuit of the pixel 10 is arranged on the front side of the semiconductor substrate 30 .
  • the local wiring layer LW is provided at a position close to the surface of the semiconductor substrate 30 .
  • the distance from other wiring layers is increased, so that capacitive coupling is reduced.
  • the distance to the gate of the transistor located near the FD wiring 21 is shortened, capacitive coupling with this transistor is significantly increased.
  • the Vs wiring 24 is provided in the local wiring layer LW near the FD wiring 21 to cause capacitive coupling with the FD wiring 21 .
  • FIG. 13 is a layout diagram of the circuit portion of the pixel 10 according to the third embodiment
  • FIG. 14 is a sectional view taken along line AB of FIG.
  • the Vs wiring 24 according to the third embodiment is substantially the same as the Vs wiring 24 in FIG. 7 in plan layout.
  • the Vs wiring 24 according to the third embodiment is arranged in the local wiring layer LW closer to the semiconductor substrate 30 than the M1 wiring layer, as shown in FIG.
  • the FD wiring 21 is also arranged in the local wiring layer LW.
  • the Vs wiring 24 is arranged between the FD wiring 21 and the gate of the gain switching transistor Q3.
  • the FD wiring 21 and the Vs wiring 24 cause capacitive coupling
  • the Vs wiring 24 and the FDG wiring 25 cause capacitive coupling.
  • capacitive coupling between the FD wiring 21 and the gate of the gain switching transistor Q3 can be shielded.
  • Vs wiring 24 it is desirable to place the Vs wiring 24 as close to the FD wiring 21 as possible. By bringing the Vs wiring 24 closer to the FD wiring 21, the Vs wiring 24 and the FD wiring 21 are reliably capacitively coupled. Moreover, it is desirable to arrange the Vs wiring 24 as close to the gate of the gain switching transistor Q3 and the FDG wiring 25 as possible. By bringing the Vs wiring 24 close to the gate of the gain switching transistor Q3 and the FDG wiring 25, the Vs wiring 24 reliably causes capacitive coupling with the gate of the gain switching transistor Q3 and the FDG wiring 25.
  • FIG. 15 is a layout diagram according to a modified example of FIG. 13, and FIG. 16 is a sectional view taken along the line AB of FIG.
  • a modified example is the same as FIG. 14 in that the Vs wiring 24 is provided in the local wiring layer LW, but differs from FIG. 14 in that the FD wiring 21 is arranged in the M1 wiring layer.
  • the Vs wire 24 causes capacitive coupling with the FD wire 21
  • the Vs wire 24 causes capacitive coupling with the gate of the gain switching transistor Q3
  • the Vs wire 24 capacitively couples with the FDG gate. give rise to a ring.
  • the wiring layers forming the circuit of the pixel 10 are formed in existing wiring layers such as the M1 wiring layer and the M2 wiring layer. In contrast, by forming only the newly provided Vs wiring 24 in the local wiring layer LW, the Vs wiring 24 is formed without affecting the layout arrangement of the existing pixel 10 circuit, thereby reducing the FD capacitance. can.
  • the FD wiring 21 may be arranged in the local wiring layer LW and the Vs wiring 24 may be arranged in the M1 wiring layer. Even in this case, the FD capacitance can be reduced because the Vs wiring 24 and the FD wiring 21 cause capacitive coupling.
  • the Vs wiring 24 and the FD wiring 21 are provided in the local wiring layer LW provided at a position closer to the semiconductor substrate 30 than the existing wiring layers such as the M1 wiring layer and the M2 wiring layer.
  • capacitive coupling can be generated between the FD wiring 21 and the Vs wiring 24, and the FD capacitance can be reduced.
  • the charges in the floating diffusion layer FD can be sufficiently discharged to the power supply voltage node VDD when the floating diffusion layer FD is reset, and feedthrough can be reduced.
  • Capacitive coupling may occur with a wiring (hereinafter referred to as an RST wiring) connected to the gate of the .
  • RST wiring a wiring
  • Capacitive coupling also occurs between Thereby, the capacitive coupling between the FD wiring 21 and the Vs wiring 24 can be shielded, and the FD capacitance can be reduced.
  • the charges in the floating diffusion layer FD can be discharged to the power supply voltage node VDD when the floating diffusion layer FD is reset, and the feedthrough can be reduced.
  • a feature of the solid-state imaging device is that it employs a global shutter method.
  • the global shutter method all pixels in the pixel array section 2 are exposed at the same timing, the P-phase signal level and the D-phase signal level are stored in the pixel 10, and the stored P-phase signal level and D-phase signal level are stored. The digital signals of the difference between are sequentially output. Adopting the global shutter method eliminates the distortion of the captured image due to the deviation of the exposure timing.
  • FIG. 17 is a circuit diagram showing one configuration example of the pixel 10 according to the fifth embodiment of the present disclosure.
  • circuit elements having functions common to those of FIG. 2 are given the same reference numerals.
  • a pixel 10 in FIG. 17 includes a front-stage circuit 11, capacitive elements C11 and C12, a selection circuit 12, a rear-stage reset transistor Q4b, and a rear-stage circuit 13.
  • FIG. 17 is a circuit diagram showing one configuration example of the pixel 10 according to the fifth embodiment of the present disclosure.
  • circuit elements having functions common to those of FIG. 2 are given the same reference numerals.
  • a pixel 10 in FIG. 17 includes a front-stage circuit 11, capacitive elements C11 and C12, a selection circuit 12, a rear-stage reset transistor Q4b, and a rear-stage circuit 13.
  • the front-stage circuit 11 includes a photoelectric conversion element PD, a transfer transistor Q1, a floating diffusion layer FD, a reset transistor Q4a, a front-stage amplification transistor Q2, and a current source .
  • the photoelectric conversion element PD generates charges by photoelectric conversion.
  • the transfer transistor Q ⁇ b>1 transfers charges from the photoelectric conversion element PD to the floating diffusion layer FD according to the transfer signal TRG from the vertical drive circuit 3 .
  • the reset transistor Q4a is initialized by extracting charges from the floating diffusion layer FD according to the FD reset signal RSTa from the vertical drive circuit 3.
  • the floating diffusion layer FD accumulates charges and generates a voltage corresponding to the amount of charges.
  • the front-stage amplifying transistor Q2 amplifies the voltage level of the floating diffusion layer FD and outputs it to the front-stage node n1.
  • the drain of the reset transistor Q4a and the drain of the pre-amplification transistor Q2 are connected to the power supply voltage VDD.
  • Current source 14 is connected to the source of pre-amplifying transistor Q2. This current source 14 supplies the current id1 under the control of the vertical driving circuit 3.
  • the selection circuit 12 includes a selection transistor Q5a and a selection transistor Q5b.
  • the selection transistor Q5a opens and closes the path between the capacitive element C11 and the post-stage node n2 according to the selection signal ⁇ r from the vertical drive circuit 3 .
  • the selection transistor Q5b opens and closes the path between the capacitive element C12 and the post-stage node n2 according to the selection signal ⁇ s from the vertical drive circuit 3 .
  • the post-stage reset transistor Q4b initializes the level of the post-stage node n2 to a predetermined potential Vreg according to the post-stage reset signal RSTb from the vertical drive circuit 3.
  • a potential different from the power supply potential VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 13 includes a post-amplification transistor Q2b and a post-stage selection transistor Q5c.
  • the rear-stage amplification transistor Q2b amplifies the level of the rear-stage node n2.
  • the post-stage amplifying transistor outputting to L1 is an example of the second amplifying transistor described in the claims.
  • each transistor in the pixel 10 in FIG. 17 is an NMOS transistor.
  • the vertical drive circuit 3 supplies a high-level FD reset signal RSTa and a transfer signal TRG to all pixels at the start of exposure. Thereby, the photoelectric conversion element PD is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical drive circuit 3 supplies the high-level FD reset signal RSTa over the pulse period while setting the post-stage reset signal RSTb and the selection signal ⁇ r to high level for all pixels.
  • the floating diffusion layer FD is initialized, and a level corresponding to the level of the floating diffusion layer FD at that time is held in the capacitive element C11. This control is hereinafter referred to as "FD reset".
  • the level of the floating diffusion layer FD at the time of FD reset and the level corresponding to that level (holding level of the capacitive element C11 and level of the vertical signal line L1) are collectively referred to as “P phase” or “reset level” below. ”.
  • the vertical drive circuit 3 supplies a high-level transfer signal TRG over the pulse period while setting the post-stage reset signal RSTb and the selection signal ⁇ s to high level for all pixels.
  • signal charges corresponding to the amount of exposure are transferred to the floating diffusion layer FD, and a level corresponding to the level of the floating diffusion layer FD at that time is held in the capacitive element C12.
  • phase D The level of the floating diffusion layer FD during signal charge transfer and the level corresponding thereto (the holding level of the capacitive element C12 and the level of the vertical signal line L1) are collectively referred to as “phase D” or “phase D” below. signal level”.
  • the pixel 10 in FIG. 17 employs a global shutter method in which exposure of all pixels is started and ended at the same time.
  • the pre-stage circuits 11 of all pixels sequentially generate a reset level and a signal level.
  • the reset level is held in capacitive element C11
  • the signal level is held in capacitive element C12.
  • the vertical drive circuit 3 sequentially selects rows and sequentially outputs the reset level and signal level of the rows.
  • the vertical drive circuit 3 supplies the high-level selection signal ⁇ r for a predetermined period while setting the FD reset signal RSTa and the post-stage selection signal SELb of the selected row to high level.
  • the capacitive element C11 is connected to the post-stage node n2, and the reset level is read.
  • the vertical drive circuit 3 After reading the reset level, the vertical drive circuit 3 supplies the high-level post-stage reset signal RSTb over the pulse period while keeping the FD reset signal RSTa and the post-stage selection signal SELb of the selected row at high level. As a result, the level of the subsequent node n2 is initialized. At this time, both the select transistor Q5a and the select transistor Q5b are in an open state, and the capacitive elements C11 and C12 are disconnected from the subsequent node n2.
  • the vertical drive circuit 3 After initializing the post-stage node n2, the vertical drive circuit 3 supplies the high-level selection signal ⁇ s for a predetermined period while keeping the FD reset signal RSTa and the post-stage selection signal SELb of the selected row at high level. As a result, the capacitive element C12 is connected to the post-stage node n2, and the signal level is read out.
  • the selection circuit 12 of the selected row performs control to connect the capacitive element C11 to the post-stage node n2, control to disconnect the capacitive elements C11 and C12 from the post-stage node n2, and control to disconnect the capacitive element C12 from the post-node n2. and control to connect to .
  • the post-stage reset transistor Q4b of the selected row initializes the level of the post-stage node n2.
  • the post-stage circuit 13 of the selected row sequentially reads out the reset level and the signal level from the capacitive elements C11 and C12 via the post-stage node n2, and outputs them to the vertical signal line L1.
  • the Vs wiring 24 connected to the source of the pre-amplification transistor Q2a connects the floating diffusion layer FD and the FD wiring 21 connected to the gate of the pre-amplification transistor Q2a.
  • a Vs wiring 24 is arranged between the FD wiring 21 and the gate wiring of the reset transistor Q4a.
  • the capacitive coupling between the FD wiring 21 and the FDG wiring 25 can be shielded, and the FD capacitance can be reduced.
  • the pixel 10 in FIG. 17 is not provided with a gain switching transistor, a gain switching transistor may be provided. When the gain switching transistor is provided, the FD capacitance can be reduced by placing the Vs wiring 24 between the gate wiring of the gain switching transistor and the FD wiring 21 .
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 19 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 19 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the solid-state imaging device 1 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures.
  • a photoelectric conversion unit that photoelectrically converts incident light and accumulates electric charges; a first transistor that transfers charges accumulated in the photoelectric conversion unit; a floating diffusion layer that retains charges transferred by the first transistor; a second transistor that amplifies the charge held in the floating diffusion layer; a conductive layer conducting to the floating diffusion layer; a wiring layer that causes capacitive coupling with the conductive layer and conducts to the source of the second transistor.
  • the solid-state imaging device according to item 1. comprising a third transistor for switching the charge-to-voltage conversion gain or initializing the charge in the floating diffusion layer;
  • the wiring layer and the conductive layer are arranged in layers different from each other in the stacking direction with an insulating layer interposed therebetween;
  • the solid-state imaging device according to (8) wherein the wiring layer and the gate wiring layer connected to the gate of the third transistor are arranged in the same layer with an insulating layer interposed therebetween.
  • the wiring layer and the conductive layer are arranged in the same layer with an insulating layer interposed therebetween;
  • the solid-state imaging device according to (8), wherein the wiring layer and the gate wiring layer connected to the gate of the third transistor are arranged in layers different from each other in the stacking direction with an insulating layer interposed therebetween.
  • a layer in which the gate of the third transistor is arranged is arranged in a layer closer to a substrate in which the photoelectric conversion unit and the floating diffusion layer are arranged than the wiring layer and the conductive layer, (11 ).
  • the wiring layer and the conductive layer are arranged in a layer closer to the substrate on which the photoelectric conversion section and the floating diffusion layer are arranged than the gate wiring layer of the third transistor.
  • the conductive layer and the gate wiring layer of the third transistor are arranged in the same layer with an insulating layer interposed therebetween;
  • the wiring layer is arranged in a layer closer to a substrate on which the photoelectric conversion section and the floating diffusion layer are arranged than the conductive layer and the gate wiring layer of the third transistor.
  • first and second capacitive elements a pre-stage circuit that sequentially generates a predetermined reset level and a signal level corresponding to the amount of exposure and causes the first and second capacitive elements to hold the signals; control to connect one of the first and second capacitive elements to a predetermined post-stage node; control to disconnect both the first and second capacitive elements from the post-stage node; a selection circuit that sequentially performs control for connecting the other to the subsequent node; a post-stage reset transistor that initializes the level of the post-stage node when both the first and second capacitive elements are disconnected from the post-stage node; a post-stage circuit that sequentially reads and outputs the reset level and the signal level from the first and second capacitive elements via the post-stage node;
  • the pre-stage circuit according to any one of (1) to (16), including the photoelectric conversion section, the first transistor, the floating diffusion layer, the second transistor, the conductive layer, and the wiring layer.
  • solid-state imaging device (18) a solid-state imaging device that outputs a pixel signal obtained by photoelectrically converting light incident on a pixel area; A signal processing unit that performs signal processing based on the pixel signal,
  • the solid-state imaging device is a photoelectric conversion unit that photoelectrically converts incident light and accumulates electric charges; a first transistor that transfers charges accumulated in the photoelectric conversion unit; a floating diffusion layer that retains charges transferred by the first transistor; a second transistor that amplifies the charge held in the floating diffusion layer; a conductive layer conducting to the floating diffusion layer;
  • An electronic device comprising: a wiring layer that causes capacitive coupling with the conductive layer and conducts to the source of the second transistor.
  • 1 solid-state imaging device 2 pixel array section, 3 vertical drive circuit, 4 column signal processing circuit, 5 horizontal drive circuit, 6 output circuit, 7 control circuit, 10 pixels, 11 front stage circuit, 12 selection circuit, 13 rear stage circuit, 14 current source, 20 contact, 21 FD wiring, 21 conductive layer, 22 wiring layer, 24 Vs wiring, 24a first Vs wiring section, 24b second Vs wiring section, 25 FDG wiring, 26 SEL wiring, 27 VDD wiring, 28 conductive member, 30 Semiconductor substrate

Landscapes

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Abstract

［課題］ＦＤ配線の容量カップリングによる電荷－電圧変換利得の低下を抑制する。 ［解決手段］固体撮像装置は、入射光を光電変換して電荷を蓄積する光電変換部と、前記光電変換部に蓄積された電荷を転送する第１トランジスタと、前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、前記浮遊拡散層に導通する導電層と、前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を備える。

Description

固体撮像装置及び電子機器
　本開示は、固体撮像装置及び電子機器に関する。
　フォトダイオードから浮遊拡散層に伝送される電荷の電荷－電圧変換利得を切り替えられるようにした撮像装置が提案されている（特許文献１参照）。この種の撮像装置は、画素内に電荷－電圧変換利得を切り替えるためのトランジスタ（以下、電荷－電圧変換利得切替トランジスタ）を備えている。
ＷＯ２０１６／１９９５８８
　しかしながら、画素内に電荷－電圧変換利得切替トランジスタを設けると、浮遊拡散層と増幅トランジスタのゲートとを接続する配線（以下、ＦＤ配線）が電荷－電圧変換利得切替トランジスタのゲートと近接して配置されて容量カップリングが大きくなり、電荷－電圧変換利得が低下する要因になる。
　また、電荷－電圧変換利得切替トランジスタが存在しない画素でも、画素の微細化が進むと、ＦＤ配線とリセットトランジスタのゲートとが近接して容量カップリングが大きくなり、同様に電荷－電圧変換利得が低下する要因になる。
　そこで、本開示では、ＦＤ配線の容量カップリングによる電荷－電圧変換利得の低下を抑制可能な固体撮像装置及び電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、入射光を光電変換して電荷を蓄積する光電変換部と、
　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
　前記浮遊拡散層に導通する導電層と、
　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を備える、固体撮像装置が提供される。
　前記配線層の電位と前記導電層の電位とは連動して変動してもよい。
　前記配線層と前記導電層とは、絶縁層を介して同一の層に配置されてもよい。
　前記配線層は、前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置されてもよい。
　前記配線層と前記第２トランジスタのソースとを接続する、積層方向に延びるコンタクトを備え、
　前記配線層は、前記コンタクト以外の導電部材とは距離を隔てて配置されてもよい。
　前記配線層は、前記導電層の少なくとも一部を取り囲むように配置されてもよい。
　前記導電層は、前記浮遊拡散層に接続される第１端部と、前記第２トランジスタのゲートに接続される第２端部とを有してもよい。
　電荷電圧変換利得を切り替えるか、又は前記浮遊拡散層の電荷を初期化する第３トランジスタを備え、
　前記配線層の少なくとも一部は、前記第３トランジスタのゲートと前記導電層との間に配置されてもよい。
　前記配線層と、前記第３トランジスタのゲートに繋がるゲート配線層と、前記導電層とは、それぞれ絶縁層を介して同一の層に配置されてもよい。
　前記配線層と前記導電層とは、絶縁層を介して積層方向に互いに異なる層に配置され、
　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して同一の層に配置されてもよい。
　前記配線層と前記導電層とは、絶縁層を介して同一の層に配置され、
　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して積層方向に互いに異なる層に配置されてもよい。
　前記第３トランジスタのゲートが配置される層は、前記配線層及び前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置されてもよい。
　前記配線層と前記導電層とは、前記第３トランジスタのゲート配線層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置されてもよい。
　前記導電層と前記第３トランジスタのゲート配線層とは、絶縁層を介して同一の層に配置され、
　前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とは異なる層に配置されてもよい。
　前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とよりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置されてもよい。
　前記配線層及び前記第２トランジスタのゲートとは積層方向に異なる層に配置される導電部材を備え、
　前記配線層は、前記第２トランジスタのゲートと前記導電部材との間の層に配置されてもよい。
　第１及び第２の容量素子と、
　所定のリセットレベルと露光量に応じた信号レベルとを順に生成して前記第１及び第２の容量素子のそれぞれに保持させる前段回路と、
　前記第１及び第２の容量素子の一方を所定の後段ノードに接続する制御と前記第１及び第２の容量素子の両方を前記後段ノードから切り離す制御と前記第１及び第２の容量素子の他方を前記後段ノードに接続する制御とを順に行う選択回路と、
　前記第１及び第２の容量素子の両方が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
　前記後段ノードを介して前記リセットレベル及び前記信号レベルを前記第１及び第２の容量素子から順に読み出して出力する後段回路とを備え、
　前記前段回路は、前記光電変換部、前記第１トランジスタ、前記浮遊拡散層、前記第２トランジスタ、前記導電層、及び前記配線層を有してもよい。
　本開示によれば、画素エリア内に入射した光を光電変換した画素信号を出力する固体撮像装置と、
　前記画素信号に基づいて信号処理を行う信号処理部と、を備え、
　前記固体撮像装置は、
　入射光を光電変換して電荷を蓄積する光電変換部と、
　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
　前記浮遊拡散層に導通する導電層と、
　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を有する、電子機器が提供されてもよい。
一実施形態に係る固体撮像装置の概略構成を示すブロック図。 画素アレイ部内の各画素の回路図。 画素の撮像タイミングを示すタイミング図。 画素の回路部分のレイアウト図。 ＦＤ配線と増幅トランジスタの近傍の断面図。 ＦＤ配線と利得切替トランジスタのゲートの近傍の断面図。 フィードスルーを説明する図。 第１の実施形態に係る画素の回路部分の平面レイアウト図。 図７のＡ－Ｂ線断面図。 図７のＣ－Ｄ線断面図。 図７の一変形例に係るレイアウト図。 図９のＣ－Ｄ線断面図。 第２の実施形態に係る画素の回路部分のレイアウト図。 図１１のＡ－Ｂ線断面図。 第３の実施形態に係る画素の回路部分のレイアウト図。 図１３のＡ－Ｂ線断面図。 図１３の一変形例に係るレイアウト図。 図１５のＡ－Ｂ線断面図。 第５の実施の形態における画素の一構成例を示す回路図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、固体撮像装置及び電子機器の実施形態について説明する。以下では、固体撮像装置及び電子機器の主要な構成部分を中心に説明するが、固体撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は本開示の一実施形態に係る固体撮像装置１の概略構成を示すブロック図である。図１の固体撮像装置１は、画素アレイ部２と、垂直駆動回路３と、カラム信号処理回路４と、水平駆動回路５と、出力回路６と、制御回路７とを備えている。
　画素アレイ部２は、行（ロウ）方向及び列（カラム）方向に配置された複数の画素１０と、列方向に延びる複数の信号線Ｌ１と、行方向に延びる複数の行選択線Ｌ２とを有する。
　垂直駆動回路３は、複数の行選択線Ｌ２を駆動する。具体的には、垂直駆動回路３は、複数の行選択線Ｌ２に線順次に駆動信号を供給して、各行選択線Ｌ２を線順次に選択する。
　カラム信号処理回路４には、列方向に延びる複数の信号線Ｌ１が接続されている。カラム信号処理回路４は、複数の信号線Ｌ１を介して供給される複数の画素信号をアナログ－デジタル（ＡＤ）変換する。より詳細には、カラム信号処理回路４は、各信号線Ｌ１上の画素信号を参照信号と比較して、画素信号と参照信号の信号レベルが一致するまでの時間に基づいて、デジタル画素信号を生成する。カラム信号処理回路４は、画素内の浮遊拡散層のリセットレベルのデジタル画素信号（Ｐ相信号）と、画素信号レベルのデジタル画素信号（Ｄ相信号）を順次に生成し、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）を行う。
　水平駆動回路５は、カラム信号処理回路４の出力信号を出力回路６に転送するタイミングを制御する。
　制御回路７は、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５を制御する。制御回路７は、カラム信号処理回路４がＡＤ変換を行うために使用する参照信号を生成する。
　図２は画素アレイ部２内の各画素１０の回路図である。図２の画素１０は、フォトダイオードＰＤと、浮遊拡散層（ＦＤ：Floating Diffusion）と、転送トランジスタ（第１トランジスタ）Ｑ１と、増幅トランジスタ（第２トランジスタ）Ｑ２と、電荷－電圧変換利得切替トランジスタ（以下、利得切替トランジスタ、第３トランジスタ）Ｑ３と、リセットトランジスタ（第３トランジスタ）Ｑ４と、選択トランジスタＱ５と、排出トランジスタＱ６とを有する。画素１０内の各トランジスタＱ１～Ｑ６は、例えばＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤは、入射光を光電変換して得られる電荷を蓄積する。転送トランジスタＱ１は、転送ゲートＴＲＧがハイのときに、フォトダイオードＰＤの蓄積電荷を浮遊拡散層ＦＤに転送する。増幅トランジスタＱ２のゲートＡＭＰは、浮遊拡散層ＦＤの蓄積電荷に応じた電位に設定される。増幅トランジスタＱ２のソースは選択トランジスタＱ５のドレインに接続され、選択トランジスタＱ５のソースは信号線Ｌ１に接続されている。増幅トランジスタＱ２と選択トランジスタＱ５は、ソースフォロワ回路を構成しており、信号線Ｌ１の電位は、浮遊拡散層ＦＤの電位に応じて変動する。
　利得切替トランジスタＱ３のソースは浮遊拡散層ＦＤに接続され、ドレインはリセットトランジスタＱ４のソースに接続されるとともに画素内容量Ｃ１の一端に接続されている。利得切替トランジスタＱ３のゲートＦＤＧには、変換利得切替信号が入力される。変換利得切替信号がハイになると、利得切替トランジスタＱ３がオンし、浮遊拡散層ＦＤと画素内容量Ｃ１が並列に接続され、光電変換された電荷を蓄積可能な容量が増えることから、変換利得が低くなる。利得切替トランジスタＱ３をオフすると、光電変換された電荷は浮遊拡散層ＦＤのみに蓄積されるため、変換利得が大きくなる。利得切替トランジスタＱ３がオンのときはＬＣＧ（Low-Conversion-Gain）駆動モードと呼ばれ、オフのときはＨＣＧ（High-Conversion-Gain）駆動モードと呼ばれる。ＨＣＧ駆動モードは、例えば暗所での撮影時に選択される。
　図３は画素１０の撮像タイミングを示すタイミング図である。図３には、ＨＣＧ駆動モード時とＬＣＧ駆動モード時の画素１０内の各トランジスタＱ１、Ｑ３、Ｑ４、Ｑ５のオン／オフタイミングが図示されている。画素アレイ部２内の各画素１０は、行選択信号により、行単位で駆動される。図３の時刻ｔ１～ｔ２、ｔ２～ｔ３、ｔ３～ｔ７は、それぞれ１水平期間であり、１水平期間内に１つの画素行の読み出しが行われる。図３は、ある特定の画素行の撮像タイミングを示している。
　ＨＣＧ駆動モード時の時刻ｔ１～ｔ２の１水平期間内に特定の画素行の電荷排出動作が行われる。まず、リセットトランジスタＱ４を所定期間だけオンし、リセットトランジスタＱ４がオンしている間に、利得切替トランジスタＱ３をオンし、利得切替トランジスタＱ３がオンしている間に転送トランジスタＱ１をオンする。これにより、浮遊拡散層ＦＤの蓄積電荷が利得切替トランジスタＱ３とリセットトランジスタＱ４を介して、電源電圧ノードＶＤＤに排出される。また、転送トランジスタＱ１がオンしている期間に、フォトダイオードＰＤの蓄積電荷と浮遊拡散層ＦＤの蓄積電荷が、利得切替トランジスタＱ３とリセットトランジスタＱ４を介して、電源電圧ノードＶＤＤに排出される。その後、時刻ｔ２～ｔ３の１水平期間内に、特定の画素行の光電変換による電荷蓄積が行われる。
　その後、時刻ｔ３～ｔ７の１水平期間内に、特定の画素行の画素信号が信号線Ｌ１に読み出される。選択トランジスタＱ５のゲート信号ＳＥＬは、時刻ｔ３～ｔ７の間ハイになる。利得切替トランジスタＱ３のゲートＦＤＧは、時刻ｔ４から所定期間だけオンする。転送トランジスタＱ１は、時刻ｔ４～ｔ５の間はオフである。ＨＣＧモード時は、時刻ｔ４～ｔ６の間、リセットトランジスタＱ４が継続してオンし、時刻ｔ４から所定期間だけ利得切替トランジスタＱ３がオンする。これにより、時刻ｔ４～ｔ５の期間は、浮遊拡散層ＦＤの蓄積電荷は電源電圧ノードＶＤＤに排出され、浮遊拡散層ＦＤの電位はリセットレベルになる。この浮遊拡散層ＦＤのリセットレベルが増幅トランジスタＱ２と選択トランジスタＱ５を介して信号線Ｌ１に読み出される。
　時刻ｔ５で転送ゲートＴＲＧが所定期間だけオンする。時刻ｔ５～ｔ６の間は、リセットトランジスタＱ４がオンしているが、利得切替トランジスタＱ３がオフしているため、フォトダイオードＰＤで光電変換された電荷は、転送トランジスタＱ１を介して浮遊拡散層ＦＤに蓄積される。よって、浮遊拡散層ＦＤは、光電変換された電荷に応じた電位になり、時刻ｔ５～ｔ６の間に、光電変換された電荷に応じた画素信号（Ｄ相信号）が信号線Ｌ１に読み出される。
　一方、ＬＣＧ駆動モード時は、時刻ｔ３～ｔ７のタイミングがＨＣＧ駆動モード時と異なる。時刻ｔ４から所定期間だけリセットトランジスタＱ４がオンし、利得切替トランジスタＱ３は時刻ｔ４～ｔ６まで継続してオンする。これにより、時刻ｔ４～ｔ５のＰ相信号の読み出しはＨＣＧ駆動モード時と同様に行われるのに対して、その後のＤ相信号の読み出しの際には、フォトダイオードＰＤで光電変換された電荷が浮遊拡散層ＦＤと画素内容量Ｃ１に蓄積される。よって、ＦＤ容量が増えることから、浮遊拡散層ＦＤの電位変動が抑制され、増幅トランジスタＱ２による利得が低く抑えられる。
　図２の画素回路では、浮遊拡散層ＦＤと増幅トランジスタＱ２のゲートを接続する配線（以下、ＦＤ配線又は導電層）が利得切替トランジスタＱ３のゲートＦＤＧと容量カップリングを生じさせるおそれがある。
　図４は画素１０の回路部分のレイアウト図である。図示のように、フォトダイオードＰＤと浮遊拡散層ＦＤに跨がるように転送ゲートＴＲＧが配置されている。また、増幅トランジスタＱ２のゲートＡＭＰと浮遊拡散層ＦＤとに接続されるＦＤ配線２１は、利得切替トランジスタＱ３のゲートＦＤＧに近接して配置されており、容量カップリングが生じる。
　図５Ａ及び図５Ｂは画素１０の回路部分の模式的な断面図である。図５ＡはＦＤ配線２１と増幅トランジスタＱ２の近傍の断面構造を示し、図５ＢはＦＤ配線２１と利得切替トランジスタＱ３のゲートＦＤＧの近傍の断面構造を示している。
　図５Ａに示すように、浮遊拡散層ＦＤと増幅トランジスタＱ２の上方にＦＤ配線２１が配置され、ＦＤ配線２１は浮遊拡散層ＦＤと増幅トランジスタＱ２のゲートＡＭＰに、それぞれコンタクトを介して接続されている。ＦＤ配線２１の近傍には、他の配線層２２や導電部材が配置されており、これらとの間で容量カップリングが生じる。
　また、図５Ｂに示すように、ＦＤ配線２１に近接して利得切替トランジスタＱ３のゲートＦＤＧに繋がる配線層２５が配置されている場合、ＦＤ配線２１と配線層２５とが容量カップリングを生じさせる。また、ＦＤ配線２１の近傍には、図５Ａと同様に、他の配線層２２や導電部材が配置されており、これらとの間で容量カップリングが生じる。
　このように、図４のようなレイアウトの場合、ＦＤ配線２１の容量カップリングにより、浮遊拡散層ＦＤの全容量が増えて、変換利得が低下してしまう。また、浮遊拡散層ＦＤのリセット時にフィードスルーが大きくなり、電荷の転送不良を誘発してしまう。特に、ＨＣＧモード時は、浮遊拡散層ＦＤの全容量がもともと小さいため、ＦＤ容量における容量カップリングの占める割合が大きくなり、フィードスルーがより大きくなる。したがって、低ノイズ化と電荷転送の両立を図るためには、ＦＤ配線２１と利得切替トランジスタＱ３のゲート配線（ＦＤＧ配線）との間の容量カップリングを低減させるのが望ましい。
　図６はフィードスルーを説明する図であり、転送トランジスタＱ１、利得切替トランジスタＱ３、及びリセットトランジスタＱ４の電位関係を示している。図６の縦軸は電位であり、下方ほど電位が高いことを示している。図６では、転送トランジスタＱ１のゲートＴＲＧ、利得切替トランジスタＱ３のゲートＦＤＧ、リセットトランジスタＱ４のゲートＲＳＴの電位変化によるポテンシャル井戸の変化を示している。
　図６のＳＴ１は、浮遊拡散層ＦＤのリセット前の状態を示す。この状態では、利得切替トランジスタＱ３とリセットトランジスタＱ４はともにオフであり、転送トランジスタＱ１もオフである。
　ＳＴ２は浮遊拡散層ＦＤをリセットレベルにした状態である。この状態では、利得切替トランジスタＱ３とリセットトランジスタＱ４がともにオンするため、浮遊拡散層ＦＤの蓄積電荷は電源電圧ノードＶＤＤに排出される。
　ＳＴ３は利得切替トランジスタＱ３をオンのままで、リセットトランジスタＱ４をオフにした状態である。ＳＴ２とＳＴ３は浮遊拡散層ＦＤのリセット中の動作を示している。
　ＳＴ４は浮遊拡散層ＦＤのリセット動作が完了した状態である。この状態では、利得切替トランジスタＱ３とリセットトランジスタＱ４はともにオフする。この状態のとき、ＦＤ配線２１と利得切替トランジスタＱ３のゲート配線とが容量カップリングを起こしていると、浮遊拡散層ＦＤの蓄積電荷が容量カップリング分だけ増えて、浮遊拡散層ＦＤの電位は、以下の式（１）で表されるΔＶｎだけ低下する。
Figure JPOXMLDOC01-appb-M000001
　式（１）のＣFDはＦＤ配線２１の容量、ＣFDGはＦＤ配線２１と利得切替トランジスタＱ３のゲート配線との容量カップリング、ΔＶFDGは利得切替トランジスタＱ３のゲート電位の変化量である。
　ＳＴ５は電荷転送を開始する状態である。この状態では、転送トランジスタＱ１がオンし、フォトダイオードＰＤの蓄積電荷が浮遊拡散層ＦＤに転送されるが、ＳＴ４で浮遊拡散層ＦＤの蓄積電荷が容量カップリングの分だけ増えているため、浮遊拡散層ＦＤの蓄積電荷がフォトダイオードＰＤに逆流してしまう。これが上述したフィードスルーと呼ばれる現象である。
　ＳＴ６は電荷転送が終了する状態である。この状態では、転送トランジスタＱ１がオフする。ＳＴ５で浮遊拡散層ＦＤの蓄積電荷がフォトダイオードＰＤに逆流したため、フォトダイオードＰＤには浮遊拡散層ＦＤに転送しきれなかった電荷が残ってしまう。
　図６に示すように、ＦＤ配線２１が他の配線層や導電部材と容量カップリングを起こすと、ＦＤ容量が増えて、電荷－電圧変換効率が低下するとともに、浮遊拡散層ＦＤのリセット時にフィードスルーが大きくなる。以下では、ＦＤ配線２１の容量カップリングを減らす方策について説明する。
　（第１の実施形態）
　図７は第１の実施形態に係る画素１０の回路部分の平面レイアウト図、図８Ａは図７のＡ－Ｂ線断面図、図８Ｂは図７のＣ－Ｄ線断面図である。
　図７に示すように、浮遊拡散層ＦＤの近傍には、転送トランジスタＱ１の転送ゲートＴＲＧと、利得切替トランジスタＱ３のゲートＦＤＧと、リセットトランジスタＱ４のゲートＲＳＴとが配置されている。浮遊拡散層ＦＤから増幅トランジスタＱ２のゲートＡＭＰまでＦＤ配線２１が配置されている。増幅トランジスタＱ２の近傍には、選択トランジスタＱ５が配置されている。
　本実施形態は、ＦＤ配線２１の近傍に、ＦＤ配線２１と容量カップリングを生じさせるとともに利得切替トランジスタＱ３のソースに導通する新たな配線層（以下、Ｖｓ配線又は配線層）２４を設けている。図７の例では、Ｖｓ配線２４は、ＦＤ配線２１を取り囲むように引き回されているが、必ずしも図７と同様のレイアウト配置である必要はない。
　Ｖｓ配線２４は、図７に示すように、１箇所に設けられるコンタクト２０を介して、増幅トランジスタＱ２のソースと導通している。Ｖｓ配線２４は、このコンタクト２０以外には、どこにも電気的に接続されていない。すなわち、Ｖｓ配線２４は、１増幅トランジスタＱ２のソースに１箇所のみで接続されて、ＦＤ配線２１の周囲に引き回されている。
　図７のＡ－Ｂ線断面では、図８Ａに示すように、ＦＤ配線２１と利得切替トランジスタＱ３のゲートＦＤＧに繋がる配線層（以下、ＦＤＧ配線）２５との間に、Ｖｓ配線２４が配置されている。このため、従来は、ＦＤ配線２１とＦＤＧ配線２５との間に容量カップリングが生じていたのに対し、本実施形態では、ＦＤ配線２１とＶｓ配線２４との間に容量カップリングを生じさせるとともに、ＦＤＧ配線２５とＶｓ配線２４との間にも容量カップリングを生じさせる。図８Ａ及び図８Ｂにおいて、ＦＤ配線２１、Ｖｓ配線２４、及びＦＤＧ配線２５の周囲は絶縁層で覆われている。
　増幅トランジスタＱ２は、ソースフォロワ動作を行うため、ＦＤ配線２１の電位とＶｓ配線２４の電位は連動して変化し、ＦＤ配線２１とＶｓ配線２４との間の容量カップリングによる容量は、（１－Ｇst）倍される。ソースフォロワゲインＧst＝０．８程度であるため、ＦＤ配線２１とＶｓ配線２４との間の容量カップリングによる容量は、十分に小さくなる。
　ＦＤ配線２１とＦＤＧ配線２５との間にＶｓ配線２４を配置することで、実質的にＦＤ配線２１とＦＤＧ配線２５との間の容量カップリングを遮蔽することができ、浮遊拡散層ＦＤの容量（以下、ＦＤ容量）を低減でき、電荷－電圧変換効率を向上できる。また、本実施形態によれば、ＦＤ容量が低減することで、浮遊拡散層ＦＤのリセット時に浮遊拡散層ＦＤの電荷を電源電圧ノードＶＤＤに十分に排出でき、フィードスルーを低減できる。よって、変換利得の増大による低ノイズ化と転送不良の抑制を両立できる。
　図８Ａでは、Ｖｓ配線２４をＦＤ配線２１及びＦＤＧ配線２５と同じ配線層（例えばＭ１配線層）に配置しているが、Ｖｓ配線２４は、ＦＤ配線２１及びＦＤＧ配線２５とは異なる配線層に配置してもよい。Ｖｓ配線２４をＦＤ配線２１の近傍に配置し、かつＶｓ配線２４をＦＤＧ配線２５の近傍に配置するのであれば、Ｖｓ配線２４を設ける配線領域は問わない。
　図７のＣ－Ｄ線断面方向では、図８Ｂに示すように、選択トランジスタＱ５のゲートＳＥＬに繋がる配線層（以下、ＳＥＬ配線）２６と電源電圧ノードＶＤＤに繋がる配線層（ＶＤＤ配線）２７との間に、Ｖｓ配線２４が配置されている。図８Ｂの断面では、互いに分離した２つのＶｓ配線２４が配置されているが、実際には、図７に示すように、一続きのＶｓ配線２４である。以下では、図８Ｂの断面で分離された２つの配線部分を、第１Ｖｓ配線部２４ａ及び第２Ｖｓ配線部２４ｂと呼ぶ。
　仮に、Ｖｓ配線２４がないとすると、浮遊拡散層ＦＤと等電位である増幅トランジスタＱ２のゲートと電源電圧ノードＶＤＤに繋がる配線（ＶＤＤ配線２７）とが容量カップリングを生じさせ、かつ増幅トランジスタＱ２のゲートＡＭＰと選択トランジスタＱ５のゲートに繋がる配線（以下、ＳＥＬ配線２６）とが容量カップリングを生じさせる。
　図８Ｂに示すように、ＳＥＬ配線２６とＶＤＤ配線２７の間に、Ｖｓ配線２４を配置することで、第１Ｖｓ配線部２４ａとＳＥＬ配線２６との間に容量カップリングを生じさせ、かつ第１Ｖｓ配線部２４ａと増幅トランジスタＱ２のゲートＡＭＰとの間に容量カップリングを生じさせる。また、第１Ｖｓ配線部２４ａと増幅トランジスタＱ２のゲートＡＭＰとの間に容量カップリングを生じさせ、かつ第２Ｖｓ配線部２４ｂと増幅トランジスタＱ２のゲートＡＭＰとの間に容量カップリングを生じさせる。
　図８Ｂに示すように、第１Ｖｓ配線部２４ａ又は第２Ｖｓ配線部２４ｂと増幅トランジスタＱ２のゲートＡＭとの間の容量カップリングによる容量は、（１－Ｇsf）倍される。ソースフォロワゲインＧsf＝０．８程度であるため、上述した各容量カップリングは小さい値である。
　これにより、ＳＥＬ配線２６と増幅トランジスタＱ２のゲートＡＭＰとの容量カップリングと、ＶＤＤ配線２７と増幅トランジスタＱ２のゲートＡＭＰとの容量カップリングを遮蔽することができ、ＦＤ配線２１の容量を低減することができる。
　図８Ｂでは、Ｖｓ配線２４をＳＥＬ配線２６及びＶＤＤ配線２７と同じ配線層（例えばＭ１配線層）に配置しているが、Ｖｓ配線２４は、ＳＥＬ配線２６及びＶＤＤ配線２７とは異なる配線層に配置してもよい。ただし、Ｖｓ配線２４は、ＳＥＬ配線２６とＶＤＤ配線２７の近傍に配置する必要がある。
　なお、図８Ａと図８Ｂのように、Ｖｓ配線２４を配置することで、Ｖｓノードと浮遊拡散層ＦＤとの間に少なからず容量カップリングが生じる。したがって、ＦＤ配線２１とその他の配線との容量カップリングを遮蔽しつつ、ＦＤ容量の低減効果を最大化するには、Ｖｓ配線２４をデザインルールの許す範囲でできるだけ遮蔽対象の配線に近づけるのが望ましい。
　図９は図７の一変形例に係るレイアウト図、図１０は図９のＣ－Ｄ線断面図である。増幅おトランジスタのゲートの上方には、このゲート以外に接続される配線層などの導電部材２８が配置されることがありうる。この場合、増幅トランジスタＱ２のゲートと導電部材２８とが容量カップリングを生じさせ、ＦＤ容量が増大する要因になりうる。そこで、図１０に示すように、増幅トランジスタＱ２のゲートと、その上方の導電部材２８との間に、Ｖｓ配線２４を配置してもよい。この場合、Ｖｓ配線２４と増幅トランジスタＱ２のゲートとが容量カップリングを生じさせる一方で、増幅トランジスタＱ２のゲートと導電部材２８との容量カップリングを遮蔽することができ、ＦＤ容量を低減することができる。
　図９と図７を比較すればわかるように、図９では、Ｖｓ配線２４の一部を導電部材２８の位置に合わせてずらしている。図１０におけるＶｓ配線２４は、平面視したときに導電部材２８と重なるように配置するのが望ましい。
　図１０の例では、Ｖｓ配線２４をＳＥＬ配線２６及びＶＤＤ配線２７と同じ配線層（例えばＭ１配線層）に配置しているが、Ｖｓ配線２４をＳＥＬ配線２６及びＶＤＤ配線２７とは異なる配線層に配置してもよい。
　このように、第１の実施形態では、増幅トランジスタＱ２のソースに繋がるＶｓ配線２４を新たに設けて、Ｖｓ配線２４を引き回して、ＦＤ配線２１とＦＤＧ配線２５の間にＶｓ配線２４を配置するため、ＦＤ配線２１とＦＤＧ配線２５の間の容量カップリングを遮蔽することができ、ＦＤ容量を低減することができる。また、第１の実施形態では、増幅トランジスタＱ２のゲートＡＭＰとＶＤＤ配線２７との間にＶｓ配線２４を配置するとともに、増幅トランジスタＱ２のゲートＡＭＰとＳＥＬ配線２６の間にもＶｓ配線２４を配置する。これにより、ＦＤ容量をさらに低減することができる。このように、第１の実施形態では、Ｖｓ配線２４を引き回すことで、ＦＤ容量を低減でき、浮遊拡散層ＦＤのリセット時に浮遊拡散層ＦＤの電荷を電源電圧ノードＶＤＤに十分に排出できる。よってフィードスルーが低減し、変換利得の増大による低ノイズ化を図りつつ、転送不良も抑制できる。
　（第２の実施形態）
　第１の実施形態では、Ｖｓ配線２４をＦＤ配線２１やＦＤＧ配線２５と同じ配線層に配置する例を示したが、Ｖｓ配線２４をＦＤ配線２１とは異なる高さの配線層領域に配置し、ＦＤ配線２１をシールドすることも可能である。
　図１１は第２の実施形態に係る画素１０の回路部分のレイアウト図、図１２は図１１のＡ－Ｂ線断面図である。図１１及び図１２に示すように、ＦＤ配線２１の上方にＶｓ配線２４が配置されている。Ｖｓ配線２４がないとすると、ＦＤ配線２１はＦＤＧ配線２５との間で容量カップリングを生じさせる。これに対して、図１２に示すように、ＦＤ配線２１の上方にＶｓ配線２４を配置することで、ＦＤ配線２１とＶｓ配線２４とが容量カップリングを生じさせ、ＦＤ配線２１とＦＤＧ配線２５との間の容量カップリングを遮蔽することができる。
　ＦＤ配線２１の上方にＶｓ配線２４を配置しただけでは、Ｖｓ配線２４はＦＤＧ配線２５と容量カップリングを生じさせないおそれがある。そこで、図１２に示すように、ＦＤＧ配線２５を二層構造にして、上の配線層２５ａをＶｓ配線２４と同じ配線領域（例えばＭ２配線層）に設けることで、この配線層２５ａとＶｓ配線２４とが容量カップリングを生じさせるようにすることができ、ＦＤ配線２１とＦＤＧ配線２５との容量カップリングをより遮蔽することができる。
　ＦＤ配線２１の上方にＶｓ配線２４を配置することで、さらにその上方に配置される導電部材とＦＤ配線２１との容量カップリングを遮蔽することができる。
　図１１では、ＦＤ配線２１とＦＤＧ配線２５をＭ１配線層に配置して、Ｖｓ配線２４をＭ２配線層に配置しているが、ＭＤ配線層とＦＤＧ配線２５を設ける場所と、Ｖｓ配線２４を設ける場所は、必ずしもＭ１配線層とＭ２配線層に限られない。
　このように、第２の実施形態では、ＦＤ配線２１と同じ配線層にＶｓ配線２４を配置する代わりに、ＦＤ配線２１の上方にＶｓ配線２４を配置することで、実質的にＦＤ配線２１をシールドすることができ、ＦＤ配線２１とＦＤＧ配線２５との容量カップリングを遮蔽する効果が得られる。
　（第３の実施形態）
　第１及び第２の実施形態では、ＦＤ配線２１がＭ１配線層に配置されている例を示したが、ＦＤ配線２１は、Ｍ１配線層よりも半導体基板３０に近い位置に配置される場合もありうる。本明細書では、Ｍ１配線層よりも半導体基板３０に近い位置の配線層を便宜上、ローカル配線層ＬＷと呼ぶ。
　半導体基板３０には、フォトダイオードＰＤや浮遊拡散層ＦＤが配置されている。画素１０の回路は半導体基板３０の表（おもて）面側に配置されている。本実施形態では、半導体基板３０の表面に近い位置にローカル配線層ＬＷを設けるものである。
　ローカル配線層ＬＷにＦＤ配線２１を配置すると、その他の配線層との距離が広がるため、容量カップリングが小さくなる。その一方で、ＦＤ配線２１の近傍に位置するトランジスタのゲートとの距離が近づくため、このトランジスタとの容量カップリングが顕著に大きくなる。
　また、ローカル配線層ＬＷは、半導体基板３０に近い位置に配置されるため、対地容量が無視できなくなる。そこで、第３の実施形態では、ＦＤ配線２１の近傍のローカル配線層ＬＷ内に、Ｖｓ配線２４を設けて、ＦＤ配線２１と容量カップリングを生じさせる。
　図１３は第３の実施形態に係る画素１０の回路部分のレイアウト図、図１４は図１３のＡ－Ｂ線断面図である。第３の実施形態に係るＶｓ配線２４は、図１３に示すように、平面レイアウトでは図７のＶｓ配線２４とほぼ同じである。ただし、第３の実施形態に係るＶｓ配線２４は、図１４に示すように、Ｍ１配線層よりも半導体基板３０に近いローカル配線層ＬＷに配置されている。ローカル配線層ＬＷには、ＦＤ配線２１も配置されている。Ｖｓ配線２４は、ＦＤ配線２１と利得切替トランジスタＱ３のゲートとの間に配置されている。このため、ＦＤ配線２１とＶｓ配線２４は容量カップリングを生じさせるとともに、Ｖｓ配線２４とＦＤＧ配線２５は容量カップリングを生じさせる。これにより、ＦＤ配線２１と利得切替トランジスタＱ３のゲートとの間の容量カップリングを遮蔽することができる。
　Ｖｓ配線２４は、ＦＤ配線２１にできるだけ近づけて配置するのが望ましい。Ｖｓ配線２４をＦＤ配線２１に近づけることにより、Ｖｓ配線２４とＦＤ配線２１とは確実に容量カップリングを生じさせる。また、Ｖｓ配線２４は、利得切替トランジスタＱ３のゲートとＦＤＧ配線２５にできるだけ近づけて配置するのが望ましい。Ｖｓ配線２４を利得切替トランジスタＱ３のゲートとＦＤＧ配線２５に近づけることで、Ｖｓ配線２４は利得切替トランジスタＱ３のゲート及びＦＤＧ配線２５と確実に容量カップリングを生じさせることになる。
　図１５は図１３の一変形例に係るレイアウト図、図１６は図１５のＡ－Ｂ線断面図である。一変形例では、図１６に示すように、Ｖｓ配線２４をローカル配線層ＬＷに設ける点では図１４と共通するが、ＦＤ配線２１がＭ１配線層に配置されている点で図１４と異なる。図１６の場合も、Ｖｓ配線２４はＦＤ配線２１と容量カップリングを生じさせるとともに、Ｖｓ配線２４は利得切替トランジスタＱ３のゲートと容量カップリングを生じさせ、かつＶｓ配線２４はＦＤＧゲートと容量カップリングを生じさせる。
　画素１０の回路を構成する配線層は、Ｍ１配線層やＭ２配線層などの既存の配線層に形成される。これに対して、新たに設けるＶｓ配線２４だけをローカル配線層ＬＷに形成することで、既存の画素１０の回路のレイアウト配置に影響を与えずにＶｓ配線２４を形成して、ＦＤ容量を低減できる。
　なお、図１５のさらなる変形例として、ＦＤ配線２１をローカル配線層ＬＷに配置し、Ｖｓ配線２４をＭ１配線層に配置してもよい。この場合でも、Ｖｓ配線２４とＦＤ配線２１が容量カップリングを生じさせることから、ＦＤ容量を低減できる。
　このように、第３の実施形態では、Ｍ１配線層やＭ２配線層などの既存の配線層よりも半導体基板３０に近い位置に設けられるローカル配線層ＬＷにＶｓ配線２４やＦＤ配線２１を設けることでも、ＦＤ配線２１とＶｓ配線２４に容量カップリングを生じさせることができ、ＦＤ容量を低減できる。また、ＦＤ容量が小さくなることで、浮遊拡散層ＦＤのリセット時に浮遊拡散層ＦＤの電荷を電源電圧ノードＶＤＤに十分に排出でき、フィードスルーを低減できる。
　（第４の実施形態）
　上述した第１～第３の実施形態では、画素１０内に利得切替トランジスタＱ３を備える例を説明したが、画素１０内に利得切替トランジスタＱ３が存在しない場合には、ＦＤ配線２１とリセットトランジスタＱ４のゲートに繋がる配線（以下、ＲＳＴ配線）との間に容量カップリングが生じうる。この場合、ＦＤ配線２１とＲＳＴ配線との間に、上述したＶｓ配線２４を配置することで、ＦＤ配線２１とＶｓ配線２４との間に容量カップリングが生じ、かつＲＳＴ配線とＶｓ配線２４との間にも容量カップリングが生じる。これにより、ＦＤ配線２１とＶｓ配線２４との間の容量カップリングを遮蔽することができ、ＦＤ容量を低減できる。また、ＦＤ容量を低減することで、浮遊拡散層ＦＤのリセット時に浮遊拡散層ＦＤの電荷を電源電圧ノードＶＤＤに排出することができ、フィードスルーを小さくできる。
　（第５の実施形態）
　第５の実施形態に係る固体撮像装置は、グローバルシャッタ方式を採用する点に特徴がある。グローバルシャッタ方式では、画素アレイ部２内の全画素が同タイミングで露光を行ってＰ相信号レベルとＤ相信号レベルを画素１０内に記憶し、記憶されたＰ相信号レベルとＤ相信号レベルの差分のデジタル信号を順に出力する。グローバルシャッタ方式を採用することで、露光タイミングのずれによる撮像画像の歪みが生じなくなる。
　図１７は本開示の第５の実施の形態における画素１０の一構成例を示す回路図である。図１７の回路では、図２と機能が共通する回路素子には同一符号を付している。図１７の画素１０は、前段回路１１と、容量素子Ｃ１１及びＣ１２と、選択回路１２と、後段リセットトランジスタＱ４ｂと、後段回路１３とを備える。
　前段回路１１は、光電変換素子ＰＤ、転送トランジスタＱ１、浮遊拡散層ＦＤと、リセットトランジスタＱ４ａ、前段増幅トランジスタＱ２及び電流源１４を備える。
　光電変換素子ＰＤは、光電変換により電荷を生成するものである。転送トランジスタＱ１は、垂直駆動回路３からの転送信号ＴＲＧに従って、光電変換素子ＰＤから浮遊拡散層ＦＤへ電荷を転送する。
　リセットトランジスタＱ４ａは、垂直駆動回路３からのＦＤリセット信号ＲＳＴａに従って、浮遊拡散層ＦＤから電荷を引き抜いて初期化する。浮遊拡散層ＦＤは、電荷を蓄積し、電荷量に応じた電圧を生成する。前段増幅トランジスタＱ２は、浮遊拡散層ＦＤの電圧のレベルを増幅して前段ノードｎ１に出力する。
　リセットトランジスタＱ４ａのドレイン及び前段増幅トランジスタＱ２のドレインは、電源電圧ＶＤＤに接続される。電流源１４は、前段増幅トランジスタＱ２のソースに接続される。この電流源１４は、垂直駆動回路３の制御に従って電流ｉｄ１を供給する。
　容量素子Ｃ１１及びＣ１２のそれぞれの一端は、前段ノードｎ１に共通に接続され、それぞれの他端は、選択回路１２に接続される。選択回路１２は、選択トランジスタＱ５ａ及び選択トランジスタＱ５ｂを備える。選択トランジスタＱ５ａは、垂直駆動回路３からの選択信号Φｒに従って、容量素子Ｃ１１と後段ノードｎ２との間の経路を開閉する。選択トランジスタＱ５ｂは、垂直駆動回路３からの選択信号Φｓに従って、容量素子Ｃ１２と後段ノードｎ２との間の経路を開閉する。
　後段リセットトランジスタＱ４ｂは、垂直駆動回路３からの後段リセット信号ＲＳＴｂに従って、後段ノードｎ２のレベルを所定の電位Ｖｒｅｇに初期化する。電位Ｖｒｅｇには、電源電位ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路１３は、後段増幅トランジスタＱ２ｂ及び後段選択トランジスタＱ５ｃを備える。後段増幅トランジスタＱ２ｂは、後段ノードｎ２のレベルを増幅する後段選択トランジスタＱ５ｃは、垂直駆動回路３からの後段選択信号ＳＥＬｂに従って、後段増幅トランジスタＱ２ｂにより増幅されたレベルの信号を画素信号として垂直信号線Ｌ１に出力するなお、後段増幅トランジスタは、特許請求の範囲に記載の第２の増幅トランジスタの一例である。
　図１７の画素１０内の各トランジスタの導電型は問わないが、本明細書では、画素１０内の各トランジスタがＮＭＯＳトランジスタである例を説明する。
　垂直駆動回路３は、露光開始時に全画素へハイレベルのＦＤリセット信号ＲＳＴａ及び転送信号ＴＲＧを供給する。これにより、光電変換素子ＰＤが初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直駆動回路３は、露光終了の直前に、全画素について後段リセット信号ＲＳＴｂ及び選択信号Φｒをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ＲＳＴａを供給する。これにより、浮遊拡散層ＦＤが初期化され、そのときの浮遊拡散層ＦＤのレベルに応じたレベルが容量素子Ｃ１１に保持される。この制御を以下、「ＦＤリセット」と称する。
　ＦＤリセットの際の浮遊拡散層ＦＤのレベルと、そのレベルに対応するレベル（容量素子Ｃ１１の保持レベルや、垂直信号線Ｌ１のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直駆動回路３は、露光終了時に、全画素について後段リセット信号ＲＳＴｂ及び選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ＴＲＧを供給する。これにより、露光量に応じた信号電荷が浮遊拡散層ＦＤへ転送され、そのときの浮遊拡散層ＦＤのレベルに応じたレベルが容量素子Ｃ１２に保持される。
　信号電荷の転送の際の浮遊拡散層ＦＤのレベルと、そのレベルに対応するレベル（容量素子Ｃ１２の保持レベルや、垂直信号線Ｌ１のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。
　このように、図１７の画素１０は、全画素について同時に露光を開始し、同時に終了するグローバルシャッタ方式を採用する。この露光制御により、全画素の前段回路１１は、リセットレベル及び信号レベルを順に生成する。リセットレベルは、容量素子Ｃ１１に保持され、信号レベルは、容量素子Ｃ１２に保持される。
　露光終了後に垂直駆動回路３は、行を順に選択して、その行のリセットレベル及び信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直駆動回路３は、選択した行のＦＤリセット信号ＲＳＴａ及び後段選択信号ＳＥＬｂをハイレベルにしつつ、ハイレベルの選択信号Φｒを所定期間に亘って供給する。これにより、容量素子Ｃ１１が後段ノードｎ２に接続され、リセットレベルが読み出される。
　リセットレベルの読出し後に垂直駆動回路３は、選択した行のＦＤリセット信号ＲＳＴａ及び後段選択信号ＳＥＬｂをハイレベルにしたままで、ハイレベルの後段リセット信号ＲＳＴｂをパルス期間に亘って供給する。これにより、後段ノードｎ２のレベルが初期化される。このとき、選択トランジスタＱ５ａ及び選択トランジスタＱ５ｂは両方とも開状態であり、容量素子Ｃ１１及びＣ１２は、後段ノードｎ２から切り離される。
　後段ノードｎ２の初期化後に、垂直駆動回路３は、選択した行のＦＤリセット信号ＲＳＴａ及び後段選択信号ＳＥＬｂをハイレベルにしたままで、ハイレベルの選択信号Φｓを所定期間に亘って供給する。これにより、容量素子Ｃ１２が後段ノードｎ２に接続され、信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路１２は、容量素子Ｃ１１を後段ノードｎ２に接続する制御と、容量素子Ｃ１１及びＣ１２を後段ノードｎ２から切り離す制御と、容量素子Ｃ１２を後段ノードｎ２に接続する制御とを順に行う。また、容量素子Ｃ１１及びＣ１２が後段ノードｎ２から切り離されたときに、選択された行の後段リセットトランジスタＱ４ｂは後段ノードｎ２のレベルを初期化する。また、選択された行の後段回路１３は、後段ノードｎ２を介してリセットレベル及び信号レベルを容量素子Ｃ１１及びＣ１２から順に読み出して垂直信号線Ｌ１へ出力する。
　図１７の画素１０においても、図７、図８Ａ及び図８Ｂと同様に、前段増幅トランジスタＱ２ａのソースに繋がるＶｓ配線２４が、浮遊拡散層ＦＤと前段増幅トランジスタＱ２ａのゲートに繋がるＦＤ配線２１を取り囲むように配置され、ＦＤ配線２１とリセットトランジスタＱ４ａのゲート配線の間にＶｓ配線２４が配置されている。これにより、ＦＤ配線２１とＦＤＧ配線２５の間の容量カップリングを遮蔽することができ、ＦＤ容量を低減することができる。なお、図１７の画素１０には、利得切替トランジスタが設けられていないが、利得切替トランジスタを設けてもよい。利得切替トランジスタを設けた場合には、利得切替トランジスタのゲート配線とＦＤ配線２１の間にＶｓ配線２４を配置することで、ＦＤ容量を低減することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）入射光を光電変換して電荷を蓄積する光電変換部と、
　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
　前記浮遊拡散層に導通する導電層と、
　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を備える、固体撮像装置。
　（２）前記配線層の電位と前記導電層の電位とは連動して変動する、（１）に記載の固体撮像装置。
　（３）前記配線層と前記導電層とは、絶縁層を介して同一の層に配置される、（１）又は（２）に記載の固体撮像装置。
　（４）前記配線層は、前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、（１）又は（２）に記載の固体撮像装置。
　（５）前記配線層と前記第２トランジスタのソースとを接続する、積層方向に延びるコンタクトを備え、
　前記配線層は、前記コンタクト以外の導電部材とは距離を隔てて配置される、（１）乃至（４）のいずれか一項に記載の固体撮像装置。
　（６）前記配線層は、前記導電層の少なくとも一部を取り囲むように配置される、（１）乃至（５）のいずれか一項に記載の固体撮像装置。
　（７）前記導電層は、前記浮遊拡散層に接続される第１端部と、前記第２トランジスタのゲートに接続される第２端部とを有する、（１）乃至（６）のいずれか一項に記載の固体撮像装置。
　（８）電荷電圧変換利得を切り替えるか、又は前記浮遊拡散層の電荷を初期化する第３トランジスタを備え、
　前記配線層の少なくとも一部は、前記第３トランジスタのゲートと前記導電層との間に配置される、（１）乃至（７）のいずれか一項に記載の固体撮像装置。
　（９）前記配線層と、前記第３トランジスタのゲートに繋がるゲート配線層と、前記導電層とは、それぞれ絶縁層を介して同一の層に配置される、（８）に記載の固体撮像装置。
　（１０）前記配線層と前記導電層とは、絶縁層を介して積層方向に互いに異なる層に配置され、
　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して同一の層に配置される、（８）に記載の固体撮像装置。
　（１１）前記配線層と前記導電層とは、絶縁層を介して同一の層に配置され、
　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して積層方向に互いに異なる層に配置される、（８）に記載の固体撮像装置。
　（１２）前記第３トランジスタのゲートが配置される層は、前記配線層及び前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、（１１）に記載の固体撮像装置。
　（１３）前記配線層と前記導電層とは、前記第３トランジスタのゲート配線層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、（１１）に記載の固体撮像装置。
　（１４）前記導電層と前記第３トランジスタのゲート配線層とは、絶縁層を介して同一の層に配置され、
　前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とは異なる層に配置される、（８）に記載の固体撮像装置。
　（１５）前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とよりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、（１４）に記載の固体撮像装置。
　（１６）前記配線層及び前記第２トランジスタのゲートとは積層方向に異なる層に配置される導電部材を備え、
　前記配線層は、前記第２トランジスタのゲートと前記導電部材との間の層に配置される、（１）乃至（１５）のいずれか一項に記載の固体撮像装置。
　（１７）第１及び第２の容量素子と、
　所定のリセットレベルと露光量に応じた信号レベルとを順に生成して前記第１及び第２の容量素子のそれぞれに保持させる前段回路と、
　前記第１及び第２の容量素子の一方を所定の後段ノードに接続する制御と前記第１及び第２の容量素子の両方を前記後段ノードから切り離す制御と前記第１及び第２の容量素子の他方を前記後段ノードに接続する制御とを順に行う選択回路と、
　前記第１及び第２の容量素子の両方が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
　前記後段ノードを介して前記リセットレベル及び前記信号レベルを前記第１及び第２の容量素子から順に読み出して出力する後段回路とを備え、
　前記前段回路は、前記光電変換部、前記第１トランジスタ、前記浮遊拡散層、前記第２トランジスタ、前記導電層、及び前記配線層を有する、（１）乃至（１６）のいずれか一項に記載の固体撮像装置。
　（１８）画素エリア内に入射した光を光電変換した画素信号を出力する固体撮像装置と、
　前記画素信号に基づいて信号処理を行う信号処理部と、を備え、
　前記固体撮像装置は、
　入射光を光電変換して電荷を蓄積する光電変換部と、
　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
　前記浮遊拡散層に導通する導電層と、
　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を有する、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１　固体撮像装置、２　画素アレイ部、３　垂直駆動回路、４　カラム信号処理回路、５　水平駆動回路、６　出力回路、７　制御回路、１０　画素、１１　前段回路、１２　選択回路、１３　後段回路、１４　電流源、２０　コンタクト、２１　ＦＤ配線、２１　導電層、２２　配線層、２４　Ｖｓ配線、２４ａ　第１Ｖｓ配線部、２４ｂ　第２Ｖｓ配線部、２５　ＦＤＧ配線、２６　ＳＥＬ配線、２７　ＶＤＤ配線、２８　導電部材、３０　半導体基板

Claims (18)

  1. 　入射光を光電変換して電荷を蓄積する光電変換部と、
    　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
    　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
    　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
    　前記浮遊拡散層に導通する導電層と、
    　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を備える、固体撮像装置。
  2. 　前記配線層の電位と前記導電層の電位とは連動して変動する、請求項１に記載の固体撮像装置。
  3. 　前記配線層と前記導電層とは、絶縁層を介して同一の層に配置される、請求項１に記載の固体撮像装置。
  4. 　前記配線層は、前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、請求項１に記載の固体撮像装置。
  5. 　前記配線層と前記第２トランジスタのソースとを接続する、積層方向に延びるコンタクトを備え、
    　前記配線層は、前記コンタクト以外の導電部材とは距離を隔てて配置される、請求項１に記載の固体撮像装置。
  6. 　前記配線層は、前記導電層の少なくとも一部を取り囲むように配置される、請求項１に記載の固体撮像装置。
  7. 　前記導電層は、前記浮遊拡散層に接続される第１端部と、前記第２トランジスタのゲートに接続される第２端部とを有する、請求項１に記載の固体撮像装置。
  8. 　電荷電圧変換利得を切り替えるか、又は前記浮遊拡散層の電荷を初期化する第３トランジスタを備え、
    　前記配線層の少なくとも一部は、前記第３トランジスタのゲートと前記導電層との間に配置される、請求項１に記載の固体撮像装置。
  9. 　前記配線層と、前記第３トランジスタのゲートに繋がるゲート配線層と、前記導電層とは、それぞれ絶縁層を介して同一の層に配置される、請求項８に記載の固体撮像装置。
  10. 　前記配線層と前記導電層とは、絶縁層を介して積層方向に互いに異なる層に配置され、
    　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して同一の層に配置される、請求項８に記載の固体撮像装置。
  11. 　前記配線層と前記導電層とは、絶縁層を介して同一の層に配置され、
    　前記配線層と前記第３トランジスタのゲートに繋がるゲート配線層とは、絶縁層を介して積層方向に互いに異なる層に配置される、請求項８に記載の固体撮像装置。
  12. 　前記第３トランジスタのゲートが配置される層は、前記配線層及び前記導電層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、請求項１１に記載の固体撮像装置。
  13. 　前記配線層と前記導電層とは、前記第３トランジスタのゲート配線層よりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、請求項１１に記載の固体撮像装置。
  14. 　前記導電層と前記第３トランジスタのゲート配線層とは、絶縁層を介して同一の層に配置され、
    　前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とは異なる層に配置される、請求項８に記載の固体撮像装置。
  15. 　前記配線層は、前記導電層と前記第３トランジスタのゲート配線層とよりも、前記光電変換部及び前記浮遊拡散層が配置される基板に近い層に配置される、請求項１４に記載の固体撮像装置。
  16. 　前記配線層及び前記第２トランジスタのゲートとは積層方向に異なる層に配置される導電部材を備え、
    　前記配線層は、前記第２トランジスタのゲートと前記導電部材との間の層に配置される、請求項１に記載の固体撮像装置。
  17. 　第１及び第２の容量素子と、
    　所定のリセットレベルと露光量に応じた信号レベルとを順に生成して前記第１及び第２の容量素子のそれぞれに保持させる前段回路と、
    　前記第１及び第２の容量素子の一方を所定の後段ノードに接続する制御と前記第１及び第２の容量素子の両方を前記後段ノードから切り離す制御と前記第１及び第２の容量素子の他方を前記後段ノードに接続する制御とを順に行う選択回路と、
    　前記第１及び第２の容量素子の両方が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
    　前記後段ノードを介して前記リセットレベル及び前記信号レベルを前記第１及び第２の容量素子から順に読み出して出力する後段回路とを備え、
    　前記前段回路は、前記光電変換部、前記第１トランジスタ、前記浮遊拡散層、前記第２トランジスタ、前記導電層、及び前記配線層を有する、請求項１に記載の固体撮像装置。
  18. 　画素エリア内に入射した光を光電変換した画素信号を出力する固体撮像装置と、
    　前記画素信号に基づいて信号処理を行う信号処理部と、を備え、
    　前記固体撮像装置は、
    　入射光を光電変換して電荷を蓄積する光電変換部と、
    　前記光電変換部に蓄積された電荷を転送する第１トランジスタと、
    　前記第１トランジスタで転送された電荷を保持する浮遊拡散層と、
    　前記浮遊拡散層に保持された電荷を増幅する第２トランジスタと、
    　前記浮遊拡散層に導通する導電層と、
    　前記導電層と容量カップリングを生じさせるとともに、前記第２トランジスタのソースに導通する配線層と、を有する、電子機器。
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