WO2023007650A1 - 半導体装置、電力変換装置および半導体装置の製造方法 - Google Patents

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    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly to a semiconductor device having a surface protective film.
  • Patent Document 1 describes a semi-insulating film provided on the outer end of a p-type guard ring with an insulating film interposed therebetween, and A semiconductor device having a structure with connected surface electrodes is disclosed. With this structure, the potential gradient in the termination region of the semiconductor device is kept constant, and the electric field is more effectively relaxed.
  • the surface electrodes of the semiconductor device are sometimes covered with polyimide as a surface protective film or sealed with a sealing material such as gel, except for the area where wire bonding is performed.
  • Surface protective films such as polyimide and sealing materials such as gels tend to absorb moisture under high humidity. This moisture may adversely affect the surface electrodes. Specifically, the surface electrode may dissolve in moisture, or the surface electrode may react with moisture to deposit an insulator. In such a case, peeling easily occurs at the interface between the surface electrode and the surface protective film or sealing gel. Cavities on the periphery of the surface electrode, which are generated by peeling of the surface protective film or sealing gel, may act as leak paths and impair the insulation reliability of the semiconductor device. Moreover, regardless of the presence or absence of a surface protective film, when an insulator is deposited on the surface electrode, stress is applied to materials other than the surface electrode, which may impair the insulation reliability of the semiconductor device.
  • the present disclosure has been made to solve the above problems, and aims to provide a semiconductor device with high insulation reliability.
  • a semiconductor device includes a semiconductor layer of a first conductivity type, a field insulating film formed on the surface of the semiconductor layer, and formed on the surface of the semiconductor layer inside the field insulating film, a surface electrode extending over an inner peripheral edge of the field insulating film; an outer peripheral electrode formed on a surface of the semiconductor layer outside the field insulating film and extending over an outer peripheral edge of the field insulating film; and the semiconductor layer.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to prevent an insulator from depositing on the surface electrode. Thereby, it can contribute to the improvement of the insulation reliability of the semiconductor device.
  • FIG. 1 is a partial cross-sectional view showing the configuration of a semiconductor device according to a first embodiment
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to Embodiment 1
  • FIG. 10 is a partial cross-sectional view showing the configuration of a semiconductor device according to Modification 1 of Embodiment 1
  • FIG. 12 is a partial cross-sectional view showing the configuration of a semiconductor device according to Modification 2 of Embodiment 1
  • FIG. 11 is a partial cross-sectional view showing the configuration of a semiconductor device according to Modification 3 of Embodiment 1
  • FIG. 11 is a partial cross-sectional view showing the configuration of a semiconductor device according to Modification 3 of Embodiment 1; 4 is a partial cross-sectional view showing a manufacturing process of the semiconductor device according to Embodiment 1; FIG. 4 is a partial cross-sectional view showing a manufacturing process of the semiconductor device according to Embodiment 1; FIG. 4 is a partial cross-sectional view showing a manufacturing process of the semiconductor device according to Embodiment 1; FIG. 4 is a partial cross-sectional view showing a manufacturing process of the semiconductor device according to Embodiment 1; FIG. FIG. 11 is a partial cross-sectional view showing the configuration of a semiconductor device according to a second embodiment; FIG.
  • FIG. 10 is a plan view showing the configuration of a semiconductor device according to a second embodiment
  • FIG. 11 is a partial cross-sectional view showing the configuration of a unit cell of a semiconductor device according to a second embodiment
  • FIG. 11 is a plan view showing the configuration of a semiconductor device according to Modification 1 of Embodiment 2
  • FIG. 12 is a partial cross-sectional view showing the configuration of a semiconductor device according to Modification 2 of Embodiment 2
  • FIG. 11 is a plan view showing the configuration of a semiconductor device according to Modification 2 of Embodiment 2
  • FIG. 9 is a block diagram showing the configuration of a power conversion system to which a power conversion device according to Embodiment 3 is applied;
  • the "active region” of the semiconductor device is the region through which the main current flows when the semiconductor device is in the ON state
  • the "termination region” of the semiconductor device is the region surrounding the active region.
  • the “outside” of the semiconductor device means the direction from the central portion to the outer peripheral portion of the semiconductor device
  • the “inside” of the semiconductor device means the direction opposite to the "outside”.
  • the conductivity type of the impurity the description will be made by assuming that the “first conductivity type” is n-type and the “second conductivity type” is p-type.
  • the “second conductivity type” may be n-type.
  • MOS Metal-Oxide-Semiconductor
  • MOS transistors materials for gate insulating films and gate electrodes have been improved from the viewpoint of recent integration and improvements in manufacturing processes.
  • MOS transistors polycrystalline silicon has been adopted as the material of the gate electrode instead of metal, mainly from the viewpoint of forming the source/drain in a self-aligned manner.
  • a material with a high dielectric constant is used for the gate insulating film, but the material is not necessarily limited to oxide.
  • MOS is not necessarily limited to the stacked structure of metal-oxide-semiconductor, and the same applies in this specification.
  • MOS is defined not only as an abbreviation for Metal-Oxide-Semiconductor, but also broadly including a laminated structure of conductor-insulator-semiconductor.
  • FIG. 1 is a partial cross-sectional view of a Schottky barrier diode (SBD) 100, which is a semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a plan view of the SBD 100, and FIG. 1 corresponds to a cross-sectional view taken along line AA in FIG.
  • the left part of FIG. 1 is the active region through which the main current flows when the SBD 100 is on, and the right part of FIG.
  • the region corresponding to the active region will be referred to as “inner region RI”
  • the region corresponding to the termination region will be referred to as "outer region RO”.
  • the SBD 100 is formed using an epitaxial substrate 30 composed of a single crystal substrate 31 and an epitaxial layer 32 formed thereon.
  • Single crystal substrate 31 is a semiconductor substrate made of n-type (first conductivity type) silicon carbide (SiC), and epitaxial layer 32 is a semiconductor layer made of SiC epitaxially grown on single crystal substrate 31 . That is, the SBD 100 is a SiC-SBD.
  • an epitaxial substrate 30 having a 4H polytype is used.
  • the upper side of the epitaxial substrate 30 in FIG. 1 is defined as the "front side”, and the lower side is defined as the “back side”. ”.
  • the back surface S1 of the epitaxial substrate 30 is also the main surface of the single crystal substrate 31, this is sometimes referred to as "the front surface S2 of the single crystal substrate 31".
  • the surface S2 of the epitaxial substrate 30 is also the main surface of the epitaxial layer 32, this is sometimes referred to as "the surface S2 of the epitaxial layer 32".
  • a p-type (second conductivity type) termination well region 2 is selectively formed in the surface layer portion on the front side of the epitaxial layer 32 in the termination region.
  • the termination well region 2 is a frame-shaped (ring-shaped) region surrounding the active region in plan view, and functions as a so-called guard ring. Further, as shown in FIG. 1, the inner end (also referred to as the “inner peripheral end”) of the termination well region 2 is defined as the boundary between the inner region RI, which is the active region, and the outer region RO, which is the termination region. be done.
  • the n-type region of the epitaxial layer 32 excluding the termination well region 2 is the drift layer 1 through which current flows due to drift.
  • the impurity concentration of drift layer 1 is lower than that of single crystal substrate 31 . Therefore, single crystal substrate 31 has a lower resistivity than drift layer 1 .
  • the impurity concentration of the drift layer 1 is set to 1 ⁇ 10 14 /cm 3 or more and 1 ⁇ 10 17 /cm 3 or less.
  • the termination well region 2 may include multiple regions with different impurity concentrations. Also, the number of termination well regions 2 is not limited to one. For example, a plurality of termination well regions 2 spaced apart from each other and arranged in a nested manner may be provided in outer region RO. In other words, the terminal well region 2 may be divided into a plurality of parts.
  • a field insulating film 3 , a surface electrode 4 , a peripheral electrode 5 , a moisture-resistant insulating film 7 , a semi-insulating film 8 and a surface protective film 10 are provided on the surface S 2 of the epitaxial substrate 30 .
  • a back surface electrode 11 is provided on the back surface S ⁇ b>1 of the epitaxial substrate 30 . Note that the plan view of FIG. 2 shows only the epitaxial substrate 30 and the surface electrode 4, and the illustration of other elements is omitted.
  • the field insulating film 3 partially covers the termination well region 2 and extends to the outside of the termination well region 2 beyond the outer edge of the termination well region 2 (also referred to as the "peripheral edge"). However, field insulating film 3 does not reach the outer peripheral edge of epitaxial substrate 30 , and surface S ⁇ b>2 of epitaxial substrate 30 is exposed outside field insulating film 3 . In the central portion of field insulating film 3, an opening is formed to expose surface S2 of the active region of epitaxial substrate 30. As shown in FIG.
  • the surface electrode 4 is formed across the inner region RI and the outer region RO, and is connected to at least part of the surface S2 of the epitaxial substrate 30.
  • the surface electrode 4 is provided over the entire inner region RI and is connected to the termination well region 2 in the outer region RO.
  • the terminal well region 2 is connected to the outer peripheral portion of the surface electrode 4 and extends beyond the outer peripheral edge of the surface electrode 4 . Further, the outer peripheral edge of the surface electrode 4 rides on the inner peripheral edge of the field insulating film 3 .
  • the material of the surface electrode 4 may be any metal that forms a Schottky junction with the drift layer 1, which is an n-type SiC semiconductor. Gold), W (tungsten), or the like can be used. Further, the surface electrode 4 is formed by laminating a metal such as Al (aluminum), Cu (copper), Mo or Ni, or an Al alloy such as Al—Si on any of the above materials. It may have a laminated structure.
  • the peripheral electrode 5 is provided outside the termination well region 2 and spaced apart from the termination well region 2 and is connected to at least part of the surface S2 of the outer region RO of the epitaxial substrate 30 .
  • the inner peripheral edge of the outer peripheral electrode 5 rides on the outer peripheral edge of the field insulating film 3 .
  • the material of the peripheral electrode 5 may be any metal of Ti (titanium), Mo (molybdenum), Ni (nickel), Au (gold), W (tungsten), Al (aluminum), Cu (copper), or Al- Al alloys such as Si can be used. Further, the peripheral electrode 5 may have a laminated structure made of two or more of these materials.
  • the moisture-resistant insulating film 7 is provided on at least part of the field insulating film 3 in the outer region RO.
  • the inner peripheral end of the moisture-resistant insulating film 7 runs over the outer peripheral end of the surface electrode 4
  • the outer peripheral end of the moisture-resistant insulating film 7 runs over the inner peripheral end of the outer peripheral electrode 5 . Therefore, the outer peripheral end face of the surface electrode 4 and the inner peripheral end face of the outer peripheral electrode 5 are covered with the moisture-resistant insulating film 7 .
  • the moisture-resistant insulating film 7 does not entirely cover the surface electrode 4 and the outer peripheral electrode 5 , and portions other than the outer peripheral portion of the surface electrode 4 and portions other than the inner peripheral portion of the outer peripheral electrode 5 are separated from the moisture-resistant insulating film 7 . Exposed.
  • an insulating film having high moisture resistance such as SiN, SiON, or SiOC is used as a material for the moisture-resistant insulating film 7, and an insulating film having high moisture resistance such as SiN, SiON, or SiOC is used.
  • SiN is used as the material of the moisture-resistant insulating film 7, and its resistivity is 1 ⁇ 10 12 ⁇ cm or more.
  • the film thickness of this SiN is 100 nm or more and 2000 nm or less, preferably 300 nm or more and 1500 nm or less, more preferably 500 nm or more and 1000 nm or less, for example, 500 nm.
  • the semi-insulating film 8 is formed of a semi-insulating (conductive with relatively high resistivity) film and provided so as to cover the moisture-resistant insulating film 7 .
  • the semi-insulating film 8 is connected to the surface electrode 4 exposed from the moisture-resistant insulating film 7 in the area inside the moisture-resistant insulating film 7, and exposed from the moisture-resistant insulating film 7 in the area outside the moisture-resistant insulating film 7. connected to the outer peripheral electrode 5.
  • SInSiN Semi-Insulated SiN
  • SIPOS Semi-Insulated Polycrystalline Silicon
  • the semi-insulating film 8 only needs to have semi-insulating properties in the lower layer portions that are in contact with the surface electrode 4 and the peripheral electrode 5 . Therefore, the semi-insulating film 8 may have a laminated structure in which, for example, a highly moisture-resistant SiN film is laminated on an anti-insulating material.
  • the surface protective film 10 is formed on the semi-insulating film 8 and covers the outer peripheral edge of the surface electrode 4 and the outer peripheral electrode 5 .
  • the material of the surface protective film 10 is preferably an insulating resin material such as polyimide, polybenzoxal, etc., which can relax stress.
  • the surface protection film 10 may be omitted.
  • the moisture-resistant insulating film 7, the semi-insulating film 8 and the surface protective film 10 are provided with openings for exposing a region where dicing of the epitaxial substrate 30 is performed.
  • FIG. 1 shows a cross section (a cross section along line AA in FIG. 2) of the end portion of the SBD 100 according to the first embodiment. It is preferable to have a cross-sectional structure of That is, the moisture-resistant insulating film 7 preferably covers the entire circumference of the outer peripheral end of the surface electrode 4 and the entire circumference of the inner peripheral end of the outer peripheral electrode 5 in plan view.
  • the material of the epitaxial substrate 30 is SiC.
  • SiC semiconductors have a wider bandgap than Si semiconductors. Compared to Si semiconductor devices, SiC semiconductor devices have excellent withstand voltage, high allowable current density, and high heat resistance, so they can operate at high temperatures. be.
  • the material of the epitaxial substrate 30 is not limited to SiC, and may be Si or another wide bandgap semiconductor such as gallium nitride (GaN).
  • the semiconductor device according to the present embodiment may be a diode other than the SBD, such as a pn junction diode or a Junction Barrier Schottky (JBS) diode.
  • a diode other than the SBD such as a pn junction diode or a Junction Barrier Schottky (JBS) diode.
  • JBS Junction Barrier Schottky
  • FIG. 3 is a cross-sectional view showing the configuration of SBD 101 according to Modification 1 of Embodiment 1.
  • the termination well region 2 is divided into multiple parts.
  • Field insulating film 3 has openings on each of the plurality of termination well regions 2 .
  • a plurality of auxiliary electrodes 6 are formed on the field insulating film 3 so as to be connected to each of the plurality of divided termination well regions 2 .
  • Auxiliary electrodes 6 are connected to corresponding termination well regions 2 through openings in field insulating film 3 . That is, the plurality of auxiliary electrodes 6 are connected to the plurality of termination well regions 2 and run over the field insulating film 3 .
  • the moisture-resistant insulating film 7 is provided so as to cover the plurality of auxiliary electrodes 6 and has openings on each of the plurality of auxiliary electrodes 6 .
  • a semi-insulating film 8 formed on the moisture-resistant insulating film 7 is connected to a plurality of auxiliary electrodes 6 through openings in the moisture-resistant insulating film 7 .
  • the material of the auxiliary electrode 6 is a metal containing any one of Ti (titanium), Mo (molybdenum), Ni (nickel), Au (gold), W (tungsten), Al (aluminum), Cu (copper), or Al An Al alloy such as Si (silicon) or the like can be used.
  • the auxiliary electrode 6 may be a laminated structure made of two or more of these materials.
  • FIG. 4 is a cross-sectional view showing the configuration of SBD 102 according to Modification 2 of Embodiment 1. As shown in FIG. In SBD 102 of FIG. 4 , field insulating film 3 and moisture-resistant insulating film 7 have openings exposing surface S 2 of epitaxial substrate 30 including termination well region 2 . Semi-insulating film 8 is connected to epitaxial substrate 30 including termination well region 2 through its opening.
  • FIG. 5 is a cross-sectional view showing the configuration of SBD 103 according to Modification 3 of Embodiment 1.
  • the moisture-resistant insulating film 7 has an opening at a position different from its edge, and the semi-insulating film 8 is connected to the surface electrode 4 and the peripheral electrode 5 through the opening.
  • the moisture-resistant insulating film 7 has an opening for connecting the semi-insulating film 8 to the surface electrode 4 and an opening for connecting the semi-insulating film 8 to the outer electrode 5 between the inner peripheral end and the outer peripheral end of the moisture-resistant insulating film 7 .
  • An opening is provided for
  • the outer peripheral edge of the moisture-resistant insulating film 7 may be located outside the outer peripheral electrode 5 . That is, like the SBD 104 shown in FIG. 6, the moisture-resistant insulating film 7 may cover not only the inner peripheral end of the outer peripheral electrode 5 but also the outer peripheral end.
  • the semi-insulating film 8 may also extend onto the moisture-resistant insulating film 7 outside the outer peripheral electrode 5 .
  • the SBD 100 When the SBD 100 is in the off state, a large electric field is applied to the surface of the active region of the drift layer 1 and the vicinity of the pn junction interface between the drift layer 1 and the termination well region 2 .
  • the voltage to the backside electrode 11 when this electric field reaches the critical electric field and avalanche breakdown occurs is defined as the maximum voltage (avalanche voltage).
  • the rated voltage is determined so that the SBD 100 is used within a voltage range in which avalanche breakdown does not occur.
  • the direction toward single crystal substrate 31 (downward direction) and the outer peripheral direction of drift layer 1 ( to the right) and the depletion layer spreads.
  • a depletion layer also spreads into the termination well region 2 from the pn junction interface between the drift layer 1 and the termination well region 2 , and the degree of spread depends largely on the concentration of the termination well region 2 . That is, when the concentration of the termination well region 2 increases, the spread of the depletion layer is suppressed in the termination well region 2, and the tip position of the depletion layer inside the termination well region 2 becomes the boundary between the termination well region 2 and the drift layer 1. position close to
  • the surface protective film 10 is composed of polyimide or the like
  • the surface protective film 10 contains a large amount of moisture under high humidity.
  • the voltage applied to the SBD 100 in the OFF state causes the surface electrode 4 to act as a cathode and the peripheral electrode 5 to act as an anode.
  • the surface protective film 10 is not formed, a large amount of moisture permeates the sealing gel and reaches the SBD 100, and similarly the surface electrode 4 acts as a cathode and the peripheral electrode 5 acts as an anode.
  • the oxygen reduction reaction represented by the following chemical formula (1) and the hydrogen generation reaction represented by the following chemical formula (2) occur with respect to the moisture.
  • the concentration of hydroxide ions increases near the surface electrode 4 .
  • Hydroxide ions chemically react with the surface electrode 4 .
  • the chemical reaction described above may turn the aluminum into aluminum hydroxide.
  • aluminum hydroxide may change to aluminum oxide depending on the ambient temperature and pH.
  • the aluminum melts as Al 3+ and reacts with surrounding moisture to form aluminum hydroxide or aluminum oxide.
  • These aluminum hydroxides or aluminum oxides are deposited on the surfaces of the surface electrode 4 and the peripheral electrode 5 as insulators. This deposition cracks or pushes up the films on the surface electrode 4 and the outer peripheral electrode 5 to separate them, and when the separation progresses and a cavity is formed above the field insulating film 3, water is trapped in the cavity. enter. Moisture that has entered the cavity may cause excessive leakage current, air discharge in the cavity, and the like, and may cause the SBD to break down. Further, when volume expansion occurs due to deposition of an insulator, stress is applied to the field insulating film 3 and the epitaxial substrate 30 under the surface electrode 4 and the outer peripheral electrode 5, causing physical destruction of the SBD 100 and element destruction. can be the cause.
  • the above deposition reaction of aluminum hydroxide or aluminum oxide is accelerated by electric field strength.
  • the outer peripheral edge of the surface electrode 4 and the inner peripheral edge of the outer peripheral electrode 5 are likely to have a high electric field, and when the epitaxial substrate 30 is made of silicon carbide, the drift layer 1 has a high concentration, so the electric field strength is further increased. As a result, the precipitation reaction of aluminum hydroxide or aluminum oxide is accelerated.
  • the semi-insulating film 8 is connected to the outer peripheral end of the surface electrode 4 and the inner peripheral end of the outer peripheral electrode 5, and moisture in the surface protective film 10 passes through the semi-insulating film 8.
  • the end portions of the surface electrode 4 and the peripheral electrode 5 are reached, electrons are exchanged between the surface electrode 4 and the peripheral electrode 5 through the semi-insulating film 8, and the precipitation reaction of aluminum hydroxide or aluminum oxide further proceeds. accelerated.
  • a potential gradient is likely to occur around the outer peripheral edge of the surface electrode 4 and the inner peripheral edge of the outer peripheral electrode 5, accelerating the deposition reaction of aluminum hydroxide or aluminum oxide due to the electric field intensity. may also occur.
  • the moisture-resistant insulating film 7 covers the outer end face of the surface electrode 4 and the inner end face of the outer peripheral electrode 5 .
  • deposition of aluminum hydroxide or aluminum oxide around the outer peripheral edge of the surface electrode 4 and the inner peripheral edge of the outer peripheral electrode 5 can be suppressed.
  • the semi-insulating film 8 is connected to the surface electrode 4 and the peripheral electrode 5 exposed from the moisture-resistant insulating film 7, so that a gentle potential gradient is generated from the surface electrode 4 to the peripheral electrode 5. It is formed. Therefore, it is possible to suppress the occurrence of excessive electric field concentration around the termination well region 2 .
  • the inner peripheral end and the outer peripheral end of the auxiliary electrode 6 where the electric field tends to concentrate are covered with the moisture-resistant insulating film 7 . Therefore, it is difficult for moisture to reach the inner peripheral edge and the outer peripheral edge of the auxiliary electrode 6, and deposition of aluminum hydroxide or aluminum oxide can be suppressed. Further, since the semi-insulating film 8 is connected to the auxiliary electrode 6 through the opening of the moisture-resistant insulating film 7, the potential of the plurality of terminal well regions 2 formed apart is fixed, and the peripheral region of the terminal well region 2 is fixed. Electric field concentration can be relaxed more effectively.
  • the semi-insulating film 8 is connected to the epitaxial substrate 30 including the termination well region 2.
  • the semi-insulating film 8 is connected to the surface electrode 4 and the outer peripheral electrode 5 through openings provided at positions different from the edges of the moisture-resistant insulating film 7 .
  • edge portions such as an insulating film are located on the surface of the surface electrode 4 and the peripheral electrode 5
  • water is likely to remain due to the structure, and aluminum hydroxide or aluminum oxide is deposited on the surface of the surface electrode 4 and the peripheral electrode 5. Reaction is likely to occur.
  • edges of the semi-insulating film 8 are located on the surfaces of the surface electrode 4 and the peripheral electrode 5, electrons are exchanged with the surface electrode 4 and the peripheral electrode 5 through the semi-insulating film 8, so that the surface electrode 4 and the deposition reaction of aluminum hydroxide or aluminum oxide on the surface of the peripheral electrode 5 is accelerated.
  • the edges of the semi-insulating film 8 are separated from the surfaces of the surface electrode 4 and the peripheral electrode 5, so that precipitation reaction of aluminum hydroxide or aluminum oxide on the surfaces of the surface electrode 4 and the peripheral electrode 5 is suppressed. can do.
  • the moisture-resistant insulating film 7 covers both the inner end face and the outer end face of the outer peripheral electrode 5 . Thereby, the deposition reaction of aluminum hydroxide or aluminum oxide can be suppressed on the entire surface of the peripheral electrode 5 .
  • the moisture-resistant insulating film 7 and the semi-insulating film 8 run over the field insulating film 3 in the region outside the outer peripheral electrode 5 . Therefore, the region of the epitaxial substrate 30 that can become the anode outside the peripheral electrode 5 is covered with the field insulating film 3 and the moisture-resistant insulating film 7, so that deposition of an insulator due to anodization of the epitaxial substrate 30 can be suppressed. .
  • a low-resistance single-crystal substrate 31 containing n-type impurities at a relatively high concentration (n + ) is prepared.
  • the single crystal substrate 31 is assumed to be a SiC substrate having a 4H polytype and an off angle of 4 degrees or 8 degrees.
  • SiC is epitaxially grown on the single crystal substrate 31 to form an epitaxial layer 32 of n-type with an impurity concentration of 1 ⁇ 10 14 /cm 3 or more and 1 ⁇ 10 17 /cm 3 or less.
  • epitaxial substrate 30 consisting of single crystal substrate 31 and epitaxial layer 32 is obtained.
  • a resist mask having a predetermined pattern is formed on the epitaxial layer 32 by a photolithography process, and a p-type impurity (acceptor) such as Al or B (boron) is implanted using the resist mask as an implantation mask.
  • a p-type termination well region 2 is formed in the upper layer of the epitaxial layer 32 by ion implantation.
  • the dose amount of the termination well region 2 is preferably 0.5 ⁇ 10 13 /cm 2 or more and 5 ⁇ 10 13 /cm 2 or less, for example, 1.0 ⁇ 10 13 /cm 2 .
  • the ion implantation energy for forming the termination well region 2 is, for example, 100 keV or more and 700 keV or less in the case of Al.
  • the impurity concentration converted from the dose amount [cm ⁇ 2 ] is 1 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 19 /cm 3 or less.
  • a resist mask is patterned so that a plurality of loop-shaped p-type impurity regions are formed in a nested manner.
  • An additional termination well region 2 can be formed.
  • the termination well region 2 comprising a plurality of regions with different impurity concentrations can be formed.
  • annealing is performed in an inert gas atmosphere such as argon (Ar) gas at a temperature of 1300° C. or higher and 1900° C. or lower for 30 seconds or more and 1 hour or less. This annealing activates the impurities added by the ion implantation.
  • argon (Ar) gas such as argon (Ar) gas at a temperature of 1300° C. or higher and 1900° C. or lower for 30 seconds or more and 1 hour or less.
  • a 1 ⁇ m-thick SiO 2 film to be the field insulating film 3 is deposited on the surface S2 of the epitaxial substrate 30 by, eg, CVD.
  • a resist mask having a predetermined pattern is formed on the SiO 2 film by a photolithography process, and the SiO 2 is etched using the resist mask as an etching mask, thereby forming the field insulating film 3 .
  • the SiO 2 film in the region where the epitaxial substrate 30 contacts with the surface electrode 4 and the peripheral electrode 5 is removed.
  • the SiO 2 film in the region where the auxiliary electrode 6 and the epitaxial substrate 30 are in contact is also removed.
  • a Ti film with a thickness of 100 nm and an Al film with a thickness of 3 ⁇ m, for example, are formed in this order on the epitaxial layer 32 by, for example, a sputtering method.
  • a resist mask having a predetermined pattern is formed on the Al film by a photolithography process, and RIE (Reactive Ion Etching) of the Al film is performed using the resist mask as an etching mask, thereby removing the surface electrode 4 and the outer periphery.
  • An electrode 5 is formed.
  • the auxiliary electrode 6 can be formed in this step.
  • a SiN film to be the moisture-resistant insulating film 7 is formed by plasma CVD, for example.
  • the SiN film can be obtained.
  • the resistivity is set to 1 ⁇ 10 12 ⁇ cm or more.
  • the resistivity of the SiN film has a correlation with the refractive index, and the refractive index is generally 2.2 or less.
  • a resist mask having a predetermined pattern is formed on the SiN film by a photolithography process, and the SiN film is etched using the resist mask as an etching mask to form the moisture-resistant insulating film 7 .
  • the SiN film in the region connecting the semi-insulating film 8 and the surface electrode 4 and the region connecting the semi-insulating film 8 and the peripheral electrode 5 are removed.
  • the SiN film in the region connecting the semi-insulating film 8 and the auxiliary electrode 6 is also removed.
  • the SiN film to be the moisture-resistant insulating film 7 can also be formed by thermal CVD, in which case the composition is stoichiometrically closer to Si 3 N 4 .
  • the refractive index of Si 3 N 4 is about 2.0 or more and 2.1 or less.
  • the SiN film formed by thermal CVD is superior in moisture resistance and insulating properties, but the film formation temperature is much higher than in plasma CVD. Therefore, when a material containing Al is used for the surface electrode 4 or the like, the film formation temperature exceeds the melting point of Al, and the SiN film cannot be formed by thermal CVD. If the material of the surface electrode 4 is, for example, Cu or the like and does not contain Al, it is possible to form a SiN film by thermal CVD.
  • a SInSiN film to be the semi-insulating film 8 is formed by plasma CVD, for example.
  • the resistivity of the SInSiN film is set to less than 1 ⁇ 10 12 ⁇ cm by adjusting the flow rate of silane gas (SiH 4 ) or the like as a raw material.
  • the resistivity of the SInSiN film has a correlation with the refractive index, and although the refractive index generally exceeds 2.2, it may become 2.2 or less due to changes in the bonding state in the film depending on the manufacturing method or the like.
  • a resist mask having a predetermined pattern is formed on the SInSiN film by a photolithography process, and the SInSiN film is etched using the resist mask as an etching mask, thereby forming a semi-insulating film 8 .
  • the SInSiN film in the regions where wire bonding, dicing, etc. are performed is removed.
  • the semi-insulating film 8 may have a laminated structure by forming a SiN film with high moisture resistance and insulation on the SInSiN film.
  • the SiN film and the SInSiN film can be etched in the same process. Therefore, when the moisture-resistant insulating film 7 and the semi-insulating film 8 are formed of the SiN film and the SInSiN film, the patterning of the moisture-resistant insulating film 7 and the semi-insulating film 8 may be performed in the following procedure.
  • a SiN film to be the moisture-resistant insulating film 7 is formed so as to cover the surface electrode 4, the peripheral electrode 5 and the field insulating film 3, and as shown in FIG.
  • a first etching step is performed to remove the SiN film in the region connecting the semi-insulating film 8 and the peripheral electrode 5 and form an opening in the moisture-resistant insulating film 7 .
  • the SiN film is left in the regions where wire bonding, dicing, and the like are performed.
  • a SInSiN film that will become the semi-insulating film 8 is formed so as to cover the moisture-resistant insulating film 7 .
  • etching both the SiN film (moisture-resistant insulating film 7) and the semi-insulating film 8 (SInSiN film) using the same etching mask as shown in FIG.
  • a second etching process is performed to form an opening penetrating through the moisture-resistant insulating film 7 and the semi-insulating film 8 .
  • a part of the surface electrode 4 is exposed in the opening of the wire bonding area, and the field insulating film 3 is exposed in the dicing area.
  • the moisture-resistant insulating film 7 and the semi-insulating film 8 By patterning the moisture-resistant insulating film 7 and the semi-insulating film 8 in such a procedure, the number of times of overetching of the surface electrode 4, the outer peripheral electrode 5, and the field insulating film 3 can be reduced, and the surface electrode 4 and the outer peripheral film 3 are etched. Damage to the electrode 5 and the field insulating film 3 can be suppressed. By suppressing deterioration due to overetching of the surfaces of the surface electrode 4 and the outer peripheral electrode 5, an effect of suppressing a state in which deposition of an insulator is likely to occur can be expected.
  • the field insulating film 3 is also provided in a region outside the outer peripheral electrode 5, and damage to the epitaxial substrate 30 during etching of the SiN film and the SInSiN film may occur. is suppressed.
  • the SiN film and the SiO 2 film can be etched in the same process. Therefore, when forming the SBD 102 of FIG. 4, as shown in FIG. 10, by etching for patterning the SiN film of the moisture-resistant insulating film 7, the semi-insulating film 8 and the termination well are formed on the field insulating film 3 made of SiO 2 film. An opening for connecting epitaxial substrate 30 including region 2 may be formed. Also, this etching may be performed in the first etching step described above. That is, in the first etching step, an opening may be further formed through both the moisture-resistant insulating film 7 and the field insulating film 3 to expose a portion of the epitaxial layer 32 .
  • the moisture-resistant insulating film 7 and the semi-insulating film 8 for example, photosensitive polyimide is applied to the surface electrode 4, the peripheral electrode 5, the field insulating film 3, the moisture-resistant insulating film 7, the semi-insulating film 8, and the surface S2 of the epitaxial substrate 30. , and a surface protective film 10 having a predetermined pattern is formed by a photolithography process.
  • a sealing gel having a low elastic modulus such as silicone gel
  • the back surface electrode 11 is formed on the back surface S1 of the epitaxial substrate 30 by, for example, sputtering, thereby obtaining the structure of the SBD 100 shown in FIG.
  • the formation of the back electrode 11 may be performed before or after the step of forming the surface electrode 4 and the peripheral electrode 5 .
  • a metal or the like containing one or more of Ti, Ni, Al, Cu, and Au can be used as the material of the back electrode 11.
  • the thickness of the back electrode 11 is preferably 50 nm or more and 2 ⁇ m or less.
  • the back electrode 11 may be formed of a two-layer film (Ti/Au) of Ti and Au each having a thickness of 1 ⁇ m or less.
  • FIG. 11 is a partial cross-sectional view showing the configuration of a MOSFET 200, which is a semiconductor device according to the second embodiment.
  • FIG. 12 is a plan view of the MOSFET 200
  • FIG. 11 corresponds to a cross-sectional view taken along line BB in FIG.
  • FIG. 13 is a cross-sectional view showing the configuration of a unit cell UC, which is the minimum unit structure of MOSFETs formed in the inner region RI, which is an active region.
  • a plurality of unit cells UC shown in FIG. 13 are arranged in the inner region RI of the MOSFET 200 (the outermost unit cell UC is shown in the left end portion of FIG. 11).
  • 11 to 13 elements having the same functions as the elements of the SBD 100 according to the first embodiment shown in FIGS. 1 and 2 are denoted by the same reference numerals. Explanations overlapping with those of the first embodiment will be omitted.
  • the MOSFET 200 is formed using an epitaxial substrate 30 composed of a single crystal substrate 31 and an epitaxial layer 32 formed thereon.
  • Single crystal substrate 31 is a semiconductor substrate made of n-type (first conductivity type) silicon carbide (SiC)
  • epitaxial layer 32 is a semiconductor layer made of SiC epitaxially grown on single crystal substrate 31 .
  • MOSFET 200 is a SiC-MOSFET.
  • an epitaxial substrate 30 having a 4H polytype is used.
  • a p-type (second conductivity type) element well region 9 is selectively formed in the surface layer portion on the front side of the epitaxial layer 32 in the active region.
  • an n-type source region 15 and a p-type contact region 19 having an impurity peak concentration higher than that of the element well region 9 are selectively formed in the surface layer of the element well region 9 .
  • a p-type termination well region 20 is selectively formed in the surface layer portion on the front side of the epitaxial layer 32 in the termination region so as to surround the active region.
  • the termination well region 20 extends outward from the high-concentration region 21 so as to surround the high-concentration region 21 contacting the boundary between the inner region RI and the outer region RO, and the high-concentration region 21 . and a low concentration region 22 having a low peak concentration.
  • a termination contact region 29 having an impurity peak concentration higher than that of the high-concentration region 21 is provided in the surface layer portion of the high-concentration region 21 .
  • the conductivity type of the termination contact region 29 may be n-type.
  • an n-type outer peripheral contact region 25 is formed in the surface layer portion of the outer peripheral portion of the epitaxial layer 32 .
  • the conductivity type of the outer peripheral contact region 25 may be p-type.
  • the n-type region of the epitaxial layer 32 excluding the above impurity regions is the drift layer 1 through which current flows due to drift. .
  • the impurity concentration of drift layer 1 is lower than that of single crystal substrate 31 . Therefore, single crystal substrate 31 has a lower resistivity than drift layer 1 .
  • the impurity concentration of the drift layer 1 is set to 1 ⁇ 10 14 /cm 3 or more and 1 ⁇ 10 17 /cm 3 or less.
  • the termination well region 20 is a frame-shaped (ring-shaped) region surrounding the active region in plan view, and functions as a so-called guard ring. Further, as shown in FIG. 11, with the inner (inner peripheral side) edge of the termination well region 20 as a boundary, the inner region RI, which is the active region, is located inside, and the outer region RO, which is the termination region, is located outside. is defined as
  • gate insulating film 12 is formed so as to straddle source region 15, device well region 9 and drift layer 1, and gate electrode 13 is formed thereon. ing.
  • a surface layer portion of the device well region 9 covered with the gate insulating film 12 and the gate electrode 13, that is, a portion of the device well region 9 between the source region 15 and the drift layer 1 has an inversion channel when the MOSFET 200 is turned on. It is the channel region to be formed.
  • the gate electrode 13 is covered with an interlayer insulating film 14, and a source electrode 41, which is a surface electrode, is formed on the interlayer insulating film 14. Therefore, the interlayer insulating film 14 electrically insulates between the gate insulating film 12 and the gate electrode 13 . As shown in FIG. 12, the source electrode 41 is provided over the entire inner region RI.
  • the source electrode 41 is connected to the source region 15 and contact region 19 through contact holes formed in the interlayer insulating film 14 .
  • Source electrode 41 and contact region 19 form an ohmic contact.
  • a back surface electrode 11 functioning as a drain electrode is formed on the back surface S1 of the epitaxial substrate 30 .
  • gate electrode 13, interlayer insulating film 14, and source electrode 41 extends to outer region RO beyond the boundary between inner region RI and outer region RO. ing.
  • the source electrode 41 drawn out to the outer region RO is connected to the termination contact region 29 in the termination well region 20 through a contact hole formed in the interlayer insulating film 14 so as to form an ohmic contact or a Schottky contact.
  • the gate electrode 13 drawn out to the outer region RO is arranged on the high-concentration region 21 of the termination well region 20 via the gate insulating film 12, and extends like the high-concentration region 21 in plan view in a frame shape. exist.
  • a gate wiring electrode 42 formed on the interlayer insulating film 14 is connected to the gate electrode 13 drawn out to the outer region RO through an opening provided in the interlayer insulating film 14 .
  • the gate wiring electrode 42 is a control wiring electrode for receiving a gate signal (control signal) for controlling an electrical path between the source electrode 41 and the back surface electrode 11 which is a drain electrode. It is spaced apart and electrically insulated from the source electrode 41 .
  • the gate wiring electrode 42 includes a gate wiring 42w provided so as to surround the source electrode 41 and a gate pad 42p for wire bonding.
  • the source electrode 41 is rectangular in plan view
  • the gate pad 42p is provided so as to enter a recess formed on one side of the rectangular source electrode 41 .
  • the gate wiring electrode 42 shown in FIG. 11 corresponds to the gate wiring 42w. Note that the plan view of FIG. 12 shows only the epitaxial substrate 30, the source electrode 41 and the gate wiring electrode 42, and the illustration of other elements is omitted.
  • the gate wiring 42w and the gate pad 42p are directly connected in FIG. 12, the gate wiring 42w and the gate pad 42p are separated from each other and electrically connected through the gate electrode 13 under the interlayer insulating film 14. may be configured.
  • Field insulating film 3 is provided on surface S2 of outer region RO of epitaxial substrate 30, covers part of high-concentration region 21 and the entirety of low-concentration region 22, and extends to the vicinity of the edge of epitaxial substrate 30. do. Field insulating film 3 is not provided in inner region RI. That is, the field insulating film 3 is provided with an opening that encloses the inner region RI.
  • the field insulating film 3 is connected to the side surface of the interlayer insulating film 14 in FIG.
  • the field insulating film 3 and the interlayer insulating film 14 may be an integral film formed at the same time.
  • the peripheral electrode 5 is provided on the surface S ⁇ b>2 of the epitaxial substrate 30 apart from the termination well region 20 and connected to at least part of the surface of the peripheral contact region 25 .
  • the inner peripheral edge of the outer peripheral electrode 5 rides on the outer peripheral edge of the field insulating film 3 .
  • the moisture-resistant insulating film 7 is provided on at least part of the field insulating film 3 in the outer region RO, and covers the outer peripheral edge of the source electrode 41, the inner peripheral edge of the outer peripheral electrode 5, and the inner and outer peripheral edges of the gate wiring electrode 42. covering the The moisture-resistant insulating film 7 has openings on the source electrode 41 , the peripheral electrode 5 and the gate wiring electrode 42 . However, the opening on the gate wiring electrode 42 is provided on the gate pad 42p not shown in FIG.
  • the semi-insulating film 8 is provided so as to cover the moisture-resistant insulating film 7 and is connected to the source electrode 41 and the peripheral electrode 5 exposed from the moisture-resistant insulating film 7 .
  • Semi-insulating film 8 is not connected to gate pad 42p.
  • the surface protective film 10 is provided so as to cover the outer peripheral edge of the source electrode 41 , the inner and outer peripheral edges of the gate wiring electrode 42 , and the outer peripheral electrode 5 . Openings are formed in the surface protective film 10 above the source electrode 41 and the gate pad 42p. Note that when the MOSFET 200 is used while being covered with a sealing gel having a low elastic modulus such as silicone gel, the surface protection film 10 may be omitted.
  • the moisture-resistant insulating film 7, the semi-insulating film 8, and the surface protection film 10 are opened in the regions where wire bonding and the like are performed on the source electrode 41 and the gate pad 42p and the regions where dicing and the like are performed on the epitaxial substrate 30.
  • FIG. 11 shows a cross section (a cross section along the line BB in FIG. 12) of the terminal portion of the MOSFET 200 according to the second embodiment. It is preferable to have a cross-sectional structure similar to that of FIG. 11 at all positions of the part.
  • the moisture-resistant insulating film 7 covers the inner peripheral edge and the outer peripheral edge of the gate pad 42p at all positions where the gate pad 42p is arranged. That is, the moisture-resistant insulating film 7 covers the entire circumference of the outer peripheral edge of the source electrode 41, the entire circumference of the inner peripheral edge of the outer peripheral electrode 5, and the entire inner and outer peripheral edges of the gate wiring electrode 42 in plan view. preferably covered.
  • the moisture-resistant insulating film 7 covers the entire circumference of the inner peripheral end and the outer peripheral end of the gate wiring 42w in plan view.
  • epitaxial substrate 30 has been described as being made of SiC.
  • SiC has a wider bandgap than Si, and a SiC semiconductor device using SiC has excellent withstand voltage, a high allowable current density, and high heat resistance compared to a Si semiconductor device using Si. Therefore, high temperature operation is also possible.
  • the material of the epitaxial substrate 30 is not limited to SiC, and may be composed of other wide bandgap semiconductors such as gallium nitride (GaN). Silicon (Si), for example, may be used instead of the wide bandgap semiconductor.
  • the semiconductor device may be a transistor other than a MOSFET, such as a JFET (Junction FET) or an IGBT (Insulated Gate Bipolar Transistor).
  • FIG. 14 is a plan view showing the configuration of MOSFET 201 according to Modification 1 of Embodiment 2. As shown in FIG. In FIG. 14, only the source electrode 41 and the gate wiring electrode 42 are shown in the upper surface configuration of the MOSFET 201 for the sake of convenience. In the MOSFET 201 shown in FIG. 14, unlike the MOSFET 200 shown in FIG. 12, the gate wiring 42w does not surround the source electrode 41, but is provided so as to enter a recess deeply formed in one side of the rectangular source electrode 41 in plan view. .
  • the moisture-resistant insulating film 7 covers the outer edge of the source electrode 41, the inner edge of the outer peripheral electrode 5, and the inner and outer peripheral edges of the gate wiring electrode 42. , and has openings on the source electrode 41 , the peripheral electrode 5 and the gate wiring electrode 42 .
  • the moisture-resistant insulating film 7 completely covers the gate wiring 42w, and the opening above the gate wiring electrode 42 is provided at the gate pad 42p.
  • the semi-insulating film 8 is provided so as to cover the moisture-resistant insulating film 7 and is connected to the source electrode 41 and the peripheral electrode 5 exposed from the moisture-resistant insulating film 7 . Also, the semi-insulating film 8 is not connected to the gate wiring electrode 42 .
  • FIG. 15 is a partial cross-sectional view showing the configuration of MOSFET 202 according to Modification 2 of Embodiment 2
  • FIG. 16 is a plan view showing the configuration of MOSFET 202. As shown in FIG. 16 corresponds to FIG. 15. FIG. In FIG. 16, only the source electrode 41 and the gate wiring electrode 42 of the upper surface configuration of the MOSFET 202 are shown for convenience.
  • the source electrode 41 includes a rectangular source pad 41p in plan view, and a source wiring 41w which is a surface wiring formed to surround the gate wiring electrode 42 including the gate wiring 42w. .
  • the gate wiring 42w is opened on the plane, and the source wiring 41w and the source pad 41p are directly connected at the opening of the gate wiring 42w. They may be separated and electrically connected by providing a conductive film other than the source electrode 41 , the gate wiring electrode 42 and the gate electrode 13 , or may be electrically connected via the termination contact region 29 . .
  • the moisture-resistant insulating film 7 runs over the source electrode 41 , the gate wiring electrode 42 and the outer peripheral electrode 5 , and extends to the outer edge of the source pad 41 p , the inner and outer peripheral edges of the source wiring 41 w , and the inner and outer edges of the gate wiring electrode 42 . It covers the peripheral edge, the outer peripheral edge, and the inner peripheral edge of the outer peripheral electrode 5 .
  • the moisture-resistant insulating film 7 preferably covers the entire circumference of the inner peripheral end and the outer peripheral end of the source wiring 41w in plan view.
  • openings are formed in the moisture-resistant insulating film 7 above the source electrode 41 , the peripheral electrode 5 and the gate wiring electrode 42 .
  • An opening on the source electrode 41 is provided on both the source wiring 41w and the source pad 41p.
  • the opening on the gate wiring electrode 42 is provided on the gate pad 42p, but not on the gate wiring 42w, and the gate wiring 42w is completely covered with the moisture-resistant insulating film 7.
  • the semi-insulating film 8 is provided so as to cover the moisture-resistant insulating film 7 and is connected to the source wiring 41w and the peripheral electrode 5 at the opening of the moisture-resistant insulating film 7 .
  • Semi-insulating film 8 is not connected to source pad 41p and gate pad 42p.
  • a first state is a state in which a positive voltage equal to or higher than the threshold is applied to the gate electrode 13 .
  • This state is hereinafter referred to as the "on state".
  • an inversion channel is formed in the channel region.
  • the inversion channel serves as a path for electrons, which are carriers, to flow between the source region 15 and the drift layer 1 .
  • the ON state when a high voltage is applied to the back electrode 11 with the source electrode 41 as a reference, current flows through the single crystal substrate 31 and the drift layer 1 .
  • a voltage between the source electrode 41 and the back electrode 11 at this time is called an ON voltage, and a current flowing between the source electrode 41 and the back electrode 11 is called an ON current.
  • the on-current flows only through the inner region RI where the channel exists and does not flow through the outer region RO.
  • a second state is a state in which a voltage less than the threshold is applied to the gate electrode 13 .
  • This state is hereinafter referred to as an "off state".
  • the off state no inversion channel is formed in the channel region, so no on-current flows. Therefore, when a high voltage is applied between the source electrode 41 and the back electrode 11, this high voltage is maintained. At this time, since the voltage between the gate electrode 13 and the source electrode 41 is much smaller than the voltage between the source electrode 41 and the back electrode 11, the voltage between the gate electrode 13 and the back electrode 11 is also high. A voltage will be applied.
  • a high voltage is applied between each of the gate wiring electrode 42 and the gate electrode 13 and the back surface electrode 11 also in the outer region RO. Electrical contact with the source electrode 41 is formed in the element well region 9 in the inner region RI, and electrical contact with the source electrode 41 is formed in the termination contact region 29 in the outer region RO. Therefore, application of a high electric field to the gate insulating film 12 and the interlayer insulating film 14 is prevented.
  • the outer region RO in the OFF state operates similarly to the SBD 100 in the OFF state described in the first embodiment. That is, a high electric field is applied near the pn junction interface between the drift layer 1 and the termination well region 20 , and avalanche breakdown occurs when a voltage exceeding the critical electric field is applied to the back electrode 11 . Normally, the rated voltage is determined so that the MOSFET 200 is used within a range in which avalanche breakdown does not occur.
  • drift layer 1 In the off state, from the pn junction interface between drift layer 1 and element well region 9 and termination well region 20 , a direction toward single crystal substrate 31 (downward) and an outer peripheral direction (rightward) of drift layer 1 .
  • the depletion layer spreads.
  • the MOSFET 200 is turned off under high humidity.
  • the surface protective film 10 is made of polyimide or the like, it contains a large amount of water under high humidity.
  • the voltage applied to the MOSFET 200 in the OFF state causes the source electrode 41 and the gate wiring electrode 42 to act as the cathode and the peripheral electrode 5 as the anode. works.
  • the surface protective film 10 is not formed, a large amount of moisture permeates the sealing gel and reaches the MOSFET 200, and similarly the source electrode 41 and the gate wiring electrode 42 act as a cathode, and the peripheral electrode 5 acts as an anode.
  • a voltage equal to or lower than that of the source electrode 41 is applied to the gate electrode 13, the relation that the gate wiring electrode 42 is the cathode and the source electrode 41 is the anode also holds.
  • the oxygen reduction reaction and the hydrogen generation reaction described in the first embodiment occur.
  • the concentration of hydroxide ions increases in the vicinity of the source electrode 41 and the gate wiring electrode 42 .
  • Hydroxide ions chemically react with the source electrode 41 and the gate wiring electrode 42 .
  • the source electrode 41 and the gate wiring electrode 42 are made of aluminum, the aluminum may become aluminum hydroxide due to the chemical reaction.
  • aluminum hydroxide may change to aluminum oxide depending on the ambient temperature and pH.
  • the aluminum melts as Al 3+ and reacts with surrounding moisture to form aluminum hydroxide or aluminum oxide.
  • the above deposition reaction of aluminum hydroxide or aluminum oxide is accelerated by electric field strength.
  • the outer peripheral edge of the gate wiring electrode 42 and the inner peripheral edge of the outer peripheral electrode 5 are likely to have a high electric field, and when the epitaxial substrate 30 is made of silicon carbide, the drift layer 1 has a high concentration, so the electric field strength is further increased. increases, accelerating the precipitation reaction of aluminum hydroxide or aluminum oxide.
  • the voltage applied to the gate wiring electrode 42 also creates a high electric field at the outer peripheral edge of the source electrode 41 and the inner peripheral edge of the gate wiring electrode 42, accelerating the deposition reaction of aluminum hydroxide or aluminum oxide.
  • the moisture flows through the semi-insulating film 8 to the edges of the source electrode 41 , the gate wiring electrode 42 and the peripheral electrode 5 .
  • electrons are exchanged with the source electrode 41, the gate wiring electrode 42 and the peripheral electrode 5 through the semi-insulating film 8, further accelerating the deposition reaction of aluminum hydroxide or aluminum oxide.
  • a potential gradient is likely to occur around the edges of the source electrode 41, the gate wiring electrode 42, and the inner peripheral edge of the outer peripheral electrode 5. Acceleration of precipitation reactions can also occur.
  • the voltage applied to the gate wiring electrode 42 constantly changes during the operation of the MOSFET 200 , and the gate wiring electrode 42 repeatedly becomes an anode and a negative electrode with respect to the source electrode 41 . At this time, electrons move back and forth between the source electrode 41 and the gate wiring electrode 42, and there is a possibility that the deposition reaction of aluminum hydroxide or aluminum oxide will be accelerated depending on the speed of the electrons.
  • the moisture-resistant insulating film 7 completely covers the gate wiring 42w and also covers the outer end face of the source electrode 41 and the inner end face of the outer peripheral electrode 5 .
  • the moisture-resistant insulating film 7 covers the outer peripheral end surface and the inner peripheral end surface of the gate pad 42p. Therefore, moisture is prevented from reaching the outer peripheral end portions of the gate wiring electrode 42, the source electrode 41, and the inner peripheral end portion of the outer peripheral electrode 5, where aluminum hydroxide or aluminum oxide is particularly likely to precipitate. As a result, deposition of aluminum hydroxide or aluminum oxide can be suppressed.
  • the semi-insulating film 8 is connected to the source electrode 41 and the peripheral electrode 5 through the opening of the moisture-resistant insulating film 7 , and the semi-insulating film 8 is not connected to the gate wiring electrode 42 . Therefore, a gentle potential gradient that is not affected by the potential of the gate wiring electrode 42 is formed from the source electrode 41 to the peripheral electrode 5 . As a result, the occurrence of excessive electric field concentration around the termination well region 2 can be suppressed.
  • the gate wiring 42w is provided so as not to surround the source electrode 41 but to enter a concave portion on one side of the rectangular source electrode 41 in plan view. Even in such a case, the moisture-resistant insulating film 7 covers the end of the gate pad 42p, completely covers the gate wiring 42w, and also covers the outer peripheral end of the source electrode 41 and the inner peripheral end of the outer peripheral electrode 5. FIG. Therefore, it is difficult for moisture to reach the outer peripheral edge of the gate wiring electrode 42, the source electrode 41, and the inner peripheral edge of the outer peripheral electrode 5, where aluminum hydroxide or aluminum oxide is particularly likely to deposit. can be suppressed.
  • the semi-insulating film 8 is connected to the source electrode 41 and the peripheral electrode 5 through the opening of the moisture-resistant insulating film 7 , and the semi-insulating film 8 is not connected to the gate wiring electrode 42 . Therefore, a gentle potential gradient that is not affected by the potential of the gate wiring electrode 42 is formed from the source electrode 41 to the peripheral electrode 5 . As a result, the occurrence of excessive electric field concentration around the termination well region 2 can be suppressed.
  • the source wiring 41w is provided so as to surround the gate wiring electrode .
  • the moisture-resistant insulating film 7 covers the outer end face of the source pad 41p, the inner and outer peripheral ends of the source wiring 41w, the inner end face of the outer peripheral electrode 5, and the inner and outer peripheral ends of the gate wiring electrode 42. It is configured. Therefore, it is difficult for moisture to reach the outer peripheral edge of the gate wiring electrode 42, the source electrode 41, and the inner peripheral edge of the outer peripheral electrode 5, where aluminum hydroxide or aluminum oxide is particularly likely to deposit. can be suppressed.
  • the semi-insulating film 8 is connected to the source wiring 41 w and the peripheral electrode 5 through the opening of the moisture-resistant insulating film 7 , and the semi-insulating film 8 is not connected to the gate wiring electrode 42 . Therefore, a gentle potential gradient that is not affected by the potential of the gate wiring electrode 42 is formed from the source wiring 41w to the outer peripheral electrode 5 . As a result, the occurrence of excessive electric field concentration around the termination well region 2 can be suppressed.
  • a low-resistance single-crystal substrate 31 containing n-type impurities at a relatively high concentration (n + ) is prepared.
  • Single-crystal substrate 31 is a SiC substrate having a 4H polytype, and has an off angle of 4 degrees or 8 degrees.
  • SiC is epitaxially grown on the single crystal substrate 31 to form an epitaxial layer 32 of n-type with an impurity concentration of 1 ⁇ 10 14 /cm 3 or more and 1 ⁇ 10 17 /cm 3 or less.
  • epitaxial substrate 30 consisting of single crystal substrate 31 and epitaxial layer 32 is obtained.
  • Termination well region 20 , device well region 9 , contact region 19 , source region 15 , termination contact region 29 and perimeter contact region 25 are formed in the upper portion of layer 32 .
  • N nitrogen
  • Al or B or the like is used as the p-type impurity.
  • the element well region 9 and the high-concentration region 21 of the termination well region 20 can be formed collectively.
  • the contact region 19 and the terminal contact region 29 can be formed collectively.
  • the source region 15 and the outer contact region 25 can be collectively formed.
  • the termination contact region 29 may be formed together with the source region 15 .
  • the outer peripheral contact region 25 may be formed together with the contact region 19 .
  • the impurity concentration of the element well region 9 and the high concentration region 21 of the termination well region 20 is set to 1.0 ⁇ 10 18 /cm 3 or more and 1.0 ⁇ 10 20 /cm 3 or less.
  • the impurity concentration of the source region 15 is 1.0 ⁇ 10 19 /cm 3 or more and 1.0 ⁇ 10 21 /cm 3 or less, which is higher than the impurity concentration of the element well region 9 .
  • the dose amount of the low-concentration region 22 in the termination well region 20 is preferably 0.5 ⁇ 10 13 /cm 2 or more and 5 ⁇ 10 13 /cm 2 or less, for example, 1.0 ⁇ 10 13 /cm 2 .
  • the impurity concentration of the contact region, the terminal contact region 29 and the outer contact region 25 is made higher than the impurity concentration of the element well region 9 .
  • the ion implantation energy for Al is, for example, 100 keV or more and 700 keV or less.
  • the impurity concentration of the low-concentration region 22 converted from the dose amount [cm ⁇ 2 ] is 1 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 19 /cm 3 or less.
  • the ion implantation energy is, for example, 20 keV or more and 300 keV or less.
  • annealing is performed in an inert gas atmosphere such as argon (Ar) gas at a temperature of 1300° C. or higher and 1900° C. or lower for 30 seconds or more and 1 hour or less.
  • Ar argon
  • a 1 ⁇ m-thick SiO 2 film that will be the field insulating film 3 is deposited on the surface of the epitaxial substrate 30 by, eg, CVD.
  • photolithography and etching are performed to remove the SiO 2 film in the inner region RI, part of the region on the high-concentration region 21 in the outer region RO, and the region connecting the outer electrode 5 to the epitaxial substrate 30.
  • Pattern the SiO2 film is formed on surface S ⁇ b>2 of epitaxial substrate 30 .
  • the surface S2 of the epitaxial layer 32 not covered with the field insulating film 3 is thermally oxidized to form SiO 2 which will become the gate insulating film 12 .
  • a conductive polycrystalline silicon film to be gate electrode 13 is formed on gate insulating film 12 by low-pressure CVD. Further, the gate electrode 13 is formed by patterning the polycrystalline silicon film by photolithography and etching.
  • a SiO 2 film that will become the interlayer insulating film 14 is formed by the CVD method. Then, contact holes are formed through the SiO 2 to reach the contact region 19 and the source region 15 respectively by a photolithography process and an etching process. At the same time, a contact hole is formed through the interlayer insulating film 14 to reach the gate electrode 13 in the outer region RO. Also, the SiO 2 film is removed from the field insulating film 3 and the outer periphery of the epitaxial layer 32 .
  • the interlayer insulating film 14 may be configured to run over the field insulating film 3 . Further, the opening provided in the field insulating film 3 for connecting the outer peripheral electrode 5 to the epitaxial substrate 30 may be formed when the interlayer insulating film 14 is patterned. Further, the field insulating film 3 and the interlayer insulating film 14 may be formed in the same process, and the field insulating film 3 and the interlayer insulating film 14 may be integrated.
  • a material layer to be the source electrode 41, the gate wiring electrode 42, and the peripheral electrode 5 is formed by a sputtering method, a vapor deposition method, or the like. Patterning is performed by The material layer that becomes the source electrode 41, the gate wiring electrode 42, and the peripheral electrode 5 is, for example, a metal containing one or more of Ti, Ni, Al, Cu, and Au, or an Al alloy such as Al—Si. etc. are used.
  • a silicide film may be formed in advance by heat treatment on the portion of the epitaxial substrate 30 that is in contact with such a material layer.
  • a SiN film that will become the moisture-resistant insulating film 7 is formed by plasma CVD, for example. After that, by photolithography and etching, the SiN film in the region where the semi-insulating film 8 is connected to the source electrode 41 and the peripheral electrode 5 and the region where wire bonding and dicing are performed are removed. A moisture-resistant insulating film 7 having an opening is formed.
  • a SInSiN film that will become the semi-insulating film 8 is formed by plasma CVD, for example. After that, by removing the SInSiN film in the regions where wire bonding and dicing are performed by photolithography and etching, a semi-insulating film 8 having openings in those regions is formed.
  • the removal of the SiN film and the SInSiN film in the region where wire bonding, dicing, etc. are performed may be performed in the same etching process. Further, in forming the semi-insulating film 8, the semi-insulating film 8 may have a laminated structure by forming a SiN film having high moisture resistance and insulating properties on the SInSiN film.
  • photosensitive polyimide is applied to the source electrode 41, the gate wiring electrode 42, the peripheral electrode 5, the field insulating film 3, the interlayer insulating film 14, the moisture-resistant insulating film 7, the semi-insulating film 8, and the surface S2 of the epitaxial substrate 30.
  • a surface protective film 10 having a predetermined pattern is formed by a photolithography process.
  • the MOSFET 200 is used while being covered with a sealing gel having a low elastic modulus such as silicone gel, the formation of the surface protection film 10 may be omitted.
  • the back surface electrode 11 is formed on the back surface S1 of the epitaxial substrate 30 by, for example, sputtering, whereby the configuration of the MOSFET 200 shown in FIG. 11 is obtained.
  • the formation of the back surface electrode 11 may be performed before or after the steps of forming the source electrode 41, the gate wiring electrode 42, and the peripheral electrode 5.
  • a metal or the like containing one or more of Ti, Ni, Al, Cu, and Au can be used as the material of the back electrode 11.
  • the thickness of the back electrode 11 is preferably 50 nm or more and 2 ⁇ m or less, and for example, the back electrode 11 may be formed of a two-layer film (Ti/Au) of Ti and Au each having a thickness of 1 ⁇ m or less.
  • Embodiment 3 shows an example in which the semiconductor devices according to Embodiments 1 and 2 described above are applied to a power converter.
  • the semiconductor devices according to Embodiments 1 and 2 are applied to a three-phase inverter as a power conversion device will be described.
  • FIG. 17 is a block diagram schematically showing the configuration of a power conversion system to which the power conversion device 2000 according to Embodiment 3 is applied.
  • the power conversion system shown in FIG. 17 has a power supply 1000, a power conversion device 2000 and a load 3000.
  • the power supply 1000 is a DC power supply and supplies DC power to the power converter 2000 .
  • the power supply 1000 can be composed of various things, for example, it can be composed of a DC system, a solar battery, a storage battery, or it can be composed of a rectifier circuit or an AC/DC converter connected to an AC system. good too. Further, power supply 1000 may be configured by a DC/DC converter that converts DC power output from the DC system into predetermined power.
  • the power conversion device 2000 is a three-phase inverter connected between the power supply 1000 and the load 3000, converts the DC power supplied from the power supply 1000 into AC power, and supplies the AC power to the load 3000. As shown in FIG. 17, the power conversion device 2000 includes a main conversion circuit 2001 that converts DC power into AC power and outputs it, and a drive circuit 2002 that outputs a drive signal for driving each switching element of the main conversion circuit 2001. , and a control circuit 2003 that outputs a control signal for controlling the driving circuit 2002 to the driving circuit 2002 .
  • a load 3000 is a three-phase electric motor driven by AC power supplied from the power converter 2000 .
  • the load 3000 is not limited to a specific application, but is an electric motor mounted on various electrical equipment, such as a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an electric motor for an air conditioner.
  • the main converter circuit 2001 has a switching element and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 1000 is converted into AC power and supplied to the load 3000. .
  • the main conversion circuit 2001 according to the present embodiment is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. It can consist of six freewheeling diodes connected anti-parallel to the element.
  • the semiconductor device according to the first or second embodiment described above is applied to at least one of each switching element and each freewheeling diode of the main conversion circuit 2001 .
  • each upper and lower arm forms each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of each upper and lower arm, that is, the three output terminals of main conversion circuit 2001 are connected to load 3000 .
  • the drive circuit 2002 generates a drive signal for driving the switching element of the main converter circuit 2001 and supplies it to the control electrode of the switching element of the main converter circuit 2001 .
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the driving signal is a voltage signal (ON signal) greater than the threshold voltage of the switching element, and when maintaining the switching element in the OFF state, the driving signal is a voltage lower than the threshold voltage of the switching element. signal (off signal).
  • the control circuit 2003 controls the switching elements of the main conversion circuit 2001 so that the desired power is supplied to the load 3000 . Specifically, based on the power to be supplied to the load 3000, the time (on time) during which each switching element of the main converter circuit 2001 should be in the ON state is calculated. For example, the main conversion circuit 2001 can be controlled by pulse width modulation (PWM) control that modulates the ON time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 2002 so that an ON signal is output to the switching element that should be in the ON state at each time point, and an OFF signal is output to the switching element that should be in the OFF state. Drive circuit 2002 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • PWM pulse width modulation
  • the semiconductor device according to Embodiment 1 can be applied as the freewheeling diode of the main converter circuit 2001, and the semiconductor device according to Embodiment 2 can be applied as the switching element.
  • the semiconductor devices according to the first and second embodiments are applied to the power conversion device 2000 in this manner, they are usually embedded in gel, resin, or the like. Instead, the insulation protection of the semiconductor device is maintained by the configurations shown in the first and second embodiments. This makes it possible to improve reliability.
  • the power conversion device to which the semiconductor devices according to Embodiments 1 and 2 are applied is a two-level three-phase inverter. It can be applied to various power converters.
  • the power converter may be multi-level, such as tri-level.
  • the power converter When power is supplied to a single-phase load, the power converter may be a single-phase inverter.
  • the power conversion device When power is supplied to a DC load or the like, the power conversion device may be a DC/DC converter or an AC/DC converter.
  • the power conversion device to which the semiconductor devices according to Embodiments 1 and 2 are applied is not limited to one having an electric motor as a load. It can also be used as a power supply device for a power supply system, and can also be used as a power conditioner for a photovoltaic power generation system, an electric storage system, and the like.
  • the components described as being provided “one” in each of the above embodiments may be provided "one or more".
  • the components constituting the technology according to the present disclosure are conceptual units, and one component may include a plurality of structures, and one component may be a part of a certain structure. It may be.
  • the constituent elements of the technology according to the present disclosure include structures having other structures or shapes as long as they exhibit the same function.

Landscapes

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Abstract

半導体装置は、第１導電型のエピタキシャル層（３２）上に形成されたフィールド絶縁膜（３）と、フィールド絶縁膜（３）の内周端に乗り上げた表面電極（４）と、フィールド絶縁膜（３）の外周端に乗り上げた外周電極（５）とを備える。エピタキシャル層（３２）の表層部には、表面電極（４）に接続し、表面電極（４）の外周端よりも外側にまで延在する第２導電型のウェル領域（２）が形成されている。表面電極（４）の外周端、外周電極（５）の内周端およびフィールド絶縁膜（３）を覆うように、耐湿絶縁膜（７）が形成される。耐湿絶縁膜（７）上に、耐湿絶縁膜（７）から露出した表面電極（４）および外周電極（５）に接続する半絶縁膜（８）が形成される。エピタキシャル層（３２）の裏面（Ｓ１）側には裏面電極（１１）が形成される。

Description

半導体装置、電力変換装置および半導体装置の製造方法
　本開示は、半導体装置に関し、特に、表面保護膜を有する半導体装置に関する。
　パワーデバイス等に用いられる縦型の半導体装置において、耐圧性能を確保するために、ｎ型の半導体層の外周部のいわゆる終端領域に、ｐ型のガードリング領域（終端ウェル領域）を設ける技術が知られている。ガードリング領域を持つ半導体装置では、半導体装置の主電極に逆電圧が印加されたときに生じる電界が、ｎ型の半導体層とｐ型のガードリング領域との間のｐｎ接合が形成する空乏層によって緩和される。
　例えば下記の特許文献１には、ｐ型のガードリングの外端部上に絶縁膜を介して設けられた半絶縁膜と、当該半絶縁膜の内側の端部および外側の端部のそれぞれに接続された表面電極とを備えた構造の半導体装置が開示されている。この構造により、半導体装置の終端領域の電位勾配が一定に保たれ、より効果的に電界が緩和される。
　また、半導体装置の表面電極は、ワイヤーボンディングが行われる領域を除き、表面保護膜としてのポリイミドによって覆われたり、ゲルなどの封止材を用いて封止されたりすることがある。
特開平６－２７５８５２号公報
　ポリイミドなどの表面保護膜およびゲルなどの封止材は、高湿度下において水分を含みやすい。この水分は表面電極へ悪影響を及ぼす可能性がある。具体的には、表面電極が水分中に溶け出したり、表面電極が水分と反応して絶縁物が析出したりする場合がある。このような場合、表面電極と表面保護膜または封止ゲルとの界面で剥離が起こりやすい。表面保護膜または封止ゲルが剥離して生じた表面電極の外周における空洞は、リークパスとして作用して、半導体装置の絶縁信頼性を損なわせる可能性がある。また、表面保護膜の有無に関わらず、表面電極上に絶縁物が析出した場合、表面電極以外の材料に応力が加わり、半導体装置の絶縁信頼性を損なわせる可能性がある。
　本開示は上記のような問題を解決するためになされたものであり、絶縁信頼性の高い半導体装置を提供することを目的とする。
　本開示に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表面上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜よりも内側の前記半導体層の表面上に形成され、前記フィールド絶縁膜の内周端に乗り上げた表面電極と、前記フィールド絶縁膜よりも外側の前記半導体層の表面上に形成され、前記フィールド絶縁膜の外周端に乗り上げた外周電極と、前記半導体層の表層部に形成され、前記表面電極に接続し、且つ、前記表面電極の外周端よりも外側にまで延在する第２導電型のウェル領域と、前記表面電極の外周端、前記外周電極の内周端および前記フィールド絶縁膜を覆うように形成された耐湿絶縁膜と、前記耐湿絶縁膜上に形成され、前記耐湿絶縁膜から露出した前記表面電極および前記外周電極に接続する半絶縁膜と、前記半導体層の裏面側に形成された裏面電極と、を備える。
　本開示に係る半導体装置によれば、表面電極に絶縁物が析出することを防止することができる。それにより、半導体装置の絶縁信頼性の向上に寄与できる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す部分断面図である。 実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１の変形例１に係る半導体装置の構成を示す部分断面図である。 実施の形態１の変形例２に係る半導体装置の構成を示す部分断面図である。 実施の形態１の変形例３に係る半導体装置の構成を示す部分断面図である。 実施の形態１の変形例３に係る半導体装置の構成を示す部分断面図である。 実施の形態１に係る半導体装置の製造工程を示す部分断面図である。 実施の形態１に係る半導体装置の製造工程を示す部分断面図である。 実施の形態１に係る半導体装置の製造工程を示す部分断面図である。 実施の形態１に係る半導体装置の製造工程を示す部分断面図である。 実施の形態２に係る半導体装置の構成を示す部分断面図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態２に係る半導体装置のユニットセルの構成を示す部分断面図である。 実施の形態２の変形例１に係る半導体装置の構成を示す平面図である。 実施の形態２の変形例２に係る半導体装置の構成を示す部分断面図である。 実施の形態２の変形例２に係る半導体装置の構成を示す平面図である。 実施の形態３に係る電力変換装置が適用された電力変換システムの構成を示すブロック図である。
　以下、本開示に係る技術の実施の形態について説明する。本明細書において、半導体装置の「活性領域」とは、半導体装置がオン状態のときに主電流が流れる領域であり、半導体装置の「終端領域」とは、活性領域の周囲の領域であるものと定義される。また、半導体装置の「外側」とは、半導体装置の中央部から外周部へ向かう方向を意味し、半導体装置の「内側」とは「外側」とは反対の方向を意味する。また、不純物の導電型について、「第１導電型」をｎ型、「第２導電型」をｐ型と仮定して説明するが、それとは逆に、「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
　ここで、「ＭＯＳ」という用語は、古くは金属－酸化物－半導体の積層構造を表すものとして用いられ、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）では、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。例えば、ＭＯＳトランジスタにおいて、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜には高誘電率の材料が用いられるが、その材料は必ずしも酸化物には限定されない。
　従って、「ＭＯＳ」という用語は、必ずしも金属－酸化物－半導体の積層構造のみに限定して用いられるものではなく、それは本明細書でも同様である。すなわち、技術常識に鑑みると、「ＭＯＳ」は、Metal-Oxide-Semiconductorの略語としてのみならず、広く導電体－絶縁体－半導体の積層構造をも含むものとして定義される。
　また、以下の説明において、「～上」および「～を覆う」と記載されていても、構成要素間に介在物が存在することは妨げられない。例えば、「Ａ上に設けられたＢ」または「Ａを覆うＢ」などと記載されていても、ＡとＢとの間に他の構成要素が設けられる場合もあり得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が用いられることがあるが、これらの用語は、説明の便宜上用いられており、実使用時の方向とは関係しない。
　以下に示す図面は模式的なものである。そのため、図面に示されている要素のサイズ、位置およびそれらの相互関係は、正確なものとは限らず、適宜変更され得る。また、異なる図面に示されている要素のサイズおよび位置の相互関係も、正確なものとは限らず、適宜変更され得る。
　各図面においては、他の図面に示したものと同様の名称および機能を持つ構成要素には、それと同じ参照符号を付している。そのため、先に他の図面を用いて説明したものと同様の要素については、冗長な説明を避けるために、説明を省略することもある。
　＜実施の形態１＞
　［装置構成］
　図１は、実施の形態１に係る半導体装置であるショットキーバリアダイオード（ＳＢＤ）１００の部分断面図である。図２は、ＳＢＤ１００の平面図であり、図２のＡ－Ａ線に沿った矢視断面図が図１に相当する。図１の左側部分は、ＳＢＤ１００のオン状態において主電流が流れる活性領域であり、図１の右側部分は、ＳＢＤ１００の活性領域の外側の領域である終端領域である。以下、活性領域に相当する領域を「内側領域ＲＩ」と称し、終端領域に相当する領域を「外側領域ＲＯ」と称す。
　図１のように、ＳＢＤ１００は、単結晶基板３１とその上に形成されたエピタキシャル層３２とで構成されるエピタキシャル基板３０を用いて形成されている。単結晶基板３１は、ｎ型（第１導電型）の炭化珪素（ＳｉＣ）から成る半導体基板であり、エピタキシャル層３２は、単結晶基板３１上にエピタキシャル成長させたＳｉＣから成る半導体層である。すなわち、ＳＢＤ１００は、ＳｉＣ－ＳＢＤである。本実施の形態では、４Ｈのポリタイプを有するエピタキシャル基板３０を用いた。
　ここで、図１におけるエピタキシャル基板３０の上側を「表側」、下側を「裏側」と定義し、以下、エピタキシャル基板３０の裏側の主面を「裏面Ｓ１」、表側の主面を「表面Ｓ２」と称す。また、エピタキシャル基板３０の裏面Ｓ１は、単結晶基板３１の主面でもあるため、これを「単結晶基板３１の表面Ｓ２」ということもある。同様に、エピタキシャル基板３０の表面Ｓ２は、エピタキシャル層３２の主面でもあるため、これを「エピタキシャル層３２の表面Ｓ２」ということもある。
　終端領域におけるエピタキシャル層３２の表側の表層部には、ｐ型（第２導電型）の終端ウェル領域２が選択的に形成されている。終端ウェル領域２は、平面視で活性領域を取り囲むフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。また、図１に示すように、終端ウェル領域２の内側の端部（「内周端」ともいう）が、活性領域である内側領域ＲＩと、終端領域である外側領域ＲＯとの境界として規定される。
　エピタキシャル層３２の終端ウェル領域２を除いたｎ型の領域は、ドリフトによって電流が流れるドリフト層１である。ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ここでは、ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下とした。
　終端ウェル領域２は、不純物濃度の異なる複数の領域を含んでいてもよい。また、終端ウェル領域２の個数は１つに限られず、例えば、互いに離間して入れ子状に配設された複数の終端ウェル領域２が外側領域ＲＯに設けられてもよい。つまり、終端ウェル領域２は複数に分割されていてもよい。
　エピタキシャル基板３０の表面Ｓ２上には、フィールド絶縁膜３、表面電極４、外周電極５、耐湿絶縁膜７、半絶縁膜８および表面保護膜１０が設けられている。また、エピタキシャル基板３０の裏面Ｓ１上には、裏面電極１１が設けられている。なお、図２の平面図では、エピタキシャル基板３０と表面電極４のみが示されており、他の要素の図示は省略している。
　フィールド絶縁膜３は、終端ウェル領域２の一部を覆い、終端ウェル領域２の外側の端部（「外周端」ともいう）を超えて終端ウェル領域２の外側にまで延在している。ただし、フィールド絶縁膜３はエピタキシャル基板３０の外周端にまでは達しておらず、フィールド絶縁膜３の外側にエピタキシャル基板３０の表面Ｓ２が露出している。また、フィールド絶縁膜３の中央部には、エピタキシャル基板３０の活性領域の表面Ｓ２を露出する開口が形成されている。
　表面電極４は、内側領域ＲＩと外側領域ＲＯとに跨がって形成され、エピタキシャル基板３０の表面Ｓ２の少なくとも一部と接続する。本実施の形態では、表面電極４は、内側領域ＲＩの全体に渡って設けられ、外側領域ＲＯにおいて終端ウェル領域２と接続している。終端ウェル領域２は、表面電極４の外周部に接続し、表面電極４の外周端よりも外側にまで延在する。また、表面電極４の外周端は、フィールド絶縁膜３の内周端に乗り上げている。
　表面電極４の材料は、ｎ型のＳｉＣ半導体であるドリフト層１とのショットキー接合を形成する金属であればよく、例えば、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）またはＷ（タングステン）等を用いることができる。また、表面電極４は、上記のいずれかの材料の上に、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｍｏ、Ｎｉのいずれかの金属、またはＡｌ－ＳｉのようなＡｌ合金を積層してなる積層構造であってもよい。
　外周電極５は、終端ウェル領域２よりも外側に、終端ウェル領域２から離間して設けられており、エピタキシャル基板３０の外側領域ＲＯの表面Ｓ２の少なくとも一部と接続する。本実施の形態では、外周電極５の内周端はフィールド絶縁膜３の外周端に乗り上げている。
　外周電極５の材料としては、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）のいずれの金属、またはＡｌ－ＳｉのようなＡｌ合金を用いることができる。また、外周電極５は、外周電極５をそれらの材料のうちの２つ以上からなる積層構造としてもよい。
　耐湿絶縁膜７は、外側領域ＲＯにおいてフィールド絶縁膜３の少なくとも一部の上に設けられる。耐湿絶縁膜７の内周端は表面電極４の外周端に乗り上げており、耐湿絶縁膜７の外周端は外周電極５の内周端に乗り上げている。よって、表面電極４の外周端面および外周電極５の内周端面は、耐湿絶縁膜７で覆われる。ただし、耐湿絶縁膜７は、表面電極４および外周電極５の全体を覆ってはおらず、表面電極４の外周部以外の部分および外周電極５の内周部以外の部分は、耐湿絶縁膜７から露出している。
　耐湿絶縁膜７の材料としては、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ等の耐湿性の高い絶縁膜が用いられる。本実施の形態では、耐湿絶縁膜７の材料にＳｉＮが用いられ、その抵抗率は１×１０１２Ω・ｃｍ以上である。このＳｉＮの膜厚は、１００ｎｍ以上２０００ｎｍ以下、好ましくは３００ｎｍ以上１５００ｎｍ以下、より好ましくは５００ｎｍ以上１０００ｎｍ以下であり、例えば５００ｎｍとすることができる。
　半絶縁膜８は、半絶縁性（抵抗率が比較的高い導電性）の膜で形成され、耐湿絶縁膜７を覆うように設けられる。また、半絶縁膜８は、耐湿絶縁膜７よりも内側の領域で、耐湿絶縁膜７から露出した表面電極４に接続し、耐湿絶縁膜７よりも外側の領域で、耐湿絶縁膜７から露出した外周電極５に接続する。
　半絶縁膜８の材料としては、ＳＩｎＳｉＮ（Semi-Insulated SiN）やＳＩＰＯＳ（Semi-Insulated Polycrystalline Silicon）等を用いることができる。本実施の形態では、半絶縁膜８の材料としてＳＩｎＳｉＮが用いられ、その抵抗率は１×１０１２Ω・ｃｍ未満である。なお、半絶縁膜８は、表面電極４および外周電極５と接する下層の部分が半絶縁性を有していればよい。よって、半絶縁膜８は、反絶縁性材料の上に、例えば耐湿性の高いＳｉＮ膜などを積層してなる積層構造であってもよい。
　表面保護膜１０は、半絶縁膜８上に形成され、表面電極４の外周端および外周電極５を覆っている。表面保護膜１０の材料は、ポリイミド、ポリベンゾオキサールなど、応力を緩和できる絶縁性の樹脂材料であることが好ましい。なお、ＳＢＤ１００がシリコーンゲルなどの弾性率の低い封止ゲルで覆われて使用される場合、表面保護膜１０は省略される場合がある。
　内側領域ＲＩにおいては、耐湿絶縁膜７、半絶縁膜８および表面保護膜１０に、表面電極４のワイヤーボンディングなどを行う領域を露出する開口が設けられている。また、外側領域ＲＯにおいては、耐湿絶縁膜７、半絶縁膜８および表面保護膜１０に、エピタキシャル基板３０のダイシングなどを行う領域を露出する開口が設けられている。
　図１は、実施の形態１に係るＳＢＤ１００の終端部の一断面（図２のＡ－Ａ線に沿った断面）を示したものであるが、ＳＢＤ１００の全周に渡って、図１と同様の断面構造を持つことが好ましい。すなわち、耐湿絶縁膜７は、平面視で、表面電極４の外周端の全周および外周電極５の内周端の全周を覆っていることが好ましい。
　本実施の形態では、エピタキシャル基板３０の材料をＳｉＣとした。ＳｉＣ半導体は、Ｓｉ半導体より広いワイドバンドギャップを有し、ＳｉＣ半導体装置は、Ｓｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。ただし、エピタキシャル基板３０の材料はＳｉＣに限定されず、Ｓｉでもよいし、例えば窒化ガリウム（ＧａＮ）など他のワイドバンドギャップ半導体でもよい。
　また、本実施の形態に係る半導体装置は、ＳＢＤ以外のダイオード、例えば、ｐｎ接合ダイオードや、ジャンクションバリアショットキー（Junction Barrier Schottky：ＪＢＳ）ダイオードであってもよい。
　［変形例１］
　図３は、実施の形態１の変形例１に係るＳＢＤ１０１の構成を示す断面図である。図３のＳＢＤ１０１においては、終端ウェル領域２が複数に分割されている。フィールド絶縁膜３は、複数の終端ウェル領域２のそれぞれの上に開口を有している。フィールド絶縁膜３の上には複数に分割された終端ウェル領域２のそれぞれに接続する複数の補助電極６が形成されている。補助電極６は、フィールド絶縁膜３の開口を通して、対応する終端ウェル領域２に接続されている。つまり、複数の補助電極６は、複数の終端ウェル領域２に接続し、且つ、フィールド絶縁膜３に乗り上げている。
　耐湿絶縁膜７は、複数の補助電極６を覆うように設けられ、複数の補助電極６のそれぞれの上に開口を有している。耐湿絶縁膜７の上に形成された半絶縁膜８は、耐湿絶縁膜７の開口を通して複数の補助電極６に接続される。
　補助電極６の材料は、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）いずれかを含む金属、または、Ａｌ－Ｓｉ（珪素）のようなＡｌ合金等を用いることができる。補助電極６は、これらの材料のうちの２つ以上からなる積層構造であってもよい。
　［変形例２］
　図４は、実施の形態１の変形例２に係るＳＢＤ１０２の構成を示す断面図である。図４のＳＢＤ１０２においては、フィールド絶縁膜３および耐湿絶縁膜７が、終端ウェル領域２を含むエピタキシャル基板３０の表面Ｓ２を露出する開口を有している。半絶縁膜８は、その開口を通して、終端ウェル領域２を含むエピタキシャル基板３０と接続している。
　［変形例３］
　図５は、実施の形態１の変形例３に係るＳＢＤ１０３の構成を示す断面図である。図５のＳＢＤ１０３において、耐湿絶縁膜７は、その端縁部とは別の位置に開口を有しており、半絶縁膜８は、その開口を通して、表面電極４および外周電極５に接続される。つまり、耐湿絶縁膜７は、耐湿絶縁膜７の内周端と外周端との間に、半絶縁膜８が表面電極４と接続するための開口と、半絶縁膜８が外周電極５に接続するための開口とが設けられている。
　本変形例では、耐湿絶縁膜７の外周端が、外周電極５よりも外側に位置してもよい。つまり、図６に示すＳＢＤ１０４のように、耐湿絶縁膜７は、外周電極５の内周端だけでなく外周端も覆っていてもよい。また、半絶縁膜８も、外周電極５よりも外側の耐湿絶縁膜７上にまで延在してもよい。
　［動作］
　次に、図１を用いて説明した実施の形態１のＳＢＤ１００の動作について説明する。裏面電極１１に、表面電極４の電位を基準として負の電圧を印加すると、ＳＢＤ１００は、表面電極４から裏面電極１１に向けて電流が流れる状態、すなわち導通状態（オン状態）となる。反対に、裏面電極１１に、表面電極４の電位を基準として正の電圧を印加すると、ＳＢＤ１００は阻止状態（オフ状態）となる。
　ＳＢＤ１００がオフ状態にある場合、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面付近には、大きな電界がかかる。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極１１への電圧が、最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＳＢＤ１００が使用されるように定格電圧が定められる。
　オフ状態においては、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、単結晶基板３１へ向かう方向（下方向）とドリフト層１の外周方向（右方向）とに空乏層が広がる。また、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、終端ウェル領域２内にも空乏層が広がり、その広がり具合は終端ウェル領域２の濃度に大きく依存する。すなわち、終端ウェル領域２の濃度が高くなると、終端ウェル領域２内では空乏層の広がりが抑制され、終端ウェル領域２の内部の空乏層の先端位置が終端ウェル領域２とドリフト層１との境界に近い位置となる。
　ここで、高湿度下でＳＢＤ１００をオフ状態とした場合を考える。表面保護膜１０がポリイミド等で構成される場合、高湿度下では表面保護膜１０が多くの水分を含有する。この水分が表面電極４および外周電極５の表面に達すると、オフ状態のＳＢＤ１００に印加される電圧により、表面電極４が陰極、外周電極５が陽極として作用する。表面保護膜１０が形成されない場合においても、封止ゲルに多くの水分が透過してＳＢＤ１００に到達し、同様に表面電極４が陰極、外周電極５が陽極として作用する。
　陰極となる表面電極４の近傍では、上記水分について、以下の化学式（１）で表される酸素の還元反応、および、化学式（２）で表される水素の生成反応が生じる。
　Ｏ２ ＋ ２Ｈ２Ｏ ＋ ４ｅ－ → ４ＯＨ－　　・・・（１）
　Ｈ２Ｏ ＋ ｅ－ → ＯＨ－ ＋ １／２Ｈ２　　・・・（２）
　これに伴い、表面電極４の近傍で水酸化物イオンの濃度が増加する。水酸化物イオンは、表面電極４と化学的に反応する。例えば表面電極４がアルミニウムで構成される場合は、上記化学反応によってアルミニウムが水酸化アルミニウムとなることがある。また、水酸化アルミニウムは周囲の温度やｐＨなどにより酸化アルミニウムとなることがある。
　また、陽極となる外周電極５の近傍では、例えば表面電極４がアルミニウムで構成される場合は、アルミニウムがＡｌ３＋となって溶けだし、周囲の水分と反応して水酸化アルミニウムまたは酸化アルミニウムとなる。
　これらの水酸化アルミニウムまたは酸化アルミニウムは表面電極４および外周電極５の表面に絶縁物として析出する。この析出によって表面電極４および外周電極５の上の膜が割れたり押し上げられたりして剥離し、剥離が進展してフィールド絶縁膜３の上部に空洞部が形成されると、空洞部に水分が入り込む。この空洞部に入り込んだ水分は、過剰なリーク電流や、空洞部での気中放電などを生じさせ、ＳＢＤの素子破壊を引き起こす原因となり得る。また、絶縁物の析出により体積膨張が生じた場合、表面電極４および外周電極５の下のフィールド絶縁膜３やエピタキシャル基板３０に応力が加わり、ＳＢＤ１００の物理的な破壊を引き起こして素子破壊を引き起こす原因となり得る。
　上記の水酸化アルミニウムまたは酸化アルミニウムの析出反応は、電界強度により加速される。特に表面電極４の外周端部や外周電極５の内周端部は高電界になりやすく、またエピタキシャル基板３０が炭化珪素からなる場合はドリフト層１が高濃度になるため電界強度がより一層高くなり、水酸化アルミニウムまたは酸化アルミニウムの析出反応が加速される。
　また、上述した特許文献１の半導体装置では、半絶縁膜８が表面電極４の外周端と外周電極５の内周端とに接続した構造となり、表面保護膜１０の水分が半絶縁膜８を通して表面電極４および外周電極５の端部に到達するとともに、半絶縁膜８を通して表面電極４と外周電極５との間で電子の交換が行われ、水酸化アルミニウムまたは酸化アルミニウムの析出反応がより一層加速される。さらに、半絶縁膜８の導電性により表面電極４の外周端部および外周電極５の内周端部の周辺で電位勾配が発生しやすく、電界強度による水酸化アルミニウムまたは酸化アルミニウムの析出反応の加速も生じる可能性がある。
　これに対し、実施の形態１のＳＢＤ１００においては、耐湿絶縁膜７が表面電極４の外側端面および外周電極５の内側端面を覆っている。これにより、特に水酸化アルミニウムまたは酸化アルミニウムが析出しやすい表面電極４の外周端部および外周電極５の内周端部に水分が到達することが防止される。その結果、表面電極４の外周端部および外周電極５の内周端部の周辺に水酸化アルミニウムまたは酸化アルミニウムが析出することを抑制することができる。
　また、実施の形態１のＳＢＤ１００では、半絶縁膜８が、耐湿絶縁膜７から露出した表面電極４および外周電極５と接続しているため、表面電極４から外周電極５にかけて緩やかな電位勾配が形成される。よって、終端ウェル領域２の周辺において過度な電界集中の発生を抑制することができる。
　以上の効果は、実施の形態１の変形例１～３で説明したＳＢＤ１０１～１０４においても得られる。
　図３に示すＳＢＤ１０１においては、電界が集中しやすい補助電極６の内周端および外周端が耐湿絶縁膜７に覆われている。このため、補助電極６の内周端部および外周端部に水分が到達しにくく、水酸化アルミニウムまたは酸化アルミニウムの析出を抑制することができる。また、耐湿絶縁膜７の開口部を通して半絶縁膜８が補助電極６と接続しているため、離間して形成された複数の終端ウェル領域２の電位を固定し、終端ウェル領域２の周辺の電界集中をより効果的に緩和することができる。
　図４に示すＳＢＤ１０２においては、半絶縁膜８が、終端ウェル領域２を含むエピタキシャル基板３０と接続している。これにより、終端ウェル領域２の周辺が高電界になった際に生じる固定電荷が半絶縁膜８を通して排出されるため、半導体装置の高電圧印加時における信頼性を高めることができる。
　図５に示すＳＢＤ１０３においては、半絶縁膜８は、耐湿絶縁膜７の端縁部とは別の位置に設けられた開口を通して、表面電極４および外周電極５に接続される。表面電極４および外周電極５の表面に絶縁膜等の端縁部が位置する場合、構造上、水分が滞留しやすく、表面電極４および外周電極５の表面上に水酸化アルミニウムまたは酸化アルミニウムの析出反応が生じやすい。特に、半絶縁膜８の端縁部が表面電極４および外周電極５の表面に位置する場合、半絶縁膜８を通して表面電極４および外周電極５との電子の交換が行われるため、表面電極４および外周電極５の表面上の水酸化アルミニウムまたは酸化アルミニウムの析出反応が加速される。ＳＢＤ１０３においては、半絶縁膜８の端縁部が表面電極４および外周電極５の表面から離れているため、表面電極４および外周電極５の表面上の水酸化アルミニウムまたは酸化アルミニウムの析出反応を抑制することができる。
　図６に示すＳＢＤ１０４においては、耐湿絶縁膜７が外周電極５の内側端面および外側端面の両方を覆っている。それにより、外周電極５の表面の全てにおいて水酸化アルミニウムまたは酸化アルミニウムの析出反応を抑制することができる。また、ＳＢＤ１０４では、外周電極５よりも外側の領域において、耐湿絶縁膜７および半絶縁膜８がフィールド絶縁膜３に乗り上げる構成となっている。よって、外周電極５よりも外側においてエピタキシャル基板３０の陽極となりうる領域がフィールド絶縁膜３および耐湿絶縁膜７に覆われることになり、エピタキシャル基板３０の陽極酸化による絶縁物析出を抑制することができる。
　［製造方法］
　以下、実施の形態１に係るＳＢＤ１００の製造方法について説明する。
　はじめに、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。ここでは、単結晶基板３１は４Ｈのポリタイプを有するＳｉＣ基板であり、４度または８度のオフ角を有しているものとする。
　次に、単結晶基板３１上でＳｉＣのエピタキシャル成長を行い、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成する。その結果、単結晶基板３１およびエピタキシャル層３２からなるエピタキシャル基板３０が得られる。
　次に、フォトリソグラフィー工程によって、エピタキシャル層３２上に、予め定められたパターンのレジストマスクを形成し、当該レジストマスクを注入マスクとして用いてＡｌまたはＢ（ホウ素）などのｐ型不純物（アクセプタ）をイオン注入することにより、エピタキシャル層３２の上層部にｐ型の終端ウェル領域２を形成する。終端ウェル領域２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下が好ましく、例えば１．０×１０１３／ｃｍ２とする。
　終端ウェル領域２を形成するイオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ－２］から換算された不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。
　終端ウェル領域２を形成する際、複数のループ状のｐ型の不純物領域が入れ子状に形成されるように、レジストマスクをパターニングしておくことで、図３のＳＢＤ１０１のように複数に分割された終端ウェル領域２を形成することができる。また、レジストマスクのパターニングとイオン注入の工程を繰り返すことで、不純物濃度が異なる複数の領域からなる終端ウェル領域２を形成することができる。
　終端ウェル領域２の形成後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下のアニールが行われる。このアニールにより、イオン注入で添加された不純物が活性化される。
　次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、フィールド絶縁膜３となる厚さ１μｍのＳｉＯ２膜を堆積する。その後、フォトリソグラフィー工程によりＳｉＯ２膜上に予め定められたパターンのレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてＳｉＯ２をエッチングすることにより、フィールド絶縁膜３を形成する。このエッチングでは、表面電極４および外周電極５とエピタキシャル基板３０とが接触する領域のＳｉＯ２膜が除去される。また、図３のＳＢＤ１０１を形成する場合には、補助電極６とエピタキシャル基板３０が接触する領域のＳｉＯ２膜も除去される。
　次に、エピタキシャル層３２上に例えばスパッタ法により、例えば、厚み１００ｎｍのＴｉ膜、厚み３μｍのＡｌ膜をこの順に形成する。その後、フォトリソグラフィー工程により、Ａｌ膜上に、予め定められたパターンのレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてＡｌ膜のＲＩＥ（Reactive Ion Etching）を行うことで、表面電極４および外周電極５を形成する。図３のＳＢＤ１０１を形成する場合には、この工程で補助電極６を形成することができる。
　次に、例えばプラズマＣＶＤにより、耐湿絶縁膜７となるＳｉＮ膜を形成する。このとき、ＳｉＮ膜の原料となるシランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）または窒素ガス（Ｎ２）との流量比や、成膜温度、パワー密度等を調整することで、ＳｉＮ膜の抵抗率が１×１０１２Ω・ｃｍ以上となるようにする。ＳｉＮ膜の抵抗率は屈折率と相関があり、屈折率はおおむね２．２以下となる。その後、フォトリソグラフィー工程により、ＳｉＮ膜上に、予め定められたパターンのレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてＳｉＮ膜をエッチングすることにより、耐湿絶縁膜７を形成する。このエッチングでは、半絶縁膜８と表面電極４とを接続させる領域および半絶縁膜８と外周電極５とを接続させる領域のＳｉＮ膜が除去される。また、図３のＳＢＤ１０１を形成する場合には、半絶縁膜８と補助電極６とを接続させる領域のＳｉＮ膜も除去される。
　耐湿絶縁膜７となるＳｉＮ膜は、熱ＣＶＤにより形成することもでき、この場合は化学量論的によりＳｉ３Ｎ４に近い組成となる。Ｓｉ３Ｎ４の屈折率は２．０以上２．１以下程度である。このため、熱ＣＶＤにより形成したＳｉＮ膜はより耐湿性、絶縁性に優れた膜となるが、成膜温度がプラズマＣＶＤと比べて非常に高くなる。そのため、表面電極４などの材料にＡｌを含む材料が用いられる場合は、Ａｌの融点を超える成膜温度となり、熱ＣＶＤによりＳｉＮ膜を形成することができない。表面電極４などの材料が例えばＣｕ等であり、Ａｌを含まない場合には、熱ＣＶＤによりＳｉＮ膜を形成することが可能となる。
　次に、例えばプラズマＣＶＤにより、半絶縁膜８となるＳＩｎＳｉＮ膜を形成する。このとき、原料となるシランガス（ＳｉＨ４）などの流量を調整することで、ＳＩｎＳｉＮ膜の抵抗率が１×１０１２Ω・ｃｍ未満となるようにする。ＳＩｎＳｉＮ膜の抵抗率は屈折率と相関があり、屈折率はおおむね２．２を超えるが、製造方法等により膜中の結合状態が変化して２．２以下となる場合がある。その後、フォトリソグラフィー工程によりＳＩｎＳｉＮ膜上に予め定められたパターンのレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてＳＩｎＳｉＮ膜をエッチングすることにより、半絶縁膜８を形成する。このエッチングでは、ワイヤーボンディングおよびダイシング等を行う領域のＳＩｎＳｉＮ膜が除去される。
　半絶縁膜８の材料を形成する際、ＳＩｎＳｉＮ膜上に、耐湿性、絶縁性の高いＳｉＮ膜を形成することで、半絶縁膜８を積層構造としてもよい。
　ＳｉＮ膜およびＳＩｎＳｉＮ膜は同じ工程でエッチングすることができる。このため、耐湿絶縁膜７および半絶縁膜８をＳｉＮ膜およびＳＩｎＳｉＮ膜で形成する場合、耐湿絶縁膜７および半絶縁膜８のパターニングは以下のような手順で行ってもよい。
　まず、耐湿絶縁膜７となるＳｉＮ膜を、表面電極４、外周電極５およびフィールド絶縁膜３を覆うように形成し、図７のように、半絶縁膜８と表面電極４とを接続させる領域および半絶縁膜８と外周電極５とを接続させる領域のＳｉＮ膜を除去して、耐湿絶縁膜７に開口を形成する第１のエッチング工程を行う。第１のエッチング工程では、ワイヤーボンディングおよびダイシング等を行う領域のＳｉＮ膜を残しておく。
　その後、図８のように、耐湿絶縁膜７を覆うように、半絶縁膜８となるＳＩｎＳｉＮ膜を形成する。そして、同一のエッチングマスクを用いてＳｉＮ膜（耐湿絶縁膜７）および半絶縁膜８（ＳＩｎＳｉＮ膜）の両方をエッチングすることで、図９のように、ワイヤーボンディングおよびダイシング等を行う領域に、耐湿絶縁膜７および半絶縁膜８を貫通する開口を形成する第２のエッチング工程を行う。ワイヤーボンディングを行う領域の開口には、表面電極４の一部が露出し、ダイシングを行う領域にはフィールド絶縁膜３が露出する。
　このような手順で耐湿絶縁膜７および半絶縁膜８のパターニングを行うことで、表面電極４、外周電極５およびフィールド絶縁膜３へのオーバーエッチングの回数を少なくでき、エッチングによる表面電極４、外周電極５およびフィールド絶縁膜３のダメージが抑えられる。表面電極４および外周電極５の表面のオーバーエッチングによる変質を抑制することで、絶縁物の析出等が起こりやすい状態となることが抑制される効果も期待できる。
　なお、図７～図９に示した例では、フィールド絶縁膜３が外周電極５よりも外側の領域にも設けられており、ＳｉＮ膜およびＳＩｎＳｉＮ膜のエッチングを行う際のエピタキシャル基板３０へのダメージを抑制している。
　また、ＳｉＮ膜とＳｉＯ２膜とは同じ工程でエッチングすることができる。そのため、図４のＳＢＤ１０２を形成する場合には、図１０のように、耐湿絶縁膜７のＳｉＮ膜をパターニングするエッチングで、ＳｉＯ２膜からなるフィールド絶縁膜３に、半絶縁膜８と終端ウェル領域２を含むエピタキシャル基板３０とを接続させるための開口を形成してもよい。また、このエッチングは、上述した第１のエッチング工程で行ってもよい。すなわち、第１のエッチング工程において、耐湿絶縁膜７およびフィールド絶縁膜３の両方を貫通してエピタキシャル層３２の一部を露出させる開口をさらに形成してもよい。
　耐湿絶縁膜７および半絶縁膜８を形成した後は、例えば感光性ポリイミドを、表面電極４、外周電極５、フィールド絶縁膜３、耐湿絶縁膜７、半絶縁膜８およびエピタキシャル基板３０の表面Ｓ２を覆うように塗布し、フォトリソグラフィー工程により予め定められたパターンを有する表面保護膜１０を形成する。なお、ＳＢＤ１００がシリコーンゲルなどの弾性率の低い封止ゲルで覆われて使用される場合、表面保護膜１０の形成は省略してもよい。
　その後、エピタキシャル基板３０の裏面Ｓ１上に、例えばスパッタ法により、裏面電極１１を形成することで、図１に示したＳＢＤ１００の構成が得られる。
　なお、裏面電極１１の形成は、表面電極４および外周電極５を形成する工程の前または後に行われてもよい。裏面電極１１の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのうちの１つまたは複数を含む金属等を用いることができる。裏面電極１１の厚みは、５０ｎｍ以上２μｍ以下が好ましく、例えば、それぞれ厚み１μｍ以下のＴｉとＡｕとの２層膜（Ｔｉ／Ａｕ）で裏面電極１１を形成してもよい。
　［まとめ］
　実施の形態１およびその変形例によれば、表面電極４の外周端部および外周電極５の内周端部に絶縁物が析出することが抑制される。また、終端領域の電位勾配が緩やかになり、過度な電界集中が抑制され、ＳＢＤの絶縁信頼性を高めることができる。
　＜実施の形態２＞
　［装置構成］
　図１１は、実施の形態２に係る半導体装置であるＭＯＳＦＥＴ２００の構成を示す部分断面図である。図１２は、ＭＯＳＦＥＴ２００の平面図であり、図１２のＢ－Ｂ線に沿った矢視断面図が図１１に相当する。また、図１３は、活性領域である内側領域ＲＩに形成されるＭＯＳＦＥＴの最小単位構造であるユニットセルＵＣの構成を示す断面図である。ＭＯＳＦＥＴ２００の内側領域ＲＩには、図１３に示すユニットセルＵＣが複数配列されている（図１１の左端部分には最外周のユニットセルＵＣが示されている）。なお、図１１～図１３においては、図１および図２に示した実施の形態１に係るＳＢＤ１００の構成要素と同一の機能を有する要素には、それと同一の符号を付しているため、ここでは実施の形態１と重複する説明は省略する。
　図１１のように、ＭＯＳＦＥＴ２００は、単結晶基板３１とその上に形成されエピタキシャル層３２とで構成されるエピタキシャル基板３０を用いて形成されている。単結晶基板３１は、ｎ型（第１導電型）の炭化珪素（ＳｉＣ）から成る半導体基板であり、エピタキシャル層３２は、単結晶基板３１上にエピタキシャル成長させたＳｉＣから成る半導体層である。すなわち、ＭＯＳＦＥＴ２００は、ＳｉＣ－ＭＯＳＦＥＴである。本実施の形態では、４Ｈのポリタイプを有するエピタキシャル基板３０を用いた。
　活性領域におけるエピタキシャル層３２の表側の表層部には、ｐ型（第２導電型）の素子ウェル領域９が選択的に形成されている。また、素子ウェル領域９の表層部には、ｎ型のソース領域１５と、素子ウェル領域９よりも不純物のピーク濃度が高いｐ型のコンタクト領域１９が、それぞれ選択的に形成されている。
　終端領域におけるエピタキシャル層３２の表側の表層部には、活性領域を取り囲むように、ｐ型の終端ウェル領域２０が選択的に形成されている。終端ウェル領域２０は、内側領域ＲＩと外側領域ＲＯとの境界に接する高濃度領域２１と、高濃度領域２１を取り囲むように高濃度領域２１から外側へ延在し、高濃度領域２１より不純物のピーク濃度が低い低濃度領域２２とを備えている。さらに、高濃度領域２１の表層部には、高濃度領域２１より不純物のピーク濃度が高い終端コンタクト領域２９が設けられている。終端コンタクト領域２９の導電型はｎ型でもよい。さらに、エピタキシャル層３２の外周部の表層部には、ｎ型の外周コンタクト領域２５が形成されている。外周コンタクト領域２５の導電型はｐ型でもよい。
　以上の不純物領域（素子ウェル領域９、ソース領域１５、コンタクト領域１９、終端ウェル領域２０および外周コンタクト領域２５）を除くエピタキシャル層３２のｎ型の領域は、ドリフトによって電流が流れるドリフト層１である。ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ここでは、ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下とした。
　終端ウェル領域２０は、平面視で活性領域を取り囲むフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。また、図１１に示すように、終端ウェル領域２０の内側（内周側）の端部を境にして、それよりも内側を活性領域である内側領域ＲＩ、外側を終端領域である外側領域ＲＯと定義されている。
　活性領域におけるエピタキシャル基板３０の表面Ｓ２上には、ソース領域１５、素子ウェル領域９およびドリフト層１に跨がるようにゲート絶縁膜１２が形成されており、その上にゲート電極１３が形成されている。ゲート絶縁膜１２およびゲート電極１３で覆われた素子ウェル領域９の表層部、すなわち、素子ウェル領域９におけるソース領域１５とドリフト層１との間の部分は、ＭＯＳＦＥＴ２００がオンしたときに反転チャネルが形成されるチャネル領域である。
　活性領域において、ゲート電極１３は層間絶縁膜１４で覆われており、層間絶縁膜１４の上に、表面電極であるソース電極４１が形成されている。よって、ゲート絶縁膜１２とゲート電極１３との間は、層間絶縁膜１４によって電気的に絶縁されている。図１２のように、ソース電極４１は、内側領域ＲＩの全体に渡るように設けられている。
　ソース電極４１は、層間絶縁膜１４に形成されたコンタクトホールを通してソース領域１５およびコンタクト領域１９に接続されている。ソース電極４１とコンタクト領域１９とはオーミックコンタクトを形成している。また、エピタキシャル基板３０の裏面Ｓ１上には、ドレイン電極として機能する裏面電極１１が形成されている。
　図１１のように、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１４およびソース電極４１の一部は、内側領域ＲＩと外側領域ＲＯとの境界を越えて、外側領域ＲＯにまで延在している。外側領域ＲＯに引き出されたソース電極４１は、層間絶縁膜１４に形成されたコンタクトホールを通して、終端ウェル領域２０内の終端コンタクト領域２９とオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。また、外側領域ＲＯに引き出されたゲート電極１３は、ゲート絶縁膜１２を介して終端ウェル領域２０の高濃度領域２１上に配設され、高濃度領域２１と同様に平面視でフレーム状に延在する。
　外側領域ＲＯに引き出されたゲート電極１３には、層間絶縁膜１４上に形成されたゲート配線電極４２が、層間絶縁膜１４に設けられた開口を通して接続している。ゲート配線電極４２は、ソース電極４１とドレイン電極である裏面電極１１との間の電気的経路を制御するためのゲート信号（制御信号）を受けるための制御配線電極であり、ソース電極４１とは離間して設けられ、電気的にもソース電極４１から絶縁されている。
　図１２に示されるように、ゲート配線電極４２は、ソース電極４１を囲むように設けられたゲート配線４２ｗと、ワイヤーボンディングが行われるゲートパッド４２ｐとを含んでいる。本実施の形態では、ソース電極４１は平面視で矩形であり、ゲートパッド４２ｐは、矩形のソース電極４１の一辺に形成された凹部に入り込むように設けられている。図１１に示されるゲート配線電極４２は、ゲート配線４２ｗに相当する。なお、図１２の平面図では、エピタキシャル基板３０、ソース電極４１およびゲート配線電極４２のみが示されており、他の要素の図示は省略している。
　図１２では、ゲート配線４２ｗとゲートパッド４２ｐとが直接接続されているが、ゲート配線４２ｗとゲートパッド４２ｐは、互いに離間し、層間絶縁膜１４の下のゲート電極１３を通して電気的に接続される構成としてもよい。
　フィールド絶縁膜３は、エピタキシャル基板３０の外側領域ＲＯの表面Ｓ２上に設けられ、高濃度領域２１の一部と低濃度領域２２の全体とを覆い、エピタキシャル基板３０の端縁部近傍まで延在する。フィールド絶縁膜３は、内側領域ＲＩには設けられていない。すなわち、フィールド絶縁膜３には、内側領域ＲＩを内包する開口が設けられている。
　図１１においては、フィールド絶縁膜３の内周端が層間絶縁膜１４の側面に接続しているが、層間絶縁膜１４の外周端がフィールド絶縁膜３の内周端に乗り上げていてもよい。また、フィールド絶縁膜３と層間絶縁膜１４は、同時に形成された一体的な膜であってもよい。
　外周電極５は、終端ウェル領域２０と離間して、エピタキシャル基板３０の表面Ｓ２上に設けられ、外周コンタクト領域２５の表面の少なくとも一部と接続している。外周電極５の内周端は、フィールド絶縁膜３の外周端に乗り上げている。
　耐湿絶縁膜７は、外側領域ＲＯにおいてフィールド絶縁膜３の少なくとも一部の上に設けられ、ソース電極４１の外周端、外周電極５の内周端、ゲート配線電極４２の内周端および外周端を覆っている。耐湿絶縁膜７には、ソース電極４１、外周電極５およびゲート配線電極４２の上に開口が設けられている。ただし、ゲート配線電極４２上の開口部は、図１１に示されていないゲートパッド４２ｐ上に設けられ、ゲート配線４２ｗは耐湿絶縁膜７に完全に覆われる。
　半絶縁膜８は、耐湿絶縁膜７を覆うように設けられ、耐湿絶縁膜７から露出したソース電極４１および外周電極５と接続している。半絶縁膜８は、ゲートパッド４２ｐとは接続しない。
　表面保護膜１０は、ソース電極４１の外周端、ゲート配線電極４２の内周端および外周端、ならびに外周電極５を覆うように設けられる。表面保護膜１０には、ソース電極４１およびゲートパッド４２ｐ上に開口が形成されている。なお、ＭＯＳＦＥＴ２００がシリコーンゲルなどの弾性率の低い封止ゲルで覆われて使用される場合、表面保護膜１０は省略される場合がある。
　耐湿絶縁膜７、半絶縁膜８および表面保護膜１０は、ソース電極４１およびゲートパッド４２ｐ上のワイヤーボンディング等を行う領域およびエピタキシャル基板３０上のダイシングなどを行う領域で開口している。
　図１１は、実施の形態２に係るＭＯＳＦＥＴ２００の終端部の一断面（図１２のＢ－Ｂ線に沿った断面）を示したものであるが、ＭＯＳＦＥＴ２００の終端部のゲート配線４２ｗが延在する部分の全ての位置で、図１１と同様の断面構造を持つことが好ましい。また、ゲートパッド４２ｐが配設された部分の全ての位置で、耐湿絶縁膜７がゲートパッド４２ｐの内周端および外周端を覆う構造であることが好ましい。すなわち、耐湿絶縁膜７は、平面視で、ソース電極４１の外周端の全周、外周電極５の内周端の全周、ならびに、ゲート配線電極４２の内周端および外周端の全周を覆っていることが好ましい。また、耐湿絶縁膜７が、平面視で、ゲート配線４２ｗの内周端および外周端の全周を覆っていることが好ましい。
　なお、本実施の形態では、エピタキシャル基板３０がＳｉＣで構成されるものとして説明した。ＳｉＣは、Ｓｉより広いワイドバンドギャップを有し、ＳｉＣを用いたＳｉＣ半導体装置は、Ｓｉを用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。ただし、エピタキシャル基板３０の材料は、ＳｉＣに限定されず、他のワイドバンドギャップ半導体、例えば窒化ガリウム（ＧａＮ）で構成してもよい。また、ワイドバンドギャップ半導体に代えて、例えば珪素（Ｓｉ）を用いてもよい。また、半導体装置は、ＭＯＳＦＥＴ以外のトランジスタであって良く、例えば、ＪＦＥＴ（Junction FET）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
　［変形例１］
　図１４は、実施の形態２の変形例１に係るＭＯＳＦＥＴ２０１の構成を示す平面図である。図１４においては、便宜的にＭＯＳＦＥＴ２０１の上面構成のうち、ソース電極４１、ゲート配線電極４２のみを示している。図１４に示すＭＯＳＦＥＴ２０１は、図１２に示すＭＯＳＦＥＴ２００と異なり、ゲート配線４２ｗがソース電極４１を取り囲まず、平面視で矩形のソース電極４１の一辺に深く形成された凹部に入り込むように設けられている。
　ＭＯＳＦＥＴ２０１においても、耐湿絶縁膜７は、ソース電極４１の外側端、外周電極５の内側端およびゲート配線電極４２の内周端および外周端を覆い、ソース電極４１、外周電極５およびゲート配線電極４２に乗り上げ、ソース電極４１、外周電極５およびゲート配線電極４２上に開口を有している。また、耐湿絶縁膜７はゲート配線４２ｗを完全に覆い、ゲート配線電極４２上の開口部はゲートパッド４２ｐに設けられる。
　また、半絶縁膜８は、耐湿絶縁膜７を覆うように設けられ、耐湿絶縁膜７から露出したソース電極４１および外周電極５と接続している。また、半絶縁膜８はゲート配線電極４２とは接続しない。
　［変形例２］
　図１５は、実施の形態２の変形例２に係るＭＯＳＦＥＴ２０２の構成を示す部分断面図であり、図１６はＭＯＳＦＥＴ２０２の構成を示す平面図である。なお、図１６におけるＣ－Ｃ線での矢視断面図が図１５に対応する。図１６においては、便宜的にＭＯＳＦＥＴ２０２の上面構成のうち、ソース電極４１、ゲート配線電極４２のみを示している。
　図１６に示すＭＯＳＦＥＴ２０２において、ソース電極４１は、平面視で矩形のソースパッド４１ｐと、ゲート配線４２ｗを含むゲート配線電極４２を囲むように形成された表面配線であるソース配線４１ｗとを含んでいる。なお、図１６に示すＭＯＳＦＥＴ２０２において、平面上でゲート配線４２ｗが開口し、ソース配線４１ｗとソースパッド４１ｐはゲート配線４２ｗの開口部で直接接続されているが、ソース配線４１ｗとソースパッド４１ｐは互いに離間し、ソース電極４１、ゲート配線電極４２およびゲート電極１３以外の導電膜を設けて電気的に接続される構成としてもよく、終端コンタクト領域２９を介して電気的に接続される構成としてもよい。
　ＭＯＳＦＥＴ２０２において、耐湿絶縁膜７は、ソース電極４１、ゲート配線電極４２および外周電極５に乗り上げており、ソースパッド４１ｐの外側端、ソース配線４１ｗの内周端および外周端、ゲート配線電極４２の内周端および外周端、ならびに外周電極５の内周端を覆っている。耐湿絶縁膜７は、平面視で、ソース配線４１ｗの内周端および外周端の全周を覆っていることが好ましい。
　また、耐湿絶縁膜７には、ソース電極４１、外周電極５およびゲート配線電極４２上に開口が形成されている。ソース電極４１上の開口は、ソース配線４１ｗおよびソースパッド４１ｐの両方の上に設けられている。ゲート配線電極４２上の開口は、ゲートパッド４２ｐ上に設けられているが、ゲート配線４２ｗ上には設けられておらず、ゲート配線４２ｗは耐湿絶縁膜７で完全に覆われている。
　また、半絶縁膜８は、耐湿絶縁膜７を覆うように設けられ、耐湿絶縁膜７の開口部においてソース配線４１ｗおよび外周電極５と接続している。また、半絶縁膜８はソースパッド４１ｐおよびゲートパッド４２ｐとは接続しない。
　［動作］
　図１１に示した実施の形態２に係るＭＯＳＦＥＴ２００の動作について、２つの状態に分けて説明する。
　第１の状態は、ゲート電極１３にしきい値以上の正の電圧が印加されている状態である。以下、この状態を「オン状態」と呼ぶ。オン状態では、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１５とドリフト層１との間を流れるための経路となる。オン状態において、ソース電極４１を基準として、裏面電極１１に高い電圧を印加すると、単結晶基板３１およびドリフト層１を電流が流れる。このときのソース電極４１と裏面電極１１との間の電圧をオン電圧と呼び、ソース電極４１と裏面電極１１と間を流れる電流をオン電流と呼ぶ。オン電流は、チャネルが存在する内側領域ＲＩのみを流れ、外側領域ＲＯには流れない。
　第２の状態は、ゲート電極１３にしきい値未満の電圧が印加されている状態である。以下、この状態を「オフ状態」と呼ぶ。オフ状態では、チャネル領域に反転チャネルが形成されないため、オン電流は流れない。よって、ソース電極４１と裏面電極１１との間に高電圧が印加されると、この高電圧が維持される。このとき、ゲート電極１３とソース電極４１との間の電圧は、ソース電極４１と裏面電極１１との間の電圧に対して非常に小さいので、ゲート電極１３と裏面電極１１との間にも高電圧が印加されることになる。
　外側領域ＲＯにおいても、ゲート配線電極４２およびゲート電極１３の各々と、裏面電極１１との間に、高電圧が印加される。内側領域ＲＩに素子ウェル領域９にソース電極４１との電気的コンタクトが形成されているのと同様に、外側領域ＲＯには終端コンタクト領域２９にソース電極４１との電気的コンタクトが形成されているため、ゲート絶縁膜１２および層間絶縁膜１４に高電界が印加されることが防止される。
　オフ状態における外側領域ＲＯは、実施の形態１で説明したオフ状態のＳＢＤ１００と類似した動作を行う。つまり、ドリフト層１と終端ウェル領域２０とのｐｎ接合界面付近には高電界が印加され、裏面電極１１に臨界電界を超える電圧が印加されるとアバランシェ降伏が起こる。通常、アバランシェ降伏が起こらない範囲でＭＯＳＦＥＴ２００が使用されるように、定格電圧が定められる。
　オフ状態においては、ドリフト層１と、素子ウェル領域９および終端ウェル領域２０とのｐｎ接合界面から、単結晶基板３１に向かう方向（下方向）とドリフト層１の外周方向（右方向）とに空乏層が広がる。
　ここで、高湿度下でＭＯＳＦＥＴ２００をオフ状態とした場合を考える。表面保護膜１０がポリイミド等で構成される場合、高湿度下では多くの水分を含有する。この水分が、ソース電極４１、ゲート配線電極４２および外周電極５の表面に達すると、オフ状態のＭＯＳＦＥＴ２００に印加される電圧により、ソース電極４１およびゲート配線電極４２が陰極、外周電極５が陽極として作用する。表面保護膜１０が形成されない場合においても、封止ゲルに多くの水分が透過してＭＯＳＦＥＴ２００に到達し、同様にソース電極４１およびゲート配線電極４２が陰極、外周電極５が陽極として作用する。また、ゲート電極１３にソース電極４１以下の電圧が印可されている場合は、ゲート配線電極４２が陰極、ソース電極４１が陽極という関係も成り立つ。
　陰極となるソース電極４１およびゲート配線電極４２の近傍では、実施の形態１で説明した酸素の還元反応および水素の生成反応が生じる。これに伴い、ソース電極４１およびゲート配線電極４２の近傍で水酸化物イオンの濃度が増加する。水酸化物イオンは、ソース電極４１およびゲート配線電極４２と化学的に反応する。例えばソース電極４１およびゲート配線電極４２がアルミニウムで構成される場合は、上記化学反応によってアルミニウムが水酸化アルミニウムとなることがある。また、水酸化アルミニウムは周囲の温度やｐＨなどにより酸化アルミニウムとなることがある。
　また、陽極となる外周電極５の近傍では、例えば表面電極４がアルミニウムで構成される場合は、アルミニウムがＡｌ３＋となって溶けだし、周囲の水分と反応して水酸化アルミニウムまたは酸化アルミニウムとなる。
　このような反応は、ゲート配線電極４２が陰極、ソース電極４１が陽極の関係となった場合、またはその逆の関係となった場合にも、その極性に応じて同様に発生する。
　これらの水酸化アルミニウムまたは酸化アルミニウムはソース電極４１、ゲート配線電極４２および外周電極５の表面に絶縁物として析出する。この析出によってソース電極４１、ゲート配線電極４２および外周電極５の上の膜が割れたり押し上げられたりして剥離し、剥離が進展してフィールド絶縁膜３および層間絶縁膜１４の上部に空洞部が形成されると、空洞部に水分が入り込む。この空洞部に入り込んだ水分は、過剰なリーク電流や、空洞部で気中放電などを生じさせ、ＭＯＳＦＥＴ２００が素子破壊を引き起こす原因となり得る。また、絶縁物の析出により体積膨張が生じた場合、ソース電極４１、ゲート配線電極４２および外周電極５の下の膜やエピタキシャル基板３０に応力が加わり、ＭＯＳＦＥＴ２００の物理的な破壊を引き起こして素子破壊を引き起こす原因となり得る。
　上記の水酸化アルミニウムまたは酸化アルミニウムの析出反応は、電界強度により加速される。特にゲート配線電極４２の外周端部や外周電極５の内周端部は高電界になりやすく、またエピタキシャル基板３０が炭化珪素からなる場合はドリフト層１が高濃度になるため電界強度がより一層高くなり、水酸化アルミニウムまたは酸化アルミニウムの析出反応が加速される。また、ソース電極４１の外周端部やゲート配線電極４２の内周端部においても、ゲート配線電極４２に印加される電圧によって高電界となり、水酸化アルミニウムまたは酸化アルミニウムの析出反応が加速される。
　また、半絶縁膜８がソース電極４１、ゲート配線電極４２および外周電極５の端部と接続している場合、半絶縁膜８を通して水分がソース電極４１、ゲート配線電極４２および外周電極５の端部に到達するとともに、半絶縁膜８を通してソース電極４１、ゲート配線電極４２および外周電極５との電子の交換が行われ、水酸化アルミニウムまたは酸化アルミニウムの析出反応がより一層加速される。さらに、半絶縁膜８の導電性によりソース電極４１、ゲート配線電極４２の端部および外周電極５の内周端部の周辺で電位勾配が発生しやすく、電界強度による水酸化アルミニウムまたは酸化アルミニウムの析出反応の加速も生じる可能性がある。
　また、ゲート配線電極４２への印加電圧はＭＯＳＦＥＴ２００の動作中に絶えず変化しており、ゲート配線電極４２はソース電極４１に対して陽極になったり負極になったりを繰り返す。このとき、電子がソース電極４１およびゲート配線電極４２の間を行き来し、その速度に応じて水酸化アルミニウムまたは酸化アルミニウムの析出反応の加速が生じる可能性がある。
　これに対し、実施の形態２のＭＯＳＦＥＴ２００においては、耐湿絶縁膜７がゲート配線４２ｗを完全に覆い、またソース電極４１の外側端面および外周電極５の内側端面を覆っている。また、耐湿絶縁膜７がゲートパッド４２ｐの外周端面および内周端面を覆っている。このため、特に水酸化アルミニウムまたは酸化アルミニウムが析出しやすいゲート配線電極４２、ソース電極４１の外周端部および外周電極５の内周端部に水分が到達することが防止される。その結果、水酸化アルミニウムまたは酸化アルミニウムの析出を抑制することができる。
　また、ＭＯＳＦＥＴ２００においては、耐湿絶縁膜７の開口部を通して半絶縁膜８がソース電極４１および外周電極５と接続しており、半絶縁膜８はゲート配線電極４２と接続していない。そのため、ソース電極４１から外周電極５にかけて、ゲート配線電極４２の電位に影響されない緩やかな電位勾配が形成される。これにより、終端ウェル領域２の周辺において過度な電界集中の発生を抑制することができる。
　以上の効果は、実施の形態２の変形例１および２で説明したＭＯＳＦＥＴ２０１および２０２においても得られる。
　図１４に示すＭＯＳＦＥＴ２０１においては、ゲート配線４２ｗがソース電極４１を取り囲まず、平面視で矩形のソース電極４１の一辺の凹部に入り込むように設けられている。このような場合においても、耐湿絶縁膜７は、ゲートパッド４２ｐの端部を覆うとともに、ゲート配線４２ｗを完全に覆い、またソース電極４１の外周端および外周電極５の内周端を覆う。このため、特に水酸化アルミニウムまたは酸化アルミニウムが析出しやすいゲート配線電極４２、ソース電極４１の外周端部および外周電極５の内周端部に水分が到達しにくく、水酸化アルミニウムまたは酸化アルミニウムの析出を抑制することができる。
　また、ＭＯＳＦＥＴ２０１においても、耐湿絶縁膜７の開口部を通して半絶縁膜８がソース電極４１および外周電極５と接続しており、半絶縁膜８はゲート配線電極４２と接続していない。そのため、ソース電極４１から外周電極５にかけて、ゲート配線電極４２の電位に影響されない緩やかな電位勾配が形成される。これにより、終端ウェル領域２の周辺において過度な電界集中の発生を抑制することができる。
　図１５に示すＭＯＳＦＥＴ２０２においては、ソース配線４１ｗがゲート配線電極４２を取り囲むように設けられている。このような場合においても、耐湿絶縁膜７がソースパッド４１ｐの外側端面、ソース配線４１ｗの内周端および外周端、外周電極５の内側端面、ゲート配線電極４２の内周端および外周端を覆う構成になっている。このため、特に水酸化アルミニウムまたは酸化アルミニウムが析出しやすいゲート配線電極４２、ソース電極４１の外周端部および外周電極５の内周端部に水分が到達しにくく、水酸化アルミニウムまたは酸化アルミニウムの析出を抑制することができる。
　また、ＭＯＳＦＥＴ２０２においては、耐湿絶縁膜７の開口部を通して半絶縁膜８がソース配線４１ｗおよび外周電極５と接続しており、半絶縁膜８はゲート配線電極４２と接続していない。そのため、ソース配線４１ｗから外周電極５にかけて、ゲート配線電極４２の電位に影響されない緩やかな電位勾配が形成される。これにより、終端ウェル領域２の周辺において過度な電界集中の発生を抑制することができる。
　［製造方法］
　次に、実施の形態２のＭＯＳＦＥＴ２００の製造方法について説明する。
　まず、実施の形態１と同様に、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。単結晶基板３１は４Ｈのポリタイプを有するＳｉＣ基板であり、４度または８度のオフ角を有している。
　次に、単結晶基板３１上において、ＳｉＣのエピタキシャル成長を行い、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成する。その結果、単結晶基板３１およびエピタキシャル層３２からなるエピタキシャル基板３０が得られる。
　次に、フォトリソグラフィー工程によるレジストマスクの形成と、このレジストマスクを注入マスクとして用いてのイオン注入工程とを組み合わせて、エピタキシャル層３２の上層部に不純物領域を形成する工程を繰り返すことで、エピタキシャル層３２の上層部に、終端ウェル領域２０、素子ウェル領域９、コンタクト領域１９、ソース領域１５、終端コンタクト領域２９および外周コンタクト領域２５を形成する。
　これらのイオン注入において、ｎ型不純物としてはＮ（窒素）等が用いられ、ｐ型不純物としてはＡｌまたはＢ等が用いられる。素子ウェル領域９と、終端ウェル領域２０の高濃度領域２１とは、一括して形成することができる。また、コンタクト領域１９と、終端コンタクト領域２９とは、一括して形成することができる。ソース領域１５と外周コンタクト領域２５とは、一括して形成することができる。また、終端コンタクト領域２９は、ソース領域１５と一括して形成してもよい。また、外周コンタクト領域２５はコンタクト領域１９と一括して形成してもよい。
　素子ウェル領域９と、終端ウェル領域２０の高濃度領域２１との不純物濃度は、１．０×１０１８／ｃｍ３以上１．０×１０２０／ｃｍ３以下とする。ソース領域１５の不純物濃度は、１．０×１０１９／ｃｍ３以上１．０×１０２１／ｃｍ３以下とし、素子ウェル領域９の不純物濃度よりも高くする。終端ウェル領域２０低濃度領域２２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下とすることが好ましく、例えば１．０×１０１３／ｃｍ２とする。コンタクト領域、終端コンタクト領域２９および外周コンタクト領域２５の不純物濃度は素子ウェル領域９の不純物濃度よりも高くする。
　イオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ－２］から換算された低濃度領域２２の不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。また、イオン注入の注入エネルギーは、Ｎの場合、例えば２０ｋｅＶ以上３００ｋｅＶ以下とする。
　その後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下のアニールが行われる。このアニールにより、イオン注入によって添加された不純物が活性化される。
　次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面上に、フィールド絶縁膜３となる厚さ１μｍのＳｉＯ２膜を堆積する。その後、フォトリソグラフィー工程およびエッチング工程により、内側領域ＲＩ、外側領域ＲＯの高濃度領域２１上の一部の領域、外周電極５をエピタキシャル基板３０に接続させる領域のＳｉＯ２膜を除去するように、ＳｉＯ２膜をパターニングする。それにより、エピタキシャル基板３０の表面Ｓ２上にフィールド絶縁膜３が形成される。
　続いて、フィールド絶縁膜３に覆われていないエピタキシャル層３２の表面Ｓ２を熱酸化することによって、ゲート絶縁膜１２となるＳｉＯ２を形成する。そして、ゲート絶縁膜１２上に、ゲート電極１３となる導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成する。さらに、フォトリソグラフィー工程とエッチング工程により、多結晶珪素膜をパターニングすることにより、ゲート電極１３を形成する。
　次に、ＣＶＤ法により層間絶縁膜１４となるＳｉＯ２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程により、ＳｉＯ２を貫通して、コンタクト領域１９、ソース領域１５のそれぞれに到達するコンタクトホールを形成する。それと同時に、外側領域ＲＯにおいて、層間絶縁膜１４を貫通してゲート電極１３に達するコンタクトホールを形成する。また、フィールド絶縁膜３上およびエピタキシャル層３２の外周部からＳｉＯ２膜を除去する。
　層間絶縁膜１４は、フィールド絶縁膜３の上に乗り上げる構成としてもよい。また、外周電極５をエピタキシャル基板３０に接続させるためにフィールド絶縁膜３に設けられる開口は、層間絶縁膜１４のパターニングの際に形成してもよい。また、フィールド絶縁膜３と層間絶縁膜１４の形成を同じ工程で行い、フィールド絶縁膜３と層間絶縁膜１４とを一体的な膜としてもよい。
　次に、エピタキシャル基板３０の表面Ｓ２上に、スパッタ法または蒸着法などにより、ソース電極４１、ゲート配線電極４２および外周電極５となる材料層を形成し、その材料層をフォトリソグラフィー工程とエッチング工程によりパターニングする。ソース電極４１、ゲート配線電極４２および外周電極５となる材料層としては、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属、またはＡｌ－ＳｉのようなＡｌ合金等が用いられる。このような材料層と接するエピタキシャル基板３０の部分には、予め熱処理によってシリサイド膜を形成しておいてもよい。
　次に、例えばプラズマＣＶＤにより耐湿絶縁膜７となるＳｉＮ膜を形成する。その後、フォトリソグラフィー工程とエッチング工程により、半絶縁膜８とソース電極４１および外周電極５とを接続させる領域と、ワイヤーボンディングおよびダイシング等を行う領域のＳｉＮ膜を除去することで、それらの領域に開口を有する耐湿絶縁膜７を形成する。
　次に、例えばプラズマＣＶＤにより半絶縁膜８となるＳＩｎＳｉＮ膜を形成する。その後、フォトリソグラフィー工程とエッチング工程により、ワイヤーボンディングおよびダイシング等を行う領域のＳＩｎＳｉＮ膜を除去することで、それらの領域に開口を有する半絶縁膜８を形成する。
　ワイヤーボンディングおよびダイシング等を行う領域のＳｉＮ膜およびＳＩｎＳｉＮ膜の除去は、同じエッチング工程で行ってもよい。また、半絶縁膜８の形成において、ＳＩｎＳｉＮ膜上に、耐湿性、絶縁性の高いＳｉＮ膜を形成することで、半絶縁膜８を積層構造としてもよい。
　次に、例えば感光性ポリイミドを、ソース電極４１、ゲート配線電極４２、外周電極５、フィールド絶縁膜３、層間絶縁膜１４、耐湿絶縁膜７、半絶縁膜８上およびエピタキシャル基板３０の表面Ｓ２を覆うように塗布し、フォトリソグラフィー工程により予め定められたパターンを有する表面保護膜１０を形成する。なお、ＭＯＳＦＥＴ２００がシリコーンゲルなどの弾性率の低い封止ゲルで覆われて使用される場合、表面保護膜１０の形成は省略してもよい。
　その後、エピタキシャル基板３０の裏面Ｓ１上に、例えばスパッタ法により、裏面電極１１を形成することで、図１１に示したＭＯＳＦＥＴ２００の構成が得られる。
　なお、裏面電極１１の形成は、ソース電極４１、ゲート配線電極４２および外周電極５の形成する工程の前または後に行われてもよい。裏面電極１１の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのうちの１つまたは複数を含む金属等を用いることができる。裏面電極１１の厚みは、５０ｎｍ以上２μｍ以下が好ましく、例えば、それぞれ厚み１μｍ以下のＴｉとＡｕとの２層膜（Ｔｉ／Ａｕ）で裏面電極１１を形成してもよい。
　［まとめ］
　実施の形態２およびその変形例の構成によれば、ソース電極４１、ゲート配線電極４２および外周電極５の端部に絶縁物が析出することが抑制される。また、終端領域の電位勾配を緩やかにして過度な電界集中を抑制し、ＭＯＳＦＥＴの絶縁信頼性を高めることができる。
　＜実施の形態３＞
　実施の形態３では、上述した実施の形態１および２に係る半導体装置を電力変換装置に適用した例を示す。ここでは、電力変換装置としての三相のインバータに、実施の形態１および２に係る半導体装置を適用した場合について説明する。
　図１７は、実施の形態３に係る電力変換装置２０００を適用した電力変換システムの構成を概略的に示すブロック図である。
　図１７に示す電力変換システムは、電源１０００、電力変換装置２０００および負荷３０００を有している。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成してもよい。また、電源１０００を、直流系統から出力される直流電力を予め定められた電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
　電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図１７に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを有している。
　負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成には種々のものがあるが、本実施の形態に係る主変換回路２００１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードで構成することができる。主変換回路２００１の各スイッチング素子と各還流ダイオードとの少なくとも何れかに、上述した実施の形態１または２に係る半導体装置が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
　駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）である。
　制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２００１の還流ダイオードとして実施の形態１に係る半導体装置を、スイッチング素子として実施の形態２に係る半導体装置を適用することができる。また、このように実施の形態１および２に係る半導体装置を電力変換装置２０００に適用した場合、通常はゲルまたは樹脂などに埋め込まれて使用するが、これらの材料も完全に水分を遮断できるわけではなく、実施の形態１および実施の形態２で示した構成により半導体装置の絶縁保護が維持される。これにより信頼性向上を実現することができる。
　本実施の形態では、実施の形態１および２に係る半導体装置が適用される電力変換装置を、２レベルの三相インバータとした例を説明したが、実施の形態１および２に係る半導体装置は種々の電力変換装置に適用することができる。例えば、電力変換装置は、３レベルのようなマルチレベルのものであってもよい。単相負荷に電力を供給する場合には、電力変換装置は単相のインバータでもよい。直流負荷等に電力を供給する場合には、電力変換装置はＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータでもよい。
　また、実施の形態１および２に係る半導体装置を適用した電力変換装置は、電動機を負荷とするものに限定されず、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムおよび蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。例えば、任意の構成要素を変形、追加または省略すること、および、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせることも想定され得る。
　また、矛盾が生じない限り、上記の各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、本開示に係る技術を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物を含んでもよく、また、１つの構成要素が、ある構造物の一部となっていてもよい。また、本開示に係る技術の構成要素には、それと同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
　１　ドリフト層、２　終端ウェル領域、３　フィールド絶縁膜、４　表面電極、５　外周電極、６　補助電極、７　耐湿絶縁膜、８　半絶縁膜、９　素子ウェル領域、１０　表面保護膜、１１　裏面電極、１２　ゲート絶縁膜、１３　ゲート電極、１４　層間絶縁膜、１５　ソース領域、１９　コンタクト領域、２０　終端ウェル領域、２１　高濃度領域、２２　低濃度領域、２５　外周コンタクト領域、２９　終端コンタクト領域、３０　エピタキシャル基板、３１　単結晶基板、３２　エピタキシャル層、４１　ソース電極、４１ｐ　ソースパッド、４１ｗ　ソース配線、４２　ゲート配線電極、４２ｐ　ゲートパッド、４２ｗ　ゲート配線、１００～１０４　ＳＢＤ、２００～２０１　ＭＯＳＦＥＴ、Ｓ１　エピタキシャル基板の裏面、Ｓ２　エピタキシャル基板の表面、ＵＣ　ユニットセル、ＲＩ　内側領域、ＲＯ　外側領域、１０００　電源、２０００　電力変換装置、２００１　主変換回路、２００２　駆動回路、２００３　制御回路、３０００　負荷。

Claims (21)

  1. 　第１導電型の半導体層と、
    　前記半導体層の表面上に形成されたフィールド絶縁膜と、
    　前記フィールド絶縁膜よりも内側の前記半導体層の表面上に形成され、前記フィールド絶縁膜の内周端に乗り上げた表面電極と、
    　前記フィールド絶縁膜よりも外側の前記半導体層の表面上に形成され、前記フィールド絶縁膜の外周端に乗り上げた外周電極と、
    　前記半導体層の表層部に形成され、前記表面電極に接続し、且つ、前記表面電極の外周端よりも外側にまで延在する第２導電型のウェル領域と、
    　前記表面電極の外周端、前記外周電極の内周端および前記フィールド絶縁膜を覆うように形成された耐湿絶縁膜と、
    　前記耐湿絶縁膜上に形成され、前記耐湿絶縁膜から露出した前記表面電極および前記外周電極に接続する半絶縁膜と、
    　前記半導体層の裏面側に形成された裏面電極と、
    を備えた半導体装置。
  2. 　第１導電型の半導体層と、
    　前記半導体層の表面上に形成されたフィールド絶縁膜と、
    　前記フィールド絶縁膜よりも内側の前記半導体層の表面上に形成された層間絶縁膜と、
    　前記半導体層の表面上に形成され、前記層間絶縁膜に乗り上げた表面電極と、
    　前記表面電極よりも外側の前記層間絶縁膜上に、前記表面電極から離間して形成された制御配線電極と、
    　前記フィールド絶縁膜よりも外側の前記半導体層の表面上に形成され、前記フィールド絶縁膜の外周端に乗り上げた外周電極と、
    　前記半導体層の表層部に形成され、前記表面電極に接続し、且つ、前記表面電極の外周端よりも外側にまで延在する第２導電型のウェル領域と、
    　前記表面電極の外周端、前記外周電極の内周端、前記制御配線電極の内周端および外周端、ならびに前記フィールド絶縁膜を覆うように形成された耐湿絶縁膜と、
    　前記耐湿絶縁膜上に形成され、前記耐湿絶縁膜から露出した前記表面電極および前記外周電極に接続する半絶縁膜と、
    　前記半導体層の裏面側に形成された裏面電極と、
    を備えた半導体装置。
  3. 　前記耐湿絶縁膜は、平面視で、前記表面電極の外周端の全周および前記外周電極の内周端の全周を覆っている、
    請求項１に記載の半導体装置。
  4. 　前記耐湿絶縁膜は、平面視で、前記表面電極の外周端の全周、前記外周電極の内周端の全周、ならびに、前記制御配線電極の内周端および外周端の全周を覆っている、
    請求項２に記載の半導体装置。
  5. 　前記制御配線電極は、前記表面電極を囲むように形成された制御配線を含み、
    　前記耐湿絶縁膜は、前記制御配線の全体を覆っている、
    請求項２に記載の半導体装置。
  6. 　前記耐湿絶縁膜が、平面視で、前記制御配線の内周端および外周端の全周を覆っている、
    請求項５に記載の半導体装置。
  7. 　前記表面電極は、前記制御配線を含む前記制御配線電極を囲むように形成された表面配線を含み、
    　前記耐湿絶縁膜は、前記表面配線の内周端および外周端を覆いつつ、前記表面配線上に開口を有し、
    　前記半絶縁膜は、前記耐湿絶縁膜の前記開口を通して前記表面配線に接続する、
    請求項５または請求項６に記載の半導体装置。
  8. 　前記耐湿絶縁膜は、平面視で、前記表面配線の内周端および外周端の全周を覆っている、
    請求項７に記載の半導体装置。
  9. 　前記耐湿絶縁膜は、窒化珪素で形成されている、
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 　前記耐湿絶縁膜の抵抗率は、１×１０１２Ω・ｃｍ以上である、
    請求項９に記載の半導体装置。
  11. 　前記耐湿絶縁膜は、前記耐湿絶縁膜の内周端と外周端との間に、前記半絶縁膜が前記表面電極または前記外周電極に接続するための開口を有している、
    請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記ウェル領域は、複数に分割して形成されており、
    　複数の前記ウェル領域のそれぞれに接続し、前記フィールド絶縁膜に乗り上げた複数の補助電極を備え、
    　前記半絶縁膜は、前記耐湿絶縁膜に形成された開口を通して複数の前記補助電極に接続する、
    請求項１から請求項１１のいずれか一項に記載の半導体装置。
  13. 　前記半絶縁膜は、前記フィールド絶縁膜および前記耐湿絶縁膜に形成された開口を通して、前記ウェル領域を含む前記半導体層に接続する、
    請求項１から請求項１２のいずれか一項に記載の半導体装置。
  14. 　前記半導体層は、ワイドバンドギャップ半導体で形成されている、
    請求項１から請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記ワイドバンドギャップ半導体は、炭化珪素である、
    請求項１４に記載の半導体装置。
  16. 　請求項１から請求項１５のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する変換回路と、
    　前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路と、
    を備える電力変換装置。
  17. 　請求項１から請求項１５のいずれか一項に記載の半導体装置の製造方法であって、
    　前記表面電極、前記外周電極および前記フィールド絶縁膜を覆うように前記耐湿絶縁膜を形成する工程と、
    　前記耐湿絶縁膜をエッチングすることで、前記耐湿絶縁膜に、前記半絶縁膜を前記表面電極に接続させるための開口および前記半絶縁膜を前記外周電極に接続させるための開口を形成する第１のエッチング工程と、
    　前記第１のエッチング工程の後に、前記耐湿絶縁膜を覆うように前記半絶縁膜を形成する工程と、
    　同一のエッチングマスクを用いて前記耐湿絶縁膜および前記半絶縁膜の両方をエッチングすることで、前記耐湿絶縁膜および前記半絶縁膜の両方を貫通して前記表面電極の一部を露出させる開口を形成する第２のエッチング工程と、
    を含む半導体装置の製造方法。
  18. 　請求項１７に記載の半導体装置の製造方法であって、
    　前記第１のエッチング工程で形成される前記半絶縁膜を前記表面電極に接続させるための前記開口と、前記第２のエッチング工程で形成される前記表面電極の一部を露出させる前記開口とが、互いに離間している
    半導体装置の製造方法。
  19. 　請求項１７または請求項１８に記載の半導体装置の製造方法であって、
    　前記第２のエッチング工程において、前記耐湿絶縁膜および前記半絶縁膜の両方を貫通して前記フィールド絶縁膜の一部を露出させる開口も形成される、
    半導体装置の製造方法。
  20. 　請求項１９に記載の半導体装置の製造方法であって、
    　前記第１のエッチング工程で形成される前記半絶縁膜を前記外周電極に接続させるための前記開口と、前記第２のエッチング工程で形成される前記フィールド絶縁膜の一部を露出させる前記開口とが、互いに離間している
    半導体装置の製造方法。
  21. 　請求項１７に記載の半導体装置の製造方法であって、
    　前記第１のエッチング工程において、前記耐湿絶縁膜および前記フィールド絶縁膜の両方を貫通して前記半導体層の一部を露出させる開口をさらに形成する、
    半導体装置の製造方法。
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