WO2023005845A1 - 一种硬掩模及其制备方法 - Google Patents

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WO2023005845A1
WO2023005845A1 PCT/CN2022/107418 CN2022107418W WO2023005845A1 WO 2023005845 A1 WO2023005845 A1 WO 2023005845A1 CN 2022107418 W CN2022107418 W CN 2022107418W WO 2023005845 A1 WO2023005845 A1 WO 2023005845A1
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pattern
layer
substrate
line hole
hard mask
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PCT/CN2022/107418
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English (en)
French (fr)
Inventor
杨晖
周凯
马亮亮
尤兵
陆瑞
王念慈
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合肥本源量子计算科技有限责任公司
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof

Definitions

  • the disclosure belongs to the technical field of chip preparation, in particular to a hard mask and a preparation method thereof.
  • Hard Mask is an inorganic thin film material produced by CVD (Chemical Vapor Deposition, CVD). Its main components are usually TiN, SiN, SiO2 and so on.
  • the hard mask is mainly used in the photolithography process of chip preparation. First, the photoresist image is transferred to the hard mask, and then the final pattern is etched and transferred to the substrate through the hard mask. Compared with the direct transfer of photoresist In this way, the hard mask can be reused many times without pollution residue.
  • the DUV KrF photolithography machine is directly used for photolithography, and then etched by the etching machine and formed at one time to obtain the hard mask with the preset line width.
  • the manufacture of a hard mask structure with a preset line width formed by photolithography is limited by photolithography conditions, and the cost is too high. Therefore, it is difficult to popularize a hard mask structure with a preset line width formed by photolithography.
  • the light source of the DUV KrF lithography machine is 193nm, and can only produce products with a line width above 193nm.
  • a more advanced DUV ArF lithography machine or EUV lithography machine is required, but more advanced
  • the cost of DUV ArF or EUV lithography machines is often more than 100 million US dollars, which is too expensive. For most companies, they cannot afford the cost of lithography machines.
  • the production of products with smaller line widths is severely restricted by lithography machine technology.
  • An object of embodiments in the present disclosure is to provide a hard mask and a manufacturing method thereof.
  • the details are as follows.
  • a hard mask provided in an embodiment includes: a substrate, a first insulating layer is formed on the surface of the substrate, and a layer penetrating through the substrate and the first insulating layer is formed on the substrate and the first insulating layer.
  • the line width restriction layer limits the line width of the target graphic.
  • a parameter control layer is formed on the sidewall of the first pattern line hole.
  • the pattern setting layer is a silicon layer
  • the line width limiting layer is a silicon dioxide layer.
  • the substrate is a silicon substrate
  • the parameter control layer is a silicon dioxide layer.
  • the line width limiting layer and the parameter control layer are generated simultaneously.
  • the line width of the second pattern line hole is smaller than or equal to the line width of the first pattern line hole.
  • non-metal bumps are formed on the surface of the pattern setting layer away from the first insulating layer.
  • non-metal substance bumps are any one of silicon nitride or silicon dioxide.
  • the thicknesses of the first insulating layer, the pattern setting layer and the substrate increase sequentially.
  • the thickness of the first insulating layer is 100nm-1000nm; the thickness of the pattern setting layer is 3um-10um; the thickness of the substrate is 100um-700um.
  • Embodiments in the present disclosure also provide a method for preparing a hard mask, including the following steps: providing a substrate, forming a first insulating layer on a surface of the substrate, and A pattern setting layer is formed on the surface of the substrate; a second pattern line hole penetrating through the pattern setting layer is formed on the pattern setting layer; The first pattern line hole of the first insulating layer; the first pattern line hole and the second pattern line hole communicate with each other; a line width limiting layer is formed on the side wall of the second pattern line hole to limit the target pattern line Width.
  • forming a first pattern line hole penetrating through the substrate and the first insulating layer on the substrate and the first insulating layer includes: etching the substrate to form a first pattern The first part of the line hole; on the basis of the first part, continue to etch the first insulating layer to form the second part of the first pattern line hole.
  • the etching the substrate to form the first part of the first pattern line hole includes: forming the first part of the first pattern line hole by dry etching the substrate.
  • the forming the second pattern line hole penetrating through the pattern setting layer on the pattern setting layer includes: performing dry etching on the pattern setting layer to form the second pattern line hole.
  • the formation of the first pattern line hole penetrating through the substrate and the first insulating layer on the substrate and the first insulating layer includes: The surface of an insulating layer is exposed to deep ultraviolet rays to form a first pattern to be etched; the substrate and the first insulating layer are sequentially etched through the first pattern to form line holes in the first pattern.
  • the formation of the second pattern line hole penetrating through the pattern setting layer in the pattern setting layer includes: performing deep ultraviolet exposure on the surface of the pattern setting layer far away from the first insulating layer, forming the required etched second pattern; etching the pattern setting layer through the second pattern to form a second pattern line hole.
  • the second figure is arranged symmetrically with the first figure, and the line width of the second figure is smaller than or equal to the line width of the first figure.
  • the material of the substrate is silicon
  • the material of the first insulating layer is silicon dioxide
  • the silicon dioxide is directly formed by oxidation of the silicon surface.
  • the material of the graphic setting layer is silicon.
  • the forming the line width limiting layer on the sidewall of the line hole of the second pattern includes: growing by dry oxidation and/or wet oxidation on the sidewall of the silicon material of the line hole of the second pattern Silicon forms the line width limiting layer.
  • the forming of the line width limiting layer on the silicon material sidewall of the line hole of the second pattern by dry oxidation and/or wet oxidation includes: controlling dry oxidation and/or wet oxidation The oxidation parameters of the oxidation control the thickness of the line width limiting layer, and further control the reduction of the line width of the line hole of the second pattern.
  • the line width of the second pattern line hole is smaller than or equal to the line width of the first pattern line hole.
  • a parameter control layer is formed by silicon oxidation on the sidewall of the first pattern line hole on the substrate.
  • non-metal bumps are formed on the surface of the pattern setting layer away from the first insulating layer.
  • non-metal substance bumps are any one of silicon nitride or silicon dioxide.
  • the hard mask according to the embodiment can replace the photoresist, and can be used repeatedly without pollution residue.
  • the hard mask can be designed as a structure of a substrate and a pattern setting layer, and a first insulating layer is formed on the surface of the substrate, and a layer penetrating through the substrate and the The first pattern line hole of the first insulating layer, the second pattern line hole penetrating through the pattern setting layer is formed on the pattern setting layer, and the second pattern line hole communicates with the first pattern line hole , so as to form a photolithographic channel in the chip preparation photolithography process.
  • a line width limiting layer is formed on the sidewall of the second pattern line hole, which can reduce the line width of the second pattern line hole.
  • this design can reduce the line width of the lithography pattern, so as to meet the needs of chip design.
  • the DUV KrF lithography machine with a light source of 193nm can usually only produce products with a line width above 193nm.
  • Using the hard mask provided in the embodiments of the present disclosure can produce a product with a line width much smaller than 193nm, so it may not be necessary to use a more advanced DUV ArF lithography machine or EUV lithography machine. This reduces reliance on them, resulting in significant equipment cost savings.
  • the embodiment also provides a method for preparing a hard mask.
  • the hard mask prepared by this preparation method has the above-mentioned beneficial effects.
  • FIG. 1 is a schematic structural view of a hard mask provided by an embodiment
  • FIGS. 2a-2h are schematic flow charts of a method for preparing a hard mask provided by an embodiment.
  • substrate 10 substrate 10
  • first insulating layer 11 first pattern line hole 12
  • pattern setting layer 20 second pattern line hole 21
  • line width limiting layer 30 parameter control layer 40, non-metal bump 22 .
  • FIG. 1 is a schematic structural diagram of a hard mask provided by an embodiment.
  • the hard mask shown in FIG. 1 includes: a substrate 10 and a pattern setting layer 20 .
  • the substrate 10 is an insulating substrate, which may include substrates in the field of semiconductor chips and/or superconductor chips, such as sapphire substrates, silicon substrates, silicon carbide substrates, etc., silicon is used as the substrate in this embodiment Bottom material.
  • a first insulating layer 11 is formed on the surface of the substrate 10 , and the gap between the first insulating layer 11 and the substrate 10 can be formed physically or chemically. In this embodiment, it is formed chemically, and the material of the first insulating layer 11 is a silicon dioxide layer, and the silicon dioxide layer formed by oxidation of the silicon substrate 10 is used as the first insulating layer 11, which can be naturally Oxidation can also be formed by dry oxidation, wet oxidation, or a combination of dry oxidation and wet oxidation. In other embodiments, a first insulating layer 11 with insulating properties can be added directly on the substrate 10 by physical means, such as pasting a layer of silicon carbide.
  • Pasting here is only a form of setting, not limited to the form of pasting.
  • it is not limited to use silicon carbide as the first insulating layer 11 .
  • silicon dioxide may also be directly pasted to form the first insulating layer 11 . Any material that meets the requirement of insulation can be used as the material of the first insulating layer 11 .
  • a first pattern line hole 12 penetrating through the substrate 10 and the first insulating layer 11 is formed on the substrate 10 and the first insulating layer 11 .
  • a parameter control layer 40 is formed on the side wall of the first pattern line hole 12, and the material of the parameter control layer 40 is silicon dioxide, and the parameter control layer 40 passes through the silicon material.
  • the side walls of the first pattern line holes 12 on the substrate 10 are oxidized.
  • the parameter control layer 40 may not be provided.
  • the function of the parameter control layer 40 is to protect the substrate 10 from being disturbed by external factors, such as oxidation, corrosion, artificial damage and the like.
  • the pattern setting layer 20 is made of silicon. In other embodiments, non-metallic substances with insulating properties can be used instead, and the non-metallic substances are not easily oxidized in air.
  • the pattern setting layer 20 is formed on the surface of the first insulating layer 11 away from the substrate 10 .
  • a second pattern line hole 21 penetrating through the pattern setting layer 20 is formed on the pattern setting layer 20 .
  • the second pattern line hole 21 communicates with the first pattern line hole 12 .
  • the first patterned line hole 12 and the second patterned line hole 21 have the same pattern shape, and the first patterned line hole 12 and the second patterned line hole 21 communicate with each other in a superimposed manner and form an integral body.
  • the hard mask is used in the later stage, it is convenient for the light of the photolithography machine to pass through the first pattern line hole 12 and the second pattern line hole 21 to reach the substrate for chip production that needs photolithography.
  • a line width limiting layer 30 is formed on the sidewall of the second pattern line hole 21 , and the line width limiting layer 30 in the second pattern line hole 21 limits the line width of the target pattern.
  • the material of the line width limiting layer 30 is silicon dioxide.
  • the line width limiting layer 30 is formed by oxidizing the sidewall of the second pattern line hole 21 on the pattern setting layer 20 made of silicon to form a silicon dioxide layer.
  • the method of oxidizing the pattern setting layer 20 to form the line width limiting layer 30 is dry oxidation, wet oxidation, or a combination of dry oxidation and wet oxidation.
  • the sidewall of the second pattern line hole 21 is oxidized by silicon dry oxidation.
  • silicon dioxide with a thickness of 1.0X thickness can be produced.
  • a certain thickness of silicon dioxide grows on the sidewall of the second pattern line hole 21, and the line width of the second pattern line hole 21 decreases.
  • the line width of the hole can be precisely controlled by controlling the thickness of the silicon dioxide, so that the hole diameter of the second pattern line hole 21 with a smaller line width can be obtained.
  • an SOI hard mask with a line width of 20-200nm can be obtained, reducing the dependence on high-grade photolithography machines.
  • silicon is oxidized by wet oxidation or a combination of dry oxidation and wet oxidation in order to accelerate efficiency.
  • both the line width limiting layer 30 and the parameter control layer 40 are formed simultaneously by the above-mentioned silicon oxidation method, so as to improve production efficiency.
  • the line width of the second pattern line hole 21 is smaller than the line width of the first pattern line hole 12, so that the line width of the first pattern line hole 12 can accommodate a large number of light sources of the photolithography machine, and then The light source is introduced into the first pattern line hole 12 with a small line width, so as to improve the photolithography effect in the post-chip manufacturing process.
  • the relationship between the line width of the second pattern line hole 21 and the line width of the first pattern line hole 12 is not specifically limited.
  • the lithography machine can photoetch a lithography pattern smaller than the lithography line width of the lithography machine itself through the hard mask provided by this embodiment, so that in the actual production process , can reduce the demand for adopting a more advanced photolithography machine, and can photolithographically produce a photolithographic pattern of a small line width pattern, thereby saving a lot of cost.
  • a non-metal bump 22 is formed on the surface of the pattern setting layer 20 away from the first insulating layer 11, and the non-metal bump 22 is any one of silicon nitride or silicon dioxide.
  • silicon nitride is used as the non-metal substance bump 22 .
  • the non-metallic substance bump 22 is used as a supporting point for coating, the hard mask and the substrate (not the substrate in a hard mask provided by the present invention, are the chips in the chip preparation process) Substrates, such as sapphire substrates or silicon substrates, etc.) are not bonded, and a certain distance is maintained, and the distance is the height of the bump 22 of the non-metallic substance.
  • the non-metallic bumps 22 are not limited to silicon nitride or silicon dioxide, and non-metallic substances that are not easily oxidized can also be used.
  • the thickness of the first insulating layer 11 is 100 nm ⁇ 1000 nm.
  • the pattern setting layer 20 has a thickness of 3um ⁇ 10um.
  • the thickness of the substrate 10 is 100um-700um, which is convenient for process production.
  • Figs. 2a-2h are schematic flow charts of a method for preparing a hard mask provided by an embodiment.
  • the steps of the method for preparing the hard mask shown in FIGS. 2a-2h are as follows.
  • the substrate 10 is an insulating substrate, which may include substrates in the field of semiconductor chips and/or superconductor chips, such as sapphire substrates, silicon substrates, silicon carbide substrates, and the like.
  • silicon is used as the material of the substrate 10 .
  • a first insulating layer 11 is formed on a surface of the substrate 10 .
  • a pattern setting layer 20 is formed on the surface of the first insulating layer 11 away from the substrate 10 .
  • the pattern setting layer 20 is made of silicon.
  • the material of the pattern setting layer 20 may be a non-metallic substance with insulating properties, and the non-metallic substance is not easily oxidized in air.
  • a first insulating layer 11 is formed on the surface of the substrate 10 .
  • the first insulating layer 11 can be formed on the substrate 10 physically or chemically. In this embodiment, the first insulating layer 11 is formed by chemical means.
  • the material of the first insulating layer 11 is a silicon dioxide layer.
  • a silicon dioxide layer formed by oxidation of the silicon substrate 10 is used as the first insulating layer 11 .
  • the first insulating layer 11 can be formed through natural oxidation, or can be formed through dry oxidation, wet oxidation, or a combination of dry oxidation and wet oxidation. In other embodiments, a first insulating layer 11 with insulating properties can be added directly on the substrate 10 by physical means, such as pasting a layer of silicon carbide.
  • Pasting here is only a form of setting, not limited to the form of pasting.
  • it is not limited to use silicon carbide as the first insulating layer 11 .
  • silicon dioxide can also be directly pasted to form the first insulating layer 11 .
  • Any material that meets insulating properties can be used as the material of the first insulating layer 11 .
  • a first pattern to be etched is formed by deep ultraviolet exposure on the surface of the substrate 10 away from the first insulating layer 11 .
  • the second figure and the first figure are arranged symmetrically on opposite sides respectively, and the line width of the second figure is less than or equal to the line width of the first figure (there is no difference between the first figure and the second figure). show).
  • the pattern setting layer 20 is dry-etched to form a second pattern line hole 21 .
  • the etching is stopped. At this time, the etching of the second pattern line hole 21 is completed.
  • the first part of the first pattern line hole 12 is formed by dry etching the substrate 10 . During etching, when the first insulating layer 11 is touched, the etching is stopped. At this time, the first part of the first pattern line hole 12 is etched completely.
  • the second part of the first patterned line hole 12 is continuously formed by pickling and etching the first insulating layer 11 .
  • the first part and the second part form a complete first pattern line hole 12, and the first pattern line hole 12 and the second pattern line hole 21 communicate with each other.
  • dotted lines are used to identify the boundary between the first patterned line hole 12 and the second patterned line hole 21 in Fig. 2 d. There is no such dotted line in the product, as shown in Figure 2e.
  • the first insulating layer 11 acts as a barrier layer.
  • the etching encounters the first insulating layer 11, the etching is stopped immediately, which can well protect the pattern setting layer 20 from being damaged.
  • the first insulating layer 11 acts as a barrier layer, which can protect the substrate 10 from being damaged.
  • pickling etching is used to etch away the first insulating layer 11 of silicon dioxide material between the first part of the first pattern line hole 12 and the second pattern line hole 21 to form the second pattern line hole 21.
  • pickling etching is used to etch away the first insulating layer 11 of silicon dioxide material between the first part of the first pattern line hole 12 and the second pattern line hole 21 to form the second pattern line hole 21.
  • a line width limiting layer 30 is formed on the sidewall of the second pattern line hole 21 to limit the line width of the second pattern line hole 21 .
  • silicon is grown on the sidewall of the second pattern line hole 21 on the pattern setting layer 20 made of silicon by dry oxidation and/or wet oxidation to form the line width of the silicon dioxide material.
  • Limiting layer 30 By controlling the oxidation parameters of the dry oxidation and/or wet oxidation, the thickness of the line width limiting layer 30 is controlled, thereby controlling the degree of line width reduction of the line holes 21 of the second pattern.
  • the sidewall of the second pattern line hole 21 is oxidized by silicon dry oxidation.
  • silicon dioxide with a thickness of 1.0X thickness can be produced.
  • the line width of the hole can be precisely controlled by controlling the thickness of the silicon dioxide, so that the hole diameter of the second pattern line hole 21 with a smaller line width can be obtained.
  • an SOI hard mask with a line width of 20-200nm can be obtained, reducing the dependence on high-grade photolithography machines.
  • silicon is oxidized by wet oxidation or a combination of dry oxidation and wet oxidation.
  • a parameter control layer 40 is formed on the sidewall of the first pattern line hole 12 on the silicon substrate 10 through silicon oxidation.
  • the material of the parameter control layer 40 is silicon dioxide. In other embodiments, the parameter control layer 40 may not be provided.
  • the function of the parameter control layer 40 is to protect the substrate 10 from being disturbed by external factors, such as oxidation, corrosion, artificial damage and the like.
  • non-metal bumps 22 are formed on the surface of the pattern setting layer 20 away from the first insulating layer 11 .
  • the non-metal bumps 22 are any one of silicon nitride or silicon dioxide. In this embodiment, silicon nitride is used as the non-metal substance bump 22 .
  • the non-metallic substance bump 22 is used as a supporting point for coating, the hard mask and the substrate (not the substrate in a hard mask provided by the present invention, this substrate is the chip preparation process)
  • the chip substrates in the chip substrate, such as sapphire substrate or silicon substrate, etc.) are not bonded, and a certain distance is kept, and the distance is the height of the bump 22 of the non-metallic substance.
  • the non-metallic bumps 22 are not limited to silicon nitride or silicon dioxide, and non-metallic substances that are not easily oxidized can also be used.
  • the step of forming non-metallic bumps 22 on the surface of the pattern setting layer 20 away from the first insulating layer 11 may be performed before deep ultraviolet exposure of the substrate 10 and the pattern setting layer 20, Subsequent steps are the same as the above-mentioned embodiment.
  • the hard mask provided according to one embodiment can replace the photoresist, and can be used repeatedly without pollution residue.
  • the hard mask can be designed as a structure of a substrate and a pattern setting layer, and a first insulating layer is formed on the surface of the substrate, and a layer penetrating through the substrate and the The first pattern line hole of the first insulating layer, the second pattern line hole penetrating through the pattern setting layer is formed on the pattern setting layer, and the second pattern line hole communicates with the first pattern line hole , so as to form a photolithographic channel in the chip preparation photolithography process.
  • a line width limiting layer is formed on the sidewall of the second pattern line hole, which can reduce the line width of the second pattern line hole.
  • this design can reduce the line width of the lithography pattern, so as to meet the needs of chip design.
  • the DUV KrF lithography machine with a light source of 193nm can usually only produce products with a line width above 193nm.
  • Using the hard mask provided in the embodiments of the present disclosure can produce a product with a line width much smaller than 193nm, so it may not be necessary to use a more advanced DUV ArF lithography machine or EUV lithography machine. This reduces reliance on them, resulting in significant equipment cost savings.
  • the embodiment also provides a method for preparing a hard mask, and the hard mask prepared by this method has the above-mentioned beneficial effects.

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Abstract

一种硬掩模及其制备方法。硬掩模包括衬底（10）和图形设置层（20），衬底（10）的表面形成有第一绝缘层（11），衬底（10）和第一绝缘层（11）上形成有贯穿衬底（10）和第一绝缘层（11）的第一图形线孔（12），图形设置层（20）形成于第一绝缘层（11）的远离衬底（10）的表面上，且图形设置层（20）上形成有贯穿的第二图形线孔（21），第二图形线孔（21）与第一图形线孔（12）连通，第二图形线孔（21）的侧壁上形成有线宽限制层（30），第二图形线孔（21）内的线宽限制层（30）限定目标图形的线宽。线宽限制层（30）能够缩小第二图形线孔（21）的线宽。

Description

一种硬掩模及其制备方法
相关申请的交叉引用
本专利申请要求于2021年07月30日提交的、发明名称为“一种硬掩模及其制备方法”、申请号为CN 202110869289.0的中国专利申请的优先权，所述专利申请在此全部引入作为参考。
技术领域
本公开属于芯片制备技术领域，特别是一种硬掩模及其制备方法。
背景技术
硬掩模(Hard Mask)是一种通过CVD(Chemical Vapor Deposition，CVD)生成的无机薄膜材料。其主要成分通常有TiN、SiN、SiO2等。硬掩模主要运用于芯片制备光刻工艺中，首先把光刻胶图像转移到硬掩模上，然后通过硬掩模将最终图形刻蚀转移到衬底上，相对于光刻胶直接转移的方式，硬掩模板可以多次重复使用，无污染残留。
在现有技术中，硬掩模的制备工艺中，对于具有预设线宽的图形的硬掩模，直接使用DUV KrF光刻机光刻，再通过刻蚀机刻蚀并一次成形得到具有预设线宽的图形，导致图形线宽
光刻一次成形的预设线宽的硬掩模结构的制造受限于光刻条件，成本太高，因此光刻一次成形的预设线宽的硬掩模结构很难普及，例如光刻条件中的DUV KrF光刻机的光源为193nm，只可以生产193nm以上线宽的产品，对于小于193nm线宽的产品，需要更为先进的DUV ArF光刻机或者EUV光刻机，但是更先进的DUV ArF或者EUV光刻机费用动辄1亿美元以上，成本太大，对于绝大多说企业而言，无法负担光刻机的费用，生产较小线宽的产品严重受制于光刻机技术。
但是由于芯片设计的需要，越来越多的芯片设计线宽小于190nm，光刻机的型号决定了硬掩模的最小线宽，如何基于现有的DUV KrF光刻机，生产更小线宽的硬掩模是目前亟待解决的技术难题。
发明内容
本公开中的实施例的一个目的是提供一种硬掩模及其制备方法。具体内容如下。
实施例中提供的一种硬掩模包括：衬底，所述衬底的表面形成有第一绝缘层，所述衬底和所述第一绝缘层上形成有贯穿所述衬底和所述第一绝缘层的第一图形线孔；图形设置层，形成于所述第一绝缘层的远离所述衬底的表面上，且所述图形设置层上形成有贯穿所述图形设置层的第二图形线孔；所述第二图形线孔与所述第一图形线孔连通，所述第二图形线孔的侧壁上形成有线宽限制层，所述第二图形线孔内的所述线宽限制层限定目标图形的线宽。
进一步的，所述第一图形线孔的侧壁上形成有参数控制层。
进一步的，所述图形设置层为硅层，所述线宽限制层为二氧化硅层。
进一步的，所述衬底为硅衬底，所述参数控制层为二氧化硅层。
进一步的，所述线宽限制层和所述参数控制层同时生成。
进一步的，所述第二图形线孔的线宽小于或等于所述第一图形线孔的线宽。
进一步的，所述图形设置层远离所述第一绝缘层的表面形成有非金属凸点。
进一步的，所述非金属物质凸点为氮化硅或者二氧化硅中的任意一种。
进一步的，所述第一绝缘层、所述图形设置层和所述衬底三者的厚度依次增大。
进一步的，所述第一绝缘层的厚度的100nm～1000nm；所述图形设置层的厚度为3um～10um；所述衬底的厚度为100um～700um。
本公开中的实施例还提供一种硬掩模的制备方法，包括以下步骤：提供一衬底，在所述衬底的一表面形成第一绝缘层，在所述第一绝缘层远离所述衬底的表面形成图形设置层；在所述图形设置层形成贯穿所述图形设置层的第二图形线孔；再在所述衬底和所述第一绝缘层上形成贯穿所述衬底和所述第一绝缘层的第一图形线孔；所述第一图形线孔和第二图形线孔相互连通；在所述第二图形线孔的侧壁上形成线宽限制层限定目标图形线宽。
进一步的，所述衬底和所述第一绝缘层上形成贯穿所述衬底和所述第一绝缘层的第一图形线孔，包括：对所述衬底进行刻蚀，形成第一图形线孔的第一部分；在所述第一部分的基础上，再继续对所述第一绝缘层进行刻蚀，形成第一图形线孔的第二部分。
进一步的，所述对所述衬底进行刻蚀，形成第一图形线孔的第一部分，包括：所述衬底通过干法刻蚀形成第一图形线孔的第一部分。
进一步的，所述在所述第一部分的基础上，再继续对所述第一绝缘层进行刻蚀，形成第一图形线孔的第二部分，包括：在所述第一部分的基础上，再继续对所述第一绝缘层通过酸洗刻蚀形成第一图形线孔的第二部分。
进一步的，所述在所述图形设置层形成贯穿所述图形设置层的第二图形线孔，包括：对所述图形设置层进行干法刻蚀形成第二图形线孔。
进一步的，所述在所述衬底和所述第一绝缘层上形成贯穿所述衬底和所述第一绝缘层的第一图形线孔，包括：对所述衬底的远离所述第一绝缘层的表面通过深紫外曝光，形成需要刻蚀的第一图形；通过所述第一图形对所述衬底和所述第一绝缘层依次进行刻蚀形成第一图形线孔。
进一步的，所述在所述图形设置层形成贯穿所述图形设置层的第二图形线孔，包括：对所述图形设置层的远离所述第一绝缘层的表面进行深紫外曝光，形成需要刻蚀的第二图形；通过所述第二图形对所述图形设置层进行刻蚀形成第二图形线孔。
进一步的，所述第二图形与第一图形呈对称设置，且所述第二图形的线宽小于或等于所述第一图形的线宽。
进一步的，所述衬底的材质为硅，所述第一绝缘层的材质为二氧化硅，所述二氧化硅直接通过硅表面进行氧化形成。
进一步的，所述图形设置层的材质为硅。
进一步的，所述在所述第二图形线孔的侧壁上形成线宽限制层，包括：在所述第 二图形线孔的硅材质侧壁上通过干法氧化和/或湿法氧化生长硅形成所述线宽限制层。
进一步的，所述在所述第二图形线孔的硅材质侧壁上通过干法氧化和/或湿法氧化生长硅形成所述线宽限制层包括：通过控制干法氧化和/或湿法氧化的氧化参数控制形成线宽限制层的厚度，进而控制第二图形线孔的线宽缩小程度。
进一步的，所述第二图形线孔的线宽小于或等于所述第一图形线孔的线宽。
进一步的，在所述衬底上的第一图形线孔的侧壁通过硅氧化形成参数控制层。
进一步的，所述图形设置层远离所述第一绝缘层的表面形成有非金属凸点。
进一步的，所述非金属物质凸点为氮化硅或者二氧化硅中的任意一种。
与现有技术相比，有益效果如下。
在芯片制备光刻工艺中，根据实施例的硬掩模可以替代光刻胶，能够实现多次使用，无污染残留。
在一个实施例中，所述硬掩模可以被设计成衬底和图形设置层的结构，且衬底的表面形成第一绝缘层，在所述衬底上形成有贯穿所述衬底和所述第一绝缘层的第一图形线孔，在所述图形设置层上形成有贯穿所述图形设置层的第二图形线孔，所述第二图形线孔与所述第一图形线孔连通，从而形成在芯片制备光刻工艺中的光刻通道。
在一个实施例中，在所述第二图形线孔的侧壁上形成有线宽限制层，能够缩小第二图形线孔的线宽。在采用光刻机光刻时，这种设计能够缩小光刻图形的线宽，从而满足芯片设计的需要。采用光源为193nm的DUV KrF光刻机通常只可以生产193nm以上线宽的产品。采用本公开实施例中提供的硬掩模，能够产生远小于193nm线宽的产品，从而有可能不需要采用更为先进的DUV ArF光刻机或者EUV光刻机。这可以减小对它们的依赖，从而节省大量设备成本。
实施例中还提供了一种硬掩模的制备方法。通过此制备方法制备的硬掩模具有上述有益效果。
附图说明
图1为一个实施例提供的一种硬掩模的结构示意图；
图2a～2h为一个实施例提供的一种硬掩模的制备方法的流程结构示意图。
附图标记说明：衬底10、第一绝缘层11、第一图形线孔12、图形设置层20、第二图形线孔21、线宽限制层30、参数控制层40、非金属凸点22。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
如图1所示，图1为一个实施例提供的一种硬掩模的结构示意图。
图1所示的硬掩模包括：衬底10和图形设置层20。
所述衬底10为绝缘衬底，可以包括半导体芯片和\或超导体芯片领域中的基片衬底，例如蓝宝石衬底、硅衬底、碳化硅衬底等，本实施例中采用硅作为衬底材料。
所述衬底10的表面形成有第一绝缘层11，所述第一绝缘层11与衬底10之间可通过物理方式形成，也可以通过化学方式形成。本实施例中，采用化学方式形成，所述第一绝缘层11的材质为二氧化硅层，通过硅材质的衬底10进行氧化形成的二氧化硅层作为第一绝缘层11，可通过自然氧化形成，也可通过干法氧化、湿法氧化，或者干法氧化和湿法氧化相互结合形成。在其他实施例中，可直接在衬底10上通过物理方式，增加一层具有绝缘性能的第一绝缘层11，如粘贴一层碳化硅。此处粘贴仅为一种设置形式，不限于采用粘贴的形式。另外，不限于采用碳化硅作为第一绝缘层11。在其他实施例中也可以采用二氧化硅直接进行粘贴来形成第一绝缘层11。符合具有绝缘性的材质均可作为第一绝缘层11的材质。
所述衬底10和所述第一绝缘层11上形成有贯穿所述衬底10和所述第一绝缘层11的第一图形线孔12。在本实施例中，所述第一图形线孔12的侧壁上形成有参数控制层40，所述参数控制层40的材质为二氧化硅，所述参数控制层40通过硅材质的所述衬底10上的第一图形线孔12的侧壁进行氧化生成。在其他实施例中，可不设置所述参数控制层40。所述参数控制层40的作用是保护所述衬底10不被外界因素干扰，如氧化、腐蚀、人为损坏等。
所述图形设置层20的材质为硅。在其他实施例中，可采用具有绝缘性质的非金属物质代替，所述非金属物质在空气中不易氧化。所述图形设置层20形成于所述第一绝缘层11的远离所述衬底10的表面上。所述图形设置层20上形成有贯穿所述图形设置层20的第二图形线孔21。
所述第二图形线孔21与所述第一图形线孔12连通。具体的，第一图形线孔12和第二图形线孔21的图形形状相同，第一图形线孔12和第二图形线孔21在位置上呈叠合的方式连通，并形成一体。在后期使用硬掩模时，便于光刻机的光能够同时穿过第一图形线孔12和第二图形线孔21到达需要光刻的用于芯片制作的衬底上。
所述第二图形线孔21的侧壁上形成有线宽限制层30，所述第二图形线孔21内的所述线宽限制层30限定目标图形的线宽。在本实施例中，所述线宽限制层30的材质为二氧化硅。所述线宽限制层30通过对硅材质的图形设置层20上的第二图形线孔21的侧壁进行氧化生成二氧化硅层。在本实施例中，对图形设置层20氧化形成线宽限制层30的方式为干法氧化、湿法氧化或者干法氧化和湿法氧化相互结合的方式形成。
利用硅干法氧化的方法将第二图形线孔21的侧壁进行氧化。根据硅氧化理论，每消耗0.44X厚度的硅，能够生成厚度为1.0X厚度的二氧化硅。经氧化后，在所述第二图形线孔21的侧壁生长出一定厚度的二氧化硅，第二图形线孔21的线宽减小。使用此种方法，可以通过控制二氧化硅的厚度，从而精准控制孔的线宽，从而得到更小线宽的第二图形线孔21的孔径。利用此种方法，可以得到线宽20～200nm的SOI硬掩模，减小对高等级光刻机的依赖。
在实际操作过程中，为了加速效率，采用湿法氧化或者干法氧化和湿法氧化的结 合来对硅进行氧化。
在本实施例中，所述线宽限制层30和参数控制层40均通过上述利用硅氧化的方法同时生成，提高生产效率。在操作过程中，保证第二图形线孔21的线宽小于第一图形线孔12的线宽，使得所述第一图形线孔12的线宽宽度能够大量地容纳光刻机的光源，再将光源引入到小线宽的第一图形线孔12内，从而提高后期芯片制作工艺中的光刻效果。在其他实施例中，所述第二图形线孔21的线宽与第一图形线孔12的线宽的大小关系不做具体限定。
在后期芯片制作工艺中，光刻机在光刻过程中，通过本实施例提供的硬掩模，能够光刻出小于光刻机本身光刻线宽的光刻图形，从而在实际生产过程中，能够减小采用更先进的光刻机的需求，即可光刻出小线宽图形的光刻图形，从而能够节约大量成本。
在所述图形设置层20远离所述第一绝缘层11的表面形成有非金属凸点22，所述非金属物质凸点22为氮化硅或者二氧化硅中的任意一种。在本实施例中，采用氮化硅作为非金属物质凸点22。在芯片制备工艺中，当非金属物质凸点22作为支撑点用于镀膜时，硬掩模与衬底(非本发明提供的一种硬掩模中的衬底，为芯片制备工艺中的芯片的衬底，如蓝宝石衬底或者硅衬底等)之间不贴合，保持一定的距离，距离为非金属物质凸点22的高度。在其他实施例中，非金属凸点22不限于采用氮化硅或者二氧化硅，也可采用不易氧化的非金属物质。
在本实施例中，所述第一绝缘层11的厚度的100nm～1000nm。所述图形设置层20的厚度为3um～10um。所述衬底10的厚度为100um～700um，便于工艺生产。
如图2a～2h所示，图2a～2h为一个实施例提供的一种硬掩模的制备方法的流程结构示意图。
图2a～2h所示的硬掩模的制备方法的步骤如下。
如图2a所示，提供一衬底10。所述衬底10为绝缘衬底，可以包括半导体芯片和\或超导体芯片领域中的基片衬底，例如蓝宝石衬底、硅衬底、碳化硅衬底等。在本实施例中，采用硅作为衬底10的材料。
在所述衬底10的一表面形成第一绝缘层11。在所述第一绝缘层11远离所述衬底10的表面形成图形设置层20。在本实施例中，所述图形设置层20的材质为硅。在其他实施例中，所述图形设置层20的材质可采用具有绝缘性质的非金属物质，所述非金属物质在空气中不易氧化。
所述衬底10的表面形成有第一绝缘层11。所述第一绝缘层11可通过物理方式在衬底10上形成，也可以通过化学方式形成。本实施例中，第一绝缘层11采用化学方式形成。所述第一绝缘层11的材质为二氧化硅层。通过硅材质的衬底10进行氧化形成的二氧化硅层作为第一绝缘层11。第一绝缘层11可通过自然氧化形成，也可通过干法氧化、湿法氧化，或者干法氧化和湿法氧化相互结合形成。在其他实施例中，可直接在衬底10上通过物理方式，增加一层具有绝缘性能的第一绝缘层11，如粘贴一层碳化硅。此处粘贴仅为一种设置形式，不限于采用粘贴的形式。另外，不限于采用碳化硅作为第一绝缘层11。在其他实施例中也可以采用二氧化硅直接进行粘贴来形成第一绝缘层11.符合具有绝缘性的材质均可作为第一绝缘层11的材质。
对所述衬底10的远离所述第一绝缘层11的表面通过深紫外曝光，形成需要刻蚀的第一图形。对所述图形设置层20的远离所述第一绝缘层11的表面进行深紫外曝光，形成需要刻蚀的第二图形。所述第二图形与第一图形分别在相反的面上呈对称设置，且所述第二图形的线宽小于或等于所述第一图形的线宽(第一图形和第二图形图中未显示)。
如图2b所示，在形成第一图形和第二图形后，针对所述第二图形，对所述图形设置层20通过干法刻蚀形成第二图形线孔21。在刻蚀时，触碰到第一绝缘层11时，停止刻蚀。此时，所述第二图形线孔21刻蚀完毕。
如图2c所示，完成第二图形线孔21的刻蚀后，再对所述衬底10通过干法刻蚀形成第一图形线孔12的第一部分。在刻蚀时，触碰到第一绝缘层11时，停止刻蚀。此时，所述第一图形线孔12的第一部分刻蚀完毕。
如图2d所示，在所述第一图形线孔12的第一部分的基础上，再继续对所述第一绝缘层11通过酸洗刻蚀形成第一图形线孔12的第二部分。所述第一部分和第二部分形成完整的第一图形线孔12，且所述第一图形线孔12和第二图形线孔21相互连通。为了区分第一图形线孔12和第二图形线孔21之间的界限，图2d中采用点状线条进行标识作为区分第一图形线孔12和第二图形线孔21之间的界限，实际产品中无此点状线，如图2e所示。
在形成所述第一图形线孔12的第一部分时，所述第一绝缘层11充当阻挡层。刻蚀遇到第一绝缘层11时，立即停止刻蚀，能够很好的保护图形设置层20不被损坏。同理，在刻蚀所述第二图形线孔21时，所述第一绝缘层11充当阻挡层，能够保护所述衬底10不被损坏。当二者刻蚀完成后，再采用酸洗刻蚀，刻蚀掉第一图形线孔12的第一部分和第二图形线孔21之间的二氧化硅材质的第一绝缘层11，形成第一图形线孔12的第二部分。这不会损坏到所述衬底10和所述图形设置层20，能够提高刻蚀精度，且提高成品率。
如图2f所示，在所述第二图形线孔21的侧壁上形成线宽限制层30限定第二图形线孔21的线宽。在本实施例中，在硅材质的图形设置层20上的所述第二图形线孔21的侧壁上通过干法氧化和/或湿法氧化生长硅形成二氧化硅材质的所述线宽限制层30。通过控制干法氧化和/或湿法氧化的氧化参数控制形成线宽限制层30的厚度，进而控制第二图形线孔21的线宽缩小程度。
利用硅干法氧化的方法将第二图形线孔21的侧壁进行氧化。根据硅氧化理论，每消耗0.44X厚度的硅，能够生成厚度为1.0X厚度的二氧化硅。经氧化后，第二图形线孔21中生长出一定厚度的二氧化硅，第二图形线孔21的线宽减小。使用此种方法，可以通过控制二氧化硅的厚度，从而精准控制孔的线宽，从而得到更小线宽的第二图形线孔21的孔径。利用此种方法，可以得到线宽20～200nm的SOI硬掩模，减小对高等级光刻机的依赖。在实际操作过程中，为了加速效率，采用湿法氧化或者干法氧化和湿法氧化的结合来对硅进行氧化。
如图2g所示，在硅材质的所述衬底10上的第一图形线孔12的侧壁通过硅氧化形成参数控制层40。所述参数控制层40的材质为二氧化硅。在其他实施例中，可不设置所述参数控制层40。所述参数控制层40的作用是保护所述衬底10不被外界因素干 扰，如氧化、腐蚀、人为损坏等。
如图2h所示，在所述图形设置层20远离所述第一绝缘层11的表面形成非金属凸点22。所述非金属物质凸点22为氮化硅或者二氧化硅中的任意一种。在本实施例中，采用氮化硅作为非金属物质凸点22。在芯片制备工艺中，当非金属物质凸点22作为支撑点用于镀膜时，硬掩模与衬底(非本发明提供的一种硬掩模中的衬底，此衬底为芯片制备工艺中的芯片衬底，如蓝宝石衬底或者硅衬底等)之间不贴合，保持一定的距离，距离为非金属物质凸点22的高度。在其他实施例中，非金属凸点22不限于采用氮化硅或者二氧化硅，也可采用不易氧化的非金属物质。
在其他实施例中，在所述图形设置层20远离所述第一绝缘层11的表面形成非金属凸点22的步骤，可在对衬底10和图形设置层20进行深紫外曝光之前实施，后续步骤与上述实施例相同。
在芯片制备光刻工艺中，根据一个实施例提供的硬掩模可以替代光刻胶，能够实现多次使用，无污染残留。
在一个实施例中，所述硬掩模可以被设计成衬底和图形设置层的结构，且衬底的表面形成第一绝缘层，在所述衬底上形成有贯穿所述衬底和所述第一绝缘层的第一图形线孔，在所述图形设置层上形成有贯穿所述图形设置层的第二图形线孔，所述第二图形线孔与所述第一图形线孔连通，从而形成在芯片制备光刻工艺中的光刻通道。
在一个实施例中，在所述第二图形线孔的侧壁上形成有线宽限制层，能够缩小第二图形线孔的线宽。在采用光刻机光刻时，这种设计能够缩小光刻图形的线宽，从而满足芯片设计的需要。采用光源为193nm的DUV KrF光刻机通常只可以生产193nm以上线宽的产品。采用本公开实施例中提供的硬掩模，能够产生远小于193nm线宽的产品，从而有可能不需要采用更为先进的DUV ArF光刻机或者EUV光刻机。这可以减小对它们的依赖，从而节省大量设备成本。
实施例中还提供了一种硬掩模的制备方法，通过此制备方法制备的硬掩模具有上述有益效果。
以上依据图式所示的实施例详细说明了这里公开的构造、特征及作用效果，以上所述仅为本公开的较佳实施例，但本公开不以图面所示限定实施范围，凡是依照这里公开的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在这里公开的保护范围内。

Claims (26)

  1. 一种硬掩模，其特征在于，包括：
    衬底(10)，所述衬底(10)的表面形成有第一绝缘层(11)，所述衬底(10)和所述第一绝缘层(11)上形成有贯穿所述衬底(10)和所述第一绝缘层(11)的第一图形线孔(12)；
    图形设置层(20)，形成于所述第一绝缘层(11)的远离所述衬底(10)的表面上，且所述图形设置层(20)上形成有贯穿所述图形设置层(20)的第二图形线孔(21)；
    所述第二图形线孔(21)与所述第一图形线孔(12)连通，所述第二图形线孔(21)的侧壁上形成有线宽限制层(30)，所述第二图形线孔(21)内的所述线宽限制层(30)限定目标图形的线宽。
  2. 根据权利要求1所述的硬掩模，其特征在于，所述第一图形线孔(12)的侧壁上形成有参数控制层(40)。
  3. 根据权利要求2所述的硬掩模，其特征在于，所述图形设置层(20)为硅层，所述线宽限制层(30)为二氧化硅层。
  4. 根据权利要求3所述的硬掩模，其特征在于，所述衬底(10)为硅衬底，所述参数控制层(40)为二氧化硅层。
  5. 根据权利要求4所述的硬掩模，其特征在于，所述线宽限制层(30)和所述参数控制层(40)同时生成。
  6. 根据权利要求2所述的硬掩模，其特征在于，所述第二图形线孔(21)的线宽小于或等于所述第一图形线孔(12)的线宽。
  7. 根据权利要求1所述的硬掩模，其特征在于，所述图形设置层(20)远离所述第一绝缘层(11)的表面形成有非金属凸点(22)。
  8. 根据权利要求7所述的硬掩模，其特征在于，所述非金属物质凸点(22)为氮化硅或者二氧化硅中的任意一种。
  9. 根据权利要求1所述的硬掩模，其特征在于，所述第一绝缘层(11)、所述图形设置层(20)和所述衬底(10)三者的厚度依次增大。
  10. 根据权利要求1所述的硬掩模，其特征在于，所述第一绝缘层(11)的厚度的100nm～1000nm；所述图形设置层(20)的厚度为3um～10um；所述衬底(10)的厚度为100um～700um。
  11. 一种硬掩模的制备方法，其特征在于，包括以下步骤：
    提供一衬底(10)，在所述衬底(10)的一表面形成第一绝缘层(11)，在所述第一绝缘层(11)远离所述衬底(10)的表面形成图形设置层(20)；
    在所述图形设置层(20)形成贯穿所述图形设置层(20)的第二图形线孔(21)；
    再在所述衬底(10)和所述第一绝缘层(11)上形成贯穿所述衬底(10)和所述第一绝缘层(11)的第一图形线孔(12)；所述第一图形线孔(12)和第二图形线孔(21)相互连通；
    在所述第二图形线孔(21)的侧壁上形成线宽限制层(30)限定目标图形线宽。
  12. 根据权利要求11所述的硬掩模的制备方法，其特征在于，所述衬底(10) 和所述第一绝缘层(11)上形成贯穿所述衬底(10)和所述第一绝缘层(11)的第一图形线孔(12)，包括：
    对所述衬底(10)进行刻蚀，形成第一图形线孔(12)的第一部分；
    在所述第一部分的基础上，再继续对所述第一绝缘层(11)进行刻蚀，形成第一图形线孔(12)的第二部分。
  13. 根据权利要求12所述的硬掩模的制备方法，其特征在于，所述对所述衬底(10)进行刻蚀，形成第一图形线孔(12)的第一部分，包括：
    所述衬底(10)通过干法刻蚀形成第一图形线孔(12)的第一部分。
  14. 根据权利要求12所述的硬掩模的制备方法，其特征在于，所述在所述第一部分的基础上，再继续对所述第一绝缘层(11)进行刻蚀，形成第一图形线孔(12)的第二部分，包括：
    在所述第一部分的基础上，再继续对所述第一绝缘层(11)通过酸洗刻蚀形成第一图形线孔(12)的第二部分。
  15. 根据权利要求11所述的硬掩模的制备方法，其特征在于，所述在所述图形设置层(20)形成贯穿所述图形设置层(20)的第二图形线孔(21)，包括：
    对所述图形设置层(20)进行干法刻蚀形成第二图形线孔(21)。
  16. 根据权利要求11所述的硬掩模的制备方法，其特征在于，所述在所述衬底(10)和所述第一绝缘层(11)上形成贯穿所述衬底(10)和所述第一绝缘层(11)的第一图形线孔(12)，包括：
    对所述衬底(10)的远离所述第一绝缘层(11)的表面通过深紫外曝光，形成需要刻蚀的第一图形；
    通过所述第一图形对所述衬底(10)和所述第一绝缘层(11)依次进行刻蚀形成第一图形线孔(12)。
  17. 根据权利要求16所述的硬掩模的制备方法，其特征在于，所述在所述图形设置层(20)形成贯穿所述图形设置层(20)的第二图形线孔(21)，包括：
    对所述图形设置层(20)的远离所述第一绝缘层(11)的表面进行深紫外曝光，形成需要刻蚀的第二图形；
    通过所述第二图形对所述图形设置层(20)进行刻蚀形成第二图形线孔(21)。
  18. 根据权利要求17所述的硬掩模的制备方法，其特征在于，所述第二图形与第一图形呈对称设置，且所述第二图形的线宽小于或等于所述第一图形的线宽。
  19. 根据权利要求11所述的硬掩模的制备方法，其特征在于，所述衬底(10)的材质为硅，所述第一绝缘层(11)的材质为二氧化硅，所述二氧化硅直接通过硅表面进行氧化形成。
  20. 根据权利要求19所述的硬掩模的制备方法，其特征在于，所述图形设置层(20)的材质为硅。
  21. 根据权利要求20所述的硬掩模的制备方法，其特征在于，所述在所述第二图形线孔(21)的侧壁上形成线宽限制层(30)，包括：
    在所述第二图形线孔(21)的硅材质侧壁上通过干法氧化和/或湿法氧化生长硅形成所述线宽限制层(30)。
  22. 根据权利要求21所述的硬掩模的制备方法，其特征在于，所述在所述第二图形线孔(21)的硅材质侧壁上通过干法氧化和/或湿法氧化生长硅形成所述线宽限制层(30)包括：
    通过控制干法氧化和/或湿法氧化的氧化参数控制形成线宽限制层(30)的厚度，进而控制第二图形线孔(21)的线宽缩小程度。
  23. 根据权利要求11所述的硬掩模的制备方法，其特征在于，所述第二图形线孔(21)的线宽小于或等于所述第一图形线孔(12)的线宽。
  24. 根据权利要求19所述的硬掩模的制备方法，其特征在于，在所述衬底(10)上的第一图形线孔(12)的侧壁通过硅氧化形成参数控制层(40)。
  25. 根据权利要求11～24任意一项所述的硬掩模的制备方法，其特征在于，所述图形设置层(20)远离所述第一绝缘层(11)的表面形成有非金属凸点(22)。
  26. 根据权利要求25所述的硬掩模的制备方法，其特征在于，所述非金属物质凸点(22)为氮化硅或者二氧化硅中的任意一种。
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