WO2022249556A1 - 増幅回路および電子機器 - Google Patents

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Definitions

  • the present disclosure relates to an amplifier circuit that amplifies a signal, and an electronic device equipped with such an amplifier circuit.
  • Patent Document 1 discloses an amplifier circuit having a first-stage transistor, a second-stage transistor, and a capacitor provided between the drain of the first-stage transistor and the source of the second-stage transistor. is disclosed.
  • signals having various signal amplitudes can be input to the amplifier circuit.
  • the amplifier circuit is desired to be able to amplify the signals regardless of the signal amplitude.
  • An amplifier circuit includes an input terminal, an output terminal, one or more transistors, an amplitude detection circuit, and an impedance circuit.
  • One or more transistors are provided in a path connecting the input terminal and the output terminal.
  • the amplitude detection circuit is configured to detect the signal amplitude of the input signal at the input terminal.
  • the impedance circuit can change the impedance, and is configured to be able to set operating conditions for one or more transistors based on the detection result of the amplitude detection circuit.
  • An electronic device includes a communication circuit.
  • the communication circuit is capable of wireless communication and has an amplifier circuit.
  • the amplifier circuit has an input terminal, an output terminal, one or more transistors, an amplitude detection circuit, and an impedance circuit.
  • One or more transistors are provided in a path connecting the input terminal and the output terminal.
  • the amplitude detection circuit is configured to detect the signal amplitude of the input signal at the input terminal.
  • the impedance circuit can change the impedance, and is configured to be able to set operating conditions for one or more transistors based on the detection result of the amplitude detection circuit.
  • one or more transistors provided on a path connecting an input terminal and an output terminal perform an amplification operation based on an input signal at the input terminal.
  • the signal amplitude of this input signal is detected by the amplitude detection circuit.
  • the impedance circuit changes the impedance based on the detection result of the amplitude detection circuit. This sets the operating conditions for one or more transistors.
  • FIG. 1 is a circuit diagram showing a configuration example of a power amplifier according to an embodiment of the present disclosure
  • FIG. 2 is an explanatory diagram showing power amplification operation in the power amplifier shown in FIG. 1
  • FIG. 3 is another explanatory diagram showing the power amplification operation in the power amplifier shown in FIG. 1
  • FIG. 2 is a circuit diagram showing a configuration example of an impedance control circuit shown in FIG. 1
  • FIG. 2 is another circuit diagram showing a configuration example of the impedance control circuit shown in FIG. 1.
  • FIG. 2 is another circuit diagram showing a configuration example of the impedance control circuit shown in FIG. 1.
  • FIG. 5 is a timing chart showing an operation example of the amplitude detection circuit shown in FIG. 4;
  • FIG. 5 is a timing chart showing an operation example of the amplitude detection circuit shown in FIG. 4;
  • FIG. 5 is a timing chart showing an operation example of the amplitude detection circuit shown in FIG. 4; FIG.
  • FIG. 2 is a table showing an example of impedance settings in the power amplifier shown in FIG. 1; 2 is a waveform diagram showing an operation example in the power amplifier shown in FIG. 1; FIG. 3 is another waveform diagram showing an operation example of the power amplifier shown in FIG. 1.
  • FIG. 3 is another waveform diagram showing an operation example of the power amplifier shown in FIG. 1.
  • FIG. 3 is another waveform diagram showing an operation example of the power amplifier shown in FIG. 1.
  • FIG. 3 is a waveform diagram showing an operation example with another impedance setting in the power amplifier shown in FIG. 1;
  • FIG. 10 is another waveform diagram showing an operation example with another impedance setting in the power amplifier shown in FIG. 1 ;
  • FIG. 10 is another waveform diagram showing an operation example with another impedance setting in the power amplifier shown in FIG. 1 ;
  • FIG. 10 is another waveform diagram showing an operation example with another impedance setting in the power amplifier shown in FIG. 1 ;
  • FIG. 11 is a circuit diagram showing a configuration example of a power amplifier according to a modification;
  • FIG. 11 is a circuit diagram showing a configuration example of a power amplifier according to another modified example;
  • 1 is a perspective view showing an external configuration of a smartphone to which a power amplifier according to one embodiment is applied;
  • FIG. 1 shows a configuration example of a power amplifier (power amplifier 1) according to one embodiment.
  • the power amplifier 1 is provided, for example, in a smartphone capable of wireless communication in a fifth generation (5G) mobile communication system.
  • the power amplifier 1 includes an input terminal Tin, a matching circuit 11, a bias circuit 12, a resistive element R1, a transistor FET1, an inductor L1, a capacitor C1, an inductor L2, a transistor FET2, a capacitor C2, a resistor An element R2, an inductor L3, a matching circuit 13, an output terminal Tout, and an impedance control circuit 14 are provided.
  • the input terminal Tin is configured so that the input signal Sin is supplied from the preceding circuit of the power amplifier 1 .
  • the power amplifier 1 generates an output signal Sout by performing a power amplification operation based on this input signal Sin.
  • the matching circuit 11 is configured to match the impedance of the input of the transistor FET1.
  • Matching circuit 11 includes, for example, one or more capacitors and one or more inductors.
  • the matching circuit 11 adjusts the impedance of the matching circuit 11 by changing the impedance of one or more elements of the one or more capacitors and one or more inductors based on the control signal supplied from the impedance control circuit 14 . can be changed.
  • the input terminal of the matching circuit 11 is connected to the input terminal Tin of the power amplifier 1, and the output terminal is connected to the resistive element R1 and the gate of the transistor FET1.
  • the bias circuit 12 is configured to generate a bias voltage Vg.
  • a bias voltage Vg is supplied to one end of the resistance element R1, and the other end is connected to the output terminal of the matching circuit 11 and the gate of the transistor FET1.
  • transistor FET1 The gate of transistor FET1 is connected to the output terminal of matching circuit 11 and resistor element R1, the source is grounded, and the drain is connected to capacitor C1 and inductor L1.
  • a power supply voltage VDD is supplied to one end of the inductor L1, and the other end is connected to the drain of the transistor FET1 and the capacitor C1.
  • the capacitor C ⁇ b>1 is configured to be able to change the impedance based on the control signal supplied from the impedance control circuit 14 .
  • the capacitor C1 includes, for example, a plurality of capacitors, as will be described later, and the impedance can be changed by changing the number of capacitors used among the plurality of capacitors.
  • One end of capacitor C1 is connected to the source of transistor FET2 and inductor L2, and the other end is connected to the drain of transistor FET1 and inductor L1.
  • the inductor L2 is configured to be able to change the impedance based on the control signal supplied from the impedance control circuit 14.
  • the inductor L2 includes, for example, a plurality of inductors as described later, and the impedance can be changed by changing the number of inductors used among the plurality of inductors.
  • One end of inductor L2 is connected to the source of transistor FET2 and capacitor C1, and the other end is grounded.
  • the gate of the transistor FET2 is connected to the capacitor C2 and the resistance element R2, the source is grounded to the capacitor C1 and the inductor L2, and the drain is connected to the inductor L3 and the input terminal of the matching circuit 13.
  • Capacitor C2 is configured to be able to change the impedance based on the control signal supplied from the impedance control circuit 14.
  • Capacitor C2 includes, for example, a varactor as described later, and the impedance can be changed by changing the bias voltage of the varactor.
  • One end of capacitor C2 is connected to the gate of transistor FET2 and resistance element R2, and the other end is grounded.
  • a bias voltage Vg is supplied to one end of the resistance element R2, and the other end is connected to the capacitor C2 and the gate of the transistor FET2.
  • a power supply voltage VDD is supplied to one end of the inductor L3, and the other end is connected to the drain of the transistor FET2 and the input terminal of the matching circuit 13.
  • the matching circuit 13 is configured to match the impedance of the output of the transistor FET2.
  • Matching circuit 13 includes, for example, one or more capacitors and one or more inductors.
  • the matching circuit 13 adjusts the impedance of the matching circuit 13 by changing the impedance of one or more elements of the one or more capacitors and one or more inductors based on the control signal supplied from the impedance control circuit 14 . can be changed.
  • the input terminal of the matching circuit 13 is connected to the drain of the transistor FET2 and the inductor L3, and the output terminal is connected to the output terminal Tout of the power amplifier 1.
  • the output terminal Tout is configured to output the output signal Sout generated by the power amplifier 1 .
  • the output terminal Tout is connected to, for example, an antenna (not shown). As a result, the output signal Sout generated by the power amplifier 1 is transmitted from the antenna as a radio signal.
  • the power amplifier 1 uses the two transistors FET1 and FET2 to perform power amplification based on the input signal Sin.
  • FIGS. 2 and 3 schematically show the operation of the power amplifier 1 with respect to an AC signal. Since FIGS. 2 and 3 describe the operation with respect to an AC signal, the illustration of the capacitor C1 and the inductors L1 and L2 is omitted for convenience of description.
  • the size and characteristics of the transistor FET1 and the size and characteristics of the transistor FET2 are the same as each other.
  • the current characteristics of the transistor FET1 and the current characteristic of the transistor FET2 are the same, and the operating point of the transistor FET1 and the operating point of the transistor FET2 are the same.
  • the operating point voltage of the gates of the transistors FET1 and FET2 is the bias voltage Vg
  • the operating point voltage of the sources is the ground voltage
  • the operating point voltage of the drains is the power supply voltage VDD.
  • An alternating signal current corresponding to the input signal Sin flows through the transistors FET1 and FET2 as indicated by arrows in FIG.
  • the current Ids1 flowing from the drain to the source in the transistor FET1 is expressed as follows using the transconductance gm1 of the transistor FET1 and the voltage Vgs1 between the gate and source of the transistor FET1.
  • Ids1 gm1 Vgs1
  • the current Ids2 flowing from the drain to the source in the transistor FET2 is expressed as follows using the transconductance gm2 of the transistor FET2 and the voltage Vgs2 between the gate and source of the transistor FET2.
  • Ids2 gm2 Vgs2
  • the power amplifier 1 should transmit power so that the voltages Vgs1 and Vgs2 are equal, the currents Ids1 and Ids2 are equal, and the voltages Vds1 and Vds2 are equal.
  • the power amplifier 1 uses the transistor FET2 to amplify the power amplified by the transistor FET1 with a current gain of 1 and a voltage gain of 2. That is, as shown in FIG. 3, the voltage Vds output by the power amplifier 1 is the total voltage of the voltages Vds1 and Vds2.
  • the load impedances of transistors FET1 and FET2 are adjusted.
  • the impedance control circuit 14 detects the signal amplitude of the input signal Sin based on the input signal Sin, and adjusts the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 based on the signal amplitude. It is configured to generate five control signals for each setting.
  • FIG. 4A shows a configuration example of a circuit portion of the impedance control circuit 14 that controls the impedance of the capacitor C2. Capacitor C2 is also depicted in FIG. 4A.
  • the impedance control circuit 14 has an amplitude detection circuit 20, a DAC 31, and a resistance element R32.
  • the amplitude detection circuit 20 has a coupler 21, a bias circuit 22, a resistance element R23, a buffer amplifier 24, a diode D25, a capacitor C26, and an ADC (Analog to Digital Converter) 27.
  • ADC Analog to Digital Converter
  • the coupler 21 is configured to separate the AC signal contained in the input signal Sin supplied to the input terminal Tin and to supply the separated AC signal to the buffer amplifier 24 as the AC signal Sac1.
  • the coupler 21 is configured using, for example, a transmission line.
  • the bias circuit 22 is configured to generate a bias voltage.
  • a bias voltage generated by the bias circuit 22 is supplied to one end of the resistance element R23, and the other end is connected to the input terminal of the buffer amplifier 24.
  • the buffer amplifier 24 is configured to generate an AC signal Sac2 corresponding to the AC signal Sac1.
  • the input terminal of buffer amplifier 24 is connected to coupler 21 and resistance element R23, and the output terminal is connected to the anode of diode D25.
  • the anode of diode D25 is connected to the output terminal of buffer amplifier 24, and the cathode is connected to the input terminals of capacitor C26 and ADC27.
  • One end of capacitor C26 is connected to the cathode of diode D25 and the input terminal of ADC27, and the other end is grounded.
  • the ADC 27 is configured to generate a digital code by performing AD conversion based on the voltage at the capacitor C26.
  • the digital code is, for example, a multi-bit digital code.
  • the input terminal of ADC27 is connected to the cathode of diode D25 and capacitor C26, and the output terminal is connected to the input terminal of DAC31.
  • DAC 31 is configured to generate a voltage based on the digital code generated by ADC 27 .
  • the input terminal of DAC31 is connected to the output terminal of ADC27, and the output terminal is connected to resistance element R32.
  • One end of the resistance element R32 is connected to the output terminal of the DAC31, and the other end is connected to the capacitor C2.
  • DAC 31 increases the voltage supplied to capacitor C2 based on such a digital code.
  • the peak level of the AC signal Sac1 is high.
  • the peak level of AC signal Sac2 is also low, so the voltage on capacitor C26 is low.
  • the value of the digital code generated by the ADC 27 is small.
  • DAC 31 lowers the voltage supplied to capacitor C2 based on such a digital code.
  • the voltage supplied to the capacitor C2 is increased when the signal amplitude of the input signal Sin is large, and the voltage supplied to the capacitor C2 is decreased when the signal amplitude of the input signal Sin is small.
  • a logic circuit that converts digital codes may be provided between the ADC 27 and the DAC 31 .
  • the capacitor C2 has a varactor 91 and a capacitor 92 in this example.
  • the varactor 91 is configured such that the capacitance value can be changed according to the voltage difference between both ends.
  • the anode of varactor 91 is grounded and the cathode is connected to resistor R32 and capacitor 92 .
  • One end of capacitor C2 is connected to resistor R32 and the cathode of varactor 91, and the other end is connected to the gate of transistor FET2 and resistor R2 as shown in FIG.
  • Varactor 91 and capacitor 92 are connected in series with each other.
  • the capacitance of capacitor C2 is the combined capacitance of varactor 91 and capacitor 92 connected in series.
  • FIG. 4B shows a configuration example of a circuit portion of the impedance control circuit 14 that controls the impedance of the capacitor C1.
  • the impedance control circuit 14 has a control circuit 33 .
  • Capacitor C1 is also depicted in FIG. 4B.
  • the control circuit 33 is configured to generate three control signals for switching the impedance of the capacitor C1 based on the digital code generated by the ADC27.
  • the capacitor C1 has capacitors 71-74 and switches 75-77.
  • Capacitor 71 has one end connected to capacitors 72-74 and to the source of transistor FET2 and inductor L2 as shown in FIG. 1, and the other end connected to switches 75-77 and shown in FIG. It is connected to the drain of transistor FET1 and inductor L1 as before.
  • Capacitor 72 has one end connected to capacitors 71, 73 and 74, as well as the source of transistor FET2 and inductor L2 as shown in FIG.
  • One end of capacitor 73 is connected to capacitors 71, 72 and 74, as well as to the source of transistor FET2 and inductor L2 as shown in FIG.
  • a capacitor 74 has one end connected to the capacitors 71 to 73 and also to the source of the transistor FET2 and the inductor L2 as shown in FIG.
  • the switch 75 is configured to be connected to the other end of the capacitor 72 and the other end of the capacitor 71 by turning on based on the control signal supplied from the control circuit 33 .
  • the switch 76 is configured to ground the other end of the capacitor 73 and the other end of the capacitor 71 by turning on based on the control signal supplied from the control circuit 33 .
  • the switch 77 is configured to connect the other end of the capacitor 74 and the other end of the capacitor 71 by turning on based on the control signal supplied from the control circuit 33 .
  • Capacitor 71 is always valid.
  • the capacitance of capacitor C1 is the sum of the capacitances of the effective ones of capacitors 71-74. In this manner, the impedance of the capacitor C1 can be changed by changing the number of the capacitors 71 to 74 that are enabled.
  • FIG. 5 shows a configuration example of a circuit portion that controls the impedance of the inductor L2 in the impedance control circuit 14.
  • the impedance control circuit 14 has a control circuit 34 .
  • inductor L2 is also depicted.
  • the control circuit 34 is configured to generate three control signals for switching the impedance of the inductor L2 based on the digital code generated by the ADC27.
  • the inductor L2 has inductors 81-84 and switches 85-87.
  • One end of inductor 81 is connected to the source of transistor FET2 and capacitor C1 as shown in FIG.
  • One end of inductor 82 is connected to the other end of inductor 81 and the other end is connected to one end of inductor 83 .
  • One end of inductor 83 is connected to the other end of inductor 82 and the other end is connected to one end of inductor 84 .
  • One end of inductor 84 is connected to the other end of inductor 83, and the other end is grounded.
  • the switch 85 is configured to ground the other end of the inductor 81 and one end of the inductor 82 by turning on based on the control signal supplied from the control circuit 34 .
  • the switch 86 is configured to ground the other end of the inductor 82 and one end of the inductor 83 by turning on based on the control signal supplied from the control circuit 34 .
  • the switch 87 is configured to ground the other end of the inductor 83 and one end of the inductor 84 by turning on based on the control signal supplied from the control circuit 34 .
  • the inductance of inductor L2 is equal to the inductance of inductor 81 .
  • the inductance of inductor L2 is the total inductance of the inductances of inductors 81 and 82 .
  • the switches 85 and 86 are off and the switch 87 is on, the inductors 81 to 83 are enabled and the inductor 84 is disabled.
  • the inductance of inductor L2 is the sum of the inductances of inductors 81-83. Also, for example, when the switches 85-87 are in the off state, the inductors 81-84 are enabled. Therefore, the inductance of inductor L2 is the sum of the inductances of inductors 81-84. In this manner, the impedance of the inductor L2 can be changed by changing the number of inductors 81 to 84 that are enabled.
  • FIG. 4A describes the circuit portion that controls the impedance of the capacitor C2
  • FIG. 4B describes the circuit portion that controls the impedance of the capacitor C1
  • FIG. 5 describes the circuit portion that controls the impedance of the inductor L2.
  • matching circuit 11 includes, for example, one or more capacitors and one or more inductors, and changing the impedance of one or more of these elements changes the impedance of matching circuit 11. can be done. Therefore, by applying the configurations shown in FIGS. 4A, 4B, and 5 to these elements, the impedance of the matching circuit 11 can be controlled. The same applies to the matching circuit 13 as well.
  • the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 can be set according to the signal amplitude of the input signal Sin.
  • the operating conditions of the transistors FET1 and FET2 are set by setting the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13.
  • the input terminal Tin corresponds to a specific example of "input terminal” in the present disclosure.
  • the output terminal Tout corresponds to a specific example of "output terminal” in the present disclosure.
  • the transistors FET1 and FET2 correspond to a specific example of “one or more transistors” in the present disclosure.
  • the transistor FET1 corresponds to a specific example of "first transistor” in the present disclosure.
  • the transistor FET2 corresponds to a specific example of "second transistor” in the present disclosure.
  • the amplitude detection circuit 20 corresponds to a specific example of "amplitude detection circuit” in the present disclosure.
  • the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 correspond to a specific example of "impedance circuit” in the present disclosure.
  • Coupler 21 corresponds to a specific example of the "isolation element" in this disclosure.
  • the buffer amplifier 24 corresponds to a specific example of “buffer amplifier” in the present disclosure.
  • Diode D25 corresponds to a specific example of “diode” in the present disclosure.
  • Capacitor C26 corresponds to a specific example of the "first capacitor” in the present disclosure.
  • the power amplifier 1 generates an output signal Sout by performing a power amplification operation based on the input signal Sin.
  • the impedance control circuit 14 detects the signal amplitude of the input signal Sin based on the input signal Sin, and adjusts the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 based on the signal amplitude. Generate five control signals for each setting.
  • the matching circuit 11 changes impedance based on the control signal supplied from the impedance control circuit 14 .
  • Capacitor C1 changes impedance based on a control signal supplied from impedance control circuit 14 .
  • Inductor L2 changes impedance based on a control signal supplied from impedance control circuit 14 .
  • Capacitor C2 changes impedance based on the control signal supplied from impedance control circuit 14 .
  • the matching circuit 13 changes impedance based on the control signal supplied from the impedance control circuit 14 .
  • the power amplifier 1 changes the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 based on the signal amplitude of the input signal Sin.
  • An operation of changing the impedance of the capacitor C2 will be described below as an example with reference to FIG.
  • FIG. 6 shows an operation example of the amplitude detection circuit 20 in the impedance control circuit 14, where (A) shows the envelope of the AC signal Sac1 and (B) shows the input voltage of the ADC27.
  • the signal amplitude of the input signal Sin becomes 600 mVpp.
  • Coupler 21 separates the AC signal contained in input signal Sin.
  • the separated AC signal Sac1 has a peak level of "+300 mV” and a bottom level of "-300 mV”.
  • the buffer amplifier 24 generates an AC signal Sac2 corresponding to the AC signal Sac1, and the diode D25 and the capacitor C26 perform peak hold operation.
  • the input voltage of the ADC 27 becomes a voltage (voltage V1) corresponding to the peak level of the AC signal Sac1, as shown in FIG. 6(B).
  • the ADC 27 performs AD conversion based on this input voltage to generate a digital code, and the DAC 31 generates a voltage based on the digital code generated by the ADC 27 .
  • the cathode voltage of the varactor 91 becomes a voltage corresponding to the voltage V1.
  • the capacitance of capacitor C2, which includes varactor 91 is the capacitance corresponding to this cathode voltage.
  • the signal amplitude of the input signal Sin changes from 600 mVpp to 200 mVpp.
  • the separated AC signal Sac1 has a peak level of "+100 mV” and a bottom level of "-100 mV”.
  • the buffer amplifier 24 generates an AC signal Sac2 corresponding to the AC signal Sac1, and the diode D25 and the capacitor C26 perform peak hold operation.
  • the input voltage of the ADC 27 becomes a voltage corresponding to the peak level of the AC signal Sac1.
  • the peak level drops from "+300 mV" to "+100 mV", so the input voltage of ADC 27 also drops to voltage V2, as shown in FIG. 6(B).
  • the ADC 27 generates a digital code by performing AD conversion based on this input voltage, and the DAC 31 generates a voltage based on this digital code.
  • the cathode voltage of the varactor 91 becomes a voltage corresponding to the voltage V2.
  • the capacitance of capacitor C2, which includes varactor 91 is the capacitance corresponding to this cathode voltage.
  • the signal amplitude of the input signal Sin changes from 200 mVpp to 400 mVpp.
  • the separated AC signal Sac1 has a peak level of "+200 mV” and a bottom level of "-200 mV”.
  • the buffer amplifier 24 generates an AC signal Sac2 corresponding to the AC signal Sac1, and the diode D25 and the capacitor C26 perform peak hold operation.
  • the input voltage of the ADC 27 becomes a voltage corresponding to the peak level of the AC signal Sac1.
  • the peak level rises from "+100 mV" to "+200 mV", so the input voltage of ADC 27 also rises to voltage V3, as shown in FIG. 6(B).
  • the ADC 27 generates a digital code by performing AD conversion based on this input voltage, and the DAC 31 generates a voltage based on this digital code.
  • the cathode voltage of the varactor 91 becomes a voltage corresponding to the voltage V3.
  • the capacitance of capacitor C2, which includes varactor 91 is the capacitance corresponding to this cathode voltage.
  • the power amplifier 1 changes the impedance of the capacitor C2 by changing the capacitance of the capacitor C2 according to the signal amplitude of the input signal Sin.
  • the capacitor C1 inductor
  • the transistors FET1 and FET2 are HEMTs (High Electron Mobility Transistors) using gallium nitride (GaN).
  • the operating point is set so that the power amplifier 1 performs so-called class AB operation.
  • the capacitance of capacitor C1 is "100 pF”
  • the capacitance of capacitor C2 is "0.6 pF”
  • the inductance of inductor L2 is "5 nH”
  • the matching circuit 11 The impedance Zs of is "15+j30 ⁇ ”
  • the impedance Zl of the matching circuit 13 is "40+j20 ⁇ ".
  • the impedance Zs is the impedance of the matching circuit 11 seen from the gate of the transistor FET1
  • the impedance Zl is the impedance of the matching circuit 13 seen from the drain of the transistor FET2.
  • the capacitance of capacitor C1 is "100 pF”
  • the capacitance of capacitor C2 is "5 pF”
  • the inductance of inductor L2 is "1.5 nH”
  • the impedance Zs of matching circuit 11 is "18+j40 ⁇ ”.
  • the impedance Zl of the matching circuit 13 is “21+j3 ⁇ ”.
  • FIG. 8 and 9 show the results of circuit simulation when the signal amplitude of the input signal Sin is small (case W1), and FIG. 9 shows waveforms of voltages Vgs1 and Vgs2 between the gate and the source.
  • the voltage Vds1 is the drain-source voltage of the transistor FET1
  • the voltage Vds2 is the drain-source voltage of the transistor FET2
  • the voltage Vds is the voltage between the drain of the transistor FET2 and the source of the transistor FET1.
  • the voltage Vgs1 is the gate-source voltage of the transistor FET1
  • the voltage Vgs2 is the gate-source voltage of the transistor FET2.
  • the amplitude of voltage Vgs1 and the amplitude of voltage Vgs2 are substantially the same, and the amplitude of voltage Vds1 and the amplitude of voltage Vds2 are substantially the same.
  • the amplitude of voltage Vds is approximately twice the amplitude of voltages Vds1 and Vds2. That is, by setting the impedance (FIG. 7) corresponding to case W1, the power amplifier 1 can operate as expected.
  • FIG. 10 and 11 show the results of circuit simulation when the signal amplitude of the input signal Sin is large (Case W2), and FIG. Reference numeral 11 denotes waveforms of voltages Vgs1 and Vgs2 between the gate and source.
  • each waveform is distorted.
  • the amplitude of voltage Vgs1 and the amplitude of voltage Vgs2 are substantially the same, and the amplitude of voltage Vds1 and the amplitude of voltage Vds2 are substantially the same.
  • the amplitude of voltage Vds is approximately twice the amplitude of voltages Vds1 and Vds2. That is, by setting the impedance (FIG. 7) corresponding to case W2, the power amplifier 1 can perform the expected operation.
  • the power amplifier 1 there are two transistors FET1 and FET2 provided on a path connecting the input terminal Tin and the output terminal Tout, and an amplitude detection circuit 20 capable of detecting the signal amplitude of the input signal Sin at the input terminal Tin. and an impedance circuit capable of changing the impedance and setting the operating conditions of the two transistors FET1 and FET2 based on the detection result of the amplitude detection circuit 20.
  • the impedance circuit includes matching circuit 11, capacitor C1, inductor L2, capacitor C2, and matching circuit 13 in this example.
  • the power amplifier 1 receives input signals Sin of various signal amplitudes. , it is difficult to perform the desired power amplification operation.
  • the power amplifier 1 can perform a desired power amplification operation when the signal amplitude of the input signal Sin is large (case W2). power amplification operation.
  • the power amplifier 1 can perform a desired power amplification operation when the signal amplitude of the input signal Sin is small (case W1). power amplification operation.
  • the power amplifier 1 is equipped with an impedance circuit capable of changing the impedance and setting the operating conditions of the two transistors FET1 and FET2 based on the detection result of the amplitude detection circuit 20.
  • the operating conditions of the two transistors FET1 and FET2 are set by setting the impedances of the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit 13 according to the signal amplitude. can do.
  • the power amplifier 1 can perform a desired power amplification operation regardless of the signal amplitude when input signals Sin having various signal amplitudes are input.
  • the amplitude detection circuit 20 has a coupler 21 for separating the AC signal Sac1 from the input signal Sin at the input terminal Tin. Amplitude is detected.
  • the amplitude detection circuit 20 includes a buffer amplifier 24 having an input terminal and an output terminal connected to the coupler 21, and a diode D25 having an anode and a cathode connected to the output terminal of the buffer amplifier 24. and a capacitor C26 connected to the cathode of the diode D25, and the signal amplitude of the input signal Sin is detected based on the voltage at the capacitor C26.
  • the power amplifier 1 can detect the signal amplitude of the input signal Sin with a simple configuration.
  • the amplitude detection circuit has a coupler that separates the AC signal from the input signal at the input terminal, and detects the signal amplitude of the input signal by detecting the signal amplitude of this AC signal.
  • the amplitude detection circuit includes a buffer amplifier having an input terminal and an output terminal connected to the coupler, a diode having an anode and a cathode connected to the output terminal of the buffer amplifier, and a cathode connected to the diode. and a capacitor for detecting the signal amplitude of the input signal based on the voltage at the capacitor. This makes it possible to detect the signal amplitude of the input signal with a simple configuration.
  • FIG. 16 shows a configuration example of a power amplifier 1A according to this modified example.
  • the power amplifier 1A includes a capacitor C3, an inductor L4, a transistor FET3, a capacitor C4, a resistive element R3, an inductor L5, and an impedance control circuit 14A.
  • the capacitor C3 is configured to be able to change the impedance based on the control signal supplied from the impedance control circuit 14A.
  • Capacitor C3, like capacitor C1, includes, for example, a plurality of capacitors, and by changing the number of capacitors used among the plurality of capacitors, the impedance can be changed.
  • One end of capacitor C3 is connected to the source of transistor FET3 and inductor L4, and the other end is connected to the drain of transistor FET2 and inductor L3.
  • the inductor L4 is configured to change the impedance based on the control signal supplied from the impedance control circuit 14A.
  • the inductor L4 includes, for example, a plurality of inductors, and the impedance can be changed by changing the number of inductors used among the plurality of inductors.
  • One end of inductor L4 is connected to the source of transistor FET3 and capacitor C3, and the other end is grounded.
  • the transistor FET3 has a gate connected to the capacitor C4 and the resistance element R3, a source grounded to the capacitor C3 and the inductor L3, and a drain connected to the inductor L5 and the input terminal of the matching circuit 13.
  • the capacitor C4 is configured to change the impedance based on the control signal supplied from the impedance control circuit 14A.
  • Capacitor C4 like capacitor C2, includes, for example, a varactor whose impedance can be changed by changing the bias voltage of the varactor.
  • One end of capacitor C4 is connected to the gate of transistor FET3 and resistance element R2, and the other end is grounded.
  • a bias voltage Vg is supplied to one end of the resistance element R3, and the other end is connected to the capacitor C4 and the gate of the transistor FET3.
  • the power supply voltage VDD is supplied to one end of the inductor L5, and the other end is connected to the drain of the transistor FET3 and the input terminal of the matching circuit 13.
  • the power amplifier 1A uses three transistors FET1 to FET3 to perform a power amplification operation based on the input signal Sin.
  • the impedance control circuit 14A detects the signal amplitude of the input signal Sin based on the input signal Sin, and based on the signal amplitude, the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, the capacitor C3, the inductor L4, the capacitor It is configured to generate eight control signals for setting the impedance of C4 and matching circuit 13, respectively.
  • the transistors FET1 to FET3 correspond to a specific example of “one or more transistors” in the present disclosure.
  • the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, the capacitor C3, the inductor L4, the capacitor C4, and the matching circuit 13 correspond to one specific example of "impedance circuit" in the present disclosure.
  • the power amplifier 1A can perform a desired power amplification operation and further increase the output power when input signals having various signal amplitudes are input.
  • the transistors FET1 and FET2 are provided, but the present invention is not limited to this.
  • a driver amplifier may be provided in the preceding stage.
  • the power amplifier 1B includes a matching circuit 41B, a driver amplifier 42B, and an impedance control circuit 14B.
  • the matching circuit 41B is configured to match the impedance of the input of the driver amplifier 42B.
  • Matching circuit 41B includes, for example, one or more capacitors and one or more inductors.
  • the matching circuit 41B adjusts the impedance of the matching circuit 41B by changing the impedance of one or more elements of the one or more capacitors and one or more inductors based on the control signal supplied from the impedance control circuit 14B. can be changed.
  • the input terminal of the matching circuit 41B is connected to the input terminal Tin of the power amplifier 1B, and the output terminal is connected to the input terminal of the driver amplifier 42B.
  • the driver amplifier 42B is configured to drive the transistor FET1 through the matching circuit 11.
  • the input terminal of the driver amplifier 42B is connected to the output terminal of the matching circuit 41B, and the output terminal is connected to the input terminal of the matching circuit 11B.
  • the driver amplifier 42B corresponds to a specific example of "driver amplifier" in the present disclosure.
  • the impedance control circuit 14B detects the signal amplitude of the input signal Sin based on the input signal Sin, and controls the matching circuit 41B, the matching circuit 11, the capacitor C1, the inductor L2, the capacitor C2, and the matching circuit based on the signal amplitude. It is configured to generate 6 control signals for setting 13 impedances respectively.
  • FIG. 18 shows the appearance of a smart phone 100 to which the power amplifier of the above embodiment or the like is applied.
  • This smartphone 100 is provided with a wireless communication circuit 101 that communicates with a base station.
  • the wireless communication circuit 101 is applied with the power amplifier of the above embodiment.
  • the power amplifiers of the above embodiments and the like can be applied to various electronic devices that perform wireless communication, such as tablet terminals, in addition to such smartphones.
  • the present technology is applied to power amplifiers, but is not limited to this, and can be applied to various amplifiers.
  • This technology can be configured as follows. According to the present technology having the following configuration, signals having various signal amplitudes can be amplified.
  • the amplitude detection circuit has a separation element that separates an AC signal from the input signal, and is capable of detecting the signal amplitude of the input signal by detecting the signal amplitude of the AC signal. amplifier circuit.
  • the amplitude detection circuit is a buffer amplifier having an input terminal connected to the isolation element and an output terminal; a diode having an anode connected to the output terminal of the buffer amplifier and a cathode; a first capacitor connected to the cathode of the diode;
  • the impedance circuit includes a varactor, and can change the impedance by changing a capacitance value of the varactor based on the detection result.
  • the impedance circuit has a plurality of capacitors, and can change the impedance by selecting one or a plurality of capacitors to be used from among the plurality of capacitors based on the detection result.
  • the impedance circuit has a plurality of inductors, and can change the impedance by selecting one or a plurality of inductors to be used from among the plurality of inductors based on the detection result.
  • the amplifier circuit according to any one of (5).
  • the one or more transistors includes a first transistor and a second transistor; the first transistor has a gate connected to the input terminal and a drain; The amplifier circuit according to (1), wherein the second transistor has a gate, a drain connected to the output terminal, and a source connected to the drain of the first transistor. (8) a second capacitor connected to the gate of the second transistor and capable of changing impedance; The amplifier circuit according to (7), wherein the impedance circuit includes the second capacitor. (9) The amplifier circuit according to (7) or (8), further comprising a first inductor connected to the source of the second transistor and capable of changing impedance, wherein the impedance circuit includes the first inductor.
  • (10) a third capacitor with variable impedance provided in a path connecting the drain of the first transistor and the source of the second transistor;
  • (11) a first matching circuit that is provided on a path that connects the input terminal and the gate of the first transistor and that can change impedance;
  • (12) a driver amplifier provided on a path connecting the input terminal and the gate of the first transistor; a first matching circuit provided on a path connecting the driver amplifier and the gate of the first transistor,
  • the one or more transistors includes a final stage transistor having a drain; a second matching circuit provided on a path connecting the drain of the final stage transistor and the output terminal and capable of changing impedance;
  • a communication circuit capable of wireless communication and having an amplifier circuit
  • the amplifier circuit is an input terminal; an output terminal; one or more transistors provided in a path connecting the input terminal and the output terminal; an amplitude detection circuit capable of detecting the signal amplitude of the input signal at the input terminal;
  • An electronic device comprising: an impedance circuit capable of changing impedance and setting operating conditions of the one or more transistors based on a detection result of the amplitude detection circuit.

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Abstract

本開示の増幅回路は、入力端子と、出力端子と、入力端子と出力端子とを結ぶ経路に設けられた１または複数のトランジスタと、入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、インピーダンスを変更可能であり、振幅検出回路の検出結果に基づいて、１または複数のトランジスタの動作条件を設定可能なインピーダンス回路とを備える。

Description

増幅回路および電子機器
　本開示は、信号を増幅する増幅回路、およびそのような増幅回路を備えた電子機器に関する。
　信号を増幅する回路では、しばしば複数段のトランジスタが設けられる。例えば、特許文献１には、１段目のトランジスタと、２段目のトランジスタと、１段目のトランジスタのドレインと２段目のトランジスタのソースとの間に設けられたキャパシタとを有する増幅回路が開示されている。
特開２０１３－２１１８３０号公報
　ところで、増幅回路には、様々な信号振幅を有する信号が入力され得る。増幅回路は、そのような様々な信号振幅を有する信号が入力された場合において、信号振幅に依らず、その信号を増幅することができることが望まれる。
　様々な信号振幅を有する信号を増幅することができる増幅回路、および電子機器を提供することが望ましい。
　本開示の一実施の形態における増幅回路は、入力端子と、出力端子と、１または複数のトランジスタと、振幅検出回路と、インピーダンス回路とを備えている。１または複数のトランジスタは、入力端子と出力端子とを結ぶ経路に設けられる。振幅検出回路は、入力端子における入力信号の信号振幅を検出可能に構成される。インピーダンス回路は、インピーダンスを変更可能であり、振幅検出回路の検出結果に基づいて、１または複数のトランジスタの動作条件を設定可能に構成される。
　本開示の一実施の形態における電子機器は、通信回路を備えている。通信回路は、無線通信を行うことが可能であり、増幅回路を有する。増幅回路は、入力端子と、出力端子と、１または複数のトランジスタと、振幅検出回路と、インピーダンス回路とを有する。１または複数のトランジスタは、入力端子と出力端子とを結ぶ経路に設けられる。振幅検出回路は、入力端子における入力信号の信号振幅を検出可能に構成される。インピーダンス回路は、インピーダンスを変更可能であり、振幅検出回路の検出結果に基づいて、１または複数のトランジスタの動作条件を設定可能に構成される。
　本開示の一実施の形態における増幅回路および電子機器では、入力端子と出力端子とを結ぶ経路に設けられた１または複数のトランジスタにより、入力端子における入力信号に基づいて増幅動作が行われる。振幅検出回路により、この入力信号の信号振幅が検出される。そして、インピーダンス回路では、この振幅検出回路の検出結果に基づいてインピーダンスが変更される。これにより、１または複数のトランジスタの動作条件が設定される。
本開示の一実施の形態に係るパワーアンプの一構成例を表す回路図である。 図１に示したパワーアンプにおける電力増幅動作を表す説明図である。 図１に示したパワーアンプにおける電力増幅動作を表す他の説明図である。 図１に示したインピーダンス制御回路の一構成例を表す回路図である。 図１に示したインピーダンス制御回路の一構成例を表す他の回路図である。 図１に示したインピーダンス制御回路の一構成例を表す他の回路図である。 図４に示した振幅検出回路の一動作例を表すタイミング図である。 図１に示したパワーアンプにおけるインピーダンス設定の一例を表す表である。 図１に示したパワーアンプにおける一動作例を表す波形図である。 図１に示したパワーアンプにおける一動作例を表す他の波形図である。 図１に示したパワーアンプにおける一動作例を表す他の波形図である。 図１に示したパワーアンプにおける一動作例を表す他の波形図である。 図１に示したパワーアンプにおける、他のインピーダンス設定での一動作例を表す波形図である。 図１に示したパワーアンプにおける、他のインピーダンス設定での一動作例を表す他の波形図である。 図１に示したパワーアンプにおける、他のインピーダンス設定での一動作例を表す他の波形図である。 図１に示したパワーアンプにおける、他のインピーダンス設定での一動作例を表す他の波形図である。 変形例に係るパワーアンプの一構成例を表す回路図である。 他の変形例に係るパワーアンプの一構成例を表す回路図である。 一実施の形態に係るパワーアンプが適用されたスマートフォンの外観構成を表す斜視図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係るパワーアンプ（パワーアンプ１）の一構成例を表すものである。パワーアンプ１は、例えば、第５世代（５Ｇ）移動通信システムにおける無線通信を行うことが可能なスマートフォンに設けられる。パワーアンプ１は、入力端子Ｔinと、マッチング回路１１と、バイアス回路１２と、抵抗素子Ｒ１と、トランジスタＦＥＴ１と、インダクタＬ１と、キャパシタＣ１と、インダクタＬ２と、トランジスタＦＥＴ２と、キャパシタＣ２と、抵抗素子Ｒ２と、インダクタＬ３と、マッチング回路１３と、出力端子Ｔoutと、インピーダンス制御回路１４とを備えている。
　入力端子Ｔinは、パワーアンプ１の前段回路から入力信号Ｓinが供給されるように構成される。パワーアンプ１は、この入力信号Ｓinに基づいて電力増幅動作を行うことにより出力信号Ｓoutを生成するようになっている。
　マッチング回路１１は、トランジスタＦＥＴ１の入力のインピーダンス整合を行うように構成される。マッチング回路１１は、例えば、１または複数のキャパシタおよび１または複数のインダクタを含む。マッチング回路１１は、インピーダンス制御回路１４から供給された制御信号に基づいて、１または複数のキャパシタおよび１または複数のインダクタのうちの１以上の素子のインピーダンスを変更することにより、マッチング回路１１のインピーダンスを変更することができるようになっている。マッチング回路１１の入力端子はパワーアンプ１の入力端子Ｔinに接続され、出力端子は抵抗素子Ｒ１およびトランジスタＦＥＴ１のゲートに接続される。
　バイアス回路１２は、バイアス電圧Ｖｇを生成するように構成される。
　抵抗素子Ｒ１の一端にはバイアス電圧Ｖgが供給され、他端はマッチング回路１１の出力端子およびトランジスタＦＥＴ１のゲートに接続される。
　トランジスタＦＥＴ１のゲートはマッチング回路１１の出力端子および抵抗素子Ｒ１に接続され、ソースは接地され、ドレインはキャパシタＣ１およびインダクタＬ１に接続される。
　インダクタＬ１の一端には電源電圧ＶＤＤが供給され、他端はトランジスタＦＥＴ１のドレインおよびキャパシタＣ１に接続される。
　キャパシタＣ１は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更可能に構成される。キャパシタＣ１は、例えば、後述するように、複数のキャパシタを含み、複数のキャパシタのうちの使用するキャパシタの数を変更することにより、インピーダンスを変更することができるようになっている。キャパシタＣ１の一端はトランジスタＦＥＴ２のソースおよびインダクタＬ２に接続され、他端はトランジスタＦＥＴ１のドレインおよびインダクタＬ１に接続される。
　インダクタＬ２は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更可能に構成される。インダクタＬ２は、例えば、後述するように、複数のインダクタを含み、複数のインダクタのうちの使用するインダクタの数を変更することにより、インピーダンスを変更することができるようになっている。インダクタＬ２の一端はトランジスタＦＥＴ２のソースおよびキャパシタＣ１に接続され、他端は接地される。
　トランジスタＦＥＴ２のゲートはキャパシタＣ２および抵抗素子Ｒ２に接続され、ソースはキャパシタＣ１およびインダクタＬ２に接地され、ドレインはインダクタＬ３およびマッチング回路１３の入力端子に接続される。
　キャパシタＣ２は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更可能に構成される。キャパシタＣ２は、例えば、後述するように、バラクタを含み、バラクタのバイアス電圧を変更することにより、インピーダンスを変更することができるようになっている。キャパシタＣ２の一端はトランジスタＦＥＴ２のゲートおよび抵抗素子Ｒ２に接続され、他端は接地される。
　抵抗素子Ｒ２の一端にはバイアス電圧Ｖgが供給され、他端はキャパシタＣ２およびトランジスタＦＥＴ２のゲートに接続される。
　インダクタＬ３の一端には電源電圧ＶＤＤが供給され、他端はトランジスタＦＥＴ２のドレインおよびマッチング回路１３の入力端子に接続される。
　マッチング回路１３は、トランジスタＦＥＴ２の出力のインピーダンス整合を行うように構成される。マッチング回路１３は、例えば、１または複数のキャパシタおよび１または複数のインダクタを含む。マッチング回路１３は、インピーダンス制御回路１４から供給された制御信号に基づいて、１または複数のキャパシタおよび１または複数のインダクタのうちの１以上の素子のインピーダンスを変更することにより、マッチング回路１３のインピーダンスを変更することができるようになっている。マッチング回路１３の入力端子はトランジスタＦＥＴ２のドレインおよびインダクタＬ３に接続され、出力端子はパワーアンプ１の出力端子Ｔoutに接続される。
　出力端子Ｔoutは、パワーアンプ１により生成された出力信号Ｓoutを出力するように構成される。出力端子Ｔoutは、例えば、図示しないアンテナに接続される。これにより、パワーアンプ１により生成された出力信号Ｓoutが、アンテナから無線信号として送信されるようになっている。
　この構成により、パワーアンプ１は、２つのトランジスタＦＥＴ１，ＦＥＴ２を用いて、入力信号Ｓinに基づいて電力増幅動作を行うようになっている。
　図２，３は、パワーアンプ１における交流信号に対する動作を模式的に表すものである。図２，３では、交流信号に対する動作を説明しているので、説明の便宜上、キャパシタＣ１およびインダクタＬ１，Ｌ２の図示を省いている。
　パワーアンプ１では、理想的なケースでは、トランジスタＦＥＴ１のサイズおよび特性と、トランジスタＦＥＴ２のサイズおよび特性とは、互いに同じである。言い換えれば、この例では、トランジスタＦＥＴ１の電流特性と、トランジスタＦＥＴ２の電流特性とは、互いに同じであり、トランジスタＦＥＴ１の動作点と、トランジスタＦＥＴ２の動作点は互いに同じである。具体的には、トランジスタＦＥＴ１，ＦＥＴ２のゲートの動作点電圧はバイアス電圧Ｖｇであり、ソースの動作点電圧は接地電圧であり、ドレインの動作点電圧は電源電圧ＶＤＤである。
　そして、トランジスタＦＥＴ１，ＦＥＴ２には、図２において矢印で示したように、入力信号Ｓinに応じた交流の信号電流が流れる。トランジスタＦＥＴ１においてドレインからソースに向かって流れる電流Ｉds1は、トランジスタＦＥＴ１のトランスコンダクタンスｇm1と、トランジスタＦＥＴ１のゲート・ソース間の電圧Ｖgs1を用いて、以下のように表される。
Ｉds1　＝　ｇm1・Ｖgs1
同様に、トランジスタＦＥＴ２においてドレインからソースに向かって流れる電流Ｉds2は、トランジスタＦＥＴ２のトランスコンダクタンスｇm2と、トランジスタＦＥＴ２のゲート・ソース間の電圧Ｖgs2を用いて、以下のように表される。
Ｉds2　＝　ｇm2・Ｖgs2
　パワーアンプ１は、理想的には、電圧Ｖgs1および電圧Ｖgs2が互いに等しく、電流Ｉds1および電流Ｉds2が互いに等しく、電圧Ｖds1および電圧Ｖds2が互いに等しくなるように、電力を伝達することが望ましい。まず、パワーアンプ１は、トランジスタＦＥＴ１を用いて、入力信号ＳinをＩds1＝ｇm1・Ｖgs1により増幅する。そして、パワーアンプ１はトランジスタＦＥＴ２を用いて、トランジスタＦＥＴ１により増幅された電力を、１倍の電流利得および２倍の電圧利得で増幅する。すなわち、図３に示したように、パワーアンプ１が出力する電圧Ｖdsは、電圧Ｖds1および電圧Ｖds2の合計電圧である。この理想的な動作を実現するために、トランジスタＦＥＴ１，ＦＥＴ２の負荷インピーダンスが調節される。
　インピーダンス制御回路１４は、入力信号Ｓinに基づいて、入力信号Ｓinの信号振幅を検出し、その信号振幅に基づいて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスをそれぞれ設定するための５つの制御信号を生成するように構成される。
　図４Ａは、インピーダンス制御回路１４における、キャパシタＣ２のインピーダンスを制御する回路部分の一構成例を表すものである。図４Ａでは、キャパシタＣ２をも描いている。インピーダンス制御回路１４は、振幅検出回路２０と、ＤＡＣ３１と、抵抗素子Ｒ３２とを有している。
　振幅検出回路２０は、カプラ２１と、バイアス回路２２と、抵抗素子Ｒ２３と、バッファアンプ２４と、ダイオードＤ２５と、キャパシタＣ２６と、ＡＤＣ（Analog to Digital Converter）２７とを有している。
　カプラ２１は、入力端子Ｔinに供給された入力信号Ｓinに含まれる交流信号を分離し、分離された交流信号を交流信号Ｓac1としてバッファアンプ２４に供給するように構成される。カプラ２１は、例えば、伝送線路を用いて構成される。
　バイアス回路２２は、バイアス電圧を生成するように構成される。抵抗素子Ｒ２３の一端には、バイアス回路２２が生成したバイアス電圧が供給され、他端はバッファアンプ２４の入力端子に接続される。
　バッファアンプ２４は、交流信号Ｓac1に応じた交流信号Ｓac2を生成するように構成される。バッファアンプ２４の入力端子はカプラ２１および抵抗素子Ｒ２３に接続され、出力端子はダイオードＤ２５のアノードに接続される。
　ダイオードＤ２５のアノードはバッファアンプ２４の出力端子に接続され、カソードはキャパシタＣ２６およびＡＤＣ２７の入力端子に接続される。キャパシタＣ２６の一端はダイオードＤ２５のカソードおよびＡＤＣ２７の入力端子に接続され、他端は接地される。
　ＡＤＣ２７は、キャパシタＣ２６における電圧に基づいてＡＤ変換を行うことにより、デジタルコードを生成するように構成される。デジタルコードは、例えば、複数ビットのデジタルコードである。ＡＤＣ２７の入力端子はダイオードＤ２５のカソードおよびキャパシタＣ２６に接続され、出力端子はＤＡＣ３１の入力端子に接続される。
　ＤＡＣ３１は、ＡＤＣ２７が生成したデジタルコードに基づいて電圧を生成するように構成される。ＤＡＣ３１の入力端子はＡＤＣ２７の出力端子に接続され、出力端子は抵抗素子Ｒ３２に接続される。抵抗素子Ｒ３２の一端はＤＡＣ３１の出力端子に接続され、他端はキャパシタＣ２に接続される。
　この構成により、例えば、入力信号Ｓinの信号振幅が大きい場合には、交流信号Ｓac1のピークレベルが高い。この場合には、交流信号Ｓac2のピークレベルもまた高いので、キャパシタＣ２６の電圧は高い。これにより、ＡＤＣ２７が生成するデジタルコードの値は大きい。ＤＡＣ３１は、このようなデジタルコードに基づいて、キャパシタＣ２に供給する電圧を高くする。また、例えば、入力信号Ｓinの信号振幅が小さい場合には、交流信号Ｓac1のピークレベルが低い。この場合には、交流信号Ｓac2のピークレベルもまた低いので、キャパシタＣ２６の電圧は低い。これにより、ＡＤＣ２７が生成するデジタルコードの値は小さい。ＤＡＣ３１は、このようなデジタルコードに基づいて、キャパシタＣ２に供給する電圧を低くする。
　この例では、入力信号Ｓinの信号振幅が大きい場合にキャパシタＣ２に供給する電圧を高くし、入力信号Ｓinの信号振幅が小さい場合にキャパシタＣ２に供給する電圧を低くしたが、これに限定されるものではない。例えば、ＡＤＣ２７とＤＡＣ３１との間に、デジタルコードを変換する論理回路を設けてもよい。これにより、例えば、入力信号Ｓinの信号振幅が大きい場合にキャパシタＣ２に供給する電圧を低くし、入力信号Ｓinの信号振幅が小さい場合にキャパシタＣ２に供給する電圧を高くすることができる。
　キャパシタＣ２は、この例では、バラクタ９１と、キャパシタ９２とを有している。バラクタ９１は、両端間の電圧差に応じて容量値を変更可能に構成される。バラクタ９１のアノードは接地され、カソードは抵抗素子Ｒ３２およびキャパシタ９２に接続される。キャパシタＣ２の一端は抵抗素子Ｒ３２およびバラクタ９１のカソードに接続され、他端は図１に示したようにトランジスタＦＥＴ２のゲートおよび抵抗素子Ｒ２に接続される。バラクタ９１およびキャパシタ９２は、互いに直列接続される。これにより、キャパシタＣ２のキャパシタンスは、直列接続されたバラクタ９１およびキャパシタ９２の合成キャパシタンスである。
　この構成により、例えば、バラクタ９１のカソード電圧が高いほど、バラクタ９１のキャパシタンスが小さくなるので、直列接続されたバラクタ９１およびキャパシタ９２の合成キャパシタンスもまた小さくなる。また、例えば、バラクタ９１のカソード電圧が低いほど、バラクタ９１のキャパシタンスが大きくなるので、直列接続されたバラクタ９１およびキャパシタ９２の合成キャパシタンスもまた大きくなる。このようにして、キャパシタＣ２では、バラクタ９１のキャパシタンスを変更することにより、インピーダンスを変更することができるようになっている。
　図４Ｂは、インピーダンス制御回路１４における、キャパシタＣ１のインピーダンスを制御する回路部分の一構成例を表すものである。インピーダンス制御回路１４は、制御回路３３を有している。図４Ｂでは、キャパシタＣ１をも描いている。
　制御回路３３は、ＡＤＣ２７が生成したデジタルコードに基づいて、キャパシタＣ１のインピーダンスを切り替えるための３つの制御信号を生成するように構成される。
　キャパシタＣ１は、キャパシタ７１～７４と、スイッチ７５～７７とを有している。キャパシタ７１の一端はキャパシタ７２～７４に接続されるとともに、図１に示したようにトランジスタＦＥＴ２のソースおよびインダクタＬ２に接続され、他端はスイッチ７５～７７に接続されるとともに、図１に示したようにトランジスタＦＥＴ１のドレインおよびインダクタL１に接続される。キャパシタ７２の一端はキャパシタ７１，７３，７４に接続されるとともに、図１に示したようにトランジスタＦＥＴ２のソースおよびインダクタＬ２に接続され、他端はスイッチ７５に接続される。キャパシタ７３の一端はキャパシタ７１，７２，７４に接続されるとともに、図１に示したようにトランジスタＦＥＴ２のソースおよびインダクタＬ２に接続され、他端はスイッチ７６に接続される。キャパシタ７４の一端はキャパシタ７１～７３に接続されるとともに、図１に示したようにトランジスタＦＥＴ２のソースおよびインダクタＬ２に接続され、他端はスイッチ７７に接続される。スイッチ７５は、制御回路３３から供給された制御信号に基づいてオン状態になることにより、キャパシタ７２の他端およびキャパシタ７１の他端に接続するように構成される。スイッチ７６は、制御回路３３から供給された制御信号に基づいてオン状態になることにより、キャパシタ７３の他端およびキャパシタ７１の他端を接続接地するように構成される。スイッチ７７は、制御回路３３から供給された制御信号に基づいてオン状態になることにより、キャパシタ７４の他端およびキャパシタ７１他端を接続するように構成される。
　この構成により、例えば、スイッチ７５がオン状態である場合には、キャパシタ７２が有効になり、スイッチ７６がオン状態である場合には、キャパシタ７３が有効になり、スイッチ７７がオン状態である場合には、キャパシタ７４が有効になる。キャパシタ７１は常に有効である。よって、キャパシタＣ１のキャパシタンスは、キャパシタ７１～７４のうちの有効であるキャパシタのキャパシタンスの合計キャパシタンスである。このようにして、キャパシタＣ１では、キャパシタ７１～７４のうちの有効にするキャパシタの数を変更することにより、インピーダンスを変更することができるようになっている。
　図５は、インピーダンス制御回路１４における、インダクタＬ２のインピーダンスを制御する回路部分の一構成例を表すものである。インピーダンス制御回路１４は、制御回路３４を有している。図５では、インダクタＬ２をも描いている。
　制御回路３４は、ＡＤＣ２７が生成したデジタルコードに基づいて、インダクタＬ２のインピーダンスを切り替えるための３つの制御信号を生成するように構成される。
　インダクタＬ２は、インダクタ８１～８４と、スイッチ８５～８７とを有している。インダクタ８１の一端は図１に示したようにトランジスタＦＥＴ２のソースおよびキャパシタＣ１に接続され、他端はインダクタ８２の一端に接続される。インダクタ８２の一端はインダクタ８１の他端に接続され、他端はインダクタ８３の一端に接続される。インダクタ８３の一端はインダクタ８２の他端に接続され、他端はインダクタ８４の一端に接続される。インダクタ８４の一端はインダクタ８３の他端に接続され、他端は接地される。スイッチ８５は、制御回路３４から供給された制御信号に基づいてオン状態になることにより、インダクタ８１の他端およびインダクタ８２の一端を接地するように構成される。スイッチ８６は、制御回路３４から供給された制御信号に基づいてオン状態になることにより、インダクタ８２の他端およびインダクタ８３の一端を接地するように構成される。スイッチ８７は、制御回路３４から供給された制御信号に基づいてオン状態になることにより、インダクタ８３の他端およびインダクタ８４の一端を接地するように構成される。
　この構成により、例えば、スイッチ８５がオン状態である場合には、インダクタ８１が有効になるとともにインダクタ８２～８４は無効になる。よって、インダクタＬ２のインダクタンスは、インダクタ８１のインダクタンスと等しくなる。また、例えば、スイッチ８５がオフ状態でありスイッチ８６がオン状態である場合には、インダクタ８１，８２が有効になるとともにインダクタ８３，８４が無効になる。よって、インダクタＬ２のインダクタンスは、インダクタ８１，８２のインダクタンスの合計インダクタンスである。また、例えば、スイッチ８５，８６がオフ状態でありスイッチ８７がオン状態である場合には、インダクタ８１～８３が有効になるとともにインダクタ８４が無効になる。よって、インダクタＬ２のインダクタンスは、インダクタ８１～８３のインダクタンスの合計インダクタンスである。また、例えば、スイッチ８５～８７がオフ状態である場合には、インダクタ８１～８４が有効になる。よって、インダクタＬ２のインダクタンスは、インダクタ８１～８４のインダクタンスの合計インダクタンスである。このようにして、インダクタＬ２では、インダクタ８１～８４のうちの有効にするインダクタの数を変更することにより、インピーダンスを変更することができるようになっている。
　図４Ａでは、キャパシタＣ２のインピーダンスを制御する回路部分について説明し、図４Ｂでは、キャパシタＣ１のインピーダンスを制御する回路部分について説明し、図５では、インダクタＬ２のインピーダンスを制御する回路部分について説明したが、マッチング回路１１のインピーダンスを制御する回路部分についても同様である。すなわち、マッチング回路１１は、例えば、１または複数のキャパシタおよび１または複数のインダクタを含み、これらの素子のうちの１以上の素子のインピーダンスを変更することにより、マッチング回路１１のインピーダンスを変更することができる。よって、これらの素子に対して、図４Ａ，４Ｂ，５に示した構成を適用することにより、マッチング回路１１のインピーダンスを制御することができる。マッチング回路１３についても同様である。
　この構成により、パワーアンプ１では、入力信号Ｓinの信号振幅に応じて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスをそれぞれ設定することができる。パワーアンプ１では、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスが設定されることにより、トランジスタＦＥＴ１，ＦＥＴ２の動作条件が設定される。よって、パワーアンプ１では、様々な信号振幅の入力信号Ｓinが入力された場合において、信号振幅に依らずに、所望の電力増幅動作を行うことができるようになっている。
　ここで、入力端子Ｔinは、本開示における「入力端子」の一具体例に対応する。出力端子Ｔoutは、本開示における「出力端子」の一具体例に対応する。トランジスタＦＥＴ１，ＦＥＴ２は、本開示における「１または複数のトランジスタ」の一具体例に対応する。トランジスタＦＥＴ１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＦＥＴ２は、本開示における「第２のトランジスタ」の一具体例に対応する。振幅検出回路２０は、本開示における「振幅検出回路」の一具体例に対応する。マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３は、本開示における「インピーダンス回路」の一具体例に対応する。カプラ２１は、本開示における「分離素子」の一具体例に対応する。バッファアンプ２４は、本開示における「バッファアンプ」の一具体例に対応する。ダイオードＤ２５は、本開示における「ダイオード」の一具体例に対応する。キャパシタＣ２６は、本開示における「第１のキャパシタ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態のパワーアンプ１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、パワーアンプ１の全体動作概要を説明する。パワーアンプ１は、入力信号Ｓinに基づいて電力増幅動作を行うことにより、出力信号Ｓoutを生成する。インピーダンス制御回路１４は、入力信号Ｓinに基づいて、入力信号Ｓinの信号振幅を検出し、その信号振幅に基づいて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスをそれぞれ設定するための５つの制御信号を生成する。マッチング回路１１は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更する。キャパシタＣ１は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更する。インダクタＬ２は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更する。キャパシタＣ２は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更する。マッチング回路１３は、インピーダンス制御回路１４から供給された制御信号に基づいてインピーダンスを変更する。
（詳細動作）
　パワーアンプ１は、入力信号Ｓinの信号振幅に基づいて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスを変化させる。以下に、図４を参照して、キャパシタＣ２のインピーダンスを変化させる動作を例に挙げて説明する。
　図６は、インピーダンス制御回路１４における振幅検出回路２０の一動作例を表すものであり、（Ａ）は交流信号Ｓac1のエンベロープを示し、（Ｂ）はＡＤＣ２７の入力電圧を示す。
　この例では、タイミングｔ１において、入力信号Ｓinの信号振幅が６００ｍＶppになる。カプラ２１は、入力信号Ｓinに含まれる交流信号を分離する。これにより、図６（Ａ）に示したように、分離された交流信号Ｓac1のピークレベルは“＋３００ｍＶ”になり、ボトムレベルは“－３００ｍＶ”になる。バッファアンプ２４は、交流信号Ｓac1に応じた交流信号Ｓac2を生成し、ダイオードＤ２５およびキャパシタＣ２６は、ピークホールド動作を行う。これにより、ＡＤＣ２７の入力電圧は、図６（Ｂ）に示したように、交流信号Ｓac1のピークレベルに応じた電圧（電圧Ｖ１）になる。ＡＤＣ２７は、この入力電圧に基づいてＡＤ変換を行うことによりデジタルコードを生成し、ＤＡＣ３１は、ＡＤＣ２７が生成したデジタルコードに基づいて電圧を生成する。これにより、バラクタ９１のカソード電圧は、電圧Ｖ１に応じた電圧になる。その結果、バラクタ９１を含むキャパシタＣ２のキャパシタンスは、このカソード電圧に応じたキャパシタンスになる。
　次に、タイミングｔ２において、入力信号Ｓinの信号振幅が６００ｍＶppから２００ｍＶppに変化する。これにより、図６（Ａ）に示したように、分離された交流信号Ｓac1のピークレベルは“＋１００ｍＶ”になり、ボトムレベルは“－１００ｍＶ”になる。バッファアンプ２４は、交流信号Ｓac1に応じた交流信号Ｓac2を生成し、ダイオードＤ２５およびキャパシタＣ２６は、ピークホールド動作を行う。これにより、ＡＤＣ２７の入力電圧は、交流信号Ｓac1のピークレベルに応じた電圧になる。この例では、ピークレベルは“＋３００ｍＶ”から“＋１００ｍＶ”に低下しているので、図６（Ｂ）に示したように、ＡＤＣ２７の入力電圧もまた低下し、電圧Ｖ２になる。ＡＤＣ２７は、この入力電圧に基づいてＡＤ変換を行うことによりデジタルコードを生成し、ＤＡＣ３１は、このデジタルコードに基づいて電圧を生成する。これにより、バラクタ９１のカソード電圧は、電圧Ｖ２に応じた電圧になる。その結果、バラクタ９１を含むキャパシタＣ２のキャパシタンスは、このカソード電圧に応じたキャパシタンスになる。
　次に、タイミングｔ３において、入力信号Ｓinの信号振幅が２００ｍＶppから４００ｍＶppに変化する。これにより、図６（Ａ）に示したように、分離された交流信号Ｓac1のピークレベルは“＋２００ｍＶ”になり、ボトムレベルは“－２００ｍＶ”になる。バッファアンプ２４は、交流信号Ｓac1に応じた交流信号Ｓac2を生成し、ダイオードＤ２５およびキャパシタＣ２６は、ピークホールド動作を行う。これにより、ＡＤＣ２７の入力電圧は、交流信号Ｓac1のピークレベルに応じた電圧になる。この例では、ピークレベルは“＋１００ｍＶ”から“＋２００ｍＶ”に上昇しているので、図６（Ｂ）に示したように、ＡＤＣ２７の入力電圧もまた上昇し、電圧Ｖ３になる。ＡＤＣ２７は、この入力電圧に基づいてＡＤ変換を行うことによりデジタルコードを生成し、ＤＡＣ３１は、このデジタルコードに基づいて電圧を生成する。これにより、バラクタ９１のカソード電圧は、電圧Ｖ３に応じた電圧になる。その結果、バラクタ９１を含むキャパシタＣ２のキャパシタンスは、このカソード電圧に応じたキャパシタンスになる。
　このようにして、パワーアンプ１では、入力信号Ｓinの信号振幅に応じて、キャパシタＣ２のキャパシタンスを変化させることにより、キャパシタＣ２のインピーダンスを変化させる。
　この例では、キャパシタＣ２のインピーダンスを変化させる動作を例に挙げて説明したが、キャパシタＣ１、インダクタＬ２、マッチング回路１１，１３のインピーダンスを変化させる動作についても同様である。
　次に、パワーアンプ１における電力増幅動作について説明する。この例では、入力信号Ｓinの信号振幅が小さいローパワーモードの場合（ケースＷ１）、および入力信号Ｓinの信号振幅が大きいハイパワーモードの場合（ケースＷ２）の２つのケースで、キャパシタＣ１、インダクタＬ２、マッチング回路１１，１３のインピーダンスを設定する例について説明する。この例では、トランジスタＦＥＴ１，ＦＥＴ２は、窒化ガリウム（ＧａＮ）を用いたＨＥＭＴ（High Electron Mobility Transistor）である。この例では、パワーアンプ１がいわゆるＡＢ級動作を行うように、動作点を設定している。
　図７に示したように、ケースＷ１では、キャパシタＣ１のキャパシタンスは“１００ｐＦ”であり、キャパシタＣ２のキャパシタンスは“０．６ｐＦ”であり、インダクタＬ２のインダクタンスは“５ｎＨ”であり、マッチング回路１１のインピーダンスＺｓは“１５＋ｊ３０Ω”であり、マッチング回路１３のインピーダンスＺｌは“４０＋ｊ２０Ω”である。ここで、インピーダンスＺｓは、トランジスタＦＥＴ１のゲートから見たマッチング回路１１のインピーダンスであり、インピーダンスＺｌは、トランジスタＦＥＴ２のドレインから見たマッチング回路１３のインピーダンスである。
　また、ケースＷ２では、キャパシタＣ１のキャパシタンスは“１００ｐＦ”であり、キャパシタＣ２のキャパシタンスは“５ｐＦ”であり、インダクタＬ２のインダクタンスは“１．５ｎＨ”であり、マッチング回路１１のインピーダンスＺｓは“１８＋ｊ４０Ω”であり、マッチング回路１３のインピーダンスＺｌは“２１＋ｊ３Ω”である。
　図８，９は、入力信号Ｓinの信号振幅が小さい場合（ケースＷ１）における回路シミュレーションの結果を表すものであり、図８はドレイン・ソース間の電圧Ｖds1，Ｖds2，Ｖdsの波形を示し、図９はゲート・ソース間の電圧Ｖgs1，Ｖgs2の波形を示す。電圧Ｖds1は、トランジスタＦＥＴ１のドレイン・ソース間電圧であり、電圧Ｖds2は、トランジスタＦＥＴ２のドレイン・ソース間電圧であり、電圧ＶdsはトランジスタＦＥＴ２のドレインとトランジスタＦＥＴ１のソースとの間の電圧である。電圧Ｖgs1は、トランジスタＦＥＴ１のゲート・ソース間電圧であり、電圧Ｖgs2は、トランジスタＦＥＴ２のゲート・ソース間電圧である。
　この例では、図２，３に示したとおり、電圧Ｖgs1の振幅および電圧Ｖgs2の振幅は互いにほぼ同じであり、電圧Ｖds1の振幅および電圧Ｖds2の振幅は互いにほぼ同じである。そして、電圧Ｖdsの振幅は、電圧Ｖds1，Ｖds2の振幅のほぼ２倍である。すなわち、ケースＷ１に対応するインピーダンス設定（図７）を行うことにより、パワーアンプ１は、期待された動作を行うことができる。
　図１０，１１は、入力信号Ｓinの信号振幅が大きい場合（ケースＷ２）における回路シミュレーションの結果を表すものであり、図１０はドレイン・ソース間の電圧Ｖds1，Ｖds2，Ｖdsの波形を示し、図１１はゲート・ソース間の電圧Ｖgs1，Ｖgs2の波形を示す。この例では、入力信号Ｓinの信号振幅を、パワーアンプ１の飽和領域に到達する振幅にまで大きくしているので、各波形は歪んでいる。このような場合であっても、電圧Ｖgs1の振幅および電圧Ｖgs2の振幅は互いにほぼ同じであり、電圧Ｖds1の振幅および電圧Ｖds2の振幅は互いにほぼ同じである。そして、電圧Ｖdsの振幅は、電圧Ｖds1，Ｖds2の振幅のほぼ２倍である。すなわち、ケースＷ２に対応するインピーダンス設定（図７）を行うことにより、パワーアンプ１は、期待された動作を行うことができる。
　このように、パワーアンプ１では、入力端子Ｔinと出力端子Ｔoutとを結ぶ経路に設けられた２つのトランジスタＦＥＴ１，ＦＥＴ２と、入力端子Ｔinにおける入力信号Ｓinの信号振幅を検出可能な振幅検出回路２０と、インピーダンスを変更可能であり、振幅検出回路２０の検出結果に基づいて、２つのトランジスタＦＥＴ１，ＦＥＴ２の動作条件を設定可能なインピーダンス回路とを備えるようにした。ここで、インピーダンス回路は、この例では、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３を含む。これにより、パワーアンプ１では、様々な信号振幅の入力信号Ｓinが入力された場合において、信号振幅に依らずに、所望の電力増幅動作を行うことができる。
　すなわち、例えば、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンス設定を固定にした場合には、パワーアンプ１は、様々な信号振幅の入力信号Ｓinが入力された場合において、所望の電力増幅動作を行うのが難しい。
　例えば、図７に示した、入力信号Ｓinの信号振幅が大きい場合（ケースＷ２）におけるインピーダンス設定を用いて、小さい信号振幅を有する入力信号Ｓinを入力した場合には、図１２，１３に示したように、所望の電力増幅動作を行うことができない。この例では、電圧Ｖds1の振幅および電圧Ｖds2の振幅は互いに異なっている。このように、パワーアンプ１は、入力信号Ｓinの信号振幅が大きい場合（ケースＷ２）において所望の電力増幅動作を行うことができるインピーダンス設定では、入力信号Ｓinの信号振幅が小さい場合には、所望の電力増幅動作を行うことができない。
　また、例えば、図７に示した、入力信号Ｓinの信号振幅が小さい場合（ケースＷ１）におけるインピーダンス設定を用いて、大きい信号振幅を有する入力信号Ｓinを入力した場合には、図１４，１５に示したように、所望の電力増幅動作を行うことができない。この例では、電圧Ｖgs1の振幅および電圧Ｖgs2の振幅は互いに異なっている。また、電圧Ｖds2は、図１０に示した電圧Ｖds2と比較して、立ち上がり時に電圧振幅が大きくなり、時間軸方向の対称性が低い。このように、パワーアンプ１は、入力信号Ｓinの信号振幅が小さい場合（ケースＷ１）において所望の電力増幅動作を行うことができるインピーダンス設定では、入力信号Ｓinの信号振幅が大きい場合には、所望の電力増幅動作を行うことができない。
　一方、パワーアンプ１では、インピーダンスを変更可能であり、振幅検出回路２０の検出結果に基づいて、２つのトランジスタＦＥＴ１，ＦＥＴ２の動作条件を設定可能なインピーダンス回路を備えるようにした。これにより、パワーアンプ１では、信号振幅に応じて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスを設定することにより、２つのトランジスタＦＥＴ１，ＦＥＴ２の動作条件を設定することができる。その結果、パワーアンプ１では、様々な信号振幅の入力信号Ｓinが入力された場合において、信号振幅に依らずに、所望の電力増幅動作を行うことができる。
　また、パワーアンプ１では、振幅検出回路２０は、入力端子Ｔinにおける入力信号Ｓinから交流信号Ｓac1を分離するカプラ２１を有し、この交流信号Ｓac1の信号振幅を検出することにより入力信号Ｓinの信号振幅を検出するようにした。また、例えば、振幅検出回路２０は、このカプラ２１に接続された入力端子と、出力端子とを有するバッファアンプ２４と、バッファアンプ２４の出力端子に接続されたアノードと、カソードとを有するダイオードＤ２５と、ダイオードＤ２５のカソードに接続されたキャパシタＣ２６とを有し、キャパシタＣ２６における電圧に基づいて入力信号Ｓinの信号振幅を検出するようにした。これにより、パワーアンプ１では、シンプルな構成で、入力信号Ｓinの信号振幅を検出することができる。
［効果］
　以上のように本実施の形態では、入力端子と出力端子とを結ぶ経路に設けられた２つのトランジスタと、入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、インピーダンスを変更可能であり、振幅検出回路２０の検出結果に基づいて、２つのトランジスタの動作条件を設定可能なインピーダンス回路とを備えるようにしたので、様々な信号振幅の入力信号が入力された場合において、信号振幅に依らずに、所望の電力増幅動作を行うことができる。
　本実施の形態では、振幅検出回路は、入力端子における入力信号から交流信号を分離するカプラを有し、この交流信号の信号振幅を検出することにより入力信号の信号振幅を検出するようにした。また、振幅検出回路は、このカプラに接続された入力端子と、出力端子とを有するバッファアンプと、バッファアンプの出力端子に接続されたアノードと、カソードとを有するダイオードと、ダイオードのカソードに接続されたキャパシタとを有し、キャパシタにおける電圧に基づいて入力信号の信号振幅を検出するようにした。これにより、シンプルな構成で、入力信号の信号振幅を検出することができる。
［変形例１］
　上記実施の形態では、入力信号Ｓinの信号振幅が小さい場合と、信号振幅が大きい場合の２つのケースに対応する２つのインピーダンス設定を設けるようにしたが、これに限定されるものではなく、これに代えて、３つ以上のインピーダンス設定を設けてもよい。
［変形例２］
　上記実施の形態では、２つのトランジスタＦＥＴ１，ＦＥＴ２を設けたが、これに限定されるものではない。これに代えて、例えば１つのトランジスタを設けてもよいし、例えば３つ以上のトランジスタを設けてもよい。以下に、３つのトランジスタを設ける例を挙げて詳細に説明する。
　図１６は、本変形例に係るパワーアンプ１Ａの一構成例を表すものである。パワーアンプ１Ａは、キャパシタＣ３と、インダクタＬ４と、トランジスタＦＥＴ３と、キャパシタＣ４と、抵抗素子Ｒ３と、インダクタＬ５と、インピーダンス制御回路１４Ａとを備えている。
　キャパシタＣ３は、インピーダンス制御回路１４Ａから供給された制御信号に基づいてインピーダンスを変更可能に構成される。キャパシタＣ３は、キャパシタＣ１と同様に、例えば複数のキャパシタを含み、複数のキャパシタのうちの使用するキャパシタの数を変更することにより、インピーダンスを変更することができるようになっている。キャパシタＣ３の一端はトランジスタＦＥＴ３のソースおよびインダクタＬ４に接続され、他端はトランジスタＦＥＴ２のドレインおよびインダクタＬ３に接続される。
　インダクタＬ４は、インピーダンス制御回路１４Ａから供給された制御信号に基づいてインピーダンスを変更可能に構成される。インダクタＬ４は、インダクタＬ２と同様に、例えば複数のインダクタを含み、複数のインダクタのうちの使用するインダクタの数を変更することにより、インピーダンスを変更することができるようになっている。インダクタＬ４の一端はトランジスタＦＥＴ３のソースおよびキャパシタＣ３に接続され、他端は接地される。
　トランジスタＦＥＴ３のゲートはキャパシタＣ４および抵抗素子Ｒ３に接続され、ソースはキャパシタＣ３およびインダクタＬ３に接地され、ドレインはインダクタＬ５およびマッチング回路１３の入力端子に接続される。
　キャパシタＣ４は、インピーダンス制御回路１４Ａから供給された制御信号に基づいてインピーダンスを変更可能に構成される。キャパシタＣ４は、キャパシタＣ２と同様に、例えばバラクタを含み、バラクタのバイアス電圧を変更することにより、インピーダンスを変更することができるようになっている。キャパシタＣ４の一端はトランジスタＦＥＴ３のゲートおよび抵抗素子Ｒ２に接続され、他端は接地される。
　抵抗素子Ｒ３の一端にはバイアス電圧Ｖgが供給され、他端はキャパシタＣ４およびトランジスタＦＥＴ３のゲートに接続される。
　インダクタＬ５の一端には電源電圧ＶＤＤが供給され、他端はトランジスタＦＥＴ３のドレインおよびマッチング回路１３の入力端子に接続される。
　この構成により、パワーアンプ１Ａは、３つのトランジスタＦＥＴ１～ＦＥＴ３を用いて、入力信号Ｓinに基づいて電力増幅動作を行うようになっている。
　インピーダンス制御回路１４Ａは、入力信号Ｓinに基づいて、入力信号Ｓinの信号振幅を検出し、その信号振幅に基づいて、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、キャパシタＣ３、インダクタＬ４、キャパシタＣ４、およびマッチング回路１３のインピーダンスをそれぞれ設定するための８つの制御信号を生成するように構成される。
　ここで、トランジスタＦＥＴ１～ＦＥＴ３は、本開示における「１または複数のトランジスタ」の一具体例に対応する。マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、キャパシタＣ３、インダクタＬ４、キャパシタＣ４、およびマッチング回路１３は、本開示における「インピーダンス回路」の一具体例に対応する。
　これにより、パワーアンプ１Ａでは、様々な信号振幅の入力信号が入力された場合において、所望の電力増幅動作を行うことができるとともに、出力電力をより大きくすることができる。
［変形例３］
　上記実施の形態では、トランジスタＦＥＴ１，ＦＥＴ２を設けたが、これに限定されるものではなく、例えば、図１７に示すパワーアンプ１Ｂのように、この前段にドライバアンプを設けてもよい。パワーアンプ１Ｂは、マッチング回路４１Ｂと、ドライバアンプ４２Ｂと、インピーダンス制御回路１４Ｂとを備えている。
　マッチング回路４１Ｂは、ドライバアンプ４２Ｂの入力のインピーダンス整合を行うように構成される。マッチング回路４１Ｂは、例えば、１または複数のキャパシタおよび１または複数のインダクタを含む。マッチング回路４１Ｂは、インピーダンス制御回路１４Ｂから供給された制御信号に基づいて、１または複数のキャパシタおよび１または複数のインダクタのうちの１以上の素子のインピーダンスを変更することにより、マッチング回路４１Ｂのインピーダンスを変更することができるようになっている。マッチング回路４１Ｂの入力端子はパワーアンプ１Ｂの入力端子Ｔinに接続され、出力端子はドライバアンプ４２Ｂの入力端子に接続される。
　ドライバアンプ４２Ｂは、マッチング回路１１を介して、トランジスタＦＥＴ１を駆動するように構成される。ドライバアンプ４２Ｂの入力端子はマッチング回路４１Ｂの出力端子に接続され、出力端子はマッチング回路１１の入力端子に接続される。ここで、ドライバアンプ４２Ｂは、本開示における「ドライバアンプ」の一具体例に対応する。
　インピーダンス制御回路１４Ｂは、入力信号Ｓinに基づいて、入力信号Ｓinの信号振幅を検出し、その信号振幅に基づいて、マッチング回路４１Ｂ、マッチング回路１１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、およびマッチング回路１３のインピーダンスをそれぞれ設定するための６つの制御信号を生成するように構成される。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．適用例＞
　次に、上記実施の形態および変形例で説明したパワーアンプの適用例について説明する。
　図１８は、上記実施の形態等のパワーアンプが適用されるスマートフォン１００の外観を表すものである。このスマートフォン１００には、基地局との間で通信を行う無線通信回路１０１が設けられている。この無線通信回路１０１には、上記実施の形態等のパワーアンプが適用されている。
　上記実施の形態等のパワーアンプは、このようなスマートフォンの他、タブレット端末など、無線通信を行う様々な電子機器に適用することが可能である。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態等では、本技術をパワーアンプに適用したが、これに限定されるものではなく、様々なアンプに適用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、様々な信号振幅を有する信号を増幅することができる。
（１）
　入力端子と、
　出力端子と、
　前記入力端子と前記出力端子とを結ぶ経路に設けられた１または複数のトランジスタと、
　前記入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、
　インピーダンスを変更可能であり、前記振幅検出回路の検出結果に基づいて、前記１または複数のトランジスタの動作条件を設定可能なインピーダンス回路と
　を備えた増幅回路。
（２）
　前記振幅検出回路は、前記入力信号から交流信号を分離する分離素子を有し、前記交流信号の信号振幅を検出することにより前記入力信号の信号振幅を検出可能である
　前記（１）に記載の増幅回路。
（３）
　前記振幅検出回路は、
　前記分離素子に接続された入力端子、および出力端子を有するバッファアンプと、
　前記バッファアンプの前記出力端子に接続されたアノードと、カソードとを有するダイオードと、
　前記ダイオードのカソードに接続された第１のキャパシタと
　を有し、
　前記第１のキャパシタにおける電圧に基づいて前記入力信号の信号振幅を検出可能である
　前記（２）に記載の増幅回路。
（４）
　前記インピーダンス回路は、バラクタを含み、前記検出結果に基づいて前記バラクタにおける容量値を変化させることにより前記インピーダンスを変更可能である
　前記（１）から（３）のいずれかに記載の増幅回路。
（５）
　前記インピーダンス回路は、複数のキャパシタを有し、前記検出結果に基づいて、前記複数のキャパシタのうちの使用する１または複数のキャパシタを選択することにより前記インピーダンスを変更可能である
　前記（１）から（４）に記載の増幅回路。
（６）
　前記インピーダンス回路は、複数のインダクタを有し、前記検出結果に基づいて、前記複数のインダクタのうちの使用する１または複数のインダクタを選択することにより前記インピーダンスを変更可能である
　前記（１）から（５）のいずれかに記載の増幅回路。
（７）
　前記１または複数のトランジスタは、第１のトランジスタおよび第２のトランジスタを含み、
　前記第１のトランジスタは、前記入力端子に導かれたゲートと、ドレインとを有し、
　前記第２のトランジスタは、ゲートと、前記出力端子に導かれたドレインと、前記第１のトランジスタのドレインに導かれたソースとを有する
　前記（１）に記載の増幅回路。
（８）
　前記第２のトランジスタの前記ゲートに接続され、インピーダンスを変更可能な第２のキャパシタを備え、
　前記インピーダンス回路は、前記第２のキャパシタを含む
　前記（７）に記載の増幅回路。
（９）
　前記第２のトランジスタの前記ソースに接続され、インピーダンスを変更可能な第１のインダクタを備え
　前記インピーダンス回路は、前記第１のインダクタを含む
　前記（７）または（８）に記載の増幅回路。
（１０）
　前記第１のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとを結ぶ経路に設けられ、インピーダンスを変更可能な第３のキャパシタを備え、
　前記インピーダンス回路は、前記第３のキャパシタを含む
　前記（７）から（９）のいずれかに記載の増幅回路。
（１１）
　前記入力端子と、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられ、インピーダンスを変更可能な第１のマッチング回路を備え、
　前記インピーダンス回路は、前記第１のマッチング回路を含む
　前記（７）から（１０）のいずれかに記載の増幅回路。
（１２）
　前記入力端子と、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられたドライバアンプと、
　前記ドライバアンプと、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられた第１のマッチング回路と
　を備え、
　前記インピーダンス回路は、前記第１のマッチング回路を含む
　前記（７）から（１０）のいずれかに記載の増幅回路。
（１３）
　前記１または複数のトランジスタは、ドレインを有する最終段トランジスタを含み、
　前記最終段トランジスタの前記ドレインと、前記出力端子とを結ぶ経路に設けられ、インピーダンスを変更可能な第２のマッチング回路を備え、
　前記インピーダンス回路は、前記第２のマッチング回路を含む
　前記（１）から（１２）のいずれかに記載の増幅回路。
（１４）
　前記増幅回路は、パワーアンプである
　前記（１）から（１３）のいずれかに記載の増幅回路。
（１５）
　無線通信を行うことが可能であり、増幅回路を有する通信回路を備え、
　前記増幅回路は、
　入力端子と、
　出力端子と、
　前記入力端子と前記出力端子とを結ぶ経路に設けられた１または複数のトランジスタと、
　前記入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、
　インピーダンスを変更可能であり、前記振幅検出回路の検出結果に基づいて、前記１または複数のトランジスタの動作条件を設定可能なインピーダンス回路と
　を有する
　電子機器。
　本出願は、日本国特許庁において２０２１年５月２６日に出願された日本特許出願番号２０２１－０８８７８４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　入力端子と、
    　出力端子と、
    　前記入力端子と前記出力端子とを結ぶ経路に設けられた１または複数のトランジスタと、
    　前記入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、
    　インピーダンスを変更可能であり、前記振幅検出回路の検出結果に基づいて、前記１または複数のトランジスタの動作条件を設定可能なインピーダンス回路と
    　を備えた増幅回路。
  2. 　前記振幅検出回路は、前記入力信号から交流信号を分離する分離素子を有し、前記交流信号の信号振幅を検出することにより前記入力信号の信号振幅を検出可能である
    　請求項１に記載の増幅回路。
  3. 　前記振幅検出回路は、
    　前記分離素子に接続された入力端子、および出力端子を有するバッファアンプと、
    　前記バッファアンプの前記出力端子に接続されたアノードと、カソードとを有するダイオードと、
    　前記ダイオードのカソードに接続された第１のキャパシタと
    　を有し、
    　前記第１のキャパシタにおける電圧に基づいて前記入力信号の信号振幅を検出可能である
    　請求項２に記載の増幅回路。
  4. 　前記インピーダンス回路は、バラクタを含み、前記検出結果に基づいて前記バラクタにおける容量値を変化させることにより前記インピーダンスを変更可能である
    　請求項１に記載の増幅回路。
  5. 　前記インピーダンス回路は、複数のキャパシタを有し、前記検出結果に基づいて、前記複数のキャパシタのうちの使用する１または複数のキャパシタを選択することにより前記インピーダンスを変更可能である
    　請求項１に記載の増幅回路。
  6. 　前記インピーダンス回路は、複数のインダクタを有し、前記検出結果に基づいて、前記複数のインダクタのうちの使用する１または複数のインダクタを選択することにより前記インピーダンスを変更可能である
    　請求項１に記載の増幅回路。
  7. 　前記１または複数のトランジスタは、第１のトランジスタおよび第２のトランジスタを含み、
    　前記第１のトランジスタは、前記入力端子に導かれたゲートと、ドレインとを有し、
    　前記第２のトランジスタは、ゲートと、前記出力端子に導かれたドレインと、前記第１のトランジスタのドレインに導かれたソースとを有する
    　請求項１に記載の増幅回路。
  8. 　前記第２のトランジスタの前記ゲートに接続され、インピーダンスを変更可能な第２のキャパシタを備え、
    　前記インピーダンス回路は、前記第２のキャパシタを含む
    　請求項７に記載の増幅回路。
  9. 　前記第２のトランジスタの前記ソースに接続され、インピーダンスを変更可能な第１のインダクタを備え
    　前記インピーダンス回路は、前記第１のインダクタを含む
    　請求項７に記載の増幅回路。
  10. 　前記第１のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとを結ぶ経路に設けられ、インピーダンスを変更可能な第３のキャパシタを備え、
    　前記インピーダンス回路は、前記第３のキャパシタを含む
    　請求項７に記載の増幅回路。
  11. 　前記入力端子と、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられ、インピーダンスを変更可能な第１のマッチング回路を備え、
    　前記インピーダンス回路は、前記第１のマッチング回路を含む
    　請求項７に記載の増幅回路。
  12. 　前記入力端子と、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられたドライバアンプと、
    　前記ドライバアンプと、前記第１のトランジスタの前記ゲートとを結ぶ経路に設けられた第１のマッチング回路と
    　を備え、
    　前記インピーダンス回路は、前記第１のマッチング回路を含む
    　請求項７に記載の増幅回路。
  13. 　前記１または複数のトランジスタは、ドレインを有する最終段トランジスタを含み、
    　前記最終段トランジスタの前記ドレインと、前記出力端子とを結ぶ経路に設けられ、インピーダンスを変更可能な第２のマッチング回路を備え、
    　前記インピーダンス回路は、前記第２のマッチング回路を含む
    　請求項１に記載の増幅回路。
  14. 　前記増幅回路は、パワーアンプである
    　請求項１に記載の増幅回路。
  15. 　無線通信を行うことが可能であり、増幅回路を有する通信回路を備え、
    　前記増幅回路は、
    　入力端子と、
    　出力端子と、
    　前記入力端子と前記出力端子とを結ぶ経路に設けられた１または複数のトランジスタと、
    　前記入力端子における入力信号の信号振幅を検出可能な振幅検出回路と、
    　インピーダンスを変更可能であり、前記振幅検出回路の検出結果に基づいて、前記１または複数のトランジスタの動作条件を設定可能なインピーダンス回路と
    　を有する
    　電子機器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120389708B (zh) * 2025-06-26 2025-09-09 上海安其威微电子科技有限公司 堆叠功率放大器的分压调节电路和放大器电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008044276A1 (en) * 2006-10-06 2008-04-17 Panasonic Corporation Electric power amplifying apparatus
JP2011069924A (ja) * 2009-09-24 2011-04-07 Nippon Telegr & Teleph Corp <Ntt> Ｑｐｓｋ変調器
WO2012020476A1 (ja) * 2010-08-10 2012-02-16 パイオニア株式会社 インピーダンス整合装置、制御方法
JP2013211830A (ja) * 2012-03-01 2013-10-10 Sony Corp 増幅器および無線通信装置
JP2014045371A (ja) * 2012-08-27 2014-03-13 Fujitsu Ltd 電力増幅装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8611834B2 (en) * 2010-11-01 2013-12-17 Cree, Inc. Matching network for transmission circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008044276A1 (en) * 2006-10-06 2008-04-17 Panasonic Corporation Electric power amplifying apparatus
JP2011069924A (ja) * 2009-09-24 2011-04-07 Nippon Telegr & Teleph Corp <Ntt> Ｑｐｓｋ変調器
WO2012020476A1 (ja) * 2010-08-10 2012-02-16 パイオニア株式会社 インピーダンス整合装置、制御方法
JP2013211830A (ja) * 2012-03-01 2013-10-10 Sony Corp 増幅器および無線通信装置
JP2014045371A (ja) * 2012-08-27 2014-03-13 Fujitsu Ltd 電力増幅装置

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