WO2022219720A1 - 半導体集積回路および半導体装置 - Google Patents

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Definitions

  • the present disclosure relates to semiconductor integrated circuits and semiconductor devices.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2007-178345 discloses a technique for more accurately identifying a defect occurrence location in a semiconductor integrated circuit including an analog circuit.
  • the semiconductor integrated circuit of this document includes a control circuit for turning on/off current supply to each circuit unit provided for each function of the analog circuit. In a test mode in which the current consumption of the entire semiconductor integrated circuit is externally measured, the control circuit turns on/off the current supply to each small block in units of smaller blocks than the circuit unit described above.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2009-085877 discloses a technique that enables measurement of the current consumption of each CPU (Central Processing Unit) block in an LSI (Large Scale Integration) with an externally connected measurement circuit. Specifically, when measuring the current consumption, the CPU accesses the register and sets in the register the control content for connecting the power supply input terminal of the CPU block to be measured to the power supply terminal dedicated to current measurement. A selector connected to a CPU block to be measured switches the power supply line of the CPU block for measuring current consumption from the normal power supply line to the power supply line for current consumption measurement according to the control contents set in the register.
  • LSI Large Scale Integration
  • the present disclosure has been made in consideration of the above problems, and one of its purposes is to provide a semiconductor integrated circuit capable of individually measuring the current generated by each current source.
  • a semiconductor integrated circuit of one embodiment includes a first node, a second node, a third node, a first analog circuit block, a plurality of first current sources, and a first switch group.
  • the first analog circuit block operates with a voltage applied between the first node and the third node.
  • a first end of each of the plurality of first current sources is connected to the third node, and a second end of each is connected to the first analog circuit block.
  • a plurality of first current sources act as current sources or current sinks for the first analog circuit block.
  • the first switch group is provided between the plurality of first current sources and the first analog circuit block, and electrically connects the second ends of each of the plurality of first current sources to the first analog circuit block in a test mode. to the second node individually.
  • each current source is generated by individually switching the electrical connection of the second end of each of the plurality of first current sources from the first analog circuit block to the second node in the test mode. Current can be measured independently.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to a first embodiment
  • FIG. 2 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG. 1
  • FIG. 3 is a timing diagram showing the operation of the sequential circuit of FIG. 2
  • FIG. 2 is a diagram showing a schematic configuration of a modified example of the semiconductor integrated circuit of FIG. 1
  • FIG. 5 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG. 4
  • FIG. 2 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to a second embodiment
  • FIG. 7 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG. 6
  • FIG. 8 is a timing diagram showing the operation of the sequential circuit of FIG. 7
  • FIG. 3 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to a third embodiment
  • FIG. 10 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG. 9
  • FIG. 11 is a timing diagram showing the operation of the logic circuit of FIG. 10
  • FIG. 1 is a circuit diagram showing a configuration example of a current measurement circuit connected to a power supply node of a semiconductor integrated circuit
  • FIG. 11 is a circuit diagram showing a configuration example of a semiconductor integrated circuit according to a fourth embodiment
  • FIG. 12 is a circuit diagram showing a configuration example of a current measurement circuit connected to a power supply node of a semiconductor integrated circuit in the semiconductor device of the fifth embodiment
  • 15 is a diagram for explaining error data in FIG. 14
  • FIG. FIG. 11 is a circuit diagram showing a configuration example of a semiconductor integrated circuit 10 according to a fifth embodiment
  • FIG. 17 is a timing chart showing a procedure for transferring error data to D flip-flops forming the second switch group in FIG
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to Embodiment 1.
  • a semiconductor integrated circuit 10 includes an analog circuit block 1, a switch group 2, a current source control circuit 3, a current source group 4, a sequential circuit 5, and a power supply node (node) 6. , 7 and a ground node 8 .
  • Analog circuit block 1 is an analog circuit that operates with power supply voltage VDD1 applied between power supply node 6 and ground node 8 .
  • the current source group 4 includes a plurality of current sources 40.
  • FIG. 1 representatively shows four current sources 40, but the number of current sources 40 is not limited to four.
  • the magnitude of the current generated by each of the multiple current sources 40 is controlled by the bias voltage Vb1 supplied from the current source control circuit 3.
  • FIG. A first end 40 a of each of the plurality of current sources 40 is connected to the ground node 8 , and a second end 40 b of each is connected to the analog circuit block 1 via the switch group 2 .
  • a plurality of current sources 40 function as current sinks for the analog circuit block 1 .
  • the switch group 2 includes a large number of switches.
  • the switch group 2 electrically connects the second end 40b of each current source 40 constituting the current source group 4 to the analog circuit block 1 in the normal mode.
  • the switch group 2 individually and selectively switches the electrical connection of the second ends 40b of the plurality of current sources 40 constituting the current source group 4 from the analog circuit block 1 to the power supply node 7 in the test mode. Thereby, the current flowing through each current source 40 constituting the current source group 4 can be individually measured from the outside of the semiconductor integrated circuit 10 via the power supply node 7 .
  • the switch group 2 includes two switches 20 a and 20 b corresponding to each current source 40 .
  • a second end 40b of each current source 40 is connected to the power supply node 7 through a corresponding switch 20a and to the analog circuit block 1 through a corresponding switch 20b.
  • the sequential circuit 5 controls the switch group 2 in response to the control signal.
  • the sequential circuit 5 is a synchronous sequential circuit that operates in synchronization with the clock signal CLK.
  • Sequential circuit 5 sequentially connects second ends 40b of a plurality of current sources 40 constituting current source group 4 one by one to power supply node 7 in response to a control signal (eg, test start pulse START) in the test mode. electrically connected to the As a result, the current flowing through each of the plurality of current sources 40 forming the current source group 4 can be sequentially measured one by one from the outside of the semiconductor integrated circuit 10 via the power supply node 7 .
  • FIG. 2 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG.
  • FIG. 2 shows a specific configuration example of the current source group 4, current source control circuit 3, switch group 2, and sequential circuit 5 in FIG.
  • the analog circuit block 1 is divided into actual circuits 101, 102 and 103 in association with the current source NMOS transistors 401, 402 and 403, respectively.
  • the current source group 4 includes multiple NMOS (Negative-channel Metal Oxide Semiconductor) transistors 401 , 402 , 403 as multiple current sources 40 .
  • the source of each of NMOS transistors 401 - 403 is connected to ground node 8 as first end 40 a of current source 40 .
  • Each of the NMOS transistors 401-403 functions as a current sink that absorbs current through its drain (corresponding to the second end 40b of the current source 40).
  • FIG. 2 representatively shows three current source NMOS transistors 401 to 403, the number of power supply NMOS transistors 401 to 403 is not limited to three.
  • transistors instead of the above MOS transistors, other types of transistors such as bipolar transistors may be used. Similarly, in other circuits of the present disclosure, the types of transistors are not particularly limited.
  • the current source control circuit 3 includes a reference current source 301 connected in series between the power supply node 6 and the ground node 8, and an NMOS transistor 302 as a reference transistor.
  • the source of NMOS transistor 302 is connected to ground node 8 .
  • a current I is input from the reference current source 301 to the drain of the NMOS transistor 302 .
  • the gate and drain of the NMOS transistor 302 are connected together. That is, the NMOS transistor 302 is diode-connected. As a result, a voltage corresponding to the current I of the reference current source 301 is generated between the gate and source of the NMOS transistor 302 . Further, the gate of NMOS transistor 302 is connected to each gate of NMOS transistors 401-403 forming current source group 4, and the source of NMOS transistor 302 is connected to each source of NMOS transistors 401-403. Therefore, the gate-source voltage of each of NMOS transistors 401 - 403 is equal to the gate-source voltage of NMOS transistor 302 . As a result, the NMOS transistor 302 and the NMOS transistors 401 to 403 form a so-called current mirror. Current source control circuit 3 supplies bias voltage Vb1 to the gates of NMOS transistors 401-403.
  • the switch group 2 includes a plurality of sets of switch NMOS transistors (201a, 201b) to (203a, 203b) corresponding to the plurality of NMOS transistors 401 to 403 constituting the current source group 4, respectively.
  • NMOS transistors 201a and 201b correspond to switches 20a and 20b in FIG. 1, respectively.
  • Each source of the NMOS transistors 201a and 201b is connected to the drain of the corresponding NMOS transistor 401 (that is, the second end 40b of the corresponding current source 40).
  • the drain of NMOS transistor 201 a is connected to power supply node 7 .
  • the drain of the NMOS transistor 201b is connected to the real circuit 101 forming the analog circuit block 1.
  • FIG. A gate control signal for controlling on/off of the NMOS transistors 201a and 201b is input from the sequential circuit 5 to each gate of the NMOS transistors 201a and 201b.
  • the sequential circuit 5 includes a plurality of cascaded D flip-flops 501 to 503 and has a circuit configuration similar to that of a shift register.
  • D flip-flops 501-503 correspond to NMOS transistors 401-403 used as current sources, respectively.
  • Each of the D flip-flops 501 to 503 has switch NMOS transistors (201a, 201b) to (203a) connected to the corresponding current source NMOS transistors according to the internal state (that is, set state or reset state). , 203b).
  • the sequential circuit 5 includes N first to Nth D flip-flops corresponding to NMOS transistors for N current sources from the first to Nth. is provided.
  • the N D flip-flops are cascaded. That is, the output terminal (Q terminal) of the i-th (1 ⁇ i ⁇ N-1) D flip-flop is connected to the input terminal (D terminal) of the (i+1)-th D flip-flop.
  • the drains of the N current source NMOS transistors are connected to the sources of the first and second switch NMOS transistors. As a result, the drain of each NMOS transistor for current source is connected to the power supply node 7 via the first NMOS transistor for switch, and is connected to the analog circuit block 1 via the second NMOS transistor for switch. Connected.
  • each of the N D flip-flops is connected to the gate of a first NMOS transistor for switching which is connected to the corresponding NMOS transistor for current source.
  • the inverting output terminal (QB terminal) of each of the N D flip-flops is connected to the gate of the second NMOS transistor for switching which is connected to the corresponding NMOS transistor for current source.
  • the test start pulse STRAT when the test start pulse STRAT is input to the D terminal of the first D flip-flop, the first D flip-flop is set. After that, in synchronization with the clock signal, the test start pulse STRAT is sequentially transferred from the first D flip-flop to the N-th D flip-flop. That is, the N D flip-flops are sequentially changed from the reset state to the set state one by one, and then return to the reset state.
  • the j-th (1 ⁇ j ⁇ N) D flip-flop is in the set state, the first NMOS transistor for switch connected to the corresponding j-th NMOS transistor for current source is in the conductive state (on).
  • the second NMOS transistor is in a non-conducting state (also referred to as an off state).
  • the source of the j-th current source NMOS transistor and the power supply node 7 become conductive, so that the current flowing through the j-th current source NMOS transistor is transferred via the power supply node 7. It can be measured from the outside of the semiconductor integrated circuit 10 .
  • FIG. 3 is a timing diagram showing the operation of the sequential circuit of FIG. The operation of the sequential circuit 5 will be described below with reference to FIGS. 2 and 3.
  • a test start pulse STRAT is input to the D terminal of the D flip-flop 501 from time t1 to time t3 in FIG.
  • the test start pulse STRAT is input at a timing including one falling edge of the clock signal CLK.
  • the input to the D terminal of the D flip-flop 501 is at a high level, so the D flip-flop 501 switches to the set state.
  • the output signal FF1OUT of the Q terminal of the D flip-flop 501 switches to high level, and the output signal FF1OUTB of the QB terminal of the D flip-flop 501 switches to low level.
  • the output of the QB terminal is the inverted output of the Q terminal.
  • the drain of NMOS transistor 401 is electrically connected to power supply node 7 through conductive NMOS transistor 201a.
  • the input to the D terminal of the D flip-flop 502 is at high level, so the internal state of the D flip-flop 502 switches to the set state.
  • the output signal FF2OUT of the Q terminal of the D flip-flop 502 switches to high level, and the output signal FF2OUTB of the QB terminal of the D flip-flop 502 switches to low level.
  • the drain of NMOS transistor 402 is electrically connected to power supply node 7 through conductive NMOS transistor 202a.
  • the D flip-flops 501 to 503 are switched to high level one by one in order.
  • the electrical connections of the drains of the current source NMOS transistors 401 to 403 (that is, the second ends 40b of the plurality of current sources 40) are sequentially switched from the analog circuit block 1 to the power supply node 7 one by one. , and then switch to the analog circuit block 1 again.
  • the current flowing through each of NMOS transistors 401 to 403 can be sequentially measured from the outside of semiconductor integrated circuit 10 via power supply node 7 .
  • the timing of current measurement it is conceivable to consider the settling time of the current signal and measure it, for example, at the timing of the rising edge of the clock signal CLK. Furthermore, in order to reduce the error due to noise, the average value of the current signal during the high level period of the clock signal CLK may be calculated.
  • the magnitude of the current generated by each current source 40 can be sequentially controlled without complicated control. Moreover, by increasing the frequency of the clock signal CLK, the measurement can be performed at a higher speed. In this case, it is necessary to determine the frequency of the clock signal CLK so as to obtain the necessary measurement accuracy in consideration of settling time and errors due to noise.
  • FIG. 4 is a diagram showing a schematic configuration of a modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit 10A of FIG. 4 includes an analog circuit block 1, a switch group 2, a current source control circuit 3, a current source group 4, a sequential circuit 5, a power It has a node 6 and ground nodes 8 and 9 .
  • Analog circuit block 1 is an analog circuit that operates with power supply voltage VDD1 applied between power supply node 6 and ground node 8 .
  • the current source group 4 includes a plurality of current sources 40.
  • a plurality of current sources 40 are controlled by a bias voltage Vb1 supplied from the current source control circuit 3 .
  • a first end 40 a of each current source 40 is connected to the power supply node 6 , and a second end 40 b of each is connected to the analog circuit block 1 via the switch group 2 .
  • a plurality of current sources 40 function as current sources for the analog circuit block 1 .
  • the switch group 2 includes a large number of switches.
  • the switch group 2 connects the second end 40b of each of the plurality of current sources 40 forming the current source group 4 to the analog circuit block 1 in the normal mode.
  • the switch group 2 individually switches the electrical connection of the second end 40b of each of the plurality of current sources 40 constituting the current source group 4 from the analog circuit block 1 to the ground node 9 in the test mode. Thereby, the current flowing through each current source 40 constituting the current source group 4 can be individually measured from the outside of the semiconductor integrated circuit 10A through the ground node 9 .
  • the sequential circuit 5 controls the switch group 2 in response to the control signal.
  • the sequential circuit 5 is a synchronous sequential circuit that operates in synchronization with the clock signal CLK.
  • the sequential circuit 5 sequentially connects the second ends 40b of the plurality of current sources 40 constituting the current source group 4 one by one to the ground node 9 in response to a control signal (for example, a test start pulse START) in the test mode. electrically connected to the As a result, currents flowing through the plurality of current sources 40 forming the current source group 4 can be sequentially measured one by one from the outside of the semiconductor integrated circuit 10 via the ground node 9 .
  • FIG. 5 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG.
  • the circuit diagram of FIG. 5 corresponds to the circuit diagram of FIG. 2, and the NMOS transistors of FIG. 2 are replaced with PMOS (Positive Metal Oxide Semiconductor) transistors.
  • PMOS Platinum Oxide Semiconductor
  • the current source group 4 includes a plurality of PMOS transistors 401b, 402b, 403b. Each source of PMOS transistors 401b-403b is connected to power supply node 6. FIG. Each of the PMOS transistors 401b-403b functions as a current source supplying current from the drain.
  • the current source control circuit 3 includes a PMOS transistor 302b as a reference transistor connected in series between the power supply node 6 and the ground node 8, and a reference current source 301b.
  • the source of PMOS transistor 302 b is connected to power supply node 6 .
  • a current I flows from the drain of the PMOS transistor 302b to the reference current source 301b.
  • the PMOS transistor 302b is a so-called diode-connected transistor in which the gate and the drain are connected. By connecting the gate of the PMOS transistor 302b to the gates of the PMOS transistors 401b to 403b forming the current source group 4, these PMOS transistors form a current mirror. PMOS transistor 302b supplies bias voltage Vb1 to the gates of PMOS transistors 401b-403b.
  • the switch group 2 includes a plurality of sets of switch PMOS transistors (201c, 201d) to (203c, 203b) corresponding to the plurality of PMOS transistors 401b to 403b constituting the current source group 4, respectively.
  • Each source of the PMOS transistors 201c and 201d is connected to the drain of the corresponding PMOS transistor 401b (that is, the second end 40b of the corresponding current source 40).
  • the drain of PMOS transistor 201 c is connected to ground node 9 .
  • the drain of the PMOS transistor 201 d is connected to the real circuit 101 forming the analog circuit block 1 .
  • a gate control signal for controlling on/off of the PMOS transistors 201c and 201d is input from the sequential circuit 5 to each gate of the PMOS transistors 201c and 201d. The same applies to PMOS transistors 202c, 202d and PMOS transistors 203c, 203d.
  • the sequential circuit 5 includes cascaded D flip-flops 501-503 corresponding to PMOS transistors 401b-403b, respectively, as in FIG.
  • the Q terminal of D flip-flop 501 is connected to the gate of PMOS transistor 201d
  • the QB terminal of D flip-flop 501 is connected to the gate of PMOS transistor 201c.
  • the sequential circuit 5 operates in the same manner as in FIG. 3 based on the test start pulse STRAT and the clock signal CLK.
  • the electrical connection of the drains of the current source PMOS transistors 401b to 403b (that is, the second ends 40b of the plurality of current sources 40) is switched from the analog circuit block 1 to the ground node 9 one by one in order. , and then switch to the analog circuit block 1 again.
  • the semiconductor integrated circuit 10 of the first embodiment includes the first analog circuit block 1, the plurality of current sources 40 functioning as current sinks for the first analog circuit block 1, the first switch group 2, and the It has a first node (power node 6), a second node (power node 7), and a third node (ground node 8).
  • the first analog circuit block 1 operates with a voltage VDD1 applied between a first node (power supply node 6) and a third node (ground node 8).
  • a first end 40a of each of the plurality of first current sources 40 is connected to a third node (ground node 8), and a second end 40b of each is connected to the first analog circuit block 1 via the first switch group 2. be done.
  • the first switch group 2 is provided between the plurality of first current sources 40 and the first analog circuit block 1, and electrically connects the second ends 40b of the plurality of first current sources 40 in the test mode.
  • the first analog circuit block 1 is individually switched to the second node (power supply node 7). According to the above configuration, the current flowing through each of the plurality of first current sources 40 in the test mode can be individually measured from the outside of semiconductor integrated circuit 10 via the second node (power supply node 7).
  • the semiconductor integrated circuit 10A of the modification of the first embodiment includes a first analog circuit block 1, a plurality of current sources 40 functioning as current sources for the first analog circuit block 1, a first switch group 2, It has a first node (ground node 8), a second node (ground node 9), and a third node (power supply node 6).
  • the first analog circuit block 1 operates with a voltage VDD1 applied between a first node (ground node 8) and a third node (power node 6).
  • a first end 40a of each of the plurality of first current sources 40 is connected to a third node (power supply node 6), and a second end 40b of each is connected to the first analog circuit block 1 via the first switch group 2. be done.
  • the first switch group 2 is provided between the plurality of first current sources 40 and the first analog circuit block 1, and electrically connects the second ends 40b of the plurality of first current sources 40 in the test mode.
  • the first analog circuit block 1 is individually switched to the second node (ground node 9). According to the above configuration, the current flowing through each of the plurality of first current sources 40 in the test mode can be individually measured from the outside of the semiconductor integrated circuit 10 through the second node (ground node 9).
  • the configuration of the semiconductor integrated circuit 10 described above and the semiconductor integrated circuit 10A of the modified example may be combined.
  • the current of each current source 40 functioning as a current sink can be measured from the outside of the semiconductor integrated circuit (10, 10A) through the power supply node 7 different from the power supply node 6 for the analog circuit block 1.
  • the current of each current source 40 functioning as a current source can be individually measured from the outside of the semiconductor integrated circuit 10 through a ground node 9 different from the ground node 8 for the analog circuit block 1 .
  • the semiconductor integrated circuits 10 and 10A of the first embodiment further include a sequential circuit 5 that controls the first switch group 2 described above.
  • Sequential circuit 5 includes a plurality of cascaded D flip-flops 501 - 503 corresponding to a plurality of current sources 40 forming current source group 4 .
  • Each D flip-flop controls the switch group 2 to electrically connect the corresponding current source 40 to the second node (power supply node 7/ground node 9) in the set state.
  • the sequential circuit 5 configured as described above, the current value generated by each current source 40 can be measured at high speed with simple control.
  • semiconductor integrated circuit 10B includes two analog circuit blocks 110 and 120, and these analog circuit blocks 110 and 120 have different power supply voltages.
  • the power supply node 6 for one analog circuit block 110 and the power supply node 7 for the other analog circuit block 120 are different, when measuring the current source 40 for one analog circuit block 110, Power supply node 7 for the other analog circuit block 120 can be used.
  • the first end 40 a of the current source 40 functioning as a current sink is connected to the ground node 8 and the second end 40 b is connected to the analog circuit block 110 . Therefore, by switching the electrical connection of the second end 40b of the current source 40 from the analog circuit block 110 to the power supply node 7 for the other analog circuit block 120, the current flowing through each current source 40 can be individually measured.
  • a current source 40 functioning as a current source has a first end 40 a connected to the power supply node 6 and a second end 40 b connected to the analog circuit block 110 . Therefore, by switching the electrical connection of the second end 40b of the current source 40 from the analog circuit block 110 to the ground node 9 for the other analog circuit block 120, the current flowing through each current source 40 can be individually measured.
  • each current source 40 is a current sink as described with reference to FIGS. 1 and 2 will be described below. Even when each current source 40 described with reference to FIGS. 4 and 5 is a current source, the current flowing through each current source 40 can be measured in a similar manner. In the following description, description of portions corresponding to FIGS. 1 and 2 of Embodiment 1 may not be repeated.
  • FIG. 6 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the second embodiment.
  • semiconductor integrated circuit 10B includes analog circuit blocks (A, B) 110, 120, switch groups 210, 220, current source control circuits 310, 320, current source groups 410, 420, It comprises sequential circuits 510 and 520 , power supply nodes 6 and 7 , ground nodes 8 and 9 , and test mode switches 910 and 920 .
  • the power supply node 6 is supplied with the power supply voltage VDD1, and the power supply node 7 is supplied with the power supply voltage VDD2.
  • Ground node 8 is supplied with reference potential GND1, and ground node 9 is supplied with reference potential GND2.
  • Analog circuit block 110 operates with power supply voltage VDD1 applied between power supply node 6 and ground node 8 .
  • Analog circuit block 120 operates with power supply voltage VDD2 applied between power supply node 7 and ground node 9 .
  • Ground node 8 and ground node 9 may be common.
  • Analog circuit block 110, switch group 210, current source control circuit 310, current source group 410, and sequential circuit 510 correspond to analog circuit block 1, switch group 2, current source control circuit 3, current source group 4, and They correspond to the sequential circuits 5, respectively.
  • a test mode switch 910 is provided between the switch group 210 and the power supply node 7 .
  • the second end 40 b of each current source 40 constituting the current source group 410 is electrically connected to the analog circuit block 110 via the switch group 210 .
  • the test mode for measuring the current of each current source 40 of the current source group 410 the second end 40b of each current source 40 constituting the current source group 410 is connected to the power supply node through the switch group 210 and the test mode switch 910. 7 are individually electrically connected.
  • the test mode switch 910 is controlled to be in a conducting state (on state) during the test mode of the current source group 410, and is controlled to be in a non-conducting state (off state) during the normal mode.
  • a conducting state on state
  • a non-conducting state off state
  • the sequential circuit 510 sets the second ends 40b of the plurality of current sources 40 forming the current source group 410 to 1 based on control signals (clock signal CLK, test start pulse STRAT). are electrically connected to the power supply node 7 one by one. This makes it possible to individually measure the current flowing through each current source 40 forming the current source group 410 in the test mode of the current source group 410 .
  • Analog circuit block 120, switch group 220, current source control circuit 320, current source group 420, and sequential circuit 520 are also analog circuit block 1, switch group 2, current source control circuit 3, current source group 4, and They correspond to the sequential circuits 5, respectively. These circuits in FIG. 5 are connected to power supply node 7 and ground node 9 instead of power supply node 6 and ground node 8 described above.
  • Switch group 220 includes two switches 21 a and 21 b corresponding to each current source 41 . A second end 41b of each current source 41 is connected to the power supply node 7 via the corresponding switch 21a and to the analog circuit block 1 via the corresponding switch 21b.
  • a test mode switch 920 is provided between the switch group 220 and the power supply node 6 . As with the test mode switch 910, the test mode switch 920 is controlled to be in a conducting state (on state) in the test mode for measuring the current of each current source 41 of the current source group 420, and in a non-conducting state (to be turned off) in the normal mode. off state). In the normal mode, the second end 41 b of each current source 41 constituting the current source group 420 is electrically connected to the analog circuit block 120 via the switch group 220 .
  • each current source 41 of the current source group 420 In the test mode in which the current of each current source 41 of the current source group 420 is measured, the second end 41b of each current source 41 constituting the current source group 420 is connected to the power node through the switch group 220 and the test mode switch 920. 6 are individually electrically connected.
  • the sequential circuit 520 sets the second ends 41b of the plurality of current sources 41 forming the current source group 420 to 1 based on the control signals (clock signal CLK2, test start pulse STRAT2). are connected to the power supply node 7 one by one. Thereby, the current flowing through each current source 41 constituting the current source group 420 can be individually measured in the test mode.
  • the semiconductor integrated circuit 10B of FIG. 6 further differs from the semiconductor integrated circuit 10 of FIG. 1 in that current control signals ION_A and ION_B are input to current source control circuits 310 and 320, respectively.
  • the current source control circuit 310 responds to the current control signal ION_A to set the current flowing through each current source 40 constituting the current source group 410 to zero in the test mode in which the current of each current source 41 of the current source group 420 is measured. to or reduce. This can prevent the current source group 410 from affecting the current measurement of each current source 41 .
  • the current source control circuit 320 responds to the current control signal ION_B in the test mode in which the current of each current source 40 of the current source group 410 is measured. Zero or reduce the current. This allows the current source group 420 to suppress the influence of each current source 40 on the current measurement.
  • FIG. 7 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG. 7 shows a specific configuration example of the current source group 410, current source control circuit 310, switch group 210, analog circuit block 110, sequential circuit 510, and test mode switch 910 in FIG. Also, a specific configuration example of the current source group 420, the current source control circuit 320, and the test mode switch 920 of FIG. 6 is simply shown.
  • analog circuit block 110, current source group 410, switch group 210, and sequential circuit 510 have configurations similar to those of analog circuit block 1, current source group 4, switch group 2, and sequential circuit shown in FIG. 5 is the same as the configuration.
  • the real circuits 111 to 113 forming the analog circuit block 110 correspond to the real circuits 101 to 103 in FIG. 2, respectively.
  • NMOS transistors 411 to 413 forming current source group 410 correspond to NMOS transistors 401 to 403 in FIG.
  • the NMOS transistors 211a, 211b-213a, 213b forming the switch group 210 correspond to the NMOS transistors 201a, 201b-203a, 203b in FIG. 2, respectively.
  • D flip-flops 511-513 forming sequential circuit 510 correspond to D flip-flops 501-503 in FIG. 2, respectively. Therefore, the connection of these elements will not be repeated.
  • the current source control circuit 310 includes NMOS transistors 312 and 316, a PMOS transistor 315, and a constant voltage source 317.
  • PMOS transistor 315, NMOS transistor 316 and NMOS transistor 312 are connected in series between power supply node 6 and ground node 8 in this order.
  • the constant voltage source 317 is, for example, a bandgap reference voltage generation circuit, and is adjusted so as to reduce temperature dependence.
  • a constant voltage source 317 is connected between the source and gate of the PMOS transistor 315 .
  • Constant voltage source 317 and PMOS transistor 315 constitute reference current source 311 .
  • the NMOS transistor 312 is a so-called diode-connected transistor whose gate and drain are connected.
  • the gate of NMOS transistor 312 is connected to the gates of NMOS transistors 411 to 413 forming current source group 410 .
  • the NMOS transistors 312, 411-413 form a current mirror.
  • a current control signal ION_A is input to the gate of the NMOS transistor 316 .
  • the current control signal ION_A is controlled to high level so that the NMOS transistor 316 becomes conductive.
  • the NMOS transistor 316 is rendered non-conductive by controlling the current control signal ION_A to a low level. This suppresses the influence of each current source 41 of the current source group 420 on the current measurement.
  • a PMOS transistor 911 is provided as the test mode switch 910 in FIG.
  • the source of PMOS transistor 911 is connected to power supply node 7 .
  • the drain of the PMOS transistor 911 is connected to the drains of the PMOS transistors 211 a , 212 a , 213 a that form the switch group 210 .
  • the control signal TSWB supplied to the gate of the PMOS transistor 911 is controlled to high level in the normal mode, and controlled to low level in the test mode of the current source group 410 .
  • the PMOS transistor 911 becomes non-conductive in the normal mode, and becomes conductive in the test mode of the current source group 410 .
  • NMOS transistor 421 forming current source group 420 corresponds to NMOS transistor 411 .
  • NMOS transistors 322 and 326, PMOS transistor 325 and constant voltage source 327 forming current source control circuit 320 correspond to NMOS transistors 312 and 316, PMOS transistor 315 and constant voltage source 317, respectively. Therefore, the description of these elements will not be repeated.
  • a PMOS transistor 921 is provided as the test mode switch 920 in FIG.
  • the source of PMOS transistor 921 is connected to power supply node 6 .
  • the drain of PMOS transistor 921 is connected to switch group 220 .
  • a control signal TSWA supplied to the gate of the PMOS transistor 921 is controlled to high level in the normal mode, and controlled to low level in the test mode of the current source group 420 .
  • the PMOS transistor 921 becomes non-conductive in the normal mode, and becomes conductive in the test mode of the current source group 420 .
  • FIG. 8 is a timing diagram showing the operation of the sequential circuit of FIG.
  • FIG. 8 shows the operation of the sequential circuit 510 when measuring the current flowing through the NMOS transistors 411 to 413 for the current sources forming the current source group 410 of FIG.
  • each of D flip-flops 511-513 changes its internal state at the fall of clock signal CLK.
  • control signal TSWA and current control signal ION_A are fixed at high level. Therefore, PMOS transistor 921 is controlled to be non-conductive and NMOS transistor 316 is controlled to be conductive.
  • a test start pulse STRAT is input to the D terminal of the D flip-flop 511 from time t1 to time t3.
  • the control signal TSWB and the current control signal ION_B are switched to low level.
  • PMOS transistor 911 between switch group 210 and power supply node 7 is controlled to be conductive.
  • the NMOS transistor 326 is controlled to be non-conductive, the current flowing through the NMOS transistors (such as 421) for each current source forming the current source group 420 becomes zero.
  • the clock signal CLK further falls.
  • the input to the D terminal of the D flip-flop 511 is at a high level, so the D flip-flop 511 switches to the set state.
  • the output signal FF1OUT of the Q terminal of the D flip-flop 511 switches to high level, and the output signal FF1OUTB of the QB terminal of the D flip-flop 511 switches to low level.
  • the drain of NMOS transistor 411 is electrically connected to power supply node 7 .
  • the input to the D terminal of the D flip-flop 512 is at high level, so the internal state of the D flip-flop 512 switches to the set state.
  • the output signal FF2OUT of the Q terminal of the D flip-flop 512 switches to high level, and the output signal FF2OUTB of the QB terminal of the D flip-flop 512 switches to low level.
  • the drain of NMOS transistor 412 is electrically connected to power supply node 7 .
  • the D flip-flops 511 to 513 are switched to high level one by one in order.
  • the connections of the drains of the current source NMOS transistors 411 to 413 (that is, the second ends 40b of the plurality of current sources 40) are switched one by one in order from the analog circuit block 110 to the power supply node 7. It switches to the analog circuit block 110 again.
  • the current flowing through each of the NMOS transistors 411 to 413 can be measured one by one.
  • the current source 41 for the other analog circuit block 120 does not have to be set to zero, and the current may be set to be smaller than the measured current for the current source 40 to be measured. In this case, if the offset by the current source 41 is taken into account, it is possible to suppress the decrease in current measurement accuracy.
  • the semiconductor integrated circuit 10C includes an analog circuit block 110 and a digital circuit block 130, that is, a mixed signal circuit in which a digital circuit and an analog circuit are mixed.
  • power supply node 6 for analog circuit block 110 and power supply node 7 for digital circuit block 130 are separated for avoidance of digital noise and difference in operating power supply voltage.
  • the power supply node 7 for the digital circuit block 130 can be used as a current measurement terminal.
  • the first end 40 a of the current source 40 functioning as a current sink is connected to the ground node 8 and the second end 40 b is connected to the analog circuit block 110 . Therefore, by switching the electrical connection of the second end 40b of the current source 40 from the analog circuit block 110 to the power supply node 7 for the digital circuit block 130, the current flowing through each current source 40 can be individually measured.
  • a current source 40 functioning as a current source has a first end 40 a connected to the power supply node 6 and a second end 40 b connected to the analog circuit block 110 . Therefore, by switching the electrical connection of the second end 40b of the current source 40 from the analog circuit block 110 to the ground node 9 for the digital circuit block 130, the current flowing through each current source 40 can be measured individually.
  • each current source 40 is a current sink as described with reference to FIGS. 1 and 2 will be described below. Even when each current source 40 described with reference to FIGS. 4 and 5 is a current source, the current flowing through each current source 40 can be measured in a similar manner. 1 and 2 of the first embodiment and FIGS. 6 and 7 of the second embodiment will not be described repeatedly.
  • FIG. 9 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the third embodiment.
  • semiconductor integrated circuit 10C includes analog circuit block 110, digital circuit block 130, switch group 210, current source control circuit 310, current source group 410, sequential circuit 510, and a power supply node. 6, 7, ground nodes 8, 9, and a test mode switch 910.
  • the power supply node 6 is supplied with the power supply voltage VDD1, and the power supply node 7 is supplied with the power supply voltage VDD2.
  • Ground node 8 is supplied with reference potential GND1, and ground node 9 is supplied with reference potential GND2.
  • Analog circuit block 110 operates with power supply voltage VDD1 applied between power supply node 6 and ground node 8 .
  • the analog circuit block 110, switch group 210, current source group 410, sequential circuit 510, and test mode switch 910 in FIG. 9 are the same as in FIG.
  • the current source control circuit 310 differs from the case of FIG. 6 in that it does not have a current control function based on the current control signal ION_A. This is because there is no need to measure the current flowing through the current source provided in the digital circuit block 130 .
  • the digital circuit block 130 operates with the power supply voltage VDD2 applied between the power supply node 7 and the ground node 9.
  • a clock signal CLK and digital input signals IN1, IN2, . . . , INN are input to the digital circuit block 130, for example.
  • FIG. 10 is a circuit diagram showing a specific configuration example of the semiconductor integrated circuit of FIG.
  • FIG. 10 shows a specific configuration example of the current source group 410, current source control circuit 310, switch group 210, analog circuit block 110, sequential circuit 510, and test mode switch 910 in FIG.
  • a configuration example of the input interface 131 of the digital circuit block 130 is also shown.
  • the current source control circuit 310 in FIG. 10 differs from the current source control circuit 310 in FIG. 7 in that the NMOS transistor 316 is not provided. This is because there is no need to measure the current flowing through the current sources provided in the digital circuit block 130, so there is no need to set the current flowing through the current source group 410 to zero.
  • the input interface 131 of the digital circuit block 130 includes a plurality of AND gates for calculating the logical product of the input signal of the digital circuit block 130 (clock signal CLK, digital input signals IN1, IN2, . . . , as an example) and the control signal TSWB. .
  • control signal TSWB is controlled to high level. Thereby, each input signal of the digital circuit block 130 is input to the internal circuit of the digital circuit block 130 as it is. Also, the PMOS transistor 911 forming the test mode switch 910 is controlled to be in a non-conducting state.
  • the control signal TSWB is controlled to low level.
  • each input signal of the digital circuit block 130 is fixed to a low level by AND operation with the control signal TSWB.
  • the power consumption in the digital circuit block 130 becomes zero, so that the current measurement of the NMOS transistors 411-413 for each current source is not affected.
  • the method of fixing the logic level of each input signal of the digital circuit block 130 is not limited to this method.
  • the PMOS transistor 911 forming the test mode switch 910 is controlled to be in a conducting state. Thereby, the current flowing through the NMOS transistors 411 to 413 for each current source through the power supply node 7 can be measured.
  • FIG. 11 is a timing diagram showing the operation of the logic circuit of FIG. FIG. 11 shows the operation of the sequential circuit 510 when measuring the currents flowing through the current source NMOS transistors 411 to 413 constituting the current source group 410 of FIG.
  • each of D flip-flops 511-513 changes its internal state at the fall of clock signal CLK.
  • a test start pulse STRAT is input to the D terminal of the D flip-flop 511 from time t1 to time t3.
  • the control signal TSWB is switched to low level.
  • PMOS transistor 911 between switch group 210 and power supply node 7 is controlled to be conductive.
  • each input signal of the digital circuit block 130 is fixed at low level. As a result, the power consumption of the digital circuit block 130 becomes zero.
  • Embodiment 4 shows a specific example of current measuring circuit 16 connected to power supply node 7 of semiconductor integrated circuit 10D. Furthermore, a case where a plurality of spare current sources are provided in current source group 410 and all of the plurality of current sources are switched to the plurality of spare current sources based on the measurement result of current measuring circuit 16 will be described. Although a case where the semiconductor integrated circuit 10D is provided with the analog circuit block 110 and the digital circuit block 130 will be described below, the technology of the present embodiment is applicable to the case where the semiconductor integrated circuit 10D is provided with a plurality of analog circuit blocks. The same applies if there is
  • FIG. 12 is a circuit diagram showing a configuration example of a current measurement circuit connected to a power supply node of a semiconductor integrated circuit.
  • FIG. 12 shows an example in which the semiconductor device 11E is configured by the separate semiconductor integrated circuit 10D and the current measurement circuit 16, but the current measurement circuit 16 is included inside the semiconductor integrated circuit 10D. good too.
  • the current measurement circuit 16 includes a current/voltage conversion circuit 12, an analog-to-digital converter (ADC) 13, a memory 14, and a comparator 15.
  • ADC analog-to-digital converter
  • the current/voltage conversion circuit 12 takes in the current flowing through the current source connected to the power supply node 7 in the test mode and converts the taken current into voltage.
  • the analog-to-digital converter 13 converts the voltage value obtained by current-voltage conversion by the current-voltage conversion circuit 12 into a digital value. As a result, the current value flowing through the current source is digitally converted.
  • a memory 14 stores the digitally converted current value.
  • Comparator 15 compares the digitally converted current value with the initial current value stored in memory 14 .
  • the comparator 15 activates the error detection signal EDS (for example, changes it to high level) when the absolute value of the difference between the current value at the present time and the initial current value exceeds the threshold.
  • the error detection signal EDS is input to the semiconductor integrated circuit 10D. Note that once the error detection signal EDS is activated, the active state is maintained.
  • FIG. 13 is a circuit diagram showing a configuration example of a semiconductor integrated circuit according to the fourth embodiment.
  • Semiconductor integrated circuit 10D in FIG. 13 differs from semiconductor integrated circuit 10C in FIG. 10 in the configuration of current source group 410 and current source control circuit 310 .
  • Semiconductor integrated circuit 10D in FIG. 13 differs from semiconductor integrated circuit 10C in FIG. 10 in that it further includes an inverter 314 that receives error detection signal EDS.
  • the current source group 410 in FIG. 13 further includes NMOS transistors 411a, 412a, . . . connected in parallel to the NMOS transistors 411, 412, .
  • current source control circuit 310 of FIG. 13 further includes reference current source 311a and NMOS transistor 312a.
  • Reference current source 311 a and NMOS transistor 312 a are connected in series between power supply node 6 and ground node 8 and in parallel with the series connection circuit of reference current source 311 and NMOS transistor 312 .
  • the gate of the NMOS transistor 312 is connected to its own drain and to the gates of the NMOS transistors 411, 412, .
  • the NMOS transistors 312, 411, 412, . . . form a current mirror.
  • the gate of the NMOS transistor 312a is connected to its own drain and to the gates of the NMOS transistors 411a, 412a, .
  • NMOS transistors 312a, 411a, 412a, . . . are configured.
  • the current source control circuit 310 of FIG. 13 further includes NMOS transistors 313 and 313a connected in parallel with the NMOS transistors 312 and 312a, respectively.
  • An error detection signal EDS is input to the gate of the NMOS transistor 313 .
  • An error detection signal EDS whose logical value is inverted by an inverter 314 is input to the gate of the NMOS transistor 313a.
  • the error detection signal EDS is inactive (that is, low level), so the NMOS transistor 313 is non-conductive and the NMOS transistor 313a is conductive. Therefore, the current I generated by the reference current source 311 flows through the NMOS transistor 312, and this current I is copied and flows through the NMOS transistors 411, 412, . On the other hand, the current I generated by the reference current source 311a flows through the NMOS transistor 313a and does not flow through the NMOS transistor 312a. Therefore, the current I does not flow through the NMOS transistors 411a, 412a, . . .
  • the error detection signal EDS becomes active (that is, high level)
  • the NMOS transistor 313 becomes conductive and the NMOS transistor 313a becomes non-conductive. Therefore, current I generated by reference current source 311 flows through NMOS transistor 312 a and does not flow through NMOS transistor 312 . As a result, the current I does not flow through the NMOS transistors 411, 412, .
  • the current I generated by the reference current source 311a flows through the NMOS transistor 312a, and this current I is copied and flows through the NMOS transistors 411a, 412a, .
  • the semiconductor integrated circuit 10D of FIG. 13 the plurality of first current sources 411, 412, . . . and the plurality of second current sources 411a, 412a, .
  • a current flows through only one selected according to the error detection signal EDS.
  • EDS error detection signal
  • Embodiment 5 In the semiconductor integrated circuit 10E of the fifth embodiment, a case where a plurality of backup current sources are provided in the current source group 410 and a failed current source is individually switched to the backup current source will be described. A case where the semiconductor integrated circuit 10E is provided with the analog circuit block 110 and the digital circuit block 130 will be described below. The same applies if there is
  • FIG. 14 is a circuit diagram showing a configuration example of a current measuring circuit connected to a power supply node of a semiconductor integrated circuit in the semiconductor device of the fifth embodiment.
  • FIG. 14 shows an example in which the semiconductor device 11F is configured by the separate semiconductor integrated circuit 10E and the current measurement circuit 16, but the current measurement circuit 16 is included inside the semiconductor integrated circuit 10E. good too.
  • the current measurement circuit 16 of FIG. 14 is different from that of FIG. 12 in that the comparator 15 outputs error data EDATA indicating the error determination result for each current source NMOS transistor instead of the binary error detection signal EDS. It differs from the current measurement circuit 16 .
  • Other points in FIG. 14 are the same as in FIG. 12, so the same or corresponding parts may be denoted by the same reference numerals and the description thereof may not be repeated.
  • FIG. 15 is a diagram for explaining the error data in FIG. 15, current measuring circuit 16 detects measured current I1 for first current source 40 forming current source group 410 via power supply node 7 between times t11 and t12. It is assumed that the quality judgment result by the comparator 15 is OK (low level, "0"). In addition, the appropriate range of the current value of the current source 40 differs for each current source 40 .
  • the current measurement circuit 16 detects the measured current I2 for the second current source 40 that constitutes the current source group 410 via the power supply node 7 . It is assumed that the quality judgment result by the comparator 15 is OK (low level, "0").
  • the current measurement circuit 16 detects the measured current I3 for the third current source 40 constituting the current source group 410 via the power supply node 7. It is assumed that the quality judgment result by the comparator 15 is NG (high level, "1").
  • the measured currents I4 to I8 for the fourth to eighth current sources 40 forming the current source group 410 are sequentially detected via the power supply node 7 from time t14 to time t19. be.
  • the error data EDATA in this case is data "00100110" indicating the first to eighth determination results.
  • FIG. 16 is a circuit diagram showing a configuration example of the semiconductor integrated circuit 10 of the fifth embodiment.
  • the semiconductor integrated circuit 10E of FIG. 16 differs from the semiconductor integrated circuit 10C of FIG. 10 in the configuration of the current source group 410.
  • FIG. 16 differs from the semiconductor integrated circuit 10C of FIG. 10 in that it further includes a switch group 350 and a sequential circuit 330 that controls the switch group 350.
  • the current source group 410 in FIG. 16 further includes NMOS transistors 411a, 412a, . . . connected in parallel to the NMOS transistors 411, 412, .
  • the switch group 350 is connected between the gates of the NMOS transistors 411, 412, . It includes NMOS transistors 351a, 352a, . Switch group 350 further includes switching NMOS transistors 351b, 352b, . . . connected between the gates of NMOS transistors 411a, 412a, .
  • the sequential circuit 330 includes cascaded D flip-flops 331, 332, . . . and has the same configuration as a shift register.
  • a clock signal ECLK is input to the CLK terminals of the D flip-flops 331, 332, .
  • the D flip-flops 331, 332, . . . correspond to the NMOS transistors 411, 412, . is the opposite direction to the data transfer direction of .
  • the sequential circuit 330 includes 1st to Nth N D flip-flops corresponding to the 1st to Nth NMOS transistors for N current sources, respectively.
  • a pool is provided.
  • the N D flip-flops are cascaded in reverse order. That is, the output terminal (Q terminal) of the i+1-th (1 ⁇ i ⁇ N-1) D flip-flop is connected to the input terminal (D terminal) of the i-th D flip-flop.
  • Each of the N current source NMOS transistors is connected in parallel with a spare current source NMOS transistor. Further, a first NMOS transistor for switching is connected between the gate of the NMOS transistor for regular current source and the control line 340 for supplying the bias voltage Vb1.
  • a second NMOS transistor for switching is connected between the gate of the NMOS transistor for the backup current source and the control line 340 .
  • the Q terminal of each of the N D flip-flops is connected to the gate of a second NMOS transistor for a switch which is connected to a corresponding spare NMOS transistor for a current source.
  • the inverted output terminal (QB terminal) of each of the N D flip-flops is connected to the gate of the first NMOS transistor for switching which is connected to the corresponding NMOS transistor for normal current source.
  • the error judgment results of the NMOS transistors for the current sources are input to the D terminal of the N-th D flip-flop in order from the first to the N-th, and an N-pulse clock is input.
  • the signals are sequentially transferred by the signal ECLK.
  • the error judgment results of the first to Nth current source NMOS transistors are held in the first to Nth D flip-flops.
  • the j-th (1 ⁇ j ⁇ N) D flip-flop is in the reset state (that is, the corresponding regular current source is normal)
  • the first NMOS transistor for the corresponding switch becomes conductive and the second becomes non-conductive.
  • the gate of the j-th normal current source NMOS transistor and the control line 340 are brought into a conductive state, so that the j-th normal NMOS transistor is used as a current source.
  • the first NMOS transistor for the corresponding switch becomes non-conductive.
  • the second NMOS transistor becomes conductive (also referred to as OFF state).
  • the gate of the j-th spare NMOS transistor for the current source and the control line 340 become conductive, so the j-th spare NMOS transistor is used as the current source.
  • the first D flip-flop 331 is provided to control switch NMOS transistors 351 a and 351 b between the gates of the current source NMOS transistors 411 and 411 a and the control line 340 .
  • the Q terminal of the D flip-flop 331 is connected to the gate of the NMOS transistor 351b.
  • the QB terminal of D flip-flop 331 is connected to the gate of NMOS transistor 351a.
  • a second D flip-flop 332 is provided to control switch NMOS transistors 352 a and 352 b between the gates of the current source NMOS transistors 412 and 412 a and the control line 340 .
  • the Q terminal of the D flip-flop 332 is connected to the gate of the NMOS transistor 352b.
  • the QB terminal of D flip-flop 332 is connected to the gate of NMOS transistor 352a.
  • the Q terminal of the second D flip-flop 332 is connected to the D terminal of the adjacent first D flip-flop 331 .
  • the D flip-flops 331, 332, . . . function as a shift register by connecting the D flip-flops 331, 332, .
  • FIG. 17 is a timing chart showing the procedure for transferring error data to the D flip-flops forming the second switch group in FIG.
  • FIG. 17 shows the procedure for storing the error data EDATA indicating the error determination result shown in FIG. 15 in the D flip-flops 331, 332, .
  • FIG. 17 shows the case where the sequential circuit 330 is composed of eight D flip-flops.
  • error data EDATA is input to the D terminal of the eighth D flip-flop at eight falling edges of the clock signal ECLK from time t31 to time t38.
  • This error data EDATA is sequentially transferred in reverse order to the first D flip-flop 331 by eight falls of the clock signal ECLK3.
  • FIG. 17 shows the output signals EFF1 to EFF8 of the Q terminals of eight D flip-flops from the first D flip-flop 331 to the eighth D flip-flop.
  • the error determination result (“1”) of the third current source NMOS transistor is input to the D terminal of the eighth D flip-flop. be done.
  • This error determination result is transferred to the third D flip-flop by five transfer pulses (clock signal ECLK) from time t34 to time t38.
  • clock signal ECLK clock signal

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Abstract

半導体集積回路（１０）において、第１アナログ回路ブロック（１）は、第１ノード（６）と第３ノード（８）との間に印加される電圧によって動作する。複数の第１電流源（４０）の各々の第１端（４０ａ）が第３ノード（８）に接続され、各々の第２端（４０ｂ）が第１アナログ回路ブロック（１）に接続される。複数の第１電流源（４０）は、第１アナログ回路ブロック（１）に対するカレントソースまたはカレントシンクとして機能する。第１スイッチ群（２）は、複数の第１電流源（４０）と第１アナログ回路ブロック（１）との間に設けられ、テストモード時に複数の第１電流源（４０）の各々の第２端（４０ｂ）の電気的接続を第１アナログ回路ブロック（１）から第２ノード（７）に個別に切り替える。

Description

半導体集積回路および半導体装置
　本開示は、半導体集積回路および半導体装置に関する。
　半導体集積回路の市場不良が発生した場合に、どこに故障が生じたかを特定するのが困難であり、故障解析時間が膨大になることが少なくない。半導体集積回路が複雑かつ大規模化していくなかで、この問題は顕著になっている。
　特許文献１（特開２００７－１７８３４５号公報）は、アナログ回路を含む半導体集積回路において、より的確に不具合の発生箇所を特定するための技術を開示する。具体的にこの文献の半導体集積回路は、アナログ回路の機能ごとに設けられた回路ユニット単位で各回路ユニットへの電流供給をオン／オフする制御回路を備える。制御回路は、半導体集積回路全体の消費電流を外部から測定するテストモード時には、上記の回路ユニットよりもさらに細かな小ブロック単位で各小ブロックへの電流供給をオン／オフする。
　特許文献２（特開２００９－０８５８７７号公報）は、ＬＳＩ（Large　Scale　Integration）内の各ＣＰＵ（Central　Processing　Unit）ブロックの消費電流測定を外部接続された測定回路で可能にする技術を開示する。具体的に、消費電流測定時には、ＣＰＵは、レジスタにアクセスして、測定対象のＣＰＵブロックの電源入力端を電流測定専用電源端子に接続する制御内容をレジスタに設定する。測定対象のＣＰＵブロックに接続されているセレクタは、レジスタに設定された制御内容に従って、消費電流測定を行うＣＰＵブロックの電源ラインを通常の電源ラインから消費電流測定用の電源ラインに切り替える。
特開２００７－１７８３４５号公報 特開２００９－０８５８７７号公報
　アナログ回路では、電流源が多く使われ、電流源によって生成される電流が所望の値から外れるとアナログ回路の特性が劣化する可能性が高い。しかしながら、外部から個々の電流源によって生成される電流の値を測定することが難しいために、故障した電流源を特定することは困難である。上述した特許文献１，２に開示された技術によれば、回路ブロックごとの消費電流の異常は検知することはできるが、個々の電流源の生成電流が異常であるか否かを検出することはできない。
　本開示は上記の問題点を考慮してなされたものであり、その目的の一つは、各電流源の生成電流を個別に測定することが可能な半導体集積回路を提供することである。
　一実施形態の半導体集積回路は、第１ノードと、第２ノードと、第３ノードと、第１アナログ回路ブロックと、複数の第１電流源と、第１スイッチ群とを備える。第１アナログ回路ブロックは、第１ノードと第３ノードとの間に印加される電圧によって動作する。複数の第１電流源の各々の第１端が第３ノードに接続され、各々の第２端が第１アナログ回路ブロックに接続される。複数の第１電流源は、第１アナログ回路ブロックに対するカレントソースまたはカレントシンクとして機能する。第１スイッチ群は、複数の第１電流源と第１アナログ回路ブロックとの間に設けられ、テストモード時に複数の第１電流源の各々の第２端の電気的接続を第１アナログ回路ブロックから第２ノードに個別に切り替える。
　上記の半導体集積回路によれば、テストモード時に複数の第１電流源の各々の第２端の電気的接続を第１アナログ回路ブロックから第２ノードに個別に切り替えることにより、各電流源の生成電流を個別に測定できる。
実施の形態１の半導体集積回路の概略構成を示すブロック図である。 図１の半導体集積回路の具体的構成例を示す回路図である。 図２の順序回路の動作を示すタイミング図である。 図１の半導体集積回路の変形例の概略構成を示す図である。 図４の半導体集積回路の具体的構成例を示す回路図である。 実施の形態２の半導体集積回路の概略構成を示すブロック図である。 図６の半導体集積回路の具体的構成例を示す回路図である。 図７の順序回路の動作を示すタイミング図である。 実施の形態３の半導体集積回路の概略構成を示すブロック図である。 図９の半導体集積回路の具体的構成例を示す回路図である。 図１０の論理回路の動作を示すタイミング図である。 半導体集積回路の電源ノードに接続される電流測定回路の構成例を示す回路図である。 実施の形態４の半導体集積回路の構成例を示す回路図である。 実施の形態５の半導体装置において、半導体集積回路の電源ノードに接続される電流測定回路の構成例を示す回路図である。 図１４のエラーデータについて説明するための図である。 実施の形態５の半導体集積回路１０の構成例を示す回路図である。 図１６の第２のスイッチ群を構成するＤフリップフロップにエラーデータを転送する手順を示すタイミング図である。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。
　実施の形態１．
　［半導体集積回路の概略構成］
　図１は、実施の形態１の半導体集積回路の概略構成を示すブロック図である。図１を参照して、半導体集積回路１０は、アナログ回路ブロック１と、スイッチ群２と、電流源制御回路３と、電流源群４と、順序回路５と、電源ノード（node：節点）６，７と、グランドノード８とを備える。
　電源ノード６には電源電圧ＶＤＤ１が供給され、グランドノード８には基準電位ＧＮＤ１が与えられる。アナログ回路ブロック１は、電源ノード６とグランドノード８との間に印加された電源電圧ＶＤＤ１によって動作するアナログ回路である。
　電流源群４は、複数の電流源４０を含む。図１では、代表的に４つの電流源４０を示しているが、電流源４０の数は４に限定されない。複数の電流源４０の各々によって生成される電流の大きさは、電流源制御回路３から供給されるバイアス電圧Ｖｂ１によって制御される。複数の電流源４０の各々の第１端４０ａはグランドノード８に接続され、各々の第２端４０ｂはスイッチ群２を介してアナログ回路ブロック１に接続される。複数の電流源４０は、アナログ回路ブロック１に対するカレントシンクとして機能する。
　スイッチ群２は、多数のスイッチを備える。スイッチ群２は、通常モードにおいて、電流源群４を構成する各電流源４０の第２端４０ｂをアナログ回路ブロック１に電気的に接続する。スイッチ群２は、テストモードにおいて、電流源群４を構成する複数の電流源４０の各々の第２端４０ｂの電気的接続を、アナログ回路ブロック１から電源ノード７に個別に選択的に切り替える。これにより、半導体集積回路１０の外部から、電流源群４を構成する各電流源４０に流れる電流を、電源ノード７を介して個別に計測できる。
　具体的に図１の例では、スイッチ群２は、各電流源４０に対応して２個のスイッチ２０ａ，２０ｂを含む。各電流源４０の第２端４０ｂは、対応するスイッチ２０ａを介して電源ノード７に接続され、対応するスイッチ２０ｂを介してアナログ回路ブロック１に接続される。
　順序回路５は、制御信号に応答してスイッチ群２を制御する。本実施形態の場合、順序回路５は、クロック信号ＣＬＫに同期して動作する同期順序回路である。順序回路５は、テストモード時に制御信号（たとえば、テスト開始パルスＳＴＡＲＴ）に応答して、電流源群４を構成する複数の電流源４０の第２端４０ｂを、１つずつ順番に電源ノード７に電気的に接続する。これによって、半導体集積回路１０の外部から、電流源群４を構成する複数の電流源４０の各々に流れる電流を、電源ノード７を介して１つずつ順番に計測できる。
　［半導体集積回路１０の具体的構成例］
　図２は、図１の半導体集積回路の具体的構成例を示す回路図である。図２では、図１の電流源群４、電流源制御回路３、スイッチ群２、および順序回路５の具体的構成例が示されている。なお、図２では、アナログ回路ブロック１を、電流源用のＮＭＯＳトランジスタ４０１，４０２，４０３にそれぞれ対応付けて実回路１０１，１０２，１０３に分割して示している。
　図２に示すように、電流源群４は、複数の電流源４０として複数のＮＭＯＳ（Negative-channel　Metal　Oxide　Semiconductor）トランジスタ４０１，４０２，４０３を含む。ＮＭＯＳトランジスタ４０１～４０３の各々のソースは、電流源４０の第１端４０ａとしてグランドノード８に接続される。ＮＭＯＳトランジスタ４０１～４０３の各々は、ドレイン（電流源４０の第２端４０ｂに対応）を通して電流を吸収するカレントシンクとして機能する。図２では、代表的に３つの電流源用のＮＭＯＳトランジスタ４０１～４０３を示しているが、電源用のＮＭＯＳトランジスタ４０１～４０３の数は３に限定されない。
　上記のＭＯＳトランジスタに代えて、バイポーラトランジスタなど他の種類のトランジスタを用いても構わない。本開示の他の回路においても同様に、トランジスタの種類は特に限定されない。
　電流源制御回路３は、電源ノード６とグランドノード８との間に直列に接続された参照電流源３０１と、参照トランジスタとしてのＮＭＯＳトランジスタ３０２とを含む。ＮＭＯＳトランジスタ３０２のソースはグランドノード８に接続される。ＮＭＯＳトランジスタ３０２のドレインには参照電流源３０１から電流Ｉの入力を受ける。
　ＮＭＯＳトランジスタ３０２のゲートとドレインとは互いに接続される。すなわち、ＮＭＯＳトランジスタ３０２は、ダイオード接続されている。これによって、ＮＭＯＳトランジスタ３０２のゲート・ソース間には、参照電流源３０１の電流Ｉに応じた電圧が発生する。さらに、ＮＭＯＳトランジスタ３０２のゲートが、電流源群４を構成するＮＭＯＳトランジスタ４０１～４０３の各ゲートに接続されるとともに、ＮＭＯＳトランジスタ３０２のソースが、ＮＭＯＳトランジスタ４０１～４０３の各ソースに接続される。したがって、ＮＭＯＳトランジスタ４０１～４０３の各々のゲート・ソース間電圧は、ＮＭＯＳトランジスタ３０２のゲート・ソース間電圧に等しい。これによって、ＮＭＯＳトランジスタ３０２と、ＮＭＯＳトランジスタ４０１～４０３とはいわゆるカレントミラーを構成する。電流源制御回路３は、ＮＭＯＳトランジスタ４０１～４０３のゲートにバイアス電圧Ｖｂ１を供給する。
　スイッチ群２は、電流源群４を構成する複数のＮＭＯＳトランジスタ４０１～４０３にそれぞれ対応する複数組のスイッチ用のＮＭＯＳトランジスタ（２０１ａ，２０１ｂ）～（２０３ａ，２０３ｂ）を含む。たとえば、ＮＭＯＳトランジスタ２０１ａ，２０１ｂが、図１のスイッチ２０ａ，２０ｂにそれぞれ対応する。
　ＮＭＯＳトランジスタ２０１ａ，２０１ｂの各ソースは、対応するＮＭＯＳトランジスタ４０１のドレイン（すなわち、対応する電流源４０の第２端４０ｂ）に接続される。ＮＭＯＳトランジスタ２０１ａのドレインは、電源ノード７に接続される。ＮＭＯＳトランジスタ２０１ｂのドレインは、アナログ回路ブロック１を構成する実回路１０１に接続される。ＮＭＯＳトランジスタ２０１ａ，２０１ｂの各ゲートには、ＮＭＯＳトランジスタ２０１ａ，２０１ｂのオンオフを制御するためのゲート制御信号が順序回路５から入力される。ＮＭＯＳトランジスタ２０２ａ，２０２ｂおよびＮＭＯＳトランジスタ２０３ａ，２０３ｂについても同様である。
　順序回路５は、カスケード接続された複数のＤフリップフロップ５０１～５０３を含み、シフトレジスタと同様の回路構成を有する。Ｄフリップフロップ５０１～５０３は、電流源として用いられるＮＭＯＳトランジスタ４０１～４０３にそれぞれ対応している。Ｄフリップフロップ５０１～５０３の各々は、内部状態（すなわち、セット状態またはリセット状態）に応じて、対応する電流源用のＮＭＯＳトランジスタに接続されたスイッチ用のＮＭＯＳトランジスタ（２０１ａ，２０１ｂ）～（２０３ａ，２０３ｂ）を制御する。
　より具体的に説明すると、順序回路５には、第１番目から第Ｎ番目までのＮ個の電流源用のＮＭＯＳトランジスタにそれぞれ対応して第１番目から第Ｎ番目のＮ個のＤフリップフロップが設けられる。Ｎ個のＤフリップフロップは、カスケード接続されている。すなわち、第ｉ番目（１≦ｉ≦Ｎ－１）のＤフリップフロップの出力端子（Ｑ端子）は、第ｉ＋１番目のＤフリップフロップの入力端子（Ｄ端子）に接続される。Ｎ個の電流源用のＮＭＯＳトランジスタの各々のドレインには、スイッチ用の第１および第２のＮＭＯＳトランジスタのソースが接続されている。これにより、電流源用の各ＮＭＯＳトランジスタのドレインは、スイッチ用の第１のＮＭＯＳトランジスタを介して電源ノード７に接続されるとともに、スイッチ用の第２のＮＭＯＳトランジスタを介してアナログ回路ブロック１に接続される。Ｎ個のＤフリップフロップの各々のＱ端子は、対応する電流源用のＮＭＯＳトランジスタに接続されているスイッチ用の第１のＮＭＯＳトランジスタのゲートに接続される。Ｎ個のＤフリップフロップの各々の反転出力端子（ＱＢ端子）は、対応する電流源用のＮＭＯＳトランジスタに接続されているスイッチ用の第２のＮＭＯＳトランジスタのゲートに接続される。
　上記の構成の順序回路５において、第１番目のＤフリップフロップのＤ端子にテスト開始パルスＳＴＲＡＴが入力されると、第１番目のＤフリップフロップがセット状態になる。その後、クロック信号に同期して、テスト開始パルスＳＴＲＡＴは、第１番目のＤフリップフロップから第Ｎ番目までのＤフリップまで順次転送される。すなわち、Ｎ個のＤフリップフロップは、順番に１つずつリセット状態からセット状態になり、リセット状態に戻る。第ｊ番目（１≦ｊ≦Ｎ）のＤフリップフロップがセット状態のとき、対応する第ｊ番目の電流源用のＮＭＯＳトランジスタに接続されているスイッチ用の第１のＮＭＯＳトランジスタが導通状態（オン状態とも称する）になり、第２のＮＭＯＳトランジスタが非導通状態（オフ状態とも称する）になる。これにより、第ｊ番目の電流源用のＮＭＯＳトランジスタのソースと電源ノード７との間が導通状態になるので、第ｊ番目の電流源用のＮＭＯＳトランジスタに流れる電流を、電源ノード７を介して半導体集積回路１０の外部から測定できる。
　［順序回路の動作］
　図３は、図２の順序回路の動作を示すタイミング図である。以下、図２および図３を参照して、順序回路５の動作について説明する。以下の説明において、Ｄフリップフロップ５０１～５０３の各々は、クロック信号ＣＬＫの立ち下がりエッジにおいて、Ｄ端子の状態をＱ端子に転送するものとする。
　図３の時刻ｔ１から時刻ｔ３までの間で、Ｄフリップフロップ５０１のＤ端子にテスト開始パルスＳＴＲＡＴが入力される。テスト開始パルスＳＴＲＡＴは、クロック信号ＣＬＫの立ち下がりエッジを１つ含むタイミングで入力される。
　クロック信号ＣＬＫが立ち下がる時刻ｔ２において、Ｄフリップフロップ５０１のＤ端子の入力がハイ（High）レベルであるので、Ｄフリップフロップ５０１はセット状態に切り替わる。これにより、Ｄフリップフロップ５０１のＱ端子の出力信号ＦＦ１ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５０１のＱＢ端子の出力信号ＦＦ１ＯＵＴＢはロウ（Low）レベルに切り替わる。ＱＢ端子の出力は、Ｑ端子の反転出力である。この結果、ＮＭＯＳトランジスタ４０１のドレインは、導通状態のＮＭＯＳトランジスタ２０１ａを介して電源ノード７に電気的に接続される。
　次にクロック信号ＣＬＫが立ち下がる時刻ｔ４において、Ｄフリップフロップ５０２のＤ端子の入力がハイレベルであるので、Ｄフリップフロップ５０２の内部状態はセット状態に切り替わる。これにより、Ｄフリップフロップ５０２のＱ端子の出力信号ＦＦ２ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５０２のＱＢ端子の出力信号ＦＦ２ＯＵＴＢはロウレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４０２のドレインは、導通状態のＮＭＯＳトランジスタ２０２ａを介して電源ノード７に電気的に接続される。
　一方、時刻ｔ４において、Ｄフリップフロップ５０１のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５０１の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５０１のＱ端子の出力信号ＦＦ１ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５０１のＱＢ端子の出力信号ＦＦ１ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４０１のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１に切り替わる。
　次にクロック信号ＣＬＫが再び立ち下がる時刻ｔ５において、Ｄフリップフロップ５０３のＤ端子の入力がハイレベルであるので、Ｄフリップフロップ５０３の内部状態はセット状態に切り替わる。これにより、Ｄフリップフロップ５０３のＱ端子の出力信号ＦＦ３ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５０３のＱＢ端子の出力信号ＦＦ３ＯＵＴＢはロウレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４０３のドレインは、導通状態のＮＭＯＳトランジスタ２０３ａを介して電源ノード７に電気的に接続される。
　一方、時刻ｔ５において、Ｄフリップフロップ５０２のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５０２の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５０２のＱ端子の出力信号ＦＦ２ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５０２のＱＢ端子の出力信号ＦＦ２ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４０２のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１に切り替わる。
　その次にクロック信号ＣＬＫが再び立ち下がる時刻ｔ６において、Ｄフリップフロップ５０３のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５０３の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５０３のＱ端子の出力信号ＦＦ３ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５０３のＱＢ端子の出力信号ＦＦ３ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４０３のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１に切り替わる。
　このように、Ｄフリップフロップ５０１～５０３は、順番に１つずつハイレベルに切り替わる。これにより、電流源用のＮＭＯＳトランジスタ４０１～４０３のドレイン（すなわち、複数の電流源４０の第２端４０ｂ）の電気的接続は、順番に１つずつ、アナログ回路ブロック１から電源ノード７に切り替わり、その後再びアナログ回路ブロック１に切り替わる。これにより、ＮＭＯＳトランジスタ４０１～４０３の各々に流れる電流を、半導体集積回路１０の外部から電源ノード７を介して１つずつ順番に計測できる。
　電流測定のタイミングとしては、電流信号の静定時間を考慮して、たとえばクロック信号ＣＬＫの立ち上がりエッジのタイミングで測定することが考えられる。さらに、ノイズによる誤差を小さくするために、クロック信号ＣＬＫがハイレベルの期間の電流信号の平均値を算出してもよい。
　上記の順序回路５の構成によれば、個々の電流源４０の生成電流の大きさを、複雑な制御をすることなく順次行うことができる。また、クロック信号ＣＬＫの周波数を上げることにより、より高速に測定できる。この場合、静定時間とノイズによる誤差とを考慮して、必要な測定精度が得られるようにクロック信号ＣＬＫの周波数を決定する必要がある。
　［実施の形態１の変形例］
　図１および図２では、電流源４０がカレントシンクの場合について説明した。電流源がカレントソースの場合にも同様に、電流源の電気的接続をアナログ回路ブロックからグランドノードに切り替えることによって、各電流源４０の出力電流を半導体集積回路１０Ａの外部から個別に測定できる。以下、図１および図２の半導体集積回路１０と異なる点を主として説明し、図１および図２と共通する部分については説明を繰り返さない場合がある。
　図４は、図１の半導体集積回路の変形例の概略構成を示す図である。図４の半導体集積回路１０Ａは、図１の半導体集積回路１０と同様に、アナログ回路ブロック１と、スイッチ群２と、電流源制御回路３と、電流源群４と、順序回路５と、電源ノード６と、グランドノード８，９とを備える。アナログ回路ブロック１は、電源ノード６とグランドノード８との間に印加された電源電圧ＶＤＤ１によって動作するアナログ回路である。
　電流源群４は、複数の電流源４０を含む。複数の電流源４０は、電流源制御回路３から供給されるバイアス電圧Ｖｂ１によって制御される。電流源４０の各々の第１端４０ａは電源ノード６に接続され、各々の第２端４０ｂはスイッチ群２を介してアナログ回路ブロック１に接続される。複数の電流源４０は、アナログ回路ブロック１に対するカレントソースとして機能する。
　スイッチ群２は、多数のスイッチを備える。スイッチ群２は、通常モードにおいて、電流源群４を構成する複数の電流源４０の各々の第２端４０ｂをアナログ回路ブロック１に接続する。スイッチ群２は、テストモードにおいて、電流源群４を構成する複数の電流源４０の各々の第２端４０ｂの電気的接続を、アナログ回路ブロック１からグランドノード９に個別に切り替える。これにより、グランドノード９を通して半導体集積回路１０Ａの外部から、電流源群４を構成する各電流源４０に流れる電流を個別に計測できる。
　順序回路５は、制御信号に応答してスイッチ群２を制御する。本変形例の場合、順序回路５は、クロック信号ＣＬＫに同期して動作する同期順序回路である。順序回路５は、テストモード時に制御信号（たとえば、テスト開始パルスＳＴＡＲＴ）に応答して、電流源群４を構成する複数の電流源４０の第２端４０ｂを、１つずつ順番にグランドノード９に電気的に接続する。これによって、半導体集積回路１０の外部から、電流源群４を構成する複数の電流源４０に流れる電流を、グランドノード９を介して１つずつ順番に計測できる。
　図５は、図４の半導体集積回路の具体的構成例を示す回路図である。図５の回路図は、図２の回路図に対応するものであり、図２のＮＭＯＳトランジスタがＰＭＯＳ（Positive　Metal　Oxide　Semiconductor）トランジスタに置き換わっている。
　図５に示すように、電流源群４は、複数のＰＭＯＳトランジスタ４０１ｂ，４０２ｂ，４０３ｂを含む。ＰＭＯＳトランジスタ４０１ｂ～４０３ｂの各々のソースは、電源ノード６に接続される。ＰＭＯＳトランジスタ４０１ｂ～４０３ｂの各々は、ドレインから電流を供給するカレントソースとして機能する。
　電流源制御回路３は、電源ノード６とグランドノード８との間に直列に接続された参照トランジスタとしてのＰＭＯＳトランジスタ３０２ｂと、参照電流源３０１ｂとを含む。ＰＭＯＳトランジスタ３０２ｂのソースは、電源ノード６に接続される。ＰＭＯＳトランジスタ３０２ｂのドレインから参照電流源３０１ｂに電流Ｉが流れる。
　ＰＭＯＳトランジスタ３０２ｂは、ゲートとドレインとが接続された、いわゆるダイオード接続されたトランジスタである。ＰＭＯＳトランジスタ３０２ｂのゲートが電流源群４を構成するＰＭＯＳトランジスタ４０１ｂ～４０３ｂのゲートに接続されることにより、これらのＰＭＯＳトランジスタはカレントミラーを構成する。ＰＭＯＳトランジスタ３０２ｂは、ＰＭＯＳトランジスタ４０１ｂ～４０３ｂのゲートにバイアス電圧Ｖｂ１を供給する。
　スイッチ群２は、電流源群４を構成する複数のＰＭＯＳトランジスタ４０１ｂ～４０３ｂにそれぞれ対応する複数組のスイッチ用のＰＭＯＳトランジスタ（２０１ｃ，２０１ｄ）～（２０３ｃ，２０３ｂ）を含む。
　ＰＭＯＳトランジスタ２０１ｃ，２０１ｄの各ソースは、対応するＰＭＯＳトランジスタ４０１ｂのドレイン（すなわち、対応する電流源４０の第２端４０ｂ）に接続される。ＰＭＯＳトランジスタ２０１ｃのドレインは、グランドノード９に接続される。ＰＭＯＳトランジスタ２０１ｄのドレインは、アナログ回路ブロック１を構成する実回路１０１に接続される。ＰＭＯＳトランジスタ２０１ｃ，２０１ｄの各ゲートには、ＰＭＯＳトランジスタ２０１ｃ，２０１ｄのオンオフを制御するためのゲート制御信号が順序回路５から入力される。ＰＭＯＳトランジスタ２０２ｃ，２０２ｄおよびＰＭＯＳトランジスタ２０３ｃ，２０３ｄについても同様である。
　順序回路５は、図２の場合と同様に、ＰＭＯＳトランジスタ４０１ｂ～４０３ｂにそれそれぞれ対応するカスケード接続されたＤフリップフロップ５０１～５０３を含む。図５の場合、Ｄフリップフロップ５０１のＱ端子は、ＰＭＯＳトランジスタ２０１ｄのゲートに接続され、Ｄフリップフロップ５０１のＱＢ端子は、ＰＭＯＳトランジスタ２０１ｃのゲートに接続される。他のＤフリップフロップ５０２，５０２についても同様である。
　順序回路５は、テスト開始パルスＳＴＲＡＴおよびクロック信号ＣＬＫに基づいて図３の場合と同様に動作する。これにより、電流源用のＰＭＯＳトランジスタ４０１ｂ～４０３ｂのドレイン（すなわち、複数の電流源４０の第２端４０ｂ）の電気的接続は、順番に１つずつ、アナログ回路ブロック１からグランドノード９に切り替わり、その後再びアナログ回路ブロック１に切り替わる。
　［実施の形態１の効果］
　上記のとおり、実施の形態１の半導体集積回路１０は、第１アナログ回路ブロック１と、第１アナログ回路ブロック１に対するカレントシンクとして機能する複数の電流源４０と、第１スイッチ群２と、第１ノード（電源ノード６）と、第２ノード（電源ノード７）と、第３ノード（グランドノード８）とを備える。第１アナログ回路ブロック１は、第１ノード（電源ノード６）と第３ノード（グランドノード８）との間に印加される電圧ＶＤＤ１によって動作する。複数の第１電流源４０の各々の第１端４０ａが第３ノード（グランドノード８）に接続され、各々の第２端４０ｂが第１スイッチ群２を介して第１アナログ回路ブロック１に接続される。第１スイッチ群２は、複数の第１電流源４０と第１アナログ回路ブロック１との間に設けられ、テストモード時に複数の第１電流源４０の各々の第２端４０ｂの電気的接続を第１アナログ回路ブロック１から第２ノード（電源ノード７）に個別に切り替える。上記の構成によれば、テストモード時に複数の第１電流源４０の各々に流れる電流を、半導体集積回路１０の外部から第２ノード（電源ノード７）を介して個別に測定できる。
　もしくは、実施の形態１の変形例の半導体集積回路１０Ａは、第１アナログ回路ブロック１と、第１アナログ回路ブロック１に対するカレントソースとして機能する複数の電流源４０と、第１スイッチ群２と、第１ノード（グランドノード８）と、第２ノード（グランドノード９）と、第３ノード（電源ノード６）とを備える。第１アナログ回路ブロック１は、第１ノード（グランドノード８）と第３ノード（電源ノード６）との間に印加される電圧ＶＤＤ１によって動作する。複数の第１電流源４０の各々の第１端４０ａが第３ノード（電源ノード６）に接続され、各々の第２端４０ｂが第１スイッチ群２を介して第１アナログ回路ブロック１に接続される。第１スイッチ群２は、複数の第１電流源４０と第１アナログ回路ブロック１との間に設けられ、テストモード時に複数の第１電流源４０の各々の第２端４０ｂの電気的接続を第１アナログ回路ブロック１から第２ノード（グランドノード９）に個別に切り替える。上記の構成によれば、テストモード時に複数の第１電流源４０の各々に流れる電流を、半導体集積回路１０の外部から第２ノード（グランドノード９）を介して個別に測定できる。
　もしくは、上記の半導体集積回路１０の構成と変形例の半導体集積回路１０Ａとを組み合わせた構成としてもよい。テストモード時に、カレントシンクとして機能する各電流源４０の電流は、アナログ回路ブロック１用の電源ノード６と異なる電源ノード７を介して半導体集積回路（１０，１０Ａ）の外部から測定することができる。また、カレントソースとして機能する各電流源４０の電流は、アナログ回路ブロック１用のグランドノード８と異なるグランドノード９を介して半導体集積回路１０の外部から個別に測定できる。
　実施の形態１の半導体集積回路１０，１０Ａは、さらに、上記の第１スイッチ群２を制御する順序回路５を含む。順序回路５は、電流源群４を構成する複数の電流源４０にそれぞれ対応するカスケード接続された複数のＤフリップフロップ５０１～５０３を含む。各Ｄフリップフロップは、セット状態のときに、対応する電流源４０を第２ノード（電源ノード７／グランドノード９）に電気的に接続するようにスイッチ群２を制御する。上記構成の順序回路５によれば、簡単な制御で高速に各電流源４０の生成電流値を測定できる。
　実施の形態２．
　実施の形態２では、半導体集積回路１０Ｂが２つのアナログ回路ブロック１１０，１２０を含み、これらのアナログ回路ブロック１１０，１２０の電源電圧が異なる場合について説明する。この場合、一方のアナログ回路ブロック１１０用の電源ノード６と、他方のアナログ回路ブロック１２０の電源ノード７とは異なるので、一方のアナログ回路ブロック１１０用の電流源４０の測定を行う場合には、他方のアナログ回路ブロック１２０用の電源ノード７を使用できる。
　具体的に、カレントシンクとして機能する電流源４０の第１端４０ａはグランドノード８に接続され、第２端４０ｂはアナログ回路ブロック１１０に接続される。したがって、電流源４０の第２端４０ｂの電気的接続を、アナログ回路ブロック１１０から他方のアナログ回路ブロック１２０用の電源ノード７に切り替えることによって、各電流源４０に流れる電流を個別に測定できる。
　また、一方のアナログ回路ブロック１１０のグランドノード８と、他方のアナログ回路ブロック１２０のグランドノード９とが異なる場合には、カレントソースとして機能する電流源４０に流れる電流を個別に測定できる。具体的に、カレントソースとして機能する電流源４０の第１端４０ａは電源ノード６に接続され、第２端４０ｂはアナログ回路ブロック１１０に接続される。したがって、電流源４０の第２端４０ｂの電気的接続を、アナログ回路ブロック１１０から他方のアナログ回路ブロック１２０用のグランドノード９に切り替えることによって、各電流源４０に流れる電流を個別に測定できる。
　以下では、図１および図２を参照して説明したように各電流源４０がカレントシンクの場合について説明する。図４および図５を参照して説明した各電流源４０がカレントソースの場合についても同様の方法で各電流源４０を流れる電流を測定できる。なお、以下において、実施の形態１の図１および図２に対応する部分については説明を繰り返さない場合がある。
　［半導体集積回路の概略構成］
　図６は、実施の形態２の半導体集積回路の概略構成を示すブロック図である。図６を参照して、半導体集積回路１０Ｂは、アナログ回路ブロック（Ａ，Ｂ）１１０，１２０と、スイッチ群２１０，２２０と、電流源制御回路３１０，３２０と、電流源群４１０，４２０と、順序回路５１０，５２０と、電源ノード６，７と、グランドノード８，９と，テストモードスイッチ９１０，９２０とを備える。
　電源ノード６には電源電圧ＶＤＤ１が供給され、電源ノード７には電源電圧ＶＤＤ２が供給される。グランドノード８には基準電位ＧＮＤ１が与えられ、グランドノード９には基準電位ＧＮＤ２が与えられる。アナログ回路ブロック１１０は、電源ノード６とグランドノード８との間に印加された電源電圧ＶＤＤ１によって動作する。アナログ回路ブロック１２０は、電源ノード７とグランドノード９との間に印加された電源電圧ＶＤＤ２によって動作する。グランドノード８とグランドノード９とは共通であってもよい。
　アナログ回路ブロック１１０、スイッチ群２１０、電流源制御回路３１０、電流源群４１０、および順序回路５１０は、図１のアナログ回路ブロック１、スイッチ群２、電流源制御回路３、電流源群４、および順序回路５にそれぞれ対応する。
　これらの回路の場合、スイッチ群２１０と電源ノード７との間にテストモードスイッチ９１０が設けられる。通常モードの場合、電流源群４１０を構成する各電流源４０の第２端４０ｂはスイッチ群２１０を介してアナログ回路ブロック１１０に電気的に接続される。電流源群４１０の各電流源４０の電流測定を行うテストモードの場合、電流源群４１０を構成する各電流源４０の第２端４０ｂは、スイッチ群２１０およびテストモードスイッチ９１０を介して電源ノード７に個別に電気的に接続される。
　テストモードスイッチ９１０は、電流源群４１０のテストモード時に導通状態（オン状態）に制御され、通常モード時に非導通状態（オフ状態）に制御される。このように、スイッチ群２１０よりも電源ノード７の近くにテストモードスイッチ９１０を設けることによって、通常モード時に不要なノイズがアナログ回路ブロック１２０に回り込むのを防ぐことができる。
　順序回路５１０は、電流源群４１０のテストモード時に、制御信号（クロック信号ＣＬＫ、テスト開始パルスＳＴＲＡＴ）に基づいて、電流源群４１０を構成する複数の電流源４０の第２端４０ｂを、１つずつ順番に電源ノード７に電気的に接続する。これによって、電流源群４１０のテストモード時に電流源群４１０を構成する各電流源４０に流れる電流を個別に測定できる。
　アナログ回路ブロック１２０、スイッチ群２２０、電流源制御回路３２０、電流源群４２０、および順序回路５２０も、図１のアナログ回路ブロック１、スイッチ群２、電流源制御回路３、電流源群４、および順序回路５にそれぞれ対応する。図５のこれらの回路は、前述の電源ノード６およびグランドノード８に代えて電源ノード７およびグランドノード９に接続される。スイッチ群２２０は、各電流源４１に対応して、２個のスイッチ２１ａ，２１ｂを含む。各電流源４１の第２端４１ｂは、対応するスイッチ２１ａを介して電源ノード７に接続され、対応するスイッチ２１ｂを介してアナログ回路ブロック１に接続される。
　スイッチ群２２０と電源ノード６との間にテストモードスイッチ９２０が設けられる。テストモードスイッチ９２０は、テストモードスイッチ９１０の場合と同様に、電流源群４２０の各電流源４１の電流測定を行うテストモード時に導通状態（オン状態）に制御され、通常モード時に非導通状態（オフ状態）に制御される。通常モードの場合、電流源群４２０を構成する各電流源４１の第２端４１ｂはスイッチ群２２０を介してアナログ回路ブロック１２０に電気的に接続される。電流源群４２０の各電流源４１の電流測定を行うテストモードの場合、電流源群４２０を構成する各電流源４１の第２端４１ｂは、スイッチ群２２０およびテストモードスイッチ９２０を介して電源ノード６に個別に電気的に接続される。
　順序回路５２０は、電流源群４２０のテストモード時に、制御信号（クロック信号ＣＬＫ２、テスト開始パルスＳＴＲＡＴ２）に基づいて、電流源群４２０を構成する複数の電流源４１の第２端４１ｂを、１つずつ順番に電源ノード７に接続する。これによって、テストモード時に電流源群４２０を構成する各電流源４１に流れる電流を個別に測定できる。
　図６の半導体集積回路１０Ｂは、さらに、電流源制御回路３１０，３２０にそれぞれ電流制御信号ＩＯＮ＿Ａ，ＩＯＮ＿Ｂが入力される点で、図１の半導体集積回路１０と異なる。電流源制御回路３１０は、電流源群４２０の各電流源４１の電流測定を行うテストモード時に、電流制御信号ＩＯＮ＿Ａに応答して、電流源群４１０を構成する各電流源４０に流れる電流をゼロにするか、または減少させる。これにより、電流源群４１０が、各電流源４１の電流測定に影響するのを抑制できる。同様に、電流源制御回路３２０は、電流源群４１０の各電流源４０の電流測定を行うテストモード時に、電流制御信号ＩＯＮ＿Ｂに応答して、電流源群４２０を構成する各電流源４１に流れる電流をゼロにするか、または減少させる。これにより、電流源群４２０が、各電流源４０の電流測定に対する影響を抑制できる。
　［半導体集積回路の具体的構成例］
　図７は、図６の半導体集積回路の具体的構成例を示す回路図である。図７では、図６の電流源群４１０、電流源制御回路３１０、スイッチ群２１０、アナログ回路ブロック１１０、順序回路５１０、およびテストモードスイッチ９１０の具体的な構成例が示されている。また、図６の電流源群４２０、電流源制御回路３２０、およびテストモードスイッチ９２０の具体的構成例が簡略的に示されている。
　図７の回路図において、アナログ回路ブロック１１０、電流源群４１０、スイッチ群２１０、および順序回路５１０の構成は、それぞれ図２のアナログ回路ブロック１、電流源群４、スイッチ群２、および順序回路５の構成と同じである。具体的に、アナログ回路ブロック１１０を構成する実回路１１１～１１３は、図２の実回路１０１～１０３にそれぞれ対応する。電流源群４１０を構成するＮＭＯＳトランジスタ４１１～４１３は、図２のＮＭＯＳトランジスタ４０１～４０３に対応する。スイッチ群２１０を構成するＮＭＯＳトランジスタ２１１ａ，２１１ｂ～２１３ａ，２１３ｂは、図２のＮＭＯＳトランジスタ２０１ａ，２０１ｂ～２０３ａ，２０３ｂにそれぞれ対応する。順序回路５１０を構成するＤフリップフロップ５１１～５１３は、図２のＤフリップフロップ５０１～５０３にそれぞれ対応する。したがって、これらの素子の接続については説明を繰り返さない。
　電流源制御回路３１０は、ＮＭＯＳトランジスタ３１２，３１６と、ＰＭＯＳトランジスタ３１５と、定電圧源３１７とを含む。ＰＭＯＳトランジスタ３１５、ＮＭＯＳトランジスタ３１６、およびＮＭＯＳトランジスタ３１２は、この順番で電源ノード６とグランドノード８との間に直列に接続される。
　定電圧源３１７は、たとえば、バンドギャップ参照電圧発生回路であり、温度依存性が小さくなるように調整されている。定電圧源３１７は、ＰＭＯＳトランジスタ３１５のソースとゲートとの間に接続される。定電圧源３１７とＰＭＯＳトランジスタ３１５とによって、参照電流源３１１が構成される。
　ＮＭＯＳトランジスタ３１２は、ゲートとドレインとが接続されたいわゆるダイオード接続されたトランジスタである。ＮＭＯＳトランジスタ３１２のゲートは、電流源群４１０を構成するＮＭＯＳトランジスタ４１１～４１３の各ゲートに接続される。これにより、ＮＭＯＳトランジスタ３１２，４１１～４１３は、カレントミラーを構成する。
　ＮＭＯＳトランジスタ３１６のゲートには、電流制御信号ＩＯＮ＿Ａが入力される。通常モードでは、電流制御信号ＩＯＮ＿Ａがハイレベルに制御されることにより、ＮＭＯＳトランジスタ３１６は導通状態になる。電流源群４２０のテストモード時には、電流制御信号ＩＯＮ＿Ａがロウレベルに制御されることにより、ＮＭＯＳトランジスタ３１６は非導通状態になる。これにより、電流源群４２０の各電流源４１の電流測定に対する影響を抑制する。
　ＰＭＯＳトランジスタ９１１は、図６のテストモードスイッチ９１０として設けられる。ＰＭＯＳトランジスタ９１１のソースは電源ノード７に接続される。ＰＭＯＳトランジスタ９１１のドレインは、スイッチ群２１０を構成するＰＭＯＳトランジスタ２１１ａ，２１２ａ，２１３ａのドレインに接続される。ＰＭＯＳトランジスタ９１１のゲートに供給される制御信号ＴＳＷＢは、通常モード時にハイレベルに制御され、電流源群４１０のテストモード時にロウレベルに制御される。これにより、ＰＭＯＳトランジスタ９１１は、通常モード時に非導通状態になり、電流源群４１０のテストモード時に導通状態になる。
　図６の電流源群４２０、電流源制御回路３２０、およびテストモードスイッチ９２０の具体的構成は、電流源群４１０、電流源制御回路３２０、およびテストモードスイッチ９１０の具体的構成と同様である。図７において、電流源群４２０を構成するＮＭＯＳトランジスタ４２１は、ＮＭＯＳトランジスタ４１１に対応する。電流源制御回路３２０を構成するＮＭＯＳトランジスタ３２２，３２６、ＰＭＯＳトランジスタ３２５、および定電圧源３２７は、ＮＭＯＳトランジスタ３１２，３１６、ＰＭＯＳトランジスタ３１５、および定電圧源３１７にそれぞれ対応する。したがって、これらの要素について説明を繰り返さない。
　ＰＭＯＳトランジスタ９２１は、図６のテストモードスイッチ９２０として設けられる。ＰＭＯＳトランジスタ９２１のソースは電源ノード６に接続される。ＰＭＯＳトランジスタ９２１のドレインは、スイッチ群２２０に接続される。ＰＭＯＳトランジスタ９２１のゲートに供給される制御信号ＴＳＷＡは、通常モード時にハイレベルに制御され、電流源群４２０のテストモード時にロウレベルに制御される。これにより、ＰＭＯＳトランジスタ９２１は、通常モード時に非導通状態になり、電流源群４２０のテストモード時に導通状態になる。
　［順序回路の動作］
　図８は、図７の順序回路の動作を示すタイミング図である。図８では、図７の電流源群４１０を構成する電流源用のＮＭＯＳトランジスタ４１１～４１３を流れる電流を測定する場合において、順序回路５１０の動作が示されている。以下の説明において、Ｄフリップフロップ５１１～５１３の各々は、クロック信号ＣＬＫの立ち下がりにおいて、その内部状態が変化する。
　図８を参照して、電流源群４１０の電流測定時には、制御信号ＴＳＷＡおよび電流制御信号ＩＯＮ＿Ａはハイレベルに固定される。したがって、ＰＭＯＳトランジスタ９２１は非導通状態に制御され、ＮＭＯＳトランジスタ３１６は導通状態に制御される。
　時刻ｔ１から時刻ｔ３までの間で、Ｄフリップフロップ５１１のＤ端子にテスト開始パルスＳＴＲＡＴが入力される。
　時刻ｔ１と時刻ｔ３との間の時刻ｔ２において、制御信号ＴＳＷＢおよび電流制御信号ＩＯＮ＿Ｂがロウレベルに切り替えられる。これにより、スイッチ群２１０と電源ノード７との間のＰＭＯＳトランジスタ９１１が導通状態に制御される。さらに、ＮＭＯＳトランジスタ３２６が非導通状態に制御されることにより、電流源群４２０を構成する各電流源用のＮＭＯＳトランジスタ（４２１など）に流れる電流がゼロになる。
　時刻ｔ２において、さらにクロック信号ＣＬＫが立ち下がる。この時点で、Ｄフリップフロップ５１１のＤ端子の入力がハイレベルであるので、Ｄフリップフロップ５１１はセット状態に切り替わる。これにより、Ｄフリップフロップ５１１のＱ端子の出力信号ＦＦ１ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５１１のＱＢ端子の出力信号ＦＦ１ＯＵＴＢはロウレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１１のドレインは電源ノード７に電気的に接続される。
　次にクロック信号ＣＬＫが立ち下がる時刻ｔ４において、Ｄフリップフロップ５１２のＤ端子の入力がハイレベルであるので、Ｄフリップフロップ５１２の内部状態はセット状態に切り替わる。これにより、Ｄフリップフロップ５１２のＱ端子の出力信号ＦＦ２ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５１２のＱＢ端子の出力信号ＦＦ２ＯＵＴＢはロウレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１２のドレインは電源ノード７に電気的に接続される。
　一方、時刻ｔ４において、Ｄフリップフロップ５１１のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５１１の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５１１のＱ端子の出力信号ＦＦ１ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５１１のＱＢ端子の出力信号ＦＦ１ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１１のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１１０に切り替わる。
　次にクロック信号ＣＬＫが立ち下がる時刻ｔ５において、Ｄフリップフロップ５１３のＤ端子の入力がハイレベルであるので、Ｄフリップフロップ５１３の内部状態はセット状態に切り替わる。これにより、Ｄフリップフロップ５１３のＱ端子の出力信号ＦＦ３ＯＵＴはハイレベルに切り替わり、Ｄフリップフロップ５１３のＱＢ端子の出力信号ＦＦ３ＯＵＴＢはロウレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１３のドレインは電源ノード７に電気的に接続される。
　一方、時刻ｔ５において、Ｄフリップフロップ５１２のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５１２の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５１２のＱ端子の出力信号ＦＦ２ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５１２のＱＢ端子の出力信号ＦＦ２ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１２のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１１０に切り替わる。
　その次にクロック信号ＣＬＫが立ち下がる時刻ｔ８において、Ｄフリップフロップ５１３のＤ端子の入力は既にロウレベルに戻っているので、Ｄフリップフロップ５１３の内部状態はリセット状態に切り替わる。これにより、Ｄフリップフロップ５１３のＱ端子の出力信号ＦＦ３ＯＵＴはロウレベルに切り替わり、Ｄフリップフロップ５１３のＱＢ端子の出力信号ＦＦ３ＯＵＴＢはハイレベルに切り替わる。この結果、ＮＭＯＳトランジスタ４１３のドレインの電気的接続は、電源ノード７からアナログ回路ブロック１１０に切り替わる。
　このように、Ｄフリップフロップ５１１～５１３は、順番に１つずつハイレベルに切り替わる。これにより、電流源用のＮＭＯＳトランジスタ４１１～４１３のドレイン（すなわち、複数の電流源４０の第２端４０ｂ）の接続は、順番に１つずつ、アナログ回路ブロック１１０から電源ノード７に切り替わり、その後再びアナログ回路ブロック１１０に切り替わる。これにより、ＮＭＯＳトランジスタ４１１～４１３の各々に流れる電流を、１つずつ順番に計測できる。
　［実施の形態２の効果］
　このように複数のアナログ回路ブロック１１０，１２０用に複数の電源ノード６，７を有する半導体集積回路１０Ｂにおいては、あるアナログ回路ブロック１１０用の電流源４０の電流を測定する際に、他のアナログ回路ブロック１２０用の電流源４１をゼロにする。これにより、他のアナログ回路ブロック１２０用の電源ノード７を電流源４０用の電流測定端子として用いることができるので、新たに電流測定用の外部接続端子を設けなくてもよいというメリットがある。
　なお、他のアナログ回路ブロック１２０用の電流源４１をゼロにしなくても、測定対象の電流源４０用の測定電流よりも小さい電流にしてもよい。この場合、電流源４１によるオフセット分を考慮すれば、電流の測定精度の減少を抑制できる。
　実施の形態３．
　実施の形態３では、半導体集積回路１０Ｃがアナログ回路ブロック１１０とデジタル回路ブロック１３０とを含む場合、すなわち、デジタル回路とアナログ回路とが混載したミックスドシグナル回路の場合について説明する。この場合、デジタルノイズの回避および動作電源電圧の違いのため、アナログ回路ブロック１１０用の電源ノード６と、デジタル回路ブロック１３０用の電源ノード７とは分かれている。この場合、アナログ回路ブロック１１０用の電流源４０の電流測定の際には、デジタル回路ブロック１３０用の電源ノード７を電流測定端子として用いることができる。
　具体的に、カレントシンクとして機能する電流源４０の第１端４０ａはグランドノード８に接続され、第２端４０ｂはアナログ回路ブロック１１０に接続される。したがって、電流源４０の第２端４０ｂの電気的接続を、アナログ回路ブロック１１０からデジタル回路ブロック１３０用の電源ノード７に切り替えることによって、各電流源４０に流れる電流を個別に測定できる。
　一方、アナログ回路ブロック１１０用のグランドノード８と、デジタル回路ブロック１３０用のグランドノード９とが分かれている場合には、カレントソースとして機能する電流源４０の生成電流を測定できる。具体的に、カレントソースとして機能する電流源４０の第１端４０ａは電源ノード６に接続され、第２端４０ｂはアナログ回路ブロック１１０に接続される。したがって、電流源４０の第２端４０ｂの電気的接続を、アナログ回路ブロック１１０からデジタル回路ブロック１３０用のグランドノード９に切り替えることによって、各電流源４０に流れる電流を個別に測定できる。
　以下では、図１および図２を参照して説明したように各電流源４０がカレントシンクの場合について説明する。図４および図５を参照して説明した各電流源４０がカレントソースの場合についても同様の方法で各電流源４０を流れる電流を測定できる。なお、以下において、実施の形態１の図１および図２ならびに実施の形態２の図６および図７に対応する部分については説明を繰り返さない場合がある。
　［半導体集積回路の概略構成］
　図９は、実施の形態３の半導体集積回路の概略構成を示すブロック図である。図９を参照して、半導体集積回路１０Ｃは、アナログ回路ブロック１１０と、デジタル回路ブロック１３０と、スイッチ群２１０と、電流源制御回路３１０と、電流源群４１０と、順序回路５１０と、電源ノード６，７と、グランドノード８，９と，テストモードスイッチ９１０とを備える。
　図６の場合と同様に、電源ノード６には電源電圧ＶＤＤ１が供給され、電源ノード７には電源電圧ＶＤＤ２が供給される。グランドノード８には基準電位ＧＮＤ１が与えられ、グランドノード９には基準電位ＧＮＤ２が与えられる。アナログ回路ブロック１１０は、電源ノード６とグランドノード８との間に印加された電源電圧ＶＤＤ１によって動作する。
　図９のアナログ回路ブロック１１０、スイッチ群２１０、電流源群４１０、順序回路５１０、およびテストモードスイッチ９１０は、図６の場合と同様であるので説明を繰り返さない。電流源制御回路３１０は、電流制御信号ＩＯＮ＿Ａによる電流制御機能を有していない点で図６の場合と異なる。デジタル回路ブロック１３０に設けられた電流源を流れる電流を測定する必要がないからである。
　デジタル回路ブロック１３０は、電源ノード７とグランドノード９との間に印加された電源電圧ＶＤＤ２によって動作する。デジタル回路ブロック１３０には、一例としてクロック信号ＣＬＫ、デジタル入力信号ＩＮ１，ＩＮ２，…，ＩＮＮが入力される。
　［半導体集積回路の具体的構成例］
　図１０は、図９の半導体集積回路の具体的構成例を示す回路図である。図１０では、図９の電流源群４１０、電流源制御回路３１０、スイッチ群２１０、アナログ回路ブロック１１０、順序回路５１０、およびテストモードスイッチ９１０の具体的な構成例が示されている。また、デジタル回路ブロック１３０の入力インターフェイス１３１の構成例が示されている。
　図１０の回路図において、アナログ回路ブロック１１０、スイッチ群２１０、電流源群４１０、順序回路５１０、およびテストモードスイッチ９１０としてのＰＭＯＳトランジスタ９１１の構成および接続は、図７の場合と同様である。したがって、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　図１０の電流源制御回路３１０は、ＮＭＯＳトランジスタ３１６が設けられていない点で図７の電流源制御回路３１０と異なる。デジタル回路ブロック１３０に設けられた電流源を流れる電流を測定する必要がないために、電流源群４１０を流れる電流をゼロにする必要がないからである。
　デジタル回路ブロック１３０の入力インターフェイス１３１は、デジタル回路ブロック１３０の入力信号（一例としてクロック信号ＣＬＫ、デジタル入力信号ＩＮ１，ＩＮ２，…）と制御信号ＴＳＷＢとの論理積を演算する複数のＡＮＤゲートを含む。
　通常モードでは、制御信号ＴＳＷＢはハイレベルに制御される。これにより、デジタル回路ブロック１３０の各入力信号は、そのままデジタル回路ブロック１３０の内部回路に入力される。また、テストモードスイッチ９１０を構成するＰＭＯＳトランジスタ９１１は非導通状態に制御される。
　一方、電流源群４１０を構成する電流源用のＮＭＯＳトランジスタ４１１～４１３の各々の電流値を測定するテストモードでは、制御信号ＴＳＷＢはロウレベルに制御される。これにより、デジタル回路ブロック１３０の各入力信号は、制御信号ＴＳＷＢとの論理積演算によりロウレベルに固定される。この結果、デジタル回路ブロック１３０での電力消費がゼロになるので、各電流源用のＮＭＯＳトランジスタ４１１～４１３の電流測定に影響を及ぼさないようにできる。なお、デジタル回路ブロック１３０の各入力信号の論理レベルを固定する方法はこの方法に限定されない。
　また、電流源用のＮＭＯＳトランジスタ４１１～４１３の各々の電流測定時には、テストモードスイッチ９１０を構成するＰＭＯＳトランジスタ９１１は、導通状態に制御される。これにより、電源ノード７と通して各電流源用のＮＭＯＳトランジスタ４１１～４１３に流れる電流を測定できる。
　［順序回路の動作］
　図１１は、図１０の論理回路の動作を示すタイミング図である。図１１では、図１０の電流源群４１０を構成する電流源用のＮＭＯＳトランジスタ４１１～４１３を流れる電流を測定する場合において、順序回路５１０の動作が示されている。以下の説明において、Ｄフリップフロップ５１１～５１３の各々は、クロック信号ＣＬＫの立ち下がりにおいて、その内部状態が変化する。
　時刻ｔ１から時刻ｔ３までの間で、Ｄフリップフロップ５１１のＤ端子にテスト開始パルスＳＴＲＡＴが入力される。
　時刻ｔ１と時刻ｔ３との間の時刻ｔ２において、制御信号ＴＳＷＢがロウレベルに切り替えられる。これにより、スイッチ群２１０と電源ノード７との間のＰＭＯＳトランジスタ９１１が導通状態に制御される。さらに、デジタル回路ブロック１３０の入力インターフェイス１３１において、デジタル回路ブロック１３０の各入力信号がロウレベルに固定される。この結果、デジタル回路ブロック１３０の消費電力がゼロになる。
　時刻ｔ２以降のＤフリップフロップ５１１～５１３の動作は、図８の場合と同様であるので説明を繰り返さない。
　［実施の形態３の効果］
　このように、アナログ回路ブロック１１０とデジタル回路ブロック１３０とを有する半導体集積回路１０Ｃの場合には、アナログ回路ブロック１１０の各電流源４０の電流を測定する際に、デジタル回路ブロック１３０に入力される信号の論理レベルを固定してデジタル回路ブロック１３０の消費電流をゼロにする。これにより、デジタル回路ブロック１３０用の電源ノード７を電流源４０用の電流測定端子として用いることができるので、新たに電流測定用の外部接続端子を設けなくてもよいというメリットがある。
　実施の形態４．
　実施の形態４では、半導体集積回路１０Ｄの電源ノード７に接続される電流測定回路１６の具体例が示される。さらに、電流源群４１０に複数の予備の電流源が設けられ、電流測定回路１６の測定結果に基づいて、複数の電流源全体が複数の予備の電流源に切替えられる場合について説明する。なお、以下では、半導体集積回路１０Ｄにアナログ回路ブロック１１０とデジタル回路ブロック１３０とが設けられる場合について説明するが、本実施の形態の技術は、半導体集積回路に複数のアナログ回路ブロックが設けられている場合にも同様に適用できる。
　［電流測定回路］
　図１２は、半導体集積回路の電源ノードに接続される電流測定回路の構成例を示す回路図である。図１２では、別体の半導体集積回路１０Ｄと電流測定回路１６とによって半導体装置１１Ｅが構成されている例を示しているが、電流測定回路１６は、半導体集積回路１０Ｄの内部に含まれていてもよい。
　図１２を参照して、電流測定回路１６は、電流・電圧変換回路１２と、アナログデジタル変換器（ＡＤＣ：Analog-to-Digital　Convertor）１３と、メモリ１４と、比較器１５とを含む。
　電流・電圧変換回路１２は、テストモード時に電源ノード７に接続された電流源に流れる電流を取り込み、取り込んだ電流を電圧に変換する。アナログデジタル変換器１３は、電流・電圧変換回路１２による電流電圧変換によって得られた電圧値をデジタル値に変換する。この結果、電流源に流れる電流値がデジタル変換される。メモリ１４は、デジタル変換された電流値を記憶する。比較器１５は、デジタル変換された現時点の電流値と、メモリ１４に記憶されている初期電流値とを比較する。比較器１５は、現時点の電流値と初期電流値との差分の絶対値が閾値を超えている場合に、エラー検出信号ＥＤＳを活性化する（たとえば、ハイレベルに変化させる）。エラー検出信号ＥＤＳは、半導体集積回路１０Ｄに入力される。なお、エラー検出信号ＥＤＳは一旦活性化されると、活性状態が維持される。
　［半導体集積回路の構成］
　図１３は、実施の形態４の半導体集積回路の構成例を示す回路図である。図１３の半導体集積回路１０Ｄは、電流源群４１０および電流源制御回路３１０の構成が、図１０の半導体集積回路１０Ｃと異なる。図１３の半導体集積回路１０Ｄは、エラー検出信号ＥＤＳを受けるインバータ３１４をさらに含む点で図１０の半導体集積回路１０Ｃと異なる。
　具体的に図１３の電流源群４１０は、ＮＭＯＳトランジスタ４１１，４１２，…にそれぞれ並列に接続されたＮＭＯＳトランジスタ４１１ａ，４１２ａ，…をさらに含む。
　図１３の電流源制御回路３１０は、参照電流源３１１およびＮＭＯＳトランジスタ３１２に加えて、参照電流源３１１ａおよびＮＭＯＳトランジスタ３１２ａをさらに含む。参照電流源３１１ａおよびＮＭＯＳトランジスタ３１２ａは、電源ノード６とグランドノード８との間に互いに直列に、かつ参照電流源３１１およびＮＭＯＳトランジスタ３１２の直列接続回路と並列に接続される。
　上記のＮＭＯＳトランジスタ３１２のゲートは、自身のドレインに接続されるとともに、電流源群４１０を構成するＮＭＯＳトランジスタ４１１，４１２，…のゲートに接続される。これにより、ＮＭＯＳトランジスタ３１２，４１１，４１２，…はカレントミラーを構成する。また、ＮＭＯＳトランジスタ３１２ａのゲートは、自身のドレインに接続されるとともに、電流源群４１０に追加されたＮＭＯＳトランジスタ４１１ａ，４１２ａ，…のゲートに接続される。これにより、ＮＭＯＳトランジスタ３１２ａ，４１１ａ，４１２ａ，…を構成する。
　図１３の電流源制御回路３１０は、さらに、ＮＭＯＳトランジスタ３１２，３１２ａとそれぞれ並列に接続されたＮＭＯＳトランジスタ３１３，３１３ａを含む。ＮＭＯＳトランジスタ３１３のゲートには、エラー検出信号ＥＤＳが入力される。ＮＭＯＳトランジスタ３１３ａのゲートには、インバータ３１４によって論理値が反転されたエラー検出信号ＥＤＳが入力される。
　図１３のその他の構成は図１０の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。次に、半導体集積回路１０Ｄの動作について説明する。
　初期状態では、エラー検出信号ＥＤＳは非活性状態（すなわち、ロウレベル）であるので、ＮＭＯＳトランジスタ３１３は非導通状態であり、ＮＭＯＳトランジスタ３１３ａは導通状態である。したがって、参照電流源３１１によって生成された電流Ｉは、ＮＭＯＳトランジスタ３１２に流れ、この電流Ｉがコピーされて電流源群４１０を構成するＮＭＯＳトランジスタ４１１，４１２，…に流れる。一方、参照電流源３１１ａによって生成された電流Ｉは、ＮＭＯＳトランジスタ３１３ａに流れ、ＮＭＯＳトランジスタ３１２ａには流れない。したがって、電流源群４１０を構成するＮＭＯＳトランジスタ４１１ａ，４１２ａ，…にも電流Ｉは流れない。
　一方、エラー検出信号ＥＤＳが活性状態（すなわち、ハイレベル）になると、ＮＭＯＳトランジスタ３１３は導通状態になり、ＮＭＯＳトランジスタ３１３ａは非導通状態になる。したがって、参照電流源３１１によって生成された電流Ｉは、ＮＭＯＳトランジスタ３１２ａに流れ、ＮＭＯＳトランジスタ３１２に流れない。これにより、ＮＭＯＳトランジスタ４１１，４１２，…にも電流Ｉは流れない。一方、参照電流源３１１ａによって生成された電流Ｉは、ＮＭＯＳトランジスタ３１２ａに流れ、この電流Ｉがコピーされて電流源群４１０を構成するＮＭＯＳトランジスタ４１１ａ，４１２ａ，…に流れる。
　［実施の形態４の効果］
　上記のとおり、図１３の半導体集積回路１０Ｄによれば、電流源群４１０を構成する複数の第１の電流源４１１，４１２，…と複数の第２の電流源４１１ａ，４１２ａ，…とは、エラー検出信号ＥＤＳに応じて選択された一方のみに電流が流れる。この結果、初期状態で使用されている複数の第１の電流源４１１，４１２，…のいずれかで故障が発生したことが検出された場合には、使用される電流源は複数の第２の電流源４１１ａ，４１２ａ，…に切り替えられる。この結果、半導体集積回路１０Ｄを継続使用できる。なお、電流源４０のエラー検出のための電流測定は、半導体集積回路１０Ｄの電源立ち上げ時またはスタンバイ時などに行うのが望ましい。
　実施の形態５．
　実施の形態５の半導体集積回路１０Ｅは、電流源群４１０に複数の予備の電流源が設けられ、故障した電流源に対して個別に予備の電流源に切り替えられる場合について説明する。なお、以下では、半導体集積回路１０Ｅにアナログ回路ブロック１１０とデジタル回路ブロック１３０とが設けられる場合について説明するが、本実施の形態の技術は、半導体集積回路に複数のアナログ回路ブロックが設けられている場合にも同様に適用できる。
　［電流測定回路］
　図１４は、実施の形態５の半導体装置において、半導体集積回路の電源ノードに接続される電流測定回路の構成例を示す回路図である。図１４では、別体の半導体集積回路１０Ｅと電流測定回路１６とによって半導体装置１１Ｆが構成されている例を示しているが、電流測定回路１６は、半導体集積回路１０Ｅの内部に含まれていてもよい。
　図１４の電流測定回路１６は、比較器１５が、２値のエラー検出信号ＥＤＳに代えて、電流源用のＮＭＯＳトランジスタごとのエラー判定結果を示すエラーデータＥＤＡＴＡを出力する点で、図１２の電流測定回路１６と異なる。図１４のその他の点は図１２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない場合がある。
　図１５は、図１４のエラーデータについて説明するための図である。図１５を参照して、時刻ｔ１１からｔ１２の間で、電流源群４１０を構成する第１番目の電流源４０に対する測定電流Ｉ１が電源ノード７を介して電流測定回路１６によって検出される。比較器１５による良否判定結果はＯＫ（ロウレベル、“０”）であったとする。なお、電流源４０の電流値の適正範囲は電流源４０ごとに異なる。
　次の時刻ｔ１２からｔ１３の間で、電流源群４１０を構成する第２番目の電流源４０に対する測定電流Ｉ２が電源ノード７を介して電流測定回路１６によって検出される。比較器１５による良否判定結果はＯＫ（ロウレベル、“０”）であったとする。
　その次の時刻ｔ１３からｔ１４の間で、電流源群４１０を構成する第３番目の電流源４０に対する測定電流Ｉ３が、電源ノード７を介して電流測定回路１６によって検出される。比較器１５による良否判定結果はＮＧ（ハイレベル、“１”）であったとする。
　以下同様に、電流源群４１０を構成する第４番目から第８番目までの電流源４０に対する測定電流Ｉ４～Ｉ８が、時刻ｔ１４から時刻ｔ１９までの間で電源ノード７を介して順番に検出される。この場合のエラーデータＥＤＡＴＡは、第１番目から第８番目までの判定結果を示すデータ“００１００１１０”である。
　［半導体集積回路の構成および動作］
　図１６は、実施の形態５の半導体集積回路１０の構成例を示す回路図である。図１６の半導体集積回路１０Ｅは、電流源群４１０の構成が図１０の半導体集積回路１０Ｃと異なる。さらに、図１６の半導体集積回路１０Ｅは、スイッチ群３５０と、スイッチ群３５０を制御する順序回路３３０をさらに含む点で図１０の半導体集積回路１０Ｃと異なる。
　具体的に図１６の電流源群４１０は、ＮＭＯＳトランジスタ４１１，４１２，…にそれぞれ並列に接続されたＮＭＯＳトランジスタ４１１ａ，４１２ａ，…をさらに含む。
　スイッチ群３５０は、電流源群４１０を構成するＮＭＯＳトランジスタ４１１，４１２，…のゲートと、電流源制御回路３１０からバイアス電圧Ｖｂ１を供給する制御線３４０との間にそれぞれ接続された、スイッチ用のＮＭＯＳトランジスタ３５１ａ，３５２ａ，…を含む。スイッチ群３５０は、さらに、電流源群４１０を構成するＮＭＯＳトランジスタ４１１ａ，４１２ａ，…のゲートと制御線３４０との間にそれぞれ接続された、スイッチ用のＮＭＯＳトランジスタ３５１ｂ，３５２ｂ，…を含む。
　順序回路３３０は、カスケード接続されたＤフリップフロップ３３１，３３２，…を含み、シフトレジスタと同様の構成を有している。Ｄフリップフロップ３３１，３３２，…のＣＬＫ端子には、クロック信号ＥＣＬＫが入力される。Ｄフリップフロップ３３１，３３２，…は、電流源群４１０を構成するＮＭＯＳトランジスタ４１１，４１２，…にそれぞれ対応しているが、データの転送方向が、順序回路５１０のＤフリップフロップ５１１，５１２，…のデータ転送方向とは、逆方向である。
　より具体的に説明すると、順序回路３３０には、第１番目から第Ｎ番目までのＮ個の電流源用のＮＭＯＳトランジスタにそれぞれ対応して第１番目から第Ｎ番目までのＮ個のＤフリップフロップが設けられる。Ｎ個のＤフリップフロップは、逆順にカスケード接続されている。すなわち、第ｉ＋１番目（１≦ｉ≦Ｎ－１）のＤフリップフロップの出力端子（Ｑ端子）は、第ｉ番目のＤフリップフロップの入力端子（Ｄ端子）に接続される。Ｎ個の電流源用のＮＭＯＳトランジスタには、それぞれ予備の電流源用のＮＭＯＳトランジスタが並列接続されている。さらに、正規の電流源用のＮＭＯＳトランジスタのゲートとバイアス電圧Ｖｂ１供給用の制御線３４０との間には、スイッチ用の第１のＮＭＯＳトランジスタが接続される。予備の電流源用のＮＭＯＳトランジスタのゲートと制御線３４０との間には、スイッチ用の第２のＮＭＯＳトランジスタが接続される。Ｎ個のＤフリップフロップの各々のＱ端子は、対応する予備の電流源用のＮＭＯＳトランジスタに接続されているスイッチ用の第２のＮＭＯＳトランジスタのゲートに接続される。Ｎ個のＤフリップフロップの各々の反転出力端子（ＱＢ端子）は、対応する正規の電流源用のＮＭＯＳトランジスタに接続されているスイッチ用の第１のＮＭＯＳトランジスタのゲートに接続される。
　上記の構成の順序回路５において、第１番目から第Ｎ番目までの順番で電流源用のＮＭＯＳトランジスタのエラー判定結果を、第Ｎ番目のＤフリップフロップのＤ端子に入力し、Ｎパルスのクロック信号ＥＣＬＫ信号によって順次転送させる。これによって、第１番目から第Ｎ番目までの電流源用のＮＭＯＳトランジスタのエラー判定結果が、第１番目から第Ｎ番目までのＤフリップフロップに保持される。第ｊ番目（１≦ｊ≦Ｎ）のＤフリップフロップがリセット状態（すなわち、対応する正規の電流源が正常）のとき、対応するスイッチ用の第１のＮＭＯＳトランジスタが導通状態になり、第２のＮＭＯＳトランジスタが非導通状態になる。これにより、第ｊ番目の正規の電流源用のＮＭＯＳトランジスタのゲートと制御線３４０との間が導通状態になるので、第ｊ番目の正規のＮＭＯＳトランジスタが電流源として使用される。一方、第ｊ番目（１≦ｊ≦Ｎ）のＤフリップフロップがセット状態（すなわち、対応する正規の電流源が異常）のとき、対応するスイッチ用の第１のＮＭＯＳトランジスタが非導通状態になり、第２のＮＭＯＳトランジスタが導通状態（オフ状態とも称する）になる。これにより、第ｊ番目の予備の電流源用のＮＭＯＳトランジスタのゲートと制御線３４０との間が導通状態になるので、第ｊ番目の予備のＮＭＯＳトランジスタが電流源として使用される。
　図１６の場合、第１番目のＤフリップフロップ３３１は、電流源用のＮＭＯＳトランジスタ４１１，４１１ａのゲートと制御線３４０との間のスイッチ用のＮＭＯＳトランジスタ３５１ａ，３５１ｂを制御するために設けられる。具体的にＤフリップフロップ３３１のＱ端子は、ＮＭＯＳトランジスタ３５１ｂのゲートに接続される。Ｄフリップフロップ３３１のＱＢ端子は、ＮＭＯＳトランジスタ３５１ａのゲートに接続される。
　第２番目のＤフリップフロップ３３２は、電流源用のＮＭＯＳトランジスタ４１２，４１２ａのゲートと制御線３４０との間のスイッチ用のＮＭＯＳトランジスタ３５２ａ，３５２ｂを制御するために設けられる。具体的にＤフリップフロップ３３２のＱ端子は、ＮＭＯＳトランジスタ３５２ｂのゲートに接続される。Ｄフリップフロップ３３２のＱＢ端子は、ＮＭＯＳトランジスタ３５２ａのゲートに接続される。
　さらに、第２番目のＤフリップフロップ３３２のＱ端子は、隣接する第１番目のＤフリップフロップ３３１のＤ端子に接続される。このように、Ｄフリップフロップ３３１，３３２，…が逆順に直列に接続されることによって、Ｄフリップフロップ３３１，３３２，…は、シフトレジスタとして機能する。
　図１７は、図１６の第２のスイッチ群を構成するＤフリップフロップにエラーデータを転送する手順を示すタイミング図である。図１７には、図１５に示すエラー判定結果を示すエラーデータＥＤＡＴＡを、順序回路３３０を構成するＤフリップフロップ３３１，３３２，…に格納する手順を示している。図１７では、順序回路３３０が８個のＤフリップフロップで構成される場合が示されている。
　図１７を参照して、時刻ｔ３１から時刻ｔ３８までの８回のクロック信号ＥＣＬＫの立ち下がりエッジにおいて、第８番目のＤフリップフロップのＤ端子にエラーデータＥＤＡＴＡが入力される。このエラーデータＥＤＡＴＡは、８回のクロック信号ＥＣＬＫ３の立ち下がりによって、第１番目のＤフリップフロップ３３１まで逆順に順次転送される。図１７には、第１番目のＤフリップフロップ３３１から第８番目のまでの８個のＤフリップフロップのＱ端子の出力信号ＥＦＦ１～ＥＦＦ８が示されている。
　たとえば、第３回目のクロック信号の立ち下がりである時刻ｔ３３において、第８番目のＤフリップフロップのＤ端子に、第３番目の電流源用のＮＭＯＳトランジスタのエラー判定結果（“１”）が入力される。このエラー判定結果は、時刻ｔ３４から時刻ｔ３８まえの５回の転送パルス（クロック信号ＥＣＬＫ）によって、第３番目のＤフリップフロップまで転送される。これにより、最終的に第３番目のＤフリップフロップのＱ端子の出力信号ＥＦＦ３がハイレベルになる。
　［実施の形態５の効果］
　上記のとおり実施の形態５の半導体集積回路１０Ｅによれば、故障した電流源トランジスタのみが予備の電流源トランジスタに交換される。したがって、いずれか２個の電流源トランジスタが故障すると使用できなくなる実施の形態４の半導体集積回路１０Ｄに比べて、半導体集積回路１０Ｅの耐故障性能を高めることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１１０，１２０　アナログ回路ブロック、２，２１０，２２０，３５０　スイッチ群、３，３１０，３２０　電流源制御回路、４，４１０，４２０　電流源群、５，３３０，５１０，５２０　順序回路、６，７　電源ノード、８，９　グランドノード、１０，１０Ａ～１０Ｅ　半導体集積回路、１１Ｅ，１１Ｆ　半導体装置、１２　電圧変換回路、１３　アナログデジタル変換器、１４　メモリ、１５　比較器、１６　電流測定回路、４０　電流源、４０ａ　第１端、４０ｂ　第２端、１３０　デジタル回路ブロック、１３１　入力インターフェイス、３０１，３０１ｂ，３１１，３１１ａ　参照電流源、３１４　インバータ、３１７，３２７　定電圧源、３３１，３３２，５０１，５０２，５０３，５１１，５１２，５１３　フリップフロップ、３４０　制御線、９１０，９２０　テストモードスイッチ。

Claims (15)

  1. 　第１ノードと、
    　第２ノードと、
    　第３ノードと、
    　前記第１ノードと前記第３ノードとの間に印加される電圧によって動作する第１アナログ回路ブロックと、
    　各々の第１端が前記第３ノードに接続され、各々の第２端が前記第１アナログ回路ブロックに接続され、前記第１アナログ回路ブロックに対するカレントソースまたはカレントシンクとして機能する複数の第１電流源と、
    　前記複数の第１電流源と前記第１アナログ回路ブロックとの間に設けられ、テストモード時に、前記複数の第１電流源の各々の前記第２端の電気的接続を、前記第１アナログ回路ブロックから前記第２ノードに個別に切り替えるための第１スイッチ群とを備える、半導体集積回路。
  2. 　前記半導体集積回路は、第１順序回路をさらに備え、
    　前記第１順序回路は、前記テストモード時に、前記複数の第１電流源の前記第２端の電気的接続を１つずつ順番に前記第１アナログ回路ブロック、前記第２ノード、前記第１アナログ回路ブロックの順に切り替えるように前記第１スイッチ群を制御する、請求項１に記載の半導体集積回路。
  3. 　前記第１順序回路は、前記複数の第１電流源にそれぞれ対応するカスケード接続された複数の第１フリップフロップを含み、
    　前記複数の第１フリップフロップの各々は、内部状態として第１状態と第２状態とを有し、前記第１状態のときに、対応する第１電流源の前記第２端を前記第１アナログ回路ブロックに電気的に接続するように前記第１スイッチ群を制御し、前記第２状態のときに、前記対応する第１電流源の前記第２端を前記第２ノードに電気的に接続するように前記第１スイッチ群を制御する、請求項２に記載の半導体集積回路。
  4. 　前記半導体集積回路は、さらに、
    　第４ノードと、
    　前記第２ノードと前記第４ノードとの間に印加される電圧によって動作する第２アナログ回路ブロックと、
    　各々の第１端が前記第４ノードに接続され、各々の第２端が前記第２アナログ回路ブロックに接続され、前記第２アナログ回路ブロックに対するカレントソースまたはカレントシンクとして機能する複数の第２電流源とを備える、請求項１～３のいずれか１項に記載の半導体集積回路。
  5. 　前記テストモード時に、前記複数の第２電流源が流す電流をゼロにするかまたは低減させる第１電流源制御回路をさらに備える、請求項４に記載の半導体集積回路。
  6. 　前記第１電流源制御回路は、
    　第１参照電流源と、
    　前記第１参照電流源によって生成された電流が流れる第１参照トランジスタを含み、
    　前記複数の第２電流源の各々は、前記第１参照トランジスタとカレントミラーを構成するトランジスタを含み、
    　前記第１電流源制御回路は、前記テストモード時に、前記第１参照トランジスタに流れる電流をゼロにするかまたは低減させる、請求項５に記載の半導体集積回路。
  7. 　前記半導体集積回路は、
    　第４ノードと、
    　前記第２ノードと前記第４ノードとの間に印加される電圧によって動作するデジタル回路ブロックとをさらに備える、請求項１～３のいずれか１項に記載の半導体集積回路。
  8. 　前記デジタル回路ブロックは、前記テストモード時に、入力される複数のデジタル信号の論理レベルを固定することによって回路動作を停止させる入力インターフェイスを含む、請求項７に記載の半導体集積回路。
  9. 　前記半導体集積回路は、
    　前記複数の第１電流源にそれぞれ対応し、各々が、対応する第１電流源と並列に接続された複数の第３電流源と、
    　前記複数の第１電流源および前記複数の第３電流源を制御する第２電流源制御回路とをさらに備える、請求項１～８のいずれか１項に記載の半導体集積回路。
  10. 　前記第２電流源制御回路は、前記複数の第１電流源を動作させかつ前記複数の第３電流源を停止させた状態と、前記複数の第１電流源を停止させかつ前記複数の第３電流源を動作させた状態とを切り替えるように構成される、請求項９に記載の半導体集積回路。
  11. 　前記第２電流源制御回路は、
    　第２参照電流源と、
    　前記第２参照電流源によって生成された電流が流れる第２参照トランジスタと、
    　第３参照電流源と、
    　前記第３参照電流源によって生成された電流が流れる第３参照トランジスタとを含み、
    　前記複数の第１電流源の各々は、前記第２参照トランジスタとカレントミラーを構成する第１トランジスタを含み、
    　前記複数の第３電流源の各々は、前記第３参照トランジスタとカレントミラーを構成する第２トランジスタを含み、
    　前記第２電流源制御回路は、前記第２参照トランジスタおよび前記第３参照トランジスタのいずれか一方に流れる電流をゼロにするように構成される、請求項１０に記載の半導体集積回路。
  12. 　前記第２電流源制御回路は、互いに対応する第１電流源と第３電流源のうちいずれか一方を動作させ他方を停止させるように、前記複数の第１電流源および前記複数の第３電流源の各々ごとに動作状態を切り替えるように構成される、請求項９に記載の半導体集積回路。
  13. 　前記第２電流源制御回路は、
    　第２参照電流源と、
    　前記第２参照電流源によって生成された電流が流れるダイオード接続された第２参照トランジスタと、
    　前記第２参照トランジスタの制御電極に接続された制御線とを含み、
    　前記複数の第１電流源の各々は、前記第１端と前記第２端と間に接続された第１トランジスタを含み、
    　前記複数の第３電流源の各々は、前記対応する第１電流源の前記第１トランジスタと並列に接続された第２トランジスタを含み、
    　前記半導体集積回路は、前記複数の第１電流源の各々を構成する前記第１トランジスタの制御電極、前記複数の第３電流源の各々を構成する前記第２トランジスタの制御電極、および制御線の間に設けられた第２スイッチ群をさらに備え、
    　前記第２スイッチ群は、互いに対応する第１電流源の前記第１トランジスタおよび第３電流源の前記第２トランジスタのうちいずれか一方の前記制御電極を前記制御線に電気的に接続する、請求項１２に記載の半導体集積回路。
  14. 　前記半導体集積回路は、前記第２スイッチ群を制御する第２順序回路をさらに備え、
    　前記第２順序回路は、前記複数の第１電流源にそれぞれ対応するカスケード接続された複数の第２フリップフロップを含み、
    　前記複数の第２フリップフロップの各々は、内部状態として第１状態と第２状態とを有し、前記第１状態のときに、対応する第１電流源を構成する前記第１トランジスタの前記制御電極を、前記制御線に電気的に接続するように前記第２スイッチ群を制御し、前記第２状態のときに、前記対応する第１電流源に並列接続された第３電流源を構成する前記第２トランジスタの制御電極を、前記制御線に電気的に接続するように前記第２スイッチ群を制御する、請求項１３に記載の半導体集積回路。
  15. 　請求項１～１４のいずれか１項に記載の半導体集積回路と、
    　前記第２ノードに接続される電流測定回路とを備え、
    　前記電流測定回路は、
    　前記第２ノードに接続され、前記第２ノードから流出または前記第２ノードに流入する電流を電圧に変換する電流電圧変換回路と、
    　前記電流電圧変換回路の変換によって生成された変換電圧をデジタル値に変換するアナログデジタル変換器と、
    　前記アナログデジタル変換器から出力されたデジタルの前記変換電圧を基準値と比較する比較器とを含む、半導体装置。
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