WO2022196640A1 - 電子部品および通信機器 - Google Patents

電子部品および通信機器 Download PDF

Info

Publication number
WO2022196640A1
WO2022196640A1 PCT/JP2022/011348 JP2022011348W WO2022196640A1 WO 2022196640 A1 WO2022196640 A1 WO 2022196640A1 JP 2022011348 W JP2022011348 W JP 2022011348W WO 2022196640 A1 WO2022196640 A1 WO 2022196640A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
input
capacitor
output port
inductor
Prior art date
Application number
PCT/JP2022/011348
Other languages
English (en)
French (fr)
Inventor
慎一郎 戸田
Original Assignee
Tdk株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2022024541A external-priority patent/JP2022145540A/ja
Application filed by Tdk株式会社 filed Critical Tdk株式会社
Priority to CN202280014431.6A priority Critical patent/CN116830454A/zh
Publication of WO2022196640A1 publication Critical patent/WO2022196640A1/ja
Priority to US18/229,773 priority patent/US20230378926A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/48—Networks for connecting several sources or loads, working on the same frequency or frequency band, to a common load or source
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/12—Coupling devices having more than two ports
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
    • H03H7/1775—Parallel LC in shunt or branch path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Definitions

  • the present invention relates to electronic components used in communication equipment and communication equipment.
  • Some communication devices with wireless communication functions and broadcast reception functions are equipped with multiple antennas to stabilize wireless communication and broadcast reception.
  • One of the electronic components used in communication equipment with multiple antennas is a divider and combiner. Dividers and combiners are used to distribute signals to multiple antennas or to combine multiple signals received by multiple antennas.
  • Japanese Patent Laid-Open No. 7-106898 Japanese Patent Laid-Open Publication No. 2001-94316 and Japanese Patent Laid-Open Publication No. 2008-172358 describe dividers and combiners for dividing and combining high-frequency signals.
  • Japanese Patent Laid-Open Publication No. 2000-77873 describes a high power divider/combiner for dividing and combining high power high frequency signals.
  • Japanese Patent Application Laid-Open No. 2000-77873 describes widening the bandwidth of a large power divider/combiner by cascade-connecting eight Wilkinson circuits each having two distributed constant lines and resistors.
  • the present invention has been made in view of such problems, and its object is to provide electronic components and communication equipment that can be used in a wide frequency band.
  • the electronic component of the present invention is provided between a first input/output port, a second input/output port, a third input/output port, and between the first input/output port and the second input/output port.
  • a first circuit that is a characteristic impedance conversion circuit a second circuit that is a characteristic impedance conversion circuit provided between the first input/output port and the third input/output port, and a second input/output
  • a third circuit is provided between the port and the third input/output port and has a circuit configuration that is in a complex conjugate relationship with each of the first and second circuits.
  • each of the first to third circuits may include at least one inductor and at least one capacitor.
  • at least one inductor of the third circuit may be provided in the third circuit so as to be in a complex conjugate relationship with respect to at least one capacitor of each of the first and second circuits.
  • at least one capacitor of the third circuit may be provided in the third circuit so as to have a complex conjugate relationship with at least one inductor of each of the first and second circuits.
  • the first circuit includes at least one inductor and at least one capacitor as the first input/output port.
  • a first inductor provided on a first path connecting the second input/output port and a first capacitor provided between the first path and the ground may be included.
  • the second circuit includes a second inductor provided as at least one inductor and at least one capacitor on a second path connecting the first input/output port and the third input/output port; A second capacitor may be included between the second path and ground.
  • the third circuit includes at least one inductor and at least one capacitor, a third capacitor connected in series with the first inductor, and a third capacitor connected in series with the second inductor. 4 capacitors and a third inductor.
  • the third circuit may further include a resistive element.
  • a third inductor and a resistive element may be provided in parallel between the third capacitor and the fourth capacitor.
  • each of the first to third circuits includes at least one inductor and at least one capacitor
  • the first circuit includes at least one inductor and at least one capacitor as the first input/output
  • a first inductor and a first capacitor provided on a first path connecting the port and the second input/output port may be included.
  • the second circuit includes a second inductor provided as at least one inductor and at least one capacitor on a second path connecting the first input/output port and the third input/output port; and a second capacitor.
  • the first capacitor and the second capacitor may be connected together.
  • the third circuit includes at least one inductor and at least one capacitor, a third capacitor connected in series with the first inductor, and a third capacitor connected in series with the second inductor. 4 capacitors and a third inductor.
  • the third circuit may further include a resistive element.
  • a third inductor and a resistive element may be provided in parallel between the third capacitor and the fourth capacitor.
  • the circuit configuration of the third circuit is symmetrical about the third inductor and the resistive element. It may be a configuration.
  • the first circuit is provided as at least one inductor and at least one capacitor on the first path connecting the first input/output port and the second input/output port. and a first inductor between the first path and ground.
  • the second circuit includes a second capacitor provided as at least one inductor and at least one capacitor on a second path connecting the first input/output port and the third input/output port; A second inductor may be included between the second path and ground.
  • the third circuit includes at least one inductor and at least one capacitor, a third inductor connected in series with the first capacitor and a third inductor connected in series with the second capacitor. 4 inductors and a third capacitor.
  • the third circuit may further include a resistive element.
  • a third capacitor and a resistive element may be provided in parallel between the third inductor and the fourth inductor. In this case, the circuit configuration of the third circuit may be symmetrical with respect to the third capacitor and resistor element.
  • the first circuit and the second circuit may each be connected to the ground.
  • the first circuit and the second circuit may be connected by a plurality of paths that do not pass through the third circuit. In this case, neither the first circuit nor the second circuit need be grounded.
  • the electronic component of the present invention further comprises a fourth input/output port, and a fourth circuit which is a characteristic impedance conversion circuit provided between the first input/output port and the fourth input/output port. , and a fifth circuit provided between the third input/output port and the fourth input/output port and having a circuit configuration having a complex conjugate relationship with each of the second and fourth circuits. good too.
  • the second circuit is connected to the first circuit through a plurality of paths that do not pass through the third circuit, and is connected to the fourth circuit through a plurality of paths that do not pass through the fifth circuit. good too.
  • the electronic component of the present invention may further include a matching circuit provided between the first input/output port and the first and second circuits.
  • the first circuit, the second circuit and the matching circuit may branch from one node.
  • the matching circuit includes at least one matching-circuit capacitor provided on a third path connecting the first input/output port and the node, and at least one matching-circuit capacitor provided between the third path and the ground. matching circuit inductors.
  • the electronic component of the present invention may be a distributor and combiner.
  • a communication device of the present invention comprises the electronic component of the present invention and at least one antenna connected to the electronic component.
  • the first circuit is provided between the first input/output port and the second input/output port
  • the second circuit is provided between the first input/output port and the third input/output port
  • a third circuit having a circuit configuration having a complex conjugate relationship with each of the first and second circuits is provided between the second input/output port and the third input/output port there is
  • FIG. 1 is a block diagram showing the configuration of an electronic component according to a first embodiment of the invention
  • FIG. 1 is a circuit diagram showing a circuit configuration of an electronic component according to a first embodiment of the invention
  • FIG. 1 is a block diagram showing a first example of communication equipment according to a first embodiment of the present invention
  • FIG. FIG. 4 is a block diagram showing a second example of communication equipment according to the first embodiment of the present invention
  • 1 is a perspective view showing an electronic component according to a first embodiment of the invention
  • FIG. 6 is a perspective view showing the inside of the main body of the electronic component shown in FIG. 5
  • FIG. FIG. 6 is a perspective view showing dielectric layers, conductor layers, and through holes of the main body of the electronic component shown in FIG.
  • FIG. 5 is a plan view showing the pattern formation surface of the first dielectric layer of the body portion of the electronic component shown in FIG. 5;
  • FIG. FIG. 6 is a plan view showing the pattern formation surface of the second dielectric layer of the body portion of the electronic component shown in FIG. 5 ;
  • 6 is a plan view showing a pattern formation surface of a third dielectric layer of the body portion of the electronic component shown in FIG. 5;
  • FIG. FIG. 6 is a plan view showing a terminal forming surface of a third dielectric layer of the body portion of the electronic component shown in FIG. 5 ;
  • It is a circuit diagram which shows the circuit structure of the electronic component of a comparative example.
  • FIG. 10 is a characteristic diagram showing isolation frequency characteristics of a model of a comparative example;
  • FIG. 10 is a characteristic diagram showing isolation frequency characteristics of a model of a comparative example;
  • FIG. 10 is a characteristic diagram showing isolation frequency characteristics of a model of a comparative example;
  • FIG. 10 is a
  • FIG. 5 is a characteristic diagram showing frequency characteristics of insertion loss of a model of a comparative example
  • FIG. 10 is a characteristic diagram showing the frequency characteristics of the return loss of the first input/output terminal of the model of the comparative example
  • FIG. 10 is a characteristic diagram showing the frequency characteristic of the return loss of the second input/output terminal of the model of the comparative example
  • FIG. 4 is a characteristic diagram showing frequency characteristics of isolation of the model of the first embodiment
  • FIG. 4 is a characteristic diagram showing frequency characteristics of insertion loss of the model of the first embodiment
  • FIG. 4 is a characteristic diagram showing frequency characteristics of return loss of the first input/output terminal of the model of the first embodiment
  • FIG. 5 is a characteristic diagram showing frequency characteristics of reflection loss of the second input/output terminal of the model of the first embodiment; It is a block diagram which shows the structure of the electronic component which concerns on the 2nd Embodiment of this invention. It is a circuit diagram showing a circuit configuration of an electronic component according to a second embodiment of the present invention.
  • FIG. 11 is a characteristic diagram showing isolation frequency characteristics of the model of the second embodiment;
  • FIG. 10 is a characteristic diagram showing frequency characteristics of insertion loss of the model of the second embodiment;
  • FIG. 11 is a characteristic diagram showing the frequency characteristics of the return loss of the first input/output terminal of the model of the second embodiment;
  • FIG. 11 is a characteristic diagram showing the frequency characteristic of the return loss of the second input/output terminal of the model of the second embodiment; It is a circuit diagram which shows the circuit structure of the electronic component which concerns on the 3rd Embodiment of this invention. It is a block diagram which shows the structure of the electronic component which concerns on the 4th Embodiment of this invention. It is a circuit diagram which shows the circuit structure of the electronic component which concerns on the 4th Embodiment of this invention.
  • FIG. 11 is a characteristic diagram showing isolation frequency characteristics of the model of the third embodiment;
  • FIG. 11 is a characteristic diagram showing frequency characteristics of insertion loss of the model of the third embodiment;
  • FIG. 11 is a characteristic diagram showing the frequency characteristics of the return loss of the first input/output terminal of the model of the third embodiment;
  • FIG. 11 is a characteristic diagram showing the frequency characteristic of the return loss of the second input/output terminal of the model of the third embodiment;
  • It is a block diagram which shows the structure of the electronic component which concerns on the 5th Embodiment of this invention.
  • It is a circuit diagram which shows the circuit structure of the electronic component which concerns on the 5th Embodiment of this invention.
  • FIG. 1 is a block diagram showing the configuration of an electronic component according to this embodiment.
  • FIG. 2 is a circuit diagram showing the circuit configuration of the electronic component according to this embodiment.
  • Electronic component 1 according to the present embodiment includes first input/output port 11, second input/output port 12, third input/output port 13, first circuit 21, and second circuit 22. and a third circuit 23 .
  • the first circuit 21 is provided between the first input/output port 11 and the second input/output port 12 in terms of circuit configuration.
  • the second circuit 22 is provided between the first input/output port 11 and the third input/output port 13 in terms of circuit configuration.
  • the third circuit 23 is provided between the second input/output port 12 and the third input/output port 13 in terms of circuit configuration.
  • the first and second circuits 21, 22 are each connected to ground.
  • the expression "on the circuit configuration" is used to refer to the placement on the circuit diagram rather than the placement on the physical configuration.
  • the electronic component 1 is a distributor and combiner that distributes or combines a plurality of signals.
  • the first and second circuits 21 and 22 are characteristic impedance conversion circuits used to adjust the impedance of each of the first to third input/output ports 11-13 to a predetermined value (eg 50 ⁇ ).
  • the third circuit 23 switches the other of the second input/output port 12 and the third input/output port 13 when a signal is input to one of the second input/output port 12 and the third input/output port 13 .
  • the third circuit 23 has a circuit configuration that is in a complex conjugate relationship with each of the first and second circuits 21 and 22 .
  • a circuit configuration having a complex conjugate relationship with each of the first and second circuits 21 and 22 is a circuit configuration having a sign of the imaginary part of the impedance opposite to that of each of the first and second circuits 21 and 22. is.
  • the path connecting the first input/output port 11 and the second input/output port 12 is called a first path P1, and the first input/output port 11 and the third input/output port 13 are connected.
  • a path that follows is referred to as a second path P2.
  • the element of the first circuit 21 provided on the first path P1 is called a series element of the first circuit 21, and the element of the first circuit 21 provided between the first path P1 and the ground.
  • the elements are referred to as parallel elements of the first circuit 21 .
  • the element of the second circuit 22 provided on the second path P2 is called a series element of the second circuit 22, and the element of the second circuit 22 provided between the second path P2 and the ground.
  • the elements are referred to as parallel elements of the second circuit 22 .
  • the elements forming the third circuit 23 are in a complex conjugate relationship with the elements forming each of the first and second circuits 21 and 22. It is provided in the third circuit 23 .
  • an element having the imaginary part of the impedance opposite in sign to the series element of the first circuit 21 is connected in series with the series element of the first circuit 21 .
  • An element having the imaginary part of the impedance opposite in sign to the series element of the second circuit 22 is connected in series with the series element of the second circuit 22 .
  • an element whose imaginary part of impedance is opposite in sign to the parallel element of each of the first and second circuits 21 and 22 has an imaginary part of impedance opposite in sign to the series element of the first circuit 21. and the series element of the second circuit 22 are provided between the element whose imaginary part of the impedance has the opposite sign.
  • Each of the first through third circuits 21-23 includes at least one inductor and at least one capacitor. At least one inductor of the third circuit 23 is provided in the third circuit 23 in a complex conjugate relationship with at least one capacitor of each of the first and second circuits 21, 22 . At least one capacitor of the third circuit 23 is provided in the third circuit 23 in a complex conjugate relationship with at least one inductor of each of the first and second circuits 21, 22. .
  • the first circuit 21 includes at least one first inductor provided on the first path P1 and at least one first inductor provided between the first path P1 and ground. 1 capacitor.
  • the second circuit 22 includes at least one second inductor provided on the second path P2 and at least one second capacitor provided between the second path P2 and ground.
  • the third circuit 23 comprises at least one third capacitor connected in series with at least one first inductor and at least one second capacitor connected in series with at least one second inductor. 4 capacitors and at least one third inductor.
  • the third circuit 23 further includes a resistive element R31. At least one third inductor and resistive element R31 are provided in parallel between the at least one third capacitor and the at least one fourth capacitor.
  • the circuit configuration of the third circuit 23 is symmetrical with respect to at least one third inductor and resistor R31.
  • the electronic component 1 further includes a matching circuit 24.
  • the matching circuit 24 is provided between the first input/output port 11 and the first and second circuits 21 and 22 in terms of circuit configuration.
  • the matching circuit 24 is connected to ground.
  • the first circuit 21, the second circuit 22 and the matching circuit 24 are branched from one node ND.
  • the matching circuit 24 is provided between at least one matching circuit capacitor provided on the third path P3 connecting the first input/output port 11 and the node ND and between the third path P3 and the ground. and at least one matching circuit inductor.
  • the first path P1 connects the first input/output port 11 and the second input/output port 12 via the third path P3.
  • the second path P2 connects the first input/output port 11 and the third input/output port 13 via the third path P3.
  • the first circuit 21 includes two first inductors L11, L12 and one first capacitor C11.
  • One end of the first inductor L11 is connected to the node ND.
  • the other end of the first inductor L11 is connected to one end of the first inductor L12 and one end of the first capacitor C11.
  • the other end of the first inductor L12 is connected to the second input/output port 12 .
  • the other end of the first capacitor C11 is connected to ground.
  • the configuration of the second circuit 22 is the same as the configuration of the first circuit 21. That is, the second circuit 22 includes two second inductors L21, L22 and one second capacitor C21. One end of the second inductor L21 is connected to the node ND. The other end of the second inductor L21 is connected to one end of the second inductor L22 and one end of the second capacitor C21. The other end of the second inductor L22 is connected to the third input/output port 13. The other end of the second capacitor C21 is connected to ground.
  • the third circuit 23 includes two third capacitors C31, C32 connected in series with the first inductors L11, L12, and two capacitors C31, C32 connected in series with the second inductors L21, L22. It includes fourth capacitors C33, C34 and one third inductor L31.
  • One end of the third capacitor C31 is connected to the other end of the first inductor L12 and the second input/output port 12 .
  • the other end of the third capacitor C31 is connected to one end of the third capacitor C32 and one end of the third inductor L31.
  • One end of the fourth capacitor C33 is connected to the other end of the second inductor L22 and the third input/output port 13 .
  • the other end of the fourth capacitor C33 is connected to one end of the fourth capacitor C34 and the other end of the third inductor L31.
  • the other end of the third capacitor C32 is connected to one end of the resistance element R31.
  • the other end of the fourth capacitor C34 is connected to the other end of the resistance element R31.
  • the impedance of the third circuit 23 is adjusted to match the characteristic impedance of the second input/output port 12 or the characteristic impedance of the third input/output port 13 .
  • the resistance value of the resistance element R31 is adjusted so that the third circuit 23 matches the second input/output port 12 or the third input/output port 13.
  • the matching circuit 24 includes one matching circuit capacitor C41 and two matching circuit inductors L41 and L42.
  • One end of the matching circuit capacitor C41 is connected to the first input/output port 11 and one end of the matching circuit inductor L41.
  • the other end of the matching circuit capacitor C41 is connected to the node ND and one end of the matching circuit inductor L42.
  • the other end of each of the matching circuit inductors L41 and L42 is connected to the ground.
  • Communication device 100 includes electronic component 1 according to this embodiment and at least one antenna connected to electronic component 1 .
  • communication device 100 includes electronic component 1 , one antenna 2 and signal processing circuit 3 .
  • Antenna 2 is connected to first input/output port 11 of electronic component 1 .
  • Signal processing circuit 3 is connected to second and third input/output ports 12 and 13 of electronic component 1 .
  • the signal processing circuit 3 is a circuit for realizing predetermined functions of the communication device 100 .
  • Signal processing circuitry 3 may include at least one of an application specific integrated circuit (ASIC), a digital signal processor (DSP) and a microcomputer.
  • the signal processing circuit 3 may further include analog circuitry.
  • the electronic component 1 can distribute the received signal received by the antenna 2 to the second input/output port 12 and the third input/output port 13 .
  • the two distributed received signals are input to the signal processing circuit 3 through the second and third input/output ports 12 and 13 and subjected to predetermined processing.
  • the electronic component 1 can synthesize two transmission signals output from the signal processing circuit 3 .
  • the combined signal is supplied to antenna 2 via first input/output port 11 .
  • communication device 100 includes electronic component 1 , two antennas 2 A and 2 B, and signal processing circuit 3 .
  • Antenna 2A is connected to second input/output port 12 of electronic component 1 .
  • Antenna 2B is connected to third input/output port 13 of electronic component 1 .
  • the signal processing circuit 3 is connected to the first input/output port 11 of the electronic component 1 .
  • the electronic component 1 can combine two received signals received by the antennas 2A and 2B.
  • the synthesized signal is input to the signal processing circuit 3 through the first input/output port 11 and subjected to predetermined processing.
  • the electronic component 1 can distribute the transmission signal output from the signal processing circuit 3 to the second input/output port 12 and the third input/output port 13 .
  • the two distributed transmission signals are supplied to antennas 2A and 2B via second and third input/output ports 12 and 13, respectively.
  • FIG. 5 is a perspective view of the electronic component 1.
  • FIG. FIG. 6 is a perspective view showing the inside of the main body of the electronic component 1.
  • FIG. 7 is a perspective view showing dielectric layers, conductor layers and through-holes of the main body of the electronic component 1.
  • the electronic component 1 further includes a laminate 30 for integrating the first to third input/output ports 11 to 13, the first to third circuits 21 to 23 and the matching circuit 24 together.
  • the laminate 30 includes a plurality of laminated dielectric layers and a plurality of conductor layers.
  • the laminate 30 has a rectangular parallelepiped shape.
  • the laminate 30 has a top surface 30a, a bottom surface 30b, and four side surfaces 30c to 30f, which form the outer periphery of the laminate 30.
  • the upper surface 30a and the bottom surface 30b face opposite sides
  • the side faces 30c and 30d face opposite sides
  • the side faces 30e and 30f also face opposite sides.
  • Sides 30c-30f are perpendicular to top surface 30a and bottom surface 30b.
  • the direction perpendicular to the top surface 30a and the bottom surface 30b is the stacking direction of the plurality of dielectric layers and the plurality of conductor layers. In FIGS. 5 and 6, this stacking direction is indicated by an arrow with a symbol T.
  • FIG. The top surface 30a and the bottom surface 30b are located at both ends in the stacking direction T. As shown in FIG.
  • the laminate 30 includes a body portion 30A that constitutes the main portion of the electronic component 1, and a support substrate 30B that supports the body portion 30A.
  • the body portion 30A and the support substrate 30B are arranged in the stacking direction T.
  • the main body portion 30A has a top surface, a bottom surface, and four side surfaces that constitute the outer peripheral portion of the main body portion 30A.
  • the support substrate 30B has a top surface, a bottom surface, and four side surfaces that constitute the outer periphery of the support substrate 30B.
  • the upper surface of the main body part 30A and the bottom surface of the support substrate 30B face each other.
  • the bottom surface of the body portion 30A constitutes the bottom surface 30b of the laminate 30.
  • the upper surface of the support substrate 30B constitutes the upper surface 30a of the laminate 30.
  • the electronic component 1 further includes first to fifth terminals 41, 42, 43, 44, and 45 provided on the body portion 30A.
  • the first to fifth terminals 41 to 45 are arranged on the bottom surface of the main body 30A, that is, on the bottom surface 30b of the laminate 30.
  • a first terminal 41 corresponds to the first input/output port 11 .
  • a second terminal 42 corresponds to the second input/output port 12 .
  • a third terminal 43 corresponds to the third input/output port 13 .
  • the fourth and fifth terminals 44, 45 are each connected to ground.
  • FIG. The body portion 30A includes three laminated dielectric layers. Hereinafter, these three dielectric layers are referred to as the first to third dielectric layers in order from the upper surface side of the body portion 30A. Reference numerals 31 to 33 denote the first to third dielectric layers. In FIG. 7, the first to third dielectric layers 31 to 33 are drawn apart from each other along the stacking direction T (see FIGS. 5 and 6).
  • Each of the first to third dielectric layers 31 to 33 has a pattern formation surface.
  • the third dielectric layer 33 has a terminal forming surface located opposite to the pattern forming surface.
  • FIG. 8 shows the pattern formation surface of the first dielectric layer 31 .
  • FIG. 9 shows the patterned surface of the second dielectric layer 32 .
  • FIG. 10 shows the pattern formation surface of the third dielectric layer 33 .
  • FIG. 11 shows the terminal forming surface of the third dielectric layer 33 .
  • conductor layers 101 , 102 , 103 , 104 and 105 and conductor layers 111 , 112 and 113 for the first circuit 21 are formed on the pattern formation surface of the first dielectric layer 31 .
  • conductor layers 121, 122, and 123 for the second circuit 22 conductor layers 131, 132, and 135 for the third circuit 23, a conductor layer 136 for the resistive element, and a conductor layer for the matching circuit 24.
  • 141, 142, 143 are formed.
  • Each of the conductor layers 111, 112, 121, 122, 135, 136, 141, 142 has a first end and a second end located on opposite sides.
  • a first end of each of conductor layers 111 and 112 is connected to conductor layer 113 .
  • a first end of each of conductor layers 121 and 122 is connected to conductor layer 123 .
  • a first end of the conductor layer 135 is connected to the conductor layer 131 .
  • a first end of the conductor layer 141 is connected to the conductor layer 104 .
  • a first end of the conductor layer 142 is connected to the conductor layer 143 .
  • T101, T102, T103, T104, T105, T106, T107, T109, T110, T112, T115, T118, T119, T120, T121, T122, and T123 are formed in the dielectric layer 31.
  • the through holes T101-T105 are connected to the conductor layers 101-105, respectively.
  • the through hole T106 is connected to a portion of the conductor layer 111 near the second end.
  • the through hole T107 is connected to a portion of the conductor layer 112 near the second end.
  • the through hole T109 is connected to a portion of the conductor layer 121 near the second end.
  • the through hole T110 is connected to a portion of the conductor layer 122 near the second end.
  • Through hole T112 is connected to conductor layer 131 .
  • Through hole T115 is connected to conductor layer 132 .
  • the through hole T118 is connected to a portion of the conductor layer 135 near the second end.
  • the through hole T119 is connected to a portion of the conductor layer 136 near the first end.
  • the through hole T120 is connected to a portion of the conductor layer 136 near the second end.
  • the through hole T121 is connected to a portion of the conductor layer 141 near the second end.
  • the through hole T122 is connected to a portion of the conductor layer 142 near the second end.
  • the through hole T123 is connected to a portion of the conductor layer 142 near the first end.
  • the pattern formation surface of the second dielectric layer 32 includes a conductor layer 213 for the first circuit 21, a conductor layer 223 for the second circuit 22, and a third conductor layer 213. Conductive layers 231, 232, 233, 234 for the circuit 23 and a conductive layer 243 for the matching circuit 24 are formed.
  • T201, T202, T203, T204, T205, T206, T207, T208, T209, T210, T211, T212, T213, T214, T215, T216, T217, T218, T219, T220 are provided in the dielectric layer 32.
  • T221, T222, T223 and T224 are formed.
  • the through holes T201 to T207, T209, T210, T212, T215, T218 to T223 are connected to the through holes T101 to T107, T109, T110, T112, T115, T118 to T123 formed in the first dielectric layer 31, respectively. It is connected.
  • the through hole T208 is connected to the conductor layer 213.
  • Through hole T211 is connected to conductor layer 223 .
  • Through hole T213 is connected to conductor layer 231 .
  • Through hole T214 is connected to conductor layer 232 .
  • Through hole T216 is connected to conductor layer 233 .
  • Through hole T217 is connected to conductor layer 234 .
  • Through hole T224 is connected to conductor layer 243 .
  • conductor layers 301 , 302 , 303 , 304 and 305 and conductor layers 311 , 312 and 313 for the first circuit 21 are formed on the pattern formation surface of the third dielectric layer 33 .
  • the conductor layer 314, the conductor layers 321, 322, 323 for the second circuit 22, the conductor layers 331, 332, 333, 334, 335 for the third circuit 23, the conductor layer 337, and the matching circuit 24 conductor layers 341, 342, and 343 are formed.
  • Conductor layers 313 and 323 are connected to conductor layer 305 .
  • the conductor layer 331 is connected to the conductor layer 302 .
  • the conductor layer 333 is connected to the conductor layer 303 .
  • the conductor layer 343 is connected to the conductor layer 301 .
  • Each of the conductor layers 311, 312, 314, 321, 322, 335, 341, 342 has a first end and a second end located on opposite sides.
  • a first end of the conductor layer 311 is connected to a first end of the conductor layer 321 .
  • a first end of the conductor layer 312 is connected to the conductor layer 331 .
  • a first end of the conductor layer 314 is connected to the conductor layer 313 .
  • a second end of the conductor layer 314 is connected to a portion of the conductor layer 342 near the first end.
  • a first end of the conductor layer 322 is connected to the conductor layer 333 .
  • a first end of the conductor layer 341 is connected to the conductor layer 301 .
  • a first end of the conductor layer 342 is connected to the conductor layer 304 .
  • the through holes T201-T205 formed in the second dielectric layer 32 are connected to the conductor layers 301-305, respectively.
  • broken lines indicate connection positions of through holes T206 to T224 formed in the dielectric layer 32 of the second layer.
  • the through hole T206 is connected to a portion of the conductor layer 311 near the second end.
  • the through hole T207 is connected to a portion of the conductor layer 312 near the second end.
  • Through hole T208 is connected to conductor layer 313 .
  • the through hole T209 is connected to a portion of the conductor layer 321 near the second end.
  • the through hole T210 is connected to a portion of the conductor layer 322 near the second end.
  • Through hole T211 is connected to conductor layer 323 .
  • the through hole T212 is connected to the conductor layer 337.
  • Through hole T213 is connected to conductor layer 331 .
  • the through holes T214 and T219 are connected to the conductor layer 332 at positions different from each other.
  • the through hole T215 is connected to a portion of the conductor layer 335 near the first end.
  • Through hole T216 is connected to conductor layer 333 .
  • the through holes T217 and T220 are connected to the conductor layer 334 at positions different from each other.
  • the through hole T218 is connected to a portion of the conductor layer 335 near the second end.
  • the through hole T221 is connected to a portion of the conductor layer 341 near the second end.
  • the through hole T222 is connected to a portion of the conductor layer 342 near the second end.
  • the through hole T223 is connected to a portion of the conductor layer 311 near the second end.
  • Through hole T224 is connected to conductor layer 343 .
  • Through holes T301, T302, T303, T304, and T305 are formed in the dielectric layer 33.
  • the through holes T301-T305 are connected to the conductor layers 301-305, respectively.
  • the first to fifth terminals 41 to 45 are formed on the terminal forming surface of the third dielectric layer 33 .
  • dashed lines indicate connection positions of the through holes T301 to T305.
  • the through holes T301-T305 are connected to the first to fifth terminals 41-45, respectively.
  • the laminate 30 shown in FIG. 5 is supported by the first to third dielectric layers 31 to 33 so that the terminal forming surface of the third dielectric layer 33 is the bottom surface 30b of the laminate 30. It is laminated on the bottom surface of the substrate 30B.
  • the electronic component 1 may include an insulating layer (not shown) interposed between the first dielectric layer 31 of the main body portion 30A and the support substrate 30B.
  • the first inductor L11 is composed of conductor layers 111 and 311 connected to each other by through holes T106 and T206.
  • the first inductor L12 is composed of conductor layers 112 and 312 connected to each other by through holes T107 and T207.
  • the first capacitor C11 is composed of conductor layers 113 and 213 and a dielectric layer 31 between the conductor layers 113 and 213. As shown in FIG.
  • the second inductor L21 is composed of conductor layers 121 and 321 connected to each other by through holes T109 and T209.
  • the second inductor L22 is composed of conductor layers 122 and 322 connected to each other by through holes T110 and T210.
  • the second capacitor C21 is composed of the conductor layers 123 and 223 and the dielectric layer 31 between the conductor layers 123 and 223. As shown in FIG.
  • the third capacitor C31 is composed of conductor layers 131 and 231 and a dielectric layer 31 between the conductor layers 131 and 231.
  • the third capacitor C32 is composed of the conductor layers 131 and 232 and the dielectric layer 31 between the conductor layers 131 and 232.
  • the fourth capacitor C33 is composed of the conductor layers 132 and 233 and the dielectric layer 31 between the conductor layers 132 and 233.
  • the fourth capacitor C34 is composed of the conductor layers 132 and 234 and the dielectric layer 31 between the conductor layers 132 and 234.
  • the third inductor L31 is composed of conductor layers 135 and 335 connected to each other by through holes T118 and T228.
  • the resistance element R31 is composed of the conductor layer 136. As shown in FIG.
  • the matching circuit capacitor C41 is composed of the conductor layers 143 and 243 and the dielectric layer 31 between the conductor layers 143 and 243 .
  • the matching circuit inductor L41 is composed of conductor layers 141 and 341 connected to each other by through holes T121 and T221.
  • the matching circuit inductor L42 is composed of conductor layers 142 and 342 connected to each other by through holes T122 and T222.
  • Electronic component 1 is a distributor and combiner.
  • One of the key parameters characterizing splitters and combiners is isolation.
  • the definition of the isolation of the electronic component 1 is as follows. Let P23 be the power of the signal output from the third input/output port 13 when a high-frequency signal of power P20 is input to the second input/output port 12 . Isolation I is defined by the following equation (1).
  • the isolation I is preferably -10 dB or less, for example.
  • a circuit configuration having a complex conjugate relationship with each of the first and second circuits 21 and 22 is provided between the second input/output port 12 and the third input/output port 13 .
  • 3 circuits 23 are provided.
  • the effects of the present embodiment will be described below with reference to simulation results.
  • the model of the first example is a model of the electronic component 1 according to this embodiment.
  • the comparative model is a model of the comparative electronic component 51, which is a typical Wilkinson type divider and combiner.
  • FIG. 12 is a circuit diagram showing the circuit configuration of the electronic component 51 of the comparative example.
  • the electronic component 51 of the comparative example includes a first input/output port 11, a second input/output port 12, a third input/output port 13, inductors L51 and L52, a capacitor C51, and a resistance element R51.
  • I have.
  • Inductor L51 is provided between first input/output port 11 and second input/output port 12 .
  • Inductor L52 is provided between first input/output port 11 and third input/output port 13 .
  • a resistance element R51 is provided between the second input/output port 12 and the third input/output port 13 .
  • Capacitor C51 has one end connected to one end of each of inductor L51 and resistance element R51, and the other end connected to the other end of each of inductor L51 and resistance element R51.
  • the isolation, the insertion loss, the reflection loss of the first input/output port 11, and the reflection loss of the second input/output port 12 were calculated for each of the model of the first embodiment and the model of the comparative example. asked.
  • the definitions of the insertion loss and reflection loss of the electronic component 1 are as follows.
  • P11 is the power of the signal reflected by the first input/output port 11
  • P11 is the power of the signal output from the second input/output port 12.
  • P12 the power of the signal reflected by the second input/output port 12
  • the power of the signal reflected by the second input/output port 12 is output from the first input/output port 11 with power P22.
  • the insertion loss IL, the return loss RL1 of the first input/output port 11, and the return loss RL2 of the second input/output port 12 are defined by the following equations (2) to (4), respectively.
  • the definitions of the isolation and insertion loss of the electronic component 51 of the comparative example, the return loss of the first input/output port 11 and the return loss of the second input/output port 12 are the isolation I of the electronic component 1, the insertion loss IL, It is the same as the definition of the return loss RL1 of the first input/output port 11 and the return loss RL2 of the second input/output port 12 .
  • FIG. 13 is a characteristic diagram showing frequency characteristics of isolation in the model of the comparative example.
  • the horizontal axis is frequency and the vertical axis is isolation.
  • the isolation was -10 dB or less when the frequency was within the range of 4729 to 5304 MHz. Therefore, the bandwidth at which the isolation was -10 dB or less was 575 MHz. Also, the relative bandwidth, which is the value obtained by dividing the bandwidth by the center frequency, was 11.5%.
  • FIG. 14 is a characteristic diagram showing frequency characteristics of insertion loss in the model of the comparative example.
  • the horizontal axis is frequency and the vertical axis is insertion loss. Denoting the insertion loss as -x (dB), the value of x was 3.54 at 5000 MHz.
  • FIG. 15 is a characteristic diagram showing frequency characteristics of return loss of the first input/output port 11 in the model of the comparative example.
  • FIG. 16 is a characteristic diagram showing frequency characteristics of return loss of the second input/output port 12 in the model of the comparative example.
  • the horizontal axis is frequency
  • the vertical axis is reflection loss.
  • the value of r1 was 9.56 at 2400 MHz, 9.52 at 5000 MHz, and 9.50 at 6000 MHz.
  • the reflection loss of the second input/output port 12 is expressed as ⁇ r2 (dB)
  • the value of r2 is 9.66 at 2400 MHz, 15.28 at 5000 MHz, and 11.1 at 6000 MHz. rice field.
  • FIG. 17 is a characteristic diagram showing frequency characteristics of isolation in the model of the first embodiment.
  • the horizontal axis is frequency and the vertical axis is isolation.
  • the isolation was -10 dB or less when the frequency ranged from 2015 to 8228 MHz. Therefore, the bandwidth at which the isolation was -10 dB or less was 6213 MHz. Also, the relative bandwidth, which is the value obtained by dividing the bandwidth by the center frequency, was 121.3%.
  • FIG. 18 is a characteristic diagram showing frequency characteristics of insertion loss in the model of the first embodiment.
  • the horizontal axis is frequency and the vertical axis is insertion loss.
  • the value of x was 3.52 at 2400 MHz and 3.34 at 6000 MHz.
  • FIG. 19 is a characteristic diagram showing frequency characteristics of return loss of the first input/output port 11 in the model of the first embodiment.
  • FIG. 20 is a characteristic diagram showing frequency characteristics of return loss of the second input/output port 12 in the model of the first embodiment.
  • the horizontal axis is frequency and the vertical axis is reflection loss. Denoting the return loss of the first input/output port 11 as -r1 (dB), the value of r1 was 18.05 at 2400 MHz, 19.27 at 5000 MHz, and 29.86 at 6000 MHz.
  • the reflection loss of the second input/output port 12 is represented as -r2 (dB)
  • the value of r2 is 19.27 at 2400 MHz, 29.41 at 5000 MHz, and 28.93 at 6000 MHz. rice field.
  • the bandwidth at which the isolation is ⁇ 10 dB or less in the model of the first embodiment is 10.8 times the bandwidth at which the isolation is ⁇ 10 dB or less in the model of the comparative example. I know it will double.
  • the frequency band in which the isolation is equal to or less than a predetermined magnitude.
  • the model of the first embodiment has practically sufficient characteristics in a wide frequency band of, for example, 2400 to 6000 MHz.
  • electronic component 1 can be used in a wide frequency band.
  • the electronic component 51 of the comparative example as a method of making the bandwidth at which the isolation is ⁇ 10 dB or less equal to the width of the electronic component 1 according to the present embodiment, for example, Japanese Patent Application Laid-Open No. 2000-77873 As described in the publication, it is conceivable to connect a plurality of stages (for example, 10 stages or more) of circuit portions composed of inductors L51 and L52, capacitor C51 and resistance element R51 in cascade connection. However, if it does so, the electronic component 51 will become large. In contrast, according to the present embodiment, it is possible to widen the frequency band in which the isolation is equal to or less than a predetermined level without increasing the size of the electronic component 1 .
  • FIG. 21 is a block diagram showing the configuration of the electronic component according to this embodiment.
  • FIG. 22 is a circuit diagram showing the circuit configuration of the electronic component according to this embodiment.
  • the configuration of the electronic component 61 according to the present embodiment is the same as the configuration of the electronic component 1 according to the first embodiment, except that the matching circuit 24 is not provided.
  • the first input/output port 11 is connected to the node ND.
  • isolation, insertion loss, reflection loss of the first input/output port 11, and second A return loss of the input/output port 12 was obtained.
  • the definitions of the isolation and insertion loss of the electronic component 61 according to the present embodiment, the return loss of the first input/output port 11 and the return loss of the second input/output port 12 are the same as in the first embodiment.
  • the definitions of the isolation I, the insertion loss IL, the return loss RL1 of the first input/output port 11, and the return loss RL2 of the second input/output port 12 of the electronic component 1 are the same.
  • FIG. 23 is a characteristic diagram showing frequency characteristics of isolation in the model of the second embodiment.
  • the horizontal axis is frequency and the vertical axis is isolation.
  • the isolation was -10 dB or less when the frequency was within the range of 1805 to 7983 MHz. Therefore, the bandwidth at which the isolation was -10 dB or less was 6178 MHz. Also, the relative bandwidth, which is the value obtained by dividing the bandwidth by the center frequency, was 126.2%.
  • FIG. 24 is a characteristic diagram showing frequency characteristics of insertion loss in the model of the second embodiment.
  • the horizontal axis is frequency and the vertical axis is insertion loss.
  • the value of x was 3.57 at 2400 MHz and 3.28 at 6000 MHz.
  • FIG. 25 is a characteristic diagram showing frequency characteristics of return loss of the first input/output port 11 in the model of the second embodiment.
  • FIG. 26 is a characteristic diagram showing frequency characteristics of return loss of the second input/output port 12 in the model of the second embodiment.
  • the horizontal axis is frequency and the vertical axis is reflection loss. Denoting the return loss of the first input/output port 11 as ⁇ r1 (dB), the value of r1 was 10.66 at 2400 MHz, 17.03 at 5000 MHz, and 39.21 at 6000 MHz.
  • the reflection loss of the second input/output port 12 is represented as -r2 (dB)
  • the value of r2 is 11.62 at 2400 MHz, 22.65 at 5000 MHz, and 29.34 at 6000 MHz. rice field.
  • the bandwidth at which the isolation is -10 dB or less in the model of the second embodiment is - It can be seen that it is almost the same as the bandwidth of 10 dB or less.
  • the model of the second embodiment has practically sufficient characteristics in a wide frequency band of 2400 to 6000 MHz, for example.
  • electronic component 61 can be used in a wide frequency band.
  • An electronic component 71 according to the present embodiment differs from electronic component 61 according to the second embodiment in the following points.
  • An electronic component 71 according to the present embodiment includes a first circuit 26, a second circuit 27 and a third circuit 28 instead of the first to third circuits 21 to 23 in the second embodiment. I have it.
  • the circuit configuration arrangement of the first to third circuits 26 to 28 in the electronic component 71 corresponds to the circuit configuration arrangement of the first to third circuits 21 to 23 in the electronic component 61 according to the second embodiment. is the same as
  • the third circuit 28 has a circuit configuration that has a complex conjugate relationship with each of the first and second circuits 26 and 27 .
  • the functions of the first through third circuits 26-28 are the same as the functions of the first through third circuits 21-23 in the second embodiment, respectively.
  • the first circuit 26 includes at least one first capacitor provided on a first path P1 connecting the first input/output port 11 and the second input/output port 12, and the first path P1. and at least one first inductor coupled to ground.
  • the second circuit 27 includes at least one second capacitor provided on a second path P2 connecting the first input/output port 11 and the third input/output port 13, and the second path P2. and at least one second inductor coupled to ground.
  • the third circuit 23 comprises at least one third inductor connected in series with at least one first capacitor and at least one second inductor connected in series with at least one second capacitor. 4 inductors and at least one third capacitor.
  • the third circuit 23 further includes a resistive element R81. At least one third capacitor and resistive element R81 are provided in parallel between the at least one third inductor and the at least one fourth inductor.
  • the circuit configuration of the third circuit 28 is symmetrical about at least one third capacitor and resistor element R81.
  • the first circuit 26 includes two first capacitors C61 and C62 and one first inductor L61.
  • One end of the first capacitor C61 is connected to the node ND.
  • the other end of the first capacitor C61 is connected to one end of the first capacitor C62 and one end of the first inductor L61.
  • the other end of the first capacitor C62 is connected to the second input/output port 12 .
  • the other end of the first inductor L61 is connected to the ground.
  • the configuration of the second circuit 27 is the same as the configuration of the first circuit 26. That is, the second circuit 27 includes two second capacitors C71 and C72 and one second inductor L71. One end of the second capacitor C71 is connected to the node ND. The other end of the second capacitor C71 is connected to one end of the second capacitor C72 and one end of the second inductor L71. The other end of the second capacitor C72 is connected to the third input/output port 13. The other end of the second inductor L71 is connected to the ground.
  • the third circuit 28 includes two third inductors L81, L82 connected in series with the first capacitors C61, C62 and two inductors L81, L82 connected in series with the second capacitors C71, C72. It includes fourth inductors L83, L84 and one third capacitor C81.
  • One end of the third inductor L81 is connected to the other end of the first capacitor C62 and the second input/output port 12 .
  • the other end of the third inductor L81 is connected to one end of the third inductor L82 and one end of the third capacitor C81.
  • One end of the fourth inductor L83 is connected to the other end of the second capacitor C72 and the third input/output port 13 .
  • the other end of the fourth inductor L83 is connected to one end of the fourth inductor L84 and the other end of the third capacitor C81.
  • the other end of the third inductor L82 is connected to one end of the resistance element R81.
  • the other end of the fourth inductor L84 is connected to the other end of the resistive element R81.
  • the electronic component 71 is provided between the first input/output port 11 and the first and second circuits 26 and 27 in terms of circuit configuration, similarly to the electronic component 1 according to the first embodiment.
  • a matching circuit may be provided.
  • Other configurations, functions and effects of this embodiment are the same as those of the first or second embodiment.
  • FIG. 28 is a block diagram showing the configuration of an electronic component according to this embodiment.
  • FIG. 29 is a circuit diagram showing the circuit configuration of the electronic component according to this embodiment.
  • the configuration of electronic component 401 according to the present embodiment is basically the same as the configuration of electronic component 1 according to the first embodiment. Specifically, the electronic component 401 includes first to third input/output ports 11 to 13, first to third circuits 21 to 23, and a matching circuit 24. FIG.
  • the configurations of the first to third circuits 21 to 23 and matching circuit 24 are the same as in the first embodiment except for the following points.
  • the first circuit 21 and the second circuit 22 are connected by a plurality of paths that do not pass through the third circuit 23 .
  • the first circuit 21 and the second circuit 22 are connected by one path that passes through the node ND and another path that does not pass through the node ND and the third circuit 23.
  • the first capacitor C11 of the first circuit 21 and the second capacitor C21 of the second circuit 22 are connected to each other.
  • a path connecting the first capacitor C11 and the second capacitor C21 corresponds to the above-described "another path that does not pass through the node ND and the third circuit 23".
  • the third circuit 23 includes two inductors L31A and L31B connected in series and two resistors connected in series instead of the third inductor L31 and the resistor element R31 in the first embodiment. It includes elements R31A and R31B. One end of the inductor L31A is connected to one end of each of the third capacitors C31 and C32. One end of the inductor L31B is connected to one end of each of the fourth capacitors C33 and C34. The other ends of inductors L31A and L31B are connected to each other.
  • One end of the resistance element R31A is connected to the other end of the third capacitor C32.
  • One end of the resistance element R31B is connected to the other end of the fourth capacitor C34.
  • the other ends of the resistance elements R31A and R31B are connected to each other.
  • isolation, insertion loss, reflection loss of the first input/output port 11, and second A return loss of the input/output port 12 was obtained.
  • the definitions of isolation, insertion loss, reflection loss of the first input/output port 11, and reflection loss of the second input/output port 12 of the electronic component 1 according to the present embodiment are the same as those of the first embodiment.
  • the definitions of the isolation I, the insertion loss IL, the return loss RL1 of the first input/output port 11, and the return loss RL2 of the second input/output port 12 of the electronic component 1 are the same.
  • FIG. 30 is a characteristic diagram showing frequency characteristics of isolation in the model of the third embodiment.
  • the horizontal axis is frequency and the vertical axis is isolation.
  • the isolation was -10 dB or less when the frequency was in the range of 3574 to 5719 MHz. Therefore, the bandwidth at which the isolation was -10 dB or less was 2145 MHz. Also, the relative bandwidth, which is the value obtained by dividing the bandwidth by the center frequency, was 46.2%.
  • FIG. 31 is a characteristic diagram showing frequency characteristics of insertion loss in the model of the third embodiment.
  • the horizontal axis is frequency and the vertical axis is insertion loss.
  • the value of x was 3.62 at 3574 MHz and 3.55 at 5179 MHz.
  • FIG. 32 is a characteristic diagram showing frequency characteristics of return loss of the first input/output port 11 in the model of the third embodiment.
  • FIG. 33 is a characteristic diagram showing frequency characteristics of return loss of the second input/output port 12 in the model of the third embodiment.
  • the horizontal axis is frequency and the vertical axis is reflection loss. Denoting the return loss of the first input/output port 11 as -r1 (dB), the value of r1 was 13.17 at 3574 MHz and 11.13 at 5179 MHz. Also, if the reflection loss of the second input/output port 12 is expressed as -r2 (dB), the value of r2 was 20.09 at 3574 MHz and 21.83 at 5179 MHz.
  • the bandwidth at which the isolation is -10 dB or less in the model of the third embodiment is the same as the bandwidth at which the isolation is -10 dB or less in the model of the comparative example described in the first embodiment. It can be seen that the bandwidth is wider than the As described above, according to the present embodiment, it is possible to widen the frequency band in which the isolation is equal to or less than a predetermined magnitude. Also, from the results shown in FIGS. 31 to 33, it can be seen that the model of the third embodiment has practically sufficient characteristics in a wide frequency band of 3574 to 5719 MHz, for example. Thus, according to this embodiment, electronic component 401 can be used in a wide frequency band.
  • the electronic component 401 according to the present embodiment does not need to be provided with the matching circuit 24, like the electronic component 61 according to the second embodiment.
  • Other configurations, functions and effects of this embodiment are the same as those of the first or second embodiment.
  • FIG. 34 is a block diagram showing the configuration of the electronic component according to this embodiment.
  • FIG. 35 is a circuit diagram showing the circuit configuration of the electronic component according to this embodiment.
  • the configuration of the electronic component 501 according to this embodiment differs from the configuration of the electronic component 401 according to the fourth embodiment in the following points.
  • Electronic component 501 includes first to third input/output ports 11 to 13, first to third circuits 21 to 23 and matching circuit 24, as well as fourth input/output port 14 and fourth circuit 524. and a fifth circuit 525 .
  • the fourth circuit 524 is provided between the first input/output port 11 and the fourth input/output port 14 in terms of circuit configuration.
  • the fourth circuit 524 is a characteristic impedance conversion circuit used to adjust the impedance of the fourth circuit 524 to a predetermined value (eg, 50 ⁇ ) like the first to third circuits 21-23.
  • the second circuit 22 is connected to the first circuit 21 by a plurality of paths that do not pass through the third circuit 23, and is connected to the fourth circuit 21 by a plurality of paths that do not pass through the fifth circuit 525. is connected to the circuit 524 of the Especially in this embodiment, the second circuit 22 and the fourth circuit 524 are connected by one path that passes through the node ND and another path that does not pass through the node ND and the fifth circuit 525. There is None of the first, second and fourth circuits 21, 22, 524 are connected to ground.
  • the configuration of the fourth circuit 524 is similar to the configuration of the first and second circuits 21 and 22. That is, the fourth circuit 524 includes two inductors L241 and L242 and one capacitor C241. One end of the inductor L241 is connected to the node ND. The other end of the inductor L241 is connected to one end of the inductor L242 and one end of the capacitor C241. The other end of inductor L242 is connected to fourth input/output port 14 . The other end of the capacitor C241 is connected to the connection point between the first capacitor C11 of the first circuit 21 and the second capacitor C21 of the second circuit 22 .
  • the second capacitor C21 of the second circuit 22 and the capacitor C241 of the fourth circuit 524 are connected to each other.
  • a path connecting the second capacitor C21 and the capacitor C241 corresponds to the above-described "another path that does not pass through the node ND and the fifth circuit 525".
  • the fifth circuit 525 is provided between the third input/output port 13 and the fourth input/output port 14 in terms of circuit configuration. As with the third circuit 23, the fifth circuit 525 operates when a signal is input to one of the third input/output port 13 and the fourth input/output port 14. It is a signal absorption circuit for absorbing the signal flowing through the other of the fourth input/output ports 14 .
  • the fifth circuit 525 has a circuit configuration that has a complex conjugate relationship with each of the second and fourth circuits 22 and 524 . That is, the elements forming the fifth circuit 525 are provided in the fifth circuit 525 so as to have a complex conjugate relationship with the elements forming each of the second and fourth circuits 22 and 524. there is
  • the electronic component 1 further comprises a first subcircuit 511, a second subcircuit 512, and a third subcircuit 513.
  • the first through third subcircuits 511-513 are connected together.
  • the third circuit 23 is composed of first and second subcircuits 511 and 512 .
  • the fifth circuit 525 is made up of second and third subcircuits 512,513.
  • a second sub-circuit 512 is used for both the third circuit 23 and the fifth circuit 525 .
  • the first subcircuit 511 includes two capacitors C311 and C312 connected in series with the first inductors L11 and L12, an inductor L31A, and a resistive element R31A.
  • the second subcircuit 512 includes two capacitors C321, C322 connected in series with second inductors L21, L22, an inductor L31B, and a resistive element R31B.
  • the third subcircuit 513 includes two capacitors C331, C332 connected in series with inductors L241, L242, an inductor L31C, and a resistive element R31C.
  • Capacitors C311 and C312 correspond to the third capacitors C31 and C32 in the fourth embodiment, respectively, and capacitors C321 and C322 correspond to the fourth capacitors C33 and C34 in the fourth embodiment, respectively. do.
  • One end of the capacitor C311 is connected to the first inductor L12 and the second input/output port 12.
  • the other end of the capacitor C311 is connected to one end of the capacitor C312 and one end of the inductor L31A.
  • One end of the capacitor C321 is connected to the second inductor L22 and the third input/output port 13 .
  • the other end of the capacitor C321 is connected to one end of the capacitor C322 and one end of the inductor L31B.
  • One end of the capacitor C331 is connected to the inductor L242 and the fourth input/output port 14 .
  • the other end of the capacitor C331 is connected to one end of the capacitor C332 and one end of the inductor L31C.
  • the other ends of inductors L31A, L31B, and L341C are connected to each other.
  • the other end of the capacitor C312 is connected to one end of the resistance element R31A.
  • the other end of the capacitor C322 is connected to one end of the resistance element R31B.
  • the other end of the capacitor C332 is connected to one end of the resistance element R31C.
  • the other ends of the resistance elements R31A, R31B, and R31C are connected to each other.
  • the third circuit 23 includes capacitors C311, C312, C321, C322, inductors L31A, L31B, and resistance elements R31A, R31B.
  • the fifth circuit 525 includes capacitors C321, C322, C331, C332, inductors L31B, L31C, and resistive elements R31B, R31C. Capacitors C321 and C322, inductor L31B and resistive element R31B are used in both third circuit 23 and fifth circuit 525.
  • electronic component 501 according to the present embodiment includes second circuit 22, fourth circuit 524, and fifth circuit 525.
  • Second circuit 22 is the "first circuit” of the present invention.
  • the fourth circuit 524 corresponds to the other of the "first circuit” and the “second circuit” of the present invention
  • the fifth circuit 525 corresponds to the "second circuit” of the present invention. It can also be regarded as corresponding to the "third circuit”.
  • the electronic component 501 according to the present embodiment includes two one of the "first circuit” and the "second circuit”, and the other of the "first circuit” and the “second circuit” is It can be regarded as an electronic component with one and two "third circuits”.
  • the present invention is not limited to the above embodiments, and various modifications are possible.
  • the number of input/output ports on the branch side and the number and arrangement of inductors and capacitors in each circuit are not limited to the examples shown in the respective embodiments, and are arbitrary as long as the requirements of the claims are satisfied.
  • the number of input/output ports on the branch side is not limited to two or three, and may be four or more.
  • the electronic component of the present invention may include other circuits such as filters in addition to the configuration shown in FIG. 1 or FIG.
  • at least one of the first to third input/output ports 11 to 13 may be provided inside the laminate 30 .
  • first to third circuits of the present invention are not limited to distributors and combiners, but can be applied to electronic components having various functions such as splitters, shunts, mixers, splitters, dividers, combiners, 3 dB hybrids, and the like. can be applied.
  • the electronic component of the present invention is not limited to the laminate 30 described with reference to FIGS. It can be constructed using discrete elements, namely chip capacitors, chip inductors and chip resistors.
  • the first circuit 26 and the second circuit 27 replace the third circuit 28 in the same manner as the first and second circuits 21 and 22 in the fourth embodiment. It may be connected by multiple routes that do not go through. Specifically, the first inductor L61 of the first circuit 27 and the second inductor L71 of the second circuit 27 may be connected to each other. Neither the first circuit 26 nor the second circuit 27 need be grounded.
  • the first, second and fourth circuits 21, 22, 524 are all similar to the first and second circuits 21, 22 in the first embodiment. May be connected to ground. In this case, the first capacitor C11 of the first circuit 21, the second capacitor C21 of the second circuit 22, and the capacitor C241 of the fourth circuit 524 may not be connected to each other.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Filters And Equalizers (AREA)

Abstract

電子部品１は、第１の入出力ポート１１と、第２の入出力ポート１２と、第３の入出力ポート１３と、第１の入出力ポート１１と第２の入出力ポート１２との間に設けられた特性インピーダンス変換回路である第１の回路２１と、第１の入出力ポート１１と第３の入出力ポート１３との間に設けられた特性インピーダンス変換回路である第２の回路２２と、第２の入出力ポート１２と第３の入出力ポート１３との間に設けられ、第１および第２の回路２１，２２の各々と複素共役の関係になる回路構成を有する第３の回路２３とを備えている。

Description

電子部品および通信機器
　本発明は、通信機器に用いられる電子部品、ならびに通信機器に関する。
　近年、携帯電話機、携帯型情報端末および人体装着型端末等の携帯型の無線通信機器に限らず、自動車、飛翔体およびその他の輸送用機器、ならびに、交通信号装置、家庭用電気機器、産業用装置、測定装置等、様々な機器が無線通信機能を有するようになっている。このような機器の普及によって、機器、装置およびセンサ等の様々な物が無線通信を介して接続されるようになっている。また、このような機器の中には、放送受信機能を有する機器もある。
　無線通信機能と放送受信機能を有する通信機器には、無線通信の安定化および放送受信の安定化のために、複数のアンテナを備えたものがある。複数のアンテナを備えた通信機器に用いられる電子部品の１つに、分配および合成器がある。分配および合成器は、信号を複数のアンテナに分配するために用いられたり、複数のアンテナが受信した複数の信号を合成するために用いられたりする。
　日本国特開平７－１０６８９８号公報、日本国特開２００１－９４３１６号公報および日本国特開２００８－１７２３５８号公報には、高周波信号を分配および合成する分配および合成器が記載されている。日本国特開２０００－７７８７３号公報には、大電力の高周波信号を分配および合成する大電力分配・合成器が記載されている。また、日本国特開２０００－７７８７３号公報には、２つの分布定数線路と抵抗とを備えるウィルキンソン回路を８段縦続接続することによって、大電力分配・合成器を広帯域化することが記載されている。
　無線通信機能と放送受信機能を有する通信機器には、小型化、薄形化、高性能化の要求が強く、通信機器に用いられる電子部品にも、小型化、薄形化、高性能化が要求されている。一方、無線通信の高速化および高機能化、ならびに放送の高速化および高機能化のために、信号の帯域幅を従来よりも拡張した無線通信方式および放送方式の開発が進められている。そのため、通信機器ならびに通信機器に用いられる電子部品には、複数の無線通信方式および複数の放送方式への対応と、広帯域化が要求されている。
　従来の分配および合成器では、例えば、日本国特開２０００－７７８７３号公報に記載されているように、多段化することで広帯域化を実現することができる。しかし、そうすると、分配および合成器が大型化してしまう。
　本発明はかかる問題点に鑑みてなされたもので、その目的は、広い周波数帯域において使用可能な電子部品および通信機器を提供することにある。
　本発明の電子部品は、第１の入出力ポートと、第２の入出力ポートと、第３の入出力ポートと、第１の入出力ポートと第２の入出力ポートとの間に設けられた特性インピーダンス変換回路である第１の回路と、第１の入出力ポートと第３の入出力ポートとの間に設けられた特性インピーダンス変換回路である第２の回路と、第２の入出力ポートと第３の入出力ポートとの間に設けられ、第１および第２の回路の各々と複素共役の関係になる回路構成を有する第３の回路とを備えている。
　本発明の電子部品において、第１ないし第３の回路の各々は、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含んでいてもよい。この場合、第３の回路の少なくとも１つのインダクタは、第１および第２の回路の各々の少なくとも１つのキャパシタに対して複素共役の関係になるように第３の回路に設けられていてもよい。また、第３の回路の少なくとも１つのキャパシタは、第１および第２の回路の各々の少なくとも１つのインダクタに対して複素共役の関係になるように第３の回路に設けられていてもよい。
　第１ないし第３の回路の各々が少なくとも１つのインダクタと少なくとも１つのキャパシタとを含んでいる場合、第１の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第２の入出力ポートとを接続する第１の経路に設けられた第１のインダクタと、第１の経路とグランドとの間に設けられた第１のキャパシタとを含んでいてもよい。また、第２の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第３の入出力ポートとを接続する第２の経路に設けられた第２のインダクタと、第２の経路とグランドとの間に設けられた第２のキャパシタとを含んでいてもよい。また、第３の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１のインダクタに対して直列に接続された第３のキャパシタと、第２のインダクタに対して直列に接続された第４のキャパシタと、第３のインダクタとを含んでいてもよい。また、第３の回路は、更に、抵抗素子を含んでいてもよい。第３のインダクタおよび抵抗素子は、第３のキャパシタと第４のキャパシタとの間に並列に設けられていてもよい。
　また、第１ないし第３の回路の各々が少なくとも１つのインダクタと少なくとも１つのキャパシタとを含んでいる場合、第１の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第２の入出力ポートとを接続する第１の経路に設けられた第１のインダクタと、第１のキャパシタとを含んでいてもよい。また、第２の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第３の入出力ポートとを接続する第２の経路に設けられた第２のインダクタと、第２のキャパシタとを含んでいてもよい。第１のキャパシタと第２のキャパシタは、互いに接続されていてもよい。また、第３の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１のインダクタに対して直列に接続された第３のキャパシタと、第２のインダクタに対して直列に接続された第４のキャパシタと、第３のインダクタとを含んでいてもよい。また、第３の回路は、更に、抵抗素子を含んでいてもよい。第３のインダクタおよび抵抗素子は、第３のキャパシタと第４のキャパシタとの間に並列に設けられていてもよい。
　第３の回路が、第３のキャパシタ、第４のキャパシタ、第３のインダクタおよび抵抗素子を含んでいる場合、第３の回路の回路構成は、第３のインダクタおよび抵抗素子を中心として対称な構成であってもよい。
　また、本発明の電子部品において、第１の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第２の入出力ポートとを接続する第１の経路に設けられた第１のキャパシタと、第１の経路とグランドとの間に設けられた第１のインダクタとを含んでいてもよい。また、第２の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１の入出力ポートと第３の入出力ポートとを接続する第２の経路に設けられた第２のキャパシタと、第２の経路とグランドとの間に設けられた第２のインダクタとを含んでいてもよい。また、第３の回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタとして、第１のキャパシタに対して直列に接続された第３のインダクタと、第２のキャパシタに対して直列に接続された第４のインダクタと、第３のキャパシタとを含んでいてもよい。また、第３の回路は、更に、抵抗素子を含んでいてもよい。第３のキャパシタと抵抗素子は、第３のインダクタと第４のインダクタとの間に並列に設けられていてもよい。この場合、第３の回路の回路構成は、第３のキャパシタおよび抵抗素子を中心として対称な構成であってもよい。
　また、本発明の電子部品において、第１の回路と第２の回路は、それぞれ、グランドに接続されていてもよい。
　また、本発明の電子部品において、第１の回路と第２の回路は、第３の回路を経由しない複数の経路によって接続されていてもよい。この場合、第１の回路と第２の回路は、いずれも、グランドに接続されていなくてもよい。
　また、本発明の電子部品は、更に、第４の入出力ポートと、第１の入出力ポートと第４の入出力ポートとの間に設けられた特性インピーダンス変換回路である第４の回路と、第３の入出力ポートと第４の入出力ポートとの間に設けられ、第２および第４の回路の各々と複素共役の関係になる回路構成を有する第５の回路とを備えていてもよい。この場合、第２の回路は、第３の回路を経由しない複数の経路によって第１の回路に接続されると共に、第５の回路を経由しない複数の経路によって第４の回路に接続されていてもよい。
　また、本発明の電子部品は、更に、第１の入出力ポートと第１および第２の回路との間に設けられた整合回路を備えていてもよい。この場合、第１の回路、第２の回路および整合回路は、１つの節点から分岐してもよい。また、整合回路は、第１の入出力ポートと節点とを接続する第３の経路に設けられた少なくとも１つの整合回路用キャパシタと、第３の経路とグランドとの間に設けられた少なくとも１つの整合回路用インダクタとを含んでいてもよい。
　また、本発明の電子部品は、分配および合成器であってもよい。
　本発明の通信機器は、本発明の電子部品と、電子部品に接続される少なくとも１つのアンテナとを備えている。
　本発明の電子部品では、第１の入出力ポートと第２の入出力ポートとの間に第１の回路を設け、第１の入出力ポートと第３の入出力ポートとの間に第２の回路を設け、第２の入出力ポートと第３の入出力ポートとの間に、第１および第２の回路の各々と複素共役の関係になる回路構成を有する第３の回路を設けている。これにより、本発明によれば、広い周波数帯域において使用可能な電子部品および通信機器を実現することができるという効果を奏する。
本発明の第１の実施の形態に係る電子部品の構成を示すブロック図である。 本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第１の実施の形態に係る通信機器の第１の例を示すブロック図である。 本発明の第１の実施の形態に係る通信機器の第２の例を示すブロック図である。 本発明の第１の実施の形態に係る電子部品を示す斜視図である。 図５に示した電子部品の本体部の内部を示す斜視図である。 図５に示した電子部品の本体部の誘電体層、導体層およびスルーホールを示す斜視図である。 図５に示した電子部品の本体部の１層目の誘電体層のパターン形成面を示す平面図である。 図５に示した電子部品の本体部の２層目の誘電体層のパターン形成面を示す平面図である。 図５に示した電子部品の本体部の３層目の誘電体層のパターン形成面を示す平面図である。 図５に示した電子部品の本体部の３層目の誘電体層の端子形成面を示す平面図である。 比較例の電子部品の回路構成を示す回路図である。 比較例のモデルのアイソレーションの周波数特性を示す特性図である。 比較例のモデルの挿入損失の周波数特性を示す特性図である。 比較例のモデルの第１の入出力端子の反射損失の周波数特性を示す特性図である。 比較例のモデルの第２の入出力端子の反射損失の周波数特性を示す特性図である。 第１の実施例のモデルのアイソレーションの周波数特性を示す特性図である。 第１の実施例のモデルの挿入損失の周波数特性を示す特性図である。 第１の実施例のモデルの第１の入出力端子の反射損失の周波数特性を示す特性図である。 第１の実施例のモデルの第２の入出力端子の反射損失の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る電子部品の構成を示すブロック図である。 本発明の第２の実施の形態に係る電子部品の回路構成を示す回路図である。 第２の実施例のモデルのアイソレーションの周波数特性を示す特性図である。 第２の実施例のモデルの挿入損失の周波数特性を示す特性図である。 第２の実施例のモデルの第１の入出力端子の反射損失の周波数特性を示す特性図である。 第２の実施例のモデルの第２の入出力端子の反射損失の周波数特性を示す特性図である。 本発明の第３の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第４の実施の形態に係る電子部品の構成を示すブロック図である。 本発明の第４の実施の形態に係る電子部品の回路構成を示す回路図である。 第３の実施例のモデルのアイソレーションの周波数特性を示す特性図である。 第３の実施例のモデルの挿入損失の周波数特性を示す特性図である。 第３の実施例のモデルの第１の入出力端子の反射損失の周波数特性を示す特性図である。 第３の実施例のモデルの第２の入出力端子の反射損失の周波数特性を示す特性図である。 本発明の第５の実施の形態に係る電子部品の構成を示すブロック図である。 本発明の第５の実施の形態に係る電子部品の回路構成を示す回路図である。
［第１の実施の形態］
　以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の第１の実施の形態に係る電子部品の構成について説明する。図１は、本実施の形態に係る電子部品の構成を示すブロック図である。図２は、本実施の形態に係る電子部品の回路構成を示す回路図である。本実施の形態に係る電子部品１は、第１の入出力ポート１１と、第２の入出力ポート１２と、第３の入出力ポート１３と、第１の回路２１と、第２の回路２２と、第３の回路２３とを備えている。
　第１の回路２１は、回路構成上、第１の入出力ポート１１と第２の入出力ポート１２との間に設けられている。第２の回路２２は、回路構成上、第１の入出力ポート１１と第３の入出力ポート１３との間に設けられている。第３の回路２３は、回路構成上、第２の入出力ポート１２と第３の入出力ポート１３との間に設けられている。第１および第２の回路２１，２２は、それぞれ、グランドに接続される。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
　本実施の形態では特に、電子部品１は、複数の信号を分配または合成する分配および合成器である。第１および第２の回路２１，２２は、第１ないし第３の入出力ポート１１～１３の各々のインピーダンスを所定の値（例えば５０Ω）に調整するために用いられる特性インピーダンス変換回路である。
　第３の回路２３は、第２の入出力ポート１２と第３の入出力ポート１３の一方に信号が入力された場合に、第２の入出力ポート１２と第３の入出力ポート１３の他方に流れる信号を吸収するための信号吸収回路である。本実施の形態では、第３の回路２３は、第１および第２の回路２１，２２の各々と複素共役の関係になる回路構成を有している。第１および第２の回路２１，２２の各々と複素共役の関係になる回路構成とは、第１および第２の回路２１，２２の各々とはインピーダンスの虚数部の符号が反対になる回路構成である。
　ここで、第１の入出力ポート１１と第２の入出力ポート１２とを接続する経路を第１の経路Ｐ１と言い、第１の入出力ポート１１と第３の入出力ポート１３とを接続する経路を第２の経路Ｐ２と言う。また、第１の経路Ｐ１に設けられた第１の回路２１の素子を第１の回路２１の直列要素と言い、第１の経路Ｐ１とグランドとの間に設けられた第１の回路２１の素子を第１の回路２１の並列要素と言う。また、第２の経路Ｐ２に設けられた第２の回路２２の素子を第２の回路２２の直列要素と言い、第２の経路Ｐ２とグランドとの間に設けられた第２の回路２２の素子を第２の回路２２の並列要素と言う。
　本実施の形態では、以下のように、第３の回路２３を構成する素子が、第１および第２の回路２１，２２の各々を構成する素子に対して複素共役の関係になるように、第３の回路２３に設けられている。第３の回路２３では、第１の回路２１の直列要素とはインピーダンスの虚数部の符号が反対になる素子が、第１の回路２１の直列要素に対して直列に接続されている。また、第２の回路２２の直列要素とはインピーダンスの虚数部の符号が反対になる素子が、第２の回路２２の直列要素に対して直列に接続されている。また、第１および第２の回路２１，２２の各々の並列要素とはインピーダンスの虚数部の符号が反対になる素子が、第１の回路２１の直列要素とはインピーダンスの虚数部の符号が反対になる素子と第２の回路２２の直列要素とはインピーダンスの虚数部の符号が反対になる素子との間に設けられている。
　インダクタとキャパシタは、インピーダンスの虚数部の符号が互いに反対になる素子である。第１ないし第３の回路２１～２３の各々は、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含んでいる。第３の回路２３の少なくとも１つのインダクタは、第１および第２の回路２１，２２の各々の少なくとも１つのキャパシタに対して複素共役の関係になるように第３の回路２３に設けられている。第３の回路２３の少なくとも１つのキャパシタは、第１および第２の回路２１，２２の各々の少なくとも１つのインダクタに対して複素共役の関係になるように第３の回路２３に設けられている。
　本実施の形態では特に、第１の回路２１は、第１の経路Ｐ１に設けられた少なくとも１つの第１のインダクタと、第１の経路Ｐ１とグランドとの間に設けられた少なくとも１つの第１のキャパシタとを含んでいる。第２の回路２２は、第２の経路Ｐ２に設けられた少なくとも１つの第２のインダクタと、第２の経路Ｐ２とグランドとの間に設けられた少なくとも１つの第２のキャパシタとを含んでいる。
　第３の回路２３は、少なくとも１つの第１のインダクタに対して直列に接続された少なくとも１つの第３のキャパシタと、少なくとも１つの第２のインダクタに対して直列に接続された少なくとも１つの第４のキャパシタと、少なくとも１つの第３のインダクタとを含んでいる。第３の回路２３は、更に、抵抗素子Ｒ３１を含んでいる。少なくとも１つの第３のインダクタおよび抵抗素子Ｒ３１は、少なくとも１つの第３のキャパシタと少なくとも１つの第４のキャパシタとの間に並列に設けられている。第３の回路２３の回路構成は、少なくとも１つの第３のインダクタおよび抵抗素子Ｒ３１を中心として対称な構成である。
　電子部品１は、更に、整合回路２４を備えている。整合回路２４は、回路構成上、第１の入出力ポート１１と第１および第２の回路２１，２２との間に設けられている。整合回路２４は、グランドに接続される。第１の回路２１、第２の回路２２および整合回路２４は、１つの節点ＮＤから分岐している。
　整合回路２４は、第１の入出力ポート１１と節点ＮＤとを接続する第３の経路Ｐ３に設けられた少なくとも１つの整合回路用キャパシタと、第３の経路Ｐ３とグランドとの間に設けられた少なくとも１つの整合回路用インダクタとを含んでいる。なお、第１の経路Ｐ１は、第３の経路Ｐ３を介して第１の入出力ポート１１と第２の入出力ポート１２とを接続している。また、第２の経路Ｐ２は、第３の経路Ｐ３を介して第１の入出力ポート１１と第３の入出力ポート１３とを接続している。
　以下、図２を参照して、本実施の形態に係る電子部品１の具体的な回路構成について説明する。図２に示したように、第１の回路２１は、２つの第１のインダクタＬ１１，Ｌ１２と、１つの第１のキャパシタＣ１１とを含んでいる。第１のインダクタＬ１１の一端は、節点ＮＤに接続されている。第１のインダクタＬ１１の他端は、第１のインダクタＬ１２の一端と第１のキャパシタＣ１１の一端に接続されている。第１のインダクタＬ１２の他端は、第２の入出力ポート１２に接続されている。第１のキャパシタＣ１１の他端は、グランドに接続される。
　第２の回路２２の構成は、第１の回路２１の構成と同様である。すなわち、第２の回路２２は、２つの第２のインダクタＬ２１，Ｌ２２と、１つの第２のキャパシタＣ２１とを含んでいる。第２のインダクタＬ２１の一端は、節点ＮＤに接続されている。第２のインダクタＬ２１の他端は、第２のインダクタＬ２２の一端と第２のキャパシタＣ２１の一端に接続されている。第２のインダクタＬ２２の他端は、第３の入出力ポート１３に接続されている。第２のキャパシタＣ２１の他端は、グランドに接続される。
　第３の回路２３は、第１のインダクタＬ１１，Ｌ１２に対して直列に接続された２つの第３のキャパシタＣ３１，Ｃ３２と、第２のインダクタＬ２１，Ｌ２２に対して直列に接続された２つの第４のキャパシタＣ３３，Ｃ３４と、１つの第３のインダクタＬ３１とを含んでいる。第３のキャパシタＣ３１の一端は、第１のインダクタＬ１２の他端と第２の入出力ポート１２に接続されている。第３のキャパシタＣ３１の他端は、第３のキャパシタＣ３２の一端と第３のインダクタＬ３１の一端に接続されている。第４のキャパシタＣ３３の一端は、第２のインダクタＬ２２の他端と第３の入出力ポート１３に接続されている。第４のキャパシタＣ３３の他端は、第４のキャパシタＣ３４の一端と第３のインダクタＬ３１の他端に接続されている。
　第３のキャパシタＣ３２の他端は、抵抗素子Ｒ３１の一端に接続されている。第４のキャパシタＣ３４の他端は、抵抗素子Ｒ３１の他端に接続されている。第３の回路２３のインピーダンスは、第２の入出力ポート１２の特性インピーダンスまたは第３の入出力ポート１３の特性インピーダンスに整合するように調整される。具体的には、第３の回路２３が第２の入出力ポート１２または第３の入出力ポート１３と整合するように、抵抗素子Ｒ３１の抵抗値が調整される。
　整合回路２４は、１つの整合回路用キャパシタＣ４１と、２つの整合回路用インダクタＬ４１，Ｌ４２とを含んでいる。整合回路用キャパシタＣ４１の一端は、第１の入出力ポート１１と整合回路用インダクタＬ４１の一端に接続されている。整合回路用キャパシタＣ４１の他端は、節点ＮＤと整合回路用インダクタＬ４２の一端に接続されている。整合回路用インダクタＬ４１，Ｌ４２の各々の他端は、グランドに接続される。
　次に、本実施の形態に係る通信機器について説明する。本実施の形態に係る通信機器１００は、本実施の形態に係る電子部品１と、電子部品１に接続される少なくとも１つのアンテナとを備えている。
　始めに、図３を参照して、通信機器１００の第１の例について説明する。第１の例では、通信機器１００は、電子部品１と、１つのアンテナ２と、信号処理回路３とを備えている。アンテナ２は、電子部品１の第１の入出力ポート１１に接続されている。信号処理回路３は、電子部品１の第２および第３の入出力ポート１２，１３に接続されている。
　信号処理回路３は、通信機器１００の所定の機能を実現するための回路である。信号処理回路３は、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）およびマイクロコンピュータのうちの少なくとも１つを含んでいてもよい。信号処理回路３は、更に、アナログ回路を含んでいてもよい。
　第１の例では、電子部品１は、アンテナ２によって受信した受信信号を、第２の入出力ポート１２と第３の入出力ポート１３に分配することができる。分配された２つの受信信号は、第２および第３の入出力ポート１２，１３を介して信号処理回路３に入力されて所定の処理が施される。また、第１の例では、電子部品１は、信号処理回路３から出力された２つの送信信号を合成することができる。合成された信号は、第１の入出力ポート１１を介してアンテナ２に供給される。
　次に、図４を参照して、通信機器１００の第２の例について説明する。第２の例では、通信機器１００は、電子部品１と、２つのアンテナ２Ａ，２Ｂと、信号処理回路３とを備えている。アンテナ２Ａは、電子部品１の第２の入出力ポート１２に接続されている。アンテナ２Ｂは、電子部品１の第３の入出力ポート１３に接続されている。信号処理回路３は、電子部品１の第１の入出力ポート１１に接続されている。
　第２の例では、電子部品１は、アンテナ２Ａ，２Ｂによって受信した２つの受信信号を合成することができる。合成された信号は、第１の入出力ポート１１を介して信号処理回路３に入力されて所定の処理が施される。また、第２の例では、電子部品１は、信号処理回路３から出力された送信信号を第２の入出力ポート１２と第３の入出力ポート１３に分配することができる。分配された２つの送信信号は、第２および第３の入出力ポート１２，１３を介してアンテナ２Ａ，２Ｂに供給される。
　次に、図５ないし図７を参照して、電子部品１の構造の一例について説明する。図５は、電子部品１の斜視図である。図６は、電子部品１の本体部の内部を示す斜視図である。図７は、電子部品１の本体部の誘電体層、導体層およびスルーホールを示す斜視図である。電子部品１は、更に、第１ないし第３の入出力ポート１１～１３、第１ないし第３の回路２１～２３ならびに整合回路２４を一体化するための積層体３０を備えている。後で詳しく説明するが、積層体３０は、積層された複数の誘電体層と複数の導体層とを含んでいる。
　積層体３０は、直方体形状をなしている。積層体３０は、積層体３０の外周部を構成する上面３０ａ、底面３０ｂおよび４つの側面３０ｃ～３０ｆを有している。上面３０ａと底面３０ｂは互いに反対側を向き、側面３０ｃ，３０ｄも互いに反対側を向き、側面３０ｅ，３０ｆも互いに反対側を向いている。側面３０ｃ～３０ｆは、上面３０ａおよび底面３０ｂに対して垂直になっている。積層体３０において、上面３０ａおよび底面３０ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図５および図６では、この積層方向を、記号Ｔを付した矢印で示している。上面３０ａと底面３０ｂは、積層方向Ｔの両端に位置する。
　積層体３０は、電子部品１の主要部分を構成する本体部３０Ａと、本体部３０Ａを支持する支持基板３０Ｂとを含んでいる。本体部３０Ａと支持基板３０Ｂは、積層方向Ｔに並んでいる。本体部３０Ａは、本体部３０Ａの外周部を構成する上面、底面および４つの側面を有している。支持基板３０Ｂは、支持基板３０Ｂの外周部を構成する上面、底面および４つの側面を有している。本体部３０Ａの上面と支持基板３０Ｂの底面は、互いに対向している。本体部３０Ａの底面は、積層体３０の底面３０ｂを構成している。支持基板３０Ｂの上面は、積層体３０の上面３０ａを構成している。
　電子部品１は、更に、本体部３０Ａに設けられた第１ないし第５の端子４１，４２，４３，４４，４５を備えている。図５に示したように、第１ないし第５の端子４１～４５は、本体部３０Ａの底面すなわち積層体３０の底面３０ｂに配置されている。第１の端子４１は、第１の入出力ポート１１に対応している。第２の端子４２は、第２の入出力ポート１２に対応している。第３の端子４３は、第３の入出力ポート１３に対応している。第４および第５の端子４４，４５は、それぞれグランドに接続される。
　次に、図７ないし図１１を参照して、本体部３０Ａについて詳しく説明する。本体部３０Ａは、積層された３層の誘電体層を含んでいる。以下、この３層の誘電体層を、本体部３０Ａの上面側から順に１層目ないし３層目の誘電体層と呼ぶ。また、１層目ないし３層目の誘電体層を、符号３１～３３で表す。図７では、１層目ないし３層目の誘電体層３１～３３を、積層方向Ｔ（図５および図６参照）に沿って互いに離して描いている。
　１層目ないし３層目の誘電体層３１～３３の各々は、パターン形成面を有している。３層目の誘電体層３３は、パターン形成面とは反対側に位置する端子形成面を有している。図８は、１層目の誘電体層３１のパターン形成面を示している。図９は、２層目の誘電体層３２のパターン形成面を示している。図１０は、３層目の誘電体層３３のパターン形成面を示している。図１１は、３層目の誘電体層３３の端子形成面を示している。
　図８に示したように、１層目の誘電体層３１のパターン形成面には、導体層１０１，１０２，１０３，１０４，１０５と、第１の回路２１用の導体層１１１，１１２，１１３と、第２の回路２２用の導体層１２１，１２２，１２３と、第３の回路２３用の導体層１３１，１３２，１３５と、抵抗素子用の導体層１３６と、整合回路２４用の導体層１４１，１４２，１４３とが形成されている。
　導体層１１１，１１２，１２１，１２２，１３５，１３６，１４１，１４２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層１１１，１１２の各々の第１端は、導体層１１３に接続されている。導体層１２１，１２２の各々の第１端は、導体層１２３に接続されている。導体層１３５の第１端は、導体層１３１に接続されている。導体層１４１の第１端は、導体層１０４に接続されている。導体層１４２の第１端は、導体層１４３に接続されている。
　また、誘電体層３１には、スルーホールＴ１０１，Ｔ１０２，Ｔ１０３，Ｔ１０４，Ｔ１０５，Ｔ１０６，Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１５，Ｔ１１８，Ｔ１１９，Ｔ１２０，Ｔ１２１，Ｔ１２２，Ｔ１２３が形成されている。スルーホールＴ１０１～Ｔ１０５は、それぞれ導体層１０１～１０５に接続されている。
　スルーホールＴ１０６は、導体層１１１の第２端の近傍部分に接続されている。スルーホールＴ１０７は、導体層１１２の第２端の近傍部分に接続されている。スルーホールＴ１０９は、導体層１２１の第２端の近傍部分に接続されている。スルーホールＴ１１０は、導体層１２２の第２端の近傍部分に接続されている。スルーホールＴ１１２は、導体層１３１に接続されている。スルーホールＴ１１５は、導体層１３２に接続されている。スルーホールＴ１１８は、導体層１３５の第２端の近傍部分に接続されている。スルーホールＴ１１９は、導体層１３６の第１端の近傍部分に接続されている。スルーホールＴ１２０は、導体層１３６の第２端の近傍部分に接続されている。スルーホールＴ１２１は、導体層１４１の第２端の近傍部分に接続されている。スルーホールＴ１２２は、導体層１４２の第２端の近傍部分に接続されている。スルーホールＴ１２３は、導体層１４２の第１端の近傍部分に接続されている。
　図９に示したように、２層目の誘電体層３２のパターン形成面には、第１の回路２１用の導体層２１３と、第２の回路２２用の導体層２２３と、第３の回路２３用の導体層２３１，２３２，２３３，２３４と、整合回路２４用の導体層２４３とが形成されている。
　また、誘電体層３２には、スルーホールＴ２０１，Ｔ２０２，Ｔ２０３，Ｔ２０４，Ｔ２０５，Ｔ２０６，Ｔ２０７，Ｔ２０８，Ｔ２０９，Ｔ２１０，Ｔ２１１，Ｔ２１２，Ｔ２１３，Ｔ２１４，Ｔ２１５，Ｔ２１６，Ｔ２１７，Ｔ２１８，Ｔ２１９，Ｔ２２０，Ｔ２２１，Ｔ２２２，Ｔ２２３，Ｔ２２４が形成されている。スルーホールＴ２０１～Ｔ２０７，Ｔ２０９，Ｔ２１０，Ｔ２１２，Ｔ２１５，Ｔ２１８～Ｔ２２３は、それぞれ１層目の誘電体層３１に形成されたスルーホールＴ１０１～Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１５，Ｔ１１８～Ｔ１２３に接続されている。
　スルーホールＴ２０８は、導体層２１３に接続されている。スルーホールＴ２１１は、導体層２２３に接続されている。スルーホールＴ２１３は、導体層２３１に接続されている。スルーホールＴ２１４は、導体層２３２に接続されている。スルーホールＴ２１６は、導体層２３３に接続されている。スルーホールＴ２１７は、導体層２３４に接続されている。スルーホールＴ２２４は、導体層２４３に接続されている。
　図１０に示したように、３層目の誘電体層３３のパターン形成面には、導体層３０１，３０２，３０３，３０４，３０５と、第１の回路２１用の導体層３１１，３１２，３１３と、導体層３１４と、第２の回路２２用の導体層３２１，３２２，３２３と、第３の回路２３用の導体層３３１，３３２，３３３，３３４，３３５と、導体層３３７と、整合回路２４用の導体層３４１，３４２，３４３とが形成されている。導体層３１３，３２３は、導体層３０５に接続されている。導体層３３１は、導体層３０２に接続されている。導体層３３３は、導体層３０３に接続されている。導体層３４３は、導体層３０１に接続されている。
　導体層３１１，３１２，３１４，３２１，３２２，３３５，３４１，３４２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層３１１の第１端は、導体層３２１の第１端に接続されている。導体層３１２の第１端は、導体層３３１に接続されている。導体層３１４の第１端は、導体層３１３に接続されている。導体層３１４の第２端は、導体層３４２の第１端の近傍部分に接続されている。導体層３２２の第１端は、導体層３３３に接続されている。導体層３４１の第１端は、導体層３０１に接続されている。導体層３４２の第１端は、導体層３０４に接続されている。
　２層目の誘電体層３２に形成されたスルーホールＴ２０１～Ｔ２０５は、それぞれ導体層３０１～３０５に接続されている。また、図１０において、破線は、２層目の誘電体層３２に形成されたスルーホールＴ２０６～Ｔ２２４の接続位置を示している。スルーホールＴ２０６は、導体層３１１の第２端の近傍部分に接続されている。スルーホールＴ２０７は、導体層３１２の第２端の近傍部分に接続されている。スルーホールＴ２０８は、導体層３１３に接続されている。スルーホールＴ２０９は、導体層３２１の第２端の近傍部分に接続されている。スルーホールＴ２１０は、導体層３２２の第２端の近傍部分に接続されている。スルーホールＴ２１１は、導体層３２３に接続されている。
　スルーホールＴ２１２は、導体層３３７に接続されている。スルーホールＴ２１３は、導体層３３１に接続されている。スルーホールＴ２１４，Ｔ２１９は、互いに異なる位置において導体層３３２に接続されている。スルーホールＴ２１５は、導体層３３５の第１端の近傍部分に接続されている。スルーホールＴ２１６は、導体層３３３に接続されている。スルーホールＴ２１７，Ｔ２２０は、互いに異なる位置において導体層３３４に接続されている。スルーホールＴ２１８は、導体層３３５の第２端の近傍部分に接続されている。スルーホールＴ２２１は、導体層３４１の第２端の近傍部分に接続されている。スルーホールＴ２２２は、導体層３４２の第２端の近傍部分に接続されている。スルーホールＴ２２３は、導体層３１１の第２端の近傍部分に接続されている。スルーホールＴ２２４は、導体層３４３に接続されている。
　また、誘電体層３３には、スルーホールＴ３０１，Ｔ３０２，Ｔ３０３，Ｔ３０４，Ｔ３０５が形成されている。スルーホールＴ３０１～Ｔ３０５は、それぞれ導体層３０１～３０５に接続されている。
　図１１に示したように、３層目の誘電体層３３の端子形成面には、第１ないし第５の端子４１～４５が形成されている。また、図１１において、破線は、スルーホールＴ３０１～Ｔ３０５の接続位置を示している。スルーホールＴ３０１～Ｔ３０５は、それぞれ第１ないし第５の端子４１～４５に接続されている。
　図５に示した積層体３０は、３層目の誘電体層３３の端子形成面が積層体３０の底面３０ｂになるように、１層目ないし３層目の誘電体層３１～３３が支持基板３０Ｂの底面の上に積層されて構成される。なお、電子部品１は、本体部３０Ａの第１の誘電体層３１と支持基板３０Ｂとの間に介在する図示しない絶縁層を備えていてもよい。
　以下、電子部品１の構成要素と、図７ないし図１１に示した本体部３０Ａの内部の構成要素との対応関係について説明する。まず、第１の回路２１について説明する。第１のインダクタＬ１１は、スルーホールＴ１０６，Ｔ２０６によって互いに接続された導体層１１１，３１１によって構成されている。第１のインダクタＬ１２は、スルーホールＴ１０７，Ｔ２０７によって互いに接続された導体層１１２，３１２によって構成されている。第１のキャパシタＣ１１は、導体層１１３，２１３と、導体層１１３，２１３の間の誘電体層３１とによって構成されている。
　次に、第２の回路２２について説明する。第２のインダクタＬ２１は、スルーホールＴ１０９，Ｔ２０９によって互いに接続された導体層１２１，３２１によって構成されている。第２のインダクタＬ２２は、スルーホールＴ１１０，Ｔ２１０によって互いに接続された導体層１２２，３２２によって構成されている。第２のキャパシタＣ２１は、導体層１２３，２２３と、導体層１２３，２２３の間の誘電体層３１とによって構成されている。
　次に、第３の回路２３について説明する。第３のキャパシタＣ３１は、導体層１３１，２３１と、導体層１３１，２３１の間の誘電体層３１とによって構成されている。第３のキャパシタＣ３２は、導体層１３１，２３２と、導体層１３１，２３２の間の誘電体層３１とによって構成されている。第４のキャパシタＣ３３は、導体層１３２，２３３と、導体層１３２，２３３の間の誘電体層３１とによって構成されている。第４のキャパシタＣ３４は、導体層１３２，２３４と、導体層１３２，２３４の間の誘電体層３１とによって構成されている。第３のインダクタＬ３１は、スルーホールＴ１１８，Ｔ２２８によって互いに接続された導体層１３５，３３５によって構成されている。抵抗素子Ｒ３１は、導体層１３６によって構成されている。
　次に、整合回路２４について説明する。整合回路用キャパシタＣ４１は、導体層１４３，２４３と、導体層１４３，２４３の間の誘電体層３１とによって構成されている。整合回路用インダクタＬ４１は、スルーホールＴ１２１，Ｔ２２１によって互いに接続された導体層１４１，３４１によって構成されている。整合回路用インダクタＬ４２は、スルーホールＴ１２２，Ｔ２２２によって互いに接続された導体層１４２，３４２によって構成されている。
　次に、本実施の形態に係る電子部品１および通信機器１００の作用および効果について説明する。本実施の形態係る電子部品１は、分配および合成器である。分配および合成器の特性を表す主要なパラメータの１つに、アイソレーションがある。電子部品１のアイソレーションの定義は、以下の通りである。第２の入出力ポート１２に電力Ｐ２０の高周波信号が入力された場合に、第３の入出力ポート１３から出力される信号の電力をＰ２３とする。アイソレーションＩは、以下の式（１）で定義される。
　Ｉ＝１０ｌｏｇ（Ｐ２３／Ｐ２０）　　…（１）
　アイソレーションＩは、例えば－１０ｄＢ以下であることが好ましい。本実施の形態では、第２の入出力ポート１２と第３の入出力ポート１３との間に、第１および第２の回路２１，２２の各々と複素共役の関係になる回路構成を有する第３の回路２３が設けられている。これにより、本実施の形態によれば、アイソレーションＩが所定の大きさ以下になる周波数帯域を広くすることができる。
　以下、シミュレーションの結果を参照して、本実施の形態の効果について説明する。始めに、シミュレーションで用いた第１の実施例のモデルと比較例のモデルについて説明する。第１の実施例のモデルは、本実施の形態に係る電子部品１のモデルである。比較例のモデルは、一般的なウィルキンソン型の分配および合成器である比較例の電子部品５１のモデルである。
　図１２は、比較例の電子部品５１の回路構成を示す回路図である。比較例の電子部品５１は、第１の入出力ポート１１と、第２の入出力ポート１２と、第３の入出力ポート１３と、インダクタＬ５１，Ｌ５２と、キャパシタＣ５１と、抵抗素子Ｒ５１とを備えている。インダクタＬ５１は、第１の入出力ポート１１と第２の入出力ポート１２との間に設けられている。インダクタＬ５２は、第１の入出力ポート１１と第３の入出力ポート１３との間に設けられている。抵抗素子Ｒ５１は、第２の入出力ポート１２と第３の入出力ポート１３との間に設けられている。キャパシタＣ５１は、その一端がインダクタＬ５１および抵抗素子Ｒ５１の各々の一端に接続され、その他端がインダクタＬ５１および抵抗素子Ｒ５１の各々の他端に接続されている。
　シミュレーションでは、第１の実施例のモデルと比較例のモデルの各々について、アイソレーションと、挿入損失と、第１の入出力ポート１１の反射損失と、第２の入出力ポート１２の反射損失を求めた。なお、電子部品１の挿入損失と反射損失の定義は、以下の通りである。第１の入出力ポート１１に電力Ｐ１０の電力が入力された場合に、第１の入出力ポート１１で反射される信号の電力をＰ１１、第２の入出力ポート１２から出力される信号の電力をＰ１２とする。また、第２の入出力ポート１２に電力Ｐ２０の高周波信号が入力された場合に、第２の入出力ポート１２で反射される信号の電力をＰ２２、第１の入出力ポート１１から出力される信号の電力をＰ２１とする。挿入損失ＩＬと、第１の入出力ポート１１の反射損失ＲＬ１と、第２の入出力ポート１２の反射損失ＲＬ２は、それぞれ下記の式（２）～（４）で定義される。
　　ＩＬ＝１０ｌｏｇ（Ｐ１２／Ｐ１０）　　…（２）
　ＲＬ１＝１０ｌｏｇ（Ｐ１１／Ｐ１０）　　…（３）
　ＲＬ２＝１０ｌｏｇ（Ｐ２２／Ｐ２０）　　…（４）
　比較例の電子部品５１のアイソレーション、挿入損失、第１の入出力ポート１１の反射損失および第２の入出力ポート１２の反射損失の定義は、電子部品１のアイソレーションＩ、挿入損失ＩＬ、第１の入出力ポート１１の反射損失ＲＬ１および第２の入出力ポート１２の反射損失ＲＬ２の定義と同じである。
　図１３は、比較例のモデルにおけるアイソレーションの周波数特性を示す特性図である。図１３において、横軸は周波数、縦軸はアイソレーションである。比較例のモデルでは、周波数が４７２９～５３０４ＭＨｚの範囲内の場合に、アイソレーションが－１０ｄＢ以下になった。従って、アイソレーションが－１０ｄＢ以下になる帯域幅は、５７５ＭＨｚであった。また、帯域幅を中心周波数で割った値である比帯域幅は、１１．５％であった。
　図１４は、比較例のモデルにおける挿入損失の周波数特性を示す特性図である。図１４において、横軸は周波数、縦軸は挿入損失である。挿入損失を－ｘ（ｄＢ）と表すと、ｘの値は、５０００ＭＨｚにおいて、３．５４であった。
　図１５は、比較例のモデルにおける第１の入出力ポート１１の反射損失の周波数特性を示す特性図である。図１６は、比較例のモデルにおける第２の入出力ポート１２の反射損失の周波数特性を示す特性図である。図１５および図１６の各々において、横軸は周波数、縦軸は反射損失である。第１の入出力ポート１１の反射損失を－ｒ１（ｄＢ）と表すと、ｒ１の値は、２４００ＭＨｚにおいて９．５６であり、５０００ＭＨｚにおいて９．５２であり、６０００ＭＨｚにおいて９．５０であった。また、第２の入出力ポート１２の反射損失を－ｒ２（ｄＢ）と表すと、ｒ２の値は、２４００ＭＨｚにおいて９．６６であり、５０００ＭＨｚにおいて１５．２８であり、６０００ＭＨｚにおいて１１．１であった。
　図１７は、第１の実施例のモデルにおけるアイソレーションの周波数特性を示す特性図である。図１７において、横軸は周波数、縦軸はアイソレーションである。第１の実施例のモデルでは、周波数が２０１５～８２２８ＭＨｚの範囲の場合に、アイソレーションが－１０ｄＢ以下になった。従って、アイソレーションが－１０ｄＢ以下になる帯域幅は、６２１３ＭＨｚであった。また、帯域幅を中心周波数で割った値である比帯域幅は、１２１．３％であった。
　図１８は、第１の実施例のモデルにおける挿入損失の周波数特性を示す特性図である。図１８において、横軸は周波数、縦軸は挿入損失である。挿入損失を－ｘ（ｄＢ）と表すと、ｘの値は、２４００ＭＨｚにおいて３．５２であり、６０００ＭＨｚにおいて３．３４であった。
　図１９は、第１の実施例のモデルにおける第１の入出力ポート１１の反射損失の周波数特性を示す特性図である。図２０は、第１の実施例のモデルにおける第２の入出力ポート１２の反射損失の周波数特性を示す特性図である。図１９および図２０の各々において、横軸は周波数、縦軸は反射損失である。第１の入出力ポート１１の反射損失を－ｒ１（ｄＢ）と表すと、ｒ１の値は、２４００ＭＨｚにおいて１８．０５であり、５０００ＭＨｚにおいて１９．２７であり、６０００ＭＨｚにおいて２９．８６であった。また、第２の入出力ポート１２の反射損失を－ｒ２（ｄＢ）と表すと、ｒ２の値は、２４００ＭＨｚにおいて１９．２７であり、５０００ＭＨｚにおいて２９．４１であり、６０００ＭＨｚにおいて２８．９３であった。
　図１３および図１７に示した結果から、第１の実施例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅は、比較例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅の１０．８倍になることが分かる。このように、本実施の形態によれば、アイソレーションが所定の大きさ以下になる周波数帯域を広くすることができる。また、図１８ないし図２０に示した結果から、第１の実施例のモデルでは、例えば２４００～６０００ＭＨｚの広い周波数帯域において、実用上、十分な特性を有することが分かる。このように、本実施の形態によれば、広い周波数帯域において電子部品１を使用することができる。
　なお、比較例の電子部品５１において、アイソレーションが－１０ｄＢ以下になる帯域幅を、本実施の形態に係る電子部品１と同等の幅にする方法としては、例えば、日本国特開２０００－７７８７３号公報に記載されているように、インダクタＬ５１，Ｌ５２、キャパシタＣ５１および抵抗素子Ｒ５１からなる回路部分を複数段（例えば１０段以上）縦続接続することが考えられる。しかし、そうすると、電子部品５１が大型化してしまう。これに対し、本実施の形態によれば、電子部品１を大型化することなく、アイソレーションが所定の大きさ以下になる周波数帯域を広くすることができる。
［第２の実施の形態］
　次に、本発明の第２の実施の形態について説明する。始めに、図２１および図２２を参照して、本実施の形態に係る電子部品の構成について説明する。図２１は、本実施の形態に係る電子部品の構成を示すブロック図である。図２２は、本実施の形態に係る電子部品の回路構成を示す回路図である。
　本実施の形態に係る電子部品６１の構成は、整合回路２４が設けられていない点を除いて、第１の実施の形態に係る電子部品１の構成と同じである。本実施の形態では、第１の入出力ポート１１は、節点ＮＤに接続されている。
　次に、シミュレーションの結果を参照して、本実施の形態に係る電子部品６１の特性の一例について説明する。シミュレーションでは、本実施の形態に係る電子部品６１のモデルである第２の実施例のモデルを用いて、アイソレーションと、挿入損失と、第１の入出力ポート１１の反射損失と、第２の入出力ポート１２の反射損失を求めた。なお、本実施の形態に係る電子部品６１のアイソレーション、挿入損失、第１の入出力ポート１１の反射損失および第２の入出力ポート１２の反射損失の定義は、第１の実施の形態に係る電子部品１のアイソレーションＩ、挿入損失ＩＬ、第１の入出力ポート１１の反射損失ＲＬ１および第２の入出力ポート１２の反射損失ＲＬ２の定義と同じである。
　図２３は、第２の実施例のモデルにおけるアイソレーションの周波数特性を示す特性図である。図２３において、横軸は周波数、縦軸はアイソレーションである。第２の実施例のモデルでは、周波数が１８０５～７９８３ＭＨｚの範囲内の場合に、アイソレーションが－１０ｄＢ以下になった。従って、アイソレーションが－１０ｄＢ以下になる帯域幅は、６１７８ＭＨｚであった。また、帯域幅を中心周波数で割った値である比帯域幅は、１２６．２％であった。
　図２４は、第２の実施例のモデルにおける挿入損失の周波数特性を示す特性図である。図２４において、横軸は周波数、縦軸は挿入損失である。挿入損失を－ｘ（ｄＢ）と表すと、ｘの値は、２４００ＭＨｚにおいて３．５７であり、６０００ＭＨｚにおいて３．２８であった。
　図２５は、第２の実施例のモデルにおける第１の入出力ポート１１の反射損失の周波数特性を示す特性図である。図２６は、第２の実施例のモデルにおける第２の入出力ポート１２の反射損失の周波数特性を示す特性図である。図２５および図２６の各々において、横軸は周波数、縦軸は反射損失である。第１の入出力ポート１１の反射損失を－ｒ１（ｄＢ）と表すと、ｒ１の値は、２４００ＭＨｚにおいて１０．６６であり、５０００ＭＨｚにおいて１７．０３であり、６０００ＭＨｚにおいて３９．２１であった。また、第２の入出力ポート１２の反射損失を－ｒ２（ｄＢ）と表すと、ｒ２の値は、２４００ＭＨｚにおいて１１．６２であり、５０００ＭＨｚにおいて２２．６５であり、６０００ＭＨｚにおいて２９．３４であった。
　図２５に示した結果から、第２の実施例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅は、第１の実施の形態で説明した、第１の実施例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅とほぼ同じであることが分かる。このように、本実施の形態によれば、アイソレーションが所定の大きさ以下になる周波数帯域を広くすることができる。また、図２４ないし図２６に示した結果から、第２の実施例のモデルでは、例えば２４００～６０００ＭＨｚの広い周波数帯域において、実用上、十分な特性を有することが分かる。このように、本実施の形態によれば、広い周波数帯域において電子部品６１を使用することができる。
　本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
［第３の実施の形態］
　次に、図２７を参照して、本発明の第３の実施の形態について説明する。本実施の形態に係る電子部品７１は、以下の点で、第２の実施の形態に係る電子部品６１と異なっている。本実施の形態に係る電子部品７１は、第２の実施の形態における第１ないし第３の回路２１～２３の代わりに、第１の回路２６、第２の回路２７および第３の回路２８を備えている。電子部品７１における第１ないし第３の回路２６～２８の回路構成上の配置は、第２の実施の形態に係る電子部品６１における第１ないし第３の回路２１～２３の回路構成上の配置と同じである。第３の回路２８は、第１および第２の回路２６，２７の各々と複素共役の関係になる回路構成を有している。第１ないし第３の回路２６～２８の機能は、それぞれ、第２の実施の形態における第１ないし第３の回路２１～２３の機能と同じである。
　第１の回路２６は、第１の入出力ポート１１と第２の入出力ポート１２とを接続する第１の経路Ｐ１に設けられた少なくとも１つの第１のキャパシタと、第１の経路Ｐ１とグランドとの間に設けられた少なくとも１つの第１のインダクタとを含んでいる。第２の回路２７は、第１の入出力ポート１１と第３の入出力ポート１３とを接続する第２の経路Ｐ２に設けられた少なくとも１つの第２のキャパシタと、第２の経路Ｐ２とグランドとの間に設けられた少なくとも１つの第２のインダクタとを含んでいる。
　第３の回路２３は、少なくとも１つの第１のキャパシタに対して直列に接続された少なくとも１つの第３のインダクタと、少なくとも１つの第２のキャパシタに対して直列に接続された少なくとも１つの第４のインダクタと、少なくとも１つの第３のキャパシタとを含んでいる。第３の回路２３は、更に、抵抗素子Ｒ８１を含んでいる。少なくとも１つの第３のキャパシタおよび抵抗素子Ｒ８１は、少なくとも１つの第３のインダクタと少なくとも１つの第４のインダクタとの間に並列に設けられている。第３の回路２８の回路構成は、少なくとも１つの第３のキャパシタおよび抵抗素子Ｒ８１を中心として対称な構成である。
　以下、図２７を参照して、本実施の形態に係る電子部品７１の具体的な回路構成について説明する。図２７に示したように、第１の回路２６は、２つの第１のキャパシタＣ６１，Ｃ６２と、１つの第１のインダクタＬ６１とを含んでいる。第１のキャパシタＣ６１の一端は、節点ＮＤに接続されている。第１のキャパシタＣ６１の他端は、第１のキャパシタＣ６２の一端と第１のインダクタＬ６１の一端に接続されている。第１のキャパシタＣ６２の他端は、第２の入出力ポート１２に接続されている。第１のインダクタＬ６１の他端は、グランドに接続される。
　第２の回路２７の構成は、第１の回路２６の構成と同様である。すなわち、第２の回路２７は、２つの第２のキャパシタＣ７１，Ｃ７２と、１つの第２のインダクタＬ７１とを含んでいる。第２のキャパシタＣ７１の一端は、節点ＮＤに接続されている。第２のキャパシタＣ７１の他端は、第２のキャパシタＣ７２の一端と第２のインダクタＬ７１の一端に接続されている。第２のキャパシタＣ７２の他端は、第３の入出力ポート１３に接続されている。第２のインダクタＬ７１の他端は、グランドに接続される。
　第３の回路２８は、第１のキャパシタＣ６１，Ｃ６２に対して直列に接続された２つの第３のインダクタＬ８１，Ｌ８２と、第２のキャパシタＣ７１，Ｃ７２に対して直列に接続された２つの第４のインダクタＬ８３，Ｌ８４と、１つの第３のキャパシタＣ８１とを含んでいる。第３のインダクタＬ８１の一端は、第１のキャパシタＣ６２の他端と第２の入出力ポート１２に接続されている。第３のインダクタＬ８１の他端は、第３のインダクタＬ８２の一端と第３のキャパシタＣ８１の一端に接続されている。第４のインダクタＬ８３の一端は、第２のキャパシタＣ７２の他端と第３の入出力ポート１３に接続されている。第４のインダクタＬ８３の他端は、第４のインダクタＬ８４の一端と第３のキャパシタＣ８１の他端に接続されている。
　第３のインダクタＬ８２の他端は、抵抗素子Ｒ８１の一端に接続されている。第４のインダクタＬ８４の他端は、抵抗素子Ｒ８１の他端に接続されている。
　なお、電子部品７１は、第１の実施の形態に係る電子部品１と同様に、回路構成上、第１の入出力ポート１１と第１および第２の回路２６，２７との間に設けられた整合回路を備えていてもよい。本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。
［第４の実施の形態］
　次に、本発明の第４の実施の形態について説明する。始めに、図２８および図２９を参照して、本実施の形態に係る電子部品の構成について説明する。図２８は、本実施の形態に係る電子部品の構成を示すブロック図である。図２９は、本実施の形態に係る電子部品の回路構成を示す回路図である。
　本実施の形態に係る電子部品４０１の構成は、基本的には、第１の実施の形態に係る電子部品１の構成と同じである。すなわち、電子部品４０１は、第１ないし第３の入出力ポート１１～１３と、第１ないし第３の回路２１～２３と、整合回路２４とを備えている。
　第１ないし第３の回路２１～２３および整合回路２４の構成は、以下の点を除いて、第１の実施の形態と同じである。本実施の形態では、第１の回路２１と第２の回路２２は、第３の回路２３を経由しない複数の経路によって接続されている。本実施の形態では特に、第１の回路２１と第２の回路２２は、節点ＮＤを経由する１つの経路と、節点ＮＤおよび第３の回路２３を経由しない他の１つの経路によって接続されている。第１の回路２１と第２の回路２２は、いずれも、グランドに接続されていない。
　図２９に示したように、本実施の形態では、第１の回路２１の第１のキャパシタＣ１１と、第２の回路２２の第２のキャパシタＣ２１が、互いに接続されている。第１のキャパシタＣ１１と第２のキャパシタＣ２１を接続する経路は、上述の「節点ＮＤおよび第３の回路２３を経由しない他の１つの経路」に対応する。
　また、第３の回路２３は、第１の実施の形態における第３のインダクタＬ３１および抵抗素子Ｒ３１の代わりに、直列に接続された２つのインダクタＬ３１Ａ，Ｌ３１Ｂと、直列に接続された２つの抵抗素子Ｒ３１Ａ，Ｒ３１Ｂとを含んでいる。インダクタＬ３１Ａの一端は、第３のキャパシタＣ３１，Ｃ３２の各一端に接続されている。インダクタＬ３１Ｂの一端は、第４のキャパシタＣ３３，Ｃ３４の各一端に接続されている。インダクタＬ３１Ａ，Ｌ３１Ｂのそれぞれの他端は、互いに接続されている。
　抵抗素子Ｒ３１Ａの一端は、第３のキャパシタＣ３２の他端に接続されている。抵抗素子Ｒ３１Ｂの一端は、第４のキャパシタＣ３４の他端に接続されている。抵抗素子Ｒ３１Ａ，Ｒ３１Ｂのそれぞれの他端は、互いに接続されている。
　次に、シミュレーションの結果を参照して、本実施の形態に係る電子部品４０１の特性の一例について説明する。シミュレーションでは、本実施の形態に係る電子部品４０１のモデルである第３の実施例のモデルを用いて、アイソレーションと、挿入損失と、第１の入出力ポート１１の反射損失と、第２の入出力ポート１２の反射損失を求めた。なお、本実施の形態に係る電子部品１のアイソレーション、挿入損失、第１の入出力ポート１１の反射損失および第２の入出力ポート１２の反射損失の定義は、第１の実施の形態に係る電子部品１のアイソレーションＩ、挿入損失ＩＬ、第１の入出力ポート１１の反射損失ＲＬ１および第２の入出力ポート１２の反射損失ＲＬ２の定義と同じである。
　図３０は、第３の実施例のモデルにおけるアイソレーションの周波数特性を示す特性図である。図３０において、横軸は周波数、縦軸はアイソレーションである。第３の実施例のモデルでは、周波数が３５７４～５７１９ＭＨｚの範囲内の場合に、アイソレーションが－１０ｄＢ以下になった。従って、アイソレーションが－１０ｄＢ以下になる帯域幅は、２１４５ＭＨｚであった。また、帯域幅を中心周波数で割った値である比帯域幅は、４６．２％であった。
　図３１は、第３の実施例のモデルにおける挿入損失の周波数特性を示す特性図である。図２４において、横軸は周波数、縦軸は挿入損失である。挿入損失を－ｘ（ｄＢ）と表すと、ｘの値は、３５７４ＭＨｚにおいて３．６２であり、５１７９ＭＨｚにおいて３．５５であった。
　図３２は、第３の実施例のモデルにおける第１の入出力ポート１１の反射損失の周波数特性を示す特性図である。図３３は、第３の実施例のモデルにおける第２の入出力ポート１２の反射損失の周波数特性を示す特性図である。図３２および図３３の各々において、横軸は周波数、縦軸は反射損失である。第１の入出力ポート１１の反射損失を－ｒ１（ｄＢ）と表すと、ｒ１の値は、３５７４ＭＨｚにおいて１３．１７であり、５１７９ＭＨｚにおいて１１．１３であった。また、第２の入出力ポート１２の反射損失を－ｒ２（ｄＢ）と表すと、ｒ２の値は、３５７４ＭＨｚにおいて２０．０９であり、５１７９ＭＨｚにおいて２１．８３であった。
　図３０に示した結果から、第３の実施例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅は、第１の実施の形態で説明した、比較例のモデルにおいてアイソレーションが－１０ｄＢ以下になる帯域幅よりも広いことが分かる。このように、本実施の形態によれば、アイソレーションが所定の大きさ以下になる周波数帯域を広くすることができる。また、図３１ないし図３３に示した結果から、第３の実施例のモデルでは、例えば３５７４～５７１９ＭＨｚの広い周波数帯域において、実用上、十分な特性を有することが分かる。このように、本実施の形態によれば、広い周波数帯域において電子部品４０１を使用することができる。
　なお、本実施の形態に係る電子部品４０１は、第２の実施の形態に係る電子部品６１と同様に、整合回路２４が設けられていなくてもよい。本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。
［第５の実施の形態］
　次に、図３４および図３５を参照して、本発明の第５の実施の形態について説明する。図３４は、本実施の形態に係る電子部品の構成を示すブロック図である。図３５は、本実施の形態に係る電子部品の回路構成を示す回路図である。
　本実施の形態に係る電子部品５０１の構成は、以下の点で、第４の実施の形態に係る電子部品４０１の構成と異なっている。電子部品５０１は、第１ないし第３の入出力ポート１１～１３、第１ないし第３の回路２１～２３および整合回路２４に加えて、第４の入出力ポート１４と、第４の回路５２４と、第５の回路５２５とを備えている。
　第４の回路５２４は、回路構成上、第１の入出力ポート１１と第４の入出力ポート１４との間に設けられている。第４の回路５２４は、第１ないし第３の回路２１～２３と同様に、第４の回路５２４のインピーダンスを所定の値（例えば５０Ω）に調整するために用いられる特性インピーダンス変換回路である。
　本実施の形態では、第２の回路２２は、第３の回路２３を経由しない複数の経路によって第１の回路２１に接続されると共に、第５の回路５２５を経由しない複数の経路によって第４の回路５２４に接続されている。本実施の形態では特に、第２の回路２２と第４の回路５２４は、節点ＮＤを経由する１つの経路と、節点ＮＤおよび第５の回路５２５を経由しない他の１つの経路によって接続されている。第１、第２および第４の回路２１，２２，５２４は、いずれも、グランドに接続されていない。
　図３５に示したように、第４の回路５２４の構成は、第１および第２の回路２１，２２の構成と同様である。すなわち、第４の回路５２４は、２つのインダクタＬ２４１，Ｌ２４２と、１つのキャパシタＣ２４１とを含んでいる。インダクタＬ２４１の一端は、節点ＮＤに接続されている。インダクタＬ２４１の他端は、インダクタＬ２４２の一端とキャパシタＣ２４１の一端に接続されている。インダクタＬ２４２の他端は、第４の入出力ポート１４に接続されている。キャパシタＣ２４１の他端は、第１の回路２１の第１のキャパシタＣ１１と第２の回路２２の第２のキャパシタＣ２１との接続点に接続されている。
　図３５に示したように、第２の回路２２の第２のキャパシタＣ２１と、第４の回路５２４のキャパシタＣ２４１は、互いに接続されている。第２のキャパシタＣ２１とキャパシタＣ２４１を接続する経路は、上述の「節点ＮＤおよび第５の回路５２５を経由しない他の１つの経路」に対応する。
　第５の回路５２５は、回路構成上、第３の入出力ポート１３と第４の入出力ポート１４との間に設けられている。第５の回路５２５は、第３の回路２３と同様に、第３の入出力ポート１３と第４の入出力ポート１４の一方に信号が入力された場合に、第３の入出力ポート１３と第４の入出力ポート１４の他方に流れる信号を吸収するための信号吸収回路である。第５の回路５２５は、第２および第４の回路２２，５２４の各々と複素共役の関係になる回路構成を有している。すなわち、第５の回路５２５を構成する素子が、第２および第４の回路２２，５２４の各々を構成する素子に対して複素共役の関係になるように、第５の回路５２５に設けられている。
　電子部品１は、更に、第１の副回路５１１と、第２の副回路５１２と、第３の副回路５１３とを備えている。第１ないし第３の副回路５１１～５１３は、互いに接続されている。第３の回路２３は、第１および第２の副回路５１１，５１２によって構成されている。第５の回路５２５は、第２および第３の副回路５１２，５１３によって構成されている。第２の副回路５１２は、第３の回路２３と第５の回路５２５の両方に用いられている。
　第１の副回路５１１は、第１のインダクタＬ１１，Ｌ１２に対して直列に接続された２つのキャパシタＣ３１１，Ｃ３１２と、インダクタＬ３１Ａと、抵抗素子Ｒ３１Ａとを含んでいる。第２の副回路５１２は、第２のインダクタＬ２１，Ｌ２２に対して直列に接続された２つのキャパシタＣ３２１，Ｃ３２２と、インダクタＬ３１Ｂと、抵抗素子Ｒ３１Ｂとを含んでいる。第３の副回路５１３は、インダクタＬ２４１，Ｌ２４２に対して直列に接続された２つのキャパシタＣ３３１，Ｃ３３２と、インダクタＬ３１Ｃと、抵抗素子Ｒ３１Ｃとを含んでいる。キャパシタＣ３１１，Ｃ３１２は、それぞれ、第４の実施の形態における第３のキャパシタＣ３１，Ｃ３２に相当し、キャパシタＣ３２１，Ｃ３２２は、それぞれ、第４の実施の形態における第４のキャパシタＣ３３，Ｃ３４に相当する。
　キャパシタＣ３１１の一端は、第１のインダクタＬ１２と第２の入出力ポート１２に接続されている。キャパシタＣ３１１の他端は、キャパシタＣ３１２の一端とインダクタＬ３１Ａの一端に接続されている。キャパシタＣ３２１の一端は、第２のインダクタＬ２２と第３の入出力ポート１３に接続されている。キャパシタＣ３２１の他端は、キャパシタＣ３２２の一端とインダクタＬ３１Ｂの一端に接続されている。キャパシタＣ３３１の一端は、インダクタＬ２４２と第４の入出力ポート１４に接続されている。キャパシタＣ３３１の他端は、キャパシタＣ３３２の一端とインダクタＬ３１Ｃの一端に接続されている。インダクタＬ３１Ａ，Ｌ３１Ｂ，Ｌ３４１Ｃのそれぞれの他端は、互いに接続されている。
　キャパシタＣ３１２の他端は、抵抗素子Ｒ３１Ａの一端に接続されている。キャパシタＣ３２２の他端は、抵抗素子Ｒ３１Ｂの一端に接続されている。キャパシタＣ３３２の他端は、抵抗素子Ｒ３１Ｃの一端に接続されている。抵抗素子Ｒ３１Ａ，Ｒ３１Ｂ，Ｒ３１Ｃのそれぞれの他端は、互いに接続されている。
　本実施の形態では、第３の回路２３は、キャパシタＣ３１１，Ｃ３１２，Ｃ３２１，Ｃ３２２と、インダクタＬ３１Ａ，Ｌ３１Ｂと、抵抗素子Ｒ３１Ａ，Ｒ３１Ｂとを含んでいる。第５の回路５２５は、キャパシタＣ３２１，Ｃ３２２，Ｃ３３１，Ｃ３３２と、インダクタＬ３１Ｂ，Ｌ３１Ｃと、抵抗素子Ｒ３１Ｂ，Ｒ３１Ｃとを含んでいる。キャパシタＣ３２１，Ｃ３２２、インダクタＬ３１Ｂおよび抵抗素子Ｒ３１Ｂは、第３の回路２３と第５の回路５２５の両方に用いられている。
　なお、本実施の形態に係る電子部品５０１は、第２の回路２２、第４の回路５２４および第５の回路５２５に注目すると、第２の回路２２が本発明の「第１の回路」と「第２の回路」の一方に対応し、第４の回路５２４が本発明の「第１の回路」と「第２の回路」の他方に対応し、第５の回路５２５が本発明の「第３の回路」に対応するとみなすこともできる。この場合、本実施の形態に係る電子部品５０１は、「第１の回路」と「第２の回路」の一方を２つ備え、「第１の回路」と「第２の回路」の他方を１つ備え、「第３の回路」を２つ備えた電子部品とみなすことができる。
　本実施の形態におけるその他の構成、作用および効果は、第４の実施の形態と同様である。
　なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、請求の範囲の要件を満たす限り、分岐側の入出力ポートの数と、各回路のインダクタおよびキャパシタの数および配置は、各実施の形態に示した例に限られず、任意である。分岐側の入出力ポートの数は、２つまたは３つに限らず、４つ以上であってもよい。
　また、本発明の電子部品は、図１または図２１に示した構成に加えて、フィルタ等の他の回路を含んでいてもよい。この場合、第１ないし第３の入出力ポート１１～１３のうち少なくとも１つは、積層体３０の内部に設けられていてもよい。
　また、本発明の第１ないし第３の回路は、分配および合成器に限らず、分岐器、分路器、混合器、スプリッタ、デバイダ、コンバイナ、３ｄＢハイブリッド等の種々の機能を有する電子部品に適用することができる。
　また、本発明の電子部品は、請求の範囲を満たす回路構成を有する限り、図５ないし図１１を参照して説明した積層体３０に限らず、低温同時焼成セラミック（ＬＴＣＣ）多層基板を用いて構成したり、ディスクリート素子、すなわちチップキャパシタ、チップインダクタおよびチップ抵抗を用いて構成したりすることができる。
　また、第３の実施の形態において、第１の回路２６と第２の回路２７は、第４の実施の形態における第１および第２の回路２１，２２と同様に、第３の回路２８を経由しない複数の経路によって接続されていてもよい。具体的には、第１の回路２７の第１のインダクタＬ６１と、第２の回路２７の第２のインダクタＬ７１が、互いに接続されていてもよい。第１の回路２６と第２の回路２７は、いずれも、グランドに接続されていなくてもよい。
　また、第５の実施の形態において、第１、第２および第４の回路２１，２２，５２４は、第１の実施の形態における第１および第２の回路２１，２２と同様に、いずれもグランドに接続されていてもよい。この場合、第１の回路２１の第１のキャパシタＣ１１と、第２の回路２２の第２のキャパシタＣ２１と、第４の回路５２４のキャパシタＣ２４１は、互いに接続されていなくてもよい。

Claims (16)

  1. 　第１の入出力ポートと、
    　第２の入出力ポートと、
    　第３の入出力ポートと、
    　前記第１の入出力ポートと前記第２の入出力ポートとの間に設けられた特性インピーダンス変換回路である第１の回路と、
    　前記第１の入出力ポートと前記第３の入出力ポートとの間に設けられた特性インピーダンス変換回路である第２の回路と、
    　前記第２の入出力ポートと前記第３の入出力ポートとの間に設けられ、前記第１および第２の回路の各々と複素共役の関係になる回路構成を有する第３の回路とを備えたことを特徴とする電子部品。
  2. 　前記第１ないし第３の回路の各々は、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含み、
    　前記第３の回路の前記少なくとも１つのインダクタは、前記第１および第２の回路の各々の前記少なくとも１つのキャパシタに対して複素共役の関係になるように前記第３の回路に設けられ、
    　前記第３の回路の前記少なくとも１つのキャパシタは、前記第１および第２の回路の各々の前記少なくとも１つのインダクタに対して複素共役の関係になるように前記第３の回路に設けられていることを特徴とする請求項１記載の電子部品。
  3. 　前記第１の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第２の入出力ポートとを接続する第１の経路に設けられた第１のインダクタと、前記第１の経路とグランドとの間に設けられた第１のキャパシタとを含み、
    　前記第２の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第３の入出力ポートとを接続する第２の経路に設けられた第２のインダクタと、前記第２の経路と前記グランドとの間に設けられた第２のキャパシタとを含み、
    　前記第３の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１のインダクタに対して直列に接続された第３のキャパシタと、前記第２のインダクタに対して直列に接続された第４のキャパシタと、第３のインダクタとを含み、
    　前記第３の回路は、更に、抵抗素子を含み、
    　前記第３のインダクタおよび前記抵抗素子は、前記第３のキャパシタと前記第４のキャパシタとの間に並列に設けられていることを特徴とする請求項２記載の電子部品。
  4. 　前記第１の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第２の入出力ポートとを接続する第１の経路に設けられた第１のインダクタと、第１のキャパシタとを含み、
    　前記第２の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第３の入出力ポートとを接続する第２の経路に設けられた第２のインダクタと、第２のキャパシタとを含み、
    　前記第１のキャパシタと前記第２のキャパシタは、互いに接続され、
    　前記第３の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１のインダクタに対して直列に接続された第３のキャパシタと、前記第２のインダクタに対して直列に接続された第４のキャパシタと、第３のインダクタとを含み、
    　前記第３の回路は、更に、抵抗素子を含み、
    　前記第３のインダクタおよび前記抵抗素子は、前記第３のキャパシタと前記第４のキャパシタとの間に並列に設けられていることを特徴とする請求項２記載の電子部品。
  5. 　前記第３の回路の前記回路構成は、前記第３のインダクタおよび前記抵抗素子を中心として対称な構成である特徴とする請求項３または４記載の電子部品。
  6. 　前記第１の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第２の入出力ポートとを接続する第１の経路に設けられた第１のキャパシタと、前記第１の経路とグランドとの間に設けられた第１のインダクタとを含み、
    　前記第２の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１の入出力ポートと前記第３の入出力ポートとを接続する第２の経路に設けられた第２のキャパシタと、前記第２の経路と前記グランドとの間に設けられた第２のインダクタとを含み、
    　前記第３の回路は、前記少なくとも１つのインダクタおよび前記少なくとも１つのキャパシタとして、前記第１のキャパシタに対して直列に接続された第３のインダクタと、前記第２のキャパシタに対して直列に接続された第４のインダクタと、第３のキャパシタとを含み、
    　前記第３の回路は、更に、抵抗素子を含み、
    　前記第３のキャパシタと前記抵抗素子は、前記第３のインダクタと前記第４のインダクタとの間に並列に設けられていることを特徴とする請求項２記載の電子部品。
  7. 　前記第３の回路の前記回路構成は、前記第３のキャパシタおよび前記抵抗素子を中心として対称な構成であることを特徴とする請求項６記載の電子部品。
  8. 　前記第１の回路と前記第２の回路は、それぞれ、グランドに接続されていることを特徴とする請求項１または２記載の電子部品。
  9. 　前記第１の回路と前記第２の回路は、前記第３の回路を経由しない複数の経路によって接続されていることを特徴とする請求項１または２記載の電子部品。
  10. 　前記第１の回路と前記第２の回路は、いずれも、グランドに接続されていないことを特徴とする請求項９記載の電子部品。
  11. 　更に、第４の入出力ポートと、
    　前記第１の入出力ポートと前記第４の入出力ポートとの間に設けられた特性インピーダンス変換回路である第４の回路と、
    　前記第３の入出力ポートと前記第４の入出力ポートとの間に設けられ、前記第２および第４の回路の各々と複素共役の関係になる回路構成を有する第５の回路とを備えたことを特徴とする請求項１ないし１０のいずれかに記載の電子部品。
  12. 　前記第２の回路は、前記第３の回路を経由しない複数の経路によって前記第１の回路に接続されると共に、前記第５の回路を経由しない複数の経路によって前記第４の回路に接続されていることを特徴とする請求項１１記載の電子部品。
  13. 　更に、前記第１の入出力ポートと前記第１および第２の回路との間に設けられた整合回路を備えたことを特徴とする請求項１ないし１２のいずれかに記載の電子部品。
  14. 　前記第１の回路、前記第２の回路および前記整合回路は、１つの節点から分岐し、
    　前記整合回路は、前記第１の入出力ポートと前記節点とを接続する第３の経路に設けられた整合回路用キャパシタと、前記第３の経路とグランドとの間に設けられた整合回路用インダクタとを含むことを特徴とする請求項１３記載の電子部品。
  15. 　前記電子部品は、分配および合成器であることを特徴とする請求項１ないし１４のいずれかに記載の電子部品。
  16. 　請求項１ないし１５のいずれかに記載の電子部品と、
    　前記電子部品に接続される少なくとも１つのアンテナとを備えたことを特徴とする通信機器。
PCT/JP2022/011348 2021-03-17 2022-03-14 電子部品および通信機器 WO2022196640A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280014431.6A CN116830454A (zh) 2021-03-17 2022-03-14 电子部件和通信设备
US18/229,773 US20230378926A1 (en) 2021-03-17 2023-08-03 Electronic component and communication apparatus

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2021-044037 2021-03-17
JP2021044037 2021-03-17
JP2022024541A JP2022145540A (ja) 2021-03-17 2022-02-21 電子部品および通信機器
JP2022-024541 2022-02-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/229,773 Continuation US20230378926A1 (en) 2021-03-17 2023-08-03 Electronic component and communication apparatus

Publications (1)

Publication Number Publication Date
WO2022196640A1 true WO2022196640A1 (ja) 2022-09-22

Family

ID=83320455

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/011348 WO2022196640A1 (ja) 2021-03-17 2022-03-14 電子部品および通信機器

Country Status (2)

Country Link
US (1) US20230378926A1 (ja)
WO (1) WO2022196640A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001016063A (ja) * 1999-06-30 2001-01-19 Aichi Electronic Co Ltd 高周波用分岐／分配器
JP2008131622A (ja) * 2006-11-27 2008-06-05 Nippon Telegr & Teleph Corp <Ntt> 電力分配合成回路
JP2008172358A (ja) * 2007-01-09 2008-07-24 Mitsubishi Electric Corp 分配回路
JP2012080397A (ja) * 2010-10-04 2012-04-19 Mitsubishi Electric Corp 逆相分配回路及びアンテナ装置
JP2014230276A (ja) * 2013-05-17 2014-12-08 群▲マイ▼通訊股▲ふん▼有限公司 無線周波整合回路及び無線通信装置
WO2016133028A1 (ja) * 2015-02-20 2016-08-25 株式会社村田製作所 高周波フィルタ、高周波フロントエンド回路、通信機器、および、高周波フィルタの設計方法
WO2020045576A1 (ja) * 2018-08-30 2020-03-05 株式会社村田製作所 電力分配／結合回路および電力分配／結合部品

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001016063A (ja) * 1999-06-30 2001-01-19 Aichi Electronic Co Ltd 高周波用分岐／分配器
JP2008131622A (ja) * 2006-11-27 2008-06-05 Nippon Telegr & Teleph Corp <Ntt> 電力分配合成回路
JP2008172358A (ja) * 2007-01-09 2008-07-24 Mitsubishi Electric Corp 分配回路
JP2012080397A (ja) * 2010-10-04 2012-04-19 Mitsubishi Electric Corp 逆相分配回路及びアンテナ装置
JP2014230276A (ja) * 2013-05-17 2014-12-08 群▲マイ▼通訊股▲ふん▼有限公司 無線周波整合回路及び無線通信装置
WO2016133028A1 (ja) * 2015-02-20 2016-08-25 株式会社村田製作所 高周波フィルタ、高周波フロントエンド回路、通信機器、および、高周波フィルタの設計方法
WO2020045576A1 (ja) * 2018-08-30 2020-03-05 株式会社村田製作所 電力分配／結合回路および電力分配／結合部品

Also Published As

Publication number Publication date
US20230378926A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
US7859364B2 (en) Layered low-pass filter
US7612634B2 (en) High frequency module utilizing a plurality of parallel signal paths
US5929729A (en) Printed lumped element stripline circuit ground-signal-ground structure
US20090189714A1 (en) Layered low-pass filter
US7205864B2 (en) Distributed matrix switch
US7999634B2 (en) Layered low-pass filter having a conducting portion that connects a grounding conductor layer to a grounding terminal
US7336144B2 (en) Compact multilayer band-pass filter and method using interdigital capacitor
JP3333014B2 (ja) 高周波信号分配・合成器
US20160276997A1 (en) Filter component
CN102832433A (zh) 集成带通滤波功能的非等分功率分配器
KR20050034144A (ko) 적층형 저역 통과 필터
US6897724B2 (en) System and method for adjusting group delay
WO2013164929A1 (ja) 高周波モジュール
US6492886B1 (en) Laminated filter, duplexer, and mobile communication apparatus using the same
WO2022196640A1 (ja) 電子部品および通信機器
JP2022145540A (ja) 電子部品および通信機器
US8098116B2 (en) LC composite electronic component
CN116830454A (zh) 电子部件和通信设备
US20220294411A1 (en) Branching filter
JP2002344276A (ja) 高周波電力分配・合成回路および高周波電力分配・合成部品
JP6984788B2 (ja) 回路素子
JP3694067B2 (ja) 表面実装部品化したアンテナスイッチ
US8049575B2 (en) Directional coupler with inductively-compensated sharpness of directivity
JP2692916B2 (ja) 高周波電力分配器
CN110809835B (zh) 分配器和合成器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22771386

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280014431.6

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22771386

Country of ref document: EP

Kind code of ref document: A1