WO2022196374A1 - 発光素子 - Google Patents

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WO2022196374A1
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layer
semiconductor layer
side semiconductor
type impurity
impurity concentration
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良太 船越
利彦 岸野
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日亜化学工業株式会社
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Definitions

  • Embodiments of the present invention relate to light-emitting devices.
  • Patent Document 1 discloses, for example, a light emitting device including a nitride semiconductor layer having a tunnel junction layer.
  • An object of the embodiments of the present invention is to provide a light emitting device capable of reducing forward voltage.
  • a light emitting device comprises a first n-side semiconductor layer, a first p-side semiconductor layer, and a first active layer provided between the first n-side semiconductor layer and the first p-side semiconductor layer.
  • the first n-side semiconductor layer includes a first stacked portion having a first n-type impurity concentration and having a multilayer structure in which first layers and second layers having a lattice constant different from that of the first layers are alternately stacked.
  • the second n-side semiconductor layer has a multilayer structure in which a third layer and a fourth layer having a lattice constant different from that of the third layer are alternately stacked, and a second stacked portion having a second n-type impurity concentration wherein the second n-type impurity concentration is higher than the first n-type impurity concentration.
  • the light emitting element According to the light emitting element according to one embodiment of the present invention, it is possible to provide a light emitting element capable of reducing forward voltage.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a light emitting device according to one embodiment of the present invention.
  • FIG. 2 is a flow chart showing the flow of the method for manufacturing a light emitting device according to one embodiment of the present invention.
  • FIG. 3A is a schematic diagram showing a method for manufacturing a light emitting device according to one embodiment of the present invention.
  • FIG. 3B is a schematic diagram showing a method for manufacturing a light emitting device according to one embodiment of the present invention.
  • FIG. 3C is a schematic diagram showing a method for manufacturing a light emitting device according to one embodiment of the present invention;
  • FIG. 1 is a schematic cross-sectional view of a light-emitting device 1 according to one embodiment of the present invention.
  • the light emitting device 1 of this embodiment includes a first n-side semiconductor layer 20, a first p-side semiconductor layer 40, and a first active layer 30 provided between the first n-side semiconductor layer 20 and the first p-side semiconductor layer 40.
  • the light emitting device 1 has an n-side electrode 91 electrically connected to the first n-side semiconductor layer 20 and a p-side electrode 92 electrically connected to the second p-side semiconductor layer 80 .
  • the material of the substrate 10 is, for example, sapphire, silicon, SiC, GaN, or the like.
  • a buffer layer may be provided between the substrate 10 and the first light emitting section 11 .
  • As the buffer layer for example, a layer made of AlGaN or AlN can be used.
  • the semiconductor laminate 100 is a laminate in which a plurality of semiconductor layers made of nitride semiconductors are laminated.
  • the nitride semiconductor has a chemical formula of In x Al y Ga 1-x-y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x+y ⁇ 1), and the composition ratios x and y are varied within respective ranges. can include semiconductors of all compositions.
  • the first light emitting section 11, the tunnel junction layer 50, and the second light emitting section 12 are arranged in this order from the substrate 10 side.
  • the first light emitting unit 11 includes a first n-side semiconductor layer 20, a first p-side semiconductor layer 40, a first active layer 30 provided between the first n-side semiconductor layer 20 and the first p-side semiconductor layer 40, including.
  • the first light emitting unit 11 is made of a nitride semiconductor.
  • the first n-side semiconductor layer 20 includes an n-contact layer 21 , a first laminated portion 22 and an underlying layer 23 .
  • the first n-side semiconductor layer 20 includes one or more n-type semiconductor layers.
  • n-type semiconductor layers include semiconductor layers containing n-type impurities such as silicon (Si) and germanium (Ge).
  • the n-type semiconductor layer is, for example, GaN, and may contain indium (In) and aluminum (Al).
  • the n-type semiconductor layer containing Si as an n-type impurity has an n-type impurity concentration of 1 ⁇ 10 18 /cm 3 or more and 2 ⁇ 10 19 /cm 3 or less.
  • the first n-side semiconductor layer 20 may include an undoped layer.
  • An undoped layer is a layer that is not intentionally doped with n-type impurities or p-type impurities.
  • the concentration of the n-type impurity and p-type impurity in the undoped layer is, for example, a concentration that does not exceed the detection limit in the analysis results of secondary ion mass spectrometry (SIMS) or the like.
  • SIMS secondary ion mass spectrometry
  • the undoped layer may contain n-type impurities and/or p-type impurities due to diffusion from the adjacent layers. May contain impurities.
  • the n-contact layer 21 is provided between the underlying layer 23 and the first stacked portion 22 .
  • the n-contact layer 21 is a semiconductor layer containing n-type impurities.
  • the n-type impurity concentration of the n-contact layer 21 can be 1 ⁇ 10 18 /cm 3 or more and 1 ⁇ 10 19 /cm 3 or less.
  • the thickness of the n-contact layer 21 can be 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the n-contact layer 21 has an upper surface on which no other semiconductor layer is provided.
  • An n-side electrode 91 which will be described later, is provided on the surface of the n-contact layer 21 on which no other semiconductor layer is provided.
  • the first laminated portion 22 is provided between the n-contact layer 21 and the first active layer 30 .
  • the first laminated portion 22 has a multilayer structure in which first layers and second layers having a lattice constant different from that of the first layers are alternately laminated.
  • the first laminated portion 22 is a superlattice layer including a plurality of first layers and a plurality of second layers.
  • the first layer and the second layer are, for example, undoped layers.
  • the first layer is, for example, an undoped GaN layer.
  • the second layer is, for example, an undoped InGaN layer.
  • the first laminated portion 22 includes, for example, 15 or more and 25 or less pairs of the first layer and the second layer.
  • the thickness of the first layer can be 0.5 nm or more and 3 nm or less.
  • the thickness of the second layer can be 0.5 nm or more and 3 nm or less.
  • the thickness of the first laminated portion 22 can be, for example, 30 nm or more and 150 nm or less.
  • the first n-type impurity concentration of the first stacked portion 22 can be, for example, 1 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 19 /cm 3 or less.
  • the p-type impurity concentration of the first stacked portion 22 can be, for example, 1 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 18 /cm 3 or less.
  • the first n-type impurity concentration of the first stacked portion 22 is the highest n-type impurity concentration among the n-type impurity concentrations in the first stacked portion 22 .
  • the p-type impurity concentration of the first stacked portion 22 is the highest p-type impurity concentration among the p-type impurity concentrations in the first stacked portion 22 .
  • the n-type impurity and the p-type impurity contained in the first stacked portion 22 are contained by being diffused from adjacent layers, the n-type impurity or the p-type impurity is added to the first layer and/or the second layer. Including cases where it is included by doping.
  • the underlying layer 23 is provided between the substrate 10 and the n-contact layer 21 .
  • the underlying layer 23 is, for example, an undoped GaN layer.
  • the thickness of the underlying layer 23 can be, for example, 5 ⁇ m or more and 10 ⁇ m or less.
  • the first active layer 30 is provided between the first n-side semiconductor layer 20 and the first p-side semiconductor layer 40 .
  • the first active layer 30 has, for example, a multiple quantum well structure including multiple well layers and multiple barrier layers.
  • InGaN for example, is used for the plurality of well layers.
  • GaN is used for the plurality of barrier layers.
  • the well layers and barrier layers included in the first active layer 30 are, for example, undoped layers. At least part of the well layers and barrier layers included in the first active layer 30 may contain n-type impurities and/or p-type impurities.
  • the light emitted by the first active layer 30 is, for example, ultraviolet light or visible light.
  • the first active layer 30 can emit blue light or green light, for example.
  • the emission peak wavelength of blue light is 430 nm or more and 490 nm or less.
  • the emission peak wavelength of green light is 500 nm or more and 540 nm or less.
  • the first p-side semiconductor layer 40 is provided between the first active layer 30 and the tunnel junction layer 50 .
  • the first p-side semiconductor layer 40 includes one or more p-type semiconductor layers.
  • the p-type semiconductor layer include semiconductor layers containing p-type impurities such as magnesium (Mg).
  • the p-type semiconductor layer is, for example, GaN and may contain In and/or Al.
  • the p-type impurity concentration of the p-type semiconductor layer containing Mg as the p-type impurity is 1 ⁇ 10 19 /cm 3 or more and 5 ⁇ 10 20 /cm 3 or less.
  • the first p-side semiconductor layer 40 may include an undoped layer.
  • the thickness of the first p-side semiconductor layer 40 can be 30 nm or more and 200 nm or less.
  • the tunnel junction layer 50 is provided between the first p-side semiconductor layer 40 and the second n-side semiconductor layer 60 .
  • the tunnel junction layer 50 contains n-type impurities and/or p-type impurities.
  • the tunnel junction layer 50 is at least one of a p-type semiconductor layer having a p-type impurity concentration higher than that of the first p-side semiconductor layer 40 and an n-type semiconductor layer having an n-type impurity concentration higher than that of the second n-side semiconductor layer 60. contains one semiconductor layer.
  • the tunnel junction layer 50 includes, for example, a semiconductor layer with a third n-type impurity concentration higher than the second n-type impurity concentration of the second n-side semiconductor layer 60 .
  • the width of a depletion layer formed by a pn junction can be made narrower.
  • a p-type GaN layer containing Mg as a p-type impurity or an n-type GaN layer containing Si as an n-type impurity can be used.
  • the p-type semiconductor layer containing Mg as a p-type impurity has a p-type impurity concentration of 1 ⁇ 10 20 /cm 3 or more and 5 ⁇ 10 21 /cm 3 or less.
  • the n-type semiconductor layer containing Si as an n-type impurity has an n-type impurity concentration of 2 ⁇ 10 20 /cm 3 or more and 1 ⁇ 10 21 /cm 3 or less.
  • Nitride semiconductors forming the tunnel junction layer 50 include, for example, GaN, InGaN, and AlGaN.
  • the impurity concentration and thickness of the tunnel junction layer 50 can be changed as appropriate.
  • the thickness of the tunnel junction layer 50 can be, for example, 1 nm or more and 6 ⁇ m or less.
  • the second n-side semiconductor layer 60 includes an intermediate layer 61 and a second lamination portion 62 .
  • the second n-side semiconductor layer 60 includes one or more n-type semiconductor layers.
  • n-type semiconductor layers include semiconductor layers containing n-type impurities such as silicon (Si) and germanium (Ge).
  • the n-type semiconductor layer is, for example, GaN, and may contain indium (In) and aluminum (Al).
  • the n-type semiconductor layer containing Si as an n-type impurity has an n-type impurity concentration of 1 ⁇ 10 18 /cm 3 or more and 2 ⁇ 10 19 /cm 3 or less.
  • the second n-side semiconductor layer 60 may include an undoped layer.
  • the intermediate layer 61 is provided between the tunnel junction layer 50 and the second laminated section 62 .
  • Intermediate layer 61 includes an n-type semiconductor layer containing n-type impurities.
  • the intermediate layer 61 is formed by laminating a first n-type semiconductor layer and a second n-type semiconductor layer having a lower n-type impurity concentration than the first n-type semiconductor layer in this order from the tunnel junction layer 50 side. It can be a multi-layer structure.
  • the n-type impurity concentration of the n-type semiconductor layer included in the intermediate layer 61 can be made lower than that of the n-type semiconductor layer included in the tunnel junction layer 50 .
  • the surface condition of the semiconductor layers forming the second stacked portion 62 can be improved compared to the surface condition of the tunnel junction layer 50, so that the second stacked portion 62 can be formed with better crystallinity.
  • the thickness of the intermediate layer 61 can be, for example, 100 nm or more and 200 ⁇ m or less.
  • the thickness of the first n-type semiconductor layer can be set to 15 nm or more and 60 nm or less
  • the thickness of the second n-type semiconductor layer can be set to 40 nm or more and 180 nm or less.
  • the second lamination part 62 is provided between the intermediate layer 61 and the second active layer 70 .
  • the second laminated portion 62 has a multilayer structure in which third layers and fourth layers having a lattice constant different from that of the third layers are alternately laminated.
  • the second laminated portion 62 is a superlattice layer including a plurality of third layers and a plurality of fourth layers.
  • the third layer and the fourth layer are layers doped with n-type impurities, for example.
  • the third layer is, for example, an n-type GaN layer containing n-type impurities.
  • the fourth layer is, for example, an n-type InGaN layer containing n-type impurities.
  • the second laminated portion 62 includes, for example, 15 or more and 25 or less sets of the third layer and the fourth layer.
  • the n-type impurity may be contained in either the third layer or the fourth layer.
  • the third layer can be a layer doped with an n-type impurity
  • the fourth layer can be an undoped layer.
  • the thickness of the second laminated portion 62 can be made thinner than the thickness of the first laminated portion 22 . As a result, the expansion of the V pit formed on the upper surface of the second lamination portion 62 is suppressed more than that of the first lamination portion 22, and the crystallinity of the second active layer 70 formed on the second lamination portion 62 is improved. can do.
  • the thickness of the third layer can be 0.5 nm or more and 3 nm or less.
  • the thickness of the fourth layer can be 0.5 nm or more and 3 nm or less.
  • the thickness of the second laminated portion 62 can be, for example, 30 nm or more and 150 nm or less.
  • the thickness of the second lamination part 62 is thinner than that of the first lamination part 22, for example, the thickness of the first lamination part 22 is 50 nm or more and 70 nm or less, and the thickness of the second lamination part 62 is 30 nm or more and 50 nm or less.
  • the second stacked portion 62 includes a semiconductor layer doped with n-type impurities.
  • the second n-type impurity concentration of the second stacked portion 62 is higher than the first n-type impurity concentration of the first stacked portion 22 .
  • diffusion of p-type impurities from the first p-side semiconductor layer 40 and the tunnel junction layer 50 into the semiconductor layer formed on the second stacked portion 62 can be suppressed.
  • the second n-side semiconductor layer 60 contains a p-type impurity, there is a possibility that conversion to p-type is likely to be promoted.
  • the semiconductor layer is less likely to become p-type due to the diffusion of such p-type impurities, and carriers can be efficiently supplied to the tunnel junction layer 50, so that the forward voltage Vf can be reduced.
  • the second n-type impurity concentration of the second stacked portion 62 is, for example, preferably 3 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 20 /cm 3 or less, and 1 ⁇ 10 18 /cm 3 or more and 1 ⁇ 10 20 /cm 3 or more. cm 3 or less is more preferable.
  • the p-type impurity concentration of the second stacked portion 62 is higher than the p-type impurity concentration of the first stacked portion 22 .
  • the p-type impurity concentration of the second stacked portion 62 can be, for example, 3 ⁇ 10 17 /cm 3 or more and 5 ⁇ 10 18 /cm 3 or less.
  • the second n-type impurity concentration of the second stacked portion 62 is the highest n-type impurity concentration among the n-type impurity concentrations in the second stacked portion 62 .
  • the p-type impurity concentration of the second stacked portion 62 is the highest p-type impurity concentration among the p-type impurity concentrations in the second stacked portion 62 .
  • the second n-type impurity concentration of the second stacked portion 62 is higher than the p-type impurity concentration of the second stacked portion 62 . Thereby, the second stacked portion 62 can be prevented from becoming p-type. For example, even if the p-type impurity concentration of the second stacked portion 62 is higher than the p-type impurity concentration of the first stacked portion 22, the second stacked portion 62 can be prevented from becoming p-type.
  • the second active layer 70 is provided between the second laminated portion 62 and the second p-side semiconductor layer 80 .
  • the second active layer 70 has, for example, a multiple quantum well structure including multiple well layers and multiple barrier layers.
  • InGaN for example, is used for the plurality of well layers.
  • GaN is used for the plurality of barrier layers.
  • the well layers and barrier layers included in the second active layer 70 are, for example, undoped layers. At least part of the well layers and barrier layers included in the second active layer 70 may contain n-type impurities and/or p-type impurities.
  • the light emitted by the second active layer 70 is, for example, ultraviolet light or visible light.
  • the light emitted by the first active layer 30 and the second active layer 70 can be blue light, for example.
  • the emission peak wavelength of the first active layer 30 and the emission peak wavelength of the second active layer 70 may be different.
  • the light emitted by the first active layer 30 can be blue light
  • the light emitted by the second active layer 70 can be green light.
  • a second p-side semiconductor layer 80 is provided on the second active layer 70 .
  • the second p-side semiconductor layer 80 includes one or more p-type semiconductor layers.
  • the p-type semiconductor layer include semiconductor layers containing p-type impurities such as magnesium (Mg).
  • the p-type semiconductor layer is, for example, GaN and may contain In and/or Al.
  • the p-type impurity concentration of the p-type semiconductor layer containing Mg as the p-type impurity is 1 ⁇ 10 19 /cm 3 or more and 5 ⁇ 10 20 /cm 3 or less.
  • the second p-side semiconductor layer 80 may include an undoped layer.
  • the thickness of the second p-side semiconductor layer 80 can be 30 nm or more and 200 nm or less.
  • the n-side electrode 91 is provided on the first n-side semiconductor layer 20 and electrically connected to the first n-side semiconductor layer.
  • the n-side electrode 91 is provided on the upper surface of the n-contact layer 21 .
  • the p-side electrode 92 is provided on the second p-side semiconductor layer 80 and electrically connected to the second p-side semiconductor layer 80 .
  • a forward voltage is applied between the n-side electrode 91 and the p-side electrode 92 .
  • a forward voltage is applied between the second p-side semiconductor layer 80 and the n-contact layer 21, and holes and electrons are supplied to the first active layer 30 and the second active layer 70, whereby the first The active layer 30 and the second active layer 70 emit light.
  • the tunnel junction layer 50 is composed of a p-type semiconductor layer having a p-type impurity concentration higher than that of the first p-side semiconductor layer 40 and an n-type impurity concentration higher than that of the second n-side semiconductor layer 60. At least one of the n-type semiconductor layers is formed. A pn junction is formed by such a tunnel junction layer 50 .
  • a pn junction is formed by the first p-side semiconductor layer 40 and the tunnel junction layer 50 using an n-type semiconductor layer heavily doped with n-type impurities.
  • a pn junction is formed by the tunnel junction layer 50 using a p-type semiconductor layer heavily doped with p-type impurities and the second n-side semiconductor layer 60 .
  • the tunnel junction layer 50 by forming the tunnel junction layer 50 into a stacked structure including an n-type semiconductor layer heavily doped with an n-type impurity and a p-type semiconductor layer heavily doped with a p-type impurity, a pn junction is formed. Form. The higher the concentration of each conductivity type impurity contained in the first p-side semiconductor layer 40, the tunnel junction layer 50, and the second n-side semiconductor layer 60, the narrower the width of the depletion layer formed by the above-described pn junction. .
  • the light emitting device of the present embodiment diffusion of the p-type impurity into the second stacked portion 62 and the semiconductor layer formed on the second stacked portion 62 is suppressed, and the forward voltage Vf is reduced. can be reduced. Moreover, by laminating the second active layer 70 on the first active layer 30, the output per unit area can be increased compared to a light emitting device having one active layer.
  • FIG. 2 is a flow chart showing the method for manufacturing the light emitting device of this embodiment.
  • the method for manufacturing a light-emitting element of this embodiment includes a first light-emitting portion forming step S11, a tunnel junction layer forming step S12, and a second light-emitting portion forming step S13.
  • 3A to 3C are schematic cross-sectional views showing the method for manufacturing the light emitting device 1 of this embodiment.
  • Each nitride semiconductor layer included in the semiconductor laminate 100 is formed by MOCVD (metal organic chemical vapor deposition) in a furnace in which pressure and temperature can be adjusted. Each nitride semiconductor layer is epitaxially grown on the substrate 10, for example.
  • Each nitride semiconductor layer can be formed by introducing a carrier gas and a source gas into a furnace. Hydrogen (H 2 ) gas or nitrogen (N 2 ) gas can be used as the carrier gas. Ammonia (NH 3 ) gas can be used as the raw material gas for the N source.
  • As a material gas for the Ga source trimethylgallium (TMG) gas or triethylgallium (TEG) gas can be used.
  • Trimethylindium (TMI) gas can be used as the material gas for the In source.
  • Trimethylaluminum (TMA) gas can be used as the raw material gas for the Al source.
  • Monosilane (SiH 4 ) gas can be used as the raw material gas for the Si source.
  • Biscyclopentadienylmagnesium (Cp 2 Mg) gas can be used as the raw material gas for the Mg source.
  • the first light emitting portion forming step S11 includes a step of forming the first n-side semiconductor layer 20 on the substrate 10, a step of forming the first active layer 30 on the first n-side semiconductor layer 20, and a step of forming the first active layer 30 on the first n-side semiconductor layer 20. and forming a first p-side semiconductor layer 40 thereon.
  • the step of forming the first n-side semiconductor layer 20 the underlying layer 23, the n-contact layer 21, and the first stacked portion 22 are formed on the substrate 10 in this order. As shown in FIG.
  • the first light emitting portion including the first n-side semiconductor layer 20, the first active layer 30, and the first p-side semiconductor layer 40 is formed on the substrate 10 by the first light emitting portion forming step S11. 11 is formed.
  • a buffer layer may be formed on the surface of the substrate 10 before forming the underlying layer 23 on the substrate 10 .
  • GaN or AlGaN can be used as the buffer layer.
  • the first laminated portion 22 is formed, for example, by alternately performing a first layer forming process and a second layer forming process.
  • a carrier gas and a raw material gas containing a Ga source and an N source are introduced into a furnace to form a first layer made of an undoped GaN layer.
  • a carrier gas and a raw material gas containing a Ga source, an N source, and an In source are introduced into a furnace to form a second layer made of undoped InGaN.
  • the first stacked portion 22 is formed so that the first n-type impurity concentration is, for example, 1 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 19 /cm 3 or less.
  • a tunnel junction layer forming step S12 is performed.
  • a tunnel junction layer 50 is formed on the first light emitting section 11, as shown in FIG. 3B.
  • a tunnel junction made of a GaN layer having a third n-type impurity concentration is formed by introducing a carrier gas and a raw material gas containing a Ga source, an N source, and a Si source into a furnace.
  • a layer 50 is formed.
  • the tunnel junction layer 50 is adjusted such that the third n-type impurity concentration is 2 ⁇ 10 20 /cm 3 or more and 1 ⁇ 10 21 /cm 3 or less.
  • the flow ratio of the Si raw material gas is set higher than the flow ratio of the Si raw material gas in the third layer forming process and the fourth layer forming process, which will be described later.
  • the second light emitting portion forming step S13 is performed.
  • the second light emitting portion 12 is formed on the tunnel junction layer 50, as shown in FIG. 3C.
  • the second light emitting portion forming step S13 includes a step of forming the second n-side semiconductor layer 60 on the tunnel junction layer 50, a step of forming the second active layer 70 on the second n-side semiconductor layer 60, and a step of forming the second active layer 70 on the second n-side semiconductor layer 60. and forming a second p-side semiconductor layer 80 on 70 .
  • the intermediate layer 61 and the second lamination portion 62 are formed on the tunnel junction layer 50 in this order.
  • the intermediate layer 61 is formed in contact with the tunnel junction layer 50, for example.
  • the second laminated portion 62 is formed, for example, by alternately performing a third layer forming process and a fourth layer forming process.
  • a carrier gas and a material gas containing a Ga source, an N source, and a Si source are introduced into a furnace to form a GaN layer doped with n-type impurities.
  • a carrier gas and a raw material gas containing a Ga source, an N source, an In source, and a Si source are introduced into the furnace to form a fourth layer of InGaN doped with n-type impurities.
  • Form 4 layers for example, a carrier gas and a material gas containing a Ga source, an N source, an In source, and a Si source are introduced into the furnace to form a fourth layer of InGaN doped with n-type impurities.
  • the second stacked portion 62 is adjusted so that the concentration of the second n-type impurity in the second stacked portion 62 becomes It is formed so as to be higher than the first n-type impurity concentration in the first stacked portion 22 .
  • the second stacked portion 62 is formed so that the second n-type impurity concentration is, for example, 3 ⁇ 10 17 /cm 3 or more and 1 ⁇ 10 20 /cm 3 or less.
  • part of the semiconductor stack 100 is removed to expose part of the n-contact layer 21 .
  • an n-side electrode 91 is formed on the n-contact layer 21 and a p-side electrode 92 is formed on the second p-side semiconductor layer 80 .
  • the n-side electrode 91 and the p-side electrode 92 can be formed by, for example, a sputtering method or a vapor deposition method. Through these steps, the light emitting device 1 shown in FIG. 1 can be obtained.
  • the light-emitting element of the example and the light-emitting element of the comparative example were produced as follows, and the values of the forward voltage Vf and the output Po of the light-emitting element of the example and the light-emitting element of the comparative example were evaluated.
  • a sapphire substrate was used as the substrate 10 .
  • a buffer layer composed of an undoped AlGaN layer was formed on the sapphire substrate.
  • an underlayer 23 of undoped GaN layer having a thickness of about 7 ⁇ m was formed on the buffer layer.
  • An Si-doped n-contact layer 21 having a thickness of about 1.8 ⁇ m was formed on the underlying layer 23 .
  • the n-type impurity concentration of the n-contact layer 21 is approximately 1 ⁇ 10 19 /cm 3 .
  • a first laminated portion 22 was formed by alternately laminating a first layer made of an undoped GaN layer and a second layer made of an undoped InGaN layer.
  • the thickness of the first layer was about 2 nm, and the thickness of the second layer was about 1 nm.
  • the first laminated portion 22 includes 20 pairs of the first layer and the second layer.
  • the n-type impurity concentration in the first stacked portion 22 is approximately 3 ⁇ 10 17 /cm 3 .
  • Undoped InGaN layers and undoped GaN layers were alternately laminated as the first active layer 30 on the first lamination portion 22 to form seven sets of undoped InGaN layers and undoped GaN layers.
  • An Mg-doped AlGaN layer, an undoped GaN layer, and an Mg-doped GaN layer were sequentially formed on the first active layer 30 as the first p-side semiconductor layer 40 .
  • the p-type impurity concentration of the Mg-doped GaN layer in the first p-side semiconductor layer 40 is approximately 3 ⁇ 10 20 /cm 3 .
  • a Si-doped GaN layer was formed as the tunnel junction layer 50 on the first p-side semiconductor layer 40 .
  • the n-type impurity concentration of the tunnel junction layer 50 is approximately 8 ⁇ 10 20 /cm 3 .
  • the thickness of the tunnel junction layer 50 was set to approximately 2 nm.
  • a Si-doped GaN layer was formed as an intermediate layer 61 on the tunnel junction layer 50 .
  • the n-type impurity concentration of the intermediate layer 61 is approximately 8 ⁇ 10 20 /cm 3 .
  • the thickness of the intermediate layer 61 was set to approximately 145 nm.
  • a second laminated portion 62 was formed on the intermediate layer 61 as a second laminated portion 62 by alternately laminating a third layer made of a Si-doped GaN layer and a fourth layer made of a Si-doped InGaN layer.
  • the film thickness of the third layer was about 2 nm, and the film thickness of the fourth layer was about 1 nm.
  • the second laminated portion 62 includes 20 pairs of the third layer and the fourth layer.
  • the n-type impurity concentration in the second stacked portion 62 is approximately 2 ⁇ 10 19 /cm 3 .
  • Undoped InGaN layers and undoped GaN layers were alternately laminated as the second active layer 70 on the second lamination portion 62 to form seven sets of undoped InGaN layers and undoped GaN layers.
  • An Mg-doped AlGaN layer, an undoped GaN layer, and an Mg-doped GaN layer were sequentially formed on the second active layer 70 as the second p-side semiconductor layer 80 .
  • the p-type impurity concentration of the Mg-doped GaN layer in the second p-side semiconductor layer 80 is approximately 3 ⁇ 10 20 /cm 3 .
  • a light-emitting device having such a semiconductor laminate 100 was produced as an example.
  • the light-emitting device of the comparative example has the same structure as the light-emitting device of the example except that the structure of the second lamination portion 62 is different.
  • the second laminated portion 62 has a structure in which 20 sets of third layers made of undoped InGaN layers and fourth layers made of undoped GaN layers are alternately laminated. That is, the third layer and the fourth layer of the second lamination part 62 in the light emitting device of the comparative example were formed without doping the n-type impurity.
  • the forward voltage Vf of the light emitting element of Example was 0.13 V lower than the forward voltage Vf of the light emitting element of Comparative Example. Moreover, the output Po of the light emitting element of the example was substantially the same as the output Po of the light emitting element of the comparative example. Note that the value of the forward voltage Vf is the value when a current of 500 mA is applied to the light emitting element. From these evaluation results, it was confirmed that the light emitting device of the example can reduce the forward voltage Vf more than the light emitting device of the comparative example while maintaining the output Po.

Abstract

第１ｎ側半導体層と、第１ｐ側半導体層と、第１活性層と、を含む窒化物半導体からなる第１発光部と、第１発光部上に位置し、第２ｎ側半導体層と、第２ｐ側半導体層と、第２活性層と、を含む窒化物半導体からなる第２発光部と、前記第１ｐ側半導体層と前記第２ｎ側半導体層との間に設けられたトンネル接合層と、を有する半導体積層体と、を有し、前記第１ｎ側半導体層は、第１層と、第２層とが交互に積層された多層構造を有する第１ｎ型不純物濃度の第１積層部を含み、前記第２ｎ側半導体層は、第３層と、前記第３層とは異なる格子定数である第４層と、が交互に積層された多層構造を有する第２ｎ型不純物濃度の第２積層部を含み、前記第２ｎ型不純物濃度は、前記第１ｎ型不純物濃度よりも高い発光素子である。

Description

発光素子
　本発明の実施形態は、発光素子に関する。
　特許文献１には、例えば、トンネル接合層を有する窒化物半導体層を含む発光素子が開示されている。
特開２０１７－１５７６６７号公報
　このような発光素子において、順方向電圧を低減させることが望まれる。本発明の実施形態は、順方向電圧を低減できる発光素子を提供することを目的とする。
　本発明の一実施形態に係る発光素子は、第１ｎ側半導体層と、第１ｐ側半導体層と、前記第１ｎ側半導体層と前記第１ｐ側半導体層との間に設けられた第１活性層と、を含む窒化物半導体からなる第１発光部と、第１発光部上に位置し、第２ｎ側半導体層と、第２ｐ側半導体層と、前記第２ｎ側半導体層と前記第２ｐ側半導体層との間に設けられた第２活性層と、を含む窒化物半導体からなる第２発光部と、前記第１ｐ側半導体層と前記第２ｎ側半導体層との間に設けられたトンネル接合層と、を有する半導体積層体と、前記第１ｎ側半導体層に電気的に接続されたｎ側電極と、前記第２ｐ側半導体層に電気的に接続されたｐ側電極と、を有し、前記第１ｎ側半導体層は、第１層と、前記第１層とは異なる格子定数である第２層と、が交互に積層された多層構造を有する第１ｎ型不純物濃度の第１積層部を含み、前記第２ｎ側半導体層は、第３層と、前記第３層とは異なる格子定数である第４層と、が交互に積層された多層構造を有する第２ｎ型不純物濃度の第２積層部を含み、前記第２ｎ型不純物濃度は、前記第１ｎ型不純物濃度よりも高い。
　本発明の一実施形態に係る発光素子によれば、順方向電圧を低減できる発光素子を提供することができる。
図１は、本発明の一実施形態に係る発光素子の構成を示す模式断面図である。 図２は、本発明の一実施形態に係る発光素子の製造方法の流れを示すフローチャートである。 図３Ａは、本発明の一実施形態に係る発光素子の製造方法を示す模式図である。 図３Ｂは、本発明の一実施形態に係る発光素子の製造方法を示す模式図である。 図３Ｃは、本発明の一実施形態に係る発光素子の製造方法を示す模式図である。
　以下、本発明に係る発光素子の実施形態について説明する。なお、以下の説明において参照する図面は、本発明を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは、部材の一部の図示が省略されている場合がある。また、上面図、断面図の間において、各部材のスケールや間隔が一致しない場合もある。また、以下の説明では、同一の名称及び符号については原則として同一又は同質の部材を示しており、詳細な説明を適宜省略することとする。
　図１は、本発明の一実施形態の発光素子１の模式断面図である。本実施形態の発光素子１は、第１ｎ側半導体層２０と、第１ｐ側半導体層４０と、第１ｎ側半導体層２０と第１ｐ側半導体層４０との間に設けられた第１活性層３０と、を含む窒化物半導体からなる第１発光部１１と、第１発光部１１上に位置し、第２ｎ側半導体層６０と、第２ｐ側半導体層８０と、第２ｎ側半導体層６０と第２ｐ側半導体層８０との間に設けられた第２活性層７０と、を含む窒化物半導体からなる第２発光部１２と、第１ｐ側半導体層４０と前記第２ｎ側半導体層６０との間に設けられたトンネル接合層５０と、を有する半導体積層体１００を有する。発光素子１は、第１ｎ側半導体層２０に電気的に接続されたｎ側電極９１と、第２ｐ側半導体層８０に電気的に接続されたｐ側電極９２と、を有する。
　基板１０の材料は、例えば、サファイア、シリコン、ＳｉＣ、ＧａＮなどである。基板１０と第１発光部１１の間にバッファ層を設けてもよい。バッファ層としては、例えば、ＡｌＧａＮやＡｌＮからなる層を用いることができる。
　半導体積層体１００は、窒化物半導体からなる複数の半導体層が積層された積層体である。窒化物半導体は、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）からなる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含み得る。半導体積層体１００において、基板１０側から順に、第１発光部１１と、トンネル接合層５０と、第２発光部１２と、が配置されている。
　第１発光部１１は、第１ｎ側半導体層２０と、第１ｐ側半導体層４０と、第１ｎ側半導体層２０と第１ｐ側半導体層４０との間に設けられた第１活性層３０と、を含む。第１発光部１１は、窒化物半導体からなる。
　第１ｎ側半導体層２０は、ｎコンタクト層２１と、第１積層部２２と、下地層２３とを含む。第１ｎ側半導体層２０は、１以上のｎ型半導体層を含む。ｎ型半導体層としては、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等のｎ型不純物を含有する半導体層が挙げられる。ｎ型半導体層は、例えば、ＧａＮであり、インジウム（Ｉｎ）、アルミニウム（Ａｌ）を含んでいてもよい。例えば、Ｓｉをｎ型不純物として含むｎ型半導体層のｎ型不純物濃度は、１×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下である。第１ｎ側半導体層２０は、アンドープの層を含んでいてもよい。アンドープの層は、ｎ型不純物やｐ型不純物を意図的にドープしていない層である。アンドープの層のｎ型不純物やｐ型不純物の濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ）等の分析結果において検出限界を越えない濃度である。アンドープの層がｎ型不純物及び／又はｐ型不純物を意図的にドープした層と隣接している場合は、その隣接した層からの拡散等によって、アンドープの層にｎ型不純物及び／又はｐ型不純物が含まれる場合がある。
　ｎコンタクト層２１は、下地層２３と第１積層部２２との間に設けられている。ｎコンタクト層２１は、ｎ型不純物を含む半導体層である。ｎコンタクト層２１のｎ型不純物濃度は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下とすることができる。ｎコンタクト層２１の厚さは、０．５μｍ以上３μｍ以下とすることができる。ｎコンタクト層２１は、他の半導体層が設けられていない上面を有する。他の半導体層が設けられていないｎコンタクト層２１の表面に後述するｎ側電極９１が設けられる。
　第１積層部２２は、ｎコンタクト層２１と第１活性層３０との間に設けられている。第１積層部２２は、第１層と、第１層とは異なる格子定数である第２層と、が交互に積層された多層構造を有する。第１積層部２２は、複数の第１層と、複数の第２層とを含む超格子層である。第１層及び第２層は、例えば、アンドープの層である。第１層は、例えば、アンドープのＧａＮ層である。第２層は、例えば、アンドープのＩｎＧａＮ層である。第１積層部２２は、第１層と第２層の組を、例えば１５組以上２５組以下含む。第１層の厚さは、０．５ｎｍ以上３ｎｍ以下とすることができる。第２層の厚さは、０．５ｎｍ以上３ｎｍ以下とすることができる。第１積層部２２の厚さは、例えば、３０ｎｍ以上１５０ｎｍ以下とすることができる。
　第１積層部２２の第１ｎ型不純物濃度は、例えば、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下とすることができる。第１積層部２２のｐ型不純物濃度は、例えば、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下とすることができる。なお、第１積層部２２の第１ｎ型不純物濃度とは、第１積層部２２におけるｎ型不純物濃度のうち、最も高いｎ型不純物濃度である。第１積層部２２のｐ型不純物濃度とは、第１積層部２２におけるｐ型不純物濃度のうち、最も高いｐ型不純物濃度である。なお、第１積層部２２に含まれるｎ型不純物及びｐ型不純物は、隣接した層から拡散されることで含まれる場合、第１層及び／又は第２層にｎ型不純物又はｐ型不純物をドープすることで含まれる場合を含む。
　下地層２３は、基板１０とｎコンタクト層２１との間に設けられている。下地層２３は、例えば、アンドープのＧａＮ層である。下地層２３の厚さは、例えば、５μｍ以上１０μｍ以下とすることができる。
　第１活性層３０は、第１ｎ側半導体層２０と第１ｐ側半導体層４０との間に設けられている。第１活性層３０は、例えば、複数の井戸層と複数の障壁層とを含む多重量子井戸構造を有する。複数の井戸層には、例えば、ＩｎＧａＮを用いる。複数の障壁層には、例えば、ＧａＮを用いる。第１活性層３０に含まれる井戸層及び障壁層は、例えば、アンドープの層である。第１活性層３０に含まれる井戸層及び障壁層の少なくとも一部にｎ型不純物及び／又はｐ型不純物を含有してもよい。第１活性層３０が発する光は、例えば、紫外光又は可視光である。第１活性層３０は、例えば、青色光や緑色光を発することができる。青色光の発光ピーク波長は、４３０ｎｍ以上４９０ｎｍ以下である。緑色光の発光ピーク波長は、５００ｎｍ以上５４０ｎｍ以下である。
　第１ｐ側半導体層４０は、第１活性層３０とトンネル接合層５０との間に設けられる。第１ｐ側半導体層４０は、１以上のｐ型半導体層を含む。ｐ型半導体層としては、マグネシウム（Ｍｇ）等のｐ型不純物を含有する半導体層が挙げられる。ｐ型半導体層は、例えばＧａＮであり、Ｉｎ及び／又はＡｌを含んでいてもよい。例えば、Ｍｇをｐ型不純物として含むｐ型半導体層のｐ型不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下である。第１ｐ側半導体層４０は、アンドープの層を含んでいてもよい。第１ｐ側半導体層４０の厚さは、３０ｎｍ以上２００ｎｍ以下とすることができる。
　トンネル接合層５０は、第１ｐ側半導体層４０と第２ｎ側半導体層６０との間に設けられる。トンネル接合層５０は、ｎ型不純物及び／又はｐ型不純物を含む。トンネル接合層５０は、第１ｐ側半導体層４０よりも高いｐ型不純物濃度を有するｐ型半導体層と、第２ｎ側半導体層６０よりも高いｎ型不純物濃度を有するｎ型半導体層のうち少なくとも１つの半導体層を含む。トンネル接合層５０は、例えば、第２ｎ側半導体層６０の第２ｎ型不純物濃度よりも高い第３ｎ型不純物濃度の半導体層を含む。これにより、後述するｐｎ接合により形成される空乏層の幅をより狭くすることができる。トンネル接合層５０は、例えば、ｐ型不純物としてＭｇを含むｐ型ＧａＮ層やｎ型不純物としてＳｉを含むｎ型ＧａＮ層を用いることができる。例えば、Ｍｇをｐ型不純物として含むｐ型半導体層のｐ型不純物濃度は、１×１０２０／ｃｍ３以上５×１０２１／ｃｍ３以下である。例えば、Ｓｉをｎ型不純物として含むｎ型半導体層のｎ型不純物濃度は、２×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下である。トンネル接合層５０を構成する窒化物半導体としては、例えば、ＧａＮ、ＩｎＧａＮ、又はＡｌＧａＮが挙げられる。トンネル接合層５０の不純物濃度及び厚さは、適宜変更することができる。トンネル接合層５０の厚さは、例えば、１ｎｍ以上６μｍ以下とすることができる。
　第２ｎ側半導体層６０は、中間層６１と、第２積層部６２とを含む。第２ｎ側半導体層６０は、１以上のｎ型半導体層を含む。ｎ型半導体層としては、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等のｎ型不純物を含有する半導体層が挙げられる。ｎ型半導体層は、例えば、ＧａＮであり、インジウム（Ｉｎ）、アルミニウム（Ａｌ）を含んでいてもよい。例えば、Ｓｉをｎ型不純物として含むｎ型半導体層のｎ型不純物濃度は、１×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下である。第２ｎ側半導体層６０は、アンドープの層を含んでいてもよい。
　中間層６１は、トンネル接合層５０と第２積層部６２との間に設けられる。中間層６１は、ｎ型不純物を含有するｎ型半導体層を含む。例えば、中間層６１は、トンネル接合層５０側から順に、第１のｎ型半導体層と、第１のｎ型半導体層よりもｎ型不純物濃度の低い第２のｎ型半導体層とが積層された多層構造とすることができる。中間層６１に含まれるｎ型半導体層のｎ型不純物濃度は、トンネル接合層５０に含まれるｎ型半導体層よりも低くすることができる。中間層６１を設けることで、第２積層部６２を形成する半導体層の表面状態を、トンネル接合層５０の表面状態よりも改善できるので、第２積層部６２をより結晶性よく形成することができる。中間層６１の厚さは、例えば、１００ｎｍ以上２００μｍ以下とすることができる。中間層６１が多層構造である場合、例えば、第１のｎ型半導体層の厚さを、１５ｎｍ以上６０ｎｍ以下とし、第２のｎ型半導体層の厚さを、４０ｎｍ以上１８０ｎｍ以下とすることができる。
　第２積層部６２は、中間層６１と第２活性層７０との間に設けられる。第２積層部６２は、第３層と、第３層とは異なる格子定数である第４層と、が交互に積層された多層構造を有する。第２積層部６２は、複数の第３層と、複数の第４層とを含む超格子層である。第３層及び第４層は、例えば、ｎ型不純物がドープされた層である。第３層は、例えば、ｎ型不純物を含有するｎ型のＧａＮ層である。第４層は、例えば、ｎ型不純物を含有するｎ型のＩｎＧａＮ層である。第２積層部６２は、第３層と第４層の組を、例えば１５組以上２５組以下含む。なお、ｎ型不純物は、第３層及び第４層のいずれかに含有されていればよい。例えば、第３層をｎ型不純物がドープされた層とし、第４層をアンドープの層とすることができる。
　第２積層部６２の厚さは、第１積層部２２の厚さよりも薄くすることができる。これにより、第２積層部６２の上面に形成されるＶピットが拡がることを第１積層部２２よりも抑制し、第２積層部６２上に形成される第２活性層７０の結晶性を改善することができる。第３層の厚さは、０．５ｎｍ以上３ｎｍ以下とすることができる。第４層の厚さは、０．５ｎｍ以上３ｎｍ以下とすることができる。第２積層部６２の厚さは、例えば、３０ｎｍ以上１５０ｎｍ以下とすることができる。第２積層部６２の厚さを第１積層部２２よりも薄くする場合、例えば、第１積層部２２の厚さを５０ｎｍ以上７０ｎｍ以下とし、第２積層部６２の厚さを３０ｎｍ以上５０ｎｍ以下とする。
　第２積層部６２は、ｎ型不純物がドープされた半導体層を含む。第２積層部６２の第２ｎ型不純物濃度は、第１積層部２２の第１ｎ型不純物濃度よりも高い。これにより、第１ｐ側半導体層４０及びトンネル接合層５０からのｐ型不純物が第２積層部６２上に形成する半導体層に拡散されることを抑制することができる。例えば、第２ｎ側半導体層６０にｐ型不純物が含まれることでｐ型化が促進されやすくなるおそれがある。本実施形態によれば、このようなｐ型不純物の拡散により半導体層がｐ型化することを低減し、トンネル接合層５０にキャリアを効率よく供給できるため順方向電圧Ｖｆを低減することができる。第２積層部６２の第２ｎ型不純物濃度は、例えば、３×１０１７／ｃｍ３以上１×１０２０／ｃｍ３以下とすることが好ましく、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下とすることがより好ましい。第２積層部６２のｐ型不純物濃度は、第１積層部２２のｐ型不純物濃度よりも高い。第２積層部６２のｐ型不純物濃度は、例えば、３×１０１７／ｃｍ３以上５×１０１８／ｃｍ３以下とすることができる。なお、第２積層部６２の第２ｎ型不純物濃度とは、第２積層部６２におけるｎ型不純物濃度のうち、最も高いｎ型不純物濃度である。第２積層部６２のｐ型不純物濃度とは、第２積層部６２におけるｐ型不純物濃度のうち、最も高いｐ型不純物濃度である。
　第２積層部６２の第２ｎ型不純物濃度は、第２積層部６２のｐ型不純物濃度よりも高い。これにより、第２積層部６２におけるｐ型化を抑制することができる。例えば、第２積層部６２のｐ型不純物濃度が第１積層部２２のｐ型不純物濃度よりも高い場合であっても、第２積層部６２におけるｐ型化を抑制することができる。
　第２活性層７０は、第２積層部６２と第２ｐ側半導体層８０との間に設けられている。第２活性層７０は、例えば、複数の井戸層と、複数の障壁層とを含む多重量子井戸構造を有する。複数の井戸層には、例えば、ＩｎＧａＮを用いる。複数の障壁層には、例えば、ＧａＮを用いる。第２活性層７０に含まれる井戸層及び障壁層は、例えば、アンドープの層である。第２活性層７０に含まれる井戸層及び障壁層の少なくとも一部にｎ型不純物及び／又はｐ型不純物を含有してもよい。
　第２活性層７０が発する光は、例えば、紫外光又は可視光である。第１活性層３０及び第２活性層７０が発する光は、例えば、青色光とすることができる。第１活性層３０の発光ピーク波長と第２活性層７０の発光ピーク波長は異なっていてもよい。例えば、第１活性層３０が発する光を青色光とし、第２活性層７０が発する光を緑色光とすることができる。
　第２ｐ側半導体層８０は、第２活性層７０上に設けられる。第２ｐ側半導体層８０は、１以上のｐ型半導体層を含む。ｐ型半導体層としては、マグネシウム（Ｍｇ）等のｐ型不純物を含有する半導体層が挙げられる。ｐ型半導体層は、例えばＧａＮであり、Ｉｎ及び／又はＡｌを含んでいてもよい。例えば、Ｍｇをｐ型不純物として含むｐ型半導体層のｐ型不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下である。第２ｐ側半導体層８０は、アンドープの層を含んでいてもよい。第２ｐ側半導体層８０の厚さは、３０ｎｍ以上２００ｎｍ以下とすることができる。
　ｎ側電極９１は、第１ｎ側半導体層２０上に設けられ、第１ｎ側半導体層と電気的に接続される。ｎ側電極９１は、ｎコンタクト層２１の上面に設けられる。ｐ側電極９２は、第２ｐ側半導体層８０上に設けられ、第２ｐ側半導体層８０に電気的に接続される。
　ｎ側電極９１とｐ側電極９２との間に、順方向の電圧を印加する。このとき、第２ｐ側半導体層８０とｎコンタクト層２１との間には順方向の電圧が印加され、第１活性層３０及び第２活性層７０にホールおよび電子が供給されることで第１活性層３０及び第２活性層７０が発光する。
　ｐ側電極９２に正電位が、ｎ側電極９１にｐ側電極９２よりも低い電位が印加されたとき、第２ｎ側半導体層６０と、第１ｐ側半導体層４０との間には逆方向電圧が印加されることになる。そのため、第２ｎ側半導体層６０と、第１ｐ側半導体層４０との間に電流を流すために、トンネル接合層５０によるトンネル効果を利用する。つまり、第１ｐ側半導体層４０の価電子帯に存在する電子を、第２ｎ側半導体層６０の伝導帯にトンネリングさせることで電流を流す。
　このようなトンネル効果を得るために、トンネル接合層５０を第１ｐ側半導体層４０よりも高いｐ型不純物濃度を有するｐ型半導体層と、第２ｎ側半導体層６０よりも高いｎ型不純物濃度を有するｎ型半導体層のうち少なくとも１つの半導体層により形成する。このようなトンネル接合層５０によりｐｎ接合を形成する。例えば、第１ｐ側半導体層４０と、高濃度でｎ型不純物がドープされたｎ型半導体層を用いたトンネル接合層５０とによるｐｎ接合を形成する。例えば、高濃度でｐ型不純物がドープされたｐ型半導体層を用いたトンネル接合層５０と、第２ｎ側半導体層６０とによるｐｎ接合を形成する。例えば、トンネル接合層５０を、高濃度でｎ型不純物がドープされたｎ型半導体層と、高濃度でｐ型不純物がドープされたｐ型半導体層とを含む積層構造とすることでｐｎ接合を形成する。第１ｐ側半導体層４０、トンネル接合層５０、及び第２ｎ側半導体層６０に含まれる各導電型不純物の濃度が高いほど、上記したｐｎ接合により形成される空乏層の幅を狭くすることができる。そして、空乏層の幅が狭いほど、電圧印加時に、第１ｐ側半導体層４０の価電子帯に存在する電子が、空乏層をトンネリングし、第２ｎ側半導体層６０の伝導帯に移動しやすくなる。
　以上、説明した通り、本実施形態の発光素子によれば、第２積層部６２及び第２積層部６２上に形成される半導体層へのｐ型不純物の拡散を抑制し、順方向電圧Ｖｆを低減することができる。また、第１活性層３０の上に第２活性層７０を積層することで、１つの活性層を有する発光素子に比べて、単位面積当たりの出力を高くすることができる。
　次に、本実施形態の発光素子１の製造方法の一例を説明する。
　図２は、本実施形態の発光素子の製造方法を示すフローチャートである。図２に示すとおり、本実施形態の発光素子の製造方法は、第１発光部形成工程Ｓ１１と、トンネル接合層形成工程Ｓ１２と、第２発光部形成工程Ｓ１３と、を有する。図３Ａ～図３Ｃは、本実施形態の発光素子１の製造方法を示す模式断面図である。
　半導体積層体１００が含有する各窒化物半導体層は、圧力および温度の調整が可能な炉内においてＭＯＣＶＤ（metal organic chemical vapor deposition）法により形成する。各窒化物半導体層は、例えば、基板１０上にエピタキシャル成長される。各窒化物半導体層は、炉内にキャリアガス及び原料ガスを導入することで形成することができる。キャリアガスとしては、水素（Ｈ２）ガスや窒素（Ｎ２）ガスを用いることができる。Ｎ源の原料ガスとしては、アンモニア（ＮＨ３）ガスを用いることができる。Ｇａ源の原料ガスとしては、トリメチルガリウム（ＴＭＧ）ガス、またはトリエチルガリウム（ＴＥＧ）ガスを用いることができる。Ｉｎ源の原料ガスとしては、トリメチルインジウム（ＴＭＩ）ガスを用いることができる。Ａｌ源の原料ガスとしては、トリメチルアルミニウム（ＴＭＡ）ガスを用いることができる。Ｓｉ源の原料ガスとしては、モノシラン（ＳｉＨ４）ガスを用いることができる。Ｍｇ源の原料ガスとしては、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）ガスを用いることができる。
　まず、第１発光部形成工程Ｓ１１を行う。第１発光部形成工程Ｓ１１は、基板１０の上に第１ｎ側半導体層２０を形成する工程と、第１ｎ側半導体層２０上に第１活性層３０を形成する工程と、第１活性層３０上に第１ｐ側半導体層４０を形成する工程と、を含む。第１ｎ側半導体層２０を形成する工程では、基板１０上に、下地層２３と、ｎコンタクト層２１と、第１積層部２２と、をこの順に形成する。図３Ａに示すように、第１発光部形成工程Ｓ１１により、基板１０上に、第１ｎ側半導体層２０と、第１活性層３０と、第１ｐ側半導体層４０と、を含む第１発光部１１を形成する。なお、基板１０上に、下地層２３を形成する前に、基板１０の表面にバッファ層を形成してもよい。バッファ層としては、例えば、ＧａＮやＡｌＧａＮを用いることができる。
　第１積層部２２は、例えば、第１層形成工程と、第２層形成工程とを交互に行うことで形成する。第１層形成工程では、例えば、炉内に、キャリアガスと、Ｇａ源及びＮ源を含む原料ガスとを導入することでアンドープのＧａＮ層からなる第１層を形成する。第２層形成工程では、例えば、炉内に、キャリアガスと、Ｇａ源、Ｎ源、及びＩｎ原を含む原料ガスとを導入することでアンドープのＩｎＧａＮからなる第２層を形成する。第１ｎ側半導体層２０を形成する工程において、第１積層部２２を第１ｎ型不純物濃度が、例えば、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となるように形成する。
　次に、トンネル接合層形成工程Ｓ１２を行う。トンネル接合層形成工程Ｓ１２では、図３Ｂに示すように、第１発光部１１上にトンネル接合層５０を形成する。トンネル接合層形成工程Ｓ１２では、例えば、炉内に、キャリアガスと、Ｇａ源、Ｎ源、及びＳｉ源を含む原料ガスとを導入することで、第３ｎ型不純物濃度のＧａＮ層からなるトンネル接合層５０を形成する。例えば、原料ガスに含まれるＳｉ原料ガスの流量比を調整することで、第３ｎ型不純物濃度が、２×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下となるようにトンネル接合層５０を形成する。トンネル接合層５０を形成する際、Ｓｉ原料ガスの流量比は、後述する第３層形成工程及び第４層形成工程におけるＳｉ原料ガスの流量比よりも高くする。
　次に、第２発光部形成工程Ｓ１３を行う。第２発光部形成工程Ｓ１３では、図３Ｃに示すように、トンネル接合層５０の上に、第２発光部１２を形成する。第２発光部形成工程Ｓ１３は、トンネル接合層５０上に第２ｎ側半導体層６０を形成する工程と、第２ｎ側半導体層６０上に第２活性層７０を形成する工程と、第２活性層７０上に第２ｐ側半導体層８０を形成する工程と、を含む。第２ｎ側半導体層６０を形成する工程では、トンネル接合層５０上に、中間層６１と、第２積層部６２と、をこの順に形成する。中間層６１は、例えば、トンネル接合層５０に接して形成する。
　第２積層部６２は、例えば、第３層形成工程と、第４層形成工程とを交互に行うことで形成する。第３層形成工程では、例えば、炉内に、キャリアガスと、Ｇａ源、Ｎ源、及びＳｉ源を含む原料ガスとを導入することでｎ型不純物がドープされたＧａＮ層からなる第３層を形成する。第４層形成工程では、例えば、炉内に、キャリアガスと、Ｇａ源、Ｎ源、Ｉｎ源、及びＳｉ源を含む原料ガスとを導入することでｎ型不純物がドープされたＩｎＧａＮからなる第４層を形成する。第３層形成工程及び第４層形成工程において、原料ガスに含まれるＳｉ原料ガスの流量比を調整することで、第２積層部６２を、第２積層部６２における第２ｎ型不純物濃度が第１積層部２２における第１ｎ型不純物濃度よりも高くなるように形成する。第２積層部６２は、第２ｎ型不純物濃度が、例えば、３×１０１７／ｃｍ３以上１×１０２０／ｃｍ３以下となるように形成する。
　次に、半導体積層体１００の一部を除去して、ｎコンタクト層２１の一部を露出させる。そして、図１に示すように、ｎコンタクト層２１上にｎ側電極９１を形成し、第２ｐ側半導体層８０上にｐ側電極９２を形成する。ｎ側電極９１及びｐ側電極９２は、例えば、スパッタリング法、蒸着法により形成することができる。これらの工程により、図１に示す発光素子１を得ることができる。
　実施例の発光素子及び比較例の発光素子を下記のように作製し、実施例の発光素子と比較例の発光素子とにおける順方向電圧Ｖｆ及び出力Ｐｏの値を評価した。
＜実施例＞
　基板１０にはサファイア基板を用いた。そのサファイア基板上に、アンドープのＡｌＧａＮ層からなるバッファ層を形成した。バッファ層上に、アンドープのＧａＮ層からなる厚さ約７μｍの下地層２３を形成した。下地層２３上に、Ｓｉをドープした厚さ約１．８μｍのｎコンタクト層２１を形成した。ｎコンタクト層２１のｎ型不純物濃度は、１×１０１９／ｃｍ３程度である。ｎコンタクト層２１上に、アンドープのＧａＮ層からなる第１層と、アンドープのＩｎＧａＮ層からなる第２層を交互に積層した第１積層部２２を形成した。第１層の膜厚は約２ｎｍとし、第２層の膜厚は約１ｎｍとした。第１積層部２２は、第１層と第２層の組を２０組含む。第１積層部２２におけるｎ型不純物濃度は、３×１０１７／ｃｍ３程度である。第１積層部２２上に、第１活性層３０として、アンドープのＩｎＧａＮ層とアンドープのＧａＮ層とを交互に積層し、アンドープのＩｎＧａＮ層とアンドープのＧａＮ層との組を７組形成した。第１活性層３０上に、第１ｐ側半導体層４０として、ＭｇをドープしたＡｌＧａＮ層、アンドープのＧａＮ層、およびＭｇをドープしたＧａＮ層を順に形成した。第１ｐ側半導体層４０におけるＭｇをドープしたＧａＮ層のｐ型不純物濃度は、３×１０２０／ｃｍ３程度である。
　第１ｐ側半導体層４０上に、トンネル接合層５０として、ＳｉをドープしたＧａＮ層を形成した。トンネル接合層５０のｎ型不純物濃度は、８×１０２０／ｃｍ３程度である。
トンネル接合層５０の厚さは、約２ｎｍとした。
　トンネル接合層５０上に、中間層６１として、ＳｉをドープしたＧａＮ層を形成した。中間層６１のｎ型不純物濃度は、８×１０２０／ｃｍ３程度である。中間層６１の厚さは、約１４５ｎｍとした。中間層６１上に第２積層部６２として、ＳｉをドープしたＧａＮ層からなる第３層と、ＳｉをドープしたＩｎＧａＮ層からなる第４層を交互に積層した第２積層部６２を形成した。第３層の膜厚は約２ｎｍとし、第４層の膜厚は約１ｎｍとした。第２積層部６２は、第３層と第４層の組を２０組含む。第２積層部６２におけるｎ型不純物濃度は、２×１０１９／ｃｍ３程度である。第２積層部６２上に、第２活性層７０として、アンドープのＩｎＧａＮ層とアンドープのＧａＮ層とを交互に積層し、アンドープのＩｎＧａＮ層とアンドープのＧａＮ層との組を７組形成した。第２活性層７０上に、第２ｐ側半導体層８０として、ＭｇをドープしたＡｌＧａＮ層、アンドープのＧａＮ層、およびＭｇをドープしたＧａＮ層を順に形成した。第２ｐ側半導体層８０におけるＭｇをドープしたＧａＮ層のｐ型不純物濃度は、３×１０２０／ｃｍ３程度である。
　このような半導体積層体１００を有する発光素子を実施例として作製した。
＜比較例＞
　比較例の発光素子は、第２積層部６２の構造が異なっている以外は実施例の発光素子と同じ構造である。具体的には、第２積層部６２を、アンドープのＩｎＧａＮ層からなる第３層と、アンドープのＧａＮ層からなる第４層とを交互に２０組積層した構造とした。つまり、比較例の発光素子における第２積層部６２の第３層及び第４層は、ｎ型不純物をドープせずに形成した。
　実施例の発光素子の順方向電圧Ｖｆは、比較例の発光素子の順方向電圧Ｖｆよりも０．１３Ｖ低くなっていた。また、実施例の発光素子の出力Ｐｏは、比較例の発光素子の出力Ｐｏとほぼ同等であった。なお、順方向電圧Ｖｆの値は、発光素子に５００ｍＡの電流を流した時の値である。これらの評価結果から、実施例の発光素子は、出力Ｐｏを維持しつつ、比較例の発光素子よりも順方向電圧Ｖｆを低減できることが確認された。
　以上、具体例を参照しつつ、本発明の実施形態及び実施例について説明した。しかし、本発明は、これらの具体例に限定されるものではない。本発明の上述した実施形態を基にして、当業者が適宜設計変更して実施し得る全ての形態も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものである。
　１　　発光素子
　１０　基板
　１１　第１発光部
　１２　第２発光部
　２０　第１ｎ側半導体層
　２１　　ｎコンタクト層
　２２　　第１積層部
　２３　　下地層
　３０　第１活性層
　４０　第１ｐ側半導体層
　５０　トンネル接合層
　６０　第２ｎ側半導体層
　６１　　中間層
　６２　　第２積層部
　７０　第２活性層
　８０　第２ｐ側半導体層
　９１　ｎ側電極
　９２　ｐ側電極
　１００　半導体積層体

 

Claims (7)

  1. 　第１ｎ側半導体層と、第１ｐ側半導体層と、前記第１ｎ側半導体層と前記第１ｐ側半導体層との間に設けられた第１活性層と、を含む窒化物半導体からなる第１発光部と、第１発光部上に位置し、第２ｎ側半導体層と、第２ｐ側半導体層と、前記第２ｎ側半導体層と前記第２ｐ側半導体層との間に設けられた第２活性層と、を含む窒化物半導体からなる第２発光部と、前記第１ｐ側半導体層と前記第２ｎ側半導体層との間に設けられたトンネル接合層と、を有する半導体積層体と、
    　前記第１ｎ側半導体層に電気的に接続されたｎ側電極と、
    　前記第２ｐ側半導体層に電気的に接続されたｐ側電極と、を有し、
    　前記第１ｎ側半導体層は、第１層と、前記第１層とは異なる格子定数である第２層と、が交互に積層された多層構造を有する第１ｎ型不純物濃度の第１積層部を含み、
    　前記第２ｎ側半導体層は、第３層と、前記第３層とは異なる格子定数である第４層と、が交互に積層された多層構造を有する第２ｎ型不純物濃度の第２積層部を含み、
    　前記第２ｎ型不純物濃度は、前記第１ｎ型不純物濃度よりも高い発光素子。
  2. 　前記第２積層部の厚さは、前記第１積層部の厚さよりも薄い請求項１に記載の発光素子。
  3. 　前記第１層及び前記第２層は、アンドープの層である請求項１又は２に記載の発光素子。
  4. 　前記第３層及び前記第４層は、ｎ型不純物がドープされた層である請求項１から３のいずれか一項に記載の発光素子。
  5. 　前記トンネル接合層は、前記第２ｎ型不純物濃度よりも高い第３ｎ型不純物濃度の半導体層を含む請求項１から４のいずれか一項に記載の発光素子。
  6. 　前記第２ｎ型不純物濃度は、前記第２積層部のｐ型不純物濃度よりも高い請求項１から５のいずれか一項に記載の発光素子。
  7. 　前記第２積層部のｐ型不純物濃度は、前記第１積層部のｐ型不純物濃度よりも高い請求項１から６のいずれか一項に記載の発光素子。

     
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016079A (ja) * 2008-07-02 2010-01-21 Toyoda Gosei Co Ltd 発光素子、および発光素子の製造方法
JP2010539731A (ja) * 2007-09-19 2010-12-16 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア パターン化した基板上の（Ａｌ，Ｉｎ，Ｇａ，Ｂ）Ｎ装置
US20150060877A1 (en) * 2013-08-30 2015-03-05 Epistar Corporation Optoelectronic semiconductor device with barrier layer
JP2017157667A (ja) 2016-03-01 2017-09-07 学校法人 名城大学 窒化物半導体発光素子
JP2018201009A (ja) * 2017-05-25 2018-12-20 昭和電工株式会社 発光ダイオードおよびトンネル接合層の製造方法
JP2019517144A (ja) * 2016-05-20 2019-06-20 ルミレッズ リミテッド ライアビリティ カンパニー 発光デバイスのｐ型層を形成する方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010539731A (ja) * 2007-09-19 2010-12-16 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア パターン化した基板上の（Ａｌ，Ｉｎ，Ｇａ，Ｂ）Ｎ装置
JP2010016079A (ja) * 2008-07-02 2010-01-21 Toyoda Gosei Co Ltd 発光素子、および発光素子の製造方法
US20150060877A1 (en) * 2013-08-30 2015-03-05 Epistar Corporation Optoelectronic semiconductor device with barrier layer
JP2017157667A (ja) 2016-03-01 2017-09-07 学校法人 名城大学 窒化物半導体発光素子
JP2019517144A (ja) * 2016-05-20 2019-06-20 ルミレッズ リミテッド ライアビリティ カンパニー 発光デバイスのｐ型層を形成する方法
JP2018201009A (ja) * 2017-05-25 2018-12-20 昭和電工株式会社 発光ダイオードおよびトンネル接合層の製造方法

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