WO2022191454A1 - 블록 장치 이미지에 대한 런타임 체크섬 검증을 수행하는 전자 장치 및 이의 동작 방법 - Google Patents

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WO2022191454A1
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data
hash tree
processor
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PCT/KR2022/002137
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이정현
김철민
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삼성전자 주식회사
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    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
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    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks

Definitions

  • Embodiments disclosed in this document relate to an electronic device that performs runtime checksum verification on a block device image, and an operating method thereof.
  • the device mapper may be a program existing in the kernel area.
  • the device mapper may map a physical block device to a virtual block device.
  • the device mapper verity may be a function for verifying the integrity of a data block stored in a physical block device during runtime.
  • Device Mapper Verity may verify the integrity of a data block based on a hash tree block for data (or partition) to be protected.
  • the device mapper verity may panic, reboot, or ignore the data block according to the verification result.
  • the electronic device can detect bit flips in volatile memory, memory (or storage) corruption, driver problems, and/or runtime attacks on the partition to be protected. have.
  • Device Mapper Verity may not verify the integrity of a data block that has been verified once. If the device mapper verity does not verify the integrity of a data block that has been verified once, security may deteriorate if the data block is damaged after verification.
  • a prefetch may be performed on the hash tree block.
  • the prefetch operation may act as an overhead to the electronic device.
  • An electronic device includes a processor, a memory, and a storage for storing instructions and storing a plurality of data blocks and a plurality of hash tree blocks for verifying the plurality of data blocks and the instructions, when executed by the processor, cause the processor to: identify a read for a first data block among the plurality of data blocks from the storage to the memory; read a first hash tree block associated with a block, and prefetch at least one second hash tree blocks from the storage to the memory based on prefetch information associated with the first data block, the prefetch The information may indicate the likelihood that the hash tree block will be read by the read data block.
  • the method of operating an electronic device may include: identifying a read of a first data block from among a plurality of data blocks stored in a storage of the electronic device to a memory of the electronic device; Reading a first hash tree block related to the first data block from among a plurality of hash tree blocks for verifying a plurality of data blocks from the storage to the memory, and prefetching information related to the first data block based on the prefetch operation of at least one second hash tree block from the storage to the memory, wherein the prefetch information may indicate a possibility that the hash tree block is read by the read data block.
  • the processor when executed by a processor, the processor reads a first data block among the plurality of data blocks from the storage to the memory , read a first hash tree block associated with the first data block from the storage to the memory, and based on the prefetch information associated with the first data block, It is configured to prefetch 2 hash tree blocks, and the prefetch information may indicate a possibility that the hash tree block is read by the read data block.
  • the cache hit rate may be increased by selecting a hash tree block based on the prefetch set.
  • FIG. 1 is a block diagram of an electronic device in a network environment, according to various embodiments of the present disclosure.
  • FIG. 2A illustrates a configuration of an electronic device according to an embodiment of the present disclosure.
  • 2B is a diagram illustrating an operation in which an electronic device generates a prefetch set according to an embodiment of the present disclosure.
  • 2C is a diagram illustrating an operation of prefetching a hash tree block by an electronic device according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a relationship between data blocks read by an electronic device according to an embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a block information set and a prefetch set generated by an electronic device according to an embodiment of the present disclosure.
  • FIG. 5 is a flowchart illustrating a prefetch operation of an electronic device according to an embodiment of the present disclosure.
  • FIG. 6 is a flowchart illustrating a prefetch operation of an electronic device according to an embodiment of the present disclosure.
  • FIG. 7 is a flowchart illustrating an operation of adjusting a memory area of an electronic device according to an embodiment of the present disclosure.
  • FIG. 1 is a block diagram of an electronic device 101 in a network environment 100 according to various embodiments of the present disclosure.
  • an electronic device 101 communicates with an electronic device 102 through a first network 198 (eg, a short-range wireless communication network) or a second network 199 . It may communicate with the electronic device 104 or the server 108 through (eg, a long-distance wireless communication network). According to an embodiment, the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • a first network 198 eg, a short-range wireless communication network
  • a second network 199 e.g., a second network 199
  • the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • the electronic device 101 includes a processor 120 , a memory 130 , an input module 150 , a sound output module 155 , a display module 160 , an audio module 170 , and a sensor module ( 176), interface 177, connection terminal 178, haptic module 179, camera module 180, power management module 188, battery 189, communication module 190, subscriber identification module 196 , or an antenna module 197 .
  • at least one of these components eg, the connection terminal 178
  • some of these components are integrated into one component (eg, display module 160 ). can be
  • the processor 120 for example, executes software (eg, a program 140) to execute at least one other component (eg, a hardware or software component) of the electronic device 101 connected to the processor 120. It can control and perform various data processing or operations. According to an embodiment, as at least part of data processing or operation, the processor 120 stores a command or data received from another component (eg, the sensor module 176 or the communication module 190 ) into the volatile memory 132 . may be stored in , process commands or data stored in the volatile memory 132 , and store the result data in the non-volatile memory 134 .
  • software eg, a program 140
  • the processor 120 stores a command or data received from another component (eg, the sensor module 176 or the communication module 190 ) into the volatile memory 132 .
  • the processor 120 stores a command or data received from another component (eg, the sensor module 176 or the communication module 190 ) into the volatile memory 132 .
  • the processor 120 is a main processor 121 (eg, a central processing unit or an application processor) or a secondary processor 123 (eg, a graphic processing unit, a neural network processing unit) a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor).
  • a main processor 121 eg, a central processing unit or an application processor
  • a secondary processor 123 eg, a graphic processing unit, a neural network processing unit
  • NPU neural processing unit
  • an image signal processor e.g., a sensor hub processor, or a communication processor.
  • the secondary processor 123 may, for example, act on behalf of the main processor 121 while the main processor 121 is in an inactive (eg, sleep) state, or when the main processor 121 is active (eg, executing an application). ), together with the main processor 121, at least one of the components of the electronic device 101 (eg, the display module 160, the sensor module 176, or the communication module 190) It is possible to control at least some of the related functions or states.
  • the auxiliary processor 123 eg, image signal processor or communication processor
  • the auxiliary processor 123 may include a hardware structure specialized for processing an artificial intelligence model.
  • Artificial intelligence models can be created through machine learning. Such learning may be performed, for example, in the electronic device 101 itself on which artificial intelligence is performed, or may be performed through a separate server (eg, the server 108).
  • the learning algorithm may include, for example, supervised learning, unsupervised learning, semi-supervised learning, or reinforcement learning, but in the above example not limited
  • the artificial intelligence model may include a plurality of artificial neural network layers.
  • Artificial neural networks include deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), restricted boltzmann machines (RBMs), deep belief networks (DBNs), bidirectional recurrent deep neural networks (BRDNNs), It may be one of deep Q-networks or a combination of two or more of the above, but is not limited to the above example.
  • the artificial intelligence model may include, in addition to, or alternatively, a software structure in addition to the hardware structure.
  • the memory 130 may store various data used by at least one component (eg, the processor 120 or the sensor module 176 ) of the electronic device 101 .
  • the data may include, for example, input data or output data for software (eg, the program 140 ) and instructions related thereto.
  • the memory 130 may include a volatile memory 132 or a non-volatile memory 134 .
  • the program 140 may be stored as software in the memory 130 , and may include, for example, an operating system 142 , middleware 144 , or an application 146 .
  • the input module 150 may receive a command or data to be used by a component (eg, the processor 120 ) of the electronic device 101 from the outside (eg, a user) of the electronic device 101 .
  • the input module 150 may include, for example, a microphone, a mouse, a keyboard, a key (eg, a button), or a digital pen (eg, a stylus pen).
  • the sound output module 155 may output a sound signal to the outside of the electronic device 101 .
  • the sound output module 155 may include, for example, a speaker or a receiver.
  • the speaker can be used for general purposes such as multimedia playback or recording playback.
  • the receiver can be used to receive incoming calls. According to an embodiment, the receiver may be implemented separately from or as a part of the speaker.
  • the display module 160 may visually provide information to the outside (eg, a user) of the electronic device 101 .
  • the display module 160 may include, for example, a control circuit for controlling a display, a hologram device, or a projector and a corresponding device.
  • the display module 160 may include a touch sensor configured to sense a touch or a pressure sensor configured to measure the intensity of a force generated by the touch.
  • the audio module 170 may convert a sound into an electric signal or, conversely, convert an electric signal into a sound. According to an embodiment, the audio module 170 acquires a sound through the input module 150 , or an external electronic device (eg, a sound output module 155 ) connected directly or wirelessly with the electronic device 101 .
  • the electronic device 102) eg, a speaker or headphones
  • the electronic device 102 may output a sound.
  • the sensor module 176 detects an operating state (eg, power or temperature) of the electronic device 101 or an external environmental state (eg, a user state), and generates an electrical signal or data value corresponding to the sensed state. can do.
  • the sensor module 176 may include, for example, a gesture sensor, a gyro sensor, a barometric pressure sensor, a magnetic sensor, an acceleration sensor, a grip sensor, a proximity sensor, a color sensor, an IR (infrared) sensor, a biometric sensor, It may include a temperature sensor, a humidity sensor, or an illuminance sensor.
  • the interface 177 may support one or more specified protocols that may be used by the electronic device 101 to directly or wirelessly connect with an external electronic device (eg, the electronic device 102 ).
  • the interface 177 may include, for example, a high definition multimedia interface (HDMI), a universal serial bus (USB) interface, an SD card interface, or an audio interface.
  • the connection terminal 178 may include a connector through which the electronic device 101 can be physically connected to an external electronic device (eg, the electronic device 102 ).
  • the connection terminal 178 may include, for example, an HDMI connector, a USB connector, an SD card connector, or an audio connector (eg, a headphone connector).
  • the haptic module 179 may convert an electrical signal into a mechanical stimulus (eg, vibration or movement) or an electrical stimulus that the user can perceive through tactile or kinesthetic sense.
  • the haptic module 179 may include, for example, a motor, a piezoelectric element, or an electrical stimulation device.
  • the camera module 180 may capture still images and moving images. According to an embodiment, the camera module 180 may include one or more lenses, image sensors, image signal processors, or flashes.
  • the power management module 188 may manage power supplied to the electronic device 101 .
  • the power management module 188 may be implemented as, for example, at least a part of a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the battery 189 may supply power to at least one component of the electronic device 101 .
  • the battery 189 may include, for example, a non-rechargeable primary cell, a rechargeable secondary cell, or a fuel cell.
  • the communication module 190 is a direct (eg, wired) communication channel or a wireless communication channel between the electronic device 101 and an external electronic device (eg, the electronic device 102, the electronic device 104, or the server 108). It can support establishment and communication performance through the established communication channel.
  • the communication module 190 may include one or more communication processors that operate independently of the processor 120 (eg, an application processor) and support direct (eg, wired) communication or wireless communication.
  • the communication module 190 is a wireless communication module 192 (eg, a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module) or a wired communication module 194 (eg, : It may include a local area network (LAN) communication module, or a power line communication module).
  • a wireless communication module 192 eg, a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module
  • GNSS global navigation satellite system
  • wired communication module 194 eg, : It may include a local area network (LAN) communication module, or a power line communication module.
  • a corresponding communication module among these communication modules is a first network 198 (eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)) or a second network 199 (eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a first network 198 eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)
  • a second network 199 eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a telecommunication network
  • the wireless communication module 192 uses subscriber information (eg, International Mobile Subscriber Identifier (IMSI)) stored in the subscriber identification module 196 within a communication network such as the first network 198 or the second network 199 .
  • subscriber information eg, International Mobile Subscriber Identifier (IMSI)
  • IMSI International Mobile Subscriber Identifier
  • the electronic device 101 may be identified or authenticated.
  • the wireless communication module 192 may support a 5G network after a 4G network and a next-generation communication technology, for example, a new radio access technology (NR).
  • NR access technology includes high-speed transmission of high-capacity data (eMBB (enhanced mobile broadband)), minimization of terminal power and access to multiple terminals (mMTC (massive machine type communications)), or high reliability and low latency (URLLC (ultra-reliable and low-latency) -latency communications)).
  • eMBB enhanced mobile broadband
  • mMTC massive machine type communications
  • URLLC ultra-reliable and low-latency
  • the wireless communication module 192 may support a high frequency band (eg, mmWave band) to achieve a high data rate, for example.
  • a high frequency band eg, mmWave band
  • the wireless communication module 192 uses various techniques for securing performance in a high-frequency band, for example, beamforming, massive multiple-input and multiple-output (MIMO), all-dimensional multiplexing. It may support technologies such as full dimensional MIMO (FD-MIMO), an array antenna, analog beam-forming, or a large scale antenna.
  • the wireless communication module 192 may support various requirements defined in the electronic device 101 , an external electronic device (eg, the electronic device 104 ), or a network system (eg, the second network 199 ).
  • the wireless communication module 192 includes a peak data rate (eg, 20 Gbps or more) for realizing eMBB, loss coverage (eg, 164 dB or less) for realizing mMTC, or U-plane latency for realizing URLLC ( Example: Downlink (DL) and uplink (UL) each 0.5 ms or less, or round trip 1 ms or less) can be supported.
  • a peak data rate eg, 20 Gbps or more
  • loss coverage eg, 164 dB or less
  • U-plane latency for realizing URLLC
  • the antenna module 197 may transmit or receive a signal or power to the outside (eg, an external electronic device).
  • the antenna module 197 may include an antenna including a conductor formed on a substrate (eg, a PCB) or a radiator formed of a conductive pattern.
  • the antenna module 197 may include a plurality of antennas (eg, an array antenna). In this case, at least one antenna suitable for a communication method used in a communication network such as the first network 198 or the second network 199 is connected from the plurality of antennas by, for example, the communication module 190 . can be selected. A signal or power may be transmitted or received between the communication module 190 and an external electronic device through the selected at least one antenna.
  • other components eg, a radio frequency integrated circuit (RFIC)
  • RFIC radio frequency integrated circuit
  • the antenna module 197 may form a mmWave antenna module.
  • the mmWave antenna module comprises a printed circuit board, an RFIC disposed on or adjacent to a first side (eg, bottom side) of the printed circuit board and capable of supporting a designated high frequency band (eg, mmWave band); and a plurality of antennas (eg, an array antenna) disposed on or adjacent to a second side (eg, top or side) of the printed circuit board and capable of transmitting or receiving signals of the designated high frequency band. can do.
  • peripheral devices eg, a bus, general purpose input and output (GPIO), serial peripheral interface (SPI), or mobile industry processor interface (MIPI)
  • signal eg commands or data
  • the command or data may be transmitted or received between the electronic device 101 and the external electronic device 104 through the server 108 connected to the second network 199 .
  • Each of the external electronic devices 102 or 104 may be the same as or different from the electronic device 101 .
  • all or part of the operations executed by the electronic device 101 may be executed by one or more external electronic devices 102 , 104 , or 108 .
  • the electronic device 101 may perform the function or service itself instead of executing the function or service itself.
  • one or more external electronic devices may be requested to perform at least a part of the function or the service.
  • One or more external electronic devices that have received the request may execute at least a part of the requested function or service, or an additional function or service related to the request, and transmit a result of the execution to the electronic device 101 .
  • the electronic device 101 may process the result as it is or additionally and provide it as at least a part of a response to the request.
  • cloud computing, distributed computing, mobile edge computing (MEC), or client-server computing technology may be used.
  • the electronic device 101 may provide an ultra-low latency service using, for example, distributed computing or mobile edge computing.
  • the external electronic device 104 may include an Internet of things (IoT) device.
  • the server 108 may be an intelligent server using machine learning and/or neural networks.
  • the external electronic device 104 or the server 108 may be included in the second network 199 .
  • the electronic device 101 may be applied to an intelligent service (eg, smart home, smart city, smart car, or health care) based on 5G communication technology and IoT-related technology.
  • 2A illustrates a configuration of an electronic device 101 according to an embodiment of the present disclosure.
  • 2B is a diagram illustrating an operation in which the electronic device 101 generates a prefetch set according to an embodiment of the present disclosure.
  • 2C is a diagram illustrating an operation of prefetching a hash tree block by the electronic device 101 according to an embodiment of the present disclosure.
  • 3 is a diagram illustrating a relationship between data blocks read by the electronic device 101 according to an embodiment of the present disclosure.
  • 4 is a diagram illustrating a block information set and a prefetch set generated by the electronic device 101 according to an embodiment of the present disclosure.
  • 2A, 2B, 2C, 3 and 4 may be described with reference to the configuration of the electronic device 101 of FIG. 1 .
  • an electronic device 101 may include an application 146 , a kernel 210 , a storage 240 , a memory 250 , or a combination thereof.
  • the memory 250 of FIG. 2A may correspond to the volatile memory 132 of FIG. 1 .
  • the storage 240 of FIG. 2A may correspond to the non-volatile memory 134 of FIG. 1 .
  • the application 146 , and/or the kernel 210 may be a program 140 executable by the processor 120 .
  • the kernel 210 may include the file system 220 , the device mapper verity 230 , or a combination thereof.
  • the application 146 may request the file system 220 to read data.
  • the file system 220 may serve to organize files or data used in the application 146 .
  • the file system 220 includes a File Allocation Table (FAT), FAT32, NT File System (NTFS), Hierarchical File System (HFS), Journaled File System2 (JSF2), On-Disk Structure-ODS-5 (ODS). 5), UFS (Unix File System), ext2, ext3, ext4, or a file system of a combination thereof.
  • the storage 240 may be managed through a different file system 220 for each partition.
  • the file system 220 may read data stored in the storage 240 in response to a read request of the application 146 .
  • the file system 220 may divide the storage 240 into a data block area 241 and a hash block area 245 .
  • system data and/or data to be protected may be stored in the data block area 241 .
  • data stored in the data block area 241 may have a read-only attribute.
  • data stored in the data block area 241 may be divided into data blocks of a specified size (eg, 4 kilobytes).
  • a hash value may be stored in the hash block area 245 .
  • hash values for data blocks in the data block area 241 may be stored in the hash block area 245 .
  • hash values for hash tree blocks of the hash block area 245 may be stored.
  • data stored in the hash block area 245 may be divided into hash tree blocks of a specified size (eg, 4 kilobytes).
  • the hash tree block 0 of the hash block area 245 may store a hash value of the data block 0 of the data block area 241 or a hash value of the data block n.
  • the hash tree block k of the hash block area 245 may store a hash value of the hash tree block 0 of the hash block area 245 or a hash value of the hash tree block m.
  • n may be an integer between 0 and N-1
  • k and m may be integers between 0 and K-1.
  • hash tree blocks storing hash values for data blocks of the data block area 241 may be layer 1 hash tree blocks.
  • hash tree blocks storing hash values for layer 1 hash tree blocks may be layer 2 hash tree blocks.
  • hash tree blocks storing hash values for layer 2 hash tree blocks may be layer 3 hash tree blocks.
  • the hash tree block of layer 1 may have hash values for 128 data blocks.
  • the layer 2 hash tree block may have 128 hash values for the layer 1 hash tree block. .
  • the device mapper verity 230 may verify the integrity of data stored in the data block area 241 . In an embodiment, the device mapper verity 230 compares the data block of the data block area 241 with the hash tree block of the hash block area 245 corresponding thereto, thereby maintaining the integrity of data stored in the data block area 241 . can be verified. In FIG. 2A , the device mapper verity 230 is exemplified to verify the integrity of data, but this is only an example. In an embodiment, the function of the device mapper verity 230 may be implemented through another program.
  • the device mapper verity 230 when the file system 220 reads a data block in the data block area 241 of the storage 240 , the device mapper verity 230 performs a hash tree block corresponding to the read data block. , it is possible to verify the integrity of the data block being read.
  • the device mapper verity 230 may read the hash tree block from the storage 240 for verification. In an embodiment, the device mapper verity 230 may read the hash tree block into the first memory area 251 and/or the second memory area 255 of the memory 250 . In an embodiment, the first memory area 251 and the second memory area 255 may be areas of the memory 250 allocated to the device mapper parity 230 .
  • the device mapper verity 230 may read a hash tree block corresponding to a data block read from the storage 240 by the file system 220 into the memory 250 .
  • the device mapper verity 230 may prefetch the hash tree block based on a pattern in which the file system 220 reads the data block. In an embodiment, the device mapper verity 230 may prefetch the hash tree block based on a file read by the file system 220 .
  • the device mapper verity 230 may identify a data block read from the storage 240 by the file system 220 through the monitoring module 235 .
  • the device mapper verity 230 may generate the prefetch set 238 through the monitoring module 235 . In an embodiment, the device mapper verity 230 may generate the prefetch set 238 based on the data block read by the file system 220 . In an embodiment, the device mapper verity 230 may directly generate the prefetch set 238 based on the block read information 236 . In an embodiment, the device mapper verity 230 may generate the block information set 237 based on the block read information 236 and generate the prefetch set 238 based on the block information set 237 . have.
  • the block read information 236 may indicate a correlation between data blocks read by the file system 220 . In an embodiment, the block read information 236 may indicate data blocks to be read in the data block area 241 . According to an embodiment, the block read information 236 may indicate data blocks read in response to a file read request in the data block area 241 . In an embodiment, the block read information 236 may indicate a read order between data blocks.
  • Table 310 of FIG. 3 may represent an example of block read information 236 .
  • the second row may indicate that the data block 10001 has been read and the data block 1010 has been read.
  • the third row may indicate that the data block 10001 has been read and the data block 102 has been read.
  • the block information set 237 may indicate a conditional probability of each of a plurality of data blocks with respect to an arbitrary data block.
  • the block information set 237 may indicate a conditional probability that each of data blocks 1 to N-1 is read when data block 0 is read.
  • the block information set 237 may indicate a conditional probability that each of data blocks 0 and 2 to N-1 is read when data block 1 is read.
  • the block information set 237 may indicate conditional probabilities of data blocks having a conditional probability greater than or equal to a reference value (eg, 5%) among a plurality of data blocks for an arbitrary data block.
  • the block information set 237 includes a conditional probability that each of the data blocks 1, 5, 8, and N-2 having a conditional probability greater than or equal to a reference value (eg, 5%) is read when the data block 0 is read.
  • a reference value eg, 5%
  • the block information set 237 indicates that when the data block 1 is read, the conditional probability that each of the data blocks 11 , 35 , 27 , and N-48 having a conditional probability greater than or equal to a reference value (eg, 5%) is read can represent
  • the block information set 237 includes a conditional probability of each of the data blocks of the first depth for an arbitrary data block and a conditional condition of each of the data blocks of the second depth for each of the data blocks of the first depth. probabilities can be expressed.
  • the block information set 237 includes a conditional probability of each of the data blocks of the first depth having a conditional probability equal to or greater than a reference value (eg, 5%) for an arbitrary data block and the data blocks of the first depth.
  • a conditional probability of each of the data blocks of the second depth having a conditional probability greater than or equal to a reference value (eg, 5%) for each may be represented.
  • the block information set 237 includes a conditional probability that each of the data blocks 1, 5, 8, and N-2 having a conditional probability greater than or equal to a reference value (eg, 5%) is read when the data block 0 is read. may have a conditional probability of each of the data blocks of the first depth.
  • the block information set 237 includes data blocks 11 of the second depth having a conditional probability greater than or equal to a reference value (eg, 5%) of the data block 1 of the first depth when the data block 0 is read.
  • 35, 27, and N-48 may each represent a conditional probability that is read.
  • the block information set 237 includes a second data block having a conditional probability greater than or equal to a reference value (eg, 5%) for each of the data blocks 5, 8, and N-2 of the first depth. It may represent a conditional probability that each of the data blocks of the depth is read. In an embodiment, the depth may not be limited to two.
  • Table 410 of FIG. 4 may indicate probabilities that data blocks 1009, 11, and 101 are read when data block 5 is read. Referring to Table 410, when data block 5 is read, the probability that data block 1009 is read is 96%, the probability that data block 11 is read is 49%, and the probability that data block 101 is read is 47%. have.
  • Table 430 of FIG. 4 may indicate the probability that the data blocks 8070, 103, and 101 are read when the data block 1009 is read. Referring to Table 430, when the data block 1009 is read, the probability that the data block 8070 is read is 80%, the probability that the data block 103 is read is 35%, and the probability that the data block 101 is read is 5%. have.
  • the prefetch set 238 may indicate a probability of reading a random hash tree block when a random data block is read. In an embodiment, the prefetch set 238 may indicate a read probability of a random hash tree block having a predetermined probability or higher among hash tree blocks when a random data block is read. In an embodiment, the prefetch set 238 may be processed based on the block read information 236 and/or the block information set 237 .
  • Table 450 of FIG. 4 may indicate probabilities that hash tree blocks 10, 56, and 189 are read when data block 5 is read. Referring to Table 450, when data block 5 is read, the probability that hash tree block 10 is read is 68%, the probability that hash tree block 56 is read is 15%, and the probability that hash tree block 189 is read is 3 It can be %.
  • data blocks designated for the arbitrary file may be read into the memory 250 .
  • the monitoring module 235 may store data blocks read based on an arbitrary file read as block read information 236 . Thereafter, the monitoring module 235 may generate a prefetch set 238 to be prefetched upon reading an arbitrary file based on the block read information 236 .
  • the monitoring module 235 may store the block read information 236 , the block information set 237 , and/or the prefetch set 238 in the storage 240 . In an embodiment, the monitoring module 235 may update the block read information 236 , the block information set 237 , and/or the prefetch set 238 based on the read operation of the file system 220 . .
  • the monitoring module 235 may generate (or update) the block read information 236 while the file system 220 reads the data block. In an embodiment, the monitoring module 235 may generate (or update) the block read information 236 while a process for requesting a read of the data block exists.
  • the monitoring module 235 may update the block information set 237 and/or the prefetch set 238 when the block read information 236 is generated (or updated). In another embodiment, when the block read information 236 is generated (or updated), the monitoring module 235 stores the block read information 236 in the storage 240 and then the block information set 237, and/or The prefetch set 238 may be updated.
  • the monitoring module 235 updates the block information set 237 and/or the prefetch set 238 based on the block read information 236 stored in the storage 240 during an idle time (idle). can do.
  • the monitoring module 235 may configure the block information set 237 based on the block read information 236 stored in the storage 240 while the file system 220 does not read the data block, and/or The prefetch set 238 may be updated.
  • the monitoring module 235 may be configured to perform a block information set 237 based on the block read information 236 stored in the storage 240, and/or a free The fetch set 238 may be updated.
  • the device mapper verity 230 may prefetch the hash tree block based on the prefetch set 238 . In an embodiment, the device mapper verity 230 may prefetch the hash tree block based on the prefetch set 238 for the file read by the file system 220 . In an embodiment, the device mapper verity 230 may prefetch the hash tree block based on the prefetch set 238 for the data block read by the file system 220 .
  • the device mapper verity 230 may prefetch the hash tree block into the memory 250 based on the prefetch set 238 . In an embodiment, the device mapper verity 230 may prefetch the hash tree block into the first memory area 251 based on the prefetch set 238 .
  • the device mapper verity 230 increases the first memory area 251 and provides a hash tree in the increased area 261 of the first memory area 251 . Blocks can be prefetched. In an embodiment, the device mapper verity 230 increases the first memory area 251 and then increases the hash tree block when the first memory area 251 does not have enough space to store the hash tree block to be prefetched. Can be prefetched.
  • the device mapper verity 230 when the first memory area 251 reaches the limit size, stores the hash tree block prefetched in the first memory area 251 into the second memory area 255 . You can migrate. For example, the device mapper verity 230 may transfer the hash tree block 265 prefetched in the first memory area 251 to the second memory area 255 .
  • the device mapper verity 230 converts the hash tree block stored in the first memory area 251 to the second memory according to the cache hit rate of the hash tree block stored in the first memory area 251 . You can move to area 255 .
  • the hash tree rate may be based on the number of times the hash tree block is read from the memory 250 when the process requests a read of the hash tree block.
  • the hash tree rate may be based on the number of times the hash tree block corresponding to the data block is read from the memory 250 when the device mapper verity 230 performs verification on the data block.
  • the probability and hash tree rate in the prefetch set 238 may be different.
  • the device mapper verity 230 may prefetch the hash tree block into the first memory area 251 after migration.
  • the device mapper verity 230 may delete the hash tree block stored in the second memory area 255 when there is no space in the first memory area 251 and the second memory area 255 .
  • the device mapper verity 230 is configured in the second memory area 255 when a space larger than the size of the hash tree block to be prefetched does not exist in the second memory area 255 in the first memory area 251 . ) stored in the hash tree block can be deleted.
  • the device mapper verity 230 determines the second memory
  • the hash tree block stored in the area 255 may be deleted.
  • the device mapper verity 230 may delete the hash tree block stored in the second memory area 255 according to the cache hit rate of the hash tree block stored in the second memory area 255 .
  • the device mapper verity 230 may delete the hash tree blocks stored in the second memory area 255 in the order of the cache hit rate to the lowest.
  • the device mapper verity 230 deletes the hash tree block stored in the second memory area 255 , and then stores the prefetched hash tree block in the first memory area 251 in the second memory area. (255) can be transferred.
  • the device mapper verity 230 may delete the hash tree block stored in the first memory area 251 and/or the second memory area 255 during the idle time. In an embodiment, the device mapper verity 230 deletes the hash tree block stored in the first memory area 251 and/or the second memory area 255 while the file system 220 does not read the data block. can In an embodiment, the device mapper verity 230 may delete the hash tree block stored in the first memory area 251 and/or the second memory area 255 when the process of requesting a read of the data block is terminated. have.
  • the device mapper verity 230 may transfer the hash tree block stored in the first memory area 251 to the second memory area 255 according to the cache hit rate. In an embodiment, the device mapper verity 230 may delete the hash tree block stored in the second memory area 255 according to the cache hit rate.
  • the device mapper verity 230 may reduce the first memory area 251 during the idle time. In an embodiment, the device mapper verity 230 may reduce the first memory area 251 while the file system 220 does not read the data block. In an embodiment, the device mapper verity 230 may reduce the first memory area 251 when a process for requesting a read of a data block is terminated.
  • the device mapper verity 230 transfers the hash tree block stored in the first memory area 251 to the second memory area 255 according to the cache hit rate, and then transfers the first memory area 251 to the first memory area 251 . can reduce
  • FIG. 5 is a flowchart illustrating a prefetch operation of the electronic device 101 according to an embodiment of the present disclosure. The operations of FIG. 5 may be described with reference to FIGS. 1, 2A, 2B, 2C, 3 and 4 .
  • the processor 120 of the electronic device 101 may identify a lead.
  • the processor 120 may identify that the file system 220 reads the data block stored in the storage 240 .
  • the processor 120 may identify a read operation of the file system 220 through the monitoring module 235 .
  • the processor 120 may identify a read operation for the data block area 241 through the monitoring module 235 .
  • the processor 120 may identify whether the file is a read. In an embodiment, the processor 120 may identify whether designated data blocks are read based on the read of the file through the monitoring module 235 . In an embodiment, the processor 120 may identify whether arbitrary data blocks are read through the monitoring module 235 .
  • the processor 120 may perform operation 530 .
  • the processor 120 may perform operation 540 .
  • the processor 120 may generate the block information set 237 .
  • the processor 120 may generate the block information set 237 based on the block read information 236 identified through a read operation on the data block of the file system 220 .
  • the block read information 236 may be stored in the memory 250 or the storage 240 .
  • the processor 120 may generate a block information set 237 indicating a conditional probability of each of a plurality of data blocks for an arbitrary data block.
  • the processor 120 generates a block information set 237 indicating a conditional probability of data blocks having a conditional probability greater than or equal to a reference value (eg, 5%) among a plurality of data blocks for an arbitrary data block.
  • the block information set 237 may generate the block information set 237 indicating the conditional probability of each of the data blocks of the specified number of depths for the arbitrary data block.
  • the processor 120 may identify whether the prefetch set 238 exists. In an embodiment, the processor 120 may identify whether a prefetch set 238 for the read data block exists. In an embodiment, the processor 120 may identify whether a prefetch set 238 for the read file exists.
  • the processor 120 may perform operation 550 .
  • the processor 120 may perform operation 560 .
  • the processor 120 may generate the prefetch set 238 .
  • the processor 120 when the file system 220 reads an arbitrary file, the processor 120 performs a prefetch set 238 to prefetch upon reading an arbitrary file based on data blocks read based on the arbitrary file read. can create
  • the prefetch set 238 may be generated based on the block information set 237 for the arbitrary data block.
  • the processor 120 may perform a prefetch. In an embodiment, the processor 120 may perform a prefetch based on the prefetch set 238 . In an embodiment, the processor 120 may prefetch the hash tree block based on the prefetch set 238 for the file read by the file system 220 . In an embodiment, the processor 120 may prefetch the hash tree block based on the prefetch set 238 for the data block read by the file system 220 .
  • FIG. 6 is a flowchart illustrating a prefetch operation of the electronic device 101 according to an embodiment of the present disclosure.
  • the operations of FIG. 6 may be included in operation 560 of FIG. 5 .
  • the operations of FIG. 6 may be described with reference to FIGS. 1, 2A, 2B, 2C, 3 and 4 .
  • the processor 120 of the electronic device 101 may identify whether the first memory area 251 is sufficient. In an embodiment, the processor 120 may identify whether a space exists in the first memory area 251 to store the hash tree block to be prefetched.
  • the processor 120 may identify the first memory area 251 as being sufficient.
  • the processor 120 may perform operation 650 . In operation 610 , if the first memory area 251 is not sufficient, the processor 120 may perform operation 620 .
  • the processor 120 may identify whether the second memory area 255 is sufficient. In an embodiment, the processor 120 may identify whether a space equal to or greater than the size of the hash tree block to be prefetched exists in the second memory area 255 in the first memory area 251 . In an embodiment, the processor 120 may identify whether the sum of the free space of the first memory area 251 and the free space of the second memory area 255 is equal to or greater than the size of the hash tree block to be prefetched.
  • the processor 120 may perform operation 640 . In operation 620 , if the second memory area 255 is sufficient, the processor 120 may perform operation 630 .
  • the processor 120 may delete data stored in the second memory area 255 .
  • the processor 120 may delete data stored in the second memory area 255 so that a space equal to or greater than the size of the hash tree block to be prefetched is secured in the first memory area 251 .
  • the processor 120 may be configured to secure a space equal to or greater than the size of the hash tree block to be prefetched by the sum of the free space of the first memory area 251 and the free space of the second memory area 255 .
  • Data stored in the area 255 may be deleted.
  • the processor 120 may delete the hash tree block stored in the second memory area 255 according to the cache hit rate of the hash tree block stored in the second memory area 255 .
  • the processor 120 may delete the hash tree blocks stored in the second memory area 255 in the order of the cache hit rate lower.
  • the processor 120 may transfer the data of the first memory area 251 to the second memory area 255 .
  • the processor 120 transfers data from the first memory area 251 to the second memory area 255 so that a space equal to or greater than the size of the hash tree block to be prefetched is secured in the first memory area 251 . can do.
  • the processor 120 converts the hash tree block stored in the first memory area 251 to the second memory area ( 255) can be transferred.
  • the processor 120 may move the hash tree blocks stored in the first memory area 251 to the second memory area 255 in an order of decreasing the cache hit rate.
  • the processor 120 may prefetch the first memory area 251 .
  • FIG. 7 is a flowchart illustrating an operation of adjusting a memory area of the electronic device 101 according to an embodiment of the present disclosure. The operations of FIG. 7 may be described with reference to FIGS. 1, 2A, 2B, 2C, 3 and 4 .
  • the processor 120 of the electronic device 101 may identify whether the second memory area 255 is sufficient. In an embodiment, the processor 120 may identify whether a space to store at least one hash tree block exists in the second memory area 255 .
  • the processor 120 may identify that the second memory area 255 is sufficient.
  • the processor 120 may perform operation 730 . In operation 710 , if the second memory area 255 is not sufficient, the processor 120 may perform operation 720 .
  • the processor 120 may delete data stored in the second memory area 255 .
  • the processor 120 may delete data stored in the second memory area 255 to secure a space equal to or larger than the size of at least one hash tree block. In an embodiment, the processor 120 may delete the hash tree block stored in the second memory area 255 according to the cache hit rate of the hash tree block stored in the second memory area 255 . According to an embodiment, the processor 120 may delete the hash tree blocks stored in the second memory area 255 in the order of the cache hit rate lower.
  • the processor 120 may transfer data from the first memory area 251 to the second memory area 255 .
  • the processor 120 may move the number of hash tree blocks corresponding to the free space of the second memory area 255 from the first memory area 251 to the second memory area 255 . In an embodiment, the processor 120 converts the hash tree block stored in the first memory area 251 to the second memory area ( 255) can be transferred. According to an embodiment, the processor 120 may move the hash tree blocks stored in the first memory area 251 to the second memory area 255 in an order of decreasing the cache hit rate.
  • the processor 120 may adjust the size of the first memory area 251 .
  • the processor 120 may adjust the size of the first memory area 251 by the amount of free space secured through the transfer.
  • the electronic device 101 stores the processor 120 , the memory 250 , and instructions, and verifies the plurality of data blocks 241 and the plurality of data blocks 241 . and a storage 240 for storing a plurality of hash tree blocks 245 for identifies a read for a first data block among the plurality of data blocks 241 , and reads a first hash tree block related to the first data block from the storage 240 to the memory 250 , and prefetch at least one second hash tree blocks from the storage 240 to the memory 250 based on prefetch information related to the first data block, wherein the prefetch information is the read data block may indicate the possibility that the hash tree block will be read by
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 reads at least one data block corresponding to a read-requested file among the plurality of data blocks 241 . may be configured to store the prefetch information based on
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 stores block information based on read data blocks among the plurality of data blocks 241 , and and store the prefetch information based on block information.
  • the block information may include information on a conditional probability that another data block is read when one data block among the plurality of data blocks is read.
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 generates block read information based on an order of read data blocks among the plurality of data blocks 241 , and , when the process of requesting a read of at least one data block among the plurality of data blocks ends, the block information may be stored based on the block read information.
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 frees the one or more second hash tree blocks to the first memory area 251 of the memory 250 . fetch and transfer at least some of the hash tree blocks stored in the first memory area 251 to the second memory area 255 of the memory 250 .
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 increases the size of the first memory area 251 when the first memory area 251 is insufficient. After the at least one second hash tree blocks are prefetched into the first memory area 251, the first memory area 251 is insufficient and the first memory area 251 reaches the maximum size. In this case, at least some of the hash tree blocks stored in the first memory area 251 may be transferred to the second memory area 255 of the memory 250 .
  • the at least some of the hash tree blocks may be selected from among the hash tree blocks stored in the first memory area 251 in an order of decreasing a cache hit rate.
  • the electronic device ( 101) to identify a read into the memory 250, and a first hash tree block associated with the first data block among a plurality of hash tree blocks 245 for verifying the plurality of data blocks 241.
  • At least one second hash tree from the storage 240 to the memory 250 based on the read operation from the storage 240 to the memory 250 and prefetch information related to the first data block and prefetching blocks, wherein the prefetch information may indicate a possibility that the hash tree block is read by the read data block.
  • the method of operating the electronic device 101 according to an embodiment of the present disclosure is based on a read of at least one data block corresponding to a read-requested file among the plurality of data blocks 241 .
  • the method may further include the operation of storing the prefetch information.
  • the method of operating the electronic device 101 includes an operation of storing block information based on read data blocks among the plurality of data blocks 241 , and the The method may further include storing the prefetch information based on block information.
  • the block information may include information on a conditional probability that another data block is read when one data block among the plurality of data blocks is read.
  • the generating of the block information includes generating block read information based on an order of read data blocks among the plurality of data blocks, and generating at least one data of the plurality of data blocks.
  • the method may include storing block information based on the block read information.
  • the prefetching includes prefetching the one or more second hash tree blocks into a first memory area 251 of the memory 250 , and the first memory area 251 . It may include an operation of transferring at least some of the hash tree blocks among the hash tree blocks stored in the memory to the second memory area 255 of the memory.
  • the size of the first memory area 251 is increased and then the at least one second hash tree blocks are added to the second hash tree block.
  • the at least some hash tree blocks may be selected from among the hash tree blocks stored in the first memory area in an order of decreasing cache hit rate.
  • the processor 120 when executed by the processor 120 , transfers the plurality of files from the storage 240 to the memory 250 . Identifies a read for a first data block among data blocks 241 , reads a first hash tree block associated with the first data block from the storage 240 to the memory 250 , and the first data and to prefetch at least one second hash tree blocks from the storage 240 to the memory 250 based on the prefetch information related to the block, wherein the prefetch information is read by the data block from the hash tree. It may indicate the probability that the block will be read.
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 reads at least one data block corresponding to a read-requested file among the plurality of data blocks 241 . may be configured to store the prefetch information based on
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 stores block information based on read data blocks among the plurality of data blocks 241 , and and store the prefetch information based on block information.
  • the processor 120 when the instructions are executed by the processor 120 , the processor 120 frees the one or more second hash tree blocks to the first memory area 251 of the memory 250 . fetch and transfer at least some of the hash tree blocks stored in the first memory area 251 to the second memory area 255 of the memory 250 .
  • the electronic device may be a device of various types.
  • the electronic device may include, for example, a portable communication device (eg, a smart phone), a computer device, a portable multimedia device, a portable medical device, a camera, a wearable device, or a home appliance device.
  • a portable communication device eg, a smart phone
  • a computer device e.g., a laptop, a desktop, a tablet, or a portable multimedia device
  • portable medical device e.g., a portable medical device
  • camera e.g., a camera
  • a wearable device e.g., a smart watch
  • a home appliance device e.g., a smart bracelet
  • first”, “second”, or “first” or “second” may simply be used to distinguish an element from other such elements, and may refer elements to other aspects (e.g., importance or order) is not limited. It is said that one (eg, first) component is “coupled” or “connected” to another (eg, second) component, with or without the terms “functionally” or “communicatively”. When referenced, it means that one component can be connected to the other component directly (eg by wire), wirelessly, or through a third component.
  • module used in various embodiments of the present document may include a unit implemented in hardware, software, or firmware, for example, and interchangeably with terms such as logic, logic block, component, or circuit.
  • a module may be an integrally formed part or a minimum unit or a part of the part that performs one or more functions.
  • the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • one or more instructions stored in a storage medium may be implemented as software (eg, the program 140) including
  • the processor eg, the processor 120
  • the device eg, the electronic device 101
  • the one or more instructions may include code generated by a compiler or code executable by an interpreter.
  • the device-readable storage medium may be provided in the form of a non-transitory storage medium.
  • 'non-transitory' only means that the storage medium is a tangible device and does not contain a signal (eg, electromagnetic wave), and this term is used in cases where data is semi-permanently stored in the storage medium and It does not distinguish between temporary storage cases.
  • a signal eg, electromagnetic wave
  • the method according to various embodiments disclosed in this document may be provided by being included in a computer program product.
  • Computer program products may be traded between sellers and buyers as commodities.
  • the computer program product is distributed in the form of a device-readable storage medium (eg compact disc read only memory (CD-ROM)), or via an application store (eg Play StoreTM) or on two user devices ( It can be distributed (eg downloaded or uploaded) directly, online between smartphones (eg: smartphones).
  • a portion of the computer program product may be temporarily stored or temporarily created in a machine-readable storage medium such as a memory of a server of a manufacturer, a server of an application store, or a relay server.
  • each component (eg, module or program) of the above-described components may include a singular or a plurality of entities, and some of the plurality of entities may be separately disposed in other components.
  • one or more components or operations among the above-described corresponding components may be omitted, or one or more other components or operations may be added.
  • a plurality of components eg, a module or a program
  • the integrated component may perform one or more functions of each component of the plurality of components identically or similarly to those performed by the corresponding component among the plurality of components prior to the integration. .
  • operations performed by a module, program, or other component are executed sequentially, in parallel, repeatedly, or heuristically, or one or more of the operations are executed in a different order, omitted, or , or one or more other operations may be added.

Abstract

프로세서, 메모리, 및 인스트럭션들을 저장하고, 복수의 데이터 블록들 및 상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들을 저장하는 스토리지를 포함하고, 상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가, 상기 스토리지에서 상기 메모리로 상기 복수의 데이터 블록들 중 제1 데이터 블록에 대한 리드를 식별하고, 상기 스토리지에서 상기 메모리로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고, 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타내는 전자 장치가 개시된다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

블록 장치 이미지에 대한 런타임 체크섬 검증을 수행하는 전자 장치 및 이의 동작 방법
본 문서에서 개시되는 실시 예들은, 블록 장치 이미지에 대한 런타임 체크섬 검증을 수행하는 전자 장치 및 이의 동작 방법에 관한 것이다.
디바이스 매퍼는 커널 영역에 존재하는 프로그램일 수 있다. 디바이스 매퍼는 물리 블록 장치를 가상의 블록 장치로 맵핑할 수 있다.
디바이스 매퍼 베리티는 런타임 동안 물리 블록 장치에 저장된 데이터 블록의 무결성을 검증하기 위한 기능일 수 있다. 디바이스 매퍼 베리티는 보호하고자 하는 데이터(또는, 파티션)에 대한 해시 트리 블록에 기반하여 데이터 블록의 무결성을 검증할 수 있다.
디바이스 매퍼 베리티는 데이터 블록의 검증 결과에 따라 패닉(panic), 재부팅(rebooting), 무시(ignore)할 수 있다. 데이터 블록의 검증 결과에 따른 동작에 의해 전자 장치는 휘발성 메모리의 비트 플립(bit flip), 메모리(또는, 스토리지)의 손상, 드라이버의 문제, 및/또는 보호하려는 파티션에 대한 런타임 공격을 감지할 수 있다.
디바이스 매퍼 베리티는 한 번 검증된 데이터 블록에 대해서는 무결성을 검증하지 않을 수도 있다. 디바이스 매퍼 베리티는 한 번 검증된 데이터 블록에 대해서는 무결성을 검증하지 않는 경우, 데이터 블록이 검증 이후 손상되면 보안성이 저하될 수 있다.
디바이스 매퍼 베리티가 리드되는 모든 데이터 블록에 대해 무결성을 검증하기 위해, 해시 트리 블록에 대해 프리페치를 수행할 수 있다.
프리페치된 해시 트리 블록에 대한 캐시 미스가 발생하는 경우, 프리페치 동작은 전자 장치에게 오버헤드로 작용할 수 있다.
본 문서에서 개시되는 일 실시 예에 따른 전자 장치는, 프로세서, 메모리, 및 인스트럭션들을 저장하고, 복수의 데이터 블록들 및 상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들을 저장하는 스토리지를 포함하고, 상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가, 상기 스토리지에서 상기 메모리로 상기 복수의 데이터 블록들 중 제1 데이터 블록에 대한 리드를 식별하고, 상기 스토리지에서 상기 메모리로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고, 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
본 문서에서 개시되는 일 실시 예에 따른 전자 장치의 동작 방법은, 상기 전자 장치의 스토리지에 저장된 복수의 데이터 블록들 중 제1 데이터 블록에 대한 상기 전자 장치의 메모리로의 리드를 식별하는 동작, 상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들 중 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 상기 스토리지에서 상기 메모리로 리드하는 동작, 및 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하는 동작을 포함하고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
본 문서에서 개시되는 일 실시 예에 따른 비-일시적 컴퓨터 판독 가능 기록 매체는, 프로세서에 의해 실행 시, 상기 프로세서가, 상기 스토리지에서 상기 메모리로 상기 복수의 데이터 블록들 중 제1 데이터 블록에 대한 리드를 식별하고, 상기 스토리지에서 상기 메모리로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고, 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
본 문서의 다양한 실시 예들에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 실시 예들에 따르면, 프리페치 집합에 기반하여 해시 트리 블록을 선정함으로써, 캐시 히트 레이트를 증가시킬 수 있다.
본 개시의 다양한 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은, 다양한 실시 예들에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.
도 2a는 본 개시의 일 실시 예에 따른 전자 장치의 구성을 도시한다.
도 2b는 본 개시의 일 실시 예에 따른 전자 장치가 프리페치 집합을 생성하는 동작을 예시하는 도면이다.
도 2c는 본 개시의 일 실시 예에 따른 전자 장치가 해시 트리 블록을 프리페치하는 동작을 예시하는 도면이다.
도 3은 본 개시의 일 실시 예에 따른 전자 장치가 리드한 데이터 블록들의 관계를 예시하는 도면이다.
도 4는 본 개시의 일 실시 예에 따른 전자 장치가 생성하는 블록 정보 집합과 프리페치 집합을 예시하는 도면이다.
도 5는 본 개시의 일 실시 예에 따른 전자 장치의 프리페치 동작을 나타내는 흐름도이다.
도 6은 본 개시의 일 실시 예에 따른 전자 장치의 프리페치 동작을 나타내는 흐름도이다.
도 7은 본 개시의 일 실시 예에 따른 전자 장치의 메모리 영역을 조절하는 동작을 나타내는 흐름도이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
도 1은, 다양한 실시 예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블록도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 모듈(150), 음향 출력 모듈(155), 디스플레이 모듈(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 연결 단자(178), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시 예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시 예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(176), 카메라 모듈(180), 또는 안테나 모듈(197))은 하나의 구성요소(예: 디스플레이 모듈(160))로 통합될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시 예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 저장하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일 실시 예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(101)가 메인 프로세서(121) 및 보조 프로세서(123)를 포함하는 경우, 보조 프로세서(123)는 메인 프로세서(121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시 예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다. 일 실시 예에 따르면, 보조 프로세서(123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능이 수행되는 전자 장치(101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서 모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 모듈(150)은, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(155)은 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 모듈(155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일 실시 예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(160)은 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시 예에 따르면, 디스플레이 모듈(160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일 실시 예에 따르면, 오디오 모듈(170)은, 입력 모듈(150)을 통해 소리를 획득하거나, 음향 출력 모듈(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일 실시 예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일 실시 예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는, 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일 실시 예에 따르면, 연결 단자(178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일 실시 예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시 예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일 실시 예에 따르면, 전력 관리 모듈(188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일 실시 예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시 예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(192)은 전자 장치(101), 외부 전자 장치(예: 전자 장치(104)) 또는 네트워크 시스템(예: 제 2 네트워크(199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일 실시 예에 따르면, 무선 통신 모듈(192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일 실시 예에 따르면, 안테나 모듈(197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일 실시 예에 따르면, 안테나 모듈(197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시 예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
다양한 실시 예에 따르면, 안테나 모듈(197)은 mmWave 안테나 모듈을 형성할 수 있다. 일 실시 예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들 간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일 실시 예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104) 간에 송신 또는 수신될 수 있다. 외부의 전자 장치(102, 또는 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시 예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(102, 104, 또는 108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시 예에 있어서, 외부의 전자 장치(104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일 실시 예에 따르면, 외부의 전자 장치(104) 또는 서버(108)는 제 2 네트워크(199) 내에 포함될 수 있다. 전자 장치(101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
도 2a는 본 개시의 일 실시 예에 따른 전자 장치(101)의 구성을 도시한다. 도 2b는 본 개시의 일 실시 예에 따른 전자 장치(101)가 프리페치 집합을 생성하는 동작을 예시하는 도면이다. 도 2c는 본 개시의 일 실시 예에 따른 전자 장치(101)가 해시 트리 블록을 프리페치하는 동작을 예시하는 도면이다. 도 3은 본 개시의 일 실시 예에 따른 전자 장치(101)가 리드한 데이터 블록들의 관계를 예시하는 도면이다. 도 4는 본 개시의 일 실시 예에 따른 전자 장치(101)가 생성하는 블록 정보 집합과 프리페치 집합을 예시하는 도면이다. 도 2a, 도 2b, 도 2c, 도 3 및 도 4는 도 1의 전자 장치(101)의 구성을 참조하여 설명될 수 있다.
도 2a를 참조하면, 본 개시의 일 실시 예에 따른 전자 장치(101)는 어플리케이션(146), 커널(210), 스토리지(240), 메모리(250), 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 도 2a의 메모리(250)는 도 1의 휘발성 메모리(132)에 대응할 수 있다. 일 실시 예에서, 도 2a의 스토리지(240)는 도 1의 비휘발성 메모리(134)에 대응할 수 있다.
일 실시 예에서, 어플리케이션(146), 및/또는 커널(210)은 프로세서(120)에 의해 실행 가능한 프로그램(140)일 수 있다. 일 실시 예에서, 커널(210)은 파일 시스템(220), 디바이스 매퍼 베리티(230), 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 어플리케이션(146)는 파일 시스템(220)에게 데이터의 리드를 요청할 수 있다.
일 실시 예에서, 파일 시스템(220)은 어플리케이션(146)에서 사용되는 파일 또는 데이터를 조직화하는 역할을 수행할 수 있다. 일 실시 예에서, 파일 시스템(220)은 FAT(File Allocation Table), FAT32, NTFS(NT File System), HFS(Hierarchical File System), JSF2(Journaled File System2), ODS-5(On-Disk Structure-5), UFS(Unix File System), ext2, ext3, ext4, 또는 이들의 조합의 파일 시스템을 포함할 수 있다. 일 실시 예에서, 스토리지(240)는 파티션별로 서로 다른 파일 시스템(220)을 통해 관리될 수 있다.
일 실시 예에서, 파일 시스템(220)은 어플리케이션(146)의 리드 요청에 응답하여 스토리지(240)에 저장된 데이터를 리드할 수 있다.
일 실시 예에서, 파일 시스템(220)은 스토리지(240)를 데이터 블록 영역(241)과 해시 블록 영역(245)으로 구분할 수 있다. 그러나 이는 예시일 뿐, 파일 시스템(220)은 스토리지(240)를 다른 영역들로 더 구분할 수도 있다.
일 실시 예에서, 데이터 블록 영역(241)에는 시스템 데이터, 및/또는 보호하고자 하는 데이터가 저장될 수 있다. 일 실시 예에서, 데이터 블록 영역(241)에 저장되는 데이터는 리드 온리 속성을 가질 수 있다. 일 실시 예에서, 데이터 블록 영역(241)에 저장되는 데이터는 지정된 크기(예: 4 킬로 바이트)의 데이터 블록들로 구분될 수 있다.
일 실시 예에서, 해시 블록 영역(245)에는 해시 값이 저장될 수 있다. 일 실시 예에서, 해시 블록 영역(245)에는 데이터 블록 영역(241)의 데이터 블록들에 대한 해시 값이 저장될 수 있다. 일 실시 예에서, 해시 블록 영역(245)의 해시 트리 블록들에 대한 해시 값이 저장될 수 있다. 일 실시 예에서, 해시 블록 영역(245)에 저장되는 데이터는 지정된 크기(예: 4 킬로 바이트)의 해시 트리 블록들로 구분될 수 있다.
예를 들어, 해시 블록 영역(245)의 해시 트리 블록 0은 데이터 블록 영역(241)의 데이터 블록 0에 대한 해시 값 내지 데이터 블록 n에 대한 해시 값을 저장할 수 있다. 예를 들어, 해시 블록 영역(245)의 해시 트리 블록 k은 해시 블록 영역(245)의 해시 트리 블록 0에 대한 해시 값 내지 해시 트리 블록 m에 대한 해시 값을 저장할 수 있다. 여기에서, n은 0 내지 N-1 사이의 정수이고, k 및 m은 0 내지 K-1 사이의 정수일 수 있다.
일 실시 예에서, 해시 블록 영역(245)의 해시 트리 블록들 중 데이터 블록 영역(241)의 데이터 블록들에 대한 해시 값을 저장하는 해시 트리 블록들은 레이어 1의 해시 트리 블록일 수 있다. 일 실시 예에서, 해시 블록 영역(245)의 해시 트리 블록들 중 레이어 1의 해시 트리 블록들에 대한 해시 값을 저장하는 해시 트리 블록들은 레이어 2의 해시 트리 블록일 수 있다. 일 실시 예에서, 해시 블록 영역(245)의 해시 트리 블록들 중 레이어 2의 해시 트리 블록들에 대한 해시 값을 저장하는 해시 트리 블록들은 레이어 3의 해시 트리 블록일 수 있다.
예를 들어, 해시 트리 블록이 4 킬로 바이트를 가지고, SHA(secure hash algorithm)-256에 기반하여 해시 값을 생성하는 경우, 해시 트리 블록은 128개의 32 바이트의 해시 값들(4 킬로 바이트 = 128 * 32 바이트)을 포함할 수 있다. 예를 들어, 해시 트리 블록이 4 킬로 바이트를 가지고, SHA-256에 기반하여 해시 값을 생성하는 경우, 레이어 1의 해시 트리 블록은 128개의 데이터 블록에 대한 해시 값을 가질 수 있다. 예를 들어, 해시 트리 블록이 4 킬로 바이트를 가지고, SHA-256에 기반하여 해시 값을 생성하는 경우, 레이어 2의 해시 트리 블록은 128개의 레이어 1의 해시 트리 블록에 대한 해시 값을 가질 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 데이터 블록 영역(241)에 저장된 데이터의 무결성을 검증할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 데이터 블록 영역(241)의 데이터 블록과 이에 대응하는 해시 블록 영역(245)의 해시 트리 블록을 비교함으로써, 데이터 블록 영역(241)에 저장된 데이터의 무결성을 검증할 수 있다. 도 2a에서는, 디바이스 매퍼 베리티(230)가 데이터의 무결성을 검증하는 것으로 예시하였으나, 이는 예시일 뿐이다. 일 실시 예에서, 디바이스 매퍼 베리티(230)의 기능은 다른 프로그램을 통해 구현될 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 스토리지(240)의 데이터 블록 영역(241)의 데이터 블록을 리드하는 경우, 리드되는 데이터 블록에 대응하는 해시 트리 블록에 기반하여, 리드되는 데이터 블록의 무결성을 검증할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 검증을 위해, 해시 트리 블록을 스토리지(240)에서 리드할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 해시 트리 블록을 메모리(250)의 제1 메모리 영역(251), 및/또는 제2 메모리 영역(255)에 리드할 수 있다. 일 실시 예에서, 제1 메모리 영역(251) 및 제2 메모리 영역(255)은 디바이스 매퍼 베리티(230)에 할당된 메모리(250)의 영역일 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 스토리지(240)에서 리드하는 데이터 블록에 대응하는 해시 트리 블록을 메모리(250)에 리드할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 데이터 블록을 리드하는 패턴에 기반하여 해시 트리 블록을 프리페치할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 리드하는 파일에 기반하여 해시 트리 블록을 프리페치할 수 있다.
이하에서는, 도 2b, 도 2c, 도 3 및 도 4를 참조하여, 디바이스 매퍼 베리티(230)의 프리페치 동작을 설명한다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 모니터링 모듈(235)을 통해 파일 시스템(220)이 스토리지(240)에서 리드하는 데이터 블록을 식별할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 모니터링 모듈(235)을 통해 프리페치 집합(238)을 생성할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 리드하는 데이터 블록에 기반하여 프리페치 집합(238)을 생성할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 블록 리드 정보(236)에 기반하여 프리페치 집합(238)을 직접 생성할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 블록 리드 정보(236)에 기반하여 블록 정보 집합(237)을 생성하고, 블록 정보 집합(237)에 기반하여 프리페치 집합(238)을 생성할 수 있다.
일 실시 예에서, 블록 리드 정보(236)는, 파일 시스템(220)이 리드하는 데이터 블록들 간의 상관 관계를 나타낼 수 있다. 일 실시 예에서, 블록 리드 정보(236)는, 데이터 블록 영역(241) 중 리드되는 데이터 블록들을 나타낼 수 있다. 일 실시 예에서, 블록 리드 정보(236)는, 데이터 블록 영역(241) 중 파일 리드 요청에 의해 리드되는 데이터 블록들을 나타낼 수 있다. 일 실시 예에서, 블록 리드 정보(236)는, 데이터 블록들 간의 리드 순서를 나타낼 수 있다.
도 3의 표 310은 블록 리드 정보(236)의 일 예를 나타낼 수 있다. 표 310을 참조하면, 두 번째 행은 데이터 블록 10001이 리드되고, 데이터 블록 1010이 리드되었음을 나타낼 수 있다. 표 310을 참조하면, 세 번째 행은 데이터 블록 10001이 리드되고, 데이터 블록 102가 리드되었음을 나타낼 수 있다.
일 실시 예에서, 블록 정보 집합(237)은, 임의 데이터 블록에 대해 복수의 데이터 블록들 각각의 조건부 확률을 나타낼 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 0이 리드되었을 때 데이터 블록들 1 내지 N-1 각각이 리드되는 조건부 확률을 나타낼 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 1이 리드되었을 때 데이터 블록들 0 및 2 내지 N-1 각각이 리드되는 조건부 확률을 나타낼 수 있다.
일 실시 예에서, 블록 정보 집합(237)은, 임의 데이터 블록에 대해 복수의 데이터 블록들 중 기준치 이상(예: 5%)의 조건부 확률을 가지는 데이터 블록들의 조건부 확률을 나타낼 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 0이 리드되었을 때 기준치 이상(예: 5%)의 조건부 확률을 가지는 데이터 블록들 1, 5, 8 및 N-2 각각이 리드되는 조건부 확률을 나타낼 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 1이 리드되었을 때 기준치 이상(예: 5%)의 조건부 확률을 가지는 데이터 블록들 11, 35, 27 및 N-48 각각이 리드되는 조건부 확률을 나타낼 수 있다.
일 실시 예에서, 블록 정보 집합(237)은, 임의 데이터 블록에 대한 제1 뎁스의 데이터 블록들 각각의 조건부 확률 및 제1 뎁스의 데이터 블록들 각각에 대한 제2 뎁스의 데이터 블록들 각각의 조건부 확률을 나타낼 수 있다. 일 실시 예에서, 블록 정보 집합(237)은, 임의 데이터 블록에 대한 기준치 이상(예: 5%)의 조건부 확률을 가지는 제1 뎁스의 데이터 블록들 각각의 조건부 확률 및 제1 뎁스의 데이터 블록들 각각에 대한 기준치 이상(예: 5%)의 조건부 확률을 가지는 제2 뎁스의 데이터 블록들 각각의 조건부 확률을 나타낼 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 0이 리드되었을 때 기준치 이상(예: 5%)의 조건부 확률을 가지는 데이터 블록들 1, 5, 8 및 N-2 각각이 리드되는 조건부 확률을 제1 뎁스의 데이터 블록들 각각의 조건부 확률로 가질 수 있다. 예를 들어, 블록 정보 집합(237)은, 데이터 블록 0이 리드되었을 때, 제1 뎁스의 데이터 블록 1에 대한 기준치 이상(예: 5%)의 조건부 확률을 가지는 제2 뎁스의 데이터 블록들 11, 35, 27 및 N-48 각각이 리드되는 조건부 확률을 나타낼 수 있다. 마찬가지로, 블록 정보 집합(237)은, 데이터 블록 0이 리드되었을 때, 제1 뎁스의 데이터 블록들 5, 8 및 N-2 각각에 대한 기준치 이상(예: 5%)의 조건부 확률을 가지는 제2 뎁스의 데이터 블록들 각각이 리드되는 조건부 확률을 나타낼 수 있다. 일 실시 예에서, 뎁스는 2개로 제한되지 않을 수 있다.
도 4의 표 410은 데이터 블록 5가 리드되었을 때, 데이터 블록 1009, 11, 101이 리드될 확률을 나타낼 수 있다. 표 410을 참조하면, 데이터 블록 5가 리드되었을 때, 데이터 블록 1009가 리드될 확률은 96%이고, 데이터 블록 11이 리드될 확률은 49%이고, 데이터 블록 101이 리드될 확률은 47%일 수 있다.
도 4의 표 430은 데이터 블록 1009가 리드되었을 때, 데이터 블록 8070, 103, 101이 리드될 확률을 나타낼 수 있다. 표 430을 참조하면, 데이터 블록 1009가 리드되었을 때, 데이터 블록 8070가 리드될 확률은 80%이고, 데이터 블록 103이 리드될 확률은 35%이고, 데이터 블록 101이 리드될 확률은 5%일 수 있다.
일 실시 예에서, 프리페치 집합(238)은, 임의 데이터 블록이 리드되었을 때 임의 해시 트리 블록을 리드할 확률을 나타낼 수 있다. 일 실시 예에서, 프리페치 집합(238)은, 임의 데이터 블록이 리드되었을 때 해시 트리 블록들 중 지정된 확률 이상을 가지는 임의 해시 트리 블록의 리드 확률을 나타낼 수 있다. 일 실시 예에서, 프리페치 집합(238)은, 블록 리드 정보(236) 및/또는 블록 정보 집합(237)에 기반하여 가공될 수 있다.
도 4의 표 450은 데이터 블록 5가 리드되었을 때, 해시 트리 블록 10, 56, 189가 리드될 확률을 나타낼 수 있다. 표 450을 참조하면, 데이터 블록 5가 리드되었을 때, 해시 트리 블록 10이 리드될 확률은 68%이고, 해시 트리 블록 56이 리드될 확률은 15%이고, 해시 트리 블록 189가 리드될 확률은 3%일 수 있다.
일 실시 예에서, 파일 시스템(220)이 임의 파일을 리드하는 경우, 임의 파일에 대한 지정된 데이터 블록들이 메모리(250)로 리드될 수 있다. 이 경우, 모니터링 모듈(235)은 임의 파일 리드에 기반하여 리드되는 데이터 블록들을 블록 리드 정보(236)로 저장할 수 있다. 이후, 모니터링 모듈(235)은 블록 리드 정보(236)에 기반하여 임의 파일 리드 시 프리페치할 프리페치 집합(238)을 생성할 수 있다.
일 실시 예에서, 모니터링 모듈(235)은 블록 리드 정보(236), 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 스토리지(240)에 저장할 수 있다. 일 실시 예에서, 모니터링 모듈(235)은 파일 시스템(220)의 리드 동작에 기반하여 블록 리드 정보(236), 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다.
일 실시 예에서, 모니터링 모듈(235)은 파일 시스템(220)가 데이터 블록을 리드하는 동안, 블록 리드 정보(236)를 생성(또는, 갱신)할 수 있다. 일 실시 예에서, 모니터링 모듈(235)은 데이터 블록에 대해 리드를 요청하는 프로세스가 존재하는 동안, 블록 리드 정보(236)를 생성(또는, 갱신)할 수 있다.
일 실시 예에서, 모니터링 모듈(235)은 블록 리드 정보(236)가 생성(또는, 갱신)되면 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다. 다른 실시 예에서, 모니터링 모듈(235)은 블록 리드 정보(236)가 생성(또는, 갱신)되면 블록 리드 정보(236)를 스토리지(240)에 저장한 후 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다.
일 실시 예에서, 모니터링 모듈(235)은 유휴 시간(idle) 동안 스토리지(240)에 저장된 블록 리드 정보(236)에 기반하여 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다. 일 실시 예에서, 모니터링 모듈(235)은 파일 시스템(220)가 데이터 블록을 리드하지 않는 동안, 스토리지(240)에 저장된 블록 리드 정보(236)에 기반하여 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다. 일 실시 예에서, 모니터링 모듈(235)은 데이터 블록에 대해 리드를 요청하는 프로세스가 종료되면, 스토리지(240)에 저장된 블록 리드 정보(236)에 기반하여 블록 정보 집합(237), 및/또는 프리페치 집합(238)을 갱신할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 프리페치 집합(238)에 기반하여 해시 트리 블록을 프리페치할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 리드하는 파일에 대한 프리페치 집합(238)에 기반하여 해시 트리 블록을 프리페치할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)이 리드하는 데이터 블록에 대한 프리페치 집합(238)에 기반하여 해시 트리 블록을 프리페치할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 프리페치 집합(238)에 기반하여 해시 트리 블록을 메모리(250)에 프리페치할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 프리페치 집합(238)에 기반하여 해시 트리 블록을 제1 메모리 영역(251)에 프리페치할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)이 부족한 경우, 제1 메모리 영역(251)을 증가시키고 제1 메모리 영역(251)의 증가된 영역(261)에 해시 트리 블록을 프리페치할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 프리페치할 해시 트리 블록을 저장할 공간이 제1 메모리 영역(251)에 충분하지 않은 경우, 제1 메모리 영역(251)을 증가시킨 후 해시 트리 블록을 프리페치할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)이 한계 크기에 도달한 경우, 제1 메모리 영역(251)에 프리페치된 해시 트리 블록을 제2 메모리 영역(255)에 이전(migration)할 수 있다. 예를 들어, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)에 프리페치된 해시 트리 블록(265)을 제2 메모리 영역(255)에 이전할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)에 이전할 수 있다. 일 실시 예에서, 해시 트리 레이트는 프로세스가 해시 트리 블록에 대해 리드를 요청하는 경우, 해시 트리 블록이 메모리(250)에서 리드된 횟수에 기반할 수 있다. 일 실시 예에서, 해시 트리 레이트는 디바이스 매퍼 베리티(230)가 데이터 블록에 대한 검증을 수행할 때, 데이터 블록에 대응하는 해시 트리 블록이 메모리(250)에서 리드된 횟수에 기반할 수 있다. 일 실시 예에서, 프리페치 집합(238)에서의 확률과 해시 트리 레이트는 서로 다를 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 이전 후 제1 메모리 영역(251)에 해시 트리 블록을 프리페치할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251) 및 제2 메모리 영역(255)에 여유가 없는 경우, 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)에 프리페치할 해시 트리 블록의 크기 이상의 공간이 제2 메모리 영역(255)에 존재하지 않는 경우, 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 제1 메모리 영역(251)의 여유 공간 및 제2 메모리 영역(255)의 여유 공간이 합이 프리페치할 해시 트리 블록의 크기 미만인 경우, 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 캐시 히트 레이트가 낮은 순서대로 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제한 후, 제1 메모리 영역(251)에 프리페치된 해시 트리 블록을 제2 메모리 영역(255)에 이전할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 유휴 시간 동안 제1 메모리 영역(251) 및/또는 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)가 데이터 블록을 리드하지 않는 동안, 제1 메모리 영역(251) 및/또는 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 데이터 블록에 대해 리드를 요청하는 프로세스가 종료되면, 제1 메모리 영역(251) 및/또는 제2 메모리 영역(255)에 저장된 해시 트리 블록을 삭제할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 캐시 히트 레이트에 따라 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)에 이전할 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 캐시 히트 레이트에 따라 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 유휴 시간 동안 제1 메모리 영역(251)을 감소시킬 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 파일 시스템(220)가 데이터 블록을 리드하지 않는 동안, 제1 메모리 영역(251)을 감소시킬 수 있다. 일 실시 예에서, 디바이스 매퍼 베리티(230)는 데이터 블록에 대해 리드를 요청하는 프로세스가 종료되면, 제1 메모리 영역(251)을 감소시킬 수 있다.
일 실시 예에서, 디바이스 매퍼 베리티(230)는 캐시 히트 레이트에 따라 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)에 이전한 후 제1 메모리 영역(251)을 감소시킬 수 있다.
도 5는 본 개시의 일 실시 예에 따른 전자 장치(101)의 프리페치 동작을 나타내는 흐름도이다. 도 5의 동작들은 도1, 도 2a, 도 2b, 도 2c, 도 3 및 도 4를 참조하여 설명될 수 있다.
도 5를 참조하면, 동작 510에서, 전자 장치(101)의 프로세서(120)는 리드를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 파일 시스템(220)이 스토리지(240)에 저장된 데이터 블록을 리드함을 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 모니터링 모듈(235)을 통해 파일 시스템(220)의 리드 동작을 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 모니터링 모듈(235)을 통해 데이터 블록 영역(241)에 대한 리드 동작을 식별할 수 있다.
동작 520에서, 프로세서(120)는 파일에 대한 리드인지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 모니터링 모듈(235)을 통해 파일에 대한 리드에 기반하여 지정된 데이터 블록들이 리드되는지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 모니터링 모듈(235)을 통해 임의 데이터 블록들이 리드되는지를 식별할 수 있다.
동작 520에서, 파일에 대한 리드가 아닌 경우(임의 데이터 블록에 대한 리드인 경우), 프로세서(120)는 동작 530을 수행할 수 있다. 동작 520에서, 파일에 대한 리드인 경우, 프로세서(120)는 동작 540을 수행할 수 있다.
동작 530에서, 프로세서(120)는 블록 정보 집합(237)을 생성할 수 있다. 일 실시 예에서, 프로세서(120)는 파일 시스템(220)의 데이터 블록에 대한 리드 동작을 통해 식별되는 블록 리드 정보(236)에 기반하여 블록 정보 집합(237)을 생성할 수 있다. 일 실시 예에서, 블록 리드 정보(236)는 메모리(250), 또는 스토리지(240)에 저장된 상태일 수 있다.
일 실시 예에서, 프로세서(120)는 임의 데이터 블록에 대해 복수의 데이터 블록들 각각의 조건부 확률을 나타내는 블록 정보 집합(237)을 생성할 수 있다. 일 실시 예에서, 프로세서(120)는 임의 데이터 블록에 대해 복수의 데이터 블록들 중 기준치 이상(예: 5%)의 조건부 확률을 가지는 데이터 블록들의 조건부 확률을 나타내는 블록 정보 집합(237)을 생성할 수 있다. 일 실시 예에서, 블록 정보 집합(237)은, 임의 데이터 블록에 대한 지정된 개수의 뎁스의 데이터 블록들 각각의 조건부 확률을 나타내는 블록 정보 집합(237)을 생성할 수 있다.
동작 540에서, 프로세서(120)는 프리페치 집합(238)이 존재하는지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 리드된 데이터 블록에 대한 프리페치 집합(238)이 존재하는지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 리드된 파일에 대한 프리페치 집합(238)이 존재하는지를 식별할 수 있다.
동작 540에서, 프리페치 집합(238)이 존재하지 않는 경우, 프로세서(120)는 동작 550을 수행할 수 있다. 동작 540에서, 프리페치 집합(238)이 존재하는 경우, 프로세서(120)는 동작 560을 수행할 수 있다.
동작 550에서, 프로세서(120)는 프리페치 집합(238)을 생성할 수 있다.
일 실시 예에서, 파일 시스템(220)이 임의 파일을 리드하는 경우, 프로세서(120)는 임의 파일 리드에 기반하여 리드되는 데이터 블록들에 기반하여 임의 파일 리드 시 프리페치할 프리페치 집합(238)을 생성할 수 있다.
일 실시 예에서, 파일 시스템(220)이 임의 데이터 블록을 리드하는 경우, 임의 데이터 블록에 대한 블록 정보 집합(237)에 기반하여 프리페치 집합(238)을 생성할 수 있다.
동작 560에서, 프로세서(120)는 프리페치를 수행할 수 있다. 일 실시 예에서, 프로세서(120)는 프리페치 집합(238)에 기반하여 프리페치를 수행할 수 있다. 일 실시 예에서, 프로세서(120)는 파일 시스템(220)이 리드하는 파일에 대한 프리페치 집합(238)에 기반하여 해시 트리 블록을 프리페치할 수 있다. 일 실시 예에서, 프로세서(120)는 파일 시스템(220)이 리드하는 데이터 블록에 대한 프리페치 집합(238)에 기반하여 해시 트리 블록을 프리페치할 수 있다.
도 6은 본 개시의 일 실시 예에 따른 전자 장치(101)의 프리페치 동작을 나타내는 흐름도이다. 도 6의 동작들은 도 5의 동작 560에 포함될 수 있다. 도 6의 동작들은 도1, 도 2a, 도 2b, 도 2c, 도 3 및 도 4를 참조하여 설명될 수 있다.
도 6을 참조하면, 동작 610에서, 전자 장치(101)의 프로세서(120)는 제1 메모리 영역(251)이 충분한지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 프리페치할 해시 트리 블록을 저장할 공간이 존재하는지를 식별할 수 있다.
일 실시 예에서, 제1 메모리 영역(251)에 프리페치할 해시 트리 블록을 저장할 공간이 존재하는 경우, 프로세서(120)는 제1 메모리 영역(251)이 충분한 것으로 식별할 수 있다.
동작 610에서, 제1 메모리 영역(251)이 충분한 경우, 프로세서(120)는 동작 650을 수행할 수 있다. 동작 610에서, 제1 메모리 영역(251)이 충분하지 않은 경우, 프로세서(120)는 동작 620을 수행할 수 있다.
동작 620에서, 프로세서(120)는 제2 메모리 영역(255)이 충분한지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 프리페치할 해시 트리 블록의 크기 이상의 공간이 제2 메모리 영역(255)에 존재하는지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)의 여유 공간 및 제2 메모리 영역(255)의 여유 공간이 합이 프리페치할 해시 트리 블록의 크기 이상인지를 식별할 수 있다.
동작 620에서, 제2 메모리 영역(255)이 충분한 경우, 프로세서(120)는 동작 640을 수행할 수 있다. 동작 620에서, 제2 메모리 영역(255)이 충분하지 않은 경우, 프로세서(120)는 동작 630을 수행할 수 있다.
동작 630에서, 프로세서(120)는 제2 메모리 영역(255)에 저장된 데이터를 삭제할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 프리페치할 해시 트리 블록의 크기 이상의 공간이 확보되도록 제2 메모리 영역(255)에 저장된 데이터를 삭제할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)의 여유 공간 및 제2 메모리 영역(255)의 여유 공간이 합이 프리페치할 해시 트리 블록의 크기 이상의 공간이 확보되도록 제2 메모리 영역(255)에 저장된 데이터를 삭제할 수 있다. 일 실시 예에서, 프로세서(120)는 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서 프로세서(120)는 캐시 히트 레이트가 낮은 순서대로 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다.
동작 640에서, 프로세서(120)는 제1 메모리 영역(251)의 데이터를 제2 메모리 영역(255)으로 이전할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 프리페치할 해시 트리 블록의 크기 이상의 공간이 확보되도록 제1 메모리 영역(251)의 데이터를 제2 메모리 영역(255)으로 이전할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)으로 이전할 수 있다. 일 실시 예에서 프로세서(120)는 캐시 히트 레이트가 낮은 순서대로 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)으로 이전할 수 있다.
동작 650에서, 프로세서(120)는 제1 메모리 영역(251)에 프리페치할 수 있다.
도 7은 본 개시의 일 실시 예에 따른 전자 장치(101)의 메모리 영역을 조절하는 동작을 나타내는 흐름도이다. 도 7의 동작들은 도1, 도 2a, 도 2b, 도 2c, 도 3 및 도 4를 참조하여 설명될 수 있다.
도 7을 참조하면, 동작 710에서, 전자 장치(101)의 프로세서(120)는 제2 메모리 영역(255)이 충분한지를 식별할 수 있다. 일 실시 예에서, 프로세서(120)는 제2 메모리 영역(255)에 적어도 하나의 해시 트리 블록을 저장할 공간이 존재하는지를 식별할 수 있다.
일 실시 예에서, 제2 메모리 영역(255)에 적어도 하나의 해시 트리 블록을 저장할 공간이 존재하는 경우, 프로세서(120)는 제2 메모리 영역(255)이 충분한 것으로 식별할 수 있다.
동작 710에서, 제2 메모리 영역(255)이 충분한 경우, 프로세서(120)는 동작 730을 수행할 수 있다. 동작 710에서, 제2 메모리 영역(255)이 충분하지 않은 경우, 프로세서(120)는 동작 720을 수행할 수 있다.
동작 720에서, 프로세서(120)는 제2 메모리 영역(255)에 저장된 데이터를 삭제할 수 있다.
일 실시 예에서, 프로세서(120)는 적어도 하나의 해시 트리 블록의 크기 이상의 공간이 확보되도록 제2 메모리 영역(255)에 저장된 데이터를 삭제할 수 있다. 일 실시 예에서, 프로세서(120)는 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다. 일 실시 예에서 프로세서(120)는 캐시 히트 레이트가 낮은 순서대로 제2 메모리 영역(255)에 저장되어 있는 해시 트리 블록을 삭제할 수 있다.
동작 730에서, 프로세서(120)는 제1 메모리 영역(251)의 데이터를 제2 메모리 영역(255)으로 이전할 수 있다.
일 실시 예에서, 프로세서(120)는 제2 메모리 영역(255)의 여유 공간에 대응하는 개수의 해시 트리 블록들을 제1 메모리 영역(251)에서 제2 메모리 영역(255)으로 이전할 수 있다. 일 실시 예에서, 프로세서(120)는 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록의 캐시 히트 레이트에 따라 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)으로 이전할 수 있다. 일 실시 예에서 프로세서(120)는 캐시 히트 레이트가 낮은 순서대로 제1 메모리 영역(251)에 저장되어 있는 해시 트리 블록을 제2 메모리 영역(255)으로 이전할 수 있다.
동작 740에서, 프로세서(120)는 제1 메모리 영역(251)의 크기를 조정할 수 있다. 일 실시 예에서, 프로세서(120)는 이전을 통해 확보된 여유 공간만큼 제1 메모리 영역(251)의 크기를 조정할 수 있다.
본 개시의 일 실시 예에 따른 전자 장치(101)는 프로세서(120), 메모리(250), 및 인스트럭션들을 저장하고, 복수의 데이터 블록들(241) 및 상기 복수의 데이터 블록들(241)을 검증하기 위한 복수의 해시 트리 블록들(245)을 저장하는 스토리지(240)를 포함하고, 상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서(120)가, 상기 스토리지(240)에서 상기 메모리(250)로 상기 복수의 데이터 블록들(241) 중 제1 데이터 블록에 대한 리드를 식별하고, 상기 스토리지(240)에서 상기 메모리(250)로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고, 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지(240)에서 상기 메모리(250)로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 복수의 데이터 블록들(241) 중 리드 요청된 파일에 대응하는 적어도 하나의 데이터 블록에 대한 리드에 기반하여 상기 프리페치 정보를 저장하도록 구성될 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 복수의 데이터 블록들(241) 중 리드되는 데이터 블록들에 기반하여 블록 정보를 저장하고, 상기 블록 정보에 기반하여 상기 프리페치 정보를 저장하도록 구성될 수 있다.
일 실시 예에서, 상기 블록 정보는 상기 복수의 데이터 블록들 중 어느 한 데이터 블록이 리드되었을 때 다른 데이터 블록이 리드될 조건부 확률에 대한 정보를 포함할 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 복수의 데이터 블록들(241) 중 리드되는 데이터 블록들의 순서에 기반하여 블록 리드 정보를 생성하고, 상기 복수의 데이터 블록들 중 적어도 하나의 데이터 블록에 대한 리드를 요청하는 프로세스가 종료되면, 상기 블록 리드 정보에 기반하여 블록 정보를 저장하도록 구성될 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 적어도 하나의 제2 해시 트리 블록들을 상기 메모리(250)의 제1 메모리 영역(251)에 프리페치하고, 상기 제1 메모리 영역(251)에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리(250)의 제2 메모리 영역(255)에 이전하도록 구성될 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 제1 메모리 영역(251)이 부족한 경우, 상기 제1 메모리 영역(251)의 크기를 증가시킨 후 상기 적어도 하나의 제2 해시 트리 블록들을 상기 제1 메모리 영역(251)에 프리페치하고, 상기 제1 메모리 영역(251)이 부족하고, 상기 제1 메모리 영역(251)이 최대 크기에 도달한 경우, 상기 제1 메모리 영역(251)에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리(250)의 제2 메모리 영역(255)에 이전하도록 구성될 수 있다.
일 실시 예에서, 상기 적어도 일부 해시 트리 블록은 상기 제1 메모리 영역(251)에 저장된 상기 해시 트리 블록들 중 캐시 히트 레이트가 낮은 순서대로 선택될 수 있다.
본 개시의 일 실시 예에 따른 전자 장치(101)의 동작 방법은, 상기 전자 장치(101)의 스토리지(250)에 저장된 복수의 데이터 블록들(241) 중 제1 데이터 블록에 대한 상기 전자 장치(101)의 메모리(250)로의 리드를 식별하는 동작, 상기 복수의 데이터 블록들(241)을 검증하기 위한 복수의 해시 트리 블록들(245) 중 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 상기 스토리지(240)에서 상기 메모리(250)로 리드하는 동작, 및 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지(240)에서 상기 메모리(250)로 적어도 하나의 제2 해시 트리 블록들을 프리페치하는 동작을 포함하고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
일 실시 예에서, 본 개시의 일 실시 예에 따른 전자 장치(101)의 동작 방법은, 상기 복수의 데이터 블록들(241) 중 리드 요청된 파일에 대응하는 적어도 하나의 데이터 블록에 대한 리드에 기반하여 상기 프리페치 정보를 저장하는 동작을 더 포함할 수 있다.
일 실시 예에서, 본 개시의 일 실시 예에 따른 전자 장치(101)의 동작 방법은, 상기 복수의 데이터 블록들(241) 중 리드되는 데이터 블록들에 기반하여 블록 정보를 저장하는 동작, 및 상기 블록 정보에 기반하여 상기 프리페치 정보를 저장하는 동작을 더 포함할 수 있다.
일 실시 예에서, 상기 블록 정보는 상기 복수의 데이터 블록들 중 어느 한 데이터 블록이 리드되었을 때 다른 데이터 블록이 리드될 조건부 확률에 대한 정보를 포함할 수 있다.
일 실시 예에서, 상기 블록 정보를 생성하는 동작은, 상기 복수의 데이터 블록들 중 리드되는 데이터 블록들의 순서에 기반하여 블록 리드 정보를 생성하는 동작, 및 상기 복수의 데이터 블록들 중 적어도 하나의 데이터 블록에 대한 리드를 요청하는 프로세스가 종료되면, 상기 블록 리드 정보에 기반하여 블록 정보를 저장하는 동작을 포함할 수 있다.
일 실시 예에서, 상기 프리페치하는 동작은, 상기 적어도 하나의 제2 해시 트리 블록들을 상기 메모리(250)의 제1 메모리 영역(251)에 프리페치하는 동작, 및 상기 제1 메모리 영역(251)에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리의 제2 메모리 영역(255)에 이전하는 동작을 포함할 수 있다.
일 실시 예에서, 상기 프리페치하는 동작은, 상기 제1 메모리 영역(251)이 부족한 경우, 상기 제1 메모리 영역(251)의 크기를 증가시킨 후 상기 적어도 하나의 제2 해시 트리 블록들을 상기 제1 메모리 영역(251)에 프리페치하는 동작, 및 상기 제1 메모리 영역(251)이 부족하고, 상기 제1 메모리 영역(251)이 최대 크기에 도달한 경우, 상기 제1 메모리 영역(251)에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리(250)의 제2 메모리 영역(255)에 이전하는 동작을 포함할 수 있다.
일 실시 예에서, 상기 적어도 일부 해시 트리 블록은 상기 제1 메모리 영역에 저장된 상기 해시 트리 블록들 중 캐시 히트 레이트가 낮은 순서대로 선택될 수 있다.
본 개시의 일 실시 예에 따른 비-일시적 컴퓨터 판독 가능 기록 매체에 있어서, 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 스토리지(240)에서 상기 메모리(250)로 상기 복수의 데이터 블록들(241) 중 제1 데이터 블록에 대한 리드를 식별하고, 상기 스토리지(240)에서 상기 메모리(250)로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고, 상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지(240)에서 상기 메모리(250)로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고, 상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타낼 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 복수의 데이터 블록들(241) 중 리드 요청된 파일에 대응하는 적어도 하나의 데이터 블록에 대한 리드에 기반하여 상기 프리페치 정보를 저장하도록 구성될 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 복수의 데이터 블록들(241) 중 리드되는 데이터 블록들에 기반하여 블록 정보를 저장하고, 상기 블록 정보에 기반하여 상기 프리페치 정보를 저장하도록 구성될 수 있다.
일 실시 예에서, 상기 인스트럭션들은 상기 프로세서(120)에 의해 실행 시, 상기 프로세서(120)가, 상기 적어도 하나의 제2 해시 트리 블록들을 상기 메모리(250)의 제1 메모리 영역(251)에 프리페치하고, 상기 제1 메모리 영역(251)에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리(250)의 제2 메모리 영역(255)에 이전하도록 구성될 수 있다.
본 문서에 개시된 다양한 실시 예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시 예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 다양한 실시 예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시 예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일 실시 예에 따르면, 본 문서에 개시된 다양한 실시 예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시 예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시 예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시 예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (15)

  1. 전자 장치에 있어서,
    프로세서;
    메모리; 및
    인스트럭션들을 저장하고, 복수의 데이터 블록들 및 상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들을 저장하는 스토리지;를 포함하고,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 스토리지에서 상기 메모리로 상기 복수의 데이터 블록들 중 제1 데이터 블록에 대한 리드를 식별하고,
    상기 스토리지에서 상기 메모리로 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 리드하고,
    상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 구성되고,
    상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타내는 전자 장치.
  2. 청구항 1에 있어서,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 복수의 데이터 블록들 중 리드 요청된 파일에 대응하는 적어도 하나의 데이터 블록에 대한 리드에 기반하여 상기 프리페치 정보를 저장하도록 구성되는 전자 장치.
  3. 청구항 1에 있어서,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 복수의 데이터 블록들 중 리드되는 데이터 블록들에 기반하여 블록 정보를 저장하고,
    상기 블록 정보에 기반하여 상기 프리페치 정보를 저장하도록 구성되는 전자 장치.
  4. 청구항 3에 있어서,
    상기 블록 정보는 상기 복수의 데이터 블록들 중 어느 한 데이터 블록이 리드되었을 때 다른 데이터 블록이 리드될 조건부 확률에 대한 정보를 포함하는 전자 장치.
  5. 청구항 3에 있어서,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 복수의 데이터 블록들 중 리드되는 데이터 블록들의 순서에 기반하여 블록 리드 정보를 생성하고,
    상기 복수의 데이터 블록들 중 적어도 하나의 데이터 블록에 대한 리드를 요청하는 프로세스가 종료되면, 상기 블록 리드 정보에 기반하여 블록 정보를 저장하도록 구성되는 전자 장치.
  6. 청구항 1에 있어서,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 적어도 하나의 제2 해시 트리 블록들을 상기 메모리의 제1 메모리 영역에 프리페치하고,
    상기 제1 메모리 영역에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리의 제2 메모리 영역에 이전하도록 구성되는 장치.
  7. 청구항 6에 있어서,
    상기 인스트럭션들은 상기 프로세서에 의해 실행 시, 상기 프로세서가,
    상기 제1 메모리 영역이 부족한 경우, 상기 제1 메모리 영역의 크기를 증가시킨 후 상기 적어도 하나의 제2 해시 트리 블록들을 상기 제1 메모리 영역에 프리페치하고,
    상기 제1 메모리 영역이 부족하고, 상기 제1 메모리 영역이 최대 크기에 도달한 경우, 상기 제1 메모리 영역에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리의 제2 메모리 영역에 이전하도록 구성되는 전자 장치.
  8. 청구항 6에 있어서,
    상기 적어도 일부 해시 트리 블록은 상기 제1 메모리 영역에 저장된 상기 해시 트리 블록들 중 캐시 히트 레이트가 낮은 순서대로 선택되는 전자 장치.
  9. 전자 장치의 동작 방법에 있어서,
    상기 전자 장치의 스토리지에 저장된 복수의 데이터 블록들 중 제1 데이터 블록에 대한 상기 전자 장치의 메모리로의 리드를 식별하는 동작,
    상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들 중 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 상기 스토리지에서 상기 메모리로 리드하는 동작, 및
    상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하는 동작을 포함하고,
    상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타내는 방법.
  10. 청구항 9에 있어서,
    상기 복수의 데이터 블록들 중 리드 요청된 파일에 대응하는 적어도 하나의 데이터 블록에 대한 리드에 기반하여 상기 프리페치 정보를 저장하는 동작을 더 포함하는 방법.
  11. 청구항 9에 있어서,
    상기 복수의 데이터 블록들 중 리드되는 데이터 블록들에 기반하여 블록 정보를 저장하는 동작, 및
    상기 블록 정보에 기반하여 상기 프리페치 정보를 저장하는 동작을 더 포함하는 방법.
  12. 청구항 11에 있어서,
    상기 블록 정보는 상기 복수의 데이터 블록들 중 어느 한 데이터 블록이 리드되었을 때 다른 데이터 블록이 리드될 조건부 확률에 대한 정보를 포함하는 방법.
  13. 청구항 11에 있어서,
    상기 블록 정보를 생성하는 동작은,
    상기 복수의 데이터 블록들 중 리드되는 데이터 블록들의 순서에 기반하여 블록 리드 정보를 생성하는 동작, 및
    상기 복수의 데이터 블록들 중 적어도 하나의 데이터 블록에 대한 리드를 요청하는 프로세서스 종료되면, 상기 블록 리드 정보에 기반하여 블록 정보를 저장하는 동작을 포함하는 방법.
  14. 청구항 9에 있어서,
    상기 프리페치하는 동작은,
    상기 적어도 하나의 제2 해시 트리 블록들을 상기 메모리의 제1 메모리 영역에 프리페치하는 동작, 및
    상기 제1 메모리 영역에 저장된 해시 트리 블록들 중 적어도 일부 해시 트리 블록을 상기 메모리의 제2 메모리 영역에 이전하는 동작을 포함하는 방법.
  15. 비-일시적 컴퓨터 판독 가능 기록 매체에 있어서,
    프로세서에 의해 실행 시, 상기 프로세서가,
    스토리지에 저장된 복수의 데이터 블록들 중 제1 데이터 블록에 대한 메모리로의 리드를 식별하고,
    상기 복수의 데이터 블록들을 검증하기 위한 복수의 해시 트리 블록들 중 상기 제1 데이터 블록과 관련된 제1 해시 트리 블록을 상기 스토리지에서 상기 메모리로 리드하고,
    상기 제1 데이터 블록과 관련된 프리페치 정보에 기반하여, 상기 스토리지에서 상기 메모리로 적어도 하나의 제2 해시 트리 블록들을 프리페치하도록 하는 인스트럭션들을 포함하고,
    상기 프리페치 정보는 리드된 데이터 블록에 의해 해시 트리 블록이 리드될 가능성을 나타내는 비-일시적 컴퓨터 판독 가능 기록 매체.
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