WO2022176443A1 - 半導体素子の製造方法及び半導体素子 - Google Patents

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卓 谷内
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    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
  • a power semiconductor device using a silicon pn junction such as an insulated gate bipolar transistor (IGBT) is well known.
  • IGBT insulated gate bipolar transistor
  • tail current generated by carriers accumulated in the drift layer during turn-off causes an increase in switching loss.
  • lifetime killers such as defects in the silicon layer and shortening the lifetime of carriers, the switching loss can be reduced.
  • a technique for controlling the lifetime is known by implanting a light element such as protons or helium into a silicon layer to generate defects in the silicon layer (for example, Patent Document 1 below).
  • An object of the present invention is to provide a method for manufacturing a semiconductor device and a semiconductor device capable of generating lifetime killers without increasing the number of manufacturing steps.
  • a method of manufacturing a semiconductor device with dislocation loops as lifetime killers is provided.
  • a first layer disposed on a surface layer of a silicon substrate and implanted with a dopant of a first conductivity type; a second layer disposed in a region shallower than the first layer of the silicon substrate and implanted with a dopant of a second conductivity type;
  • a semiconductor device having lifetime killers composed of ⁇ 311 ⁇ defects or dislocation loops formed in at least one of the first layer and the second layer.
  • the lifetime killer is generated at the same time as the dopant is activated, so a dedicated step for generating the lifetime killer can be omitted.
  • FIG. 1 is a schematic diagram of a laser annealing apparatus used in a semiconductor device manufacturing method according to an embodiment.
  • FIG. 2 is a flow chart showing the steps of the method for manufacturing a semiconductor device according to the embodiment.
  • 3A and 3B are cross-sectional views of the semiconductor device during the manufacturing process
  • FIG. 3C is a cross-sectional view of the semiconductor device after the manufacturing process is completed.
  • FIG. 4 is a schematic diagram for explaining the movement of the beam spot during laser annealing.
  • the right diagram of FIG. 5 is a graph showing an example of the distribution of dopant concentration in the depth direction
  • the left diagram of FIG. 5 is a schematic diagram showing the distribution of dislocation loops in the depth direction of the silicon substrate.
  • FIGS. 6A and 6B are cross-sectional TEM images of the silicon substrate before and after laser annealing, respectively.
  • FIGS. 7A and 7B show that annealing is performed at pulse energy densities of 90% and 97% of the minimum pulse energy density (hereinafter referred to as melting threshold) at which the surface of the silicon substrate melts due to the incidence of the pulsed laser beam, respectively.
  • 10 is a cross-sectional TEM image of a silicon substrate in the case of .
  • FIGS. 8A and 8B are cross-sectional TEM images after laser annealing of the samples fabricated under the conditions of phosphorus doses of 5 ⁇ 10 14 cm ⁇ 2 and 1 ⁇ 10 13 cm ⁇ 2 , respectively.
  • 9A and 9B are graphs showing the relationship between pulse energy density and activation rate.
  • FIGS. 1-10 A method for manufacturing a semiconductor device and a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
  • FIG. 1 is a schematic diagram of a laser annealing apparatus used in the method of manufacturing a semiconductor device according to this embodiment.
  • a movable stage 51 housed in a processing chamber 50 holds a silicon substrate 10 into which a dopant is ion-implanted.
  • a laser light introduction window 55 is attached to the top surface of the processing chamber 50 .
  • a laser light source 61 outputs a quasi-continuous wave (QCW) laser beam 70 with a wavelength of 808 nm, for example.
  • QCW quasi-continuous wave
  • a laser light source that outputs a laser beam in the infrared region with a wavelength of 800 nm or more and 950 nm or less may be used.
  • a laser diode, for example, is used as the laser light source 61 .
  • another laser oscillator for example, a solid-state laser oscillator such as an Nd:YAG laser may be used.
  • a laser beam 70 output from a laser light source 61 passes through an attenuator 62 , a beam expander 63 and a homogenizer 64 and is reflected downward by a folding mirror 65 .
  • the downwardly reflected laser beam 70 is introduced into the processing chamber 50 via the condenser lens 66 and the laser beam introduction window 55 .
  • a laser beam 70 introduced into the processing chamber 50 is incident on the silicon substrate 10 .
  • the beam expander 63 collimates the laser beam 70 and expands the beam diameter.
  • the homogenizer 64 and the condenser lens 66 shape the beam spot on the surface of the workpiece 52 into a shape elongated in one direction and homogenize the light intensity distribution within the beam cross section. By moving the workpiece 52 in two directions perpendicular to the optical axis of the condenser lens 66 by the movable stage 51 , the laser beam 70 can be incident on almost the entire surface of the workpiece 52 .
  • an insulated gate bipolar transistor is manufactured as a semiconductor device.
  • FIG. 2 is a flow chart showing the procedure of the semiconductor device manufacturing method according to the present embodiment.
  • 3A and 3B are cross-sectional views of the semiconductor device during the manufacturing process
  • FIG. 3C is a cross-sectional view of the semiconductor device after the manufacturing process is completed.
  • FIG. 4 is a schematic diagram for explaining the movement of the beam spot during laser annealing.
  • the element structure shown in FIG. 3A is formed on the first surface 10A, which is one surface of the n-type conductive silicon substrate 10 (step S1).
  • the element structure formed on the first surface 10A will be described below.
  • a p-type base region 11 , an n-type emitter region 12 , a gate electrode 13 , a gate insulating film 14 and an emitter electrode 15 are formed on the surface layer of the first surface 10 ⁇ /b>A of the silicon substrate 10 .
  • This element structure can be formed using a known semiconductor process.
  • the voltage between the gate and the emitter can control the on/off of the current.
  • Aluminum, for example, is used for the emitter electrode 15 .
  • the silicon substrate 10 is thinned by grinding the silicon substrate 10 from the second surface 10B opposite to the first surface (step S2).
  • the thickness of the silicon substrate 10 is reduced to within the range of 50 ⁇ m to 200 ⁇ m.
  • phosphorus (P) ions and boron (B) ions are implanted from the second surface 10B of the silicon substrate 10 (step S3).
  • the first layer 21 implanted with phosphorus and the second layer 22 implanted with boron are formed in a region shallower than the first layer 21 .
  • FIG. 3B is shown by reversing the cross-sectional view of FIG. 3A upside down.
  • the ion implantation produces a plurality of point defects 25 in the first layer 21 and a plurality of point defects 26 in the second layer 22 as well.
  • the point defects 25, 26 include vacancies or interstitial silicon atoms.
  • activation annealing is performed by irradiating the second surface 10B of the silicon substrate 10 with a laser beam under the condition that lifetime killers are generated (step S4).
  • a laser annealing for example, a pulsed laser beam having a wavelength of 600 nm to 1200 nm and a pulse width of 10 ⁇ s to 100 ⁇ s is used.
  • a continuous wave (CW) laser may be used.
  • the incident time of the laser beam can be controlled by adjusting the beam spot size and scanning speed.
  • This activation annealing activates P in the first layer 21 and B in the second layer 22 .
  • the second layer 22 functions as the collector layer of the IGBT.
  • the first layer 21 is sometimes called a buffer layer.
  • the n-type region of the silicon substrate 10 is sometimes called a drift layer.
  • ⁇ 311 ⁇ defects grow from point defects 25, 26, and dislocation loops 27, 28 are generated due to ⁇ 311 ⁇ defects.
  • a collector electrode 30 is formed on the surface of the second layer 22 (step S5).
  • a ⁇ 311 ⁇ defect is a rod-like defect extending in the ⁇ 110> direction on the ⁇ 311 ⁇ plane, and is produced by the precipitation of excess interstitial silicon atoms generated by ion implantation in the very initial stage of heat treatment. This ⁇ 311 ⁇ defect serves as a primary reservoir of excess interstitial silicon atoms.
  • Dislocation loops 27 and 28 grow by absorbing interstitial silicon atoms released by decomposition of ⁇ 311 ⁇ defects.
  • a dislocation loop is a defect in which silicon atoms are clustered in a disk-like shape for one atomic layer on the ⁇ 111 ⁇ plane. looks like a shape.
  • additional laser annealing is performed to eliminate this dislocation loop.
  • the wavelength of the pulsed laser beam used for the additional laser annealing is, for example, a green wavelength region, and the pulse width is 1/10 or less of the pulse width of the pulsed laser beam used for the laser annealing in step S4.
  • This additional laser anneal nearly eliminates the dislocation loops and increases the activation rate.
  • the dislocation loop is used as a lifetime killer without extinguishing the dislocation loop.
  • FIG. 4 is a schematic diagram showing how the beam spot 71 moves on the surface of the silicon substrate 10.
  • the beam spot 71 has a shape elongated in one direction.
  • the dimension of the beam spot 71 in the longitudinal direction is denoted by L, and the dimension in the width direction perpendicular to the longitudinal direction is denoted by W.
  • a pulsed laser beam is used for activation annealing.
  • the overlapping width of the beam spots 71 of two adjacent shots on the time axis is denoted as Wov.
  • the overlapping length when the beam spot 71 is shifted in the longitudinal direction is denoted by Lov.
  • Wov/W is called the overlap ratio in the width direction
  • Lov/L is called the overlap ratio in the longitudinal direction.
  • the overlap ratio in the width direction is 67% and the overlap ratio in the longitudinal direction is 50%.
  • the right diagram of FIG. 5 is a graph showing an example of the distribution of the dopant concentration in the depth direction.
  • the vertical axis represents the depth in the unit of " ⁇ m”
  • the horizontal axis represents the dopant concentration.
  • Phosphorus is implanted in relatively deep regions and boron is implanted in shallow regions.
  • the depth at which the boron concentration exhibits a maximum value is approximately 0.1 ⁇ m
  • the depth at which the phosphorus concentration exhibits a maximum value is approximately 1 ⁇ m.
  • the left diagram of FIG. 5 is a schematic diagram showing the distribution of dislocation loops 27 and 28 in the depth direction of the silicon substrate 10 .
  • the dislocation loops 27 in the first layer 21 are generated near the depth at which the phosphorus concentration is maximum, and the dislocation loops 28 in the second layer 22 are near the depth at which the boro-B concentration is maximum. generated. That is, the dislocation loops 27 and 28 are unevenly distributed in the depth region where the dopant concentration is highest in the depth direction of the silicon substrate 10 .
  • the dislocation loops are distributed such that the difference between the depth of the region with the highest dopant concentration and the average depth of the dislocation loop distribution is less than or equal to three times the standard deviation of the dislocation loop distribution.
  • 6A and 6B are cross-sectional TEM images of the silicon substrate before and after laser annealing, respectively.
  • the sample was ion-implanted with boron under the condition that the concentration peaked at a depth of about 100 nm.
  • An infrared pulsed laser beam with a wavelength of 808 nm was used for laser annealing.
  • Fig. 6A Before laser annealing, no defects are observed in the TEM image (Fig. 6A). However, point defects such as vacancies and interstitial silicon atoms are generated. It can be seen that in the laser-annealed sample, many defects are generated in a depth range of 50 nm or more and 160 nm or less. These defects are dislocation loops. The depth of the region where many dislocation loops are generated is approximately equal to the depth at which the boron concentration peaks. As described above, when laser annealing is performed under appropriate conditions, a large number of dislocation loops can be generated in the depth region where the dopant concentration peaks.
  • pulse energy density the energy density per pulse of the laser beam
  • FIGS. 7A and 7B show that annealing is performed at pulse energy densities of 90% and 97% of the minimum pulse energy density (hereinafter referred to as melting threshold) at which the surface of the silicon substrate melts due to the incidence of the pulsed laser beam, respectively.
  • 10 is a cross-sectional TEM image of a silicon substrate in the case of .
  • the sample was implanted with boron ions under the condition that the concentration peaked at a depth of about 100 nm. Note that the dose of boron is 5 ⁇ 10 14 cm ⁇ 2 .
  • FIGS. 8A and 8B are cross-sectional TEM images after laser annealing of the samples fabricated under the conditions of phosphorus doses of 5 ⁇ 10 14 cm ⁇ 2 and 1 ⁇ 10 13 cm ⁇ 2 , respectively.
  • the depth at which the phosphorus concentration peaked was about 1 ⁇ m, and the pulse energy density was set at 97% of the melting threshold.
  • the activation rate is 80% or more, and a sufficiently high activation rate is achieved.
  • FIGS. 9A and 9B are graphs showing the relationship between pulse energy density and activation rate.
  • the horizontal axis represents the ratio of the pulse energy density to the melting threshold in the unit of "%”
  • the vertical axis represents the activation rate in the unit of "%”.
  • FIGS. 9A and 9B show the activation rates of samples with boron doses of 5 ⁇ 10 14 cm ⁇ 2 and 1 ⁇ 10 13 cm ⁇ 2 , respectively.
  • an activation rate of 80% or more is achieved by setting the pulse energy density to 97% or more of the melting threshold.
  • an activation rate of 80% or more, or nearly 80% is achieved by increasing the pulse energy density to 90% or more of the melting threshold.
  • ⁇ 311 ⁇ defects or dislocation loops generated by activation annealing are used as lifetime killers.
  • annealing is performed by implanting light elements such as protons in order to generate lifetime killers.
  • the lifetime killers since the lifetime killers are generated in the activation annealing process without injecting protons, the lifetime killers can be generated without increasing the number of steps.
  • the pulse width of the pulsed laser beam used for activation annealing is set in the range of 10 ⁇ s to 100 ⁇ s. Even if the pulse width is changed, the pulse energy density is kept constant by changing the peak power according to the change of the pulse width. If the pulse width is shortened and the peak power is increased, a large laser energy is applied to an extremely shallow region of the silicon substrate in an extremely short time, so even if the pulse energy density is low, the surface of the silicon substrate may melt. That is, the melting threshold of pulse energy density varies with pulse width.

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Abstract

ドーパントがイオン注入されて点欠陥が発生しているシリコン基板をレーザアニールすることにより、ドーパントを活性化させる。ドーパントの活性化と同時に、点欠陥を｛３１１｝欠陥または転位ループに成長させ、｛３１１｝欠陥または転位ループをライフタイムキラーとする。製造工程数の増加を伴うことなく、ライフタイムキラーを生成することが可能な半導体素子の製造方法が提供される。

Description

半導体素子の製造方法及び半導体素子
　本発明は、半導体素子の製造方法及び半導体素子に関する。
　シリコンのｐｎ接合を利用したパワー半導体デバイス、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が公知である。ＩＧＢＴにおいては、ターンオフ時に、ドリフト層に蓄積されたキャリアによって発生するテール電流がスイッチング損失増大の要因になる。シリコン層内に欠陥等のライフタイムキラーを生成し、キャリアのライフタイムを短くすることによって、スイッチング損失を低下させることができる。シリコン層にプロトンやヘリウム等の軽元素を注入してシリコン層内に欠陥を生成することにより、ライフタイムを制御する技術が公知である（例えば、下記の特許文献１等）。
特開２０１４－５６９４６号公報
　ライフタイムキラーを生成する従来の方法では、半導体素子の製造工程に、軽元素の注入工程とアニール工程とを追加しなければならない。本発明の目的は、製造工程数の増加を伴うことなく、ライフタイムキラーを生成することが可能な半導体素子の製造方法、及び半導体素子を提供することである。
　本発明の一観点によると、
　ドーパントがイオン注入されて点欠陥が発生しているシリコン基板をレーザアニールすることにより、前記ドーパントを活性化させるとともに、前記点欠陥を｛３１１｝欠陥または転位ループに成長させ、｛３１１｝欠陥または転位ループをライフタイムキラーとする半導体素子の製造方法が提供される。
　本発明の他の観点によると、
　シリコン基板の表層部に配置され、第１導電型のドーパントが注入された第１層と、
　前記シリコン基板の前記第１層より浅い領域に配置され、第２導電型のドーパントが注入された第２層と、
　前記第１層及び前記第２層の少なくとも一方に形成されている｛３１１｝欠陥または転位ループで構成されたライフタイムキラーと
を有する半導体素子が提供される。
　ドーパントを活性化させるアニールにおいて、ドーパントの活性化と同時にライフタイムキラーを生成するため、ライフタイムキラーを生成するための専用の工程を省略することができる。
図１は、一実施例による半導体素子の製造方法で用いられるレーザアニール装置の概略図である。 図２は、実施例による半導体素子の製造方法の手順を示すフローチャートである。 図３Ａ、図３Ｂは、製造途中段階における半導体素子の断面図であり、図３Ｃは、製造工程終了後における半導体素子の断面図である。 図４は、レーザアニール中のビームスポットの動きを説明するための模式図である。 図５の右図は、ドーパント濃度の深さ方向の分布の一例を示すグラフであり、図５の左図は、シリコン基板の深さ方向に関する転位ループの分布を示す模式図である。 図６Ａ及び図６Ｂは、それぞれレーザアニール前及びレーザアニール後におけるシリコン基板の断面ＴＥＭ像である。 図７Ａ及び図７Ｂは、それぞれパルスレーザビームの入射によってシリコン基板の表面が溶融する最小のパルスエネルギ密度（以下、溶融閾値という。）に対して９０％及び９７％のパルスエネルギ密度でアニールを行った場合のシリコン基板の断面ＴＥＭ像である。 図８Ａ及び図８Ｂは、それぞれリンのドーズ量を５×１０１４ｃｍ－２及び１×１０１３ｃｍ－２とした条件で作製した試料をレーザアニールした後の断面ＴＥＭ像である。 図９Ａ及び図９Ｂは、パルスエネルギ密度と活性化率との関係を示すグラフである。
　図１～図９を参照して、本発明の一実施例による半導体素子の製造方法及び半導体素子について説明する。
　図１は、本実施例による半導体素子の製造方法で用いられるレーザアニール装置の概略図である。処理室５０に収容された可動ステージ５１に、ドーパントがイオン注入されたシリコン基板１０が保持される。処理室５０の天面に、レーザ光導入窓５５が取りつけられている。
　レーザ光源６１が、例えば波長８０８ｎｍの準連続発振（ＱＣＷ）のレーザビーム７０を出力する。なお、波長８００ｎｍ以上９５０ｎｍ以下の赤外域のレーザビームを出力するレーザ光源を用いてもよい。レーザ光源６１として、例えばレーザダイオードが用いられる。なお、レーザ光源６１として、その他のレーザ発振器、例えばＮｄ：ＹＡＧレーザ等の固体レーザ発振器を用いてもよい。
　レーザ光源６１から出力されたレーザビーム７０が、アッテネータ６２、ビームエキスパンダ６３、ホモジナイザ６４を経由し、折り返しミラー６５で下方に向けて反射される。下方に向けて反射されたレーザビーム７０は、集光レンズ６６及びレーザ光導入窓５５を経由して処理室５０内に導入される。処理室５０内に導入されたレーザビーム７０がシリコン基板１０に入射する。
　ビームエキスパンダ６３は、レーザビーム７０をコリメートするとともに、ビーム径を拡大する。ホモジナイザ６４及び集光レンズ６６は、加工対象物５２の表面におけるビームスポットを一方向に長い形状に整形するとともに、ビーム断面内の光強度分布を均一化する。可動ステージ５１が加工対象物５２を集光レンズ６６の光軸に対して直交する二方向に移動させることにより、加工対象物５２の表面のほぼ全域にレーザビーム７０を入射させることができる。
　次に、図２～図４を参照して、本実施例による半導体素子の製造方法について説明する。本実施例では、半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する。
　図２は、本実施例による半導体素子の製造方法の手順を示すフローチャートである。図３Ａ、図３Ｂは、製造途中段階における半導体素子の断面図であり、図３Ｃは、製造工程終了後における半導体素子の断面図である。図４は、レーザアニール中のビームスポットの動きを説明するための模式図である。
　まず、ｎ型導電性のシリコン基板１０の一方の面である第１面１０Ａに、図３Ａに示す素子構造を形成する（ステップＳ１）。以下、第１面１０Ａに形成される素子構造について説明する。シリコン基板１０の第１面１０Ａの表層部に、ｐ型のベース領域１１、ｎ型のエミッタ領域１２、ゲート電極１３、ゲート絶縁膜１４、及びエミッタ電極１５が形成されている。この素子構造は、公知の半導体プロセスを用いて形成することができる。ゲート－エミッタ間の電圧で、電流のオンオフ制御を行うことができる。エミッタ電極１５には、例えばアルミニウムが用いられる。
　第１面１０Ａの表層部に素子構造を形成した後、第１面とは反対側の第２面１０Ｂからシリコン基板１０を研削することにより、シリコン基板１０を薄くする（ステップＳ２）。一例として、シリコン基板１０の厚さを５０μｍ～２００μｍの範囲内まで薄くする。　
　シリコン基板１０を研削した後、シリコン基板１０の第２面１０Ｂからリン（Ｐ）イオン及びボロン（Ｂ）イオンを注入する（ステップＳ３）。これにより、図３Ｂに示すように、リンが注入された第１層２１、及び第１層２１より浅い領域に、ボロンが注入された第２層２２が形成される。なお、図３Ｂは、図３Ａの断面図の上下を反転させて示されている。イオン注入により、第１層２１内に複数の点欠陥２５が生成され、第２層２２内にも複数の点欠陥２６が生成される。点欠陥２５、２６には、空孔または格子間シリコン原子が含まれる。
　イオン注入後、ライフタイムキラーが生成される条件で、シリコン基板１０の第２面１０Ｂにレーザビームを入射させることにより活性化アニールを行う（ステップＳ４）。このレーザアニールには、例えば、波長６００ｎｍ～１２００ｎｍ、パルス幅１０μｓ～１００μｓのパルスレーザビームを用いる。なお、連続発振（ＣＷ）レーザを用いてもよい。連続発振レーザを用いる場合には、ビームスポットサイズと走査速度とを調整することにより、レーザビームの入射時間を制御することができる。
　この活性化アニールにより、第１層２１内のＰ及び第２層２２内のＢが活性化する。第２層２２がＩＧＢＴのコレクタ層として機能する。第１層２１は、バッファ層といわれる場合がある。シリコン基板１０のｎ型領域は、ドリフト層といわれる場合がある。活性化アニールにおいて、図３Ｃに示すように、点欠陥２５、２６から｛３１１｝欠陥が成長し、さらに｛３１１｝欠陥に起因して転位ループ２７、２８が生成される。その後、第２層２２の表面にコレクタ電極３０を形成する（ステップＳ５）。
　｛３１１｝欠陥は、｛３１１｝面上で〈１１０〉方向に延びた棒状欠陥であり、イオン注入によって発生した過剰な格子間シリコン原子が熱処理の極初期の段階で析出して生成される。この｛３１１｝欠陥は、過剰な格子間シリコン原子の一次貯蔵庫としての役割を果たす。
　｛３１１｝欠陥が生成された後、熱処理を継続すると、｛３１１｝欠陥が分解して格子間シリコン原子が放出される。転位ループ２７、２８は、｛３１１｝欠陥が分解して放出された格子間シリコン原子を吸収して成長する。転位ループは、シリコン原子が、｛１１１｝面上の原子１層分の円盤のような形にクラスタ化した欠陥であり、透過電子顕微鏡像（ＴＥＭ像）で、リング状またはコーヒー豆のような形状に見える。
　一般的には、この転位ループを消滅させるために、追加のレーザアニールが行われる。追加のレーザアニールに用いられるパルスレーザビームの波長は、例えば緑色の波長域であり、パルス幅は、ステップＳ４のレーザアニールに用いるパルスレーザビームのパルス幅の１／１０以下である。この追加のレーザアニールにより、転位ループがほぼ消滅するとともに、活性化率が高まる。これに対して本実施例では、転位ループを消滅させることなく、転位ループをライフタイムキラーとして利用する。
　次に、図４を参照して活性化アニール（ステップＳ４）におけるレーザ照射手順について説明する。図４は、シリコン基板１０の表面におけるビームスポット７１の移動の様子を示す模式図である。ビームスポット７１は、一方向に長い形状を有する。ビームスポット７１の長手方向の寸法をＬと標記し、長手方向に対して直交する幅方向の寸法をＷと標記する。活性化アニールには、パルスレーザビームが用いられる。
　ビームスポット７１を、シリコン基板１０の表面において幅方向に移動させる手順と、長手方向にシフトさせる手順とを繰り返して、シリコン基板１０の表面のほぼ全域にレーザビームを照射する。なお、実際には、図１に示したように、レーザビーム７０の経路を固定し、シリコン基板１０を移動させている。
　時間軸上で隣り合う２つのショットのビームスポット７１の重なり幅をＷｏｖと標記する。ビームスポット７１を長手方向にシフトさせたときの重なり長をＬｏｖと標記する。Ｗｏｖ／Ｗを、幅方向のオーバラップ率といい、Ｌｏｖ／Ｌを長手方向のオーバラップ率という。例えば、幅方向のオーバラップ率を６７％とし、長手方向のオーバラップ率を５０％とする。
　次に、図５を参照して、ドーパント濃度の分布と、転位ループ２７、２８の分布との関係について説明する。図５の右図は、ドーパント濃度の深さ方向の分布の一例を示すグラフである。縦軸は深さを単位「μｍ」で表し、横軸はドーパント濃度を表す。相対的に深い領域にリンが注入され、浅い領域にボロンが注入されている。一例として、ボロン濃度が最大値を示す深さは約０．１μｍであり、リン濃度が最大値を示す深さは約１μｍである。
　図５の左図は、シリコン基板１０の深さ方向に関する転位ループ２７、２８の分布を示す模式図である。第１層２１内の転位ループ２７は、リン濃度が最大値を示す深さの近傍に生成され、第２層２２内の転位ループ２８は、ボロＢ濃度が最大値を示す深さの近傍に生成される。すなわち、転位ループ２７、２８は、シリコン基板１０の深さ方向に関してドーパントの濃度が最も高い深さの領域に偏在する。例えば、ドーパントの濃度が最も高い領域の深さと、転位ループの分布の平均深さとの差が、転位ループの分布の標準偏差の３倍以下になるように、転位ループが分布している。イオン注入の深さを変えることにより、転位ループ２７、２８が生成される領域の深さを変化させることが可能である。
　次に、図６Ａ及び図６Ｂを参照して、レーザアニールによる転位ループの生成を確認した評価実験について説明する。
　図６Ａ及び図６Ｂは、それぞれレーザアニール前及びレーザアニール後におけるシリコン基板の断面ＴＥＭ像である。試料は、深さ約１００ｎｍで濃度がピークを示す条件でボロンをイオン注入したものである。レーザアニールには、波長８０８ｎｍの赤外域のパルスレーザビームを用いた。
　レーザアニール前は、ＴＥＭ像（図６Ａ）では欠陥が観察されない。ただし、空孔及び格子間シリコン原子等の点欠陥が発生している。レーザアニールを行った試料では、深さ５０ｎｍ以上１６０ｎｍ以下の範囲に、多数の欠陥が生成されていることがわかる。これらの欠陥は転位ループである。多数の転位ループが生成されている領域の深さは、ボロン濃度がピークを示す深さとほぼ等しい。このように、適切な条件でレーザアニールを行うと、ドーパント濃度がピークを示す深さの領域に、多数の転位ループを生成させることができる。
　次に、図７Ａ及び図７Ｂを参照して、レーザビームの１パルスあたりのエネルギ密度（以下、パルスエネルギ密度という。）と、生成される欠陥との関係について説明する。
　図７Ａ及び図７Ｂは、それぞれパルスレーザビームの入射によってシリコン基板の表面が溶融する最小のパルスエネルギ密度（以下、溶融閾値という。）に対して９０％及び９７％のパルスエネルギ密度でアニールを行った場合のシリコン基板の断面ＴＥＭ像である。なお、試料は、深さ約１００ｎｍで濃度がピークを示す条件で、ボロンイオンを注入したものである。なお、ボロンのドーズ量は５×１０１４ｃｍ－２である。
　パルスエネルギ密度を溶融閾値の９０％とした場合（図７Ａ）には、｛３１１｝欠陥が生成されており、パルスエネルギ密度を溶融閾値の９７％まで高めた場合（図７Ｂ）には、転位ループが生成されていることがわかる。このように、パルスエネルギ密度を調整することにより、生成される欠陥の種別を異ならせることができる。｛３１１｝欠陥及び転位ループのいずれも、ライフタイムキラーとして利用することができる。
　次に、図８Ａ及び図８Ｂを参照して、ドーズ量と、生成される欠陥との関係について説明する。
　図８Ａ及び図８Ｂは、それぞれリンのドーズ量を５×１０１４ｃｍ－２及び１×１０１３ｃｍ－２とした条件で作製した試料をレーザアニールした後の断面ＴＥＭ像である。リンの濃度がピークを示す深さが約１μｍであり、パルスエネルギ密度は溶融閾値の９７％とした。
　ドーズ量が５×１０１４ｃｍ－２の試料（図８Ａ）においては、丸印で示すように転位ループが生成されている。ドーズ量が１×１０１３ｃｍ－２の試料（図８Ｂ）においては、転位ループは観察されず、丸印で示すように、紙面に対して垂直方向に延びる｛３１１｝欠陥が生成されている。また、いずれの試料においても、活性化率は８０％以上であり、十分高い活性化率が達成されている。
　このように、レーザアニール時のパルスエネルギ密度が同一でもドーズ量が異なっている場合には、生成される欠陥の種類が異なる場合がある。｛３１１｝欠陥及び転位ループのいずれも、ライフタイムキラーとして利用することができる。
　次に、図９Ａ及び図９Ｂを参照して、パルスエネルギ密度と活性化率との関係について説明する。図９Ａ及び図９Ｂは、パルスエネルギ密度と活性化率との関係を示すグラフである。横軸はパルスエネルギ密度の溶融閾値に対する割合を単位「％」で表し、縦軸は活性化率を単位「％」で表す。図９Ａ及び図９Ｂは、それぞれボロンのドーズ量を５×１０１４ｃｍ－２及び１×１０１３ｃｍ－２とした試料の活性化率を示す。
　ドーズ量が５×１０１４ｃｍ－２の試料において、パルスエネルギ密度を溶融閾値の９７％以上にすることにより、８０％以上の活性化率が達成されている。ドーズ量が１×１０１３ｃｍ－２の試料においては、パルスエネルギ密度を溶融閾値の９０％以上にすることにより、８０％以上、またはほぼ８０％に近い活性化率が達成されている。また、このような条件で活性化アニールを行うことにより、｛３１１｝欠陥及び転位ループのいずれかの欠陥を生成させることができる。なお、ドーズ量がより少ない場合には、パルスエネルギ密度が溶融閾値の９０％未満の条件でも、所望の活性化率を達成することができる。
　次に、上記実施例の優れた効果について説明する。
　上記実施例では、活性化アニールによって生成される｛３１１｝欠陥または転位ループをライフタイムキラーとして利用している。従来は、ライフタイムキラーを生成するためにプロトン等の軽元素を注入してアニールを行っていた。上記実施例では、プロトンの注入を行うことなく、活性化アニールの工程でライフタイムキラーを生成するため、工程数を増加させることなくライフタイムキラーを生成することができる。
　なお、従来は、活性化アニール後に｛３１１｝欠陥や転位ループが残留していると、十分高い活性化率が達成されないと考えられていた。従って、活性化アニール後に残留しているこれらの欠陥を消滅させるための後処理を行っていた。本願の発明者らは、上記実施例で説明した評価実験により、活性化アニール後に｛３１１｝欠陥や転位ループが残留していても、十分高い活性化率を達成できることを見出した。
　上記実施例では、活性化アニールに用いるパルスレーザビームのパルス幅を１０μｓ～１００μｓの範囲に設定している。パルス幅を変化させても、パルス幅の変化に応じてピークパワーを変化させることにより、パルスエネルギ密度は一定になる。パルス幅を短くし、ピークパワーを大きくすると、シリコン基板の極浅い領域に極短時間に大きなレーザエネルギが投入されるため、パルスエネルギ密度が低くてもシリコン基板の表面が溶融する場合がある。すなわち、パルスエネルギ密度の溶融閾値は、パルス幅によって変化する。
　上記実施例では、パワー半導体デバイスとしてＩＧＢＴを製造する場合について説明しているが、その他のパワー半導体デバイスの製造にも、上記実施例による活性化アニールを適用することが可能である。
　上述の実施例は例示であり、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　シリコン基板
１０Ａ　第１面
１０Ｂ　第２面
１１　ｐ型のベース領域
１２　ｎ型のエミッタ領域
１３　ゲート電極
１４　ゲート絶縁膜
１５　エミッタ電極
２１　第１層
２２　第２層
２５、２６　点欠陥
２７、２８　転位ループ
３０　コレクタ電極
５０　処理室
５１　可動ステージ
５２　シリコン基板
５５　レーザ光導入窓
６１　レーザ光源
６２　アッテネータ
６３　ビームエキスパンダ
６４　ホモジナイザ
６５　折り返しミラー
６６　集光レンズ
７０　レーザビーム
７１　ビームスポット

Claims (6)

  1. 　ドーパントがイオン注入されて点欠陥が発生しているシリコン基板をレーザアニールすることにより、前記ドーパントを活性化させるとともに、前記点欠陥を｛３１１｝欠陥または転位ループに成長させ、｛３１１｝欠陥または転位ループをライフタイムキラーとする半導体素子の製造方法。
  2. 　前記レーザアニールに用いるレーザビームの波長が６００ｎｍ以上１２００ｎｍ以下である請求項１に記載の半導体素子の製造方法。
  3. 　前記レーザアニールに用いるレーザビームはパルスレーザビームであり、前記シリコン基板の表面におけるパルスエネルギ密度が、パルスレーザビームの入射によって前記シリコン基板の表面を溶融させることができる最小のパルスエネルギ密度である溶融閾値未満の条件でパルスレーザビームを前記シリコン基板に入射させる請求項１または２に記載の半導体素子の製造方法。
  4. 　前記シリコン基板の表面におけるパルスエネルギ密度が前記溶融閾値の９７％以上の条件でパルスレーザビームを前記シリコン基板に入射させる請求項３に記載の半導体素子の製造方法。
  5. 　シリコン基板の表層部に配置され、第１導電型のドーパントが注入された第１層と、
    　前記シリコン基板の前記第１層より浅い領域に配置され、第２導電型のドーパントが注入された第２層と、
    　前記第１層及び前記第２層の少なくとも一方に形成されている｛３１１｝欠陥または転位ループで構成されたライフタイムキラーと
    を有する半導体素子。
  6. 　前記ライフタイムキラーは、前記シリコン基板の深さ方向に関して、前記第１導電型のドーパント及び前記第２導電型のドーパントの少なくとも一方の濃度が最も高い深さの領域に偏在している請求項５に記載の半導体素子。
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