WO2022173147A1 - 정전용량 저감 및 용량별 이종 전압 인가법 - Google Patents

정전용량 저감 및 용량별 이종 전압 인가법 Download PDF

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    • G06F2203/04107—Shielding in digitiser, i.e. guard or shielding arrangements, mostly for capacitive touchscreens, e.g. driven shields, driven grounds

Definitions

  • the present invention relates to an apparatus and method for detecting a capacitance added to a capacitance detection area by driving a plurality of capacitances connected to one detection signal line, and more particularly, by modifying a part of a capacitor formed in a detection signal line to Apparatus and method for improving the resolution of the ADC and improving the detection sensitivity of the added capacitance as the operating point of the detection voltage is narrowed as the dummy function that shares the supplied charge is lost when changing to a structure that supplies electric charge is about
  • the size of the inrush current based on the capacitive load is limited, so that the system is stabilized, and the operating point of the ADC or DAC is desired. It provides a method to solve the output failure phenomenon of OPAMP using a single power supply in semiconductor ICs.
  • a mechanical button was used to press the phone number of a mobile phone, but recently, the input device is changing from a mechanical to an electronic one, such as entering a phone number just by lightly touching a finger on the display device of the mobile phone.
  • a capacitive type input device is mainly used.
  • the capacitive input device detects the change in capacitance that occurs when a finger or pen is adjacent to or in contact with the “capacitance detection area” installed on the upper surface of the display device, so that the input at the corresponding position is valid as if a mechanical button was pressed. will judge
  • 1 is an embodiment of the present invention related to modeling of a capacitive input device.
  • Cd is “inter-line capacitance”
  • Cprs is “internal parasitic capacitance” formed between a detection signal line and an internal semiconductor substrate of a semiconductor IC or other signal lines
  • Ccm is a capacitance detection area and a display device.
  • Vprs the voltage supplied to the other side of “internal parasitic capacitance” is DC power, which is the potential of the semiconductor substrate, or AC potential due to noise from other coupled signal lines.
  • the voltage supplied to the other side, Vcm is a voltage provided by the display device, which is a DC voltage having a predetermined size. It is a variable driving voltage.
  • Vp The voltage when the point P is stabilized by the voltages supplied to the three capacitances is defined as Vp
  • the current flowing through Cd by the voltage Vd supplied to the line capacitance (Cd) is defined as id
  • Vp the internal parasitic capacitance
  • Figure 2 is virtual data for verifying ⁇ Equation 1>
  • Vd1 0V
  • Vd2 5V
  • the line capacitance (Cd) was set to increase from 13pF to 34pF.
  • Cprs internal parasitic capacitance
  • Ccm common electrode capacitance
  • 10 code is about 1% of 1024 code, which is the total resolution of ADC. Considering that in general, it is difficult to discriminate a signal within 2 ⁇ 3% of the detection signal due to noise. Real), there is a problem in that it is difficult to discriminate the signal.
  • An object of the present invention is to provide a capacitance detecting apparatus and method for improving sensitivity by applying a driving voltage by converting the capacitance Cprs into a device capable of applying a driving voltage.
  • Another object of the present invention is to provide an apparatus and method for detecting a capacitance in which reliability of a detected signal is improved by applying driving voltages of different magnitudes for each capacitance to form an operating point of a differential amplifier at a stable position.
  • An object of the present invention is to provide an apparatus and method for detecting capacitance useful for use as an input means such as a notebook computer.
  • an embodiment of the present invention provides a display device, comprising: a plurality of capacitance detection regions comprising a conductor and an independent area; a plurality of signal lines connected to the capacitance detection region; and a shielding capacitor, an interline capacitor, and a common electrode capacitor connected in parallel to a detection signal line which is one of the plurality of signal lines, wherein the shielding capacitor, the interline capacitor and the common electrode capacitor are connected to two capacitors excluding the common electrode capacitor.
  • the shielding capacitor is formed between the detection signal line and a shielding region formed in a layer different from the layer of the semiconductor IC on which the detection signal line is patterned a capacitance formed between a plurality of signal lines adjacent to the detection signal line and the detection signal line
  • the common electrode capacitor is a capacitance formed between a common electrode layer of the display device and the detection signal line. It is a capacitance detection device showing
  • a first driving voltage is applied to the shielding capacitor and a second driving voltage is applied to the line-to-line capacitor, and the first driving voltage and the second driving voltage are driving voltages of different magnitudes.
  • the first driving voltage and the second driving voltage are generated and supplied from different power supplies.
  • the shielding capacitor includes a shielding region formed in a layer different from a layer of the semiconductor IC in which the signal line is patterned when the detection signal line is connected to a signal detection unit inside the semiconductor IC, and the signal line is formed to face each other. do.
  • the longer the detection signal line the wider the distance between the detection signal line and the adjacent signal line.
  • the longer the detection signal line the wider the width of the detection signal line.
  • the driving voltage applied to the capacitor consists of a first stage driving voltage and a second stage driving voltage
  • the first stage driving voltage is a driving voltage applied prior to the second stage driving voltage
  • the magnitude of the first stage driving voltage and the second stage driving voltage The magnitudes of are voltages of different magnitudes.
  • the magnitude of each of the first stage driving voltages is the same as low or the same high.
  • timing of applying the second stage driving voltage of the first driving voltage and the application timing of the second stage driving voltage of the second driving voltage are different from each other.
  • a driving voltage having a different cycle time is applied for each length of the signal line connected to the capacitance detection region.
  • the first detection signal detected from the detection signal line is ⁇ Equation 1>
  • the detection signal line is detected
  • the second detection signal to be obtained is ⁇ Equation 2>
  • the differential amplifier outputs the voltage difference according to ⁇ Equation 1> and ⁇ Equation 2>.
  • Vd1 and Vd2 are the first stage driving voltage and the second stage driving voltage applied to the line capacitance
  • Vcin1 and Vcin2 are the first stage driving voltage and the second stage driving voltage applied to the shielding capacitance
  • Vrst is the reset voltage applied to the detection signal line
  • Ccm is the size of the capacitance of the common electrode formed between the capacitance detection area connected to the detection signal line and the display device
  • Cobj is the amount of added capacitance
  • Cd is the interline capacitance formed between the detection signal line and the driving signal line
  • Cin_sd is the shielding capacitance formed between the detection signal line and the shielding area
  • the first detection signal of ⁇ Equation 1> is duplicated by the DAC in the differential amplifier, and the duplicated DAC value is stored in the memory.
  • the duplicated DAC value is called and connected to one input terminal of the differential amplifier, and the detection signal line is connected to the input terminal of the other end of the differential amplifier. is output from the differential amplifier.
  • the output of the differential amplifier is digitally converted by the ADC and stored in the memory, and the data stored in the memory is called by the CPU and used to calculate the appearance of the object or the coordinates of the object in the display device.
  • the reset voltage is applied to the detection signal line, after the first stage driving voltage is applied and before the second stage driving voltage is applied The supply of the reset voltage is stopped.
  • the resolution of the ADC can be improved by at least 4 times by using a method of applying a driving voltage to all capacitances except for the common electrode capacitance among the capacitances formed in the signal line.
  • the ADC resolution is improved, and the range of voltage fluctuation due to charge sharing increases due to an increase in the capacitor supplying charge, so the detection sensitivity of the added capacitance is decreased. has an improving effect.
  • the operating point of the ADC can be changed by varying the magnitude of the driving voltage applied to the inter-line capacitance and the shielding capacitance, it is possible to solve the problem of output failure of the differential amplifier using a single power supply.
  • 1 is an embodiment of the present invention related to modeling of a capacitive input device.
  • FIG. 3 is a display module in which a capacitance detection device according to an embodiment of the present invention is installed.
  • Ccm common electrode capacitance
  • 5 is an embodiment of the present invention relating to a method for reducing the area of the CDA facing the common electrode.
  • FIG. 6 is an embodiment of the present invention in which a new driving layer is installed between the CDA and the common electrode.
  • 7A is an embodiment of the present invention relating to the formation of a capacitor formed between one signal line and two adjacent signal lines.
  • Fig. 7B is an embodiment of the present invention related to the equivalent circuit of Fig. 7A.
  • Fig. 7C is an embodiment of the present invention relating to a method for simultaneously selecting a drive signal line and a detection signal line.
  • 7D is an embodiment of the present invention for reducing the number of switch control signal lines.
  • FIG 9 is an embodiment of a layer configuration of a semiconductor IC.
  • 10 is an embodiment of the present invention in which a shielding region is added to a signal line inside a semiconductor IC.
  • Fig. 11A is a cross-sectional view of Fig. 10B-B'.
  • 11B is another embodiment of the present invention related to the implementation of the shielding area.
  • 12B is an embodiment of the present invention for detecting a voltage when an object capacitor is added.
  • 13A is virtual data for verifying ⁇ Equation 3>.
  • 13B is a graph showing results of ⁇ Equation 1> and ⁇ Equation 4> calculated based on the data of FIG. 13A.
  • 15 is an embodiment of the present invention in which the driving unit applies a driving voltage.
  • 16A is an embodiment of the present invention relating to a process of extracting a duplicate DAC code identical to that of a first detection signal.
  • 16B is an embodiment of the present invention for a process of detecting an output signal V1 of a differential amplifier using a duplicated DAC.
  • 16C is an embodiment of the present invention relating to a method for connecting a plurality of signal lines to one differential amplifier.
  • 16D is an embodiment of the present invention relating to a method of connecting Sample & Hold to a detection signal line.
  • 17 is an embodiment of the present invention relating to a memory for storing a DAC.
  • 18A is an embodiment of the present invention in which the number of detection signal lines output from a plurality of loaders is reduced.
  • 18B is an embodiment of the present invention for signal flow.
  • 19 is an embodiment of the present invention for a method for connecting a DAC and a signal line of a differential amplifier.
  • 20 is an embodiment of the present invention for applying a reset voltage to a detection signal line.
  • 21 is another embodiment of the present invention relating to a method for applying a reset voltage.
  • 22 is an embodiment of the present invention related to a flowchart showing a method for detecting capacitance.
  • capacitor and “capacitor” are used interchangeably.
  • a finger or a pen that opposes the CDA 100 and forms a capacitance is designated as an object 20 or an Object.
  • a signal line for detecting a voltage (or detecting a signal) based on the equation provided in the present invention among the plurality of CDA signal lines 200 is denoted as a Detect Signal Line, and the CDA 100 connected to the detection signal line ) is denoted as detection CDA.
  • a signal line to which a driving voltage is applied while forming a capacitance between the detection signal line and the detection signal line adjacent to the detection signal line is denoted as a driving signal line.
  • signal lines necessary for the operation inside the semiconductor IC 400 other than the CDA signal line 200 connected to the CDA 100 for example, Logic Signal Line, Oscillator Signal Line, Power Line, etc. are "other signal lines” (Different Signal Line), and distinguished from the CDA signal line 200 of the present invention.
  • the capacitive code is used in two senses indicating a reference number of the capacitance and the size of the capacitance (Capacitance).
  • Cprs is a capacitance as a reference symbol indicating a capacitance formed by a detection signal line and a bulk (substrate) of a semiconductor inside a semiconductor IC, and may be a capacitance having a predetermined size. . If the meaning is confused, it is divided into “capacitance” or "size of capacitance” and marked.
  • the CDA 100 and the detection signal line 200 connected thereto are geometrically separated, they have the same electrical meaning. Therefore, the meaning of “extracting the detection signal from the detection signal line 200" is the same as the meaning of "extracting the detection signal from the CDA 100 connected to the detection signal line 200".
  • the output voltage of the differential amplifier that outputs the difference between the first detection signal and the second detection signal is denoted as “V1”.
  • the DAC is a device that outputs an analog voltage (Analog Voltage) in response to a given input code.
  • analog voltage output for "DAC code” is referred to as “DAC voltage” or “DAC output”.
  • DAC only, it may be a DAC device including both the DAC code and the DAC voltage, or may mean only one of the DAC code or the DAC voltage.
  • the standard of distance such as far/short-distance is based on the semiconductor IC 400 , which means that the far-field is far from the semiconductor IC and the short-distance is close to the semiconductor IC 400 .
  • CDA Column one column formed by the set of CDA was called a CDA Column, and if it is clear from the context, it is indicated as a Column.
  • the capacitance detection area 100 (hereinafter, CDA) of the capacitance detection device is made of a conductor and is installed inside the display device 10 or on the upper surface of the display device 10 and has an independent area, and the CDA connected to one side
  • the signal line 200 is connected to the signal detection unit 410 of the semiconductor IC 400 .
  • the CDA 100 installed on the upper surface of the display device is covered with tempered glass, plastic, or film so as to be protected from the object 20 or external foreign substances.
  • the CDA 100 has a geometric shape, such as a circle, a square, or a triangle, having a predetermined area, and is mostly made of the same or similar geometric shape.
  • an object capacitance Cobj is formed according to a mutual clearance distance and an opposing area.
  • the CDA signal line 200 connected to one side of the CDA 100 electrically connects the semiconductor IC 400 and the CDA 100 located outside the display device 10 , and the CDA signal line 200 is the connecting member 300 . , Material for connection) is connected to the semiconductor IC 400 .
  • the display device 10 is made of LCD or OLED.
  • LCD is a VA (Vital Alignment) series or IPS (In Plane Switching) series, and a-Si, LTPS, and oxide type TFT are all used.
  • the LCD is composed of a bonding of TFT Glass and Color Filter Glass on which the pixels of the display device are formed.
  • VA series LCD a common voltage (Vcom) is supplied to the common electrode layer formed on the upper color filter glass, and the IPS series LCD is LCD. A common voltage is applied to the common electrode layer formed on the lower TFT glass.
  • the display device 10 is an organic light emitting diode (OLED)
  • OLED organic light emitting diode
  • a cathode is positioned on the upper layer, and the OLED is encapsulated with an encapsulator made of glass or polyimide-based thin film. Encapsulation).
  • the display device 10 of the present specification is not limited to LCD or OLED. Most of the examples using LCD have been described, but the upper surface of the LCD is used in the same sense as the upper surface of the OLED, and the elements of the present invention embedded in the display device are manufactured on the TFT substrate of the LCD or the OLED substrate.
  • the object capacitance Cobj is formed by the distance “d” and the opposing area “s” between the capacitance detection area CDA 100 and the object 20, and the size of the formed object capacitance Cobj (Capacitance) Is to be.
  • e is the permittivity of the material existing between the CDA 100 and the object 20, and the composite dielectric constant due to the protective layer 7 such as glass or film and air (when the object is floating in the air) is applied. .
  • the location of the CDA 100 in the display device is as follows.
  • LCD 1 The upper part of the color filter glass, that is, it is formed on the color filter glass where the color filter glass and the polarizing plate are bonded, or it is formed on the lower or upper side of the polarizing plate, or it is installed on the lower side of the protective layer 7 .
  • LCD 2 It is formed at the position of the common electrode of the TFT substrate and performs two roles of the common electrode and the CDA 100 .
  • LCD 3 It is formed on the bottom layer of the TFT substrate, and after CDA formation and passivation application, the process of gate metal or source metal begins.
  • the devices connected to the CDA signal line 200 are formed of switching devices manufactured in the LCD process and embedded in the TFT substrate or located inside the semiconductor IC 400 .
  • Passivation is applied on the upper surface of the cathode and then formed on the upper surface of the passivation.
  • the device elements such as a switch group connected to the CDA signal line 200 or a loader 450 or a decoder 436 are formed in an OLED manufacturing process and are embedded in an OLED substrate or located inside the semiconductor IC 400 .
  • OLED 3 It is formed on the upper surface of the PI (Polyimide) series thin film, which is the encapsulation substrate of the OLED, or the upper surface or the lower surface of the encapsulation glass.
  • the devices of this device connected to the CDA signal line are located inside the semiconductor IC.
  • the CDA 100 set of FIG. 3 consists of three rows and four columns, and the area A1 of FIG. 3 has the coordinates of Row 2 and Column 1, and the location is indicated by R2C1.
  • CAD 100 set of FIG. 3 is illustrated with three rows and four columns for convenience, in reality, depending on the size of the display device 10, 15 (Row) x 20 (Column) or 20 x It can be used in various forms such as 25 or 25 x 20.
  • a direction in which the number of signal lines increases is defined as a column.
  • the upper and lower directions can be defined as columns.
  • the column direction and the orthogonal direction are defined as rows.
  • one column is composed of CDA 100 corresponding to three rows (Row)
  • the CDA (R1C1) in the top row is called CDA No. 1
  • the CDA (R2C1) in the second row is CDA No. 2
  • the CDA of the second row is called, and the 3rd or 4th CDA, etc. are successively followed.
  • the CDA 100 formed on the LCD or OLED faces the common electrode layer (Vcom Layer) of the LCD or the cathode layer of the OLED by a predetermined distance and a predetermined area, there is a gap between the CDA 100 and the display device.
  • a common electrode capacitance having a capacitance of is formed.
  • Ccm common electrode capacitance
  • the CDA 100 is positioned on the upper surface of the Color Filter Glass 5 .
  • a color layer (4) of R/G/B is positioned under the color filter glass (5), and a common electrode (3) is positioned under the color layer (4).
  • the common electrode capacitance Ccm formed between the CDA 100 and the common electrode 3 is a composite capacitance formed by a series connection of Ccm1 and Ccm2.
  • a common electrode capacitance is also formed between the CDA signal line 200 and the common electrode 3 .
  • the size of the common electrode capacitance Ccm by the CDA signal line 200 should also be added.
  • Fig. 4 is an OLED rather than an LCD
  • symbol 5 is an encapsulation substrate
  • symbol 3 is a cathode
  • symbol 4 can be replaced by passivation on the upper surface of the cathode, so even when OLED is used as a display device, Ccm1 and Ccm2 are formed in the same way as in the LCD embodiment, and it is possible to calculate the size of Ccm using this.
  • the common electrode capacitance (Ccm) is a capacitance that cannot apply a driving voltage in the present invention relating to a device for detecting an added capacitance by driving a plurality of capacitances.
  • a method of applying a driving voltage to Ccm by changing the LCD process to form a “Ccm driving layer” on the upper surface of the common electrode 3 and applying a driving voltage to the Ccm driving layer is proposed.
  • the common electrode capacitance (Ccm) ) has various distribution values according to the position of the CDA 100 in the display device 10 .
  • Vp2-Vp1 shows values of various distributions as the size of the common electrode capacitance (Ccm) varies.
  • the resolution of the ADC deteriorates. It is desirable to keep the size of (Ccm) constant.
  • the size of the common electrode capacitance (Ccm) formed between the CDA 100 and the CDA signal line 200 and the common electrode 3 is the area (s) of the CDA 100 and the CDA signal line 200 . and the opposite distance d of the common electrode 3 of the display device.
  • the double facing distance (d) is a value determined in the manufacturing process of the display device and is a factor that cannot be changed. Therefore, a possible method to keep the size of the common electrode capacitance (Ccm) constant regardless of the position of the CDA 100 in the display device 100 is the area ( s) remains the same as possible.
  • the CDA signal line 201 is long for the CDAs 101 and R1C1 located at the far distance of the display device 10, and the signal line 203 is short for the CDAs 103 and R3C1 located at the near distance. If it is assumed that the sum of the area of the remote CDA 101 and the area of the signal line 201 connected thereto is 100%, if the sum of the areas of the CDA 103 and the signal line 203 connected thereto is 80%, Rather than increasing the area of the CDA 103 and the signal line, reducing the area of the distant CDA 101 and the signal line 201 and adjusting the area so that the sum of the areas at that time is 80 reduces the size of the common electrode capacitance (Ccm). More advantageous
  • 5 is an embodiment of the present invention relating to a method for reducing the area of the CDA 100 facing the common electrode 3 .
  • a part of the CDA 100 is an empty space 150 , and a part of the conductor forming the CDA 100 is peeled off.
  • the empty space 150 is formed in a quadrangle, but is formed in various geometric shapes such as a circle, a triangle, a rhombus, or a shape including a concave-convex portion in which W is continuously connected and repeated.
  • the peeled shape from one CDA 100 and all CDAs 100 of the present device should have the same shape.
  • the peeled shape is a circle type
  • all the peeled shapes in one unit CDA 100 are circular
  • the peeled shapes in all CDAs of the present device are also circular.
  • the density of empty space in one CDA 100 is different, the presence of the CDA 100 in the display device 10 can be visually recognized by the difference in density, which is the quality of the screen displayed on the display device. Since it serves to decrease the quality, the density of the empty space 150 in one CDA 100 must be constant. In addition, in order to reduce the visual recognition problem, it is preferable that the difference in density of the empty space 150 with the surrounding CDA 100 is within 5% as much as possible.
  • the first CDA 100 and the 25th CDA 100 have at least 70% or more empty space ( 150) occurs, and for this reason, the upper CDA and the lower CDA can be visually recognized by the density difference in the empty space, and if the number of CDA is further increased, it may not be possible to design the density difference. .
  • the empty space 150 can be provided in the CDA signal line 200 as well, if the width of the signal line is narrowed by the empty space, it becomes a factor to increase the resistance of the CDA signal line 200.
  • the empty space 150 is not formed.
  • each CDA 100 has a common electrode capacitance Ccm of the same or similar size.
  • the ratio of the empty space 150 separated from the CDA 200 is calculated. Adjust so that the sum of the areas of all the CDA 100 and the CDA signal line 200 is the same or similar.
  • the error range of the area between sets of 10 adjacent CDAs 100 as a set is within the range of ⁇ 20%, and the empty space separated from the distant CDA 101 .
  • the difference between the absolute area of 150 and the absolute area of the empty space 150 peeled off from the CDA 103 in the short distance is at least 20% or more.
  • the empty space 150 in the CDA 100 is used not only to maintain the same area between the CDA 100 and the CDA signal line 200, but also to reduce the size of the common electrode capacitance (Ccm). , thereby improving the detection sensitivity of the object capacitance Cobj.
  • a method for achieving this purpose is to reduce the effective area of the CDA 100 , and the ratio of the empty space 150 to be peeled from the CDA 100 is applied equally to all CDA 100 , but the bin to be peeled off
  • the area of the space 150 is preferably 50% or more.
  • the sum of the peeling ratio equally applied to all CDAs 100 and the peeling ratio applied differently for each CDA 100 for uniformity of mutual area between the CDAs 100 is 90 of the area of any CDA 100 . It is preferable to limit it to within %. This is because it is possible to detect the object capacitance Cobj when 10% or more of the total area of the CDA 100 is maintained.
  • the area of the CDA 100 is reduced as it descends to a short distance, and the long-distance signal line 201 is generally widened in signal line width to lower the line resistance. to be. For this reason, since the area of the CDA 100 and the CDA signal line 200 is different for each CDA 100 , the size of the common electrode capacitance Ccm is different for each CDA 100 .
  • a method to compensate for this problem is a method of supplying electric charge by driving the common electrode capacitance (Ccm).
  • the method of driving the common electrode capacitance Ccm is to install a new driving layer between the CDA 100 and the common electrode 3 .
  • a driving voltage is applied to the new driving layer.
  • FIG. 6 is an embodiment of the present invention in which a new driving layer is installed between the CDA 100 and the common electrode 3 .
  • a new Ccm driving layer 6 is formed on the upper surface of the color layer 4 of the LCD, and the Ccm driving layer 6 is made of a conductive transparent material such as ITO (Indium Tin Oxide) or Metal Mesh.
  • the Ccm driving layer 6 may be installed anywhere between the CDA 100 and the common electrode 6 .
  • an insulating layer may be installed on the upper surface of the cathode, and the Ccm driving layer 6 may be formed on the upper surface of the insulating layer.
  • a driving signal line 201 for applying a driving voltage is provided in the Ccm driving layer 6 .
  • the driving voltage is applied to the Ccm driving layer 6 using metal paste at the short point, which is the electrical signal junction between the TFT substrate and the color filter substrate, or the driving voltage application method using a conductive ball is used. do.
  • the Ccm driving layer 6 may be connected to a driving signal line using a lower metal and contact point to apply a driving voltage.
  • the following is an embodiment of a method of forming the interline capacitance Cd and applying a driving voltage to the interline capacitance Cd.
  • the CDA signal line 202 connected to the A1 CDA 102, R2C1 is the It is connected to the signal detection unit 410, and the CDA signal lines 201 and 203 adjacent to the signal line are connected to the driving unit 420 of FIG.
  • a CDA signal line connected to the signal detection unit to detect the object capacitance Cobj is called a detection signal line
  • a signal line adjacent to the detection signal line and connected to the driving unit to which a driving voltage is applied is called a driving signal line.
  • the CDA signal line is represented by reference numeral 200
  • the detection signal line is represented by the reference numeral 202
  • the driving signal line is represented by the reference numeral 201.
  • Capacitor between Lines is formed between the detection signal line 202 and the driving signal line 201 of CDA R1C1, and between the detection signal line 202 and the CDA R3C1 driving signal line 203, in Figs. 7A and 7B. This is shown in
  • 7A is an embodiment of the present invention relating to the formation of an interline capacitance between a detection signal line 202 and two driving signal lines 201 and 203 adjacent thereto.
  • 7B is an embodiment of the present invention related to the equivalent circuit of FIG. 7A.
  • the driving signal lines 201 and 203 adjacent to the left and right of the detection signal line 202 are spaced apart from each other by a predetermined interval d_pad and have opposing areas.
  • a capacitance Cd201 is generated, and a capacitance Cd203 is also formed between the detection signal line 202 and the drive signal line 203 adjacent to the right in the same manner.
  • the detection signal line 202 faces the common electrode 3 with a width of d_sig (um), and is spaced apart by a distance equal to the thickness of the color filter glass 5 and the color layer 4, so es A capacitance Cd211 according to the equation of /d is formed.
  • a capacitance Cd212 is formed between the detection signal line 202 and the common electrode 3 in the same manner.
  • a driving voltage is applied to the driving signal line 201, the voltage of the driving signal line 201 rises higher than that of the detection signal line 202, and the electric charge supplied to the driving signal line 201 moves to the detection signal line 202 through 1) Cd201. , 2) moves to the detection signal line 202 along the capacitance paths of Cd211 and Cd212.
  • Cd211 and Cd212 Due to the charge paths of Cd211 and Cd212, Cd211 and Cd212 operate as a capacitance connected in series, and this capacitance operates as a capacitance connected in parallel with Cd201, which is another charge transfer path, so that the driving signal line ( 201) and the detection signal line 202, as shown in FIG. 7B, it is possible to consider that one equivalent capacitance, Cd1, is formed from a circuit analysis.
  • the interline spacing d_pad is too wide, the area occupied by the CDA signal lines 200 is widened, so the width of the CDA 100 detecting the object 20 is reduced, and the dead zone due to the area occupied by the CDA signal line 200 is reduced. There is a problem in that a detection error occurs as the area for detecting the object is reduced.
  • the signal line width d_sig becomes narrower, the resistance of the CDA signal line 200 increases and thus there is a problem in that the signal detection time increases.
  • the long distance CDA signal line width is lengthened, and the signal line width is narrowed as it goes down to the short distance.
  • This manufacturing method serves to reduce the variation in resistance according to the length of the signal line by reducing the size of the line resistance per unit length of the long signal line at a long distance and increasing the length of the line resistance per unit length of the short distance.
  • d_pad If d_pad) is widened and the distance between the short-distance signal lines is narrowed, the size of the inter-line capacitance per unit length is different from each other, so it is possible to reduce the deviation of the inter-line capacitance due to the difference in the length of the long-distance and short-distance signal lines.
  • Cd1 and Cd2 are one capacitance connected in parallel, that is, one capacitance expressed by Cd in FIG. 1 or Cd in FIG. 12 . capacity can be equated. For this reason, even when the driving signal line is driven in two directions, the left and right of one detection signal line 202, it is possible to model the equivalent of the flow of electric charge with one capacitance Cd, which will be described later in ⁇ Equation 3>. to ⁇ Equation 4> has the effect that it is possible to establish. For this effect, two driving signal lines 201 and 203 adjacent to one detection signal line 202 are interconnected and the same driving voltage is applied thereto.
  • a plurality of driving signal lines 201 adjacent to the detection signal line 202 are selected as a pair and interconnected, and the same driving voltage is applied to the interconnected driving signal lines.
  • means for selecting the detection signal line 202 and a plurality of driving signal lines 201 adjacent to the detection signal line 202 in the column are required.
  • a pair of driving signal lines adjacent to the detection signal line 202 is selected.
  • two pairs or A large number of driving signal lines, such as three pairs may be selected to apply a driving voltage.
  • a pair is a drive signal line adjacent to the left and right or up and down to the detection signal line, one drive signal line on each left and right of the detection signal line is a pair of drive signal lines, and the two drive signal lines on the left and right of the detection signal line are two pairs of drive signal lines.
  • Fig. 7C is an embodiment of the present invention relating to a method for simultaneously selecting the driving signal lines 201 and 203 and the detection signal line 202.
  • a detection/drive signal line switch group 437 (hereinafter, a detection/drive switch group) composed of a plurality of switch groups SG1 to SG3 is installed in one column.
  • SG1 which is one of the switch groups constituting the detection/drive switch group 437, is a drive signal line switch group 437-2 (hereinafter referred to as a drive switch group) that selects one drive signal line 203 adjacent to the detection signal line 202.
  • SG2 is a detection signal line switch group 437-1 (hereinafter referred to as detection switch group) that selects the detection signal line 202
  • SG3 is a drive switch group that selects the drive signal line 201 adjacent to the right side of the detection signal line 202 (437-2).
  • Each switch group (SG1 to SG3) is composed of the same number of internal switches (438, SW1 to SW3) as the CDA 100 included in one column or a smaller number.
  • the internal switch 438 constituting the detection/drive switch group 437 is composed of a transistor, CMOS, TFT of LCD, PMOS or NMOS of OLED, or a combination of PMOS and NMOS, etc., and an on/off control terminal Whether to turn on or turn off is determined by the magnitude of the on/off voltage applied to the gate or base. This switch configuration method is applied to all switches in the present specification.
  • More than two driving switch groups 437-2 may be installed in FIG. 7B. As described above, as more driving signal lines 201 such as two or three pairs of driving signal lines 201 are selected instead of one pair, the same number of driving switch groups 437-2 is installed. For example, when three pairs of drive signal lines are selected, seven switch groups including one detection switch group 437-1 and six drive switch groups 437-2 are installed.
  • the CPU 460 or the logic unit inside the semiconductor IC 400 outputs an on/off control signal line and an on/off control signal for controlling the energization of the internal switch 438 in the switch group.
  • the on/off control signal line is connected to the on/off control terminal of the internal switch 438, such as Base or Gate, and the turn-on or turn-off state of the internal switch 438 is controlled using the on/off control signal applied to the control signal line. is determined, and one detection signal line 202 connected to the internal switch 438 is selected by turning on the internal switch 438 .
  • the following is an embodiment of simultaneously selecting one detection signal line 202 and a plurality of driving signal lines 201 adjacent to the detection signal line 202 in one column.
  • FIG. 7C illustrates one column composed of a plurality of CDAs 100 , and one column includes 20 or more CDAs 100 . All CDAs 100 included in one column are connected to both the detection switch group 437-1 and the plurality of driving switch groups 437-2.
  • the on/off control terminal (not shown) of SW2 connected to the detection signal line 202 among the three internal switches 438 of the detection switch group SG2 is turned on ( Turn-on) voltage is applied to turn SW2 on, and a turn-off voltage is applied to the on/off control terminals (not shown) of SW1 and SW3, which are the remaining internal switches 438, to turn off switches SW1 and SW3.
  • the detection switch group SG2 the detection signal line 202 connected to the energized SW2 is selected, and a signal is output through SW2.
  • SW3 of the driving switch group SG3 is turned on to select the driving signal line 201 on the right side of the detection signal line, SW1 and SW2 are turned off, and driving to select the driving signal line 203 on the left side of the detection signal line 202 SW1 of the switch group SG1 is turned on, and SW2 and SW3 are turned off.
  • the drive signal line 203 is selected in the drive switch group SG1
  • the drive signal line 201 is selected in the drive switch group SG3.
  • the selected driving signal lines 201 and 203 are interconnected and connected to the driving unit 420 inside the semiconductor IC 400 .
  • the number of CDAs 100 included in one column is 20 to 25 or more. In the present specification, if 25 is assumed, since at least 25 internal switches 438 are required for one switch group, on/off control signal lines for internal switches 438 of three switch groups SG1, SG2, SG3 are required. It takes 75 pieces. When the number of on/off control signal lines increases, there is a problem in that the layout becomes complicated.
  • 7D is an embodiment of the present invention for reducing the number of switch control signal lines as an embodiment for solving the above problem.
  • FIG. 7D is a detection/driving switch group 437 included in each column, and is composed of one detection switch group 437-1 and two driving switch groups 437-2. It is assumed that 25 CDAs 200 are installed in the column, and all CDAs 100 are connected to all detection/drive switch groups 437 .
  • An embodiment of the present invention for reducing the number of on/off control signal lines in a switch group is to use a decoder 436 .
  • a decoder is a device that outputs "2 n" signal lines for "n" input signal lines, and outputs only one of the output signal lines as a high state or a low enable state.
  • each decoder may be installed in each switch group.
  • the decoder of 5x32 (5 inputs, 32 outputs) outputs an enable signal that selects one of the 25 internal switches 438 with 5 decoder input signal lines and energizes them. Since it is possible to produce the same effect as the control signal line, there is an effect of reducing 20 signal lines. Accordingly, if one decoder is installed for each switch group SG1, SG2, and SG3 in FIG. 7D, the existing 75 on/off control signal lines are reduced to 15.
  • Another embodiment is to apply one decoder 436 to all switch groups 437 .
  • the decoders individually installed in the three switch groups SG1, SG2, and SG3 require 15 input signals. If one decoder 436 can serve as three decoders, the number of 15 input signals will be reduced to five.
  • the output from the decoder 436 is One internal switch 438 is turned on in three switch groups 437-1 and 437-2 by one turn-on voltage. If one detection signal is output through an internal switch turned on for each switch group and two driving signal lines can be selected, one decoder can perform the same role as three decoders.
  • the signal level indicating High or Low input to the decoder is the same as the signal level used by the CPU 460 or the logic unit, but when the decoder 4436 is displayed in the display device ( 10)
  • the signal output from the semiconductor IC 400 and input to the decoder 436 of the display device 10 is, It is necessary to change the Logic Level through a level shifter 439 in the middle.
  • the semiconductor IC 400 when the level of the turn-off voltage output from the semiconductor IC 400 is 0V and the level of the turn-off voltage of the decoder 436 or the internal switch 438 built in the display device is -6V, and the semiconductor When the magnitude of the turn-on voltage output from the IC is 3V and the turn-on voltage of the decoder 436 or the internal switch 438 installed in the display device 10 is 10V, the 0V voltage output from the semiconductor IC 400 is level shifted ( Level Shifter) 439 is converted to -6V, and the voltage of 3V is changed to 10V.
  • Level Shifter Level Shifter
  • the decoder 436 outputs on/off control signal lines as many as the number of CDAs 100 included in the column, and the switch turn-on signal is applied only to one of the output signal lines.
  • 25 signals corresponding to G0 to G24 are output to correspond to the 25 internal switches 438, and only one signal among the 25 signals is a voltage capable of turning on the internal switch 438. print out
  • the on/off control terminals of the internal switches 438 of each switch group are jointly connected for each switch of the same order.
  • the output of the decoder 4360 is sequentially connected to the on/off control terminal of each internal switch 438 connected to each other.
  • the on/off control terminal of the first internal switch of each switch group is jointly connected to the G0 address of the decoder 436, and the on/off control terminal of the second internal switch of each switch group Also, the on/off control terminals of the internal switches 438 having a common sequence of all switch groups, such as being jointly connected and connected to the G1 address of the decoder, were jointly connected, and the outputs of the decoders were continuously connected from G0 to G25.
  • the number of output signal lines of the decoder 436 is 25, if the number of output signal lines used is less than 25, only the required number of output signal lines is used.
  • 25 signals are output from the decoder 436, but only 24 are used in the switch group 1 (SG1), 25 are used in SG2, and only 23 are used in SG3.
  • CDA signal line 200 adjacent to the detection signal line 202 is selected as the driving signal lines 201 and 203.
  • the remote CDA 100 among the plurality of CDAs 100 belonging to one column is called CDA No. 1 and the order of the CDAs is determined in ascending order as the distance from the far to the near, the detection signal lines and The driving signal lines are combined.
  • No. CDA1 is the detection signal line 202 and No. CDA2 is the drive signal line.
  • the center of the parentheses is the detection signal line, and the left and right are the driving signal lines.
  • n-1 is a drive signal line and n is a detection signal line.
  • the number of switch groups is required as much as the number of CDA signal lines 200 to be selected, and 2) CDA selected for the on/off control signal lines of the same address output from the decoder 436.
  • the number of the signal line 200 when the n-th detection signal line is selected in the detection switch group, the (n-1)-th driving signal line is selected in one of the driving switch groups and (n+1) is selected in the one of the other driving switch groups.
  • the output of the decoder 436 is equally connected to all switch groups, one CDA 100 is selected from all switch groups for one enable signal output from the decoder 436, and thus the detection signal line and the driving signal line are separated. output at the same time.
  • one number is shifted in the left direction in one of the driving switch groups, and one number is shifted in the right direction in one of the driving switch groups. must be shifted by one number.
  • a driving signal line shifts by m left and right by the added m pairs. For example, when two pairs of driving signal lines are required, in addition to the existing one pair, the added second pair has two numbers in the left direction and two numbers in the right direction based on the CDA signal line 200 connected to the detection switch group. to shift.
  • control signal lines are required for three switch groups, but when one decoder 436 is used for each switch group, the number is reduced to 15 control signal lines, and when one decoder of the present invention is used, 5 The same effect can be achieved with two control signal lines.
  • the semiconductor IC 400 passes through the connection member 300 to the display device ( 10), the area of the semiconductor IC 400 is reduced because the number of signal lines transmitted to 10) is remarkably reduced, and the area of the junction part 301 connecting the connection member 300 and the display device 10 is reduced, so that the display device 10 ) is easy to configure, and there are many advantages such as convenience of layout due to reduction in the number of signal lines in the display device 10 .
  • the connecting member 300 is made of FPC (Flexible Printed Circuit) or COF (Chip On Film) or TCP (Tape Carrier Package), etc., and one side of the connecting member 300 has a semiconductor IC 400 . is located
  • the bonding portion 301 which is one side of the connection member 300, is bonded to the display device 10, and is connected to a PCB (not shown) through the connection portion 302 formed on the other side, and the connection portion 302 ), a necessary signal is input to the semiconductor IC 400 from the PCB or the like.
  • the semiconductor IC 400 may be directly mounted in the form of a COG (Chip One Glass) on one side of the upper surface of the display device 10 or on the same layer on which the DDI (Display Drive IC) of the display device is mounted. In this case, the semiconductor IC 400 An external signal is input to the semiconductor IC 400 through the connecting member 300 on which the is not mounted.
  • COG Chip One Glass
  • the semiconductor IC 400 may be mounted on a PCB or FPC other than the display device 10 or the connection member 300 to be connected to the display device 10 through the connection member.
  • the semiconductor IC 400 may be integrated with a display drive IC (DDI) for driving the display device 10 and located inside the DDI.
  • DDI display drive IC
  • FIG. 8 is an embodiment of the present invention related to the configuration of the semiconductor IC 400. As shown in FIG.
  • FIG. 8 there are four CDA columns composed of three CDA 200 , and the CDA signal line 200 connected to the CDA 100 is connected to the signal line input Pin 401 of the semiconductor IC 400 .
  • the signal line 200 connected to the signal line input Pin 401 is simultaneously connected to the detection switch group 437-1 and the driving switch group 437-2.
  • the driving switch group 437-2 is illustrated as one, it may be composed of two switch groups SG1 and SG3 as in the embodiment of FIG. 7D, or may be composed of four or more switch groups.
  • one detection signal line 202 is selected through a dedicated detection switch group 437-1 in one column, four column detection signal lines 210 to 240 are selected in four columns, and a dedicated driving switch for each column In the group 437 - 2 , the driving signal lines 210-1 to 240-1 are selected for each column and input to the driving unit 420 .
  • the driving unit is shown as being divided into two, but this is for the convenience of drawing, and may be divided into one or more driving units.
  • components such as the detection/drive switch group 437 or the Loader 450 or the AMP input signal line selection unit 430 connected to the Loader 450 are embedded in the display device to be installed.
  • the detection signal line 202 output from the component built into the display device 10 is connected to the signal line input Pin 401 .
  • the detection signal lines 210 to 240 selected in each column are input to the first group loader 450-1 and the second group loader 450-2.
  • the loader is a device that outputs all signals input to the loader 450 by the "LD" enable signal generated by the logic unit of the signal detection unit 410 or the CPU 460 .
  • one loader 450 is installed for each column group.
  • the loader 450 includes as many switches as the number of CDA columns included in the column group.
  • the loader 450 is manufactured by a combination of PMOS, NMOS, or CMOS in the semiconductor IC 400 , and when the loader of the present invention is installed in the display device 10 , it is a pixel switching element of the display device 10 . It is composed of a-si or oxide used, or PMOS or NMOS of LTPS TFT or OLED, and a combination thereof, and is composed of the same switching element as the switching element used in the display device.
  • the switch used for the loader 450 or the detection/drive switch group 437 is a switch that transmits an input signal without loss, and is referred to as a transfer switch in the present specification.
  • One of the methods in which all signals input to the Loader 450 are output by the enabled "LD" signal is that the LD signal is connected to the on/off terminals of all switches constituting the Loader 450, and Since all switches of the Loader 450 are turned on at the same time by the LD Enable signal, all signals input to the Loader 450 are simultaneously output.
  • a column set composed of a plurality of CDA columns constitutes a meaningful plurality of combinations. As in the embodiment of Figure 8, it is divided into two groups, such as a Left Side Group and a Right Group, or an odd group consisting of only odd columns and an even group consisting of only even columns. may be separated, and in some embodiments may be divided into groups of three or four or more repeats.
  • the embodiment divided into the left group and the right group of FIG. 8 includes only two columns on the left and two columns on the right for convenience, but in actual use, 10 or more columns may be included in each group.
  • a plurality of detection signal lines output from a plurality of columns of the same group are gathered and connected to a dedicated loader 450 of the corresponding group.
  • the two column signal lines 210 and 220 of the left group consisting of two columns are connected to the first group Loader 450-1, and the two column signal lines 230 and 240 of the right group are connected to the first group.
  • group 2 Loader 450-2
  • 10 detection signal lines are connected to the first group Loader 450-1 dedicated to the left group.
  • the semiconductor IC 400 of the present invention uses an ADC and a DAC to detect the object capacitance Cobj in the form of voltage.
  • a plurality of ADCs or DACs may be used, and preferably, one DAC and one ADC are used.
  • processing is performed in a time division manner for a plurality of groups. For example, when the left group is being processed, the right group is not processed. When the processing of the left group is completed and the processing is finished, then the processing of the right group is started and the processing of the left group is resumed when the processing of the right group is finished. The start and end of processing are repeated for each group, such as being started, and one ADC and one DAC operate only in the group in which processing is started, which is referred to as a time division method operation.
  • the apparatus of the present invention is divided into a plurality of groups consisting of a set of columns including a plurality of CDAs 100, and the processing start time for detecting the object capacitance Cobj is different for each group. .
  • All detection signal lines 250 simultaneously output from the loader 450 are transmitted to the signal detection unit 410 .
  • the signal detection unit 410 there is a differential amplifier or an AMP input signal line selection unit 430-2, or an ADC or DAC, and the size of the object capacitance (Cobj) by sequentially selecting the input detection signal lines 250 in a time division method to extract
  • the signal detection unit 410 detects the voltage defined in ⁇ Equation 1> or ⁇ Equation 4>, the detected voltage is digitized by the ADC and stored in the memory, and the data stored in the memory is transferred to the CPU 460 after Whether or not the object appears or the position of the object is calculated by the CPU, and the calculated information is transmitted to the Host CPU located outside the semiconductor IC 400 .
  • the memory for storing the CPU 460 and ADC data inside the semiconductor IC 400 may be located outside the semiconductor IC 400 , and the Host CPU may serve as a CPU of the semiconductor IC 400 .
  • the semiconductor IC 400 has a CPU 460 or a logic unit that controls the components used in the device, such as a memory or a switch group/decoder/Loader/AMP input signal line detection unit, or a power stage or an oscillator or level shift. (Level Shifter) 439, etc. All the elements mentioned in this specification for implementing the device of the present invention and general circuit elements used for signal analysis or software for driving the CPU 460 may be included. .
  • multilayered insulating layers and multilayered conductive layers are stacked with specific patterns on a substrate 461 , and a plurality of devices having electrical characteristics and a plurality of wirings are included.
  • a source metal layer, a gate metal layer, a power source layer, a GND layer, or a signal for any purpose constitutes a conductive layer (Signal Layer). Since this signal layer is patterned with a conductive metal, it is separated by an insulating layer to avoid a short circuit with the signal layer adjacent to each other.
  • FIG. 9 is an embodiment of the layer configuration of the semiconductor IC 400 .
  • an insulating layer 462 is formed on the upper surface of the semiconductor silicon substrate 461 , and a first signal layer 463 , a second signal layer 464 , and a third signal layer 465 are formed on the upper surface of the insulating layer. are placed
  • Each signal layer is patterned with a metal line, and the patterned line transmits a signal, supplies power, or serves as a ground.
  • three signal layers are exemplified in this embodiment, three or more signal layers may be used.
  • the detection signal line 202 of the present invention is divided into several different names depending on the location inside the semiconductor IC 400, and the Pin input signal line 200-1 and the column detection signal lines 210 to 240 ) and group detection signal lines 250-1 and 250-2.
  • the pin input signal line is the detection signal line 200-1 of the path where the CDA signal line 200 connected to the input pin 401 is input to the detection switch group 437-1, and is output from the detection switch group 437-1.
  • the detection signal line of the path input to the loader 450 is a column detection signal line, and the detection signal line output from the loader 450 is called a group detection signal line.
  • the three types of detection signal lines are patterned and arranged in a specific pattern at arbitrary positions of the first signal layer 463 to the third signal layer 465, and in this case, the three types of detection signal lines 200-1 , 210 to 240, 250-1/250-2) are the opposite distance d1 to the semiconductor substrate 461 of the lower layer and the opposite area S1 or the opposite distance d2 to the "other signal lines" of the upper layer and according to the facing area (S2) and Forms the IC internal capacitance (Cprs), which is a parallel composite capacitance (Cprs1 + Cprs2) of two capacitances having a size of . Since the internal capacitance Cprs is formed by the IC internal signal lines 200-1, 210 to 240, and 250-1/250-2 which are extensions of the detection signal line 202, in the embodiment of Fig. 12, the detection signal line 202 .
  • “Other signal lines” inside the semiconductor IC 400 are logic signals synchronized with the clock, power, oscillators, or analog signals.
  • the logic signal line, the clock signal line, or the oscillator signal line and the CDA detection signal line 200-1, 210-240, 250-1/250-2 face each other, Noise is introduced by coupling through the internal parasitic capacitance (Cprs1 or Cprs2) formed between the opposite areas, and these noises are removed from the CDA detection signal lines (200-1, 210 ⁇ 240, 250-1/250-2). ), which may cause signal distortion in the detection signal lines 200-1, 210 to 240, and 250-1/250-2, resulting in a signal detection error.
  • Cprs1 or Cprs2 internal parasitic capacitance
  • the second problem due to the IC internal capacitance (Cprs) is the path (200-1, 210 to 240, 250-1/250-2) from the signal line input Pin 401 to the signal detection unit 410 in FIG. This is a problem that occurs because the length is different for most detection signal lines. Due to the path length difference, the size of the internal parasitic capacitance (Cprs) is different for each detection signal line, and this causes a deviation in the result value of ⁇ Equation 1> The problem is that the resolution of the ADC is lowered.
  • the present invention provides a conductive shielding region in an upper layer or a lower layer of the IC internal signal lines 200-1, 210 to 240, and 250-1/250-2.
  • (Shielding Area) is installed, and a driving voltage is applied to the installed shielding area, and internal parasitics of the detection signal lines 200-1, 210-240, 250-1/250-2 inside the semiconductor IC 400 are installed.
  • ⁇ Equation 1> The deviation of the output voltage due to the difference in the capacitance (Cprs) is reduced.
  • the IC internal detection signal lines 200-1, 210-240, 250-1/250-2 are arranged on the top surface of the semiconductor IC 400, and a conductive shielding area is arranged on the lower side of the signal line and shielding.
  • the size of the capacitance (Cin_sd) is further reduced, and a driving voltage is applied to this shielding area to detect a signal.
  • 10 is an embodiment of the present invention in which a shielding area is added to the detection signal lines 200-1, 210 to 240, and 250-1/250-2 inside the semiconductor IC 400 according to an embodiment of the present invention. It is a cross-sectional view of B-B' located in column 1 of 10.
  • the upper signal layer 465 and the lower signal layer 463 of the semiconductor IC 400 signal layer 464 in which the pin input signal line 200-1 of column 1 is patterned has column 1 A first shielding area 261 is installed.
  • the column 2 first shielding area 262 is disposed in the upper and lower signal layers of the Pin input signal line 200-1 input to the column 2, and the column 3 first shielding area and the column 4 are similarly provided in the remaining columns 3 and 4 A column 4 first shielding area is disposed.
  • the Pin input signal lines 200-1 to 200-3 are connected to the second signal layer (intermediate layer of the semiconductor IC 400). 464), and above the three signal lines 200-1 to 200-3 disposed on the second signal layer 464, an upper shielding area 261-1 of the Column 1 first shielding area 261 is disposed and the lower shielding area 261-2 of the Column 1 first shielding area 261 is disposed on the lower side. That is, the column 1 first shielding area 261 is divided into an upper shielding area 261-1 and a lower shielding area 261-2 and disposed above and below the detection signal lines 200-1 to 200-3. .
  • the upper shielding area 261-1 and the lower shielding area 261-2 are electrically connected to each other by a contact point at an arbitrary point and are connected to the Column 1 first shielding area driving signal line 251.
  • the Column 1 first shielding region driving signal line 251 is connected to the driving unit 420 to apply a driving voltage to the Column 1 first shielding region 261 .
  • the shielding regions 261-3 located on the left and right sides of the detection signal line 200-1 are at any point in the column 1 first region driving signal line 251 or the column 1 first shielding using the short point technique of the semiconductor manufacturing process. It is connected to the upper shielding area 261-1 or the lower shielding area 261-2 of the area.
  • All the column detection signal lines 210/220/230/240 are also disposed on the intermediate layer 464 of the semiconductor metal layer, and the upper side 465 and the lower side 453 signal layers and second shielding regions 263 and 264 are provided on the left and right sides.
  • the group 1 third shielding area 265 and the group 2 third shielding area 266 are provided on the upper and lower layers and left and right of the group 1 detection signal line 250-1 and the group 2 detection signal line 250-2.
  • a shielding region driving signal line is installed for each shielding region and is connected to the driving unit 420 .
  • the first shielding region, the second shielding region, and the third shielding region are virtual regions introduced to describe the embodiment of the shielding region. In practice, it may be further subdivided, or reduced to one or two. An important point is that a shielding area is provided in all paths until one detection signal line 202 reaches the signal detection unit 410 through the layout inside the semiconductor IC 400, and the shielding area is the shielding area. It is connected to the driving signal line and connected to the driving unit 420, and the driving unit 420 applies a driving voltage according to the driving method of FIG. 14, which will be described later.
  • one detection signal line 202 is connected to the input pin 401 of the semiconductor IC 400 and a shielding region is provided above, below, or left and right of all paths inputted to the signal detection unit 410,
  • a stable DC voltage is supplied to the shielding area to block noise, and when a signal is detected, a driving voltage is applied so that the term of the shielding capacitance is located in the molecule of ⁇ Equation 1>.
  • the internal parasitic capacitance (Cprs) which was the cause of the deviation of the detection value in the There is this.
  • the column first shielding area covers all detection signal lines 200-1 to 200-3 included in the shielding area and driving the shielding area with one shielding area driving signal line
  • an individual shielding area is provided for each detection signal line, such as a dedicated shielding area of the detection signal line 200-1, a dedicated shielding area of the detection signal line 200-2, and a dedicated shielding area of the detection signal line 200-3, and each shielding area It is possible to apply a driving voltage.
  • the number of driving units for driving the individual shielding region increases, but only the required shielding capacitance is driven, and since the area of the individual shielding region for driving is reduced, the capacitive loading is reduced and the current capacity of the driving element of the driving unit is decreased. As it decreases, there is an advantage in that the consumption current is reduced.
  • the shielding areas are installed on the upper and lower surfaces and left and right of the detection signal lines 200-1,210-240,250-1/250-2 by modifying the layout inside the semiconductor IC.
  • Capacitance is formed between the detection signal lines (200-1,210-240,250-1/250-2) and the shielding areas on the upper and lower surfaces facing each other and between the shielding wires on the left and right of the detection signal lines (200-1,210-240,250-1/250-2).
  • the sum of these capacitances is called a shielding capacitance (Cin_sd).
  • the shielding capacitance Cin_sd is formed between the detection signal line 202 and the shielding region, the shielding capacitance Cin_sd is equivalent to that one side is connected to the detection signal line 202 and the voltage supplied to the shielding region is connected to the other side. It can be circuited.
  • the shielding capacitance Cin_sd is connected in parallel with the common electrode capacitance Ccm and the interline capacitance Cd in the detection signal line 202, one side is connected to the point P as shown in FIG. 12B and the voltage Vcin on the other side ) can be modeled as being applied.
  • the calculated value before and after the object capacitance Cobj is added to the denominator of ⁇ Equation 1> becomes smaller as the value of the capacitance located in the denominator increases.
  • the present invention detects the object capacitance Cobj when the object capacitance Cobj is added, and it is necessary to improve the sensitivity of the object capacitance Cobj to achieve this purpose.
  • the following is a method for reducing the size of the shielding capacitance Cin_sd.
  • the width of the detection signal lines 200-1,210 ⁇ 240,250-1/250-2 forming the shielding capacitance is narrowed (the opposing area S)
  • the width of the insulator 462 between the detection signal lines 200-1,210-240,250-1/250-2 and the shielding area is thickened (minimization of the opposing distance d)
  • the interval with the shielding wiring on the left and right of the detection signal line The size of the shielding capacitance (Cin_sd) decreases by increasing the (Distance) (minimizing the opposing distance d).
  • the minimum width of the metal and the minimum thickness of the insulator 462 constituting the detection signal lines 200-1,210 to 240,250-1/250-2 cannot be changed, the minimum width of the metal and the minimum thickness of the insulator ( Even when the size of the shielding capacitance Cin_sd formed according to the minimum thickness of 462 is not satisfactory, there is a limit to reducing the size of the shielding capacitance Cin_sd.
  • the present invention places the detection signal lines 200-1,210 to 240,250-1/250-2 on the top surface of the semiconductor IC 400 so that there is no signal layer above the detection signal line, and the detection signal line ( Install the shielding area only on the lower side of 200-1,210 ⁇ 240,250-1/250-2).
  • 11B is another embodiment of the present invention related to the implementation of the shielding area.
  • the three Pin input signal lines 200-1 to 200-3 inside the semiconductor IC 400 are disposed on the uppermost surface 465 of the metal layer of the semiconductor IC 400, and the Pin input signal lines 200- 1 to 200-3) There is no metal layer for arranging "other signal lines" on the upper surface.
  • Column 1 first shielding area 261 is disposed below the pin input signal lines 200-1 to 200-3, and shielding area ( 261-3) is installed. This structure is applied to all detection signal lines, such as also applied to the column detection signal lines 210 to 240 and the group detection signal line 250 .
  • shielding areas are disposed on the upper and lower sides and left and right of the detection signal lines 200-1,210 to 240,250-1/250-2, shielding areas are disposed only on the lower side and left and right sides, and thus the shielding capacitance It has the effect of reducing the size of (Cin_sd) by about half.
  • the detection signal lines 200-1,210 to 240,250-1/250-2 disposed on the uppermost layer are disposed on the uppermost side because the metal layers 463 and 464 of the lower layer are sometimes used to be connected to the signal detector 410 . It is preferable to maintain the ratio of the detected arbitrary detection signal lines to 50% or more with respect to the ratio of the total detection signal lines.
  • the shielding capacitance (Cin_sd) in the form of an uncontrollable internal parasitic capacitance (Cprs), was located in the denominator of ⁇ Equation 1> and served as an unnecessary dummy to lower the sensitivity, and in some cases
  • a separate capacitance was introduced and added to the denominator of ⁇ Equation 1> to decrease the sensitivity.
  • the internal parasitic capacitance which has been acting as an unnecessary dummy, is converted into a shielding capacitance and a driving voltage is applied, so that an additional charge is supplied to improve the sensitivity.
  • 12A is an embodiment of the present invention in which a driving voltage is applied to the shielding capacitance Cin_sd.
  • iin_sd id + icm.
  • iin_sd is the current flowing through the shielding capacitance (Cin_sd)
  • icm is the current flowing through the common electrode capacitance (Ccm)
  • id is the current flowing through the line-to-line capacitor (Cd).
  • Vd is the interline capacitance (Cd).
  • Vcm is a common electrode constant voltage applied to one side of the common electrode capacitance (Ccm)
  • two driving voltages divided into Vcin1 and Vcin2 are applied to one side of the shielding capacitance (Cin_sd). do).
  • Cin_sd*(Vcin-Vp) Cd*(Vp-Vd) + Ccm*(Vp-Vcm).
  • the shielding capacitance (Cin_sd) is driven by two different voltages, Vcin1 and Vcin2, and then the difference between Vp1 and Vp2 detected at P is as shown in Equation 3 below.
  • 12B is an embodiment of applying driving voltages to the inter-line capacitance Cd and the shielding capacitance Cin_sd, respectively, and applying the driving voltage to the capacitance except for the common electrode capacitance Ccm.
  • a driving voltage is applied to the line capacitance Cd and the shielding capacitance Cin_sd.
  • the interline capacitance (Cd) is driven by Vd1 and Vd2, and the shielding capacitance (Cin_sd) is driven by Vcin1 and Vcin2.
  • the voltage Vp at the point P can be obtained by the superposition theory with reference to ⁇ Equation 1> and ⁇ Equation 3>.
  • Figure 13a is the same data as Figure 2a as virtual data for verifying ⁇ Equation 4>.
  • Fig. 2a is the simulation result value for data and Vp2-Vp1 for single driving in which only the interline capacitance (Cd) is driven
  • Fig. 13a is the result value for single driving and the interline capacitance (Cd) and
  • These are the simulation results of Vp2-Vp1 for the case of dual driving in which two capacitances such as shielding capacitance (Cin_sd) are simultaneously driven.
  • the resolution is 1.56mV/bit, and (Resolution) detected at point P in dual driving. If 0.271V (Vp2-Vp1) is detected with a 10-bit ADC with a detection range of 300mV, the resolution is about 0.3mV/bit. have.
  • the capacitance to which the driving voltage is not applied operates as a load capacitance that shares charge by the charge supplied by the capacitance to which the driving voltage is applied, but the driven capacitance is the charge. This is because it operates as a source that supplies do.
  • the driving capacitance increases, the amount of charge sharing in the added object capacitance Cobj increases, thereby improving the sensitivity.
  • the present invention proposes a method for reducing the capacitances located in the denominator of ⁇ Equation 1>, and converts and drives the internal parasitic capacitance (Cprs) to which a driving voltage cannot be applied.
  • a device capable of applying a voltage and applying a driving voltage to the common electrode capacitance (Ccm) is presented.
  • FIG. 13B is a graph showing results of ⁇ Equation 1> and ⁇ Equation 4> calculated based on the data of FIG. 13A.
  • Vp2-Vp1 for single driving based on ⁇ Equation 1> and dual driving based on ⁇ Equation 4> under the same conditions.
  • the common electrode capacitance (Ccm) and internal parasitic capacitance (Cprs) operate as the load capacitance, resulting in a large deviation of Vp2-Vp1, but in the case of dual driving, only the common electrode capacitance (Ccm) It operates with load capacitance and most of the deviations of Vp2-Vp1 occur due to the deviation of the common electrode capacitance (Ccm), so it can be seen that the fluctuation range of Vp2-Vp1 is stable for the common electrode capacitance (Ccm) with relatively small deviation. .
  • Determining the size of the shielding capacitance Cin_sd is mainly the width of the detection signal lines 200-1,210-240,250-1/250-2 inside the semiconductor IC 400, so if the signal line width is adjusted It is possible to set the size of the shielding capacitance by the detection signal lines 200-1,210 to 240,250-1/250-2 almost similarly for each signal line.
  • a signal line having a long length of the detection signal line narrows the line width to a minimum line width to reduce the shielding capacitance Cin_sd, and a signal line with a short length of the detection signal line has a line width. ) to increase the size of the shielding capacitance (Cin_sd).
  • the length of the detection signal line in the semiconductor IC 400 can be calculated, if all detection signal lines are designed and manufactured so that the area multiplied by the signal line width and length is the same, the size of the shielding capacitance (Cin_sd) for each detection signal line is kept constant. It is possible
  • the present invention adjusts the line width of the internal detection signal lines 200-1,210 to 240,250-1/250-2 of the semiconductor IC 400, but the length of the long signal line is larger than that of the short signal line. Therefore, by adjusting the area between the detection signal lines to be similar, the size of the shielding capacitance Cin_sd formed by the detection signal lines 200-1,210 to 240,250-1/250-2 can be similarly generated for each signal line, ⁇ The deviation of (Vp2-Vp1) by Equation 4> is reduced.
  • the upper drawing is an embodiment of a method of applying the driving voltages Vd2 and Vd1 to the interline capacitance Cd
  • the lower drawing is the driving voltage Vcin2 to the shielding capacitance Cin_sd.
  • Vcin1 As an embodiment in which Vcin1 is applied, the driving voltage has the following characteristics.
  • Driving voltage consists of High Voltage and Low Voltage, and a combination of High Voltage and Low Voltage constitutes one Cycle Time.
  • a change in the driving voltage (transition) causes a charge increase or decrease in the driven capacitance, and the voltage fluctuation occurring in the non-driving capacitance can be detected by using the charge sharing phenomenon that occurs in the non-driving capacitance according to the increase or decrease of the charge. have.
  • a different cycle time may be applied depending on the location of the CDA 100 installed in the display device 10 .
  • the line resistance and interline capacitance (Cd) of the CDA signal line 201 located at a distance of the semiconductor IC 400 is the line resistance and interline capacitance of the CDA signal line 203 located at a short distance from the semiconductor IC 400 . Since it is larger than (Cd), more time is required for the signal to be in a stable state (Saturation Status). Therefore, the cycle timer of the driving voltage supplied to the long-distance CDA signal line should be longer than the cycle time supplied to the short-distance CDA.
  • the Cycle Time of Zone A can be applied to the CDA 103 located in the short distance of the semiconductor IC 400, and the Cycle having a width that is twice or three times or more than the Cycle Time of Zone A is located at a distance of the semiconductor IC 400. It can be applied to the CDA 101 .
  • driving with a pulse wave Driving
  • a pulse wave Driving
  • EMC or EMI problems may be caused by voltages with sharp rising or falling edges, such as the 1st, 3rd, or 5th harmonic of the pulse wave. It is desirable to drive gently in the form of sine wave.
  • the driving voltage can be driven as “from Low Voltage to High Voltage” as in the embodiment of ZONE A to ZONE D of FIG. 14, and “from High Voltage to Low Voltage” as in the embodiment of ZONE S of FIG. 14 " can also be driven by However, a low voltage or a high voltage must be simultaneously applied to the capacitance connected to one detection signal line.
  • the line capacitance (Cd) should not be driven with “from Low Voltage to High Voltage” and the shielding capacitance (Cin_sd) should not be driven with “from High Voltage to Low Voltage”.
  • This is to induce a charge sharing phenomenon in the load capacitance, and when voltages of different polarities are simultaneously applied, the amount of increased or decreased charges may be similar, and the charge sharing phenomenon may not be generated.
  • High Voltage and Low Voltage are relative concepts. Since the driving voltage has two states of Low Voltage and High Voltage, it should be understood that one of them is Low Voltage and the other is High Voltage.
  • the first stage driving voltage is a driving voltage supplied first, and a voltage having a difference in voltage level from the second stage driving voltage supplied second stage. For example, if the first stage driving voltage is Low Voltage, the second stage driving voltage is High Voltage, and if the first stage driving voltage is High Voltage, the second stage driving voltage is Low Voltage.
  • the time constant of the CDA signal line installed at a far distance from the display device 10 is greater than the time constant of the local CDA signal line, the time for the signal of the long distance signal line to be saturated and stabilized is longer than that of the local CDA signal line. For this reason, as in ZONE D of FIG. 14 , the application time (Forcing Time) of the second stage driving voltage, High Voltage (Vd2, Vcin2), is longer than that of the first stage driving voltage, Low Voltage (Vd1, Vcin1), which is supplied to a long distance.
  • the length of the first stage driving voltage is long and the length of the second stage driving voltage is short as in Zone C.
  • the phase difference of the second stage driving voltage supplied to the individual capacitances connected to the same detection signal line may occur according to the length of the detection signal line (or the location of the CDA).
  • Vd2 is supplied as the second stage driving voltage to the interline capacitance Cd and Vcin2 is supplied to the shielding capacitance Cin_sd as the second stage driving voltage.
  • the size of the interline capacitance (Cd) of the distant CDA signal line may be greater than the size of the shielding capacitance (Cin_sd) of the same CDA signal line. If the second stage driving voltage is applied to both capacitances at the same time, even after the voltage of the shielding capacitance Cin_sd with a small time constant is first stabilized, the interline capacitance with a large time constant may be in the process of continuously increasing the voltage.
  • the shielding capacitance (Cin_sd) which first reached a stable state, starts to discharge after stabilization, and the discharge continues until the voltage of the inter-line capacitance is stabilized and a signal is detected. Since an error in the signal detected from the detection signal line 202 may occur due to such a discharge, it is preferable to apply the driving voltage later by changing the application timing of the driving voltage applied to the shielding capacitance Cin_sd. ZONE S is a picture that explains these technical ideas. After the second voltage Vd2 in the upper figure is applied, the second stage driving voltage Vcin2 is supplied to the shielding capacitance (Cin_sd) after a time of “ ⁇ ”.
  • the second stage driving voltage of the shielding capacitance is first applied to the signal line in the short distance, and then the second stage driving to the interline capacitance (Cd) A voltage may be applied.
  • the magnitude of the driving voltage supplied to the inter-line capacitance Cd and the magnitude of the driving voltage supplied to the shielding capacitance Cin_sd may be different from each other.
  • FIG. 15 is an embodiment of the present invention in which a driving voltage is applied by the driving unit 420.
  • VG voltage generators
  • Vref2 reference voltage supplied to (Vref1) and VG2.
  • the reference voltages Vref1 and Vref2 are voltages having a precise magnitude generated by a Band Gap Reference (BGR), and the two reference voltages Vref1 and Vref2 may have different voltages.
  • BGR Band Gap Reference
  • the driving voltage is generated by the AMP.
  • the magnitude of the AMP output voltage is determined using the reference voltage quoted from the resistor string, and the current is supplied from the power supply (VDD) supplied to the AMP.
  • VDD power supply
  • a part that is composed of a reference voltage and an AMP and generates a driving voltage is called a Driving Voltage Generator.
  • a driving voltage is generated.
  • Vd1/Vd2 which is the driving voltage of the present invention
  • ADC_top and ADC_btm which are the reference voltages applied to the ADC
  • Vcin1/Vcin2 and DAC_top or DAC_btm which are the DAC reference voltages, are generated in VG2.
  • the voltage drop or damage to parts due to the above-described peak current is prevented by the driving voltages (Vd1/Vd2 and Vcin1/Vcin2) separately generated from the separated Voltage Generator.
  • driving voltages generated by different voltage generators may be used as driving voltages of different capacitances.
  • the driving voltage Vd1/Vd2 generated by VG1 may be used for the line capacitance connected to the same point P, and Vcin1/Vcin2 generated from VG2 may be used for the shielding capacitance.
  • Vp2-Vp1 detected from the detection signal line 200 is 4.615V to 4.886V.
  • OPAMP is used a lot in the process of processing analog signals and outputting them as digital signals through ADC. Sufficient output is not formed.
  • the power of the OPAMP used as a buffer is a 5V single power with 0V as the ground
  • the input signal of the OPAMP is 5V
  • the output voltage should be the same 5V, but 5V is not output and only about 4.5V is output. do. Therefore, in the case of the OPAMP using a single power of 5V even in this device, the voltage of 4.615V to 4.886V in FIG. 13A may not be normally output, but only 4.5V may be output.
  • Vd2-Vd1 or driving voltage (Vcin2-Vcin1) the value of Vp2-Vp1 during dual driving in FIG. 13A is in the range of 4.615 to 4.886V. It can be adjusted so that it can be formed at less than 4.5V.
  • Vd2-Vd1 5V
  • Vcin2-Vcin1 3V
  • Vd1 0V
  • the shielding capacitance driving voltage Vcin2 4V
  • Vcin1 1V.
  • Line-to-line capacitance driving voltages Vd2 and Vd1 can be finely adjusted through the resistance string of VG1 as shown in the embodiment of FIG. It is possible to set the operating point of
  • the high voltage or low voltage of the driving voltage supplied to different capacitances may use the same voltage or different voltages, and use different driving voltages. , it is possible to adjust the position of the voltage being formed.
  • the device of the present invention provides a plurality of power supplies (Voltage Reference) for generating these different driving voltages.
  • the embodiment of Fig. 15, which is a device for generating a driving voltage, is an embodiment using a resistor string, and it is possible to generate a driving voltage in a method different from the method of Fig. 15 .
  • all driving voltages can be independently supplied one by one using a regulator, and there is a method of generating several independent driving voltages using BGR (Band Gap Reference), and amplifying only their current capacity. . Therefore, the method of generating the driving voltage is not limited to the method using the resistor string as in the embodiment of FIG. 15 and various methods may be used.
  • one CDA 100 and the detection signal line 202 connected thereto have a plurality of capacitances, that is, a common electrode capacitance (Ccm), an interline capacitance (Cd), and a shielding capacitance (Cin_sd). It is made or generated, and the present invention drives the detection signal line 202 or an equivalent circuit thereof by driving the interline capacitance (Cd) and the shielding capacitance (Cin_sd) excluding the common electrode capacitance (Ccm) among them.
  • Equation 4> for detecting (Vp2-Vp1) at the P point was derived.
  • one detection signal line 202 can be equalized to a single point P as shown in FIG. 1 or 12, and due to the detection signal line 202, One side of the generated plurality of capacitances, that is, the common electrode capacitance (Ccm), the interline capacitance (Cd), and the shielding capacitance (Cin_sd) is commonly connected in parallel to the point P, except for the common electrode capacitance (Ccm).
  • the process of detecting Vp1, Vp2, or Vp2-Vp1 at point P by applying a driving voltage to the other end of the remaining capacitance has been described.
  • the process of detecting Vp1, detecting Vp2, or detecting Vp2-Vp1 at the point P is also used as another term, “detecting a signal”.
  • ⁇ Equation 4> is to be.
  • Vd1 which determines Vp1
  • Vcin1 is applied to the shielding capacitance, and after waiting a predetermined time until the voltage at point P is stabilized, , when the voltage at point P is detected by the signal detector 410 at this time, it becomes Vp1.
  • Vd2 and Vcin2 are applied to detect Vp2
  • a predetermined time is waited while the signal at point P reaches a saturation state (or a target value), and then the voltage at point P is detected by the signal detector 410 .
  • ⁇ Equation 4> is the difference between the detected Vp1 and Vp2.
  • the object 20 when the object 20 is positioned on the upper surface of the display device 10, whether or not the object 20 appears and the position of the object 20 on the display device 10 is determined by determining the object capacitance (Coordinate). It aims to find out as the amount of change in Cobj).
  • d is a distance between the object 20 and the CDA 100
  • S is an opposing area between the object 20 and the CDA 100 .
  • the factor determining the gap "d" is a protective layer 7 composed of a protective glass or protective film between the CDA 100 and the object 20 and the CDA 100 and the protective layer 7 are bonded to each other.
  • the transparent adhesive such as adhesive and the object 20 do not touch the upper surface of the protective layer 7, it is an air layer.
  • the size of the object capacitance Cobj is based on the opposing area of the object 20 and the CDA 100 , the capacitance Cair formed by the thickness of the air layer and the dielectric constant e of the air, and the thickness and protection of the protective layer Combined capacitance (Cair and Cgls and Cadh) of the capacitance (Cgls) formed by the dielectric constant (e) of the layer element and the capacitance (Cadh) formed based on the thickness of the transparent adhesive and the dielectric constant (e) of the transparent adhesive element ) is determined by
  • This object capacitance Cobj formed on the upper surface of the CDA 100 has one side connected to the point P equivalent to the CDA signal line 200 and the other side connected to Vobj, which is the voltage level of the object. have. If the object 20 is a human finger, the potential Vobj of the object 20 is 0V which is the earth ground, and in the case of the Pen, it is the output voltage of the pen.
  • 12B is an embodiment of the present invention in which a driving voltage is applied to the inter-line capacitance (Cd) and the shielding capacitance (Cin_sd) except for the common electrode capacitance (Ccm).
  • the object capacitance (Cobj) generated by the appearance of an object. It is an embodiment of the present invention for detecting a voltage in the detection signal line 200 when is added. 12B and ⁇ Equation 4>, when the object 20 is a human finger, the electric potential Vobj of the object 20 is constant, and therefore ⁇ Equation 4> becomes ⁇ Equation 5> by the principle of superposition. is induced as
  • ⁇ Equation 4> which is the voltage at the point P when the object 20 is not present, and P when the object 20 is present. It is possible to know the existence of the object 20 or the contact area by knowing the difference between the point voltage ⁇ Equation 5>.
  • ⁇ Equation 6> is defined as ⁇ Equation 4>- ⁇ Equation 5> and is as follows.
  • the difference between ⁇ Equation 4> and ⁇ Equation 5> is the difference in the presence or absence of object capacitance Cobj in the denominator. Therefore, if the change amount of ⁇ Equation 4> is detected based on the value of ⁇ Equation 4>, it is possible to detect the magnitude of the object capacitance Cobj as a voltage.
  • the first detection signal when there is no object is referred to as a "first detection signal”, and when the signal detected by ⁇ Equation 5> when there is an object is referred to as a "second detection signal", the first It is possible to detect the magnitude of the object capacitance Cobj by the difference between the detection signal and the second detection signal.
  • the reference “first detection signal” In order to know the amount of change of the "second detection signal” with respect to the "first detection signal", the reference “first detection signal” must be preserved and recalled, and the difference from the regularly detected second signal must be grasped. 1The detection signal must be recorded and preserved in the memory.
  • 16A to 16D are one embodiment of the present invention related to the use of a differential amplifier, and the differential amplifier is included in the signal detection unit 410 .
  • a differential amplifier is a device that amplifies the difference between the voltage input to the positive input terminal and the voltage input to the negative input terminal, and the amplification factor is determined by the ratio between the feedback resistor and the resistors connected to the positive input terminal. to be. (In this embodiment, the connection of the resistor that determines the amplification factor is omitted)
  • 16A is an embodiment of the present invention relating to a process for extracting a duplicate DAC code identical to a first detection signal.
  • a digital to analog converter (DAC) for outputting an analog voltage is connected to the positive input terminal, and a "first detection signal" is connected to the negative input terminal. Since the first detection signal is detected by the detection signal line 200 , the detection signal line is connected to the negative input terminal of the differential amplifier.
  • the DAC is a device that outputs an analog voltage when a digital code is given. Since the DAC output is connected to the positive input terminal of the differential amplifier, two analog voltages are connected to the differential amplifier, and the differential amplifier has an amplification rate according to the preset resistance ratio. amplifies the voltage difference between the two.
  • Vo which is the output voltage of the differential amplifier, is a voltage according to Equation 7 below.
  • DAC_ini is the initial output value of the DAC and is an arbitrary value. Or, it may be a duplicate DAC value used before. Since the circuit element characteristics of the semiconductor IC 400 are changed according to the change of temperature, the first detection signal detected from the detection signal line is changed frequently, and the duplicated DAC value following the first detection signal must also be changed frequently, so the changed DAC In the case of obtaining a corrected new DAC value by calling the old DAC value stored in the memory for correction of , the DAC value stored in the memory can be used for the purpose of DAC_ini. Since the new DAC value does not differ significantly from the old DAC value, it is possible to extract the new DAC in a short time.
  • the DAC code in which the magnitude of the first detection signal is duplicated for all CDAs 100 is extracted and stored in the memory of the semiconductor IC 400 for each CDA.
  • 17 is an embodiment of the present invention relating to a memory for storing a DAC.
  • the first detection signal detected in all CDAs 100 according to Equation 7 is stored in the memory as a DAC code, and DAC_rxcy stored in the memory is a duplicate detected in the CDA 100 located in the x-row and y-column of FIG. 3 .
  • DAC_r2C1 is the same DAC code as the first detection signal detected by the A1 CDA 100 of FIG. 3 .
  • the first detection signal stored in the form of a duplicated DAC in the memory is called whenever the second detection signal of the corresponding CDA 100 is detected, and the positive or negative input terminal of the differential amplifier according to the embodiment of FIGS. 16B to 16D It is connected to or used in the embodiment of Fig. 16a to obtain the corrected DAC value.
  • 16B is an embodiment of the present invention for a process of detecting an output signal V1 of a differential amplifier using a duplicated DAC.
  • the detection signal line 202 which forms the second detection signal based on ⁇ Equation 5> due to the appearance of an object, is connected, and is connected to the positive input terminal of the duplicated DAC voltage of the first detection signal became
  • the output of the differential amplifier according to the embodiment of FIG. 16B is the same as ⁇ Equation 4> - ⁇ Equation 5> or (first detection signal - second detection signal) V1 voltage to output
  • the transfer function (Transfer Equation) forming the output voltage V1 of the differential amplifier is the following ⁇ Equation 8>.
  • V1 Gain*(DAC_copy-second detection signal)
  • V1 is a value output from the differential amplifier by the difference between the first detection signal DAC_copy and the second detection signal. Since the second detection signal is a signal that changes according to the size of the object capacitance Cobj, in the differential amplifier output V1, only the size of the object capacitance Cobj acts as a variable, and the size of the object capacitance Cobj It is a voltage that changes in magnitude according to
  • 16C is an embodiment of the present invention relating to a method for connecting a plurality of signal lines to one differential amplifier.
  • An embodiment of the present invention uses a DAC to store the first detection signal as digital data in a memory.
  • the DAC is sequentially called from the memory, the output voltage of the called DAC is connected to one input terminal of the differential amplifier, and the detection signal line 202 of the CDA, the master of the duplicated DAC, is sequentially connected to the other input terminal of the differential amplifier.
  • the voltage difference is output in turn.
  • two or more DAC devices can be used, but if a large number of DACs are used, the area of the semiconductor IC 400 increases, and the design and design of a logic circuit for controlling the DAC and Since the configuration is complicated and there is a problem that current consumption increases, one DAC is preferably used.
  • the present invention can use an ADC device having two or more ADCs, but if a large number of ADCs are used, the area of the semiconductor IC 400 increases and the design and configuration of a logic circuit for controlling the ADC is difficult. Since there is a problem of complexity and increased current consumption, preferably only one ADC is used, and the ADC is connected to the output terminal of the differential amplifier and uses the time-sharing method to change the output voltage V1 to a digital code. proceed with processing
  • the DAC Since the DAC outputs only one voltage corresponding to one input code, the DAC is sequentially connected to the differential amplifiers installed as many as the number of columns included in one group, such as reconnected to the next differential amplifier after processing in one differential amplifier is completed. Connected.
  • the ADC moves in the same way as the DAC and is sequentially connected to a plurality of differential amplifiers in the same way as the DAC.
  • V1 When V1 is sequentially output from the plurality of differential amplifiers, the voltage V1 is converted to a digital value by processing of the ADC and temporarily stored in a memory, and necessary information is extracted by the CPU 460 .
  • processing is performed in the second column group. If a third or fourth group exists, processing of all groups is sequentially performed according to a predefined order.
  • An embodiment of the second method is a method in which one differential amplifier is used for each column group and all detection signal lines of the column group are connected to one differential amplifier. Since the number of differential amplifiers is required only as many as the number of groups, there are advantages in terms of current consumption and layout as the number of differential amplifiers decreases compared to the embodiment of the first method.
  • the AMP input signal line selection unit 450-2 of FIG. 16C is a switch that selects one of the detection signal lines input to the differential amplifier. Since it is assumed that there are 10 columns in one group, 10 detection signal lines are input to the differential amplifier, and the AMP input signal line selection unit 450- Only one of the switches in 2) is selectively turned on. When the other switches except the turned-on switch are turned off, the duplicate DAC of the CDA 100 connected to the turned-on switch is called from memory and connected to the differential amplifier. Processing is performed by the ADC.
  • the third method embodiment is a method in which a detection signal line for each column output from each group uses one differential amplifier in common, and is an embodiment in which only one differential amplifier is used.
  • the Loader 450 is installed for each column group, and the signal lines output from each Loader installed in a plurality of groups are connected to the same output components to operate as one Loader 450, and the Loader 450 of the column group that requires processing. ), it is possible to process all CDAs with one differential amplifier.
  • the output of the loader is connected to the display device 10 It is input to the AMP input signal detection unit 430-2 through the connection member 300 . Since the detection signal lines 202 as many as the number of the plurality of columns constituting the column group are input and output to the Loader 450 , the output of the Loader 300 is transmitted to the AMP input input detection unit through the connection member 300 .
  • the number of signal lines is at least as much as the number of columns included in the column group.
  • the number of columns in the column group is about 10, and there are about 10 signal lines for the output and driving voltage of the semiconductor IC 400 input to the decoder 436 for the detection/drive switch group 437 .
  • the number of pads of the junction part 301 of the connection member 300 connected to the semiconductor IC 400 and the display device 10 through the connection member 300 is about 20, so that the connection member 300 ) is also narrowed, so the form of the module in which the device is installed on the display device 10 is simplified, and it is better to simply install the junction part 301 in the left or right corner where there is no output of the source IC of the display device. It is possible.
  • FIG. 18A is an embodiment of the present invention in which the number of detection signal lines output from a plurality of loaders 450-1 and 450-2 is reduced in order to use one differential amplifier
  • FIG. 18B is a diagram used in FIG. 18A. It is an embodiment of the device of the present invention for signal flow between elements. Hereinafter, an embodiment using only one differential amplifier 430-1 and a signal flow between various components will be described with reference to FIGS. 18A and 18B.
  • 20 columns were divided into two groups, such as a left group and a right group, and a group including 10 columns from COL1 to COL10 on the left was called Group1, and 10 columns from COL11 to COL20 on the right. This included group was called Group2.
  • 25 CDAs 100 and 25 CDA signal lines 200 connected to each CDA are installed in one column, such as from the distant No. 1 CDA to the near 25 CDA.
  • the object capacitance Cobj in the selected CDA 100 is detected by sequentially selecting the CDA according to a preset order among 25 CDAs included in one column.
  • the position (number) of the detection CDA 100 selected in each column may be different for each column, but preferably the position of the detection CDA 100 selected in each column is the same, so that the same row in one group All of the CDAs 100 of , operate as detection CDAs.
  • a detection signal line 202 connected to one detection CDA and a plurality of driving signal lines 201 adjacent to the detection signal line are selected, the detection CDA detects an object, and a driving voltage is applied to the driving signal line.
  • nth detection signal line When the nth detection signal line is selected, one pair or a plurality of driving signal line pairs may be selected. When the n-th detection signal line and the pair of drive signal lines are selected, a pair of [(n-1), (n+1)] is selected for the drive signal line.
  • the CDA in the 10th row is the detection CDA
  • three pairs of detection signal lines are selected, and the row numbers of the three pairs of detection signal lines is (9,11)/(8,12)/(7,13).
  • the CDA in a row at another location may be processed by a preset method.
  • the first group is processed in the 10th row
  • the second group is processed in the first row
  • the third group is processed in the 5th row
  • the fourth group may be processed in the first row.
  • FIG. 18A The embodiment of FIG. 18A is divided into two groups, and it is assumed that the processing of the right group proceeds after the processing of the left group proceeds, and that the processing proceeds in the CDA 100 located in the same row of all columns. .
  • processing of the n-th row when the processing of the n-th row is completed, the processing of the n+1-th row proceeds, and then the processing of the n+2-th row (not shown) proceeds until the last row or a preset row. proceeds
  • processing can be performed in a plurality of groups at the same time, there are problems such as inrush current during driving, discharge in the detection signal line, or increase of ADC or DAC.
  • processing is performed in the next group. The processing should proceed in only one group, such as in progress. In the embodiment of Fig. 18, it is assumed that processing proceeds in Group2 after processing in Group1.
  • the detection CDA 102 may be selected even in one column. For example, only odd-numbered CDAs may be processed, and only even-numbered CDAs may be processed.
  • Partially scanning the CDA rather than scanning the entire CDA is for determining only the presence or absence of an object, and since the scan time is shortened, current consumption is reduced. If an object is detected, the entire CDA is scanned to obtain precise positional coordinates of the object.
  • SG1 and SG2 of FIG. 18A numbers are group numbers, and SG1,1-1 means switch group 1 of column 1 of group 1.
  • One of the plurality of switch groups is a detection switch group 437-1 for selecting a detection signal line, and the other is a driving switch group 437-2.
  • the central switch group is assumed to be the detection switch group 437-1
  • the left and right switch groups are assumed to be the driving switch group 437-2.
  • All CDAs included in one column are input to all switch groups of the corresponding column, and one is output for each switch group.
  • 25 CDA 100 and 25 CDA signal lines 200 included in one column are input to all three switch groups.
  • One CDA signal line 200 is connected to each input terminal of the internal switch 438 , and one internal switch 438 is turned on for each switch group to output one CDA signal line for each switch group 437 .
  • the internal switch 438 is the same as the switching element for outputting pixel data of the display device 10 . It is preferable to use a device.
  • the switching device for outputting pixel data of the display device 10 is turned on or off by an on/off control signal output from the Gate Drive IC of the display device 10 , and is output from the Source Drive IC of the display device 10 . It is an element that transfers the pixel information to the pixel, and the internal switch 438 also performs the same function.
  • the internal switch 438 included in the switch group 437 of the present invention is manufactured using the same mask in the process of manufacturing the pixel switching element of the display device 10, the internal switch 438 without a separate process ) is possible to manufacture.
  • the turn-on and turn-off voltages used for the internal switch 438 are the turn-on and turn-off voltages output from the Gate Drive IC of the display device. can be used, if the output of the decoder 436 of the present invention is set to be the same as the output voltage of the Gate Drive IC, it is possible to stably turn on or turn off the internal switch 438 .
  • the level of the signal output from the decoder is preferably the same as the high and low voltages output from the Gate Drive IC of the display device 10 .
  • the switching device used in the decoder 436 is preferably the same switching device used in the Gate Drive IC, and the same process as the manufacturing process of the switching device of the Gate Drive IC. It is preferable to be prepared by
  • the decoder 436 has High and Low voltages used in the Gate Drive IC of the display device 10 .
  • a voltage equal to the voltage must be supplied.
  • the high voltage used in the gate drive IC is connected to the source terminal of the CMOS, and the low voltage used in the gate drive IC is applied to the drain terminal of the CMOS.
  • the one gate drive IC used in the display device 10 outputs a turn-on voltage of only one output among hundreds of outputs, and the remaining outputs are turn-off voltages.
  • the decoder 436 of the present invention only one output among dozens of outputs is a turn-on voltage that turns on the internal switch 438 , and the rest is a turn-off voltage of the internal switch 438 .
  • the turn-on voltage is output among 25 decoders 436 outputs (G0 to G24).
  • the output line number (Output Line Address) to be used is indicated by "Gn" in the decoder out of FIG. 18B.
  • Decoder out is "Gn"
  • Decoder out is "Gn"
  • the voltage output from the nth line among 25 decoder outputs is the turn-on voltage.
  • the turn-on voltage of the switching device 438 made of NMOS is High Voltage
  • the turn-on voltage of the switching device 438 made of PMOS is Low Voltage. Accordingly, one turn-on voltage output from the decoder 436 may be a high voltage or a low voltage.
  • the input control signal for controlling the output of the decoder 436 is output from the CPU 460 or the logic unit of the semiconductor IC 400 and is input to the decoder 436 . If the decoder 436 is installed in the display device 10, since the decoder 436 may not be controlled with the High and Low levels output from the semiconductor IC 400, the level output from the semiconductor IC 400 is The level shifter 439 installed inside the display device 10 is changed to High and Low Levels of the switching device used in the display device 10 . The high voltage output from the semiconductor IC 400 by the level shifter 439 is changed to the high level of the switching device used in the display device 10 , and the low level output of the semiconductor IC 400 is displayed It is changed to the Low Level of the device switching element.
  • the low voltage 0V output from the semiconductor IC 400 is changed to -6V, which is the low level voltage of the switching device used in the display device 10 in the level shifter 439, and the semiconductor IC 3V, which is a high level voltage output from 400 , is changed to 10V, which is a high level voltage of a switching device used in the display device 10 .
  • the switch group 437 of FIG. 18A requires 25 decoder outputs, 5 decoder input control signals are required, and the number n of input control signals is determined so that the number of signals output from the decoder does not exceed 2 n . .
  • the input control signal input to the decoder 436 may be replaced with two signals.
  • a shift register type circuit is used in the gate drive IC of the display device 10, and the shift register is an element that outputs only one signal among a plurality of output signals based on two input signals as high.
  • the shift register consists of two signal lines: Start Clock and Clock, and when a High signal is given to Start Clock, the first output signal of the Shift Register (G0 ) is output as High, and after that, even if “Start Clock” remains Low, whenever “Clock” becomes High, the output of the Shift Register is sequentially output as High.
  • G0 becomes High first, then G1 output becomes Hi, and thereafter, High is sequentially output from G2 to the last signal.
  • the T-Con outside the display device 10 is If the Start Clock is set to High and 256 Clocks are applied, only one of the 256 Shift Register outputs from G0 to G255 outputs a High signal sequentially. If the switch turn-on signal used in the display device is a Low signal, it is possible to change the state by adding an Inverter to all signals output from the Gate IC.
  • the output of the decoder 436 can also be applied in the same manner as in the embodiment of the shift register of the Gate Drive IC of the display device 10, so that the decoder 426 is the It is designed with a structure and has two input control signals, Start Clock and Clock, and output signal lines as many as the number of CDAs included in the column. In addition, a high voltage is sequentially output to one of the output signal lines by the start clock and clock logic.
  • the Gate Drive IC is installed on the left or right side of the display device 10 and may be composed of a switching device used for LCD or OLED. In this case, the decoder circuit may have the same configuration as the shift register circuit applied to the gate drive IC of the display device, and the decoder circuit may be manufactured in the same process using the same mask when the gate drive IC of the display device is manufactured. do.
  • the driving switch group when the output of the detection switch group 437-1 is CDAn, that is, when the n-th CDA is selected from the detection switch group 437-1, the driving switch group is the same as in the embodiment of Fig. 7D. It is assumed that the driving signal line selected in 3 is a driving signal line corresponding to the CDA(n+1)-th, and the driving signal line selected in the driving switch group 1 is a driving signal line corresponding to the CDA(n-1)-th. In addition, in the embodiment of Figs. 18A and 18B, it is assumed that the Row processed in Group1 is processed in the same way in Group2.
  • the detection signal line 210 of the column 1 selected from the detection switch group 437-1 by the on/off control signal of the decoder 436 is input to the first group Loader 450-1, and the columns 2 (COL2) to The column detection signal lines selected one by one in the column 10 (COL10) are also input to the first group loader 450-1. Similarly in Group2, the detection signal lines selected one by one from the detection switch group 437-1 in the column 11 (COL11) to the column 20 (COL20) are input to the second group loader 450-2.
  • the loader 450 is a device of the present invention having a characteristic in which an input signal is output as it is, and has a characteristic in which all input signals are simultaneously output when the control signal "LD" is in the Enable state.
  • the loader 450 is composed of a combination of switches and has a characteristic of outputting the magnitude of the input signal without loss. Since these characteristics are the same as the TFT or OLED switching element of LCD, when the loader is installed in the display device, it is preferable to use the same switch used in the display device as the switch used for the loader 450, and the switch of the display device is manufactured If the same mask is used in the manufacturing process, the same characteristics as the display device can be secured and the manufacturing cost can be reduced.
  • the “LD” signal which is a control signal of the loader 450 provided from the semiconductor IC 400 , is also suitable for the on/off characteristics of the switching device used in the loader 450 . It is changed in the level shifter 439 so as to be connected to the "LD" terminal of the loader 450 .
  • the switch used for the loader 450 and the switch used for the decoder are the same switch, the Hi and Low Levels of the "LD" and decoder 436 input signals that have passed the Level Shift are the same.
  • the Loader 450 of FIG. 18A has 10 output elements, from out1 to out10. In one embodiment of the present invention, the same output components output from the Loader are connected to each other. 18A , out1 of the first group loader 450-1 is connected to out1 of the second group loader 450-2, and out2 of the first group loader 450-1 is the second The output component of the first group Loader and the output component of the second group Loader are connected to each other, such as being connected to out2 of the group Loader 450-2.
  • the signal is output only from the Enable Loader 450 and the other Loader 450 Since all of their switches are turned off, there is no interference between the detection signal lines.
  • the CDA 100 of the same row in Group 1 and Group 2 is selected by the output of the same decoder 436, and the first group Loader 450-1 and It is input to the second group loader (450-2), but at first, only “LD1” of the first group loader (450-1) is in the enabled state, so all the input signals of the first group loader (450-1) are output, but The input signals of the 2nd group Loader 450-2 cannot be output because "LD2" is in the Disabled state, so the signals of the same output component of the 2nd group Loader 450-2 affect the 1st group Loader 450-1.
  • a plurality of driving signal lines selected like the detection signal lines in one column are interconnected to apply the same driving voltage, and for the simplification of the driving unit 420, all of the driving signal lines in the other columns in the same group are also connected to the driving unit 420.
  • the column 1 driving signal line 210-1 of FIG. 18A interconnects two driving signal lines output from the driving switch group 1 and the driving switch group 3, and all of these driving signal lines of the group 1 are connected and have the name G1_Vd.
  • One driving signal line was connected to the driving unit 420 , and all driving signal lines of group 2 were connected to the driving unit 420 by one driving signal line named G2_Vd.
  • the driving voltage is applied only to the group 1 and the driving voltage is not applied to the group 2, which is the group in which the processing is not performed.
  • the driving unit has three states: high voltage (Vd2), low voltage (Vd1), and Hi-z.
  • a driving voltage is sometimes applied to a driving signal line of a group that is not processed.
  • the group 1 driving voltage G1_Vd and the group 2 driving voltage G2_Vd of FIG. 18B have the same driving voltage, and G1_Vd and G2_Vd may be interconnected in the driving unit 420 .
  • the first stage driving voltage Vd1 is applied through G1_Vd for applying the group 1 driving voltage together with the reset voltage to be described later, and the time for applying the predetermined reset voltage has elapsed. After this, the reset voltage is cut off, and thereafter, the second stage driving voltage Vd2 is applied.
  • the driving voltage of the group 2 maintains the Hi-z state, but a driving voltage having the same type as the driving voltage of the group 1 may be applied, Vd1 may be applied, or Vd2 may be applied.
  • the AMP input signal line selection unit 430-2 when a predetermined time elapses after the second stage driving voltage, the High voltage, is applied, the AMP input signal line selection unit 430-2 outputs the input signals one by one in a predetermined order.
  • "Select" for controlling the AMP input signal line selection unit 430-2 is a signal for selecting and outputting one of the 10 input signals, and selects one of the 10 input signals according to the logic of the 4 signal lines.
  • a HEX code is input, and an output signal is determined according to the inputted HEX code. For example, if the HEX code of the input Select signal is 0H, the signal of the first input signal line “in1” is output.
  • Block1 The signal output from the AMP input signal line selection unit 430-2 passes through "Block1".
  • Block1 may be a low-pass filter (LPF), an analog buffer, an amplifier, a switch, etc.
  • LPF low-pass filter
  • the output of the AMP input signal line selection unit may be directly connected to the input of the differential amplifier without passing through Block 1.
  • the given code such as 0H or 1H of the DAC is the address of the duplicate DAC stored in the memory.
  • the difference in voltage with the voltage is amplified by the differential amplifier and output.
  • Block 2 is also a circuit product composed of filters, amplifiers, buffers, or elements such as OPAMP or CMOS, like Block 1, and the signal passing through Block 2 is processed by the ADC and stored in the memory. .
  • the first group loader 450-1 is disabled by LD1, and an enable signal is applied to LD2 of the second group loader 450-1 for group 2 processing.
  • the signals from column 11 to column 20 of group 2 are detected through the same process as in group 1, but since the location of the CDA is different, the address of the DAC stored in the memory is different.
  • the address of the DAC corresponding to the nth CDA in the 11th column is set as AH (11th), and the final DAC address is set as 13H, which is the 20th.
  • the G(n+1) output of the decoder 436 is the output voltage of the turned-on state, and thus the detection switch group 437-1) CDA(n+1) is selected in , and CDAn and CDA(n+2) are selected in the drive switch group.
  • a driving voltage is applied to the driving signal line and the LD signal of the Loader 450 is controlled for each group to be processed, the AMP input signal line selector 430-2 sequentially selects the output signal, and the duplicate DAC is also stored in the memory.
  • the process of sequentially calling, detecting the difference between the first signal and the second signal using a differential amplifier, converting it into a digital code through the ADC, and storing it in the memory is continuously repeated.
  • the output of the decoder 436 supplied to each column is laid out in the horizontal direction, and the first group loader 450-1 and the second group loader 450-2 are output. Connection lines for each output component are also laid out in the horizontal direction.
  • the signal lines output from the loader 450 and connected to the AMP input signal line selection unit 430-2 are laid out in the longitudinal direction.
  • Decoder 436 or switch group 437 or Loader 450 or Level Shifter 439 or AMP input signal line selector 430-2 are the components of this device, such as the display device 10
  • the wiring for the pixel data of the display device 10 and the gate signal lines should not interfere with the wiring, so the wiring should be done carefully.
  • Signal lines for transferring pixel data of the display device 10 are mainly wired using source metal in the longitudinal direction, and gate signal lines are mostly laid out in the horizontal direction, and gate metal on a different layer from the source metal is used. , to avoid interference with pixel data signal lines using source metal.
  • the signal line laid out in the horizontal direction uses the metal used for the gate signal line, but preferably the gate metal is used, and the signal line laid out in the vertical direction uses the same layout as the vertical direction layout of the pixel data transfer signal line.
  • source metal is used. In the place where the wiring in the longitudinal direction and the wiring in the lateral direction meet, connect the source metal and the gate metal using a short point.
  • the output of the decoder 436 delivered to all switch groups uses a gate metal to avoid interference with the pixel signal line
  • the connection signal line for each output component of the loader also uses a lateral gate metal to avoid the pixel signal line. Avoid interference with
  • the plurality of signal lines output from the loader and input to the AMP input signal line selection unit 430-2 preferably use metal or source metal in the vertical direction to avoid interference with the gate metal of the pixel switching element in the horizontal direction.
  • the AMP input signal line selection unit 430-2 is located in the display device 10, since there is only one detection signal line input to the differential amplifier 430-1 of the semiconductor IC 400, the signal line input Pin 401 ) is greatly reduced, so that the size of the semiconductor IC 400 is further reduced, and at least it does not belong to the Pad Limit in which the size of the semiconductor IC is determined by the number of pads.
  • the performance of the device is further improved, such as a problem caused by the deviation of the shielding capacitance Cin_sd according to the difference in the length of each detection signal described above, and wiring is simplified.
  • all elements in the path from the CDA 100 to the AMP input signal line detection unit 430-2 are installed in the display device 10 to improve the performance of the device, and these elements are ), a switch group 437 and a loader 450 and an AMP input signal line selector 430-2, a level shifter 439 and a decoder 436 connected to the CDA signal line installed in the .
  • These elements are installed on one side of the display device 10, and it is possible to be positioned between the source signal lines so as not to overlap the source signal line or the corner portion of the display device where there is no output line of the source drive IC of the display device. It can also be installed in an area where there is no gate signal line to avoid interference with the gate signal line output from the gate IC.
  • BM Black Matrix
  • the source data line or gate driving line is located in the area where the screen of the display device is displayed, or it may be installed in the invisible area of the screen where the image is not displayed.
  • Some display devices 10 fold the screen once in an “In Folding” method in which the screen is not visible, or fold the screen by using “Out Folding” in which the screen is folded once so that the screen comes out.
  • Some display devices fold the screen twice in the Z-style, which is a mixture of in-folding and out-folding methods, so that it looks as if three displays are stacked.
  • the display device on the outside of the folding screen operates as a sub display to display the time or to display the time of the other party when an incoming call is received. It serves to display information, etc.
  • the Loader 450 is Only the loader of the group in which the CDA 100 installed in the display device used as the sub display is installed is activated, and the driving voltage is applied only to the CDA 100 used in the display device 10 used as the sub display to detect the object signal. Accordingly, since only a part of the CDA 100 and the device operates, current consumption is reduced.
  • the signal that the screen is folded is received from the external Host CPU, and only when the screen is folded, the object is detected only in the sub display.
  • Fig. 16D is an embodiment of the present invention relating to a method for connecting S&H to a detection signal line, which solves the problem of discharge.
  • S&H is responsible for preserving the stored signal. Therefore, for all detection signal lines 202 input to the AMP input signal line selection unit 430-2, S&H is used to store (Sampling) the signal formed on the detection signal line 202 as shown in FIG. 16D and prevent discharge ( Hold), since the detection signal line waiting for processing in the AMP input signal line selector 430-2 does not generate discharge, stable signal detection is possible.
  • the CPU 460 analyzes the digital code transmitted from the ADC to 1) determine whether the object appears or not, 2) calculate the position of the object in the display device, that is, the coordinates of the object, or 3) the relationship between the object and the CDA 200 . The distance is calculated and transmitted to a host outside the device, not shown.
  • the first stage driving voltages Vd1 and Vcin1 in ZONE A to ZONE D are lower voltage than the second stage driving voltages Vd2 or Vcin2. For this reason, the magnitude of (Vd2-Vd1) or (Vcin2-Vcin1) in ⁇ Equation 4> has a positive value.
  • the size of ⁇ Equation 5> with the object capacitance (Cobj) term added to the denominator is always smaller than that of ⁇ Equation 4>.
  • the magnitude of the output value must always be positive.
  • the detection signal line 202 having the information of ⁇ Equation 5>, which is equal to or smaller than the value, should be connected to the negative input terminal of the differential amplifier.
  • ZONE S of FIG. 14 is an embodiment in which the first stage driving voltage is High Voltage (Vd2) and the second stage driving voltage is Low Voltage (Vd1).
  • (Vd1-Vd2) in ⁇ Equation 9> is a negative value
  • (Vcin1-Vcin2) is also a negative value.
  • the first detection signal and the second detection signal in Equation 9 have negative values. Since a negative signal should not be connected to a differential amplifier using a single power source with 0V as the ground, a high voltage reset voltage is applied to the detection signal line 202 in advance to apply the first stage driving voltage to the potential of the detection signal line. to be the reset voltage of High Voltage.
  • the first detection voltage value of ⁇ Equation 9> is -4V
  • the first detection voltage is 1V (5V-4V) by resetting the detection signal line to Vd2 (eg, 5V), which is a reset voltage in advance. goes
  • the magnitude of the absolute value of the second detection signal in ⁇ Equation 9> is equal to or smaller than the absolute value of the first detection signal in ⁇ Equation 9>, when the reset voltage is 5V, the magnitude of the second detection signal is 1V or greater than 1V.
  • the calculation result indicates that the magnitude of the second detection signal is equal to or greater than that of the first detection signal when the first stage driving voltage is high voltage and the second stage driving voltage is low voltage. Therefore, in a differential amplifier using a single power source, when the first stage driving voltage is High Voltage and the second stage driving voltage is Low Voltage, in order to maintain the output of the differential amplifier as a positive value, the detection signal line 202 should be connected to the positive input terminal of the differential amplifier, and the duplicated DAC should be connected to the negative input terminal.
  • FIGS. 16A and 16B are a connection method of the DAC and the detection signal line when the first stage driving voltage is Low and the second stage driving voltage is High
  • FIGS. 16C and 16D are the first stage driving voltages High and This is the connection method of the DAC and the detection signal line when the second stage driving voltage is Low.
  • the method of connecting the detection signal line 202 and the DAC to the differential amplifier varies according to the height of the first stage driving voltage and the second stage driving voltage.
  • the detection signal line 202 is connected to the negative input terminal of the differential amplifier and the DAC is connected to the positive input terminal, the first stage driving voltage is High Voltage, and
  • the detection signal line 202 is connected to the positive input terminal of the differential amplifier and the DAC is connected to the negative input terminal.
  • the first stage driving voltage is Low Voltage and the second stage driving voltage is High Voltage, or ZONE S
  • the first stage driving voltage is High Voltage and the second stage driving voltage is Low. If a method in which the magnitudes of the first-stage driving voltage and the second-stage driving voltage are always constant is defined as "one-direction driving", the object detection method by unidirectional driving requires a lot of time.
  • the detection signal line 202 It takes time for the reset voltage to reach the target value due to the line resistance of , and the capacitance connected in parallel to the detection signal line 202 .
  • the voltage detected from the capacitance is 95% of the input voltage. It is desirable to use the voltage of the capacitance after waiting for about three times the time.
  • the time constant R*C is 16us, and three times the time constant is 48us. This means that after applying the reset voltage to the detection signal line, it is necessary to wait 48us until the target value (reset voltage).
  • the second stage driving voltage is applied to the capacitance of the detection signal line having a line resistance of 400Kohm and a capacitance of 40pF, and almost the same 48us time must be waited to extract the second detection signal.
  • All of the driving methods of ZONE A to ZONE S in FIG. 14 are a one-direction driving method, and the bidirectional driving method is a mixture of the unidirectional driving method of ZONE A to ZONE D in FIG. 14 and the unidirectional driving method of ZONE S.
  • Bidirectional driving is the same as in the case of unidirectional driving of ZONE A to ZONE D, after 96us, after detecting the signal from the differential amplifier using ADC, the second stage driving voltage is applied and the state of the P point maintaining the high state. Like ZONE S, it is assumed that the first stage driving voltage in the high state has already been applied, and the reset voltage is also applied as a high voltage.
  • the state by the second stage driving voltage is reused as the state in which the first stage driving voltage is already applied, and because it is used as a condition for applying a reset voltage of the same high or low state as the first stage driving voltage, The time required for charging the reset voltage is reduced, thereby reducing the overall processing time.
  • the magnitudes of the first stage driving voltage and the second stage driving voltage alternate between the Low Voltage and the High Voltage in turn whenever a driving voltage is applied.
  • the reset voltage is applied according to the potential of the first stage driving voltage. For example, if the first stage driving voltage is Low Voltage, the reset voltage is also Low Voltage, and if the first stage driving voltage is High Voltage, the reset voltage is also High Voltage.
  • Low Voltage and High Voltage mean high and low in two voltages of the first stage driving voltage and the second stage driving voltage, and meaning the high and low among the two reset voltages.
  • the magnitude of the first stage driving voltage applied to the capacitance connected to the detection signal line sequentially alternates the Low Voltage and the High Voltage whenever the driving voltage is applied.
  • a reset voltage is applied to the detection signal line 202, and the reset voltage at this time is, if the first stage driving voltage is Low Voltage, the reset voltage is also Low Voltage, and if the first stage driving voltage is High Voltage, the reset voltage is reset. The voltage is also high voltage.
  • the voltage range of the DAC that replicates the first detection signal must also be managed by being divided into a high voltage area and a low voltage area.
  • a method of outputting a Low Voltage DAC voltage and a High Voltage DAC voltage using one DAC device and a method of outputting a Low Voltage DAC voltage and a High Voltage DAC voltage using two DAC devices can be used to respectively handle the Low Voltage DAC area and the High Voltage DAC area.
  • the following embodiment is an embodiment of outputting a low voltage region DAC voltage and a high voltage region DAC voltage using one DAC.
  • one DAC covers the entire low voltage and high voltage regions, but this embodiment has a problem in that the resolution of the DAC is significantly reduced. For example, when the range of 0 ⁇ 5V is covered with a 10-bit DAC, the resolution of the DAC is 5mV/bit, which is significantly lower than the resolution described above.
  • the two-stage driving voltage, Vd2 0V
  • the reset voltage is 5V
  • the detection range is about 0.3V.
  • DAC_top 4.9V
  • the present invention stores the DAC value of the low voltage region and the DAC value of the high voltage region in memories of different regions.
  • the DAC value of the low voltage region of the memory is called and used, and when detecting a signal in the high voltage region, the DAC value of the high voltage region of the memory is called and used.
  • the DAC bias voltage when the detection signal range is Low Voltage, the DAC bias voltage is Low Voltage, and when the detection signal range is High Voltage, the DAC bias voltage is High. Voltage is used.
  • one DAC when two DACs are used, one DAC always operates as a dedicated DAC in the high voltage area, and the other DAC is used exclusively when the detection signal is low voltage.
  • the differential amplifier outputs only the difference between the first detection signal and the second detection signal regardless of whether the drive is unidirectional or bidirectional, the output of the differential amplifier is the same regardless of whether the differential amplifier is unidirectional or bidirectional. Only one ADC that detects the output of
  • connection method of the DAC and the detection signal line in the differential amplifier must also be changed in the connection method of the differential amplifier according to the change in the driving voltage.
  • 19 is an embodiment of the present invention for a method for connecting a DAC and a signal line of a differential amplifier.
  • the object signal is detected at High Voltage.
  • the analog voltage of the cloned DAC is connected to the positive input terminal of the differential amplifier and the detection signal line is It should be connected to the negative input terminal of the differential amplifier. This is a connection line indicated by the Red Line in FIG. 19 and is implemented by turning on the switch 1 (SW1) and the switch 3 (SW3) by the enable signal applied to the on/off terminals of the switch 1 (SW1) and the switch 3 (SW3).
  • High Voltage is used for the bias voltage of DAC.
  • the analog voltage of the cloned DAC is connected to the negative input terminal of the differential amplifier, and the detection signal line is the differential amplifier. It should be connected to the positive input terminal of This is a connection line connected to SW1 and SW3 of FIG. 19, and SW2 and SW4 are turned on by the enable signal applied to the on/off terminals of SW2 and SW4 and implemented. Also, low voltage is applied to the bias voltage of the DAC.
  • the DAC output voltage for detecting the object signal is connected to the positive input terminal of the differential amplifier during bidirectional driving, and when the second stage driving voltage is Low Voltage, the DAC output voltage is It is connected to the negative input terminal of the differential amplifier.
  • the detection signal line 202 is connected to the other terminal to which the DAC output voltage is not connected.
  • the enable signal connected to the on/off control terminals of SW1 to SW4 is turned on or off by the control operation of the CPU 460 or the logic unit of the semiconductor IC.
  • a method of driving a single capacitor and an improvement in the case of driving a dual capacitor of the present invention are as follows.
  • the Min ⁇ Max of (Vp2-Vp1) is 1.429V, and an ADC to which a bias voltage of at least 1.5V is applied should be used.
  • the resolution is about 1.5mV/bit.
  • an ADC to which a bias voltage of 0.3V is applied can be used as 0.271V, and the resolution at this time is 0.5mV/bit.
  • the voltage detected by the differential amplifier in the case of single driving is 16mV. This is about 10.6 code considering the resolution of 1.5 mV/bit. This is a sensitivity equivalent to about 1% of the total resolution, and considering that the range of general noise is 2% to 3%, it is unsuitable for use as a signal.
  • the voltage detected by the differential amplifier is 21mV, which is 42 codes considering the resolution of 0.5mV/bit. This is a 4 times increase in sensitivity compared to single driving, and the sensitivity corresponds to about 4% of the total resolution, which is suitable for use as a signal.
  • the method of driving a plurality of capacitances including the shielding capacitance (Cin_sd) of the present invention is not affected by noise caused by interference with "other signal lines", and the dummy ( It is effective to increase the sensitivity of the detection signal by at least 4 times by modifying and driving the internal capacitance, which acts only as a dummy and has an adverse effect on spreading the distribution of the detection signal.
  • the driving voltage is not applied only to the common electrode capacitance Ccm among the components of the denominator constituting the first voltage before the object 20 appears. If a driving voltage is also applied to the Ccm driving layer 6, the (Vp2-Vp1) voltage detected by ⁇ Equation 4> for dual driving shows a more stable deviation. 1> is the same as
  • the magnitude of the first detection signal of the detection signal line should always be constant. If, for any reason, the magnitude of the first detection signal of any CDA 100 changes frequently, it is impossible to configure the apparatus of the present invention.
  • the detection signal line 202 that is, the potential of the point P at the point in time when the first stage driving voltage of the driving voltage is applied. should always be constant. In order to always keep the potential of the P point constant, the same known voltage is applied to the P point to always maintain the same potential of the P point.
  • 20 is an embodiment of the present invention in which a reset voltage is applied to a detection signal line.
  • reset switch 1 (Reset SW1) and Reset SW2 are switches for applying a reset voltage, and one side of the reset switch is connected to the driving voltage and the other side is the P point, that is, CDA. It is connected to the signal line 200 .
  • the reset switch 1 is connected to the line capacitance (Cd) driving voltage, and the reset switch 2 is connected to the shielding capacitance (Cin_sd).
  • Cd line capacitance
  • Cin_sd shielding capacitance
  • the reset switch 1 when the first stage driving voltage is applied, the reset switch 1 is turned on and the first stage driving voltage Vd1 or Vd2 is applied to the detection signal line 202 .
  • the driving voltage is operated according to the type of ZONE A to ZONE D in FIG. 14 , a low voltage of Vd1 is applied to the detection signal line 202 when the first stage driving voltage is applied, and the point P is the voltage of Vd1.
  • the reset voltage is an embodiment to which the low voltage Vd1 voltage is applied, and the application of the reset voltage must be stopped before the second stage driving voltage is applied, and for this purpose, the reset switch 1 is turned off. After that, when the second stage driving voltage is applied and a predetermined time elapses, the voltage based on Equation 6 is detected in the differential amplifier.
  • ⁇ Equation 4> is an equation assuming that the initial voltage of the P point is 0V, and if the P point is charged with a reset voltage having a magnitude of Vd1 instead of 0V, ⁇ Equation 4> is expressed as in the following ⁇ Equation 10> do.
  • the first stage driving voltage is used as the reset voltage
  • the reset voltage is applied by turning on the reset switch existing between the first stage driving voltage and the detection signal line 202 and is reset before the second stage driving voltage is applied.
  • the switch is turned off to stop applying the reset voltage.
  • a reset voltage of the same magnitude is supplied to detection signal lines of all columns in a group in which processing is performed to detect an object among a plurality of groups consisting of a set of one column consisting of a plurality of CDAs 100 . .
  • Vd2 High Voltage
  • Vd1 low voltage
  • the differential amplifier detects only the difference between the first detection signal and the second detection signal, the voltage output from the differential amplifier by ⁇ Equation 10> and ⁇ Equation 12> when the reset voltage is applied is ⁇ Equation 6> and same.
  • Equation 13 the second detection signal when the high reset voltage is applied based on Equation 11 is Equation 13 below.
  • the object capacitance ( Cobj), the output voltage V1 of the differential amplifier is the following ⁇ Equation 14>.
  • the reset voltage does not affect the voltage V1 output from the differential amplifier. Since the purpose of applying the reset voltage is to always make the voltage of the detection signal line constant when the driving voltage is applied, using the driving voltage as the reset voltage eliminates the need to create a separate reset voltage, thereby simplifying the circuit.
  • 21 is another embodiment of the present invention relating to a method for applying a reset voltage.
  • the reference voltage Vref3 is connected to a resistor String connected by a plurality of resistors.
  • Vref3 is generated by a BGR (Band Gap Reference) or a device having a separate reference voltage.
  • Vref3 has a means for adjusting it to have a predetermined voltage value, and the output value of Vref3 is generally determined by the resistance ratio.
  • Another device for applying a reset voltage of the present invention can be easily implemented with a resistor string as in the embodiment of FIG. 21, and can output a precise output value and a large number of output values using the resistance ratio of each resistor.
  • a select switch that outputs one of a plurality of reset voltages output through the resistor string is used as a reset switch.
  • the selection switch is a switch that selects one of five inputs, and the reset voltage selected from the switch is connected to the point P, which is the detection signal line 200, to fix the point P as the reset voltage.
  • the reset voltage output from the resistor string is not connected to the P point, and all switches of the selection switch are turned off before the second stage driving voltage is applied.
  • the reset voltage generated by the resistor String may be supplied as a voltage having a different magnitude for each CDA 100 .
  • a reset voltage having the same magnitude may be applied to all detection signal lines to which the driving voltage is applied at the same time.
  • a reset voltage having a different magnitude may be applied to each row.
  • a reset voltage having a magnitude of RST1 is applied to 10 CDAs included in the first row of 10 columns, but when the second row is processed It is possible to vary the magnitude of the reset voltage for each row, such as the RST2 reset voltage having a different magnitude than that of RST1 is applied.
  • a reset voltage of about 0.1V is applied to the CDA that outputs 4.615V, 4.688V, or 4.667V at the top, not 0V.
  • the above values move the operating point to a value of about 4.7V band, so the width of the voltage of (Vp2-Vp1) detected using the virtual data of FIG. 13 based on ⁇ Equation 4> is about 0.2 It has the effect of further increasing the resolution of the ADC as it is further reduced to V.
  • the magnitude of the voltage V1 detected based on the object capacitance does not change even if the magnitude of the reset voltage is changed, the magnitude of the reset voltage for each CDA is located so that the voltage level of the first detection signal of various magnitudes determined for each CDA is located in a narrow area as much as possible. Differently, the resolution of the ADC is further improved.
  • the following is an embodiment of the present invention for a capacitance detection method. 22 is an embodiment of the present invention related to a flowchart showing a method for detecting capacitance.
  • the first step F110 is a step of connecting the selected detection signal line 202 to the differential amplifier after selecting the CDA 100 to detect an object.
  • the two groups divided in the embodiment of the present invention are composed of a plurality of columns, and only one CDA 100 in one column is used for signal detection.
  • the CDA 100 located in the same row in all columns included in one group is selected, and the selected detection CDA 100 is connected to a differential amplifier directly or through S&H.
  • the second step F120 is a step of applying the reset voltage and the first stage driving voltage, waiting a predetermined time, releasing the reset voltage, and applying the second stage driving voltage.
  • the voltage of the detection signal line 202 is a voltage based on Equations 12 to 13.
  • the third step (F130) is a step of calling the DAC copied from the memory and connecting the DAC voltage to one side of the differential amplifier.
  • the signal V1 output from the differential amplifier is output based on ⁇ Equation 6> or ⁇ Equation 14>.
  • the fourth step (F140) is a step of converting the analog voltage signal output from the differential amplifier of the third step into a digital signal using the ADC. After the signal processing is completed and the result value is stored in the memory, it returns to the first step and the same processing is performed for other detection signal lines.

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Abstract

본 발명은 쉴딩정전용량(Cin_sd)를 포함한 본 발명의 복수의 정전용량을 구동하여 CDA신호선(200)에서 검출되는 전압의 변동을 최소화하여 ADC의 분해능을 향상시키고, 오브젝트(20)의 출현에 의해 CDA(100) 및 오브젝트(20) 사이에 생성된 오브젝트 정전용량(Cobj)를 전압의 형태로 검출하여 향상된 분해능을 가지는 ADC를 이용하여 분석함으로써 보다 안정적으로 오브젝트(20)의 출현을 검출하는 것이 가능하다.

Description

정전용량 저감 및 용량별 이종 전압 인가법
본 발명은, 하나의 검출신호선에 연결된 복수의 정전용량을 구동하여 정전용량 검출영역에 부가된 정전용량을 검출하는 장치 및 방법에 관한 것으로, 더 상세하게는 검출신호선에 형성된 커패시터의 일부를 개조하여 전하를 공급하는 구조로 변경할 때, 공급된 전하를 공유하는 더미(dummy) 기능이 소실됨에 따라 검출전압의 동작점이 좁아져서 ADC의 분해능이 향상되고 부가된 정전용량의 검출감도가 향상되는 장치 및 방법에 관한 것이다.
또한, 정전용량별로, 서로 다른 곳에서 생성된 서로 다른 크기의 구동전압을 인가하여, 용량부하에 기초한 돌입전류의 크기를 제한하여 시스템이 안정되는 효과가 있고, ADC나 DAC의 동작점을 원하는 위치에 고정할 수 있으므로, 반도체IC에서 단일전원을 사용하는 OPAMP의 출력불량현상을 해결하는 방법을 제공한다.
휴대전화의 전화번호를 누르기 위해 예전에는 기계식 버튼이 사용되었으나 최근에는 손가락을 휴대전화의 표시장치에 가볍게 접촉하는 것만으로도 전화번호가 입력되는 등 입력장치가 기계식에서 전자식으로 변화하고 있으며, 이러한 전자식 입력장치의 일례로 정전용량식(Capacitive Type) 입력장치가 주로 사용되고 있다.
정전용량식 입력장치는 손가락이나 Pen이 표시장치 상면에 설치된 "정전용량 검출 영역"에 인접하거나 접촉할 시 발생하는 정전용량크기의 변화를 감지하여, 기계식 버튼이 눌린 것처럼 해당위치의 입력이 유효한 것으로 판단하게 된다.
도1은 정전용량식 입력장치의 모델링(Modeling)에 관한 본 발명의 실시예이다.
도1을 참조하면 Cd는 "선간 정전용량"이며, Cprs는 검출신호선과 반도체IC의 내부 반도체기판이나 다른 신호선들 사이에서 형성되는 "내부 기생정전용량"이며, Ccm은 정전용량 검출영역과 표시장치가 대향하여 형성된 "공통전극 정전용량"이며, 이 세가지 정전용량의 일측은 검출신호선의 등가회로로 표시된 P점에 병렬 접속된다. 이때 "내부 기생 정전용량"의 타측에 공급되는 전압인 Vprs는 반도체기판(Substrate)의 전위인 DC전원이거나 커플링(Coupling)된 다른 신호선의 노이즈로 인한 AC전위이며, "공통전극 정전용량"의 타측에 공급되는 전압인 Vcm은 소정의 크기를 가지는 DC전압인 표시장치가 제공하는 전압이며, 선간 정전용량인 Cd에 공급되는 전압인 Vd는 Vd1에서 Vd2로 크기가 변하거나 Vd2에서 Vd1으로 크기가 변하는 구동전압(Driving Voltage)이다.
세개의 정전용량에 공급되는 전압에 의해 P점이 안정되었을 때의 전압을 Vp라고 정의하고, 선간 정전용량(Cd)에 공급된 전압 Vd에 의해 Cd에 흐르는 전류를 id라고 정의하고, 내부 기생 정전용량(Cprs)에 공급되는 전압 Vprs에 의해 Cprs에 흐르는 전류를 iprs라고 정의하고, 공통전극 정전용량(Ccm)에 공급되는 전압 Vcm에 의해 Ccm에 흐르는 전류를 icm이라고 가정하면, 키르히호프의 전류법칙에 의해 id = iprs + icm이다.
id=cd*(Vd-Vp), iprs=Cprs*(Vp-Vprs), icm=Ccm*(Vp-Vcm)이므로,
Cd*(Vd-Vp)=Cprs*(Vp-Vprs) + Ccm*(Vp-Vcm)이다.
이 수학식을 Vp에 대해 정리하면 Vp=
Figure PCTKR2022001178-appb-img-000001
이다.
상기 수학식에서 선간 정전용량(Cd)에 공급되는 전압 Vd를 Vd1으로 교체하면, Vd1을 인가할 때의 P점의 전압 Vp1=
Figure PCTKR2022001178-appb-img-000002
이다. 또한, 선간 정전용량(Cd)에 Vd2를 공급할 때의 P점의 전압 Vd2=
Figure PCTKR2022001178-appb-img-000003
이다. 따라서 선간 정전용량(Cd)에 서로 다른 크기의 전압인 Vd2와 Vd1을 인가할 때 연결점 P에서 검출되는 (Vp2-Vp1)은 <수학식1>과 같다.
<수학식1>
Vd2-Vd1=
Figure PCTKR2022001178-appb-img-000004
도2는 <수학식1>을 검증하기 위한 가상의 Data이다,
도2를 참조하면, Vd1=0V, Vd2=5V이며, 선간 정전용량(Cd)은 13pF부터 34pF까지 증가하도록 설정하였다. 내부 기생 정전용량(Cprs)은 8~14pF을 교차사용 하였으며, 공통전극 정전용량(Ccm)는 1~2pF을 교차 사용하였다.
도2의 Data를 <수학식1>에 대입하여 Vp2-Vp1을 계산하면, 도2에 표시된 바와 같이 Max=3.929V이고 Min=2.5V로서, Max-Min=1.429V임을 알 수 있다.
전압의 범위가 1.429V인 전압을 검출하기 위하여 1.6V의 검출범위를 가지는 10bit ADC를 사용하는 것이 적절하므로, ADC의 바이어스(Bias)전압인 ADC_top 및 ADC_btm이 각 3 V 및 1.4 V라고 가정할 때, 1.6V의 검출범위를 가지는 10bit의 ADC의 분해능(Resolution)은 1.6V/1024bit로서 1.56mV/bit이다.
후술하는 도13a의 Single Driving의 최하단 Data를 참조하면, 오브젝트에 의해 형성된 오브젝트 정전용량(Cobj)의 크기가 0.2pF인 경우, P점에서 검출된 제1전압과 제2전압의 차이가 16mV이며 이는 1.56mV/bit의 ADC 분해능으로 약 10 code 정도이다.
10 code는 ADC의 전체 분해능인 1024 code의 약 1% 수준으로서, 일반적으로 검출신호의 2~3%이내의 값은 노이즈로 인해 신호 판별이 어렵다는 것을 감안하면 1%정도의 신호크기로는 진성(Real) 신호를 판별하는 것이 어렵다는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 부가되는 정전용량의 검출감도를 향상시키기 위해 고정된 정전용량들의 크기(Capacitance)를 줄이고, 구동전압을 인가할 수 없는 내부 기생정전용량(Cprs)을 구동전압을 인가할 수 있는 장치로 개조하여 구동전압을 인가함으로 인해 감도를 향상시키는 정전용량 검출장치 및 방법을 제공하는데 있다.
또한, 정전용량별로 서로 다른 크기의 구동전압을 인가하여, 차동증폭기의 동작점을 안정적인 위치에 형성시킴으로 인해 검출된 신호의 신뢰성을 향상된 정전용량 검출장치 및 방법을 제공하는데 있다.
또한, 본 발명의 쉴딩영역에 의해 검출신호선에 유입되는 노이즈를 차단하여 검출되는 신호의 SNR을 향상시키고, 구동전압을 기존의 실시예보다 낮게 하여 소비전류를 감소시킴으로 인해 소비전류에 민감한 휴대단말기 또는 노트북 등의 입력수단으로 사용하기에 유용한 정전용량 검출장치 및 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시예는, 표시장치에 설치되며, 도전체 및 독립된 면적으로 이루어진 복수의 정전용량 검출영역;상기 정전용량 검출영역과 연결된 복수의 신호선; 및 상기 복수의 신호선 중 하나인 검출신호선에 병렬 연결된 쉴딩커패시터, 선간커패시터 및 공통전극 커패시터;를 포함하고, 상기 쉴딩커패시터, 상기 선간커패시터 및 상기 공통전극 커패시터 중에서 상기 공통전극 커패시터를 제외한 두개의 커패시터에 구동전압을 인가하여 상기 정전용량 검출영역에 부가된 정전용량을 검출하는 것을 특징으로 하고, 상기 쉴딩커패시터는 상기 검출신호선이 패터닝된 반도체IC의 레이어와 다른 레이어에 형성된 쉴딩영역 및 상기 검출신호선 간에 형성되는 정전용량을 나타내고, 상기 선간커패시터는 상기 검출신호선과 인접한 복수의 신호선 및 상기 검출신호선 간에 형성되는 정전용량을 나타내고, 상기 공통전극 커패시터는 상기 표시장치의 공통전극층 및 상기 검출신호선 간에 형성되는 정전용량을 나타내는 정전용량 검출장치이다.
또한, 상기 쉴딩커패시터에는 제1구동전압이 인가되고, 상기 선간커패시터에는 제2구동전압이 인가되되, 상기 제1구동전압과 제2구동전압은 서로 다른 크기의 구동전압이다.
또한, 상기 제1구동전압과 상기 제2구동전압은 서로 다른 전원공급기에서 생성 및 공급된다.
또한, 상기 쉴딩커패시터는, 상기 검출신호선이 반도체IC 내부의 신호검출부에 연결될 때 상기 신호선이 패터닝된 반도체IC의 레이어(Layer)와는 다른 레이어(Layer)에 형성된 쉴딩영역과, 상기 신호선이 대향하여 형성된다.
또한, 상기 선간커패시터는, 상기 검출신호선이 길수록 검출신호선과, 인접한 신호선 사이의 간격(distance)이 넓어지는 것을 특징으로 한다.
또한, 상기 검출신호선이 길수록 검출신호선의 폭(Width)이 넓어진다.
또한, 커패시터에 인가되는 구동전압은 제1단구동전압 및 제2단구동전압으로 이루어지되 제1단구동전압은 제2단구동전압에 선행하여 인가되는 구동전압이며, 제1단구동전압의 크기와 제2단구동전압의 크기는 서로 다른 크기의 전압이다.
또한, 제1구동전압과 제2구동전압이 인가될 때, 각 제1단구동전압의 크기는 같이 낮거나 같이 큰 전압이다.
또한, 제1구동전압의 제2단구동전압 인가 시점과 제2구동전압의 제2단구동전압 인가 시점이 서로 다르다.
또한, 정전용량검출영역과 연결된 신호선의 길이별로 Cycle Time이 다른 구동전압이 인가된다.
또한, 상기 검출신호선 끝단의 정전용량 검출영역에 부가된 정전용량이 없을 때, 상기 검출신호선에서 검출되는 제1검출신호는 <수학식1>이며, 부가된 정전용량이 있을 때 상기 검출신호선에서 검출되는 제2검출신호는 <수학식2>이며, 차동증폭기에서 <수학식1>과 <수학식2>에 의한 전압 차이를 출력한다.
<수학식1>
Figure PCTKR2022001178-appb-img-000005
<수학식2>
Figure PCTKR2022001178-appb-img-000006
a) Vd1 및 Vd2는 선간정전용량에 인가되는 제1단구동전압 및 제2단구동전압
b) Vcin1 및 Vcin2는 쉴딩정전용량에 인가되는 제1단구동전압 및 제2단구동전압
c) Vrst는 상기 검출신호선에 인가되는 리셋전압
d) Ccm은 검출신호선과 연결된 정전용량 검출영역과 표시장치 사이에 형성되는 공통전극 정전용량의 크기
e) Cobj는 부가된 정전용량의 크기
f) Cd는 검출신호선과 구동신호선 사이에 형성된 선간정전용량
g) Cin_sd는 검출신호선과 쉴딩영역 사이에 형성된 쉴딩정전용량
바람직하게는, <수학식1>의 제1검출신호는 차동증폭기에서 DAC에 의해 복제되고, 복제된 DAC값은 메모리에 저장된다.
또한, 복제된 DAC값은 호출되어 차동증폭기 일측 입력단자에 연결되고, 차동증폭기 타단 입력단자에는 상기 검출신호선이 연결되어, 복제된 DAC값과 상기 검출신호선에 형성된 제2검출신호에 기초한 전압의 차이가 차동증폭기에서 출력된다.
또한, 차동증폭기의 출력은 ADC에 의해 디지털로 변환되어 메모리에 저장되고, 메모리에 저장된 data는 CPU에 의해 호출되어 오브젝트의 출현여부 또는 표시장치에서 오브젝트의 좌표를 연산하는데 사용된다.
또한, 상기 선간커패시터 및 상기 쉴딩커패시터에 상기 제1단구동전압이 인가될 때 상기 검출신호선에 상기 리셋전압이 인가되고, 상기 제1단구동전압이 인가된 이후 상기 제2단구동전압이 인가되기 이전에 상기 리셋전압의 공급이 중단된다.
본 발명의 일실시예에 따르면, 신호선에 형성된 정전용량 중 공통전극 정전용량을 제외한 모든 정전용량에 구동전압을 인가하는 방법을 사용하여 ADC의 분해능을 적어도 4배 향상시킬 수 있다.
또한, 제1검출신호 및 제2검출신호의 출력범위가 좁아지므로 ADC 분해능이 향상되며, 전하를 공급하는 커패시터가 증가하여 전하공유에 따른 전압의 변동범위가 커지므로 부가된 정전용량의 검출 감도가 향상되는 효과가 있다.
또한, 선간정전용량과 쉴딩정전용량에 인가되는 구동전압의 크기를 달리하여 ADC의 동작점을 변경할 수 있으므로 단일전원을 사용하는 차동증폭기의 출력불량문제를 해결하는 것이 가능하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도1은 정전용량식 입력장치의 모델링(Modeling)에 관한 본 발명의 실시예이다.
도2는 <수학식1>을 검증하기 위한 가상의 Data이다.
도3은 본 발명의 실시예에 따른 정전용량 검출장치가 설치된 표시장치 모듈(Module)이다.
도4는 공통전극 정전용량(Ccm)의 형성에 관한 본 발명의 실시예이다.
도5는 공통전극과 대향하는 CDA의 면적을 줄이는 방법에 관한 본 발명의 실시예이다.
도6은 CDA와 공통전극 사이에 새로운 구동층을 설치한 본 발명의 실시예이다.
도7a는 하나의 신호선과 이에 인접한 두개의 신호선 사이에 형성되는 커패시터의 형성에 관한 본 발명의 실시예이다.
도7b는 도7a의 등가회로에 관한 본 발명의 실시예이다.
도7c는 구동신호선과 검출신호선을 동시에 선택하는 방법에 관한 본 발명의 실시예이다.
도7d는 스위치 제어신호선의 개수를 줄이기 위한 본 발명의 일 실시예이다.
도8은 반도체IC 구성에 관한 본 발명의 일 실시예이다.
도9는 반도체IC의 Layer 구성에 관한 일 실시예이다.
도10은 반도체IC 내부의 신호선에 쉴딩영역을 부가한 본 발명의 실시예이다.
도11a는 도10 B-B'의 단면도이다.
도11b는 쉴딩영역 구현에 관한 본 발명의 또다른 실시예이다.
도12b는 오브젝트 커패시터가 부가된 경우에 전압을 검출하기 위한 본 발명의 일 실시예이다.
도13a은 <수학식3>을 검증하기 위한 가상의 Data이다.
도13b는 도13a의 data를 기반으로 산출된 <수학식1> 및<수학식4>의 결과 그래프이다.
도14는 구동전압 인가에 관한 본 발명의 일 실시예이다.
도15는 구동부에서 구동전압을 인가하는 본 발명의 실시예이다.
도16a는 제1검출신호와 동일한 복제된 DAC code를 추출하는 과정에 관한 본 발명의 일 실시예이다.
도16b는, 복제된 DAC을 이용하여 차동증폭기의 출력신호 V1을 검출하는 과정에 대한 본 발명의 일 실시예이다.
도16c는 하나의 차동증폭기에 복수의 신호선을 연결하는 방법에 관한 본 발명의 일 실시예이다.
도16d는 검출신호선에 Sample & Hold를 연결하는 방법에 관한 본 발명의 일 실시예이다.
도17은 DAC을 저장하는 메모리에 관한 본 발명의 일 실시예이다.
도18a는 복수의 로더(Loader)에서 출력되는 검출신호선의 개수를 줄이는 본 발명의 일 실시예이다.
도18b는 신호흐름에 대한 본 발명장치의 일 실시예이다.
도19는 차동증폭기의 DAC 및 신호선 연결방법에 대한 본 발명의 일 실시예이다.
도20은 검출신호선에 리셋전압을 인가하는 본 발명의 일 실시예이다.
도21은 리셋전압 인가방법에 관한 본 발명의 또 다른 실시예이다.
도22는 정전용량 검출방법을 나타내는 흐름도에 관한 본 발명의 일 실시예이다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어가 사용되었으며, 이 경우, 해당되는 발명의 설명 부분에서 그 의미를 상세히 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타냈으며, 본 발명은 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께나 폭(Width)등을 상대적 확대 및 상대적 축소등의 그림으로 과장되게 나타냈다. 층, 영역 등의 부분이 다른 부분 "위에" 또는 "상에" 또는 "상측" 또는 "상면"에 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. "아래" 또는 "하측" 또는 "하면"도 동일한 의미를 갖는다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
<용어의 정의>
본 명세서에서 "정전용량"과 "커패시터"는 동일한 의미로 사용된다.
또한, CDA(100)과 대향하여 정전용량을 형성하는 손가락이나 Pen등을 오브젝트(20) 또는 Object로 명기하였다.
또한, 여러 개의 CDA신호선(200)중 본 발명에서 제공하는 수학식에 기반하여 전압을 검출하는(또는 신호를 검출하는) 신호선은 검출신호선(Detect Signal Line)으로 표기하였으며 검출신호선과 연결된 CDA(100)는 검출CDA로 표기하였다. 검출신호선에 인접하여 검출신호선과 선간 정전용량을 형성하며 구동전압이 인가되는 신호선은 구동신호선(Driving Signal Line)으로 표기하였다.
또한, CDA(100)와 연결된 CDA신호선(200)이 아닌 반도체IC(400) 내부의 동작을 위해 필요한 또다른 신호선들, 예를 들어 Logic Signal Line, Oscillator Signal Line, Power Line등은 "다른 신호선"(Different Signal Line)으로 표시하여, 본 발명의 CDA신호선(200)과 구분하였다.
또한, 정전용량부호는 정전용량의 도면부호 및 정전용량의 크기(Capacitance)를 가리키는 두가지 의미로 사용된다. 예를 들어 Cprs는 반도체IC 내부에서 검출신호선과 반도체의 벌크(Substrate)등에 의해 형성된 정전용량을 가리키는 도면부호로서의 정전용량(Capacitor)이며, 소정의 크기를 가지는 정전용량의 크기(Capacitance)일수도 있다. 의미가 혼란되는 경우에는 "정전용량" 또는 "정전용량의 크기"로 구분하여 표기하였다.
또한, CDA(100) 및 이에 연결된 검출신호선(200)은 기하학적으로는 구분되지만, 전기적으로는 동일한 의미를 갖는다. 그러므로 "검출신호선(200)에서 검출신호를 추출한다"라는 의미는, "그 검출신호선(200)에 연결된 CDA(100)에서 검출신호를 추출한다"라는 의미와 동일하다.
또한, 본 명세서에서 제1검출신호와 제2검출신호의 차이를 출력하는 차동증폭기의 출력전압을 "V1"으로 표시하였다.
또한, DAC은 주어진 입력code에 반응하여 아날로그 전압((Analog Voltage)을 출력하는 장치이다. 본 명세서에서 "DAC code"에 대해 출력되는 아날로그 전압을 "DAC전압" 또는 "DAC 출력"이라고 하였다. DAC만 사용되는 경우에는, DAC code 또는 DAC전압을 모두 포함하는 DAC 장치이거나, DAC code 또는 DAC전압 둘 중에 하나만 의미하는 경우일 수 있다.
또한, 원거리/근거리 등의 거리의 기준은 반도체IC(400)을 기준으로 하며, 원거리는 반도체IC에서 멀리 떨어져 있으며 근거리는 반도체IC(400)에서 가깝다는 의미이다.
또한, CDA의 집합으로 형성된 하나의 컬럼을 CDA Column이라고 하였으며 문맥상 명확한 경우에는 Column으로 표시하였다.
또한, 복수의 CDA컬럼이 모여서 컬럼그룹을 형성한다. 문맥상 명확한 경우에는 그룹이라고 표시하였다.
아래에서는 첨부한 도면을 참고로 하여, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 실시예를 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 본 명세서에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 사용하였다.
도3은 본 발명의 실시예에 따른 정전용량 검출장치가 설치된 표시장치 모듈(Module)이다. 정전용량 검출장치의 정전용량 검출영역(100, Capacitor Detect Area, 이하 CDA)은, 도전체로 이루어져 표시장치(10) 내부 또는 표시장치(10)의 상면에 설치되고 독립된 영역을 가지며, 일측에 연결된 CDA신호선(200)에 의해 반도체IC(400)의 신호검출부(410)에 연결된다.
표시장치의 상면에 설치된 CDA(100)는 오브젝트(20)나 외부의 이물질로부터 보호받을 수 있도록 강화유리나 플라스틱 또는 필름 등으로 덮여 있다. CDA(100)는 소정의 면적을 가지는 원이나 사각형이나 삼각형 등의 기하학적 모양이며, 대부분 동일하거나 유사한 기하학적 형상으로 이루어진다. CDA(100) 상면에 사람의 손가락이나 Pen같은 오브젝트가 출현하여 대향하면 상호 유격 거리 및 대향면적에 따라 오브젝트 정전용량(Cobj)이 형성된다.
한편, CDA(100)의 일측에 연결된 CDA신호선(200)은 표시장치(10) 외부에 위치한 반도체IC(400)와 CDA(100)를 전기적으로 연결하며, CDA신호선(200)은 연결부재(300, Material for connection)를 통하여 반도체IC(400)와 연결된다.
표시장치(10)는 LCD 또는 OLED로 이루어진다. LCD는 VA(Vatical Alignment) 계열 또는 IPS(In Plane Switching)계열이며, a-Si, LTPS, Oxide방식의 TFT가 모두 사용된다. LCD는 표시장치의 화소가 형성된 TFT Glass와 Color Filter Glass의 접합으로 이루어지며, VA 계열의 LCD는 상측의 Color Filter Glass에 형성된 공통전극층에 공통전압(Vcom)이 공급되며, IPS 계열의 LCD는 LCD 하측의 TFT Glass에 형성된 공통전극층에 공통전압이 인가된다.
표시장치(10)가 OLED(Organic Light Emitting Diode)인 경우, 상층에 Cathode가 위치하며, OLED는 Glass나 폴리이미드(Polyimide)계열의 박막필름(Thin Film)으로 만들어진 봉지기판(Encapsulator)으로 봉지(Encapsulation)한다. 본 명세서의 표시장치(10)는 LCD나 OLED에 한정되지 않는다. 대부분 LCD를 사용한 실시예를 들었으나 LCD의 상면은 OLED의 상면과 동일한 의미로 사용되며 표시장치에 내장된 본 발명의 소자들은 LCD의 TFT기판이나 OLED 기판에서 제조된 것을 의미한다.
정전용량 검출영역(CDA,100)과 오브젝트(20)와의 거리 "d"및 대향면적 "s"에 의해 오브젝트 정전용량(Cobj)이 형성되며, 형성되는 오브젝트 정전용량(Cobj)의 크기(Capacitance)는
Figure PCTKR2022001178-appb-img-000007
이다. e는 CDA(100)와 오브젝트(20) 사이에 존재하는 물질의 유전율(Permittivity)이며 유리나 필름 등의 보호층(7) 및 (오브젝트가 공중에 떠 있는 경우에는) 공기 등에 의한 복합유전율이 적용된다.
표시장치 내에서 CDA(100)의 위치는 다음과 같다.
1)LCD의 경우1: Color Filter Glass의 상부 즉, Color Filter Glass와 편광판이 접합되는 Color Filter Glass에 형성되거나, 편광판의 하측 또는 상측에 형성되며, 또는 보호층(7)의 하측면에 설치된다.
2)LCD의 경우2: TFT 기판의 공통전극 위치에 형성되어 공통전극 및 CDA(100)의 두가지 역할을 수행한다.
3)LCD의 경우3: TFT기판의 최하층에 형성되며 CDA 형성 및 Passivation도포 후 Gate Metal이나 Source Metal등의 공정이 시작된다. CDA신호선(200)과 연결되는 소자들은 LCD공정에서 제조된 스위칭소자들로 형성되어 TFT기판에 내장되거나, 반도체IC(400) 내부에 위치한다.
4)OLED의 경우 1: Cathode 상면에 Passivation 도포 후 Passivation 상면에 형성된다. CDA신호선(200)과 연결되는 스위치그룹 또는 Loader(450)나 디코더(436)등 본 장치의 소자들은 OLED의 제조공정에서 형성되어 OLED기판에 내장되거나 반도체IC(400)내부에 위치한다.
5) OLED의 경우 3: OLED의 봉지기판인 PI(Polyimide) 계열의 박막필름(Thin Film)의 상면 또는 봉지 Glass의 상면 또는 하면에 형성된다. CDA신호선과 연결되는 본 장치의 소자들은 반도체IC 내부에 위치한다.
도3의 CDA(100) 집합은 3개의 행(Row)과 4개의 열(Column)로 이루어져 있으며, 도3의 A1영역은 Row 2 및 Column 1의 좌표를 가지며 위치는 R2C1으로 표시하였다.
도3의 CAD(100) 집합은 편의상 3개의 행(Row)과 4개의 열(Column)로 도시하였으나, 실제로는 표시장치(10)의 크기에 따라 15(Row) x 20(Column) 또는 20 x 25 또는 25 x 20등의 다양한 형태로 사용될 수 있다.
본 명세서에서 신호선의 개수가 증가하는 방향을 열(Column)로 정의한다. 도3에서는 상측에서 하측방향으로 신호선의 개수가 1개에서 3개로 증가하므로 상 하방향을 열로 정의할 수 있다. 또한, 열방향과 직교 방향을 행(Row)으로 정의한다. 도3에서 하나의 컬럼은, 3개 행(Row)에 해당하는 CDA(100)로 구성되어 있으며, 최상위 행의 CDA(R1C1)을 1번 CDA라고하며 두번째 행의 CDA(R2C1)을 2번 CDA 또는 두번째 행의 CDA등으로 호칭하며 연속적으로 3번 또는 4번 CDA등이 이어진다.
LCD나 OLED에 형성된 CDA(100)는, LCD의 공통전극층(Vcom Layer)이나 OLED의 Cathode층과 일정한 거리 및 소정의 면적으로 대향(Face to face)하므로, CDA(100)와 표시장치 사이에는
Figure PCTKR2022001178-appb-img-000008
의 크기(Capacitance)를 가지는 공통전극 정전용량이 형성된다.
도4는 공통전극 정전용량(Ccm)의 형성에 관한 본 발명의 실시예이며 표시장치는 LCD이다.
도4를 참조하면, Color Filter Glass(5)의 상면에 CDA(100)가 위치한다. Color Filter Glass(5)의 하부에는 R/G/B의 Color Layer(4)가 위치하며 Color Layer(4)의 하부에는 공통전극(3)이 위치한다.
Color Filter Glass(5)의 유전율과 Color Layer의 유전율이 서로 다르므로, CDA(100)와 Color Filter Glass(5) 사이에는 유리의 유전율을 기반으로 하는 정전용량 Ccm1과, Color Layer(4)의 유전율을 기반으로 하는 정전용량 Ccm2가 직렬 형성된다. 따라서 CDA(100)와 공통전극(3) 사이에 형성되는 공통전극 정전용량(Ccm)은, Ccm1과 Ccm2의 직렬연결로 형성된 복합정전용량이다.
한편, 도4에는 도시되지 않았으나, CDA신호선(200)도 CDA(100)의 일부이므로 CDA신호선(200)과 공통전극(3) 사이에서도 공통전극 정전용량이 형성되므로, CDA(100)에 의한 공통전극 정전용량(Ccm)의 크기를 고려할 때, CDA신호선(200)에 의한 공통전극 정전용량(Ccm)의 크기도 가산해야 한다.
만일 도4가 LCD가 아닌 OLED의 경우라고 가정하면, 부호5는 봉지기판이 되며 부호3은 Cathode가 되며 부호4는 Cathode 상면의 Passivation으로 대체될 수 있으므로, OLED를 표시장치로 사용하는 경우에도 Ccm1과 Ccm2는 LCD의 실시예와 동일하게 형성되며 이를 이용하여 Ccm의 크기를 계산하는 것이 가능하다.
LCD의 공통전극(또는 OLED의 Cathode)에는 일정 크기의 고정된 전압이 공급되며, 정상적인 화면을 표시하기 위해 전압의 변동은 허용되지 않는다. 따라서 공통전극 정전용량(Ccm)과 연결된 공통전극전압(Vcm)은 다른 크기의 구동전압(Driving Voltage)을 인가할 수 없으므로, 공통전극 정전용량(Ccm)은 <수학식1>의 분자에 위치할 수 없다. 그러므로 공통전극 정전용량(Ccm)은, 복수의 정전용량을 구동하여 부가된 정전용량을 검출하는 장치에 관한 본 발명에서 구동전압을 인가하지 못하는 정전용량이다. 후술하겠지만, LCD 공정을 변경하여 공통전극(3)의 상면에 "Ccm 구동층"을 형성하고 Ccm 구동층에 구동전압을 인가하는 방법으로 Ccm에도 구동전압을 인가하는 방법이 제시된다.
표시장치(10) 상면의 CDA(100)는, 컬럼에서의 위치에 따라 면적차이가 있고, CDA신호선(200)도 CDA(100)의 위치에 따라 길이가 서로 다르므로, 공통전극 정전용량(Ccm)의 크기는 표시장치(10)내의 CDA(100) 위치에 따라 다양한 분포 값을 가진다. 이와 같은 다양한 분포 값을 <수학식1>에 대입하여 계산해보면, Vp2-Vp1은, 공통전극 정전용량(Ccm)의 크기가 다양한 만큼 다양한 분포의 값을 보여준다. <수학식1>에 따른 계산값의 분포가 넓어지는 경우, ADC의 분해능이 더 나빠지는 결과가 발생하므로 바람직하게는 표시장치(100)내에서 CDA(100)의 위치에 무관하게 공통전극 정전용량(Ccm)의 크기를 일정하게 유지하는 것이 바람직하다.
앞에서 살펴본 바와 같이, CDA(100) 및 CDA신호선(200)과 공통전극(3) 사이에 형성된 공통전극 정전용량(Ccm)의 크기는, CDA(100) 및 CDA신호선(200)의 면적(s) 및 표시장치의 공통전극(3)의 대향거리(d)와 상관관계를 갖는다. 이중 대향거리(d)는 표시장치의 제조공정에서 결정된 값이며 변경불가한 항목(Factor)이다. 따라서 표시장치(100) 내에서 CDA(100)의 위치에 무관하게 공통전극 정전용량(Ccm)의 크기를 일정하게 유지하기 위해 가능한 방법은, 모든 CDA(100) 및 CDA신호선(200)의 면적(s)을 가급적 동일하게 유지하는 것이다.
표시장치(10)의 원거리에 위치한 CDA(101,R1C1)는 CDA신호선(201)이 길며, 근거리의 CDA(103,R3C1)는 신호선(203)이 짧다. 만일 원거리의 CDA(101)의 면적과 이에 연결된 신호선(201)의 면적이 합이 100%라고 가정하고 근거리의 CDA(103) 및 이에 연결된 신호선(203)의 면적의 합이 80%인 경우, 근거리 CDA(103) 및 신호선의 면적을 늘리기보다 원거리의 CDA(101) 및 신호선(201)의 면적을 줄여서 그때의 면적의 합이 80이 되도록 조정하는 것이 공통전극정전용량(Ccm)의 크기를 줄이는 것이므로 더 유리하다.
도5는 공통전극(3)과 대향하는 CDA(100)의 면적을 줄이는 방법에 관한 본 발명의 실시예이다.
도5를 참조하면, CDA(100)의 일부는 빈공간(150, Empty Area)으로서 CDA(100)를 형성하는 도전체의 일부가 박리된다. CDA(100)에서 유효공간과 빈공간(150)의 비율(Ratio)을 조정하면 공통전극(3)과 대향하는 CDA(100)의 면적을 조정하는 것이 가능하다. 도5의 실시예에서 빈공간(150)은 사각형으로 형성되었으나, 원이나 삼각형 또는 마름모꼴 또는 W가 지속 연결 반복되는 요철부를 포함하는 형상 등 다양한 기하학적 모양으로 형성된다. 또한 시각적으로 인지될 수 있는 문제를 회피하기 위하여 하나의 CDA(100) 및 본 장치의 모든 CDA(100)에서 박리된 형상은 동일한 형상을 가져야 한다. 예를 들어, 박리된 형상이 원형(Circle type)이면 하나의 단위 CDA(100)에서 박리된 형상은 모두 원형이며 본 장치의 모든 CDA에서 박리된 형상도 원형이다.
또한, 하나의 CDA(100)에서 빈공간의 밀도가 다르면, 밀도의 차이에 의해 표시장치(10)에서 CDA(100)의 존재가 시각적으로 인지될 수 있고, 이는 표시장치에 표시되는 화면의 질(Quality)를 떨어뜨리는 역할을 하므로, 하나의 CDA(100)에서 빈공간(150)의 밀도는 일정해야 한다. 또한, 시각적 인지 문제를 줄이기 위해, 주변 CDA(100)와의 빈공간(150)밀도차이는 최대한 5%이내인 것이 바람직하다.
왜냐하면, 하나의 컬럼에 25개의 CDA(100)가 존재하고 상하 CDA간 빈공간의 밀도차이가 5%인 경우, 1번 CDA(100)와 25번 CDA(100)는 적어도 70%이상의 빈공간(150)의 밀도 차이가 발생하며, 이로 인해 상측 CDA와 하측 CDA는 빈공간의 밀도차이에 의해 시각적으로 인지될 수 있고 CDA의 수량이 더 증가되는 경우 밀도차이가 발생할 수 있는 설계가 불가능 할 수 있다.
CDA신호선(200)에도 빈공간(150)을 설치할 수 있으나, 빈공간에 의해 신호선의 폭이 좁아지면 CDA신호선(200)의 저항을 증가시키는 요인이 되기 때문에, 바람직하게는 CDA신호선(200)에는 빈공간(150)을 형성하지 않는다.
도5의 CDA(100)의 면적을 80%로 유지하기 위해서는, CDA(100) 전체면적의 20%를 빈공간(150)으로 유지하면 된다. 이와 같이 CDA(100) 및 CDA신호선(200)의 면적을 계산하여 CDA(100)에 빈공간(150)을 설치하고 CDA(100)마다 빈공간(150)을 제외한 유효면적의 합이 같거나 유사하도록 하면 CDA(100)마다 동일하거나 유사한 크기의 공통전극 정전용량(Ccm)을 갖는다.
이와 같이 본 발명은, 표시장치(10) 임의의 위치에 설치된 CDA(100) 및 CDA신호선(200)의 면적이 합이 상호 다른 경우, CDA(200)에서 박리된 빈공간(150)의 비율을 조정하여 모든 CDA(100) 및 CDA신호선(200)의 면적이 합이 동일하거나 유사하도록 한다.
이러한 원칙에 따라 CDA(100)를 설계 및 제조할 때, 인접한 10개의 CDA(100)를 집합으로 하는 집합군간 면적의 오차범위는 ±20% 범위 이내이며, 원거리 CDA(101)에서 박리된 빈공간(150)의 절대면적과, 근거리의 CDA(103)에서 박리된 빈공간(150)의 절대면적차이는 적어도 20%이상이다.
CDA(100)에서 빈공간(150)은 CDA(100) 및 CDA신호선(200) 상호간의 면적을 동일하게 유지하기 위해서 뿐만 아니라, 공통전극 정전용량(Ccm)의 크기를 줄이기위한 목적으로도 사용되며, 이로 인해 오브젝트 정전용량(Cobj)의 검출감도가 향상된다.
이러한 목적달성을 위한 방법은 CDA(100)의 유효면적을 줄이는 것이며, CDA(100)에서 박리되는 빈공간(150)의 비율(Ratio)은 모든 CDA(100)에 대해 동일하게 적용하되 박리되는 빈공간(150)의 면적은 50% 이상인 것이 바람직하다. 또한, 모든 CDA(100)에 동일하게 적용되는 박리비율과, CDA(100)간 상호 면적의 균등성을 위해 CDA(100)별로 상이하게 적용되는 박리비율의 합은 임의의 CDA(100) 면적의 90%이내로 제한하는 것이 바람직하다. CDA(100) 전체면적의 10%이상은 유지되어야 오브젝트 정전용량(Cobj)을 검출하는 것이 가능하기 때문이다.
하나의 컬럼에 속한 복수의 CDA신호선(200)의 영향으로 CDA(100)의 면적은 근거리로 내려올 수록 축소되고, 원거리신호선(201)은 선저항의 크기를 낮추기 위해 신호선폭을 넓게 하는 경우가 일반적이다. 이러한 이유로 CDA(100) 및 CDA신호선(200)의 면적이 CDA(100)별로 서로 다르므로 공통전극 정전용량(Ccm)의 크기는 CDA(100)별로 서로 다르다.
CDA(100)별로 서로 다른 공통전극 정전용량(Ccm)으로 인해, <수학식1>에 기초한 검출전압의 편차가 발생하며, 이는 ADC의 분해능이 감소되는 원인이 된다. 이러한 문제를 보완하는 방법은, 공통전극 정전용량(Ccm)을 구동(Driving)하여 전하를 공급하는 방법이다.
도4에서, 공통전극 정전용량(Ccm)의 전위는 변경되면 안되므로, 공통전극 정전용량(Ccm)을 구동하는 방법은 CDA(100)와 공통전극(3) 사이에 새로운 구동층(Layer)을 설치하여 새로운 구동층에 구동전압을 인가한다.
도6은 CDA(100)와 공통전극(3) 사이에 새로운 구동층(Driving Layer)을 설치한 본 발명의 실시예이다.
도6을 참조하면, LCD의 컬러층(4) 상면에 새로운 Ccm 구동층(6)이 형성되며, Ccm 구동층(6)은 ITO(Indium Tin Oxide)나 Metal Mesh등 도전성 투과물질로 구성된다. 표시장치(10)가 LCD인 경우 Ccm 구동층(6)은 CDA(100)와 공통전극(6) 사이의 어떠한 곳에 설치되어도 무방하다. 또한 표시장치(10)가 OLED인 경우 Cathode의 상면에 절연층을 설치하고 절연층 상면에 Ccm구동층(6)이 형성될 수 있다.
Ccm구동층(6)에는 구동전압을 인가하기 위한 구동신호선(201)이 설치된다. LCD의 경우 TFT기판 및 Color Filter기판의 전기적신호 접합부인 Short Point에서 metal paste를 이용하여 Ccm구동층(6)으로 구동전압을 인가하거나, 도전성볼(Conductive Ball)을 이용한 구동전압 인가방법 등이 사용된다.
OLED의 경우, Ccm 구동층(6)은 하측의 Metal과 Contact Point를 이용하여 구동신호선과 연결하여 구동전압을 인가할 수 있다.
Ccm구동층(6)에 Vcm1 및 Vcm2(단, Vcm2>Vcm1)라고하는 구동전압이 인가되면 <수학식1>은 <수학식2>와 같이 변형된다.
<수학식2>
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<수학식2>는 <수학식1>에 비해 Ccm구동층(6)이 구동되고 Ccm이 분자에 위치하므로, 공통전극 정전용량(Ccm)의 편차에 의해 발생하는 (Vp2-Vp1)의 결과는 <수학식1>에 비해 편차가 줄어들고 이로 인해 ADC의 분해능이 상승하는 장점이 있다. Vcm1 및 Vcm2는 구동부(420)에서 인가되며 도14의 구동전압 인가방법을 따른다.
다음에는 선간 정전용량(Cd)의 형성 및 선간 정전용량(Cd)에 구동전압을 인가하는 방법에 관한 일 실시예이다.
도3의 CDA(100)중 A1으로 표시된 CDA(102,R2C1)에서 오브젝트 정전용량(Cobj)를 검출하는 경우, A1 CDA(102,R2C1)와 연결된 CDA신호선(202)은 반도체 IC(400)의 신호검출부(410)와 연결되며, 이 신호선과 인접한 CDA신호선(201,203)은 도8의 구동부(420)와 연결된다. 신호검출부에 연결되어 오브젝트 정전용량(Cobj)을 검출하는 CDA신호선을 검출신호선이라고 호칭하며 검출신호선과 인접하여 구동부와 연결되며 구동전압이 인가되는 신호선을 구동신호선이라고 호칭한다. 본 명세서에서 CDA신호선은 부호 200으로 대표되나, 검출신호선은 부호 202로 대표되며 구동신호선은 부호 201로 대표된다.
검출신호선(202) 및 CDA R1C1의 구동신호선(201) 사이에, 그리고 검출신호선(202) 및 CDA R3C1 구동신호선(203) 사이에는 선간정전용량(Capacitor between Lines)가 형성되며, 도7a 및 도7b에 이를 도시하였다.
도7a는 검출신호선(202)과 이에 인접한 두개의 구동신호선(201,203) 사이의 선간 정전용량의 형성에 관한 본 발명의 실시예로서, 도3의 A와 A'의 절단면을 도시한 도면이고, 도7b는 도7a의 등가회로에 관한 본 발명의 실시예이다.
도7a 및 도7b를 참조하면, 검출신호선(202)의 좌우측에 인접한 구동신호선(201,203)은 일정간격(d_pad)으로 이격 되고 대향하는 면적이 있으므로, 양자 사이에는 es/d의 수학식에 따른 정전용량 Cd201이 생성되며, 동일한 방법으로 검출신호선(202)과 우측에 인접한 구동신호선(203) 사이에도 정전용량 Cd203이 형성된다.
한편, 검출신호선(202)은 d_sig(um)의 폭(width)으로 공통전극(3)과 대향하며, Color Filter Glass(5) 두께 및 Color Layer(4)의 두께만큼의 거리로 이격되어 있으므로 es/d의 수학식에 따른 정전용량(Cd211)이 형성된다.
또한, 동일한 방법으로 검출신호선(202)와 공통전극(3) 사이에 정전용량(Cd212)이 형성된다. 구동신호선(201)에 구동전압을 인가하면 구동신호선(201)의 전압이 검출신호선(202)보다 상승하며, 구동신호선(201)에 공급된 전하는 1)Cd201을 통하여 검출신호선(202)으로 이동하며, 2)Cd211및 Cd212의 정전용량 경로를 따라 검출신호선(202)로 이동한다.
Cd211 및 Cd212의 전하경로에 의해 Cd211및 Cd212는 직렬 연결된 정전용량으로 동작하며, 이 정전용량은 또 하나의 전하이동 경로인 Cd201과 병렬 접속된 정전용량으로 동작하므로, 구동전압이 인가되는 구동신호선(201)과 검출신호선(202) 사이에는 도7b에 도시된 바와 같이 마치 하나의 등가정전용량(Equivalent Capacitance)인 Cd1이 형성된 것으로 고려하는 것이 회로해석적으로 가능하다.
동일한 방법으로, 검출신호선(202)에서 신호를 검출하기위해 우측의 구동신호선(203)에 구동전압을 인가 할 때, 검출신호선(202) 및 우측의 구동신호선(203) 사이에 형성된 정전용량들은 도7b의 Cd2로 등가적으로 표시할 수 있다.
후술하는 <수학식6>을 참조하면, 선간 정전용량(Cd)의 크기가 작을수록 오브젝트정전용량(Cobj)의 검출감도가 좋아지기 때문에, 도7b의 Cd1이나 Cd2의 크기(Capacitance)는 작을수록 좋다. Cd1이나 Cd2의 크기를 작게 하기 위해서는 검출신호선(202)과 구동신호선(201 또는 203)의 간격(d_pad)이 넓을수록 좋고, 검출신호선(202) 및 구동신호선(201 또는 203)의 선폭(Width, d_sig)이 좁을수록 좋다.
그러나 선간 간격(d_pad)이 너무 넓어지면 CDA신호선(200)들로 인한 점유면적이 넓어져서 오브젝트(20)를 검출하는 CDA(100)의 폭이 줄어들고 CDA신호선(200)의 점유면적에 의한 Dead Zone이 형성되어 오브젝트를 검출하는 영역이 감소에 따른 검출오류가 발생한다는 문제가 있다. 또한 신호선폭(d_sig)이 좁아질수록 CDA신호선(200)의 저항이 증가하여 신호를 검출하는 시간이 증가한다는 문제가 있다.
이러한 문제를 해결하기 위해 원거리의 CDA신호선폭은 길게 하고 근거리로 내려올수록 신호선폭을 좁게 한다. 이러한 제조방법은, 원거리의 긴 신호선의 단위길이당 선저항의 크기를 작게 하고 근거리의 단위길이당 선저항의 길이를 크게 하여, 신호선의 길이에 따른 저항의 편차를 줄이는 역할을 한다.
저항(R)및 정전용량(C)으로 형성된 RC회로에서 시상수인 RC를 줄이기 위해서는 저항R의 크기를 줄이는 것 외에도 정전용량C의 크기를 줄이는 것도 중요하다. 원거리의 신호선일수록 길이가 길어져서 신호선 사이에 형성되는 선간정전용량의 크기는 커지고 근거리 일수록 신호선의 길이가 짧아져서 신호선 사이에 형성되는 선간정전용량의 크기가 감소하므로, 원거리 신호선간 선간 간격(Distance, d_pad)은 넓히고 근거리 신호선간 선간 간격은 좁게 하면 단위길이당 선간정전용량의 크기가 서로 다르므로 원거리와 근거리 신호선 길이 차이에 따른 선간정전용량의 편차를 줄이는 것이 가능하다.
만일, 동일한 구동전압이 좌측 구동신호선(201) 및 우측 구동신호선(203)에 인가되면, Cd1과 Cd2는 병렬 연결된 하나의 정전용량 즉, 도1의 Cd나 도12의 Cd로 표현되는 하나의 정전용량으로 등가화 할 수 있다. 이로 인해 하나의 검출신호선(202)의 좌측 및 우측의 두방향에서 구동신호선을 구동하여도 하나의 정전용량(Cd)로 전하가 흐르는 것으로 등가화 하는 모델링이 가능하여 후술하게 될 <수학식3>내지 <수학식4>의 성립이 가능해지는 효과가 있다. 이러한 효과를 위해 하나의 검출신호선(202)에 인접한 두개의 구동신호선(201 및 203)은 상호 연결되어 동일한 구동전압이 인가된다.
한편, 상술한 선간 정전용량(Cd)에 구동전압을 인가하기 위해서는 검출신호선(202)에 인접한 복수의 구동신호선(201)을 쌍(Pair)로 선택하여 상호 연결하고 상호 연결된 구동신호선에 동일한 구동전압을 인가해야 하므로, 컬럼에서 검출신호선(202) 및 검출신호선(202)과 인접한 복수의 구동신호선(201)을 선택하기위한 수단이 필요하다. 도3의 실시예에서는 검출신호선(202)과 인접한 한 쌍(one pair)의 구동신호선을 선택하였지만, 인가된 구동전압에 대해 구동신호선(201,203)의 포화시간(Saturation Time)을 줄이기 위하여 두 쌍 또는 세 쌍 등 많은 수의 구동신호선이 선택되어 구동전압이 인가될 수 있다. 쌍(Pair)은 검출신호선과 좌우 또는 상하로 이웃한 구동신호선이며, 검출신호선의 좌우측 각 1개의 구동신호선은 한쌍의 구동신호선이고 검출신호선 좌우측 각 2개의 구동신호선은 2쌍의 구동신호선이다.
도7c는 구동신호선(201,203)과 검출신호선(202)을 동시에 선택하는 방법에 관한 본 발명의 실시예이다.
도7c를 참조하면, 하나의 컬럼에는 복수의 스위치그룹(SG1내지 SG3)으로 구성된 검출/구동신호선 스위치그룹(437, 이하, 검출/구동 스위치그룹)이 설치된다. 검출/구동스위치그룹(437)을 구성하는 스위치그룹의 하나인 SG1은 검출신호선(202)과 인접한 하나의 구동신호선(203)을 선택하는 구동 신호선 스위치그룹(437-2, 이하 구동스위치그룹)이며, 또 SG2는 검출신호선(202)을 선택하는 검출신호선 스위치그룹(437-1, 이하 검출스위치그룹)이며, SG3는 검출신호선(202)의 우측에 인접한 구동신호선(201)을 선택하는 구동스위치그룹(437-2)이다.
각 스위치그룹(SG1내지 SG3)은, 하나의 컬럼에 포함된 CDA(100)와 동일하거나 적은 수의 내부스위치(438, SW1내지 SW3)로 구성된다. 검출/구동스위치그룹(437)을 구성하는 내부스위치(438)는, 트랜지스터(Transistor), CMOS, LCD의 TFT, OLED의 PMOS 또는 NMOS 또는 PMOS 와 NMOS의 조합 등으로 구성되며, on/off제어단자인 Gate 또는 Base에 인가되는 on/off전압의 크기에 의해 턴온 또는 턴오프 등의 통전여부가 결정된다. 이러한 스위치의 구성법은 본 명세서의 모든 스위치에 적용된다.
구동스위치그룹(437-2)은 도7b의 2개보다 더 많이 설치될 수 있다. 상술한 바와 같이 구동신호선(201)이 한쌍(one pair)이 아닌 두 쌍이나 세 쌍 등 많은 구동신호선(201)이 선택될 수록 구동스위치그룹(437-2)도 동일한 수만큼 설치된다. 예를 들어 세쌍(3 pairs)의 구동신호선이 선택되면 하나의 검출스위치그룹(437-1)을 포함하여 6개의 구동스위치그룹(437-2)등 7개의 스위치그룹이 설치된다.
반도체IC(400) 내부의 CPU(460) 또는 Logic부는, 스위치그룹내의 내부스위치(438)의 통전을 제어하는 on/off제어신호선 및 on/off제어신호를 출력한다. on/off제어신호선은 내부스위치(438)의 on/off제어단자인 Base나 Gate등에 연결되며, 제어신호선에 인가되는 on/off제어신호를 이용하여 내부스위치(438)의 턴온 또는 턴오프 상태가 결정되고, 내부스위치(438)의 턴온에 의해 내부스위치(438)에 연결된 하나의 검출신호선(202)이 선택된다.
다음은 하나의 Column에서 하나의 검출신호선(202) 및 검출신호선(202)과 인접한 복수의 구동신호선(201)을 동시에 선택하는 일 실시예이다.
도7c는 복수의 CDA(100)로 구성된 하나의 컬럼을 예시한 것이며, 하나의 컬럼에는 20개 또는 그 이상의 CDA(100)가 포함된다. 하나의 컬럼에 포함된 모든 CDA(100)는 검출스위치그룹(437-1) 및 복수의 구동스위치그룹(437-2)에 모두 연결된다.
도7c의 검출신호선(202)을 선택하기 위해, 검출스위치그룹(SG2)의 세개의 내부스위치(438)중 검출신호선(202)과 연결된 SW2의 (미 도시된) on/off제어단자에 턴온(Turn-on) 전압을 인가하여 SW2를 턴온 시키고, 나머지 내부스위치(438)인 SW1 및 SW3의 (미 도시된) on/off제어단자에는 턴오프 전압을 인가하여 SW1 및 SW3 스위치를 턴오프 상태로 유지한다. 이로 인해 검출스위치그룹(SG2)에서는 통전된 SW2에 연결된 검출신호선(202)이 선택되고 SW2를 통해 신호가 출력된다.
또한 검출신호선 우측의 구동신호선(201)을 선택하기 위하여 구동스위치그룹(SG3)의 SW3이 턴온 되고 SW1 및 SW2는 턴오프 되며, 검출신호선(202) 좌측의 구동신호선(203)을 선택하기 위하여 구동스위치그룹(SG1)의 SW1이 턴온 되고 SW2 및 SW3은 턴오프 된다. 이로 인해 구동스위치그룹 SG1에서 구동신호선 203이 선택되고, 구동스위치그룹 SG3에서 구동신호선 201이 선택된다. 선택된 구동신호선(201 및 203)은 상호 연결되어 반도체IC(400) 내부의 구동부(420)에 연결된다.
일 실시예의 경우, 하나의 컬럼에 포함된 CDA(100)의 개수는 20개 내지 25개 또는 그 이상 되는 경도 있다. 본 명세서에서 25개로 가정하는 경우, 하나의 스위치그룹에는 적어도 25개의 내부스위치(438)를 필요로 하므로, 3개의 스위치그룹(SG1,SG2,SG3)의 내부스위치(438)용 on/off제어신호선은 75개가 소요된다. on/off제어신호선의 수량이 많아지면 Layout이 복잡해지는 문제가 있다.
도7d는 상기와 같은 문제를 해결하기 위한 실시예로서, 스위치 제어신호선의 개수를 줄이기 위한 본 발명의 일 실시예이다.
도7d의 실시예는 컬럼마다 포함된 검출/구동스위치그룹(437)이며 하나의 검출스위치그룹(437-1) 및 두개의 구동스위치그룹(437-2)로 구성되어 있다. 컬럼에는 25개의 CDA(200)가 설치된 것으로 가정하였으며, 모든 CDA(100)는 모든 검출/구동스위치그룹(437)에 연결된다.
스위치그룹의 on/off제어신호선의 개수를 줄이기 위한 본 발명의 실시예는 디코더(436)를 사용하는 것이다. 디코더는 입력되는 "n"개의 신호선에 대해" 2n"개의 신호선을 출력하고, 출력되는 신호선중의 하나만을 High상태 또는 Low 상태의 Enable 상태로 출력하는 장치이다.
도7d에는 하나의 디코더만 도시하였으나, 각 스위치그룹마다 하나의 디코더가 설치될 수 있다. 5x32(5입력, 32출력)의 디코더는 5개의 디코더 입력신호선으로 25개의 내부스위치(438)중 하나를 선택하여 통전시키는 Enable 신호를 출력하므로, 5개의 디코더 입력신호선으로 기존의 25개의 on/off제어신호선과 동일한 효과를 내는 것이 가능하여 20개의 신호선을 절감하는 효과가 있다. 따라서 도7d의 스위치그룹(SG1, SG2, SG3)별로 하나의 디코더가 설치되면, 기존의 75개의 on/off제어신호선은 15개로 절감되는 효과가 있다.
또 다른 일 실시예는, 모든 스위치그룹(437)에 하나의 디코더(436)를 적용하는 것이다.
도7d를 참조하면, 세개의 스위치그룹(SG1, SG2, SG3)에 개별적으로 설치된 디코더는 15개의 입력신호를 필요로 한다. 만일 하나의 디코더(436)로 3개의 디코더 역할을 수행할 수 있다면 15개의 입력신호는 5개로 줄어들 것이다.
하나의 디코더(436)에서 출력되는 25개의 on/off제어신호는 3개의 스위치그룹(437-1,437-2) 내부스위치(438)의 on/off제어단자에 연결되면, 디코더(436)에서 출력되는 하나의 턴온 전압에 의해 3개의 스위치그룹(437-1,437-2)에서 하나의 내부스위치(438)가 턴온 된다. 만일 스위치그룹마다 턴온된 내부스위치를 통해 하나의 검출신호가 출력되고 두개의 구동신호선을 선택할 수 있다면 하나의 디코더로 3개의 디코더와 동일한 역할을 수행하는 것이 가능하다.
디코더(436)가 반도체IC(400)의 내부에 있을 때 디코더에 입력되는 High 또는 Low를 나타내는 신호Level은 CPU(460)나 Logic부가 사용하는 신호Level과 동일하지만, 디코더(4436)가 표시장치(10) 내부에 설치되는 경우에 디코더에 사용되는 스위칭소자의 신호Level이 반도체IC(400)와 다르므로 반도체IC(400)에서 출력되어 표시장치(10)의 디코더(436)로 입력되는 신호는, 중간에 레벨 시프트(Level Shifter)(439)를 경유하게 하여 Logic Level을 변경하는 것이 필요하다.
일 실시예로, 반도체IC(400)에서 출력되는 턴오프 전압의 크기는 0V이며 표시장치에 내장된 디코더(436)나 내부스위치(438)의 턴오프 전압의 크기가 -6V인 경우, 그리고 반도체IC에서 출력되는 턴온 전압의 크기가 3V이고 표시장치(10)에 설치된 디코더(436)나 내부스위치(438)의 턴온 전압이 10V인 경우, 반도체IC(400)에서 출력되는 0V전압은 레벨 시프트(Level Shifter)(439)에서 -6V로 변환되고, 3V의 전압은 10V로 변경된다.
디코더(436)에서는 컬럼에 포함된 CDA(100) 개수만큼의 on/off제어신호선이 출력되며, 출력신호선 중 하나의 신호선에서만 스위치 턴온 신호가 인가된다. 도7d의 실시예는, 25개의 내부스위치(438)에 대응하기 위하여 G0~G24에 해당하는 25개의 신호가 출력되며, 25개의 신호중 하나의 신호만 내부스위치(438)를 턴온 시킬 수 있는 전압을 출력한다.
각 스위치그룹의 내부스위치(438)는 같은 순번(Order)의 스위치별로 on/off제어단자가 공동 접속된다. 또한 디코더(4360의 출력은 공동 접속된 각 내부스위치(438)의 on/off제어단자에 연속적으로(sequently) 연결된다.
도7d의 실시예를 참조하면, 각 스위치그룹의 첫번째 내부스위치의 on/off제어단자는 공동 접속되어 디코더(436)의 G0 address에 연결되었고, 각 스위치그룹의 두번째 내부스위치의 on/off제어단자도 공동 접속되어 디코더의 G1 address에 연결되는 등 모든 스위치그룹의 공동 순번을 가진 내부스위치(438)의 on/off제어단자는 공동 접속되었고 디코더의 출력이 G0부터 G25까지 연속적으로 연결되었다.
스위치그룹(437)의 개수가 도7d의 실시예와 같이 3개가 아닌 5개나 7개등 수량이 많아지는 경우에도, 모든 스위치그룹 내에서 동일한 순번의 내부스위치의 온/오프제어단자는 공동 연결되고, 하나의 디코더(436) 출력은 공동 접속된 내부스위치(438)의 on/off 단자에 연속적으로 연결된다.
디코더(436)의 출력신호선 개수는 25개이지만, 사용되는 출력신호선의 개수가 25개보다 작으면 필요한 수량만큼의 출력신호선만 사용된다. 도7d의 실시예에서 디코더(436)에서는 25개의 신호가 출력되지만, 스위치그룹1(SG1)에서는 24개만 사용되고 SG2에서는 25개가 사용되고 SG3에서는 23개만 사용된다.
다시 도7c를 참조하면, 본 발명은 검출신호선(202)과 인접한 CDA신호선(200)만이 구동신호선(201 및 203)으로 선택되는 특징이 있다. 하나의 컬럼에 속한 복수의 CDA(100)중 원거리 CDA(100)를 1번 CDA라고 하고 원거리에서 근거리로 가까워질수록 오름차순으로 CDA의 순번을 정하면, n개의 CDA개수에 대해 다음과 같이 검출신호선 및 구동신호선이 조합된다.
<검출 및 구동신호선의 조합>
(CDA1, CDA2), (CDA1, CDA2, CDA3), (CDA2, CDA3, CDA4), ..., (CDA n-2, CDA n-1, CDA n), (CDA n-1, CDA n)
최초(CDA1, CDA2)에서는 CDA1번이 검출신호선(202)이고 CDA2번이 구동신호선이다. 이하는 괄호의 가운데가 검출신호선이고 좌우가 구동신호선이다. 마지막 CDA번호인 n번에 도달했을 때의 (n-1,n)에서, n-1은 구동신호선이고 n은 검출신호선이다.
이와 같은 조합을 얻기 위해, 1)선택되어야 하는 CDA신호선(200)의 개수만큼 스위치그룹의 개수가 필요하며, 2)디코더(436)에서 출력되는 동일한 Address의 on/off제어신호선에 대해 선택되는 CDA신호선(200)의 번호는, 검출스위치그룹에서 n번째 검출신호선이 선택되면 구동스위치그룹의 하나에서는 (n-1)번째 구동신호선이 선택되고 다른 구동스위치그룹의 하나에서는 (n+1)이 선택되어야 한다. 디코더(436)의 출력은 모든 스위치그룹에 동일하게 연결되므로, 디코더(436)에서 출력되는 하나의 Enable신호에 대해 모든 스위치그룹에서 하나씩의 CDA(100)가 선택되며 이로 인해 검출신호선과 구동신호선이 동시에 출력된다.
만일 구동신호선이 한쌍이 아닌 두 쌍 이상 복수의 쌍(Pair)로 선택되어야 하는 경우에는, 검출스위치그룹에서 선택된 n번째 CDA에 대해 "(CDAn±1), (CDAn±2), (CDAn±3).. (CDAn±m), m=1, 2,...,m. m은 pair의 개수"의 구동신호선이 선택된다.
이러한 선택이 이루어지기 위해, 검출스위치그룹에 연결된 CDA신호선(200)을 기준으로, 구동스위치그룹의 하나에서는 좌 방향(Left)으로 번호 하나를 Shift되고 다른 구동스위치그룹의 하나에서는 우 방향(Right)으로 번호 하나를 시프트(Shift)되어야 한다. 구동신호선이 추가될 때마다 추가된 m개의 Pair만큼 좌우로 m개씩 시프트(shift)해준다. 예를 들어 2쌍의 구동신호선이 필요한 경우, 기존의 1쌍외에, 추가되는 2번째 pair는 검출스위치그룹에 연결된 CDA신호선(200)을 기준으로 좌방향으로 2개의 번호 및 우방향으로 2개의 번호를 시프트(shift)한다.
도7d를 참조하면, 디코더(436)의 출력 G2가 검출스위치그룹(SG2) 내부스위치(438)의 on/off제어단자에 연결되고 그 내부스위치(438)의 입력단자에 CDA3이 연결된 경우, 구동스위치그룹 SG1에서는 검출스위치 SG2대비 CDA번호가 우방향으로 1개의 번호가 시프트(shift)되어 동일한 디코더출력 G2를 사용하는 내부스위치(438)의 입력단자에는 CDA2가 연결되었다. 다른 검출스위치그룹 SG3에서는 검출스위치그룹 SG2대비 좌방향으로 1개의 번호가 시프트(shift)되어, 동일한 디코더출력 G2를 사용하는 내부스위치(438)의 입력단자에는 CDA4가 연결된다. 구동스위치그룹(437-2)에서 좌방향이나 우방향으로 시프트(shift)된 만큼 처음 또는 마지막 내부스위치(438)에는 CDA신호선(200)이 연결되지 않으므로 구동스위치그룹의 내부스위치(438)의 개수는 시프트(shift)되는 번호만큼 감소된다.
디코더를 사용하지 않는 경우, 3개의 스위치그룹에 75개의 제어신호선이 필요하지만, 스위치그룹마다 하나의 디코더(436)를 사용하면 15개의 제어신호선으로 축소되며, 본 발명의 하나의 디코더를 사용하면 5개의 제어신호선으로 동일한 효과를 낼 수 있다. 검출/구동스위치그룹(437) 및 디코더(436)가 표시장치(10)에 설치되는 경우, 상기와 같은 신호선의 감소로 인해, 반도체IC(400)에서 연결부재(300)를 경유하여 표시장치(10)로 전달되는 신호선의 개수가 획기적으로 감소하여 반도체IC(400)의 면적이 줄어들고, 연결부재(300)와 표시장치(10)를 연결하는 접합부(301)의 면적이 줄어들어서 표시장치(10)의 모듈구성이 용이 해지며, 표시장치(10)내의 신호선의 개수감소로 인한 Layout의 편리성 등 많은 장점이 있다.
다시 도3을 참조하면, 연결부재(300)는 FPC(Flexible Printed Circuit) 또는 COF(Chip On Film) 또는 TCP(Tape Carrier Package)등으로 제조되고 연결부재(300)의 일측에는 반도체IC(400)가 위치한다. 연결부재(300)의 일측인 접합부(301)는 표시장치(10)와 접합(Bonding)되며, 또 다른 일측에 형성된 연결부(302)를 통하여 (도시되지 않은)PCB등에 연결되고, 이러한 연결부(302)를 통하여 PCB등에서 반도체IC(400)로 필요한 신호가 입력된다.
반도체IC(400)는 표시장치(10) 상면의 일측 또는 표시장치의 DDI(Display Drive IC)가 실장 되는 동일한 Layer에 COG(Chip One Glass)의 형태로 직접 실장 될 수 있으며 이때는 반도체IC(400)가 실장 되지 않은 연결부재(300)를 통하여 외부의 신호가 반도체IC(400)로 입력된다.
또 다른 일 실시예의 경우, 반도체IC(400)는 표시장치(10)나 연결부재(300) 외의 PCB나 FPC등에 실장 되어 연결부재를 통하여 표시장치(10)와 연결하는 것도 가능하다.
다른 일 실시예의 경우에, 반도체IC(400)는 표시장치(10)를 구동하는 DDI(Display Drive IC)와 통합 제조되어 DDI 내부에 위치할 수도 있다.
도8은 반도체IC(400) 구성에 관한 본 발명의 일 실시예이다.
도8을 참조하면, 3개의 CDA(200)로 구성된 4개의 CDA컬럼이 있으며, CDA(100)와 연결된 CDA신호선(200)은 반도체IC(400)의 신호선입력 Pin(401)에 연결된다. 신호선입력Pin(401)과 연결된 신호선(200)은 검출스위치그룹(437-1)과 구동스위치그룹(437-2)에 동시에 접속된다.
구동스위치그룹(437-2)은 하나로 도시하였으나, 도7d의 실시예와 같이 두개의 스위치그룹(SG1 및 SG3)으로 구성되거나, 4개 또는 그 이상의 복수의 스위치그룹으로 구성될 수 있다.
하나의 컬럼에서 전용의 검출스위치그룹(437-1)을 통하여 하나의 검출신호선(202)이 선택되므로, 4개의 컬럼에서는 4개의 컬럼 검출신호선(210내지 240)이 선택되며, 컬럼 별 전용 구동스위치그룹(437-2)에서 컬럼별로 구동신호선(210-1 내지 240-1)이 선택되어 구동부(420)로 입력된다. 도8의 실시예에서 구동부는 2개로 분리된 것처럼 표시되었으나 이는 도면작성의 편의를 위한 것이며, 하나 또는 더 많은 수의 구동부로 분리될 수 있다.
도8의 실시예에서, 검출/구동스위치그룹(437) 또는 Loader(450) 또는 Loader(450)와 연결되는 AMP입력신호선선택부(430)등의 소자(Component)는 표시장치에 내장되어 설치될 수 있으며, 이러한 경우에는 표시장치(10)에 내장된 소자(Component)에서 출력되는 검출신호선(202)이 신호선입력Pin(401)에 연결된다.
각 컬럼에서 선택된 검출신호선(210내지 240)은, 제1그룹 Loader(450-1) 및 제2그룹 Loader(450-2)로 입력된다. Loader는 신호검출부(410)의 Logic부 또는 CPU(460)에 의해 생성되는 "LD" Enable신호에 의해 Loader(450)에 입력된 모든 신호를 출력하는 장치이다.
바람직하게는, Loader(450)는 컬럼그룹마다 하나씩 설치된다. Loader(450)에는, 컬럼그룹에 포함된 CDA컬럼의 수량만큼 스위치가 포함된다. Loader(450)는, 반도체IC(400)에서는 PMOS나 NMOS 또는 CMOS의 조합으로 제조되며, 본 발명의 Loader가 표시장치(10)에 설치될 때에는 표시장치(10)의 화소(Pixel) 스위칭소자로 사용되는 a-si 또는 Oxide 또는 LTPS TFT나 OLED의 PMOS나 NMOS 및 이들의 조합으로 구성되며, 표시장치에 사용되는 스위칭소자와 동일한 스위칭소자로 구성된다. Loader(450) 또는 검출/구동스위치그룹(437)에 사용되는 스위치는, 입력되는 신호를 손실없이 전달하는 스위치로서 본 명세서에서는 전달스위치(Transfer Switch)라고 호칭한다.
Enable된 "LD"신호에 의해 Loader(450)에 입력되는 모든 신호가 출력되는 방법의 하나는, LD신호가 Loader(450)를 구성하는 모든 스위치의 on/off단자에 연결되며, High 또는 Low의 LD Enable신호에 의해 Loader(450)의 모든 스위치는 동시에 턴온 되므로 Loader(450)에 입력된 모든 신호는 동시에 출력된다.
복수의 CDA 컬럼으로 구성된 컬럼집합은 의미 있는 복수의 조합을 구성한다. 도8의 실시예와 같이, 좌 그룹(Left Side Group) 및 우 그룹 등 두개의 그룹으로 구분되거나, 홀수(Odd)컬럼만으로 구성된 홀수그룹 및 짝수(Even)컬럼만으로 구성된 짝수그룹 등 두개의 그룹으로 분리될 수 있으며, 어떤 실시예는, 반복되는 3개 또는 반복되는 4개나 그 이상의 그룹으로 분리될 수 있다.
도8의 좌 그룹 및 우 그룹으로 구분되는 실시예는 편의를 위하여 좌측의 2개 컬럼 및 우측의 2개컬럼만 포함하였으나, 실 사용의 경우에는 그룹마다 10개 또는 그 이상의 컬럼이 포함될 수 있다.
동일한 그룹의 복수의 컬럼에서 출력되는 복수의 검출신호선은 해당 그룹의 전용Loader(450)에 집결되어 연결된다. 도8을 참조하면, 두개의 컬럼으로 구성된 좌그룹의 2개의 컬럼신호선(210 및 220)은 제1그룹 Loader(450-1)에 연결되었고, 우그룹 2개의 컬럼신호선(230 및 240)은 제2그룹 Loader(450-2)에 연결되었다. 만일 좌그룹에 포함된 컬럼개수가 10개라고 가정하면, 좌그룹 전용의 제1그룹 Loader(450-1)에는 10개의 검출신호선이 연결된 다.
본 발명의 반도체IC(400)는 오브젝트 정전용량(Cobj)을 전압의 형태로 검출하기 위하여 ADC 및 DAC을 사용한다. ADC나 DAC은 복수가 사용될 수도 있으며, 바람직하게는 하나의 DAC과 하나의 ADC를 사용한다. 하나의 DAC과 하나의 ADC를 사용하는 경우, 복수의 그룹에 대해 시분할방식으로 프로세싱(Processing) 한다. 예를 들어 좌그룹이 프로세싱 될 때에는 우 그룹은 프로세싱이 진행되지 않으며 좌그룹의 프로세싱이 완료되어 프로세싱이 종료되면, 이어서 우 그룹이 프로세싱이 개시되고 우그룹의 프로세싱이 종료되면 다시 좌그룹의 프로세싱이 개시되는 등 그룹별로 프로세싱의 시작 및 종료가 반복되며, 하나의 ADC와 하나의 DAC은 프로세싱이 개시되는 그룹에서만 동작이 되는 것을 시분할방법 동작이라고 한다.
본 발명장치에 포함된 모든 컬럼의 검출신호선을 동시에 프로세싱 하는 것도 가능하지만, 컬럼의 수가 많을수록 시분할 되는 ADC 및 DAC의 동작시간이 증가하여 늦게 프로세싱 되는 컬럼의 검출신호선에서 방전이 발생하여 검출되는 신호의 왜곡이 발생하는 문제가 있다.
따라서 가급적 컬럼그룹을 많이 나누고, 컬럼그룹내의 한정된 검출신호선에 대해서만 프로세싱 진행 후, 다음 그룹에 대해 프로세싱을 진행하는 것이 검출신호선의 방전에 의한 신호의 왜곡을 방지하는 좋은 방법이다. 그룹은 많이 나눌수록 좋지만 신호를 검출하기 위해 준비하는 과정에서 많은 시간이 소요되기 때문에 일반적으로 2개나 4개의 범위내에서 분리하는 것이 좋다.
이와 같이 본 발명의 장치는, 복수의 CDA(100)가 포함된 컬럼의 집합으로 구성된 복수의 그룹으로 분리되며, 그룹별로 오브젝트 정전용량(Cobj)을 검출하는 프로세싱 개시시간을 달리하는 것을 특징으로 한다.
Loader(450)에서 동시에 출력된 모든 검출신호선(250)은 신호검출부(410)로 전달된다. 신호검출부(410) 내부에는 차동증폭기 또는 AMP입력신호선 선택부(430-2) 또는 ADC나 DAC등이 있으며 입력된 검출신호선(250)을 순차적으로 선택하여 시분할방법으로 오브젝트 정전용량(Cobj)의 크기를 추출한다.
신호검출부(410)는 <수학식1> 또는 <수학식4>에서 정의된 전압을 검출하고 검출된 전압은 ADC에서 디지털화되고 메모리에 저장되며, 메모리에 저장된 Data는 CPU(460)로 전달된 후 CPU에 의해 오브젝트의 출현 여부 또는 오브젝트의 위치 등이 연산 되며, 연산 된 정보는 반도체IC(400)의 외부에 위치한 Host CPU로 전달된다. 반도체IC(400) 내부의 CPU(460)와 ADC의 Data를 저장하는 메모리는 반도체IC(400) 외부에 위치할 수도 있으며, 상기 Host CPU가 반도체IC(400)의 CPU 역할을 할 수도 있다.
한편, 반도체IC(400)에는 CPU(460) 또는 메모리 또는 스위치그룹/디코더/Loader/AMP입력신호선검출부등 본 장치에 사용되는 소자(Component)들을 제어하는 Logic부, 또는 전원단 또는 오실레이터 또는 레벨 시프트(Level Shifter)(439)등 본 발명의 장치구현을 위해 본 명세서에서 언급된 모든 소자들과 신호분석을 위해 사용되는 보편적인 회로요소들 또는 CPU(460)의 구동을 위한 소프트웨어 등이 포함될 수 있다.
반도체IC(400)는 기판(461)상에 다층의 절연층 및 다층의 도전층이 특정한 패턴을 가지면서 적층 되고, 전기적 특성을 갖는 다수의 소자들과 다수의 배선들이 포함된다. 예를 들어, Source Metal Layer 또는 Gate Metal Layer 또는 전원층 또는 GND층 또는 임의의 목적의 신호(Sign)등이 도전층(Signal Layer)을 구성한다. 이러한 신호층은 도전성 Metal로 패터닝(Patterning)되므로, 상호 인접한 신호층과의 단락(Short)을 피하기 위하여 절연층(Insulator)으로 분리된다.
도9는 반도체IC(400)의 Layer 구성에 관한 일 실시예이다. 도9를 참조하면, 반도체 실리콘기판(461)의 상면에 절연층(462) 및 절연층의 상면에 제1신호층(463) 및 제2신호층(464) 및 제3신호층(465)이 배치된다. 각 신호층은 금속재질의 Line으로 패터닝(Patterning)되며, 패터닝된 Line은 신호를 전달하거나 전원을 공급하거나 그라운드 역할을 한다. 본 실시예에서는 3개의 신호층을 예로 들었으나, 3개 이상의 신호층이 사용될 수도 있다.
다시 도8을 참조하면, 본 발명의 검출신호선(202)은 반도체IC(400) 내부에서 위치에 따라 몇 가지 다른 명칭으로 구분하였으며, Pin입력신호선(200-1) 및 컬럼검출신호선(210내지 240) 및 그룹검출신호선(250-1 및 250-2)등이다. Pin입력신호선은 입력Pin(401)에 연결된 CDA신호선(200)이 검출스위치그룹(437-1)에 입력되는 경로의 검출신호선(200-1)이며, 검출스위치그룹(437-1)에서 출력되어 Loader(450)에 입력되는 경로의 검출신호선은 컬럼검출신호선이며 Loader(450)에서 출력되는 검출신호선은 그룹검출신호선으로 호칭하였다.
일반적인 실시예의 경우, 이 세종류의 검출신호선은 제1신호층(463) 내지 제3신호층(465)의 임의의 위치에 특정한 패턴으로 패터닝되어 배치되며, 이때 세종류의 검출신호선(200-1, 210~240, 250-1/250-2)은, 하층의 반도체기판(461)과의 대향거리(d1)와 대향면적(S1) 또는 상층의 "다른 신호선"들과의 대향거리(d2) 및 대향면적(S2)에 따라
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및
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의 크기를 가지는 두개의 정전용량의 병렬복합정전용량(Cprs1+Cprs2)인 IC 내부정전용량(Cprs)을 형성한다. 내부정전용량(Cprs)은 검출신호선(202)의 연장선인 IC 내부신호선(200-1, 210~240, 250-1/250-2)에 의해 형성된 것이므로, 도12의 실시예에서 검출신호선(202)을 대별하는 P점에 일단이 연결되고 타단은 반도체기판(461)이나 "다른 신호선"이 제공하는 전원(Vprs)에 연결된 것으로 등가화 된다.
이러한 IC내부정전용량(Cprs)에는 두가지 문제가 있으며 그중 첫번째는, 신호간섭에 의한 검출 오류이다.
반도체IC(400) 내부의 "다른 신호선"들은, Clock에 동기 된 Logic Signal이거나 전원(Power)이거나 오실레이터 또는 아날로그 신호들이다. 이러한 여러 개의 IC(400) 내부 신호의 입출력 신호선 중, Logic 신호선 또는 Clock 신호선 또는 오실레이터 신호선들과 CDA검출신호선(200-1, 210~240, 250-1/250-2)이 대향하는 경우에는, 상호 대향면적 사이에 형성된 내부기생정전용량(Cprs1 또는 Cprs2)을 통한 커플링(Coupling)에 의해 노이즈가 유입되어 이들 노이즈가 CDA검출신호선(200-1, 210~240, 250-1/250-2)에 영향을 미치고 이로 인해 검출신호선(200-1, 210~240, 250-1/250-2)에 신호왜곡이 발생하여 신호검출 오류가 발생할 수 있다.
이러한 문제를 해결하기 위하여 IC내부 CDA검출신호선(200-1, 210~240, 250-1/250-2)의 상측이나 하측에는, 노이즈를 유발하는 "다른 신호선"들의 layout을 피하는 경우가 있으며 이는 패터닝 설계의 자유도를 저하시켜 개발의 어려움을 가중시키는 요인이 된다.
IC내부정전용량(Cprs)으로 인한 두번째 문제는, 도8의 신호선 입력Pin(401)부터 신호검출부(410)까지 도달하는 경로(200-1, 210~240, 250-1/250-2)의 길이가 대부분의 검출신호선마다 서로 다르기 때문에 발생하는 문제로서, 경로 길이차로 인해 검출신호선별로 내부 기생정전용량(Cprs)의 크기가 상이하고, 이로 인해 <수학식1>의 결과값에 편차가 발생하여 ADC의 분해능이 저하된다는 문제이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 IC 내부 신호선(200-1, 210~240, 250-1/250-2)의 상측 레이어(Upper Layer)나 하측 레이어(Lower Layer)에 도전성의 쉴딩영역(Shielding Area)을 설치하고, 설치된 쉴딩영역(Shielding Area)에 구동전압을 인가하여, 반도체 IC(400) 내부 검출신호선(200-1, 210~240, 250-1/250-2)의 내부 기생 정전용량(Cprs)의 크기차이에 의한 <수학식1> 출력전압의 편차를 축소시킨다. 바람직하게는, 반도체IC(400)의 최 상면에 IC 내부 검출신호선(200-1, 210~240, 250-1/250-2)을 배치하고 이 신호선의 하측에 도전성의 Shielding Area를 배치하고 쉴딩정전용량(Cin_sd)의 크기를 더 줄이고, 이 Shielding Area에 구동전압을 인가하여 신호를 검출한다.
도10은 반도체IC(400) 내부의 검출신호선(200-1, 210~240, 250-1/250-2)에 쉴딩영역(Shielding Area)을 부가한 본 발명의 실시예이며, 도11a은 도10의 컬럼1에 위치한 B-B'의 단면도이다.
도10 및 도11a를 참조하면, 컬럼1의 Pin입력신호선(200-1)이 패터닝된 반도체IC(400) 신호층(464)의 상측 신호층(465) 및 하측 신호층(463)에는 컬럼1 제1쉴딩영역(261)이 설치된다.
또한 컬럼2에 입력되는 Pin입력신호선(200-1)의 상측 및 하측 신호층에도 컬럼2 제1쉴딩영역(262)이 배치되고, 나머지 컬럼3 및 컬럼4에도 동일하게 컬럼3 제1쉴딩영역 및 컬럼4 제1쉴딩영역이 배치된다.
컬럼 제1쉴딩영역(261)의 B-B'의 단면도인 도11a를 참조하면, Pin입력신호선(200-1내지 200-3)은 반도체IC(400) 신호층의 중간층인 제2신호층(464)에 배치되며, 제2신호층(464)에 배치된 세개의 신호선(200-1내지 200-3) 상측 에는 Column 1 제1쉴딩영역(261)의 상부 쉴딩영역(261-1)이 배치되고 하측에는 Column 1 제1쉴딩영역(261)의 하부 쉴딩영역(261-2)이 배치된다. 즉, 컬럼1 제1쉴딩영역(261)은 상부 쉴딩영역(261-1) 및 하부 쉴딩영역(261-2)으로 구분되어 검출신호선(200-1내지 200-3)의 상측 및 하측에 배치된다.
상부 쉴딩영역(261-1) 및 하부 쉴딩영역(261-2)은 임의의 지점에서 Contact Point로 상호 전기적으로 연결되어 Column 1 제1쉴딩영역 구동신호선(251)에 접속된다. Column 1 제1쉴딩영역 구동신호선(251)은 Column 1 제1쉴딩영역(261)에 구동전압을 인가하기 위해 구동부(420)에 연결된다.
검출신호선(200-1 내지 200-3)의 상측 및 하측에 설치된 본 발명의 Column 1 제1쉴딩영역(261)에 안정된 DC 전압이 인가되면, 검출신호선(200-1)과 (미도시된)다른 신호층의 (쉴딩영역의 상측이나 하측에 존재하는) "다른 신호선" 사이에 형성된 정전용량에 의한 Coupling은 제1쉴딩영역(261)에 의해 차단되므로, 검출신호선(200-1)과 "다른 신호선"과의 Coupling에 의한 노이즈 간섭이 발생하지 않으며, 또한 제1 쉴딩영역에 구동전압을 인가하면 후술하는 바와 같이 검출신호선(202)에서 검출되는 전압의 편차가 축소되어 ADC의 분해능이 향상되는 장점이 있다.
또한 검출신호선(200-1)의 좌우측 에도 "다른 신호선"이 있으므로 검출신호선(200-1)의 좌우측에도 쉴딩영역(261-3)을 배치하여 DC전압이나 구동전압을 인가하는 것이 바람직하다. 이때 검출신호선(200-1)의 좌우측에 위치한 쉴딩영역(261-3)은 임의의 지점에서 반도체 제조공정의 Short Point 기법을 이용하여 컬럼1 제1영역 구동신호선(251) 또는 컬럼1 제1쉴딩영역의 상측 쉴딩영역(261-1)이나 하측 쉴딩영역(261-2)과 연결된다.
모든 컬럼검출신호선(210/220/230/240)도 반도체 Metal Layer의 중간층(464)에 배치되고 상측(465) 및 하측(453) 신호층 및 좌우에 제2쉴딩영역(263,264)을 설치한다. 또한, 그룹1검출신호선(250-1) 및 그룹2검출신호선(250-2)의 상하층 및 좌우에도 그룹1 제3쉴딩영역(265) 및 그룹2 제3쉴딩영역(266)을 설치한다. 또한 각 쉴딩영역마다 쉴딩영역 구동신호선을 설치하고 구동부(420)와 연결한다.
본 발명의 실시예에서 제1쉴딩영역 및 제2쉴딩영역 및 제3쉴딩영역은 쉴딩영역의 실시예를 설명하기 위해 도입한 가상의 영역이다. 실제로는 더 많이 세분화될 수도 있고, 하나 또는 두개로 축소될 수도 있다. 중요한점은, 하나의 검출신호선(202)이 반도체IC(400) 내부의 Layout을 통하여 신호검출부(410)로 도달하기까지 모든 경로(Path)에 쉴딩영역이 설치된다는 점이며 그 쉴딩영역은 쉴딩영역 구동신호선에 연결되어 구동부(420)와 연결되고 구동부(420)는 후술하게 될 도14의 구동방법에 따라 구동전압을 인가한다는 것이다.
상술한 바와 같이, 하나의 검출신호선(202)이 반도체IC(400)의 입력Pin(401)에 연결되어 신호검출부(410)로 입력되는 모든 경로의 상측 또는 하측 또는 좌우에 쉴딩영역을 설치하되, 신호를 검출하지 않을 때에는 쉴딩영역에 안정된 DC 전압을 공급하여 노이즈를 차단하고 신호를 검출할 때에는 구동전압을 인가하여 <수학식1>의 분자에 쉴딩정전용량의 항이 위치하도록 하면 <수학식1>에서 검출값의 편차발생의 원인이었던 내부기생정전용량(Cprs)이 제거되고 그 대신에 쉴딩정전용량의 구동으로 인해 검출신호선(202)에서 검출되는 전압의 편차가 축소되어 ADC의 분해능이 향상되는 장점이 있다.
도10 및 도11a의 실시예에서, 컬럼 제1쉴딩영역은, 쉴딩영역에 포함된 모든 검출신호선(200-1내지 200-3)을 Cover하고 하나의 쉴딩영역 구동신호선으로 쉴딩영역을 구동하는 실시예를 들었으나, 검출신호선 200-1의 전용 쉴딩영역 및 검출신호선 200-2의 전용쉴딩영역 및 검출신호선 200-3의 전용 쉴딩영역 등 개별 검출신호선마다 개별 쉴딩영역을 설치하고, 개별 쉴딩영역마다 구동전압을 인가하는 것이 가능하다. 이러한 경우 개별쉴딩영역을 구동하는 구동부의 개수는 많아지는 단점은 있으나 필요한 쉴딩정전용량만 구동하고, 구동을 위한 개별 쉴딩영역의 면적이 줄어들기 때문에 Capacitive Loading이 감소하여 구동부의 구동소자의 전류용량이 감소하므로 소비전류가 감소되는 장점이 있다.
지금까지의 실시예에서 반도체IC 내부의 Layout을 개조하여 검출신호선(200-1,210~240,250-1/250-2)의 상하면 및 좌우에 쉴딩영역을 설치하는 것을 설명하였다. 검출신호선(200-1,210~240,250-1/250-2)과 대향하는 상하면의 쉴딩영역 사이 및 검출신호선(200-1,210~240,250-1/250-2) 좌우의 쉴딩배선 사이에서 정전용량이 형성되며, 이러한 정전용량의 합을 쉴딩정전용량(Cin_sd)로 호칭한다.
쉴딩정전용량(Cin_sd)는 검출신호선(202)과 쉴딩영역 사이에서 형성되는 것이므로, 쉴딩정전용량(Cin_sd)는 검출신호선(202)에 일측이 연결되고 타측에는 쉴딩영역에 공급되는 전압이 연결된 것으로 등가회로화 할수 있다. 또한, 쉴딩정전용량(Cin_sd)은, 검출신호선(202)에서 공통전극 정전용량(Ccm) 및 선간정전용량(Cd)와 병렬연결 되므로 도12b와 같이 P점에 일측이 연결되고 타측에 전압(Vcin)이 인가되는 것으로 모델링하는 것이 가능하다.
<수학식1>을 참조하면, <수학식1>의 분모에 오브젝트 정전용량(Cobj)이 부가되기 전후의 계산값은, 분모에 위치하는 정전용량의 값이 클수록 작아진다. 오브젝트 정전용량의 검출감도(Sensitivity)를 향상시키기 위해서는 분모에 존재하는 정전용량들의 크기를 작게 해야 한다.
본 발명은 오브젝트 정전용량(Cobj)이 부가될 때 오브젝트 정전용량(Cobj)을 검출하는 것이며, 이러한 목적달성을 위해 오브젝트 정전용량(Cobj)의 감도를 좋게 하는 것이 필요하므로, 빈공간(150)에 의한 공통전극 정전용량(Ccm)의 크기를 작게 하는 방법을 제시하였으며, 선간정전용량(Cs)의 크기를 줄이기 위해 검출신호선 상호의 선간폭(d_pad)을 조정하는 설계방안을 제시하였다. 쉴딩정전용량(Cin_sd)도 오브젝트정전용량(Cobj)의 검출감도에 영향을 미치므로 쉴딩정전용량의 크기도 작을수록 좋으며 다음은 쉴딩정전용량(Cin_sd)의 크기를 작게 하기 위한 방법이다.
두 도체의 대향면적이 작을수록 두 도체간 형성되는 정전용량의 크기가 작아지므로, 쉴딩정전용량을 형성하는 검출신호선(200-1,210~240,250-1/250-2)의 폭을 좁게 하며(대향면적 S의 최소화), 검출신호선(200-1,210~240,250-1/250-2)과 쉴딩영역 사이의 절연체(462)의 폭을 두껍게 하고(대향거리 d의 최소화) 검출신호선 좌우의 쉴딩배선과의 간격(Distance)을 크게 하는 것(대향거리 d의 최소화)에 의해 쉴딩정전용량(Cin_sd)의 크기는 감소한다.
반도체IC(400) 공정에서 검출신호선(200-1,210~240,250-1/250-2)을 구성하는 Metal의 최소폭 및 절연체(462)의 최소 두께는 변경이 불가하므로, Metal의 최소폭 및 절연체(462)의 최소두께에 따라 형성된 쉴딩정전용량(Cin_sd)의 크기가 만족스럽지 못할 때에도 쉴딩정전용량(Cin_sd)의 크기를 작게 하기에는 한계가 있다.
이러한 문제점을 해결하기 위하여 본 발명은, 검출신호선(200-1,210~240,250-1/250-2)을 반도체IC(400)의 최상면에 위치시켜, 검출신호선 상측에는 신호층이 없도록 하고, 검출신호선(200-1,210~240,250-1/250-2)의 하측에만 쉴딩영역을 설치한다.
도11b는 쉴딩영역 구현에 관한 본 발명의 또다른 실시예이다.
도11b를 참조하면, 반도체IC(400)내부 3개의 Pin입력신호선(200-1내지 200-3)은 반도체IC(400)의 메탈 Layer중 최상면(465)에 배치되며, Pin입력신호선(200-1내지 200-3) 상면에는 "다른 신호선"을 배치하기 위한 금속층(Metal Layer)이 존재하지 않는다.
Pin입력신호선(200-1내지 200-3)의 하측으로는 Column 1 제1쉴딩영역(261)이 배치되고 CDA신호선의 좌우측으로도 Column 1 제1쉴딩영역(217)과 전기적으로 연결된 쉴딩영역(261-3)이 설치된다. 이러한 구조는 컬럼검출신호선(210내지 240) 및 그룹검출신호선(250)에도 적용되는 등 모든 검출신호선에 적용된다.
이러한 구조는, 검출신호선(200-1,210~240,250-1/250-2)의 상하측 및 좌우에 쉴딩영역이 배치된 도11a의 실시예에 비하여, 하측 및 좌우측에만 쉴딩영역이 배치되므로 쉴딩정전용량(Cin_sd)의 크기를 약 절반정도로 줄여주는 효과가 있다.
최상측 Layer에 배치된 검출신호선(200-1,210~240,250-1/250-2)은 신호검출부(410)와 연결되기 위하여 하층의 메탈 레이어(463 및 464)를 사용하는 경우도 있으므로 최상측에 배치된 임의의 검출신호선의 비율은 전체 검출신호선의 비율에 대해 50% 이상을 유지하는 것이 바람직하다.
지금까지 살펴본 바와 같이 본 발명은, 하나의 CDA신호선(200)에 1)공통전극 정전용량(Ccm), 2) 선간 복합 정전용량(Cd), 3)쉴딩 정전용량(Cin_sd)이 상호 병렬 결합되어 있으며 CDA신호선(200)의 저항을 고려하지 않는다면 CDA신호선(200)은 하나의 점(도1의 P)으로 등가화 되고, 이는 하나의 점(P)에 상기 공통전극 정전용량(Ccm) 및 선간 복합 정전용량(Cd) 및 쉴딩 정전용량(Cin_sd)이 병렬연결된것처럼 등가화 된다.
기존에는 쉴딩정전용량(Cin_sd)은 제어할 수 없는 내부기생정전용량(Cprs)의 형태로 <수학식1>의 분모에 위치하여 감도를 저하시키는 불필요한 더미(Dummy) 역할을 하였으며, 또 어떠한 경우에는 구동전압을 인가하기 위해 별체로 구성된 정전용량을 도입하여 <수학식1>의 분모에 추가되어 감도를 저하시키는 역할을 하였다. 그러나 본 발명에서는 불필요한 Dummy 역할을 하던 내부기생정전용량을 쉴딩정전용량으로 개조하여 구동전압을 인가하여, 전하가 추가 공급되어 감도가 향상되는 효과가 있다.
도12a는 쉴딩 정전용량(Cin_sd)에 구동전압을 인가하는 본 발명의 실시예이다.
도 12a를 참조하면, iin_sd=id + icm이다. (단, iin_sd는 쉴딩정전용량 (Cin_sd)에 흐르는 전류이고, icm은 공통전극 정전용량(Ccm)에 흐르는 전류이고, id는 선간커패시터(Cd)에 흐르는 전류이다. 또한 Vd는 선간 정전용량(Cd)의 일측에 인가된 정전압이며, Vcm은 공통전극 정전용량(Ccm)의 일측에 인가된 공통전극 정전압이다. 또한 쉴딩정전용량(Cin_sd)의 일측에는 Vcin1과 Vcin2로 구분되는 2개의 구동전압이 인가된다).
iin_sd=Cin_sd*(Vcin-Vp), id=Cd*(Vp-Vd), icm=Ccm*(Vp-Vcm)이다.
iin_sd=id + icm이므로,
Cin_sd*(Vcin-Vp) = Cd*(Vp-Vd) + Ccm*(Vp-Vcm)이다.
이 수학식을 Vp에 대해 정리하면,
Figure PCTKR2022001178-appb-img-000012
임을 알 수 있다.
쉴딩정전용량(Cin_sd)에 Vcin1을 인가할 때의 P점의 전압인 Vp1은,
Figure PCTKR2022001178-appb-img-000013
이고,
쉴딩정전용량(Cin_sd)에 Vcin2를 인가할 때의 P점의 전압인 Vp2는,
Figure PCTKR2022001178-appb-img-000014
이다.
쉴딩정전용량(Cin_sd)를 서로 다른 두개의 전압인 Vcin1과 Vcin2로 구동(Driving)하고 그때 P에서 검출된 Vp1와 Vp2의 차이는 아래 <수학식3>과 같다.
<수학식3>
Figure PCTKR2022001178-appb-img-000015
도12b는 선간정전용량(Cd)와 쉴딩정전용량(Cin_sd)에 각 각 구동전압을 인가하는 경우의 실시예이며, 공통전극 정전용량(Ccm)을 제외한 정전용량에 구동전압을 인가하는 경우이다.
도1의 실시예에서는, 선간정전용량(Cd)에만 구동전압(Vd1, Vd2)을 인가하여 <수학식1>을 유도하였고, 도12a의 실시예에서는 쉴딩정전용량(Cin_sd)에만 구동전압(Vcin1, Vcin2)을 인가하여 <수학식3>를 유도하였다.
도12b를 참조하면, 선간정전용량(Cd)와 쉴딩정전용량(Cin_sd)에 구동전압이 인가된다. 선간정전용량(Cd)는 Vd1및 Vd2로 구동되며, 쉴딩정전용량(Cin_sd)는 Vcin1 및 Vcin2로 구동된다.
두개의 정전용량에 구동전압이 인가되는 경우, P점의 전압 Vp는 <수학식1> 및 <수학식3>을 참조하여 중첩의 원리(Superposition Theory)에 의해 구할 수 있다.
선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)에 각 각 구동전압이 인가될 때 P점의 전위 Vp는 <수학식4>이다.
<수학식4>
Figure PCTKR2022001178-appb-img-000016
도13a는 <수학식4>를 검증하기 위한 가상의 Data로서 도2a와 동일한 data이다. 도2a는 선간정전용량(Cd)만 구동하는 Single Driving의 경우에 대한 Data 및 Vp2-Vp1에 대해 시뮬레이션(Simulation) 결과값이며, 도13a는 Single Driving에 대한 결과값 및 선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)등 2개의 정전용량을 동시에 구동하는 Dual Driving의 경우에 대해 Vp2-Vp1의 시뮬레이션 결과값이다.
도13a의 data를 <수학식1>에 적용하여 선간 정전용량(Cd)만 Vd1 및 Vd2 구동전압으로 Single Driving을 하였을때, (Vp2-Vp1)의 최대값 및 최소값의 차이는 1.429V이며, 공통전극 정전용량(Ccm)을 제외한 선간 정전용량(Cd)을 Vd2와 Vd1으로 구동하고 쉴딩정전용량(Cin_sd)을 Vcin2 및 Vcin1으로 구동하는 Dual Driving의 경우, (Vp2-Vp1)의 최대값 및 최소값의 차이는 0.271V이다.
Single Driving일때 P점의 (Vp2-Vp1)인 1.429V를 검출하기 위해 1.6V의 검출범위를 가지는 10bit ADC를 사용하는 경우 1.56mV/bit 분해능(Resolution) 이며, Dual Driving시 P점에서 검출된 (Vp2-Vp1)인 0.271V를 300mV의 검출범위를 가지는 10bit ADC로 검출하는 경우 약 0.3mV/bit의 분해능이므로 동일한 정전용량의 구성에서 구동방법만 달리해도 분해능이 약 5배이상 향상되는 것을 알 수 있다.
이러한 현상은, 구동전압이 인가되지 않는 정전용량은 구동전압이 인가되는 정전용량이 공급하는 전하에 의해 전하공유(Charge Sharing)를 하는 부하(Load)정전용량으로 작동하지만, 구동되는 정전용량은 전하를 공급하는 원천(Source)으로 동작하기 때문이며, 상호 공통 접속된 정전용량들의 정해진 크기안에서 전하를 공급하는 정전용량의 크기가 클수록 부하정전용량의 크기가 작아져서 동일한 구동전압에 대해 전압차이가 적게 발생한다. 또한 구동되는 정전용량이 많을 수록 부가된 오브젝트정전용량(Cobj)에서의 전하공유량이 많아지므로 감도가 향상되는 효과가 있다.
구동전압에 의한 전압차이(Vp2-Vp1)는 전체 정전용량 중 구동되지 않는 부하정전용량의 편차에 의해 발생하므로 전체정전용량(수학식1의 분모에 위치하는 정전용량)중에서 비 구동 정전용량의 비중이 줄어들수록 Vp2-Vp1의 편차는 작게 발생한다. 이러한 원리에 따라 본 발명은, <수학식1>의 분모에 위치한 정전용량들의 크기(Capacitance)를 줄이기 위한 방안을 제시하며, 구동전압을 인가할 수 없는 내부 기생정전용량(Cprs)을 개조하여 구동전압을 인가할 수 있도록 하며, 공통전극 정전용량(Ccm)에도 구동전압을 인가할 수 있는 장치를 제시하였다. 이로 인해 구동전압 인가 전후에 검출신호선(202)에서 검출된 전압의 편차가 축소되므로 ADC의 검출범위를 좁혀서 ADC의 분해능이 향상되고, 부가되는 오브젝트 정전용량(Cobj)의 검출감도가 향상되는 효과가 있다.
한편 도13b는 도13a의 data를 기반으로 산출된 <수학식1> 및 <수학식4>의 결과 그래프이다.
도13b는 동일한 조건에서 <수학식1>을 기반으로 하는 Single Driving 및 <수학식4>를 기반으로 하는 Dual Driving에 대해 Vp2-Vp1을 도시한 것이다. Single Driving인 경우에는 공통전극 정전용량(Ccm) 및 내부 기생정전용량(Cprs)이 부하정전용량으로 동작하여 Vp2-Vp1의 편차가 크게 발생하지만, Dual Driving의 경우에는 공통전극 정전용량(Ccm)만이 부하정전용량으로 동작하고 대부분 공통전극 정전용량(Ccm)의 편차에 의해서 Vp2-Vp1의 편차가 발생하므로 비교적 편차가 작은 공통전극 정전용량(Ccm)에 대해 Vp2-Vp1의 변동폭이 안정적임을 알 수 있다.
다시 도13a 및 도13b를 참조하면, 쉴딩정전용량(Cin_sd)의 크기(capacitance)가 거의 일정하면 P점에서 검출되는 전압의 변동폭은 더 축소될 것이라는 것을 예상할 수 있다.
쉴딩정전용량(Cin_sd)의 크기(Capacitance)를 결정하는 것은, 주로 반도체IC(400) 내부의 검출신호선(200-1,210~240,250-1/250-2)의 선폭(Width)이므로 신호선폭을 조정하면 검출신호선(200-1,210~240,250-1/250-2)에 의한 쉴딩정전용량의 크기를 신호선마다 거의 유사하게 설정하는 것이 가능하다. 일 실시예로, 검출신호선의 길이가 긴 신호선은 선폭(Width)을 최소한의 선폭으로 좁게 하여 쉴딩 정전용량(Cin_sd)의 크기(Capacitance)를 작게 하고, 검출신호선의 길이가 짧은 신호선은 선폭(Width)을 넓게 하여 쉴딩정전용량(Cin_sd)의 크기를 크게 한다. 반도체IC(400)에서 검출신호선의 길이는 계산이 가능하므로 모든 검출신호선에 대해 신호선폭 및 길이를 곱한 면적이 동일하도록 설계하고 제조하면 검출신호선별 쉴딩정전용량(Cin_sd)의 크기를 일정하게 유지하는 것이 가능하다.
이와 같이 본 발명은, 반도체IC(400)의 내부 검출신호선(200-1,210~240,250-1/250-2) 선폭을 조정하되 길이가 긴 신호선의 폭은 길이가 짧은 신호선에 비해 선폭을 크게 하고 이로 인해 검출신호선들 상호간 면적을 유사하게 조정하여, 검출신호선(200-1,210~240,250-1/250-2)에 의해 형성된 쉴딩정전용량(Cin_sd)의 크기가 신호선별로 유사하게 생성될 수 있도록 하여, <수학식4>에 의한 (Vp2-Vp1)의 편차가 줄어들게 한다.
지금까지 <수학식1>이나 <수학식4>의 선간 정전용량(Cd)에 Vd1과 Vd2를 인가하거나 쉴딩정전용량(Cin_sd)에 Vcin1 및 Vcin2를 인가하는 것을 구동전압(Driving Voltage)을 인가(Forcing)한다"라는 표현을 사용하였으며, 구동전압을 인가하는 것은 정전용량에 서로 다른 크기의 두 전압을 인가하는 것이다.
도14는 구동전압 인가에 관한 본 발명의 일 실시예이다.
도 14를 참조하면, 상단의 도면은 선간 정전용량(Cd)에 구동전압(Vd2,Vd1)을 인가하는 방법에 대한 실시예이며, 하단의 도면은 쉴딩정전용량(Cin_sd)에 구동전압(Vcin2,Vcin1)을 인가하는 실시예로서, 구동전압은 다음의 특성을 갖는다.
1. 구동전압은 High Voltage 및 Low Voltage로 구성되며, High Voltage 및 Low Voltage의 조합으로 하나의 Cycle Time을 구성한다. 구동전압의 변화(Transition)에 따라 구동되는 정전용량에서 전하 증감이 발생하고 이러한 전하 증감에 따라 비 구동 정전용량에서 발생하는 전하공유 현상을 이용하여 비구동 정전용량에서 발생하는 전압변동을 검출할 수 있다.
2. 표시장치(10)내 설치된 CDA(100) 위치에 따라 서로 다른 Cycle Time이 적용될 수 있다.
예를 들어, 반도체IC(400)의 원거리에 있는 CDA신호선(201)의 선저항 및 선간정전용량(Cd)는 반도체IC(400)에서 근거리에 있는 CDA신호선(203)의 선저항 및 선간정전용량(Cd)에 비해 크기 때문에, 신호가 안정된 상태(Saturation Status)가 되기 위하여 더 많은 시간을 필요로 한다. 따라서 원거리 CDA신호선에 공급되는 구동전압의 Cycle Timer은 근거리 CDA에 공급되는 Cycle Time보다 길어야 한다.
도14의 ZONE A를 참조하면, ZONE B내지 ZONE D에 비해 50%의 Cycle Time을 갖는다. 이러한 ZONE A의 Cycle Time은 반도체IC(400)의 근거리에 위치한 CDA(103)에 적용될 수 있으며, ZONE A의 Cycle Time보다 두배 또는 세배이상 되는 폭을 갖는 Cycle은 반도체IC(400)의 원거리에 있는 CDA(101)에 적용될 수 있다.
3. 구동전압을 인가하기위해, Low Voltage에서 High Voltage로 전압을 변경하거나 High Voltage에서 Low Voltage로 변경 시, 도14의 ZONE A의 실시예처럼 펄스파(Pulse Wave)로 구동(Driving)하는 방식과 ZONE B 내지 ZONE D처럼 Rising Edge와 Falling Edge를 Sine Wave처럼 완만하게 구동하는 방식이 있다. Edge가 날카로운 펄스파로 구동하면 펄스파의 1고조파 또는 3고조파 또는 5고조파등 날카로운 상승 또는 하강 엣지(Edge)를 가지는 전압에 의해 EMC나 EMI의 문제를 유발할 수 있으므로 구동전압의 Rising Edge와 Falling Edge는 Sine Wave의 형태로 완만하게 구동하는 것이 바람직하다.
4. 구동전압은 도14의 ZONE A 내지 ZONE D의 실시예처럼 "from Low Voltage to High Voltage"로 구동(Driving)할 수 있으며, 도14의 ZONE S의 실시예처럼 "from High Voltage to Low Voltage" 로 구동할 수도 있다. 단, 하나의 검출신호선에 연결된 정전용량에는 Low전압이 동시에 인가되거나 High전압이 동시에 인가되어야 한다.
예를 들어 선간 정전용량(Cd)에는 “from Low Voltage to High Voltage”로 구동하고 쉴딩정전용량(Cin_sd)에는 “from High Voltage to Low Voltage”로 구동하면 안된다는 의미이다. 이는 부하정전용량에 전하공유현상을 유도하기 위함이며 극성이 서로 다른 전압이 동시에 인가되면 증감되는 전하의 양이 비슷한 경우가 발생하여 전하공유 현상이 미 생성될 수도 있기 때문이다. High Voltage와 Low Voltage는 상대적인 개념이다. 구동전압은 Low Voltage 및 High Voltage의 두개의 상태를 가지므로 둘 중에 하나는 Low Voltage이고 하나는 High Voltage라고 이해되어야 한다. 이러한 사상은 본 명세서에서 Low Voltage 및 High Voltage의 두 상태를 가지는 모든 전압에도 적용되며, 복수의 전압의 경우, Low Voltage 및 High Voltage의 의미는 비교되는 두개의 전압 중 하나는 낮고 하나는 높다는 의미이다.
5. 구동전압 Cycle안에서 제1단구동전압(1st Stage Driving Voltage)의 Duty와 제2단구동전압(2nd Stage Driving Voltage)의 Duty는 서로 다르다. 제1단구동전압은 처음에 공급되는 구동전압이며, 두번째 공급되는 제2단구동전압과 전압Level의 차이가 있는 전압이다. 예를 들어 제1단구동전압이 Low Voltage이면 제2단구동전압은 High Voltage이며, 제1단구동전압이 High Voltage이면 제2단구동전압은 Low Voltage이다.
표시장치(10)에서 원거리에 설치된 CDA신호선의 시상수는 근거리 CDA신호선의 시상수보다 크므로, 원거리신호선의 신호가 포화(Saturation)되어 안정화되는 시간은 근거리의 CDA신호선에 비해 길어진다. 이로 인해, 도 14의 ZONE D처럼 원거리에 공급되는 제1단구동전압인 Low Voltage(Vd1, Vcin1)보다 제2단구동전압인 High Voltage(Vd2, Vcin2)의 인가시간(Forcing Time)이 더 길다. 또한 근거리의 CDA신호선에는 ZONE C와 같이 제1단구동전압의 길이가 길고 제2단구동전압의 길이가 짧다. 그러나 근거리 CDA신호선의 경우 ZONE A의 실시예와 같이 Cycle Time을 짧게 하는 것이 검술시간을 줄일 수 있어서 더 바람직하다.
6. 하나의 컬럼내에서 검출신호선의 길이별로 (또는 CDA 위치별로) 동일한 검출신호선에 연결된 개별 정전용량에 공급되는 제2단구동전압의 위상차가 발생할 수 있다.
도12b 및 도14를 참조하면, 선간 정전용량(Cd)에는 제2단구동전압으로 Vd2가 공급되고 쉴딩정전용량(Cin_sd)에는 제2단구동전압으로 Vcin2가 공급된다. 원거리의 CDA신호선의 선간 정전용량(Cd)의 크기는 동일한 CDA신호선의 쉴딩정전용량(Cin_sd)의 크기보다 클 수 있다. 만일 두 정전용량에 동일한 시점에 제2단구동전압을 인가하면 시상수가 작은 쉴딩정전용량(Cin_sd)의 전압이 먼저 안정된 이후에도 시상수가 큰 선간정전용량은 지속적으로 전압이 상승되는 과정에 있을 수 있다. 중첩의 원리에 따르면, 먼저 안정된 상태에 이른 쉴딩정전용량(Cin_sd)는 안정화이후 방전을 시작하며 선간정전용량의 전압이 안정되어 신호를 검출할 때까지 방전은 지속된다. 이러한 방전에 의해 검출신호선(202)에서 검출되는 신호의 오류가 발생할 수 있으므로, 쉴딩정전용량(Cin_sd)에 인가되는 구동전압은 인가시점을 달리하여 늦게 구동전압을 인가하는 것이 바람직하다. ZONE S는 이러한 기술사상에 대해 설명한 그림이다. 상단 그림의 제2전압 Vd2가 인가된 후 "Φ"의 시간 이후 쉴딩정전용량(Cin_sd)에 제2단구동전압인 Vcin2가 공급되고 있다.
근거리의 CDA신호선의 선간 정전용량(Cd)의 크기는 쉴딩정전용량(Cin_sd)보다 작을 수 있으므로 근거리의 신호선에 쉴딩정전용량 제2단구동전압이 먼저 인가된 후 선간 정전용량(Cd)에 제2단구동전압이 인가될 수 있다.
한편, 정전용량별로 구동시간을 달리하여 얻어지는 다른 이점이 있다. 구동전압은 정전용량에 인가되는 것이므로 구동전압의 최초 Rising 또는 Falling등 Transit Voltage의 제1고조파 및 제3고조파등 날카로운 전압에 의해 정전용량에 순간적인 과전류가 흐르며 이로 인해 구동전압의 전위가 변경되거나, 구동부(420)에서 구동전압을 인가하는 스위치류의 부품이 지속적으로 해(Damage)를 입을 수 있고 이러한 상황이 지속되면 부품이 손상을 받을 수도 있다. 이러한 문제를 회피하는 방법은 정전용량마다 서로 다른 구동부(420)를 사용하여 구동시점을 서로 달리하는 것이다.
7. 선간 정전용량(Cd)에 공급되는 구동전압의 크기와 쉴딩정전용량(Cin_sd)에 공급되는 구동전압의 크기는 서로 다를 수 있다.
도15는 구동부(420)에서 구동전압을 인가하는 본 발명의 실시예로서, 도15를 참조하면, 전압생성부(Voltage Generator, 이하 VG) VG1 및 VG2가 있으며 VG1의 저항 String에 공급되는 기준전압(Vref1) 및 VG2에 공급되는 기준전압(Vref2)이 있다.
기준전압(Vref1 및 Vref2)은 BGR(Band Gap Reference)에 의해 생성되는 정밀한 크기를 가지는 전압이며 두개의 기준전압(Vref1 및 Vref2)은 서로 갖거나 다른 전압일 수 있다.
구동전압은 AMP에서 생성된다. 저항 스트링에서 인용한 기준전압을 이용하여 AMP 출력전압의 크기가 결정되고 AMP에 공급되는 전원(VDD)에서 전류가 공급된다. 기준전압 및 AMP로 구성되어 구동전압을 생성하는 부분(Part)을 구동전압생성부(Driving Voltage Generator)라고 한다.
하나의 Voltage Generator에서는 여러 개의 기준전압(Reference Voltage) 및
구동전압이 생성된다. 예를 들어, 본 발명의 구동전압인 Vd1/Vd2 또는 ADC에 인가되는 기준전압전압인 ADC_top 및 ADC_btm은 VG1에서 생성(Generation)되며, Vcin1/Vcin2 및 DAC 기준전압인 DAC_top 또는 DAC_btm등은 VG2에서 생성될 수 있다.
분리된 Voltage Generator에서 별도로 생성되는 구동전압(Vd1/Vd2 및 Vcin1/Vcin2)에 의해 상술한 돌입전류(Peak Current)로 인한 전압강하 내지 부품의 손상방지가 이루어진다.
이와 같이 본 발명에서는, 서로 다른 Voltage Generator에서 생성된 구동전압이, 서로 다른 정전용량의 구동전압으로 사용될 수 있다. 예를 들어 동일한 P점에 연결된 선간정전용량에는 VG1에서 생성된 구동전압인 Vd1/Vd2가 사용되고, 쉴딩정전용량에는 VG2에서 생성된 Vcin1/Vcin2가 사용될 수 있다.
<수학식4> 및 도13a를 참조하면, Dual Driving의 경우 검출신호선(200)에서 검출된 Vp2-Vp1은 4.615V~4.886V이다. 일반적으로 아날로그신호를 Processing하여 ADC를 통해 디지털신호로 출력하는 과정에서 OPAMP를 많이 사용하며, Rail to Rail type의 OPAMP가 아닌 일반적인 OPAMP의 경우 Single전원의 Vdd가 전원전압으로 공급되면 공급된 전원전압만큼 충분한 출력이 형성되지 않는다. 예를 들어 Buffer로 사용되는 OPAMP의 전원이 0V를 그라운드로 하는 5V Single 전원인 경우, OPAMP의 입력신호가 5V인 경우 출력전압은 동일한 5V가 출력되어야 하나, 5V가 출력되지 않고 4.5V정도만 출력되기도 한다. 따라서 본 장치에서도 5V의 Single 전원을 사용하는 OPAMP의 경우, 도13a의 4.615V~4.886V의 전압이 정상적으로 출력되지 않고 4.5V만 출력될 수도 있다.
<수학식4>를 참조하면, 구동전압 (Vd2-Vd1)이나 구동전압 (Vcin2-Vcin1)의 크기를 달리하여, 도13a의 Dual Driving시의 Vp2-Vp1의 값이 4.615~4.886V의 범위가 아닌 4.5V 이하에서 형성될 수 있도록 조정할 수 있다.
예를 들어, Vd2-Vd1=5V, Vcin2-Vcin1=3V와 같이 조정할 수 있을 것이다. 이를 위해 선간정전용량 구동전압은, Vd2=5V, Vd1=0V이며, 쉴딩정전용량 구동전압 Vcin2=4V, Vcin1=1V가 되도록 설계하는 것이 가능하다. 선간정전용량 구동전압인 Vd2와 Vd1은 도15의 실시예와 같이 VG1의 저항 스트링을 통해 미세한 크기 조정이 가능하며, VG2에서 생성되는 쉴딩정전용량 구동전압도 여러가지의 크기를 갖도록 조정이 가능하므로 OPAMP의 동작점을 안전한 영역으로 설정하는 것이 가능하다.
이와 같이 본 발명은, 서로 다른 정전용량에 공급되는 구동전압의 High Voltage 또는 Low Voltage의 크기는 서로 같은 크기의 전압을 사용할 수도 있고 서로 다른 크기의 전압을 사용할 수도 있으며, 서로 다른 구동전압을 사용하여, 형성되는 전압의 위치를 조절하는 것이 가능하다. 또한 본 발명의 장치는 이러한 서로 다른 구동전압을 생성하는 복수의 전원공급기(Voltage Reference)를 제공한다.
구동전압을 생성하는 장치인 도15의 실시예는 저항 String을 사용한 일 실시예이며, 도15의 방법과 다른 방식으로도 구동전압을 생성하는 것이 가능하다. 예를 들어, Regulator를 사용하여 모든 구동전압을 하나씩 독립적으로 공급할 수 있으며, BGR(Band Gap Reference)을 사용하여 독립적인 여러 개의 구동전압을 생성하고, 이의 전류용량만 증폭하여 사용하는 방법도 있을 것이다. 그러므로 구동전압을 생성하는 방법은 도15의 실시예와 같이 저항 String을 사용하는 방법에 한정되지 않으며 다양한 방법이 사용될 수 있다.
도3의 실시예와 같이 하나의 CDA(100) 및 이와 연결된 검출신호선(202)에는 복수의 정전용량 즉, 공통전극 정전용량(Ccm) 및 선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)가 형성(made) 또는 생성(Generated)되며, 본 발명은 그 중에서 공통전극 정전용량(Ccm)을 제외한 선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)를 구동하여 검출신호선(202) 또는 이와 등가회로인 P점에서 (Vp2-Vp1)을 검출하는 <수학식4>를 유도하였다.
도6의 Ccm 구동층(6)도 Vcm1 및 Vcm2의 서로 다른 크기의 구동전압으로 구동(Driving)하면 <수학식4>의 분자에 (Vcm2-Vcm1)*Ccm이라는 항이 추가된 또 다른 수학식이 만들어 질 수 있으며, 이는 CDA(100) 및 그와 연결된 신호선에 의해 생성된 다양한 크기의 공통전극 정전용량(Ccm)에 의한 Vp2-Vp1의변동값을 더 낮게 하는데 기여할 것이다.
이상에서 살펴본 바와 같이, 하나의 검출신호선(202)은 저항을 고려하지 않을 경우, 도1 또는 도12와 같이 하나의 점(P)로 등가화 하는 것이 가능하며, 그 검출신호선(202)으로 인해 생성된 복수의 정전용량 즉, 공통전극 정전용량(Ccm) 및 선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)의 일측은 P점에 공통으로 병렬 접속되고, 공통전극 정전용량(Ccm)를 제외한 나머지 정전용량의 타단에 구동전압을 인가하여 P점에서 Vp1이나 Vp2나 Vp2-Vp1을 검출하는 과정을 설명하였다. 또한, P점에서 Vp1을 검출하거나 Vp2를 검출하거나 Vp2-Vp1을 검출하는 과정을 또 다른 용어인 "신호를 검출한다"라는 표현으로도 사용하였다.
지금부터는 도12b를 참조하여, 구동전압을 인가하여 오브젝트를 검출하는 본 발명의 실시예를 설명한다.
<수학식4>는
Figure PCTKR2022001178-appb-img-000017
이다. <수학식4>를 정성적으로 분석해 보면, 도12b에서 Vp1을 결정하는 Vd1을 선간 정전용량에 인가하고 Vcin1을 쉴딩정전용량에 인가하여 P점의 전압이 안정될 때까지 소정의 시간을 기다린 후, 신호검출기(410)로 이때의 P점의 전압을 검출하면 이는 Vp1이 된다. 이후 Vp2를 검출하기 위하여 Vd2 및 Vcin2를 인가한 후 소정의 시간을 기다려 P점의 신호가 포화상태(또는 목표값)에 도달하는 동안 기다린 후 신호검출기(410)로 P점의 전압을 검출한다. <수학식4>는 이렇게 검출된 Vp1과 Vp2의 차이이다.
본 발명은 표시장치(10)의 상면에 오브젝트(20)가 위치(Positioning)하면 오브젝트(20)의 출현여부 및 표시장치(10)상에서의 오브젝트(20)의 위치(Coordinate)를 오브젝트정전용량(Cobj)의 변화량으로 알아내는 것을 목표로 한다.
도4를 참조하면, CDA(100)의 상면에 오브젝트(20)가 위치하면 CDA(100) 및 오브젝트(20) 사이에는 오브제트 정전용량(Cobj)이 형성되며 오브젝트 정전용량의 크기는, Cobj=ed/S이다. 여기에서 "d"는 오브젝트(20)와 CDA(100)의 거리(Distance)이며 "S"는 오브젝트(20)와 CDA(100)의 대향면적이다.
간극 "d"를 결정하는 요소는, CDA(100)와 오브젝트(20)(Object) 사이의 보호유리나 보호필름 등으로 구성된 보호층(7) 및 CDA(100)와 보호층(7)을 접합하는 Adhesive등의 투명접착체(미 도시) 및 오브젝트(20)가 보호층(7)의 상면에 닿지 않을 때는 공기(Air)층 등이다.
오브젝트 정전용량(Cobj)의 크기는, 오브젝트(20)와 CDA(100)의 대향 면적을 기초로, 공기층의 두께 및 공기의 유전율(e)로 형성된 정전용량(Cair) 및 보호층의 두께 및 보호층 소자의 유전율(e)로 형성된 정전용량(Cgls) 및 투명접착제의 두께 및 투명접착제소자의 유전율(e)를 기초로 형성된 정전용량(Cadh)의 복합정전용량(Cair 및 Cgls 및 Cadh의 직렬연결)으로 결정된다.
일반적인 실시예의 경우 4mm x4mm의 면적을 가지는 오브젝트(20)가 CDA(100)의 상면에 있는 보호층(7)인 0.5mm 두께의 보호유리에 닿았을 때, 계산에 의하면 CAD(100) 및 오브젝트(20) 사이에는 0.5pF~1pF 사이의 정전용량이 형성된다.
CDA(100)의 상면에 형성된 이러한 오브젝트 정전용량(Cobj)는 일측이 CDA신호선(200)과 등가인 P점에 접속되고, 타측은 오브젝트의 전위(Voltage Level)인 Vobj에 연결된 것으로 등가화 할 수 있다. 만일 오브젝트(20)가 사람의 손가락(Finger)이면, 오브젝트(20)의 전위(Vobj)는 대지 그라운드인 0V이며 Pen의 경우에는 펜의 출력전압이다.
도12b는 공통전극 정전용량(Ccm)을 제외한 선간정전용량(Cd) 및 쉴딩정전용량(Cin_sd)에 구동전압을 인가하는 본 발명의 실시예로서, 오브젝트 출현에 의해 생성된 오브젝트 정전용량(Cobj)가 부가된 경우에, 검출신호선(200)에서 전압을 검출하기 위한 본 발명의 일 실시예이다. 도12b 및 <수학식4>를 참조하면, 오브젝트(20)가 사람의 손가락인 경우 오브젝트(20)의 전위(Vobj)는 일정하므로 중첩의 원리에 의하여 <수학식4>는 <수학식5>와 같이 유도된다.
<수학식5>
Figure PCTKR2022001178-appb-img-000018
본 발명은 오브젝트(20)의 존재를 오브젝트 정전용량(Cobj)의 크기로 알아내는 것이므로, 오브젝트(20)가 없을 때 P점의 전압인 <수학식4>와 오브젝트(20)가 있을 때의 P점의 전압인 <수학식5>의 차이를 알면 오브젝트(20)의 존재여부 또는 접촉면적을 아는 것이 가능하다. <수학식6>은 <수학식4>-<수학식5>로 정의되며 다음과 같다.
<수학식6>
<수학식4>-<수학식5>
=
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-
Figure PCTKR2022001178-appb-img-000020
<수학식6>을 참조하면, <수학식4>와 <수학식5>의 차이는 분모항의 오브젝트 정전용량(Cobj) 유무의 차이이다. 따라서 <수학식4>의 값을 기초로 <수학식4>의 변화량을 감지하면 오브젝트 정전용량(Cobj)의 크기를 전압으로 검출하는 것이 가능하다.
오브젝트가 없을 때 <수학식4>에 의해 검출된 신호를 "제1검출신호"라고 하고, 오브젝트가 있을 때 <수학식5>에 의해 검출된 신호를 "제2검출신호"라고 하면, 제1검출신호와 제2검출신호의 차이로 오브젝트 정전용량(Cobj)의 크기를 검출하는 것이 가능하다.
"제1검출신호"에 대한 "제2검출신호"의 변화량을 알기 위해서는, 기준이 되는 "제1검출신호"는 보존되고 호출되어, 규칙적으로 검출되는 제2신호와의 차이를 파악해야 하므로 제1검출신호는 메모리에 기록되어 보존되어야 한다.
도16a 내지 도16d는 차동증폭기의 사용에 관한 본 발명의 일실시예로서, 차동증폭기는 신호검출부(410)에 포함되어 있다.
차동증폭기는 Positive input 단자로 입력되는 전압과 Negative Input 단자로 입력되는 전압의 차이를 증폭하는 소자로서, Feedback 저항과 Positive Input단자에 연결된 저항 들과의 비(Ratio)에 의해 증폭율이 결정되는 소자이다. (본 실시예에서는 증폭율을 결정하는 저항의 연결은 생략하였다)
도16a은 제1검출신호와 동일한 복제된 DAC code를 추출하는 과정(Process)에 관한 본 발명의 일 실시예이다.
Positive input 단자에는 아날로그(Analog) 전압을 출력하는 DAC(Digital to Analog Converter)이 연결되어 있고, Negative Input 단자에는 "제1검출신호"가 연결되어 있다. 제1검출신호는 검출신호선(200)에서 검출되므로 검출신호선이 차동증폭기의 Negative Input 단자에 연결된다.
DAC은 디지털 code가 주어지면 아날로그 전압을 출력하는 장치이며, 차동증폭기의 Positive Input단자에는 DAC출력이 연결되기 때문에 차동증폭기에는 두개의 아날로그 전압이 연결되었고 차동증폭기는 사전에 설정된 저항비에 따른 증폭율로 두 전압차이를 증폭한다.
차동증폭기의 출력전압인 Vo는 아래의 <수학식7>에 따른 전압이다.
<수학식7>
Vo=Gain*(DAC_ini-제1검출신호)
DAC_ini는 DAC의 최초 출력값이며 임의의 값이다. 또는 그 이전에 사용하던 복제된 DAC값일 수도 있다. 온도의 변화에 따라 반도체IC(400)의 회로소자 특성이 변경되어 검출신호선에서 검출되는 제1검출신호는 수시로 변경되고, 제1검출신호를 추종하는 복제된 DAC값도 수시로 변경되어야 하므로, 변경된 DAC의 보정을 위해 메모리에 저장된 old DAC값을 호출하여 보정된 new DAC값을 구하는 경우, 메모리에 저장된 DAC값이 DAC_ini의 목적으로 사용될 수 있다. New DAC 값은 old DAC값에 비해 큰 차이가 발생하지 않으므로 빠른 시간안에 new DAC의 추출이 가능하다. 그러나 본 장치에 전원이 인가되어 메모리에 저장된 DAC값이 없는 경우에는 임의의 DAC값을 DAC_ini로 설정하고 차동증폭기의 출력을 감시하면서 DAC_ini의 값을 변경해 나가야 한다. Gain은 차동증폭기의 증폭율이다.
<수학식7>에서 DAC_ini의 전압의 크기가 제1검출신호의 전압과 동일하면, Vo는 0V(Zero Volt)가 된다. 즉, 오브젝트 미 출현시 <수학식4>에 기초하여 도12b의 선간 정전용량(Cd) 및 쉴딩정전용량(Cin_sd)에 구동전압을 인가하고 DAC_ini의 값을 조정하여 차동증폭기에서 검출되는 Vo값이 0V가 될 때의 DAC_ini 값은 제1검출신호와 동일한 값이며, 이때 추출된 DAC Code는 제1검출신호의 복제된 값(Copied Value 또는 Same Value)인 DAC_copy로 표시한다. (DAC_copy는 DAC에서 출력되는 복제된 전압을 의미할 수도 있다)
동일한 방법으로 모든 CDA(100)에 대해 제1검출신호의 크기가 복제된 DAC code를 추출하고 CDA별로 반도체IC(400)의 메모리에 저장한다.
도17은 DAC을 저장하는 메모리에 관한 본 발명의 일 실시예이다.
상기 <수학식7>에 의해 모든 CDA(100)에서 검출된 제1검출신호는 DAC Code로 메모리에 저장되며 메모리에 저장된 DAC_rxcy는 도3의 x행과 y열에 위치한 CDA(100)에서 검출된 복제된 DAC code이다. 예를 들어 DAC_r2C1은 도3의 A1 CDA(100)에서 검출된 제1검출신호와 동일한 DAC code이다.
메모리에 복제된 DAC의 형태로 저장된 제1검출신호는, 해당 CDA(100)의 제2검출신호를 검출할 때 마다 호출되어 도16b내지 도16d의 실시예에 관한 차동증폭기의 Positive 또는 Negative Input 단자에 연결되거나 보정된 DAC 값을 구하기 위하여 도16a의 실시예에서 사용된다.
도16b는, 복제된 DAC을 이용하여 차동증폭기의 출력신호 V1을 검출하는 과정에 대한 본 발명의 일 실시예이다
차동증폭기의 Negative Input 단자에는, 오브젝트의 출현에 의해 <수학식5>에 기초한 제2검출신호가 형성되는 검출신호선(202)이 연결되었고, 제1검출신호의 복제된 DAC전압 Positive Input 단자에 연결되었다.
이러한 연결방식에 의해 도16b의 실시예에 따른 차동증폭기의 출력은 <수학식6>과 동일한 <수학식4>-<수학식5> 또는 (제1검출신호-제2검출신호)인 V1 전압을 출력한다. 도16b의 실시예에서, 차동증폭기의 출력전압 V1을 형성하는 전달함수(Transfer Equation)는 다음의 <수학식8>이다.
<수학식8>
V1=Gain*(DAC_copy-제2검출신호)
<수학식8>을 참조하면, V1은 제1검출신호인 DAC_copy와 제2검출신호의 차이에 의해 차동증폭기에서 출력되는 값이다. 제2검출신호는 오브젝트 정전용량(Cobj)의 크기에 따라 변하는 신호이므로, 차동증폭기 출력 V1은 오브젝트 정전용량(Cobj)의 크기만이 변수(Variable)로 작용하며, 오브젝트 정전용량(Cobj)의 크기에 따라 크기가 변하는 전압이다.
도16c는 하나의 차동증폭기에 복수의 신호선을 연결하는 방법에 관한 본 발명의 실시예이다.
본 발명의 실시예는 제1검출신호를 디지털형태의 data로 메모리에 저장하기위해 DAC을 사용한다. DAC은 메모리에서 순차적으로 호출되고, 호출된 DAC의 출력전압은 차동증폭기 일측 입력단자에 연결되며, 복제된 DAC의 주인(Master)인 CDA의 검출신호선(202)이 차동증폭기의 타측 입력단자에 순차적으로 연결되어 전압차이가 차례로 출력된다. 본 발명의 실시예에서는 2개 또는 그 이상의 개수를 가지는 DAC장치를 사용할 수 있으나, 많은 수의 DAC을 사용하면 반도체IC(400)의 면적이 증가하고 DAC을 제어(Control)하는 Logic회로의 설계 및 구성이 복잡해지며 소비전류가 증가한다는 문제가 있으므로 바람직하게는 1개의 DAC을 사용한다.
또한 본 발명은 2개 또는 그 이상의 개수를 가지는 ADC장치를 사용할 수 있으나, 많은 수의 ADC를 사용하면 반도체IC(400)의 면적이 증가하고 ADC를 제어(Control)하는 Logic회로의 설계 및 구성이 복잡해지며 소비전류가 증가한다는 문제가 있으므로, 바람직하게는 하나의 ADC만 사용하며, ADC는 차동증폭기의 출력단자에 연결되어 시분할방법(Time Sharing Method)으로, 출력되는 전압 V1을 디지털 코드로 변경하는 프로세싱을 진행한다
DAC 및 ADC를 시분할방법으로 사용하기 위한 차동증폭기의 구성은 아래의 세가지 방법이 있다.
* DAC 및 ADC를 이용한 차동증폭기 구성에 관한 첫번째 방법의 실시예
하나의 검출신호선(200)마다 하나의 차동증폭기를 사용하는 방법이며 하나의 그룹안에 포함된 컬럼의 개수만큼 차동증폭기가 필요하다.
DAC은 하나의 입력코드에 대응하여 하나의 전압만을 출력하므로, DAC은 하나의 차동증폭기에서 프로세싱이 완료된 후 다음 차동증폭기에 재 연결되는 등 하나의 그룹에 포함된 컬럼의 개수만큼 설치된 차동증폭기에 차례로 연결된다.
ADC는 DAC과 동일하게 위치이동을 하며 DAC과 동일하게 복수의 차동증폭기에 순차적으로 연결된다.
복수의 차동증폭기에서 V1이 순차적으로 출력되면, ADC의 프로세싱으로 전압 V1이 디지털 값으로 변환되고 메모리에 임시 저장되어 CPU(460)에 의해 필요한 정보가 추출된다.
첫번째 컬럼그룹의 프로세싱이 완료되면 두번째 컬럼그룹에서 프로세싱이 진행되며 세번째 또는 네번째 그룹 등이 존재하면, 사전에 정의된 순서에 따라 모든 그룹에 대한 프로세싱이 순차적으로 진행된다.
첫번째 방법의 실시예의 경우, 검출신호선(202)마다 차동증폭기가 연결되어 있으므로 검출신호선에서 형성되는 신호가 안정적이라는 장점이 있지만 차동증폭기의 개수가 증가하고 DAC 및 ADC가 모든 차동증폭기의 입력 또는 출력에 연결되어야 하므로 배선(Layout)이 복잡 해지며 차동증폭기의 개수증가로 소비전류가 증가되고 반도체IC(400)의 면적이 증가된다는 단점이 있다.
* DAC 및 ADC를 이용한 차동증폭기 구성에 관한 두번째 방법의 실시예
두번째 방법의 실시예는, 컬럼그룹마다 하나의 차동증폭기를 사용하며 컬럼그룹의 모든 검출신호선이 하나의 차동증폭기에 연결되는 방법이다. 차동증폭기의 개수는 그룹의 개수만큼만 필요하므로 첫번째 방법의 실시예에 비해 차동증폭기의 수량이 감소함에 따라 소비전류 및 Layout에 대한 이점이 있다.
도16c의 AMP 입력신호선 선택부(450-2)는 차동증폭기에 입력되는 검출신호선 중 하나를 선택하는 스위치이다. 하나의 그룹에는 10개의 컬럼이 있는 것으로 가정하였으므로 10개의 검출신호선이 차동증폭기로 입력되며, 반도체IC(400)의 CPU(460) 또는 Logic부의 제어(Control)에 의해 AMP 입력신호선 선택부(450-2)의 스위치 중 하나만 선택적으로 턴온된다. 턴온된 스위치를 제외한 나머지 스위치는 턴오프된 상태에서, 턴온된 스위치에 연결된 CDA(100)의 복제된 DAC이 메모리에서 호출되어 차동증폭기에 연결되면 두 전압의 차이가 출력되고 DAC과 pair로 동작하는 ADC에 의해 프로세싱이 진행된다.
* DAC 및 ADC 및 차동증폭기 구성에 관한 세번째 방법의 실시예
세번째 방법의 실시예는, 각 그룹에서 출력되는 컬럼 별 검출신호선이 하나의 차동증폭기를 공용으로 사용하는 방법으로서, 하나의 차동증폭기만 사용하는 실시예이다.
Loader(450)는 컬럼그룹마다 설치되며, 복수의 그룹에 설치된 각 Loader에서 출력되는 신호선을 동일한 출력성분끼리 연결하여, 하나의 Loader(450)처럼 동작하게 하고, 프로세싱이 필요한 컬럼그룹의 Loader(450)만 활성화하면 하나의 차동증폭기로 모든 CDA를 프로세싱 하는 것이 가능하다.
Loader(450)가 표시장치에 설치되고, AMP입력신호검출부(430-2) 및 차동증폭기(430-1)가 반도체IC(400)에 설치되는 경우, Loader의 출력은 표시장치(10)와 연결된 연결부재(300)를 통하여 AMP입력신호검출부(430-2)로 입력된다. Loader(450)에는 컬럼그룹을 구성하는 복수의 컬럼의 개수만큼의 검출신호선(202)이 입력되고 출력되므로, Loader(300)의 출력이 연결부재(300)를 통하여 AMP입력입력검출부로 전달되는 검출신호선의 개수는 최소한 컬럼그룹내 포함된 컬럼의 개수만큼이다. 일반적으로 컬럼그룹내 컬럼의 개수가 10여개 정도이며 검출/구동스위치그룹(437)을 위해 디코더(436)에 입력되는 반도체IC(400)의 출력 및 구동전압 등을 위한 신호선 등이 10여개 정도이므로, 연결부재(300)를 통하여 반도체IC(400) 및 표시장치(10)와 연결되는 연결부재(300)의 접합부(301)의 패드(pad)수는 20여개 정도이고, 이로 인해 연결부재(300)의 폭도 좁아지므로 본 장치가 표시장치(10)에 설치되어 구성되는 모듈의 형태는 단순해지고, 표시장치의 Source IC의 출력이 없는 좌측이나 우측의 코너부분에 접합부(301)를 간단히 설치하는 것이 가능하다.
도18a는 하나의 차동증폭기를 사용하기 위해, 복수의 Loader(450-1, 450-2)에서 출력되는 검출신호선의 개수를 줄이는 본 발명의 일 실시예이며, 도18b는, 도18a에 사용되는 소자들 간의 신호흐름에 대한 본 발명장치의 일 실시예이다. 이하에서는 도18a 및 도18b를 참조하여, 차동증폭기(430-1)를 하나만 사용하는 일 실시예 및 각종 소자(Component)들간 신호흐름에 대해 설명한다.
도 18a의 실시예에서는, 20개의 컬럼을 좌그룹 및 우그룹 등 두개의 그룹으로 분리하여, 왼쪽 COL1부터 COL10까지 10개의 컬럼이 포함된 그룹을 Group1으로 호칭하였으며, 오른쪽 COL11부터 COL20까지 10개의 컬럼이 포함된 그룹을 Group2로 호칭하였다.
도18a의 일 실시예에서, 하나의 컬럼에는 원거리 1번 CDA부터 근거리 25번 CDA등 25개의 CDA(100) 및 각 CDA와 연결된 25개의 CDA신호선(200) 이 설치되어 있다. 본 발명에서는 하나의 컬럼에 포함된 25개의 CDA중 사전에 설정된 순서에 의해 순차적으로 CDA를 선택하여 선택된 CDA(100)에서의 오브젝트 정전용량(Cobj)를 검출한다. 각 컬럼에서 선택된 검출CDA(100)의 위치(번호)는 컬럼마다 다를 수 있으나, 바람직하게는 각 컬럼에서 선택된 검출CDA(100)의 위치는 동일하며, 이로 인해 하나의 그룹에서 동일한 행(Row)의 모든 CDA(100)들은 검출CDA로 동작한다.
본 발명은, 하나의 검출CDA에 연결된 검출신호선(202) 및 검출신호선과 인접한 복수의 구동신호선(201)을 선택하며, 검출CDA에서는 오브젝트를 검출하고 구동신호선에는 구동전압을 인가한다.
n번째(nth) 검출신호선이 선택되면, 한쌍(one pair) 또는 복수의 구동신호선쌍(Pair)을 선택할 수 있다. n번째 검출신호선 및 한쌍의 구동신호선을 선택하는 경우, 구동신호선은 [(n-1), (n+1)]의 한쌍이 선택된다.
하나의 컬럼에서 n번째 CDA가 검출CDA로 선택되면 m의 개수만큼 쌍(Pair)의 구동신호선을 선택할 수 있다. 즉, "CDA(n, ±m), 1, 2,..., m. m은 양의정수"에서, CDAn은 검출신호선의 행 번호(Row Number)이고, 구동신호선의 행 번호는 (CDA(n±m), m=1부터 m까지)이고, m은 구동신호선의 쌍 개수(a number of pair)이다. 예를 들면, 하나의 컬럼에서 검출신호선 및 구동신호선이 (10, ±3)으로 표시되는 경우, 10번째 행의 CDA가 검출CDA이며, 세쌍의 검출신호선이 선택되며, 세쌍의 검출신호선의 행 번호는 (9,11)/(8,12)/(7,13)이다.
복수의 그룹을 가진 본 발명의 장치에 있어서, 첫번째 그룹에서 n번째행(Row)에 포함된 모든 CDA의 프로세싱이 완료되면, 나머지 그룹에서도 동일한 n번째 행에 포함된 모든 CDA가 선택되어 프로세싱이 진행된다. 또 다른 일 실시예는, 사전에 설정된 방법에 의해 다른 위치의 행에 있는 CDA가 프로세싱이 될 수도 있다. 일실시예로, 4개의 그룹을 가진 본 발명의 장치에 있어서, 첫번째 그룹은 10번째 행에서 프로세싱이 진행되지만, 두번째 그룹은 첫번째 행에서 프로세싱의 진행되고 세번째 그룹은 5번째 행에서 프로세싱이 진행되고 네번째 그룹은 첫번째 행에서 프로세싱이 진행될 수 있다.
도18a의 실시예는 두개의 그룹으로 분리되었으며, 좌그룹의 프로세싱이 진행된 후 우그룹의 프로세싱이 진행되며, 모든 컬럼의 동일한 행(Row)에 위치한 CDA(100)에서 프로세싱이 진행되는 것으로 가정하였다.
도18b를 참조하면, n번째 행의 프로세싱이 완료되면 n+1번째 행의 프로세싱이 진행되며 이후 미 도시된 n+2번째 행의 프로세싱이 진행되는 등 마지막 행까지 또는 사전에 설정된 행까지 프로세싱이 진행된다. 복수의 그룹에서 동시에 프로세싱이 진행될 수 있으나, 구동시의 돌입전류 및 검출신호선에서의 방전 또는 ADC나 DAC의 증량 등의 문제가 있으며, 바람직하게는 하나의 그룹에서 프로세싱이 완료된 후 다음 그룹에서 프로세싱이 진행되는 등 하나의 그룹에서만 프로세싱이 진행되어야 한다. 도18의 실시예에서는 Group1에서 프로세싱이 진행된 후 Group2에서 프로세싱이 진행되는 것으로 가정하였다.
하나의 컬럼에서도 검출CDA(102)를 선택하는 여러가지 방법이 있을 수 있다. 예를 들어 홀수행의 CDA만 프로세싱을 진행할 수 있으며, 짝수행의 CDA만 프로세싱을 진행할 수도 있다. 또는 선택된 행의 CDA를 기준으로 두개의 CDA를 건너뛰고 세번째 CDA를 프로세싱 하는 등 2C+1(C=0,1, 2,..양의정수)과 같은 수학식으로 CDA의 행번호를 결정할 수도 있고 동일한 방법으로 3C+1(C=0,1,2..양의정수)와 같이 설정될 수도 있다. 전체의 CDA를 스캔(Scan)하지 않고 부분적으로 Scan하는 것은, 오브젝트의 존재 유무만을 판단하기 위한 것으로서, 스캔시간이 줄어들기 때문에 소비전류가 감소한다. 만일 오브젝트가 검출되면 전체 CDA를 스캔하여 오브젝트의 정밀한 위치좌표를 구하게 된다.
도18a의 SG1과 SG2에서 번호는 그룹의 번호이며, SG1,1-1은 그룹1의 컬럼1의 스위치그룹1이라는 의미이다. 도18a에는 컬럼마다 3개의 스위치그룹이 설치되어 있다. 이는 "(n, ±m), m=1"의 경우이며, n번째 검출신호선을 중심으로 한쌍의 검출신호선이 선택되므로 3개의 스위치그룹이 필요하다. 만일, "(n , ±m), m=1, 2"의 경우에는 컬럼마다 5개의 스위치그룹이 필요할 것이다.
복수의 스위치그룹 중 하나는 검출신호선을 선택하는 검출스위치그룹(437-1)이고 나머지는 구동스위치그룹(437-2)이다. 도18a의 실시예에서는, 중심의 스위치그룹을 검출스위치그룹(437-1)로 가정하였으며 좌우의 스위치그룹을 구동스위치그룹(437-2)로 가정하였다.
하나의 컬럼에 포함된 모든 CDA는 해당 컬럼의 모든 스위치그룹에 입력되고 스위치그룹마다 하나씩 출력된다. 도18a의 실시예서는, 하나의 컬럼에 포함된 25개의 CDA(100) 및 25개의 CDA신호선(200)이 3개의 스위치그룹에 모두 입력된다.
내부스위치(438)의 입력단자마다 CDA신호선(200)이 하나씩 연결되며, 스위치그룹마다 하나의 내부스위치(438)가 턴온 되어 스위치그룹(437)마다 하나의 CDA신호선이 출력된다.
본 발명의 CDA가 표시장치(10)에 설치되고 검출/구동스위치그룹(437)도 표시장치에 설치되는 경우, 내부스위치(438)는 표시장치(10)의 화소data를 출력하는 스위칭소자와 동일한 소자를 사용하는 것이 바람직하다. 표시장치(10)의 화소data를 출력하는 스위칭소자는 표시장치(10)의 Gate Drive IC에서 출력되는 on/off제어신호에 의해 턴온 또는 턴오프 되며, 표시장치(10)의 Source Drive IC에서 출력되는 화소정보를 화소(Pixel)에 전달하는 역할을 하는 소자이며 내부스위치(438)도 이와 동일한 기능을 한다.
따라서, 표시장치(10)의 화소용 스위칭소자를 제조하는 공정에서 동일한 mask를 사용하여 본 발명의 스위치그룹(437)에 포함되는 내부스위치(438)을 제조하면, 별도의 공정없이 내부스위치(438)를 제조하는 것이 가능하다.
또한, 내부스위치(438)가 표시장치(10)의 화소용 스위칭소자와 동일한 경우 내부스위치(438)에 사용되는 턴온 및 턴오프 전압은, 표시장치의 Gate Drive IC에서 출력되는 턴온 및 턴오프 전압을 사용할 수 있으므로, 본 발명의 디코더(436) 출력이 Gate Drive IC의 출력전압과 동일하도록 설정하면, 안정적으로 내부스위치(438)의 턴온 또는 턴오프 동작을 시키는 것이 가능하다.
스위치그룹(437) 및 디코더(436)가 표시장치에 설치되는 경우, 디코더에서 출력되는 신호의 Level은 표시장치(10)의 Gate Drive IC에서 출력되는 High 및 Low 전압과 동일한 것이 바람직하다. 또한 Gate Drive IC가 표시장치(10)에 내장된 경우 디코더(436)에 사용되는 스위칭소자도 Gate Drive IC에 사용된 동일한 스위칭소자인 것이 바람직하며, Gate Drive IC의 스위칭소자의 제조공정과 동일한 공정에 의해 제조되는 것이 바람직하다. 또한, 디코더(436)가 표시장치(10)의 Gate Drive IC에서 출력되는 High 및 Low 전압과 동일한 전압을 출력하기 위하여 디코더(436)에는 표시장치(10)의 Gate Drive IC에서 사용하는 High 및 Low 전압과 동일한 전압이 공급되어야 한다. 일 실시예로 디코더의 출력을 담당하는 소자가 CMOS인 경우 CMOS의 Source 단자에는 Gate Drive IC에서 사용하는 High 전압이 연결되며, CMOS의 Drain 단자에는 Gate Drive IC에서 사용하는 Low 전압이 인가된다.
일반적으로, 표시장치(10)에 사용되는 상기의 하나의 Gate Drive IC는 수백개의 출력 중 하나의 출력만 턴온 전압을 출력하고, 나머지 출력은 턴오프 전압이다. 본 발명의 디코더(436)도 수십개의 출력 중 하나의 출력만 내부스위치(438)를 턴온 시키는 턴온 전압이고 나머지는 내부스위치(438)의 턴오프 전압이다. 도18a의 실시예는, 하나의 컬럼에 25개의 CDA(100)가 설치되어 있으므로, 디코더의 출력은 적어도 25개가 필요하며, 25개(G0~G24)의 디코더(436) 출력 중 턴온 전압이 출력되는 출력선 번호(Output Line Address)는 도18b의 Decoder out에 "Gn"으로 표시하였다. Decoder out이 "Gn"이므로 25개의 디코더 출력 중 n번째 Line에서 출력되는 전압이 턴온 전압이라는 의미이다. NMOS로 구성된 스위칭소자(438)의 턴온 전압은 High Voltage이지만 PMOS로 구성된 스위칭소자(438)의 턴온 전압은 Low Voltage이다. 따라서 디코더(436)에서 출력되는 하나의 턴온 전압은 High전압이거나 또는 Low전압일 수 있다.
디코더(436)의 출력을 제어하는 입력제어신호는 반도체IC(400)의 CPU(460)나 Logic부에서 출력되어 디코더(436)로 입력된다. 만일 디코더(436)가 표시장치(10)에 설치되는 경우, 반도체IC(400)에서 출력되는 High 및 Low Level로는 디코더(436)의 제어가 안될 수 있으므로, 반도체IC(400)에서 출력되는 Level은 표시장치(10) 내부에 설치된 레벨 시프트(Level Shifter)(439)에서 표시장치(10)에 사용되는 스위칭소자의 High 및 Low Level로 변경된다. 레벨 시프트(Level Shifter)(439)에 의해 반도체IC(400)에서 출력되는 High전압은 표시장치(10)에서 사용되는 스위칭소자의 High Level로 변경되며, 반도체IC(400)의 Low Level 출력은 표시장치 스위칭소자의 Low Level로 변경된다. 예를 들어, 반도체IC(400)에서 출력되는 Low전압인 0V는 레벨 시프트(Level Shifter)(439)에서 표시장치(10)에 사용되는 스위칭소자의 Low Level 전압인 -6V로 변경되며, 반도체IC(400)에서 출력되는 High Level 전압인 3V는 표시장치(10)에 사용되는 스위칭소자의 High Level 전압인 10V로 변경된다.
도18a의 스위치그룹(437)은 25개의 디코더 출력을 필요로 하므로 5개의 디코더 입력제어신호가 필요하며, 디코더에서 출력되는 신호의 개수가 2n을 초과하지 않도록 입력제어신호의 개수 n이 결정된다.
한편, 디코더(436)에 입력되는 입력제어 신호는 2개의 신호로 대체될 수 있다. 일반적으로 표시장치(10)의 Gate Drive IC에는 Shift Register방식의 회로가 사용되며, Shift Register는 두개의 입력신호에 기초하는 복수의 출력신호 중 하나의 신호만 High로 출력시키는 소자이다. Shift Register는 Start Clock 및 Clock등 2개의 신호선으로 이루어지며, Start Clock에 High 신호가 하나 주어지면, 지속적으로 High와 Low를 반복하는 Clock의 Low에서 High로 변하는 시점에 Shift Register 최초의 출력신호(G0)가 High로 출력되며, 이후에는 "Start Clock"이 Low 상태를 유지해도 "Clock"이 High가 될 때마다 Shift Register의 출력이 순차적으로 High로 출력된다. 이러한 결과로 Shift Register의 G0부터 Gn까지의 출력 중 G0가 최초 High가 되며 이후에 G1출력이 Hi가 되며 이후에는 G2부터 마지막 신호까지 순차적으로 High가 출력된다.
이러한 Shift Register의 일실시예로, Shift Register가 표시장치(10)의 Gate Drive소자로 사용되며 표시장치(10)의 Gate Line의 개수가 256개인 경우, 표시장치(10) 외부의 T-Con은 Start Clock을 High상태로 만들어주고 256개의 Clock을 인가하면 G0부터 G255까지 256개의 Shift Register 출력 중 하나의 출력만 순차적으로 High신호를 출력하게 된다. 만일 표시장치에 사용되는 스위치 턴온 신호가 Low 신호이면 Gate IC에서 출력되는 모든 신호에 Inverter를 추가하여 상태를 변경시키는 것이 가능하다.
디코더(436)가 표시장치에 설치되는 경우, 디코더(436)의 출력도 표시장치(10)의 Gate Drive IC의 Shift Register의 실시예와 동일하게 적용할 수 있으므로, 디코더(426)는 Shift Register의 구조로 설계되며, 2개의 입력제어 신호인 Start Clock과 Clock 및 컬럼에 포함된 CDA의 개수만큼의 출력신호선을 갖는다. 또한 Start Clock 및 Clock의 Logic에 의해, 출력신호선의 하나는 순차적으로 High 전압이 출력된다. Gate Drive IC는 표시장치(10)의 좌측이나 우측에 설치되며 LCD나 OLED에 사용되는 스위칭소자로 구성되는 경우가 있다. 이러한 경우, 디코더 회로는 표시장치의 Gate Drive IC에 적용된 Shift Register 회로와 동일한 구성을 가질 수 있으며, 디코더 회로는 표시장치의 Gate Drive IC가 제조될 때 동일한 마스크를 사용하여 동일한 공정으로 제조되는 것이 가능하다.
도18a의 실시예에서 검출스위치그룹(437-1)의 출력이 CDAn일 때 즉, n번째 CDA가 검출스위치그룹(437-1)에서 선택될 때, 도7d의 실시예와 동일하게 구동스위치그룹3에서 선택된 구동신호선은 CDA(n+1)번째에 해당하는 구동신호선이고, 구동스위치그룹1에서 선택된 구동신호선은 CDA(n-1)번째에 해당하는 구동신호선으로 가정하였다. 또한 도18a 및 도18b의 실시예에서, Group1에서 프로세싱된 Row가 Group2에서도 동일하게 프로세싱이 진행되는 것으로 가정하였다.
디코더(436)의 on/off제어신호에 의해 검출스위치그룹(437-1)에서 선택된 컬럼1의 검출신호선(210)은 제1그룹 Loader(450-1)로 입력되며, 컬럼2 (COL2)내지 컬럼10(COL10)에서 하나씩 선택된 컬럼 검출신호선들도 모두 제1그룹 Loader(450-1)에 입력된다. Group2에서도 동일하게 컬럼11(COL11)부터 컬럼20 (COL20)에서 검출스위치그룹(437-1)에서 하나씩 선택된 검출신호선은 제2그룹 Loader(450-2)에 입력된다.
Loader(450)는 입력신호가 그대로 출력되는 특성을 가지는 본 발명의 소자이며, "LD"라고 하는 제어신호가 Enable 상태가 되면 모든 입력신호가 동시에 출력되는 특성을 갖는다. Loader(450)는 스위치의 조합으로 구성되어 있으며 입력신호의 크기를 손실없이 출력하는 특성을 갖는다. 이러한 특성은 LCD의 TFT나 OLED의 스위칭소자와 동일하므로 Loader가 표시장치에 설치되는 경우 Loader(450)에 사용되는 스위치는 표시장치에 사용되는 동일한 스위치를 사용하는 것이 바람직하며 표시장치의 스위치가 제조되는 공정에서 동일한 마스크를 사용하여 제조되면 표시장치와 동일한 특성을 확보할 수 있으며 제조비용이 절감되는 효과가 있다.
또한, Loader(450)가 표시장치에 설치되는 경우, 반도체IC(400)에서 주어지는 Loader(450)의 제어신호인 "LD" 신호도 Loader(450)에 사용되는 스위칭소자의 on/off 특성에 적합하도록 레벨 시프트(Level Shifter)(439)에서 변경되어 Loader(450)의 "LD"단자와 연결된다. Loader(450)에 사용되는 스위치와 디코더에 사용되는 스위치가 동일한 스위치인 경우에, Level Shift를 통과한 "LD" 및 Decoder(436) 입력신호의 Hi 및 Low Level의 크기는 동일하다.
도18a의 Loader(450)에는 10개의 출력성분(Output Element)이 있으며, out1 내지 out10까지이다. 본 발명의 일실시예는, Loader에서 출력되는 동일한 출력성분끼리 서로 연결하는 것이다. 도18a의 실시예를 참조하면, 제1그룹Loader(450-1)의 out1은 제2그룹Loader(450-2)의 out1과 연결되고, 제1그룹Loader(450-1)의 out2는 제2그룹Loader(450-2)의 out2와 연결되는 등 제1그룹Loader의 출력성분과 제2그룹Loader의 출력성분은 서로 연결된다. Loader(450)의 출력성분이 서로 연결된 상태에서 Loader(450)의 제어신호인 “LD”는 복수의 Loader중 하나만 선택적으로 Enable시키면, Enable된 Loader(450)에서만 신호가 출력되고 다른 Loader(450)들의 스위치는 모두 턴오프 된 상태이므로 검출신호선 상호의 간섭은 발생하지 않는다.
도18a 및 도18b의 실시예를 참조하면, 동일한 디코더(436)의 출력에 의해 그룹1 및 그룹2에서 동일한 행(Row)의 CDA(100)가 선택되어 제1그룹Loader(450-1) 및 제2그룹Loader(450-2)로 입력되지만, 처음에는 제1그룹Loader(450-1)의 "LD1"만 Enable 상태이므로 제1그룹Loader(450-1)의 입력신호는 모두 출력되지만, 제2그룹Loader(450-2)의 입력신호들은 "LD2"가 Disable 상태이므로 출력되지 못하므로 제2그룹Loader(450-2)의 동일한 출력성분의 신호들은 제1그룹Loader(450-1)에 영향을 미치지 않는다. 그룹1의 프로세싱이 완료되어 그룹2에서 프로세싱이 진행되는 경우, 제2그룹Loader(450-2)의 신호만 출력되어야 하므로 "LD1"은 Disable상태이고 "LD2"는 Enable상태가 되어 제2그룹Loader(450-2)를 통해 그룹2의 신호만 출력되므로 그룹2의 프로세싱을 진행하는 것이 가능하다. 제1그룹Loader(450-1) 및 제2그룹Loader(45-2)의 출력신호는 서로 간섭되면 안되며, 이보다 더 많은 그룹의 Loader(450)가 존재하는 경우에도 프로세싱이 진행되는 그룹의 Loader의 제어신호인 "LD"만 Enable상태가 되고, 프로세싱이 미진행중인 그룹의 Loader의 출력을 제어하는 "LD"는 동시점에 Enable상태가 되지 않아야 한다.
하나의 컬럼에서 검출신호선과 같이 선택된 복수의 구동신호선은 동일한 구동전압을 인가하기 위해 상호 연결되며, 구동부(420)의 단순화를 위하여 동일 그룹내의 다른 컬럼의 구동신호선과도 모두 연결되어 구동부(420)에 접속된다. 도18a의 컬럼1구동신호선(210-1)은 구동스위치그룹1과 구동스위치그룹3에서 출력된 2개의 구동신호선을 상호 연결한 것이며, 그룹1의 이러한 구동신호선은 모두 연결되어 G1_Vd의 이름을 가진 하나의 구동신호선으로 구동부(420)과 연결되었고, 그룹2의 모든 구동신호선은 G2_Vd의 이름을 가진 하나의 구동신호선으로 구동부(420)에 연결되었다.
그룹1의 프로세싱을 위하여 그룹1에만 구동전압이 인가되고 프로세싱이 진행되지 않는 그룹인 그룹2에는 구동전압이 인가되지 않는 것이 바람직하다. 또한, 프로세싱을 진행하지 않는 그룹의 구동전압은 하이 임피던스(High Impedance, Hi-z"상태로 하여 소비전류를 줄이는 것이 바람직하며, 제1단구동전압만 인가하거나 제2단구동전압만 인가될 수 있다. 따라서, 구동부는 High전압(Vd2) 및 Low전압(Vd1) 및 Hi-z등 3개의 상태를 갖는다.
Water나 Coin등을 손가락과 구분하기 위해 프로세싱이 진행되지 않는 그룹의 구동신호선에도 구동전압이 인가되는 경우도 있다. 이러한 경우 도18b의 그룹1 구동전압(G1_Vd)과 그룹2 구동전압(G2_Vd)는 동일한 형태의 구동전압을 가지며 구동부(420) 내부에서 G1_Vd와 G2_Vd는 상호 연결되어도 무방하다.
도18b를 참조하면, 그룹1의 프로세싱 시점에, 후술하는 리셋전압과 더불어 그룹1의 구동전압을 인가하는 G1_Vd를 통하여 제1단구동전압인 Vd1이 인가되고, 소정의 리셋전압을 인가하는 시간이 경과한 후 리셋전압이 차단되며, 이후 제2단구동전압인 Vd2가 인가된다. 그룹1의 프로세싱 시점에 그룹2의 구동전압은 Hi-z상태를 유지하고 있으나 그룹1의 구동전압과 동일한 형태의 구동전압이 인가되거나 Vd1이 인가되거나 Vd2가 인가될 수 있다.
그룹1의 프로세싱이 완료되면, 그룹2에 구동전압을 인가하는 구동부(420)의 G2_Vd를 통해 제1단구동전압인 Vd1과 제2단구동전압인 Vd2를 인가하는 것은 그룹1과 동일하다.
도18b의 실시예에서, 제2단 구동전압인 High 전압이 인가된 후 소정의 시간이 경과하면, AMP입력신호선 선택부(430-2)는 정해진 순서에 의해 입력된 신호를 하나씩 출력한다. AMP입력신호선 선택부(430-2)를 제어하는 "select"는, 입력된10개의 신호중 하나를 선택하여 출력시키기 위한 신호이며, 4개신호선의 Logic에 따라 입력된 10개의 신호중 하나를 선택한다. 도18b의 실시예에서는 HEX Code가 입력되며 입력된 HEX코드에 따라 출력신호가 결정된다. 예를 들어, 입력된 Select 신호의 HEX코드가 0H이면 첫번째 입력신호선인 "in1"의 신호가 출력되며, select 신호의 HEX코드가 9H이면 in10이 선택되어 in10의 신호가 출력된다. 도18b를 참조하면, AMP입력신호선 선택부(430-2)를 제어하는 "select"는, 0H부터 9H까지 순차적으로 주어지며, AMP입력신호선 선택부는 이에 반응하여 in1부터 in10까지 10개의 신호를 순차적으로 출력한다.
AMP입력신호선선택부(430-2)에서 출력된 신호는 "Block1"을 통과한다. Block1은 저역통과필터(LPF)이거나 아날로그 버퍼(Buffer)이거나 증폭기이거나 스위치 등일 수 있으며, 그 외에도 OPAMP 및 저항 및 정전용량 및 CMOS등의 조합에 의해 다양한 회로물로 구성될 수 있다. 또는 Block1을 통하지 않고 AMP입력신호선 선택부의 출력은 차동증폭기의 입력과 직결(Direct Connection)될 수도 있다.
도18b의 실시예에서 DAC의 0H나 1H등 주어진 코드는, 메모리에 저장된 복제된 DAC의 address이며, 해당 address에 저장된 DAC code를 차동증폭기와 연결된 DAC에 인가하면 DAC에서 아날로그전압으로 변환되어 검출신호선과의 전압차이가 차동증폭기에서 증폭되어 출력된다.
차동증폭기에서 출력된 신호는 Block2를 거치며 Block2도 Block1과 동일하게 필터 또는 증폭기 또는 버퍼 또는 OPAMP나 CMOS등으로 구성된 소자 등으로 구성된 회로물이며 Block2를 통과한 신호는 ADC에 의해 처리되어 메모리에 저장된다.
ADC에 의해 10개의 검출신호선에 대한 프로세싱이 완료되면, 제1그룹Loader(450-1)는 LD1에 의해 Disable되고, 그룹2의 프로세싱을 위해 제2그룹Loader(450-1)의 LD2에 Enable 신호가 주어진다.
이후 그룹1과 동일한 과정을 거쳐 그룹2의 컬럼11부터 컬럼20까지의 신호를 검출하되 CDA의 위치가 다르므로 메모리에 저장된 DAC의 address가 다르다. 도18b의 실시예에서는 편의상 11번째 컬럼의 n번째 CDA에 대응하는 DAC의 Address를 AH(11번째)로 정했으며 마지막 DAC address는 20번째인 13H로 정했다.
각 컬럼마다, 두번째 CDA인 CDA(n+1)에 대한 프로세싱이 진행되기위해, Decoder(436)의 G(n+1) 출력이 턴온 상태의 출력 전압이며 이로 인해 검출스위치그룹(437-1)에서 CDA(n+1)이 선택되고 구동스위치그룹에서 CDAn 및 CDA(n+2)이 선택된다.
이후, 구동신호선에 구동전압을 인가하고 프로세싱을 진행할 그룹별로 Loader(450)의 LD 신호를 제어하며, AMP입력신호선선택부(430-2)에서 순차적으로 출력신호를 선택하고 복제된 DAC도 메모리에서 순차적으로 호출해서 차동증폭기를 이용하여 제1신호 및 제2신호의 차이를 검출하고 이를 ADC를 통하여 디지털코드로 변환 및 메모리에 저장하는 과정이 연속적으로 반복된다.
한편, 도18a의 일 실시예를 다시 참조하면, 각 컬럼별로 공급되는 디코더(436)의 출력은 횡방향으로 Layout되며 제1그룹 Loader(450-1) 및 제2그룹Loader(450-2)의 출력성분별 연결선도 횡방향으로 Layout된다. 또한 Loader(450)에서 출력되어 AMP입력신호선선택부(430-2)와 연결되는 신호선은 종방향으로 Layout되고 있다.
디코더(436) 또는 스위치그룹(437) 또는 Loader(450) 또는 레벨 시프트(Level Shifter)(439) 또는 AMP입력신호선선택부(430-2)등 본 장치의 소자(Component)들이 표시장치(10)에 내장되어 설치되는 경우, 표시장치(10)의 화소 data를 위한 배선 및 Gate 신호선들과의 간섭이 발생하면 안되므로 주의해서 배선해야 한다.
표시장치(10)의 화소data전달을 위한 신호선은 주로 종방향으로 소스 메탈(Source Metal)을 사용하여 배선 되며, Gate 신호선은 대부분 횡방향으로 Layout되며 Source Metal과는 다른 층의 Gate Metal을 사용하여, Source Metal을 사용하는 화소data 신호선과의 간섭을 회피하고 있다.
본 발명에서도 횡방향으로 Layout되는 신호선은 Gate 신호선에 사용되는 metal을 사용하되 바람직하게는 Gate Metal을 사용하며, 종방향으로 Layout되는 신호선은 화소 데이터 전달신호선인 종방향의 layout과 동일한 layout을 사용하되 바람직하게는 Source Metal을 사용한다. 종방향의 배선과 횡방향의 배선이 만나는 곳에서는 Short Point를 이용하여 Source metal과 Gate Metal을 연결한다.
이러한 원칙에 따라, 모든 스위치그룹에 전달되는 디코더(436)의 출력은 Gate metal을 사용하여 화소 신호선과의 간섭을 회피하며, Loader의 출력성분별 연결신호선도 횡방향의 Gate Metal을 사용하여 화소 신호선과의 간섭을 회피한다. 또한 Loader에서 출력되어 AMP입력신호선선택부(430-2)로 입력되는 복수의 신호선은 종방향의 metal 또는 Source Metal을 사용하여 횡방향의 화소 스위칭소자의 Gate Metal과의 간섭을 회피하는 것이 바람직하다.
한편, AMP입력신호선선택부(430-2)가 표시장치(10)에 위치하는 경우, 반도체IC(400)의 차동증폭기(430-1)로 입력되는 검출신호선은 1개이므로 신호선입력Pin(401)이 대폭 축소되어 반도체IC(400)의 크기는 더욱 줄어들며, 적어도 pad의 개수에 의해 반도체IC의 크기가 결정되는 Pad Limit에는 속하지 않게 된다. 또한, 상술한 검출신호선별 길이차이에 따른 쉴딩정전용량(Cin_sd)의 편차로 인한 문제가 해결되고 배선이 간편해지는 등 장치의 성능이 더 개선되는 효과가 있다.
이와 같이 본 장치는 CDA(100)부터 AMP입력신호선검출부(430-2)에 이르는 경로의 모든 소자들이 표시장치(10)에 설치되어 장치의 성능개선이 이루어지며, 이러한 소자들은, 표시장치(10)에 설치된 CDA신호선과 연결되는 스위치그룹(437) 및 Loader(450) 및 AMP입력신호선선택부(430-2) 및 레벨 시프트(Level Shifter)(439) 및 디코더(436)이다.
이러한 소자들은 표시장치(10)의 일측에 설치되며, 표시장치의 Source Drive IC의 출력선이 없는 표시장치의 코너(Corner)부분이나 Source 신호선과 겹치지 않도록 Source신호선 사이에도 위치하는 것이 가능하다. 또한 Gate IC에서 출력되는 Gate신호선과의 간섭을 회피하여 Gate신호선이 없는 영역에 설치할 수도 있다.
또한 표시장치의 화면이 표시되는 영역의 Source data Line이나 Gate 구동Line등이 위치하는 BM(Black Matrix)영역에 설치될 수도 있으며, 이미지(Image)가 표시되지 않는 화면의 비가시영역에 설치될 수도 있다.
어떤 표시장치(10)는 화면이 보이지 않는 “In Folding” 방식으로 화면을 한번 접거나 또는 화면이 밖으로 나오도록 한번 접는 “Out Folding”을 이용하여 화면을 접는다. 어떤 표시장치는 In Folding방식과 Out Folding방식이 혼재된 Z방식으로 화면을 두번 접어서 마치 3개의 Display가 적층된것처럼 보이며, 전체화면을 볼때에는 접은 화면을 펼쳐서 하나로 보는 표시장치로 상용화되고 있다.
화면을 Z 방식으로 두 번 접어서 In folding과 out folding 등 두가지 방식의 접는 방식이 모두 사용되는 경우, 접히는 화면 중 바깥에 있는 표시장치는 sub display로 작동하여 시간을 표시하거나 전화가 걸려왔을 때 상대방의 정보를 표시하는 등의 역할을 한다.
본 발명의 장치로 복수회 접히는 표시장치의 오브젝트 검출장치를 만들 때, 표시장치(10)가 접힌 상태이고 접힌 표시장치(10)의 일부가 sub display로 사용되는 경우, 상기의 Loader(450)는 sub display로 사용되는 표시장치에 설치된 CDA(100)가 설치된 그룹의 Loader만 활성화되도록 하고, sub display로 사용되는 표시장치(10)에서 사용되는 CDA(100)에만 구동전압을 인가하여 오브젝트 신호를 검출하면, CDA(100) 및 소자의 일부만 작동을 하므로 소비전류가 감소되는 효과가 있다. 화면이 Folding되었다는 신호는 외부의 Host CPU로부터 전달받으며 화면이 Folding되었을 때에만 sub display에 한해 오브젝트를 검출한다.
한편, 도18a의 실시예에서 AMP입력신호선선택부(430-2)에서 선택된 검출신호선을 순차적으로 하나씩 차동증폭기와 연결하는 과정에서, AMP입력신호선선택부(430-2)에서 미 선택된 검출신호선(202)의 전압은 점진적으로 방전되어 검출된 전압V1에 오류가 발생할 가능성이 있다. 이러한 문제를 해결하기 위해 AMP입력신호선선택부(430-2)에 접속된 모든 신호선은 아날로그 전압 메모리인 Sample & Hold(이하 S&H)를 연결한다. 도16d는 검출신호선에 S&H를 연결하는 방법에 관한 본 발명의 실시예로서 방전에 관한 문제를 해결한다.
S&H는 저장된 신호를 보존하는 역할을 한다. 따라서 AMP입력신호선 선택부(430-2)에 입력되는 모든 검출신호선(202)에 대해 도16d와 같이 S&H를 사용하여 검출신호선(202)에 형성된 신호를 저장하고(Sampling) 방전이 안되도록 하면(Hold), AMP입력신호선선택부(430-2)에서 프로세싱을 위해 대기중인 검출신호선의 방전이 발생하지 않으므로 안정적인 신호 검출이 가능해진다.
이후, 도16c의 실시예와 같이 검출신호선 선택부(450-1)의 스위치를 순차적으로 통전시켜 DAC과 ADC를 이용하여 차동증폭기에서 출력되는 V1을 검출하면, S&H에서 신호가 보존되므로 검출신호선에서 누설되는 신호에 의한 왜곡이 방지된다.
이상과 같은 세번째 실시예의 경우는 하나의 차동증폭기만을 사용하여 DAC 및 ADC의 위치가 고정되므로 DAC 및 ADC의 배선이 단순해지고 차동증폭기를 하나만 사용하기 때문에 소비전류가 감소되고 반도체IC(400)의 면적이 감소되는 장점이 있다.
CPU(460)는 ADC로부터 전송된 디지털 코드를 분석하여 1)오브젝트의 출현 여부 판단 또는, 2)표시장치에서의 오브젝트의 위치 즉, 오브젝트의 좌표계산 또는, 3)오브젝트와 CDA(200)과의 거리 등을 연산하여 미 도시된 본 장치 외부의 Host로전송한다.
구동전압 인가에 관한 본 발명의 일 실시예인 도14를 참조하면, ZONE A내지 ZONE D에서의 제1단 구동전압 Vd1 및 Vcin1은, 제2단 구동전압인 Vd2나 Vcin2에 비해 Low Voltage이다. 이로 인해 <수학식4>의 (Vd2-Vd1)이나 (Vcin2-Vcin1)의 크기는 양(Positive)의 값을 갖는다.
<수학식4>를 기초로, 분모에 오브젝트 정전용량(Cobj)항(Term)이 추가된 <수학식5>의 크기는 항상 <수학식4>에 비해 작은 값이다. 단일전원을 사용하는 도16의 차동증폭기의 출력이 정상적이기 위해서는 출력값의 크기가 항상 양(Positive)이어야 하므로, <수학식4>의 복제값인 DAC은 차동증폭기의 Positive Input 단자에 접속되어야 하며 DAC보다 같거나 작은 값인 <수학식5>의 정보를 가진 검출신호선(202)은 차동증폭기의 Negative Input 단자에 연결되어야 한다.
도14의 ZONE S는 제1단구동전압이 High Voltage(Vd2)이며 제2단구동전압이 Low Voltage(Vd1)인 경우의 실시예이다.
이러한 경우의 실시예에서 <수학식6>은 다음의 <수학식9>와 같이 변형된다.
<수학식9>
Figure PCTKR2022001178-appb-img-000021
-
Figure PCTKR2022001178-appb-img-000022
<수학식9>의 (Vd1-Vd2)는 음의 값(Negative Value)이며, 마찬가지로 (Vcin1-Vcin2)도 음의값이다. 이러한 이유로 <수학식9>의 제1검출신호 및 제2검출신호는 음의값을 갖는다. 0V를 그라운드로 하는 단일전원을 사용하는 차동증폭기에 음의값을 가지는 신호가 연결되면 안되므로, 검출신호선(202)에 미리 High Voltage의 리셋전압을 인가하여 제1단구동전압을 인가하여 검출신호선의 전위가 High Voltage의 리셋전압이 되도록 한다. 이후 <수학식9>에 따른 구동전압이 인가되어 검출신호선의 전압이 음의 값만큼 하강하여도 0V 이하가 되지 않도록 리셋전압의 크기가 선택되면 단일전원의 차동증폭기를 사용하여도 정상적인 신호가 출력된다.
일 실시예로, <수학식9>의 제1검출전압값이 -4V인 경우, 검출신호선에 미리 리셋전압인 Vd2(예를들어 5V)로 리셋시키면 제1검출전압은 1V(5V-4V)가된다.
<수학식9>의 제2검출신호의 절대값의 크기는 <수학식9> 제1검출신호의 절대값(Absolute Value)과 같거나 작으므로 리셋전압이 5V인경우 제2검출신호의 크기는 1V이거나 1V보다 크다.
이러한 계산결과는, 제1단구동전압이 High Voltage이고 제2단구동전압이 Low Voltage인 경우, 제2검출신호의 크기는 제1검출신호의 크기와 같거나 크다는 것을 알려준다. 따라서 단일전원을 사용하는 차동증폭기에서, 제1단구동전압이 High Voltage이고 제2단구동전압이 Low Voltage인 경우, 차동증폭기의 출력을 양의값(Positive Value)으로 유지하기 위해, 검출신호선(202)은 차동증폭기의 Positive Input 단자에 연결하고, 복제된 DAC은 Negative Input 단자에 연결되어야 한다. 이러한 결과를 감안하면, 도16a 및 도16b는 제1단구동전압이 Low이고 제2단구동전압이 High인 경우의 DAC 및 검출신호선의 연결 방법이며, 도16c 및 도16d는 제1단구동전압이 High이고 제2단구동전압이 Low인 경우의 DAC 및 검출신호선의 연결방법이다.
이와 같이 본 발명은, 제1단구동전압 및 제2단구동전압의 높낮이에 따라 검출신호선(202) 및 DAC을 차동증폭기에 연결하는 방법이 달라진다.
제1단구동전압이 Low Voltage이고 제2단구동전압이 High Voltage인 경우, 검출신호선(202)은 차동증폭기의 Negative Input단자에 접속되고 DAC은 Positive Input단자에 접속되며, 제1단구동전압이 High Voltage이고 제2단구동전압이 Low Voltage인 경우, 검출신호선(202)은 차동증폭기의 Positive Input단자에 접속되고 DAC은 Negative Input단자에 접속된다.
지금까지는 도14의 구동전압 인가에 관한 실시예를 참조로 하여, 도14의 ZONE A 내지 ZONE D의 실시예와 같이 제1단구동전압이 Low Voltage이고 제2단구동전압이 High Voltage이거나, ZONE S의 실시예같이 제1단구동전압이 High Voltage이고 제2단구동전압이 Low인 경우에 대하여 설명하였다. 제1단구동전압과 제2단구동전압의 크기가 항상 일정한 방법을 "단방향구동(One direction Driving)"이라고 정의하면, 단방향구동에 의한 오브젝트 검출방법은 많은 시간을 필요로 한다.
다시 도14의 ZONE A내지 ZONE D를 참조하면, 제1단구동전압을 인가하고 도12의 P점(또는 검출신호선)에 리셋전압(일실시예로, 0V)을 인가하면, 검출신호선(202)의 선저항 및 검출신호선(202)에 병렬 접속된 정전용량들로 인해 리셋전압이 목표값까지 도달하는 시간이 필요하다. RC회로의 경우, 저항R에 임의의 신호를 인가하고 시상수(R*C)의 3배정도의 시간이 경과한 후 정전용량에서 검출되는 전압은 입력전압의 95%이며, 일반적으로 RC회로에서 시상수의 3배정도의 시간을 기다린 후 정전용량의 전압을 이용하는 것이 바람직하다.
만일 어떤 검출신호선의 선저항의 크기가 400Kohm이고 검출신호선에 병렬접속된 정전용량들의 크기합이 40pF이라고 가정하면, 시상수인 R*C는 16us이고 시상수의 3배는 48us이다. 이에 따르면, 검출신호선에 리셋전압을 인가한 후 목표값(리셋전압)까지 48us를 기다려야 함을 의미한다. 또한 400Kohm의 선저항과 40pF의 정전용량의 크기를 가지는 검출신호선의 정전용량에 제2단구동전압을 인가하고 제2검출신호를 추출하기위해서도 거의 동일한 48us의 시간을 기다려야 함을 의미한다.
상기의 실시예와 같이, 하나의 검출신호선에서 리셋전압 인가 및 구동전압인가 후 신호를 검출하기 위해 약 96us를 소비하는 경우, 그룹의 수가 많거나 하나의 컬럼에 포함된 CDA의 수가 많은 경우에는 프로세싱 시간이 길어져서 소비전류가 많이 소모된다는 문제가 발생한다. 따라서 소비전류를 절감하기 위해서는 신호검출에 소요되는 시간을 줄여야 하며, 신호검출에 소요되는 시간을 줄이는 방법에 대한 하나의 실시예는 양방향(Bi-direction)구동을 하는 것이다.
도14의 ZONE A내지 ZONE S의 모든 구동방법이 단방향(One direction) 구동법이며, 양방향 구동법은 도14의 ZONE A 내지 ZONE D의 단방향 구동방법과 ZONE S의 단방향 구동방법을 혼합한 것이다.
양방향구동은, ZONE A내지 ZONE D의 단방향구동의 경우와 동일하게 96us후에 ADC를 이용하여 차동증폭기에서 신호를 검출한 후, 현재 제2단구동전압이 인가되어 High 상태를 유지하는 P점의 상태를 ZONE S와 같이 High상태의 제1단구동전압이 이미 인가된 것으로 간주하고, 리셋전압도 High전압을 인가하는 것이다.
양방향구동은, 제2단구동전압에 의한 상태를 제1단구동전압이 이미 인가된 상태로 재 사용하며, 제1단구동전압과 동일한 High 상태나 Low상태의 리셋전압을 인가하기 위한 조건으로 사용하기 때문에, 리셋전압 충전에 소요되는 시간이 감소되어 전체적인 프로세싱 시간이 단축되는 효과가 있다.
이상의 실시예와 같이 양방향 구동은, 구동전압을 인가할 때마다 제1단구동전압 및 제2단구동전압의 크기가 Low Voltage와 High Voltage를 차례로 교번 한다. 또한 리셋전압은 제1단구동전압의 전위에 맞추어 시행된다. 예를 들어 제1단구동전압이 Low Voltage이면 리셋전압도 Low Voltage이고 제1단구동전압이 High Voltage이면 리셋전압도 High Voltage이다. 이때 Low Voltage 및 High Voltage는 제1단구동전압과 제2단구동전압의 두개의 전압에서 높고 낮음을 의미하며, 두개의 리셋전압 중 높고 낮음을 의미한다.
이와 같이 본 발명은, 양방향 구동 시, 검출신호선에 연결된 정전용량에 인가되는 제1단구동전압의 크기는 구동전압을 인가할 때마다 Low Voltage 및 High Voltage를 순차적으로 교번한다.
또한, 제1단구동전압이 인가될 때 검출신호선(202)에 리셋전압이 인가되며 이때의 리셋전압은, 제1단구동전압이 Low Voltage이면 리셋전압도 Low Voltage이며 제1단구동전압이 High Voltage이면 리셋전압도 High Voltage이다.
양방항 구동(Bi-direction Driving)시 제2단구동전압이 High Voltage인 경우, 제1검출신호 및 제2검출신호는 High Voltage 영역에서 검출되고, 제2단구동전압이 Low Voltage인 경우 검출신호는 Low Voltage영역에서 검출된다. 따라서 양방향구동의 경우 제1검출신호를 복제한 DAC의 전압범위도 High Voltage영역 및 Low Voltage영역으로 구분되어 관리되어야 한다.
이러한 경우, 하나의 DAC장치를 이용하여 Low Voltage DAC 전압 및 High Voltage DAC 전압을 출력하는 방법과, 두개의 DAC장치를 이용하여 Low Voltage DAC 영역과 High Voltage DAC영역을 각 각 담당하도록 할 수 있다.
다음의 실시예는, 하나의 DAC을 이용하여 Low Voltage영역 DAC 전압 출력과 High Voltage영역 DAC 전압을 출력하는 경우의 실시예이다. 하나의 DAC으로 두 영역의 전압을 출력하기 위해서는 Low Voltage 및 High Voltage 전체의 영역을 하나의 DAC이 Cover하는 방법이 있을 수 있으나, 이러한 실시예는 DAC의 분해능이 현저히 저하되는 문제가 있다. 예를 들어 0~5V의 범위를 10bit DAC으로 Cover하는 경우 DAC의 분해능은 5mV/bit로서 상술한 분해능에 비해 현저히 낮은 성능을 보여준다.
도13의 가상의 Data를 참조하면, Dual Driving시 0V 리셋전압 및 5V의 구동전압에 의해 약 4.615V~4.886V의 High Voltage 범위에 신호 검출범위가 위치하며 제1단구동전압인 Vd1=5V이고 제2단 구동전압인 Vd2=0V인 경우 리셋전압이 5V이면 신호검출 범위는 0.114~0.385V의 범위가 될 것으로 계산할 수 있다. 상기 계산의 결과에 따르면, High Voltage영역에 차동증폭기의 검출신호가 형성되는 경우 또는 Low Voltage영역에 검출신호가 형성되는 경우에 있어서 검출범위는 0.3V정도면 가능할 것으로 예상할 수 있다. 이에 따라, High Voltage에 형성된 검출신호범위에서, 복제된 DAC을 추출하기 위한 DAC_top=4.9V, DAC_btm=4.6V로 설정이 가능하며, Low Voltage에 형성된 신호범위에서 복제된 DAC을 추출하기 위한 DAC_top=0.4V, DAC_btm=0.1V로 설정이 가능하다.
Low Voltage영역에서 오브젝트를 검출할 때에는 DAC_top=0.4V, DAC_btm=0.1V를 기초로 CDA별로 복제된 DAC을 추출하여 메모리에 저장하고, High Voltage 영역에서 오브젝트를 검출할 때에는 DAC_top=4.9V, DAC_btm=4.6V를 기초로 복제된 DAC값을 추출하여 메모리에 저장하되, Low Voltage 영역의 DAC 값과 High Voltage 영역의 DAC값은 서로 다른 메모리영역에 저장되며, Low Voltage 영역에서 신호를 검출할 때는 Low Voltage 영역의 DAC 값이 호출되어 사용되고, High Voltage 영역에서 신호를 검출할 때에는 메모리에 저장된 High Voltage 영역이 DAC값이 호출되어 사용된다.
이와 같이 본 발명은 양방향구동의 경우, Low Voltage 영역의 DAC 값과 High Voltage 영역의 DAC 값을 서로 다른 영역의 메모리에 저장한다.
또한, Low Voltage 영역에서 신호를 검출할 때는 상기 메모리의 Low Voltage 영역의 DAC 값이 호출되어 사용되며, High Voltage 영역에서 신호를 검출할 때는 상기 메모리의 High Voltage 영역의 DAC 값이 호출되어 사용된다.
이상의 실시예와 같이, 양방향 구동 시 하나의 DAC을 사용하는 경우, 검출신호범위가 Low Voltage일 때 DAC의 Bias 전압은 Low Voltage를 사용하고, 검출신호범위가 High Voltage일 때 DAC의 Bias 전압은 High Voltage를 사용한다.
한편, 2개의 DAC을 사용하는 경우 하나의 DAC은 항상 High Voltage영역의 전용DAC으로 동작하고 다른 하나의 DAC은 검출신호가 Low Voltage일 때 전용으로 사용된다.
단방향구동 또는 양방향구동의 여부와 무관하게 차동증폭기는 제1검출신호 및 제2검출신호의 차이만을 출력하기 때문에, 단방향구동 또는 양방향구동의 여부와 무관하게 차동증폭기의 출력은 동일하며 이로 인해 차동증폭기의 출력을 검출하는 ADC는 하나만 사용하여도 된다.
이와 같이 본 발명은 양방항 구동을 하는 경우에도 하나의 ADC만 사용한다.
제1단구동전압이 Low Voltage이고 제2단구동전압이 High Voltage의 구성으로 구동을 할 때와, 제1단구동전압이 High Voltage이고 제2단구동전압이 Low Voltage의 구성으로 구동을 할때, 차동증폭기에서 DAC 및 검출신호선의 연결방법이 달라져야 하는 이유 및 연결방법에 대해서는 상술한 바와 같다.
양방향구동을 할 때에는 제1단구동전압과 제2단구동전압이 순차적으로 변경되므로, 차동증폭기에서 DAC 및 검출신호선의 연결방법도 구동전압의 변경에 따라 차동증폭기에서의 결선방법이 변경되어야 한다.
도19는 차동증폭기의 DAC 및 신호선 연결방법에 대한 본 발명의 일 실시예이다.
제1단구동전압이 Low Voltage이고 제2단구동전압이 High Voltage인 경우에는 High Voltage에서 오브젝트 신호를 검출하며, 상술한 바와 같이 복제된 DAC의 아날로그전압은 차동증폭기의 Positive Input 단자에 연결되고 검출신호선은 차동증폭기의 Negative Input 단자에 연결되어야 한다. 이는 도19의 Red Line으로 표시된 연결선이며 스위치1(SW1)및 스위치3(SW3)의 on/off단자에 인가되는 Enable신호에 의해 스위치1(SW1) 및 스위치3(SW3)이 턴온 되어 시행된다. 또한 DAC의 Bias 전압은 High Voltage가 이용된다.
또한, 제1단구동전압이 High Voltage이고 제2단구동전압이 Low Voltage인 경우 즉, Low Voltage에서 신호를 검출하는 경우 복제된 DAC의 아날로그전압은 차동증폭기의 Negative Input 단자에 연결되고 검출신호선은 차동증폭기의 Positive Input 단자에 연결되어야 한다. 이는 도19의 SW1 및 SW3과 접속된 연결선이며 SW2 및 SW4의 on/off단자에 인가되는 Enable신호에 의해 SW2 및 SW4가 턴온 되어 시행된다. 또한 DAC의 Bias 전압은 Low Voltage가 인가된다.
이와 같이 본 발명은 양방향 구동 시, 제2단구동전압이 High Voltage이면 오브젝트신호를 검출하는 위한 DAC 출력전압은 차동증폭기의 Positive Input단자에 연결되고, 제2단구동전압이 Low Voltage인경우 DAC 출력전압은 차동증폭기의 Negative Input단자에 연결된다. DAC 출력전압이 연결되지 않은 다른 단자에는 검출신호선(202)이 연결된다.
또한 SW1내지 SW4의 on/off제어단자와 연결된 Enable 신호는 반도체IC의 CPU(460) 또는 Logic부의 제어동작에 의해 턴온 또는 턴오프 동작이 통제된다.
Single Capacitor를 구동하는 방법과 본 발명의 Dual Capacitor를 구동하는 경우에 대해 개선된 점을 살펴보면 다음과 같다.
도13의 가상의 Data 및 계산결과를 참조하면, Single Driving의 경우 (Vp2-Vp1)의 Min~Max는 1.429V로서 적어도 1.5V의 Bias 전압이 인가되는 ADC를 사용해야 한다. 이때 분해능은 약 1.5mV/bit이다. 또한 Dual Driving의 경우 (Vp2-Vp1)은 0.271V로서 0.3V의 Bias 전압이 인가되는 ADC를 사용할 수 있으며 이때의 분해능은 0.5mV/bit이다.
오브젝트 정전용량(Cobj)가 0.2pF일 때, 가상의 Data의 최하단의 worst case를 참조하면 Single Driving의 경우 차동증폭기에서 검출되는 전압은 16mV이다. 이는 1.5mV/bit의 분해능을 감안할 시 약 10.6code이다. 이는 전체분해능의 약 1%에 해당되는 감도로서 일반적인 노이즈의 범위가 2%~3%인 점을 감안하면 신호로서 사용하기에 부적합한 수준이다.
반면에 Dual Driving의 경우 차동증폭기에서 검출되는 전압은 21mV로서 이는 0.5mV/bit의 분해능을 감안하면 42code이다. 이는 Single Driving에 비해 감도(Sensitivity)가 4배가 증가한 것이며 전체 분해능의 약 4%에 해당되는 감도로서 신호로서 사용하기에 적합한 수준이다.
이상 살펴본 바와 같이, 본 발명의 쉴딩정전용량(Cin_sd)를 포함한 복수의 정전용량을 구동하는 방법은 "다른 신호선"과의 간섭으로 발생하는 노이즈의 영향을 받지 않으며, 기존에는 분모에 포함되는 더미(Dummy)로만 작용하여 검출신호의 산포를 확산시키는 악영향을 끼치는 내부 정전용량을 개조하여 구동함으로써 검출신호의 감도를 적어도 4배정도 높이는 효과가 있다.
한편, <수학식4>를 참조하면, 오브젝트(20)가 출현하기 이전의 제1전압을 구성하는 분모의 성분 중 공통전극 정전용량(Ccm)에만 구동전압이 인가되지 않는다. 만일 Ccm 구동층(6)에도 구동전압이 인가되면 Dual Driving을 하는 <수학식4>에 의해 검출된 (Vp2-Vp1) 전압은 더욱 안정된 편차를 보여주며 이때의 수학식은 아래의 <수학식6-1>과 같다.
<수학식6-1>
Figure PCTKR2022001178-appb-img-000023
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Figure PCTKR2022001178-appb-img-000024
오브젝트(20)를 검출하기 위해 검출신호선의 제1검출신호의 크기는 항상 일정해야 한다. 만일 어떠한 이유로, 임의의 CDA(100)의 제1검출신호의 크기가 수시로 변하면 본 발명의 장치를 구성하는 것은 불가능하다.
임의의 CDA(100)에서 <수학식4>에 의해 형성되는 제1검출전압의 크기가 변화되지 않기 위해서는 구동전압의 제1단구동전압이 인가되는 시점에 검출신호선(202) 즉, P점의 전위가 항상 일정해야 한다. P점의 전위를 항상 일정하게 유지하기 위해서는 알려진 동일한 전압을 P점에 인가하여 P점의 전위를 항상 동일하게 유지하는 것이다.
도20은 검출신호선에 리셋전압(Reset Voltage)를 인가하는 본 발명의 실시예이다.
도20의 실시예에서, 리셋 스위치1(Reset SW1) 및 Reset SW2는 리셋전압을 인가하는 스위치이며 리셋 스위치의 일측(One side)은 구동전압에 연결되었고 타측(Another side)은 P점 즉, CDA신호선(200)과 연결된다.
리셋 스위치1은 선간정전용량(Cd)구동전압에 연결 되어있고 리셋 스위치2는 쉴딩정전용량(Cin_sd)에 연결되어 있다. 리셋전압을 인가할 때 리셋 스위치1 또는 리셋 스위치2중에 하나만 동작하며 리셋 스위치1 또는 리셋 스위치2 중에 하나만 설치될 수 있다.
만일 리셋스위치1만 설치되었다고 가정하면, 제1단구동전압이 인가되는 시점에 리셋스위치1은 턴온(Turn on) 상태가 되어 제1단구동전압인 Vd1이나 Vd2가 검출신호선(202)에 인가된다. 만일 구동전압이 도14의 ZONE A 내지 ZONE D의 유형(Type)대로 동작되고 있다면, 제1단구동전압이 인가되는 시점에 검출신호선(202)에는 Vd1의 Low 전압이 인가되어 P점은 Vd1의 전압으로 충전된다. 도18b의 실시예에서, 리셋전압은 Low Voltage인 Vd1전압이 인가되는 실시예이며 제2단구동전압이 인가되기 이전에 리셋전압의 인가는 중지되어야 하며 이를 위해 리셋스위치1은 턴오프 된다. 이후 제2단구동전압을 인가하고 소정의 시간이 경과하면 차동증폭기에서 <수학식6>에 기초한 전압이 검출된다.
<수학식4>는 P점의 초기전압이 0V라고 가정한 수학식이며 P점이 0V가 아닌 Vd1의 크기를 가지는 리셋전압으로 충전된 상태이면 <수학식4>는 다음의 <수학식10>과 같이 된다.
<수학식10>
Figure PCTKR2022001178-appb-img-000025
상기 <수학식10>을 살펴보면, 모든 인자들의 값은 변화가 없는 고정된 값이므로 상기 수학식에 따라 검출되는 전압도 항상 일정한 값을 갖는다. 또한 <수학식5>는 상기 수학식의 분모에 오브젝트 정전용량(Cobj)만이 포함된 것이며 오브젝트 정전용량(Cobj)는 CDA(100)와의 대향면적 및 대향거리에 따라 항상 크기가 변하는 것이기 때문에 오브젝트 정전용량(Cobj)의 변화량을 정확히 검출하는 것이 가능하다.
한편, 도14의 ZONE S의 실시예와 같이 제1단구동전압이 High Voltage이며 제2단구동전압이 Low Voltage인 경우, 스위치1을 통해 검출신호선에 인가되는 리셋전압은 High Voltage인 Vd2가 인가될 때 <수학식4>는 다음의 <수학식11>과 같이 변형된다.
<수학식11>
Figure PCTKR2022001178-appb-img-000026
상기 <수학식11>을 살펴보면, (Vd1-Vd2) 및 (Vcin1-Vcin2)가 음(Negative)의 값을 가지므로 리셋전압인 Vd2를 기준으로 하강(Falling)하는 전압이다. 이러한 전압은 0V보다 작은 전압을 형성할 수 있으며 단일전원을 사용하는 차동증폭기에는 Negative 신호가 입력되면 안되므로 Vd2는 이러한 점을 감안하여 수학식의 값보다 높은 전압이 사용되어야 한다. 일반적인 실시예의 경우, 제1단구동전압인 Vd2는 이러한 조건을 만족한다.
따라서 본 발명은, 제1단구동전압이 리셋전압으로 사용되며, 리셋전압은 제1단구동전압과 검출신호선(202) 사이에 존재하는 리셋스위치의 턴 온에 의해 인가되며 제2단구동전압 인가 이전에 리셋스위치가 턴 오프 되어 리셋전압의 인가를 중지한다.
또한 본 발명은, 복수의 CDA(100)로 구성된 하나의 컬럼의 집합으로 구성된 복수의 그룹 중, 오브젝트를 검출하기 위해 프로세싱을 진행하는 그룹내의 모든 컬럼의 검출신호선에 동일한 크기의 리셋전압을 공급한다.
또한, 제1단구동전압이 High Voltage이면 리셋전압은 High Voltage인 Vd2가 사용되고, 제1단 구동전압이 Low Voltage이면 리셋전압은 Low Voltage인 Vd1이 사용된다.
한편, 리셋전압이 포함된 <수학식10>에 기초한 제2검출신호는 다음의 <수학식12>로 주어진다.
<수학식12>
Figure PCTKR2022001178-appb-img-000027
차동증폭기는 제1검출신호 및 제2검출신호의 차이만을 검출하므로 리셋전압이 인가된 경우의 <수학식10> 및 <수학식12>에 의해 차동증폭기에서 출력되는 전압은 <수학식6>과 동일하다.
또한 <수학식11>에 기초하여 High 리셋전압이 인가되는 경우의 제2검출신호는 다음의 <수학식13>이다.
<수학식13>
Figure PCTKR2022001178-appb-img-000028
<수학식11> 및 <수학식13>을 기초로, 제1단구동전압이 High Voltage이고 제2단 구동전압이 Low Voltage이며, High Voltage의 리셋전압(Vd2)이 인가되는 경우의 오브젝트 정전용량(Cobj)에 기초한 차동증폭기의 출력전압 V1은 다음의 <수학식14>이다.
<수학식14>
Figure PCTKR2022001178-appb-img-000029
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Figure PCTKR2022001178-appb-img-000030
<수학식14>도 <수학식6>과 마찬가지로 리셋전압은 차동증폭기에서 소거되고 V1에 아무런 영향을 미치지 않음을 알수있다.
상기의 <수학식6>과 <수학식14>를 참조하면, 리셋전압은 차동증폭기에서 출력되는 V1전압에는 영향을 미치지 않는다. 리셋전압을 인가하는 목적은 구동전압이 인가될 때 검출신호선의 전압을 항상 일정하게 만들기 위한 것이므로 구동전압을 리셋전압으로 사용하면 별도의 리셋전압을 만들지 않아도 되므로 회로가 간편해지는 장점이 있다.
한편, 도13a의 Dual Driving의 경우의 Data를 참조하면, 리셋전압의 크기인 Vd1 및 Vcin1의 크기가 0V인 경우 (Vp2-Vp1)크기는 4.615V내지 4.886V로서 0.271V의 변동폭을 갖는다.
만일, 도13a의 Dual Driving에 의해 검출된 (Vd2-Vd1)의 값 중, 상단의 4.615V 및 4.688V 및 4.667V의 값을 모두 4.7V정도의 값으로 변경시킬수 있다면, (Vp2-Vp1)의 변동폭은 0.186V로 줄어들어서 더 고성능의 ADC의 분해능을 기대할 수있다.
도21은 리셋전압 인가방법에 관한 본 발명의 또다른 실시예이다.
도21을 참조하면, 기준전압인 Vref3이 복수의 저항으로 연결된 저항 String에 연결되어 있다. Vref3은 BGR(Band Gap Reference) 또는 별체의 기준전압을 가지는 소자에 의해 생성된다. Vref3은 소정의 전압값을 갖도록 조정할 수 있는 수단을 가지며 일반적으로 저항비에 의해 Vref3의 출력값이 결정된다.
본 발명의 또 다른 리셋전압을 인가하는 장치는 도21의 실시예와 같이 저항 String으로 쉽게 구현이 가능하며, 각 저항들의 저항비를 이용하여 정밀한 출력값 및 많은 수의 출력값을 출력할 수 있다.
저항 String을 통해 출력되는 복수의 리셋전압에서 하나를 출력하는 선택스위치(Select Switch)는 리셋스위치로 사용된다.
도21의 실시예에서 선택스위치는 5개의 입력 중에서 하나를 선택하는 스위치이며, 스위치에서 선택된 리셋전압은 검출신호선(200)인 P점에 연결되어 P점을 리셋전압으로 고정시킨다. 5개의 스위치가 모두 턴 오프 되면 저항String에서 출력되는 리셋전압은 P점과 연결되지 않으며 제2단구동전압이 인가되기 이전에 선택스위치의 모든 스위치는 턴오프 된다.
저항String에 의해 만들어진 리셋전압은, CDA(100)마다 서로 다른 크기의 전압으로 공급될 수 있다. 또는 동시점에 구동전압이 인가되는 모든 검출신호선에 동일한 크기의 리셋전압이 인가될 수 있다. 또한 행마다 다른 크기의 리셋전압이 인가될 수 있다.
예를 들어, 25개의 CDA로 구성된 컬럼이 10개 모여서 형성된 하나의 그룹에서, 10개 컬럼의 첫번째 행에 포함된 10개의 CDA에는 RST1의 크기를 가지는 리셋전압이 인가되지만, 두번째 행이 프로세싱 될 때에는 RST1과 다른 크기를 가지는 RST2 리셋전압이 인가되는 등 Row 별로 리셋전압의 크기를 달리하는 것이 가능하다. 이러한 방법에 의해 도13a의 Dual Driving에 의해 검출된 (Vd2-Vd1)의 값 중, 상단의 4.615V 또는 4.688V 또는 4.667V를 출력하는 CDA에는 0V의 리셋전압이 아닌 0.1V정도의 리셋전압을 사용하면, 상기의 값들은 약 4.7V 대역의 값으로 동작점이 이동되므로, <수학식4>를 기초로 도13의 가상의 data를 사용하여 검출된 (Vp2-Vp1)의 전압의 폭은 약 0.2V정도록 더 축소되어 ADC의 분해능이 더 상승되는 효과가 있다.
리셋전압의 크기를 달리해도 오브젝트 정전용량에 기초하여 검출되는 전압 V1의 크기는 변하지 않으므로, CDA별로 정해지는 다양한 크기의 제1검출신호의 전압 Level을 가급적 좁은 영역에 위치하도록 CDA별로 리셋전압의 크기를 다르게 하면 ADC의 분해능이 더욱 향상되는 효과가 있다.
도21의 실시예에서 5개의 리셋전압만 도시한 것은 일 실시예일 뿐이며, 저항String에서 출력되는 리셋전압의 개수가 8개 또는 16개 또는 그 이상 되는 경우도 있으며 선택스위치도 동일한 수량으로 증가한다.
다음은 정전용량 검출방법에 대한 본 발명의 실시예이다. 도22는 정전용량 검출방법을 나타내는 흐름도에 관한 본 발명의 일 실시예이다.
도22를 참조하면, 최초단계(F110)는 오브젝트를 검출할 CDA(100)를 선택한 후 선택된 검출신호선(202)을 차동증폭기에 연결하는 단계이다. 본 발명의 실시예에서 구분했던 두개의 Group은 복수의 Column으로 구성되며, 하나의 Column에서 하나의 CDA(100)만이 신호검출에 사용된다. 하나의 그룹에 포함된 모든 컬럼에서 동일한 행(Row)에 위치한 CDA(100)가 선택되며 선택된 검출CDA(100)는 직접 또는 S&H를 통하여 차동증폭기에 연결된다.
두번째 단계(F120)는, 리셋전압 및 제1단구동전압을 인가한 후, 소정의 시간을 기다린 후 리셋전압을 해제하고 제2단구동전압을 인가하는 단계이다. 제2단구동전압을 인가하고 소정의 시간을 기다리면 검출신호선(202)의 전압은 <수학식12>내지 <수학식13>에 기초한 전압이 형성된다.
세번째 단계(F130)는, 메모리에서 복제된 DAC을 호출하여 DAC전압을 차동증폭기의 일측에 연결하는 단계이다.
이때 차동증폭기에서 출력되는 신호 V1은 <수학식6> 또는 <수학식14>에 기초하여 출력된다.
네번째 단계(F140)는, 상기 세번째 단계의 차동증폭기에서 출력되는 Analog 전압신호를 ADC를 이용하여 Digital신호로 변환하는 단계이다. 신호처리가 완료되어 결과값을 메모리에 저장한 후 다시 첫번째 단계로 귀환하여 다른 검출신호선에 대해 동일한 프로세싱이 진행된다.
전술 한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시 적인 것이며, 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 개별장치들은 상호 조합되어 종합적인 장치로 실시될 수도 있으며, 마찬가지로 종합적인 장치는 설명 안된 개별장치들의 결합된 형태로 실시될 수 있다. 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 표시장치에 설치되며, 도전체 및 독립된 면적으로 이루어진 복수의 정전용량 검출영역;
    상기 정전용량 검출영역과 연결된 복수의 신호선; 및
    상기 복수의 신호선 중 하나인 검출신호선에 병렬 연결된 쉴딩커패시터, 선간커패시터 및 공통전극 커패시터;를 포함하고,
    상기 쉴딩커패시터, 상기 선간커패시터 및 상기 공통전극 커패시터 중에서 상기 공통전극 커패시터를 제외한 두개의 커패시터에 구동전압을 인가하여 상기 정전용량 검출영역에 부가된 정전용량을 검출하는 것을 특징으로 하고,
    상기 쉴딩커패시터는 상기 검출신호선이 패터닝된 반도체IC의 레이어와 다른 레이어에 형성된 쉴딩영역 및 상기 검출신호선 간에 형성되는 정전용량을 나타내고,
    상기 선간커패시터는 상기 검출신호선과 인접한 복수의 신호선 및 상기 검출신호선 간에 형성되는 정전용량을 나타내고,
    상기 공통전극 커패시터는 상기 표시장치의 공통전극층 및 상기 검출신호선 간에 형성되는 정전용량을 나타내는 정전용량 검출장치
  2. 제1항에 있어서,
    상기 쉴딩커패시터에는 제1구동전압이 인가되고, 상기 선간커패시터에는 제2구동전압이 인가되되, 상기 제1구동전압과 제2구동전압은 서로 다른 크기의 구동전압인 것을 특징으로 하는 정전용량 검출장치
  3. 제2항에 있어서,
    상기 제1구동전압과 상기 제2구동전압은 서로 다른 전원공급기에서 생성 및 공급되는 것을 특징으로 하는 정전용량 검출장치
  4. 제1항에 있어서,
    상기 쉴딩커패시터는, 상기 검출신호선이 반도체IC 내부의 신호검출부에 연결될 때 상기 신호선이 패터닝된 반도체IC의 레이어(Layer)와는 다른 레이어(Layer)에 형성된 쉴딩영역과, 상기 신호선이 대향하여 형성된 것을 특징으로 하는 정전용량 검출장치
  5. 제1항에 있어서,
    상기 선간커패시터는, 상기 검출신호선이 길수록 검출신호선과, 인접한 신호선 사이의 간격(distance)이 넓어지는 것을 특징으로 하는 정전용량 검출장치
  6. 제1항에 있어서,
    상기 검출신호선이 길수록 검출신호선의 폭(Width)이 넓어지는 것을 특징으로 하는 정전용량 검출장치
  7. 제1항에 있어서,
    커패시터에 인가되는 구동전압은 제1단구동전압 및 제2단구동전압으로 이루어지되 제1단구동전압은 제2단구동전압에 선행하여 인가되는 구동전압이며, 제1단구동전압의 크기와 제2단구동전압의 크기는 서로 다른 크기의 전압인 것을 특징으로 하는 정전용량 검출장치
  8. 제2항에 있어서,
    제1구동전압과 제2구동전압이 인가될 때, 각 제1단구동전압의 크기는 같이 낮거나 같이 큰 전압인 것을 특징으로 하는 정전용량 검출장치
  9. 제8항에 있어서,
    제1구동전압의 제2단구동전압 인가 시점과 제2구동전압의 제2단구동전압 인가 시점이 서로 다른 것을 특징으로 하는 정전용량 검출장치
  10. 제1항에 있어서,
    정전용량검출영역과 연결된 신호선의 길이별로 Cycle Time이 다른 구동전압이 인가되는 것을 특징으로 하는 정전용량 검출장치
  11. 제4항에 있어서,
    상기 검출신호선 끝단의 정전용량 검출영역에 부가된 정전용량이 없을 때, 상기 검출신호선에서 검출되는 제1검출신호는 <수학식1>이며, 부가된 정전용량이 있을 때 상기 검출신호선에서 검출되는 제2검출신호는 <수학식2>이며, 차동증폭기에서 <수학식1>과 <수학식2>에 의한 전압 차이를 출력하는 것을 특징으로 하는 정전용량 검출장치
    <수학식1>
    제1검출신호=
    Figure PCTKR2022001178-appb-img-000031
    <수학식2>
    제2검출신호=
    Figure PCTKR2022001178-appb-img-000032
    a) Vd1 및 Vd2는 선간정전용량에 인가되는 제1단구동전압 및 제2단구동전압
    b) Vcin1 및 Vcin2는 쉴딩정전용량에 인가되는 제1단구동전압 및 제2단구동전압
    c) Vrst는 상기 검출신호선에 인가되는 리셋전압
    d) Ccm은 검출신호선과 연결된 정전용량 검출영역과 표시장치 사이에 형성되는 공통전극 정전용량의 크기
    e) Cobj는 부가된 정전용량의 크기
    f) Cd는 검출신호선과 구동신호선 사이에 형성된 선간정전용량
    g) Cin_sd는 검출신호선과 쉴딩영역 사이에 형성된 쉴딩정전용량
  12. 제11항에 있어서,
    <수학식1>의 제1검출신호는 차동증폭기에서 DAC에 의해 복제되고, 복제된 DAC값은 메모리에 저장되는 것을 특징으로 하는 정전용량 검출장치
  13. 제12항에 있어서,
    복제된 DAC값은 호출되어 차동증폭기 일측 입력단자에 연결되고, 차동증폭기 타단 입력단자에는 상기 검출신호선이 연결되어, 복제된 DAC값과 상기 검출신호선에 형성된 제2검출신호에 기초한 전압의 차이가 차동증폭기에서 출력되는 것을 특징으로 하는 정전용량 검출장치
  14. 제13항에 있어서,
    차동증폭기의 출력은 ADC에 의해 디지털로 변환되어 메모리에 저장되고, 메모리에 저장된 data는 CPU에 의해 호출되어 오브젝트의 출현여부 또는 표시장치에서 오브젝트의 좌표를 연산하는데 사용되는 것을 특징으로 하는 정전용량 검출장치
  15. 제11항에 있어서,
    상기 선간커패시터 및 상기 쉴딩커패시터에 상기 제1단구동전압이 인가될 때 상기 검출신호선에 상기 리셋전압이 인가되고, 상기 제1단구동전압이 인가된 이후 상기 제2단구동전압이 인가되기 이전에 상기 리셋전압의 공급이 중단되는 것을 특징으로 하는 정전용량 검출장치
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