WO2022163476A1 - 電源装置 - Google Patents

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WO2022163476A1
WO2022163476A1 PCT/JP2022/001891 JP2022001891W WO2022163476A1 WO 2022163476 A1 WO2022163476 A1 WO 2022163476A1 JP 2022001891 W JP2022001891 W JP 2022001891W WO 2022163476 A1 WO2022163476 A1 WO 2022163476A1
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semiconductor element
current
power supply
supply device
charge
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PCT/JP2022/001891
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尚樹 河合
孝浩 山下
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三洋電機株式会社
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
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    • Y02E60/10—Energy storage using batteries

Definitions

  • the present invention relates to power supply devices.
  • a power supply with a large number of secondary battery cells connected in series and parallel can be used as a backup power supply for servers, as a power supply for stationary power storage in homes, offices, and factories, as well as for hybrid vehicles and electric vehicles. It is used as a power source for driving vehicles such as automobiles, electric carts, and electric scooters, and as a power source for driving assisted bicycles and electric tools.
  • a large number of secondary battery cells are connected in series or parallel to achieve high capacity and high output.
  • a power supply device equipped with a large number of secondary battery cells has a plurality of power semiconductor elements such as charging/discharging FETs for charging/discharging the secondary battery cells mounted on a circuit board.
  • a plurality of field effect transistors are connected in parallel to control the charging and discharging of a large current, thereby increasing the load.
  • a general method is to reduce it.
  • One of the objects of the present invention is to provide a power supply device capable of suppressing uneven distribution of current even when a plurality of semiconductor elements are mounted on a limited area of a circuit board.
  • a power supply device includes: a plurality of secondary battery cells; a plurality of semiconductor elements connected to the plurality of secondary battery cells; A power supply device comprising a circuit board comprising a first terminal block that electrically connects elements to the plurality of secondary battery cells and a second terminal block that is spaced apart from the first terminal block,
  • the plurality of semiconductor elements includes a first semiconductor element and a third semiconductor element arranged on the first terminal block side, and a second semiconductor element and a fourth semiconductor element arranged on the second terminal block side. The first semiconductor element and the third semiconductor element are connected in parallel, the second semiconductor element and the fourth semiconductor element are connected in parallel, and the first semiconductor element and the second semiconductor element are connected in parallel.
  • the semiconductor elements are connected in series, and the first current path that connects the first semiconductor element and the second semiconductor element in series is the second current path that connects the third semiconductor element and the fourth semiconductor element in series.
  • the first current path is formed longer than the current path, the first current path has a first current inhibition region that inhibits current flow, and the second current path has a second current inhibition region that inhibits current flow.
  • a region is provided wherein the second electrical resistance of the second current blocking region is higher than the first electrical resistance of the first current blocking region.
  • the second current blocking region through which current is more difficult to flow, is provided in the second current path, which is shorter than the first current path and allows current to flow more easily, thereby reducing current concentration. Excessive heat generation of the second semiconductor element and the fourth semiconductor element can be avoided by suppressing the heat generation, and the heat generation can be uniformly suppressed.
  • FIG. 1 is a circuit diagram of a power supply device according to Embodiment 1 of the present invention
  • FIG. 2 is a plan view showing a circuit board of the power supply device of FIG. 1
  • FIG. It is a top view which shows the circuit board of the power supply device which concerns on a modification
  • 2 is a plan view showing a circuit board of the power supply device of FIG. 1
  • FIG. FIG. 8 is a plan view showing a circuit board according to Embodiment 2
  • FIG. 11 is a plan view showing a circuit board according to Embodiment 3
  • FIG. 11 is a plan view showing a circuit board according to Embodiment 4;
  • Embodiments of the present invention may be specified by the following configurations.
  • the power supply device is such that the first current inhibition region and the second current inhibition region form a plurality of thermal vias penetrating the circuit board, and the second current The number of thermal vias formed in the inhibition region can be greater than the number of thermal vias formed in the first current inhibition region.
  • a power supply device in addition to any one of the above configurations, further includes: a fifth semiconductor element arranged on the first terminal block side; a sixth semiconductor element disposed on the base side, wherein the fifth semiconductor element is connected in parallel with the first semiconductor element, and the sixth semiconductor element is connected in parallel with the second semiconductor element
  • a third current path connecting the fifth semiconductor element and the sixth semiconductor element in series is formed longer than the second current path, and the third current path impedes current flow.
  • a third electrical resistance of the third current blocking region can be made equal to the first electrical resistance.
  • the power supply device is such that the third current blocking region forms a plurality of thermal vias penetrating the circuit board, and the third current The number of thermal vias formed in the inhibition region can be the same as the number of thermal vias formed in the first current inhibition region.
  • a power supply device further includes: a seventh semiconductor element arranged on the first terminal block side; and an eighth semiconductor element arranged on the second terminal block side, wherein the seventh semiconductor element is connected in parallel with the first semiconductor element, and the eighth semiconductor element is connected in parallel with the second semiconductor element. and a fourth current path that connects the seventh semiconductor element and the eighth semiconductor element in series is formed to have the same length as the second current path, and the fourth current path is A fourth current blocking region that blocks current flow is provided, and the fourth electrical resistance of the fourth current blocking region can be made equal to the second electrical resistance.
  • a power supply device further includes a plurality of thermal vias penetrating the circuit board, wherein the fourth current blocking region forms a plurality of thermal vias penetrating the circuit board.
  • the number of thermal vias formed in the four current blocking regions can be the same as the number of thermal vias formed in the second current blocking region.
  • the first current blocking region and the second current blocking region each form a thermal via penetrating the circuit board.
  • the electrical resistance can be adjusted by adjusting the area of the opening of the thermal via.
  • a power supply device is arranged such that the first semiconductor element and the third semiconductor element are arranged close to each other, and the second semiconductor element and the The fourth semiconductor element can be arranged close to each other.
  • the first terminal block and the second terminal block are through holes.
  • the plurality of semiconductor elements are FETs.
  • a power supply device is characterized in that, of the first semiconductor element and the third semiconductor element, the source terminal of the FET is connected to the first terminal block The FET that is closest to the can be placed closer to the first terminal block than the other FET.
  • a power supply device is characterized in that, of the second semiconductor element and the fourth semiconductor element, the source terminal of the FET is connected to the second terminal block can be located closer to the second terminal block than the other FET.
  • each of the elements constituting the present invention may be configured with the same member so that a single member can serve as a plurality of elements, or conversely, the function of one member can be It can also be realized by sharing. Also, the contents described in some of the examples and embodiments can also be used in other examples and embodiments.
  • the power supply device is a backup power supply for a server, a power supply mounted on an electric vehicle such as a hybrid vehicle or an electric vehicle to supply power to a running motor, and power generated by natural energy such as solar power generation or wind power generation. It is used for various purposes such as a power source for storing electricity or a power source for storing late-night power, and is particularly used as a power source suitable for high-power and high-current applications.
  • the following example describes a power supply used as a backup power supply for a server.
  • FIGS. 1 to 3 A power supply device 100 according to Embodiment 1 of the present invention is shown in FIGS. 1 to 3.
  • FIG. 1 is a circuit diagram of the power supply device according to Embodiment 1 of the present invention
  • FIG. 2A is a plan view showing the circuit board of the power supply device of FIG. 1
  • FIG. 3 is a plan view showing the circuit board of the power supply device of FIG. 1, respectively.
  • the power supply device 100 shown in the circuit diagram of FIG. 1 includes a plurality of secondary battery cells 10, charge/discharge FETs 20 which are a plurality of semiconductor elements connected to the secondary battery cells 10, and a circuit mounting the charge/discharge FETs 20.
  • a substrate 30 is provided.
  • the charge/discharge FET 20 includes a charge FET 20C for charging and a discharge FET 20D for discharging. These charge FET 20C and discharge FET 20D can distribute the load applied to each element by connecting a plurality of elements in series or in parallel in view of the withstand voltage and rating.
  • a plurality of charge FETs 20C and discharge FETs 20D are connected in parallel to reduce the current value of each.
  • the parallel-connected charge FET 20C and the parallel-connected discharge FET 20D are connected in series and form a current blocking region 50 therebetween.
  • Current blocking region 50 has a predetermined electrical resistance.
  • the electric resistance of the current blocking region 50 is virtually shown as an electric resistance 50R as an equivalent circuit, but a physical resistor is not mounted.
  • the power supply device 100 of the present embodiment has a configuration that is structurally restricted by the arrangement of the charging and discharging FETs 20 mounted on the circuit board 30 and the circuit pattern of the circuit board 30. I often have to. In such a case, if the arrangement is such that current tends to concentrate in some of the charge/discharge FETs 20, current uneven distribution may occur during charging/discharging, and some of the charge/discharge FETs 20 may overheat. .
  • the plurality of secondary battery cells 10 are connected at least in series. Alternatively, the series-connected secondary battery cells 10 may be further connected in parallel.
  • the output of the battery assembly composed of the secondary battery cells 10 including the series connection is output from the power supply device 100 .
  • a rechargeable battery such as a lithium ion battery or a nickel metal hydride battery cell can be used as the secondary battery cell 10 . (Charge/discharge FET 20)
  • a plurality of charge/discharge FETs 20 are for controlling charge/discharge of the secondary battery cell 10 .
  • An existing one such as a MOSFET can be used for the charge/discharge FET 20 .
  • FIG. 2A shows one aspect of the charge/discharge FET 20 .
  • the charge/discharge FET 20 shown in this figure uses a surface-mounted MOSFET having two source terminals S and one gate terminal G at one end and a tab-shaped drain terminal D at the other end.
  • the number and arrangement of terminals of the charge/discharge FET of the present embodiment and the package configuration may be arbitrary. For example, a type having seven terminals at one end may be used.
  • the number of charge/discharge FETs 20 can be appropriately adjusted depending on the circuit board to be mounted.
  • the charge/discharge FET 20 the first charge/discharge FET 21 to the eighth charge/discharge FET 28 are mounted on the circuit board 30 described later.
  • the first charging/discharging FET 21, the third charging/discharging FET 23, the fifth charging/discharging FET 25, and the seventh charging/discharging FET 27 are FETs for charging
  • the FET 26 and the eighth charge/discharge FET 28 correspond to FETs for discharge. (circuit board 30)
  • the circuit board 30 shown in FIG. 2A includes a first terminal block 31 electrically connecting the plurality of charge/discharge FETs 20 to the plurality of secondary battery cells 10, and a second terminal spaced apart from the first terminal block 31.
  • a platform 32 is provided.
  • An existing one can be used for this circuit board 30, and in this embodiment, a multilayer board with six layers is used.
  • the circuit board 30 is not limited to six layers, and may have five layers or less or seven layers or more.
  • each film thickness is set to about 70 ⁇ m as an example, it can be adjusted as appropriate.
  • the shape of the circuit board 30 may be any shape, and in the present embodiment, the circuit board 30 has a substantially rectangular shape composed of short sides 30a and long sides 30b in a plan view.
  • the short side 30a is about 6 cm
  • the long side 30b is about 10 cm.
  • the lengths of the short side 30a and the long side 30b can be appropriately adjusted in accordance with what is to be mounted.
  • the first terminal block 31 and the second terminal block 32 are for inputting and outputting electric current.
  • FIG. 2A shows one aspect of the first terminal block 31 and the second terminal block 32 .
  • the first terminal block 31 and the second terminal block 32 are through holes that are formed in the vicinity of the two short sides 30a and are spaced apart from each other.
  • a conductive pattern is provided around the through-hole to form a terminal connection region.
  • the first terminal block 31 and the second terminal block 32 function as current input/output units, and extend over the entire surface of the circuit board 30 from the first terminal block 31 side to the second terminal block 32 side, or from the second terminal block 32 side. A large current can flow from the terminal block 32 side to the first terminal block 31 side.
  • the first charge/discharge FET 21 and the third charge/discharge FET 23 are arranged on the first terminal block 31 side, and the second charge/discharge FET 22 and the fourth charge/discharge FET 24 are arranged on the second terminal block 32 side.
  • the number of charge/discharge FETs 20 can be appropriately adjusted according to the size of the circuit board. Therefore, in this embodiment, the fifth charge/discharge FET 25 and the seventh charge/discharge FET 27 are further arranged on the first terminal block 31 side, and the sixth charge/discharge FET 26 and the eighth charge/discharge FET 28 are arranged on the second terminal block 32 side. is doing.
  • the first charge/discharge FET 21, the third charge/discharge FET 23, the seventh charge/discharge FET 27, the fifth charge/discharge The discharge FET 25 is arranged in a direction substantially along the short side 30 a of the circuit board 30 .
  • the first charge/discharge FET 21 and the fifth charge/discharge FET 25 are arranged near the two long sides 30b.
  • the third charge/discharge FET 23 and the seventh charge/discharge FET 27 are arranged between the first charge/discharge FET 21 and the fifth charge/discharge FET 25 .
  • the third charge/discharge FET 23 is arranged on the first charge/discharge FET 21 side
  • the seventh charge/discharge FET 27 is arranged on the fifth charge/discharge FET 25 side.
  • the first charge/discharge FET 21, the third charge/discharge FET 23, the seventh charge/discharge FET 27, and the fifth charge/discharge FET 25 are arranged close to each other. Moreover, they may be arranged on a straight line in the alignment direction, or they may be arranged offset from each other. For example, among the first charging/discharging FET 21, the third charging/discharging FET 23, the seventh charging/discharging FET 27, and the fifth charging/discharging FET 25, the source terminal S of the charging/discharging FET is closer to the first terminal block 31.
  • the discharge FET is arranged closer to the first terminal block 31 than the other charge/discharge FET.
  • the first charge/discharge FET 21 and the fifth charge/discharge FET 25 are arranged closer to the first terminal block 31 than the third charge/discharge FET 23 and the seventh charge/discharge FET 27 .
  • the source terminals of the first charge/discharge FET 21 and the fifth charge/discharge FET 25 located farther from the first terminal block 31 than when the charge/discharge FETs are arranged on a straight line.
  • the distance between S and the first terminal block 31 can be shortened. This makes it possible for a current to easily flow from the first terminal block 31 to the source terminals S of the first charge/discharge FET 21 and the fifth charge/discharge FET 25 .
  • the second charge/discharge FET 22 faces the first charge/discharge FET 21
  • the fourth charge/discharge FET 24 faces the third charge/discharge FET 23
  • the fifth charge/discharge FET 25 faces.
  • the sixth charge/discharge FET 26 is arranged at the position where the charge/discharge FET 26 is located, and the eighth charge/discharge FET 28 corresponding to the seventh charge/discharge FET 27 is arranged.
  • the second charge/discharge FET 22, the fourth charge/discharge FET 24, the eighth charge/discharge FET 28, and the sixth charge/discharge FET 26 are arranged close to each other. Moreover, they may be arranged on a straight line in the alignment direction, or they may be arranged offset from each other. Furthermore, among the second charge/discharge FET 22, the fourth charge/discharge FET 24, the eighth charge/discharge FET 28, and the sixth charge/discharge FET 26, the charge FET whose source terminal S is closer to the second terminal block 32 may be arranged closer to the second terminal block 32 than the other charging FET.
  • the four charge/discharge FETs 21, 23, 27, and 25 on the first terminal block 31 side, and the corresponding four charge/discharge FETs 22, 24, 28, and 26 on the second terminal block 32 side. are spaced apart from each other.
  • the drain terminals D of the charging/discharging FETs 21 to 28 may generate a large amount of heat.
  • the charge/discharge FETs 21 to 28 are arranged in the central portion of the substrate and the drain terminals D are arranged close to each other, a portion of the substrate may generate excessive heat. Therefore, as in the present embodiment, by arranging the charge/discharge FETs 21 to 28 in the vicinity of the first terminal block 31 or the second terminal block 32 away from each other, heat concentration can be avoided and safety can be improved. We are trying to secure it.
  • the charge/discharge FETs 21 to 28 are connected in parallel with the first charge/discharge FET 21 on the first terminal block 31 side, the third charge/discharge FET 23, the fifth charge/discharge FET 25, and the seventh charge/discharge FET 27. is doing.
  • the second charge/discharge FET 22, the fourth charge/discharge FET 24, the sixth charge/discharge FET 26, and the eighth charge/discharge FET 28 on the second terminal block 32 side are connected in parallel.
  • the first charge/discharge FET 21 is the second charge/discharge FET 22
  • the third charge/discharge FET 23 is the fourth charge/discharge FET 24
  • the fifth charge/discharge FET 25 is the sixth charge/discharge FET 26
  • the seventh charge/discharge FET 27 is the eighth charge. They are connected in series to the discharge FETs 28, respectively.
  • the first current path 41 to the fourth current path 44 are formed by connecting the charging/discharging FETs on the first terminal block 31 side and the charging/discharging FETs on the second terminal block 32 side in series. ing. Specifically, the first current path 41 is formed by the first charge/discharge FET 21 and the second charge/discharge FET 22 . Similarly, the second current path 42 is the third charge/discharge FET 23 and the fourth charge/discharge FET 24, the third current path 43 is the fifth charge/discharge FET 25 and the sixth charge/discharge FET 26, the fourth current path 44 are formed by the seventh charge/discharge FET 27 and the eighth charge/discharge FET 28, respectively.
  • the current is made to flow from the first terminal block 31 side to the second terminal block 32 side or from the second terminal block 32 side to the first terminal block 31 side along these first current path 41 to fourth current path 44. ing.
  • this embodiment an example in which current flows from the first terminal block 31 side to the second terminal block 32 side will be described, but it goes without saying that the present invention is not limited to this aspect.
  • the first current path 41 and the third current path 43 are formed near the ends of the two long sides 30b of the circuit board 30, respectively.
  • a second current path 42 and a fourth current path 44 are formed between the first current path 41 and the third current path 43 . That is, the first current path 41 and the third current path 43 are formed at positions farther from the first terminal block 31 and the second terminal block 32 than the second current path 42 and the fourth current path 44. ing. Due to this arrangement, the first current path 41 and the third current path 43 are of equal lengths and are formed longer than the second current path 42 .
  • the fourth current path 44 is formed to have the same length as the second current path 42 .
  • the current blocking region 50 blocks the flow of current with an electrical resistance 50R that indicates its resistance value.
  • the number and size of the current blocking regions 50 can be adjusted as appropriate.
  • a first current blocking region 51 to a fourth current blocking region 54 are formed as the current blocking region 50.
  • the first current path 41 defines a first current blocking region 51 including a first electrical resistance 51R.
  • the second current path 42 defines a second current blocking region 52 including a second electrical resistance 52R
  • the third current path 43 defines a third current blocking region 53 including a third electrical resistance 53R
  • the fourth current Paths 44 each provide a fourth current blocking region 54 that includes a fourth electrical resistance 54R.
  • the first electrical resistance 51R to the fourth electrical resistance 54R are adjusted to make the second electrical resistance 52R of the second current blocking region 52 higher than the first electrical resistance 51R of the first current blocking region 51.
  • the third electrical resistance 53R of the third current blocking region 53 is made equal to the first electrical resistance 51R.
  • the fourth electrical resistance 54R of the fourth current blocking region 54 is made equal to the second electrical resistance 52R.
  • the second electrical resistance 52R of the second current inhibition region 52 and the fourth electrical resistance 54R of the fourth current inhibition region 54 are the same as the first electrical resistance 51R of the first current inhibition region 51 and the third current inhibition region 53. It is higher than the third electric resistance 53R. This makes it easier for the current to flow through the first current path 41 and the third current path 43, which are low resistance paths. As a result, more current flows through the first charging/discharging FET 21, the second charging/discharging FET 22, the fifth charging/discharging FET 25, and the sixth charging/discharging FET 26 of the first current path 41 and the third current path 43 where the current hardly flows. Thus, current uneven distribution can be suppressed.
  • thermal vias 60 are a plurality of through holes formed in circuit board 30 .
  • a known method may be used to form the thermal vias 60.
  • the thermal vias 60 are formed by drilling holes.
  • the thermal via 60 can be formed by a simple method.
  • the hole diameter is approximately 0.3 mm to 0.5 mm, but it can be adjusted appropriately according to the size of the circuit board and the arrangement of charge/discharge FETs.
  • the number of thermal vias 60 in the second current blocking region 52 is greater than the number of thermal vias 60 in the first current blocking region 51.
  • the area of the circuit board 30 in the second current blocking region 52 can be reduced.
  • the second electrical resistance 52R can be increased, making it difficult for the current to flow through the second current path 42 .
  • the number of thermal vias 60 in the fourth current blocking region 54 is greater than that in the third current blocking region 53 .
  • the area of the circuit board 30 in the fourth current blocking region 54 is reduced, the fourth electrical resistance 54R is increased, and the current flows through the fourth current path 44. It can make it difficult to flow.
  • the resistance value of each current path can be easily adjusted by the number of thermal vias 60 formed.
  • the number of thermal vias 60 can be appropriately adjusted depending on the size of the circuit board, the number and size of charge/discharge FETs to be mounted, and the arrangement of each mounting member. For example, in the present embodiment, approximately 30 to 40 thermal vias 60 are provided in the first current inhibition region 51 and the third current inhibition region 53, respectively, and approximately 80 to 80 thermal vias 60 are provided in the second current inhibition region 52 and the fourth current inhibition region . About 90 are formed.
  • thermal vias are usually used to improve heat dissipation
  • a large number of thermal vias are intentionally formed to increase the resistance value.
  • the electrical resistance can be adjusted by a simple process such as making a hole, and the advantage of improving the heat dissipation can also be obtained.
  • the thermal vias 60 are aligned vertically and horizontally in the plan view of FIGS. 2A and 3, but the thermal vias in the embodiment of the present invention are not limited to the above aspect.
  • the thermal vias 60B of the second embodiment are formed by offsetting a plurality of thermal vias 60B from each other, as shown in FIG. With such an arrangement, the thermal vias 60B can be evenly formed in the entire current blocking regions, thereby further suppressing uneven distribution of current.
  • the hole diameters of the thermal vias 60 are approximately the same, but the thermal vias in the embodiment of the present invention are not limited to the above aspect.
  • the thermal vias 60C of the third embodiment do not have the same hole diameter, and the hole diameters of the thermal vias 60C of the second current blocking region 52C and the fourth current blocking region 54C are the same as those of the first current blocking region 54C.
  • the hole diameters of the inhibition region 51C and the third current inhibition region 53C are made larger than the hole diameters of the thermal vias 60C.
  • the area of the circuit board 30 of the second current inhibition region 52C of the second current path 42 and the fourth current inhibition region 54C of the fourth current path 44 where the current tends to concentrate is the first current inhibition region 51C and the second current inhibition region 54C. It is smaller than the three-current blocking region 53C.
  • the second electrical resistance 52R and the fourth electrical resistance 54R are increased, and more current flows through the first current path 41 and the third current path 43 through which it is difficult for current to flow, thereby making it possible to suppress current uneven distribution. That is, the resistance value of each current path can be easily adjusted by the area of the opening of the thermal via 60C.
  • the electric resistance value can be increased simply by increasing the hole diameter of the thermal via, and the trouble of forming a large number of thermal vias can be saved.
  • the shape of the thermal via 60 is generally circular, but the thermal via in the embodiment of the present invention is not limited to the above shape.
  • the thermal via in the embodiment of the present invention may be substantially rectangular.
  • the power supply device can be suitably used as a backup power supply device that can be mounted on a power supply module of a computer server.
  • backup power supply for wireless base stations such as mobile phones, storage power supply for domestic use and factories, power supply for street lights, etc., power storage combined with solar cells, backup power supply for traffic lights, etc., or EV driving
  • applications such as power sources for plug-in hybrid electric vehicles, hybrid electric vehicles, and electric vehicles that are capable of switching between modes and HEV running modes.
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Abstract

回路基板の限られた面積に複数の半導体素子を実装した状態でも電流の偏在を抑制することを可能とする。　電源装置は、二次電池セルと、充放電ＦＥＴ（２１～２８）と、第一端子台（３１）及び第二端子台（３２）を備える回路基板３０とを備える。第一端子台側に第一充放電ＦＥＴ（２１）、及び第三充放電ＦＥＴ（２３）を配置し、第二端子台側に第二充放電ＦＥＴ（２２）、及び第四充放電ＦＥＴ（２４）を配置している。第一充放電ＦＥＴ（２１）と第二充放電ＦＥＴ（２２）とを直列接続する第一電流経路（４１）は、第三充放電ＦＥＴ（２３）と第四充放電ＦＥＴ（２４）とを直列接続する第二電流経路（４２）よりも長く形成されており、第一電流経路（４１）は、電流の流れを阻害する第一電流阻害領域（５１）を設けており、第二電流経路（４２）は、第二電流阻害領域（５２）を設けており、第二電流阻害領域（５２）の第二電気抵抗（５２Ｒ）を、第一電流阻害領域（５１）の第一電気抵抗（５１Ｒ）よりも高めている。

Description

電源装置
　本発明は、電源装置に関する。
　多数の二次電池セルを直列、並列に接続した電源装置は、サーバーのバックアップ用電源として、あるいは据え置き型の蓄電用途で家庭用、事業所用、工場用の電源装置として、さらにはハイブリッド車や電気自動車、電動カートや電動スクータなどの車両の駆動用、アシスト自転車や電動工具の駆動用電力源等に用いられている。このような電源装置は、二次電池セルを多数、直列や並列に接続して高容量化、高出力化を図っている。
　二次電池セルを多数備える電源装置は、二次電池セルを充放電するための充放電用ＦＥＴ等のパワー半導体素子を複数個、回路基板上に実装している。例えば特許文献１のように、二次電池セルを多直、多並に接続しているバッテリーモジュールでは、大電流の充放電を制御するために、電界効果トランジスタを複数並列に接続して負荷を低減させる方式が一般的である。
　しかしながら、そのような基板においては、大電流の入出力部はモジュールの構造上、端子台などで一か所に決めざるを得ない。また、各ＦＥＴの配置や基板パターンは構造上の制約を受けた構成にせざるを得ないことも多い。このような場合、一部のＦＥＴに電流が集中しやすい配置になっていると、充放電の際に一部の素子に電流偏在が起こり、素子の電流定格を超え、素子が熱破壊に至るという問題があった。
特開２００７－１６６７１５号公報
　本発明の目的の一は、回路基板の限られた面積に複数の半導体素子を実装した状態でも電流の偏在を抑制可能な電源装置を提供することにある。
　本発明のある態様に係る電源装置は、複数の二次電池セルと、前記複数の二次電池セルと接続される複数の半導体素子と、前記複数の半導体素子を実装すると共に、該複数の半導体素子を前記複数の二次電池セルと電気的に接続する第一端子台及び該第一端子台と離間して形成された第二端子台を備える回路基板とを備える電源装置であって、前記複数の半導体素子は、前記第一端子台側に配置された第一半導体素子、及び第三半導体素子と、前記第二端子台側に配置された第二半導体素子、及び第四半導体素子とを備え、前記第一半導体素子と第三半導体素子とは、並列に接続されており、前記第二半導体素子と第四半導体素子とは、並列に接続されており、前記第一半導体素子と第二半導体素子とは、直列に接続されており、前記第一半導体素子と第二半導体素子とを直列接続する第一電流経路は、前記第三半導体素子と第四半導体素子とを直列接続する第二電流経路よりも長く形成されており、前記第一電流経路は、電流の流れを阻害する第一電流阻害領域を設けており、前記第二電流経路は、電流の流れを阻害する第二電流阻害領域を設けており、第二電流阻害領域の第二電気抵抗を、前記第一電流阻害領域の第一電気抵抗よりも高めている。
　本発明のある態様に係る電源装置によれば、第一電流経路よりも短く、電流が流れやすい第二電流経路に、より電流の流れ難い第二電流阻害領域を設けることで、電流の集中を抑制して第二半導体素子や第四半導体素子が過大に発熱することを回避し、発熱を均等に抑えることが可能となる。
本発明の実施形態１係る電源装置の回路図である。 図１の電源装置の回路基板を示す平面図である。 変形例に係る電源装置の回路基板を示す平面図である。 図１の電源装置の回路基板を示す平面図である。 実施形態２に係る回路基板を示す平面図である。 実施形態３に係る回路基板を示す平面図である。 実施形態４に係る回路基板を示す平面図である。
　本発明の実施形態は、以下の構成によって特定されてもよい。
　本発明の一実施形態に係る電源装置は、上記構成に加えて、前記第一電流阻害領域及び第二電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、前記第二電流阻害領域に形成しているサーマルビアの個数は、前記第一電流阻害領域に形成しているサーマルビアの個数より多くすることができる。
　本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えてさらに、前記複数の半導体素子は、前記第一端子台側に配置された第五半導体素子と、前記第二端子台側に配置された第六半導体素子とを備え、前記第五半導体素子は、前記第一半導体素子と並列に接続されており、前記第六半導体素子は、前記第二半導体素子と並列に接続されており、前記第五半導体素子と第六半導体素子とを直列接続する第三電流経路は、前記第二電流経路よりも長く形成されており、前記第三電流経路は、電流の流れを阻害する第三電流阻害領域を設けており、第三電流阻害領域の第三電気抵抗を、前記第一電気抵抗と同等にすることができる。
　また、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第三電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、前記第三電流阻害領域に形成しているサーマルビアの個数は、前記第一電流阻害領域に形成しているサーマルビアの個数と同等とすることができる。
　さらに、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えてさらに、前記複数の半導体素子は、前記第一端子台側に配置された第七半導体素子と、前記第二端子台側に配置された第八半導体素子とを備え、前記第七半導体素子は、前記第一半導体素子と並列に接続されており、前記第八半導体素子は、前記第二半導体素子と並列に接続されており、前記第七半導体素子と第八半導体素子とを直列接続する第四電流経路は、前記第二電流経路と同等の長さに形成されており、前記第四電流経路は、電流の流れを阻害する第四電流阻害領域を設けており、前記第四電流阻害領域の第四電気抵抗を、前記第二電気抵抗と同等にすることができる。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えてさらに、前記第四電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、前記第四電流阻害領域に形成しているサーマルビアの個数は、前記第二電流阻害領域に形成しているサーマルビアの個数と同等とすることができる。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第一電流阻害領域及び第二電流阻害領域は、前記回路基板を貫通するサーマルビアをそれぞれ形成し、前記サーマルビアの開口部の面積によって電気抵抗を調整できる。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第一半導体素子と第三半導体素子とを、近接して配置し、前記第二半導体素子と第四半導体素子とを、近接して配置できる。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第一端子台及び第二端子台は、貫通孔である。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記複数の半導体素子が、ＦＥＴである。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第一半導体素子及び第三半導体素子の内、前記ＦＥＴのソース端子が、前記第一端子台に近接している方のＦＥＴは、他方のＦＥＴよりも前記第一端子台に近接して配置できる。
　さらにまた、本発明の他の実施形態に係る電源装置は、上記いずれかの構成に加えて、前記第二半導体素子及び第四半導体素子の内、前記ＦＥＴのソース端子が、前記第二端子台に近接している方のＦＥＴは、他方のＦＥＴよりも前記第二端子台に近接して配置できる。
　以下、本発明の実施形態を図面に基づいて説明する。ただし、以下に示す実施形態は、本発明の技術思想を具体化するための例示であって、本発明は以下のものに特定されない。また、本明細書は、特許請求の範囲に示される部材を、実施形態の部材に特定するものでは決してない。特に実施形態に記載されている構成部材の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。また、一部の実施例、実施形態において説明された内容は、他の実施例、実施形態等に利用可能なものもある。
　また、本明細書で「同等」とは厳密に同一という意味のみでなく、多少の誤差があり、概ね同一という意味も含む。
　実施形態に係る電源装置は、サーバー用のバックアップ電源、ハイブリッド車や電気自動車などの電動車両に搭載されて走行モータに電力を供給する電源、太陽光発電や風力発電などの自然エネルギーの発電電力を蓄電する電源、あるいは深夜電力を蓄電する電源用など、種々の用途に使用され、特に大電力、大電流の用途に好適な電源として使用される。以下の例では、サーバー用のバックアップ電源として用いる電源装置について説明する。
[実施形態１]
　本発明の実施形態１に係る電源装置１００を図１～図３に示す。これらの図において、図１は本発明の実施形態１係る電源装置の回路図、図２Ａは図１の電源装置の回路基板を示す平面図、図２Ｂは変形例に係る電源装置の回路基板を示す平面図、図３は図１の電源装置の回路基板を示す平面図を、それぞれ示している。
（電源装置１００）
　図１の回路図に示す電源装置１００は、複数の二次電池セル１０と、これら二次電池セル１０と接続される複数の半導体素子である充放電ＦＥＴ２０と、これら充放電ＦＥＴ２０を実装する回路基板３０とを備えている。充放電ＦＥＴ２０は、充電用の充電ＦＥＴ２０Ｃと、放電用の放電ＦＥＴ２０Ｄを備える。これらの充電ＦＥＴ２０Ｃや放電ＦＥＴ２０Ｄは、耐圧や定格の関係から、複数の素子を直列や並列に接続して、素子一個あたりにかかる負荷を分散させることができる。ここでは、充電ＦＥＴ２０Ｃ及び放電ＦＥＴ２０Ｄをそれぞれ複数個、並列に接続して、一個あたりの電流値を低減している。
　また、並列接続された充電ＦＥＴ２０Ｃと、並列接続された放電ＦＥＴ２０Ｄとは、直列に接続されると共に、これらの間には電流阻害領域５０を形成している。電流阻害領域５０は、所定の電気抵抗を有する。図１においては説明のため、電流阻害領域５０の電気抵抗を等価回路として電気抵抗５０Ｒで仮想的に示しているが、物理的な抵抗器を実装しているものではない。
　本実施形態の電源装置１００は、大電流の充放電を制御するために、回路基板３０に実装される各充放電ＦＥＴ２０の配置や回路基板３０の回路パターンに構造上の制約を受けた構成にせざるを得ないことも多い。このような場合、一部の充放電ＦＥＴ２０に電流が集中しやすい配置になっていると、充放電の際に電流偏在が起こり、一部の充放電ＦＥＴ２０が過大に発熱してしまうおそれがある。そこで、回路基板３０の各電流経路に電流阻害領域５０を設け、その抵抗値を調整し、すなわち仮想的な電気抵抗５０Ｒを調整し、電流が集中しやすい領域の電気抵抗を高めることにより、電流偏在の抑制を図ったものである。
（二次電池セル１０）
　複数の二次電池セル１０は、少なくとも直列に接続されている。または、直列接続された二次電池セル１０をさらに並列に接続してもよい。このように直列接続を含む二次電池セル１０で構成された電池集合体の出力は、電源装置１００から出力される。二次電池セル１０には、充電できる電池、例えばリチウムイオン電池やニッケル水素電池セルなどが使用できる。
（充放電ＦＥＴ２０）
　複数の充放電ＦＥＴ２０は、二次電池セル１０の充放電をコントロールするためのものである。この充放電ＦＥＴ２０には、既存のもの、例えば、ＭＯＳＦＥＴ等を使用できる。図２Ａは、充放電ＦＥＴ２０の一態様を示している。この図に示す充放電ＦＥＴ２０は、一端部に２つのソース端子Ｓと、１つのゲート端子Ｇを備え、他端部にタブ状のドレイン端子Ｄを備える表面実装型のＭＯＳＦＥＴを用いている。ただ、本実施形態の充放電ＦＥＴの端子数や配置、パッケージ構成は任意のものでよく、例えば、一端部に７つの端子を有するタイプを使用してもよい。
　充放電ＦＥＴ２０の個数は、実装する回路基板によって適宜調整可能である。例えば、本実施形態では、充放電ＦＥＴ２０として、第一充放電ＦＥＴ２１～第八充放電ＦＥＴ２８を後述する回路基板３０に実装している。この例では第一充放電ＦＥＴ２１、第三充放電ＦＥＴ２３、第五充放電ＦＥＴ２５、第七充放電ＦＥＴ２７は充電用のＦＥＴに、また第二充放電ＦＥＴ２２、第四充放電ＦＥＴ２４、第六充放電ＦＥＴ２６、第八充放電ＦＥＴ２８は放電用のＦＥＴに、それぞれ相当する。
（回路基板３０）
　図２Ａに示す回路基板３０は、複数の充放電ＦＥＴ２０を複数の二次電池セル１０と電気的に接続する第一端子台３１と、第一端子台３１と離間して形成された第二端子台３２とを備えている。この回路基板３０には、既存のものを使用でき、本実施形態では、６層の多層基板を使用している。ただ、回路基板３０は６層に限定されず、５層以下でも、７層以上でもよい。また各膜厚は、一例として、７０μｍ程度としているが、適宜調整可能である。
　回路基板３０の形状は、任意の形状でよく、本実施形態では平面視で短辺３０ａと長辺３０ｂから構成される概ね矩形状としている。そして、一例として、短辺３０ａを６ｃｍ程度、長辺３０ｂを１０ｃｍ程度としている。ただ、短辺３０ａ及び長辺３０ｂの長さは、実装するものに合わせて適宜調整可能としている。
（第一端子台３１及び第二端子台３２）
　第一端子台３１及び第二端子台３２は、電流の入出力をするためのものである。図２Ａは第一端子台３１及び第二端子台３２の一態様を示している。この図に示すように、第一端子台３１及び第二端子台３２は、２つの短辺３０ａの近傍にそれぞれ、互いに離間して形成されている貫通孔である。貫通孔の周囲に導電パターンを設けて端子の接続領域としている。これら第一端子台３１及び第二端子台３２は、電流の入出力部として機能し、回路基板３０の全面であって、第一端子台３１側から第二端子台３２側に、又は第二端子台３２側から第一端子台３１側に大電流を流すことを可能としている。
　また、第一端子台３１側に第一充放電ＦＥＴ２１、及び第三充放電ＦＥＴ２３を配置し、第二端子台３２側に第二充放電ＦＥＴ２２、及び第四充放電ＦＥＴ２４を配置している。充放電ＦＥＴ２０の個数は、回路基板の大きさに合わせて適宜調整可能としている。したがって、本実施形態では、第一端子台３１側にさらに第五充放電ＦＥＴ２５及び第七充放電ＦＥＴ２７を配置し、第二端子台３２側に第六充放電ＦＥＴ２６及び第八充放電ＦＥＴ２８を配置している。
　一例として、第一端子台３１と第二端子台３２との間であって、第一端子台３１側に、第一充放電ＦＥＴ２１、第三充放電ＦＥＴ２３、第七充放電ＦＥＴ２７、第五充放電ＦＥＴ２５を、回路基板３０の短辺３０ａに概ね沿った方向に配置している。ここで、第一充放電ＦＥＴ２１と、第五充放電ＦＥＴ２５とを２つの長辺３０ｂの近傍にそれぞれ配置している。また、第三充放電ＦＥＴ２３及び第七充放電ＦＥＴ２７を、第一充放電ＦＥＴ２１と、第五充放電ＦＥＴ２５との間に配置している。この際、第一充放電ＦＥＴ２１側に第三充放電ＦＥＴ２３を、第五充放電ＦＥＴ２５側に第七充放電ＦＥＴ２７を配置している。
　これら第一充放電ＦＥＴ２１、第三充放電ＦＥＴ２３、第七充放電ＦＥＴ２７、第五充放電ＦＥＴ２５は、互いに近接して配置されている。また、整列方向に一直線上に配置されていてもよいし、互いにオフセットして配置されていてもよい。例えば、第一充放電ＦＥＴ２１、第三充放電ＦＥＴ２３、第七充放電ＦＥＴ２７、第五充放電ＦＥＴ２５の内、充放電ＦＥＴのソース端子Ｓが、第一端子台３１に近接している方の充放電ＦＥＴは、他方の充放電ＦＥＴよりも第一端子台３１に近接して配置している。
　言い換えれば、第一充放電ＦＥＴ２１と第五充放電ＦＥＴ２５とを、第三充放電ＦＥＴ２３及び第七充放電ＦＥＴ２７より、第一端子台３１に近づけて配置している。このような配置により、各充放電ＦＥＴを一直線上に配置した場合と比して、第一端子台３１からより離れた位置にある第一充放電ＦＥＴ２１及び第五充放電ＦＥＴ２５のそれぞれのソース端子Ｓと、第一端子台３１との距離を短くできる。これにより、第一端子台３１から第一充放電ＦＥＴ２１及び第五充放電ＦＥＴ２５の各ソース端子Ｓに、電流が流れやすくなることを可能としている。
　第二端子台３２側においては、第一充放電ＦＥＴ２１と対向する位置に第二充放電ＦＥＴ２２を、第三充放電ＦＥＴ２３と対向する位置に第四充放電ＦＥＴ２４を、第五充放電ＦＥＴ２５と対向する位置に第六充放電ＦＥＴ２６を、第七充放電ＦＥＴ２７に対応する第八充放電ＦＥＴ２８を配置している。
　第一端子台３１側と同様に、これら第二充放電ＦＥＴ２２、第四充放電ＦＥＴ２４、第八充放電ＦＥＴ２８、第六充放電ＦＥＴ２６は、互いに近接して配置されている。また、整列方向に一直線上に配置されていてもよいし、互いにオフセットして配置されていてもよい。さらに、第二充放電ＦＥＴ２２、第四充放電ＦＥＴ２４、第八充放電ＦＥＴ２８、第六充放電ＦＥＴ２６の内、充電ＦＥＴのソース端子Ｓが、第二端子台３２に近接している方の充電ＦＥＴは、他方の充電ＦＥＴよりも第二端子台３２に近接して配置されていてもよい。
　一方で図２Ａに示すように、第一端子台３１側の４つの充放電ＦＥＴ２１、２３、２７、２５と、第二端子台３２側の対応する４つの充放電ＦＥＴ２２、２４、２８、２６とはそれぞれ、互いに離間して配置されている。端子台などで入力や出力を一カ所に決めている回路基板３０のような構成においては、例えば、各充放電ＦＥＴ２１～２８のドレイン端子Ｄの発熱が大きくなる場合がある。このような場合に、各充放電ＦＥＴ２１～２８を基板の中央部分に、ドレイン端子Ｄを互いに近接させて配置していると、基板の一部が過大に発熱してしまうおそれがある。そこで本実施形態のように、各充放電ＦＥＴ２１～２８を第一端子台３１又は第二端子台３２の近傍に、互いに離間して配置することにより、発熱の集中を回避しつつ、安全性の確保を図っている。
　また、各充放電ＦＥＴ２１～２８の接続は、第一端子台３１側の第一充放電ＦＥＴ２１と、第三充放電ＦＥＴ２３と、第五充放電ＦＥＴ２５と、第七充放電ＦＥＴ２７とを並列に接続している。同様に、第二端子台３２側の第二充放電ＦＥＴ２２と、第四充放電ＦＥＴ２４と、第六充放電ＦＥＴ２６と、第八充放電ＦＥＴ２８とを並列に接続している。さらに、第一充放電ＦＥＴ２１は第二充放電ＦＥＴ２２に、第三充放電ＦＥＴ２３は第四充放電ＦＥＴ２４に、第五充放電ＦＥＴ２５は第六充放電ＦＥＴ２６に、第七充放電ＦＥＴ２７は第八充放電ＦＥＴ２８に、それぞれ直列に接続している。
［変形例］
　本実施形態において、充放電ＦＥＴ２１～２８は、平面視でドレイン端子側が向かい合うように配置された例を説明した。ただ、本実施形態の充放電ＦＥＴの配置は、上記態様に限定されず、例えば図１において、充電ＦＥＴ２０Ｃと放電ＦＥＴ２０Ｄの位置を入れ替えてもよいことはいうまでもない。このような例を、変形例に係る電源装置として、図２Ｂの回路図に示す。この図に示す回路基板３０’は、充放電ＦＥＴ２１～２８を、平面視でソース端子側が向かい合うように配置している。
（第一電流経路４１～第四電流経路４４）
　第一電流経路４１～第四電流経路４４は、図３に示すように、第一端子台３１側の充放電ＦＥＴと第二端子台３２側の充放電ＦＥＴを直列に接続することにより形成されている。具体的には、第一電流経路４１は、第一充放電ＦＥＴ２１と第二充放電ＦＥＴ２２とで形成される。同様に、第二電流経路４２は、第三充放電ＦＥＴ２３と第四充放電ＦＥＴ２４とで、第三電流経路４３は、第五充放電ＦＥＴ２５と第六充放電ＦＥＴ２６とで、第四電流経路４４は、第七充放電ＦＥＴ２７と第八充放電ＦＥＴ２８とで、それぞれ形成されている。これら第一電流経路４１～第四電流経路４４に沿って電流が第一端子台３１側から第二端子台３２側に、又は第二端子台３２側から第一端子台３１側に流れるようにしている。本実施形態では、電流が第一端子台３１側から第二端子台３２側に流れる例について説明するが、この態様に限定されないのは言うまでもない。
　第一電流経路４１～第四電流経路４４の位置関係は、回路基板３０の２つの長辺３０ｂ側の端部近傍に、第一電流経路４１及び第三電流経路４３がそれぞれ形成されている。また、第二電流経路４２及び第四電流経路４４が、第一電流経路４１と、第三電流経路４３との間に形成されている。つまり、第一電流経路４１及び第三電流経路４３は、第二電流経路４２及び第四電流経路４４と比して、第一端子台３１及び第二端子台３２からより離れた位置に形成されている。このような配置のため、第一電流経路４１と第三電流経路４３は同等の長さであって、第二電流経路４２よりも長く形成されている。第四電流経路４４は、第二電流経路４２と同等の長さに形成されている。
　ここで、図３に示すような回路基板３０の短辺３０ａ側の両端部分に端子台を設け、各端子台に近接して複数のＦＥＴを設ける配置においては、電流偏在が起こりやすいという問題が生じ得る。なぜなら、電流は入出力部の最短経路や低抵抗の経路に流れやすい傾向があるためである。したがって、最短経路である第二電流経路４２及び第四電流経路４４に電流が流れやすく、第一電流経路４１及び第三電流経路４３には電流が流れにくい。言い換えれば、第二電流経路４２及び第四電流経路４４上に配置されている第三充放電ＦＥＴ２３、第四充放電ＦＥＴ２４、第七充放電ＦＥＴ２７、及び第八充放電ＦＥＴ２８に電流が集中しやすくなる。その結果、充放電の際に一部の充放電ＦＥＴに電流偏在が起こり、充放電ＦＥＴの電流定格を超え、充放電ＦＥＴが熱破壊に至るおそれがある。そこで、後述する電流阻害領域５０を設け、電流偏在の抑制を図っている。
（第一電流阻害領域５１～第四電流阻害領域５４）
　電流阻害領域５０は、その抵抗値を示す電気抵抗５０Ｒによって電流の流れを阻害するものである。電流阻害領域５０を形成する数や大きさは、適宜調整可能としている。本実施形態では、電流阻害領域５０として、第一電流阻害領域５１～第四電流阻害領域５４を形成している。図３に示すように、第一電流経路４１は、第一電気抵抗５１Ｒを含む第一電流阻害領域５１を設けている。同様に、第二電流経路４２は、第二電気抵抗５２Ｒを含む第二電流阻害領域５２を、第三電流経路４３は、第三電気抵抗５３Ｒを含む第三電流阻害領域５３を、第四電流経路４４は、第四電気抵抗５４Ｒを含む第四電流阻害領域５４をそれぞれ設けている。そして、第一電気抵抗５１Ｒ～第四電気抵抗５４Ｒを調整して、第二電流阻害領域５２の第二電気抵抗５２Ｒを、第一電流阻害領域５１の第一電気抵抗５１Ｒよりも高めている。また、第三電流阻害領域５３の第三電気抵抗５３Ｒを、第一電気抵抗５１Ｒと同等にしている。さらに、第四電流阻害領域５４の第四電気抵抗５４Ｒを、第二電気抵抗５２Ｒと同等にしている。
　言い換えれば、第二電流阻害領域５２の第二電気抵抗５２Ｒと第四電流阻害領域５４の第四電気抵抗５４Ｒを、第一電流阻害領域５１の第一電気抵抗５１Ｒと第三電流阻害領域５３の第三電気抵抗５３Ｒより高くしている。これにより、電流は低抵抗経路の第一電流経路４１及び第三電流経路４３に流れやすくなる。その結果、電流が流れにくい第一電流経路４１及び第三電流経路４３の第一充放電ＦＥＴ２１、第二充放電ＦＥＴ２２、第五充放電ＦＥＴ２５、及び第六充放電ＦＥＴ２６にも電流がより多く流れるようになり、電流偏在を抑制することができる。また、電流の集中を抑制して第三充放電ＦＥＴ２３、第四充放電ＦＥＴ２４、第七充放電ＦＥＴ２７、及び第八充放電ＦＥＴ２８が過大に発熱することを回避し、発熱を均等に抑えることが可能となる。
（サーマルビア６０）
　上述のように第一電気抵抗５１Ｒ～第四電気抵抗５４Ｒを調整するには、各電流阻害領域の導電パターンの幅や厚み、材質を変更する等、任意の態様がある。本実施形態では、サーマルビア６０を使用する例について説明する。図３はサーマルビア６０の一態様を示している。この図に示すように、サーマルビア６０は回路基板３０に形成された複数の貫通孔である。サーマルビア６０を形成する方法は、既知の方法でよく、例えば本実施形態では、ドリルで穴を開けることにより形成している。これにより、簡単な方法でサーマルビア６０を形成することができる。また、穴径は概ね０．３ｍｍ～０．５ｍｍとしているが、回路基板の大きさや各充放電ＦＥＴ等の配置に合わせて、適宜調整可能としている。
　サーマルビア６０の個数は、第二電流阻害領域５２のサーマルビア６０を、第一電流阻害領域５１のサーマルビア６０より多くしている。第二電流阻害領域５２のサーマルビア６０の数を多くすることにより、第二電流阻害領域５２における回路基板３０の面積を小さくできる。つまり、電流が流れる面積が小さくなるため、第二電気抵抗５２Ｒを高め、第二電流経路４２に電流を流れにくくすることができる。
　同様に、第四電流阻害領域５４のサーマルビア６０を、第三電流阻害領域５３のサーマルビア６０より多くしている。第四電流阻害領域５４のサーマルビア６０の数を多くすることにより、第四電流阻害領域５４における回路基板３０の面積を小さくし、第四電気抵抗５４Ｒを高め、第四電流経路４４に電流を流れにくくすることができる。このように、サーマルビア６０を形成する個数でもって容易に各電流経路の抵抗値を調整できる。
　サーマルビア６０の個数は、回路基板の大きさや、実装される充放電ＦＥＴの数や大きさ、各実装部材の配置によって適宜調整可能である。例えば、本実施形態では、第一電流阻害領域５１及び第三電流阻害領域５３にそれぞれサーマルビア６０を概ね３０～４０個程度、第二電流阻害領域５２及び第四電流阻害領域５４に概ね８０～９０個程度形成している。
　さらに、サーマルビアは通常、放熱性を向上するために使用されるところ、本実施形態では、あえて多数のサーマルビアを形成して抵抗値を増やしている。このように、穴を開けるという簡単な加工で電気抵抗を調整でき、放熱性の向上も図れるという利点も得られる。
［実施形態２］
　実施形態１において、サーマルビア６０は、図２Ａ及び図３の平面視で縦方向及び横方向に整列して形成されているが、本発明の実施形態におけるサーマルビアは、上記態様に限定されない。例えば、実施形態２のサーマルビア６０Ｂは、図４に示すように、複数のサーマルビア６０Ｂを互いにオフセットして形成している。このような配置とすることで、各電流阻害領域全体に満遍なくサーマルビア６０Ｂを形成でき、電流偏在をさらに抑制することを図っている。
［実施形態３］
　また、実施形態１においては、サーマルビア６０の穴径を概ね同等としているが、本発明の実施形態におけるサーマルビアは、上記態様に限定されない。例えば、実施形態３のサーマルビア６０Ｃは、図５に示すように、穴径を同等とせず、第二電流阻害領域５２Ｃ及び第四電流阻害領域５４Ｃのサーマルビア６０Ｃの穴径を、第一電流阻害領域５１Ｃ及び第三電流阻害領域５３Ｃのサーマルビア６０Ｃの穴径より大きくしている。言い換えれば、電流が集中しがちな第二電流経路４２の第二電流阻害領域５２Ｃ及び第四電流経路４４の第四電流阻害領域５４Ｃの回路基板３０の面積を、第一電流阻害領域５１Ｃ及び第三電流阻害領域５３Ｃより小さくしている。
　これにより第二電気抵抗５２Ｒ及び第四電気抵抗５４Ｒを高め、電流が流れにくい第一電流経路４１及び第三電流経路４３により多くの電流を流すことにより、電流偏在の抑制を可能としている。つまり、サーマルビア６０Ｃの開口部の面積でもって容易に各電流経路の抵抗値を調整できる。また、実施形態３では、単にサーマルビアの穴径を大きくすることで、電気抵抗値を増やすことができ、多数のサーマルビアを形成する手間を省くこともできる。
［実施形態４］
　さらに、実施形態１においては、サーマルビア６０の形状を概ね円状としているが、本発明の実施形態におけるサーマルビアは、上記形状に限定されない。例えば、図６に示す実施形態４のサーマルビア６０Ｄのように、概ね矩形状とすることもできる。
　本発明に係る電源装置は、コンピュータサーバーの電源モジュールに搭載可能なバックアップ電源装置として好適に利用できる。また、携帯電話等の無線基地局用のバックアップ電源装置、家庭内用、工場用の蓄電用電源、街路灯の電源等、太陽電池と組み合わせた蓄電装置、信号機等のバックアップ電源用、あるいはＥＶ走行モードとＨＥＶ走行モードとを切り替え可能なプラグイン式ハイブリッド電気自動車やハイブリッド式電気自動車、電気自動車等の電源等の用途にも適宜利用できる。
１００…電源装置
１０…二次電池セル
２０…充放電ＦＥＴ；２０Ｃ…充電ＦＥＴ；２０Ｄ…放電ＦＥＴ
２１…第一充放電ＦＥＴ
２２…第二充放電ＦＥＴ
２３…第三充放電ＦＥＴ
２４…第四充放電ＦＥＴ
２５…第五充放電ＦＥＴ
２６…第六充放電ＦＥＴ
２７…第七充放電ＦＥＴ
２８…第八充放電ＦＥＴ
３０、３０’…回路基板
３０ａ…短辺
３０ｂ…長辺
３１…第一端子台
３２…第二端子台
４１…第一電流経路
４２…第二電流経路
４３…第三電流経路
４４…第四電流経路
５０…電流阻害領域
５０Ｒ…電気抵抗
５１、５１Ｃ…第一電流阻害領域
５１Ｒ…第一電気抵抗
５２、５２Ｃ…第二電流阻害領域
５２Ｒ…第二電気抵抗
５３、５３Ｃ…第三電流阻害領域
５３Ｒ…第三電気抵抗
５４、５４Ｃ…第四電流阻害領域
５４Ｒ…第四電気抵抗
６０、６０Ｂ、６０Ｃ、６０Ｄ…サーマルビア

Claims (12)

  1. 　複数の二次電池セルと、
    　前記複数の二次電池セルと接続される複数の半導体素子と、
    　前記複数の半導体素子を実装すると共に、該複数の半導体素子を前記複数の二次電池セルと電気的に接続する第一端子台及び該第一端子台と離間して形成された第二端子台を備える回路基板と、
    を備える電源装置であって、
    　前記複数の半導体素子は、
    　　前記第一端子台側に配置された第一半導体素子、及び第三半導体素子と、
    　　前記第二端子台側に配置された第二半導体素子、及び第四半導体素子と、
    を備え、
    　前記第一半導体素子と第三半導体素子とは、並列に接続されており、
    　前記第二半導体素子と第四半導体素子とは、並列に接続されており、
    　前記第一半導体素子と第二半導体素子とは、直列に接続されており、
    　前記第一半導体素子と第二半導体素子とを直列接続する第一電流経路は、前記第三半導体素子と第四半導体素子とを直列接続する第二電流経路よりも長く形成されており、
    　前記第一電流経路は、電流の流れを阻害する第一電流阻害領域を設けており、
    　前記第二電流経路は、電流の流れを阻害する第二電流阻害領域を設けており、
    　第二電流阻害領域の第二電気抵抗を、前記第一電流阻害領域の第一電気抵抗よりも高めてなる電源装置。
  2. 　請求項１に記載の電源装置であって、
    　前記第一電流阻害領域及び第二電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、
    　前記第二電流阻害領域に形成しているサーマルビアの個数は、前記第一電流阻害領域に形成しているサーマルビアの個数より多くしてなる電源装置。
  3. 　請求項１又は２に記載の電源装置であって、さらに、
    　前記複数の半導体素子は、
    　　前記第一端子台側に配置された第五半導体素子と、
    　　前記第二端子台側に配置された第六半導体素子と、
    を備え、
    　前記第五半導体素子は、前記第一半導体素子と並列に接続されており、
    　前記第六半導体素子は、前記第二半導体素子と並列に接続されており、
    　前記第五半導体素子と第六半導体素子とを直列接続する第三電流経路は、前記第二電流経路よりも長く形成されており、
    　前記第三電流経路は、電流の流れを阻害する第三電流阻害領域を設けており、
    　第三電流阻害領域の第三電気抵抗を、前記第一電気抵抗と同等にしてなる電源装置。
  4. 　請求項３に記載の電源装置であって、前記第三電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、
    　前記第三電流阻害領域に形成しているサーマルビアの個数は、前記第一電流阻害領域に形成しているサーマルビアの個数と同等としてなる電源装置。
  5. 　請求項１～４のいずれか一項に記載の電源装置であって、さらに、
    　前記複数の半導体素子は、
    　　前記第一端子台側に配置された第七半導体素子と、
    　　前記第二端子台側に配置された第八半導体素子と、
    を備え、
    　前記第七半導体素子は、前記第一半導体素子と並列に接続されており、
    　前記第八半導体素子は、前記第二半導体素子と並列に接続されており、
    　前記第七半導体素子と第八半導体素子とを直列接続する第四電流経路は、前記第二電流経路と同等の長さに形成されており、
    　前記第四電流経路は、電流の流れを阻害する第四電流阻害領域を設けており、
    　前記第四電流阻害領域の第四電気抵抗を、前記第二電気抵抗と同等にしてなる電源装置。
  6. 　請求項５に記載の電源装置であって、さらに、前記第四電流阻害領域は、前記回路基板を貫通する複数のサーマルビアを形成し、
    　前記第四電流阻害領域に形成しているサーマルビアの個数は、前記第二電流阻害領域に形成しているサーマルビアの個数と同等としてなる電源装置。
  7. 　請求項１に記載の電源装置であって、
    　前記第一電流阻害領域及び第二電流阻害領域は、前記回路基板を貫通するサーマルビアをそれぞれ形成し、
    　前記サーマルビアの開口部の面積によって電気抵抗を調整してなる電源装置。
  8. 　請求項１～７のいずれか一項に記載の電源装置であって、
    　前記第一半導体素子と第三半導体素子とは、近接して配置されており、
    　前記第二半導体素子と第四半導体素子とは、近接して配置されてなる電源装置。
  9. 　請求項１～８のいずれか一項に記載の電源装置であって、
    　前記第一端子台及び第二端子台は、貫通孔である電源装置。
  10. 　請求項１～９のいずれか一項に記載の電源装置であって、
    　前記複数の半導体素子が、ＦＥＴである電源装置。
  11. 　請求項１０に記載の電源装置であって、
    　前記第一半導体素子及び第三半導体素子の内、前記ＦＥＴのソース端子が、前記第一端子台に近接している方のＦＥＴは、他方のＦＥＴよりも前記第一端子台に近接して配置されてなる電源装置。
  12. 　請求項１０に記載の電源装置であって、
    　前記第二半導体素子及び第四半導体素子の内、前記ＦＥＴのソース端子が、前記第二端子台に近接している方のＦＥＴは、他方のＦＥＴよりも前記第二端子台に近接して配置されてなる電源装置。
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