WO2022158256A1 - 半導体装置 - Google Patents

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Sumitomo Electric Industries Ltd
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Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 A semiconductor device in which a semiconductor element is arranged on a substrate is known (see Patent Document 1, for example).
  • the semiconductor device disclosed in Patent Document 1 is a power semiconductor module and includes a positive power supply terminal, a negative power supply terminal, and an output terminal.
  • a semiconductor device includes a substrate having a first main surface, a circuit pattern arranged on the first main surface, a semiconductor chip arranged on the circuit pattern, and the circuit pattern and the semiconductor chip. plate-shaped electrodes arranged on the circuit pattern; and a sealing material covering the substrate.
  • the encapsulant is in contact with the sides of the substrate and a portion of the first major surface.
  • a portion of the electrode and the conductive member are covered with a sealing material. There is a gap between the electrode covered with the sealing material and the conductive member when viewed in the thickness direction of the substrate.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line II-II in FIG.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line III-III in FIG.
  • FIG. 4 is a schematic perspective view of the semiconductor device shown in FIG. 1 when illustration of a later-described lid portion is omitted.
  • FIG. 5 is a schematic perspective view of the semiconductor device shown in FIG. 1 in which illustration of a lid, a sealing material, and a frame, which will be described later, is omitted. 6 is a schematic side view of the semiconductor device shown in FIG. 5.
  • FIG. FIG. 2 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line II-II in FIG.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line III-III in
  • FIG. 7 is a schematic cross-sectional view of the semiconductor device shown in FIG. 6 taken along line VII-VII in FIG.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor device shown in FIG. 7 when illustration of an electrode (first electrode), an electrode (second electrode), and an electrode (third electrode), which will be described later, is omitted.
  • FIG. 9 is a schematic cross-sectional view showing only an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) in the semiconductor device shown in FIG.
  • FIG. 10 schematically shows a part of the circuit diagram of the semiconductor device shown in FIG. 11 is a schematic perspective view of a frame included in the semiconductor device shown in FIG. 1.
  • FIG. FIG. 12 is a schematic cross-sectional view schematically showing part of the semiconductor device shown in FIG.
  • FIG. 13 is a schematic cross-sectional view schematically showing part of the semiconductor device shown in FIG.
  • FIG. 14 is an enlarged view of region R shown in FIG.
  • FIG. 15 shows a state in which a substrate is bonded to a base plate, and each semiconductor chip such as an electrode (first electrode), an electrode (second electrode), an electrode (third electrode), and a first semiconductor chip is bonded to a circuit pattern.
  • FIG. 16 is a schematic perspective view showing a state in which the frame is attached to the base plate and the first conductive member and the like are joined.
  • FIG. 17 is a schematic perspective view showing a state in which the lid is attached to the frame.
  • FIG. 18 is a schematic perspective view showing part of the semiconductor device according to the second embodiment.
  • FIG. 19 is a schematic side view of the semiconductor device shown in FIG. 18.
  • FIG. FIG. 20 is a schematic cross-sectional view of the semiconductor device shown in FIG. 19 cut along XX-XX in FIG.
  • FIG. 21 is a schematic cross-sectional view of the semiconductor device shown in FIG. 20 when illustration of an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) is omitted.
  • FIG. 22 is a schematic cross-sectional view showing only an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) in the semiconductor device shown in FIG.
  • one of the purposes is to provide a semiconductor device capable of improving productivity.
  • a semiconductor device includes a substrate having a first main surface, a circuit pattern arranged on the first main surface, a semiconductor chip arranged on the circuit pattern, and the circuit pattern and the semiconductor chip. It comprises a conductive member to be connected, a plate-like electrode arranged on the circuit pattern, and a sealing material covering the substrate.
  • the encapsulant is in contact with the sides of the substrate and a portion of the first major surface.
  • a portion of the electrode and the conductive member are covered with a sealing material. There is a gap between the electrode covered with the sealing material and the conductive member when viewed in the thickness direction of the substrate.
  • a conductive member such as a wire is used to connect each member, and then the circuit pattern and the electrode are soldered together. It may be joined using a joining material such as.
  • the bonding process using a bonding material such as solder is performed twice.
  • the semiconductor device of the present disclosure there is a gap between the electrode covered with the sealing material and the conductive member.
  • the electrode covered with the sealing material and the conductive member do not overlap when viewed in the thickness direction of the substrate. Therefore, bonding between the circuit pattern and the semiconductor chip and bonding between the circuit pattern and the electrode can be performed at the same time.
  • the conductive member may have a solid cylindrical shape or a plate shape. By doing so, a conductive member having a different cross-sectional area can be selected according to the current.
  • the conductive member may be made of aluminum or copper. Such a conductive member has a small electric resistance and can be effectively used as a member constituting a semiconductor device.
  • the electrode includes a first region joined to the circuit pattern, a second region connected to the first region and extending in a direction intersecting the first main surface, and a second region connected to the second region. may include a third region extending crosswise to the extending direction of and exposed from the encapsulant. This facilitates electrical connection between the inside of the semiconductor device and the external electrodes.
  • the semiconductor device may further include a base plate on which the substrate is mounted, and a frame attached to the base plate and surrounding the substrate. By doing so, heat can be dissipated from the semiconductor chip via the base plate.
  • the inside of the semiconductor device can be filled with the sealing material by the frame, and the insulation can be ensured.
  • the gap may be 1 mm or more. By doing so, interference between the bonding tool and the electrode can be suppressed more reliably.
  • the gap may be 5 mm or more. By doing so, interference between the bonding tool and the electrode can be suppressed more reliably.
  • the electrodes and the circuit pattern may be joined by solder. By doing so, it is possible to simultaneously perform solder bonding between the plate-shaped electrode and the circuit pattern and solder bonding between the circuit pattern and the semiconductor chip.
  • the electrodes and the circuit pattern may be joined by copper sintering or silver sintering. By doing so, it is possible to increase the bonding strength between the electrode and the circuit pattern by bonding through an irreversible reaction. Moreover, since the melting point of such a sintered material after sintering is high, high heat resistance can be realized.
  • a plurality of electrodes may be provided. There may be a gap between all the electrodes covered by the encapsulant and any conductive member when viewed in the thickness direction of the substrate. By doing so, interference between all the electrodes and the bonding tool can be avoided.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to Embodiment 1.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line II-II in FIG.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along line III-III in FIG.
  • FIG. 4 is a schematic perspective view of the semiconductor device shown in FIG. 1 when illustration of a later-described lid portion is omitted. From the viewpoint of facilitating understanding, FIG. 4 shows a nut, which will be described later.
  • FIG. 5 is a schematic perspective view of the semiconductor device shown in FIG.
  • FIG. 6 is a schematic side view of the semiconductor device shown in FIG. 5.
  • FIG. FIG. 7 is a schematic cross-sectional view of the semiconductor device shown in FIG. 6 taken along line VII-VII in FIG.
  • FIG. 7 is a diagram of a substrate viewed in the thickness direction, which will be described later.
  • FIG. 7 illustrates a case where a cross section is cut in a region where a sealing material described later is not positioned.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor device shown in FIG. 7, omitting an electrode (first electrode), an electrode (second electrode), and an electrode (third electrode), which will be described later. Note that FIG.
  • FIG. 2 corresponds to a cross section taken along a plane including the dashed-dotted line in FIG. 7 .
  • 3 corresponds to a cross section taken along a plane including the two-dot chain line in FIG.
  • FIG. 9 is a schematic cross-sectional view showing only an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) in the semiconductor device shown in FIG.
  • FIG. 10 schematically shows a part of the circuit diagram of the semiconductor device shown in FIG.
  • the semiconductor devices included in the semiconductor device of the present disclosure are connected in parallel with semiconductor chips 21a, 21b, 21c, and 21d and semiconductor chips 22a, 22b, 22c, and 22d, which will be described later. Also shown is a capacitor with no capacitors.
  • FIG. 11 is a schematic perspective view of a frame included in the semiconductor device shown in FIG. 1.
  • FIG. FIG. 12 is a schematic cross-sectional view schematically showing part of the semiconductor device shown in FIG.
  • FIG. 13 is a schematic cross-sectional view schematically showing part of the semiconductor device shown in FIG.
  • FIG. 12 shows the case cut along the XY plane
  • FIG. 13 shows the case cut along the XZ plane.
  • a semiconductor device 10a includes a plate-like base plate 11a as a base portion, a substrate 12a, a circuit pattern 13a, a frame 14a, and a sealing material 15a. , a lid portion 16a, an electrode (first electrode) 17a, an electrode (second electrode) 18a, an electrode (third electrode) 19a, and semiconductor chips (first semiconductor chips) 21a, 21b, 21c, and 21d. , semiconductor chips (second semiconductor chips) 22a, 22b, 22c, 22d; semiconductor chips (third semiconductor chips) 23a, 23b, 23c, 23d; and semiconductor chips (fourth semiconductor chips) 24a, 24b, 24c, 24d.
  • the base plate 11a has a rectangular shape in which the length in the X direction is longer than the length in the Y direction when viewed in the thickness direction (Z direction).
  • the base plate 11a is made of metal, for example.
  • the base plate 11a includes a first main surface 11b positioned on one side in the thickness direction and a second main surface 11c positioned on the other side in the thickness direction.
  • Through holes 11d, 11e, 11f, and 11g are formed through the base plate 11a in the thickness direction at portions near the four corners thereof.
  • the through holes 11d, 11e, 11f, and 11g are effectively used together with through holes 14h, 14i, 14j, and 14k, which will be described later, when mounting the semiconductor device 10a at a predetermined installation location.
  • the semiconductor device 10a is provided with such a base plate 11a, heat can be dissipated from the semiconductor chip 21a through the base plate 11a when the circuit pattern 13a, which will be described later, and the semiconductor chip 21a, etc., which will be described later, are joined together.
  • a substrate 12a is arranged on the first main surface 11b. That is, the base plate 11a mounts the substrate 12a.
  • the substrate 12a has a rectangular shape in which the length in the X direction is longer than the length in the Y direction when viewed in the thickness direction (Z direction).
  • the substrate 12a has insulating properties.
  • the substrate 12a is made of ceramic, for example.
  • the substrate 12a includes a first main surface 12b positioned on one side in the thickness direction and a second main surface 12c positioned on the other side in the thickness direction.
  • the second principal surface 12c of the substrate 12a is bonded to the first principal surface 11b of the base plate 11a with a bonding material.
  • a circuit pattern 13a is arranged on the first main surface 12b of the substrate 12a.
  • the circuit pattern 13a is made of a conductive member, specifically, a copper plate, for example.
  • the circuit pattern 13a includes a first circuit board 13b, a second circuit board 13c, a third circuit board 13d and a fourth circuit board 13e, which are spaced apart from each other.
  • the circuit pattern 13a further includes a fifth circuit board 13f, a sixth circuit board 13g, a seventh circuit board 13h, an eighth circuit board 13i, a ninth circuit board 13j, a tenth circuit board 13k, and an eleventh circuit board, which are spaced apart from each other. It includes board 13l and a twelfth circuit board 13m.
  • the first circuit board 13b and the fourth circuit board 13e are arranged separately in the Y direction.
  • a second circuit board 13c is arranged between the separated first circuit boards 13b in the Y direction.
  • the first circuit board 13b, the second circuit board 13c, the third circuit board 13d and the fourth circuit board 13e, the first circuit board 13b and the fourth circuit board 13e are a plurality of electrically connected circuit boards, Specifically, it is divided into two circuit boards (see FIG. 8 in particular).
  • the fifth circuit board 13f and the seventh circuit board 13h are also divided into a plurality of electrically connected circuit boards, specifically two circuit boards. In this embodiment, the fifth circuit board 13f and the seventh circuit board 13h are arranged separately in the Y direction.
  • the regions where the circuit boards 13h are arranged are arranged side by side in the X direction. Specifically, in the X direction, a region where the first circuit board 13b and the second circuit board 13c are arranged is arranged at a position close to the first control terminal 25a, followed by the fifth circuit board 13f and the sixth circuit.
  • the area where the board 13g and the seventh circuit board 13h are arranged is arranged, and then the area where the third circuit board 13d and the fourth circuit board 13e are arranged is arranged. That is, in the X direction, the fifth circuit board 13f, the A region in which the sixth circuit board 13g and the seventh circuit board 13h are arranged is arranged.
  • the first circuit board 13b, the second circuit board 13c, the third circuit board 13d, the fourth circuit board 13e, the fifth circuit board 13f, the sixth circuit board 13g, and the seventh circuit board 13h are , form a current path together with the electrodes 17a, 18a and 19a.
  • the eighth circuit board 13i, the ninth circuit board 13j, the tenth circuit board 13k, the eleventh circuit board 13l and the twelfth circuit board 13m are connected to the first control terminal 25a, the second control terminal 25b, the third control terminal 25c and the third control terminal 25c. 4 Control terminal 25d is used to control the semiconductor chip 21a and the like.
  • the frame 14a is attached to the base plate 11a. Specifically, it is attached to the first main surface 11b of the base plate 11a with an adhesive (not shown).
  • the frame 14a has a rectangular shape in which the length in the X direction is longer than the length in the Y direction when viewed in the thickness direction of the substrate 12a.
  • the frame 14a includes four side walls 14b, 14c, 14d and 14e surrounding the outer periphery of the substrate 12a.
  • the substrate 12a is placed in a space 14f surrounded by the four side walls 14b, 14c, 14d, 14e of the frame 14a.
  • Four through holes 14h, 14i, 14j, and 14k penetrating in the Z direction are formed in portions near the four corners of the frame 14a.
  • the through holes 14h, 14i, 14j, and 14k are arranged so as to match the positions of the four through holes 11d, 11e, 11f, and 11g of the base plate 11a when the frame 14a is attached to the base plate 11a. .
  • the first control terminal 25a, the second control terminal 25b, the third control terminal 25c, and the fourth control terminal 25d are inserted into the side wall portion 14d of the frame 14a.
  • the semiconductor device 10a is provided with the frame 14a, the inside of the semiconductor device 10a can be filled with a sealing material 15a, which will be described later, and insulation can be ensured.
  • the material of the frame 14a a material having high insulation and strength is used, and specifically, PPS (Polyphenylene sulfide) resin, for example, is used.
  • PPS Polyphenylene sulfide
  • Such a resin is a thermoplastic resin and has good moldability, excellent insulation properties, moisture resistance, heat resistance, and high strength.
  • PBT Polybutylene Terephthalate
  • the frame 14a includes ribs 41a. A specific configuration of the frame 14a will be described in detail later.
  • the sealing material 15a covers the substrate 12a.
  • the sealing material 15a fills a part of the space 14f inside the frame 14a.
  • the sealing material 15a is arranged with a gap from the lid portion 16a.
  • the sealing material 15a is in contact with the side surface of the substrate 12a and part of the first major surface 12b. Specifically, the sealing material 15a is in contact with the side surface of the substrate 12a and the first main surface 12b in the portion where the semiconductor chip 21a and the like are not arranged.
  • the sealing material 15a electrically insulates the space on the side surface of the substrate 12a and the space above the substrate 12a in the area surrounded by the frame 14a.
  • a part of the electrode 17a, a part of the electrode 18a, a part of the electrode 19a and the conductive members 26a, 26b, 26c, 26d, the conductive members 27a, 27b, 27c, 27d, the conductive members 26e, 26f, and the conductive members 27e, 27f are , is covered with a sealing material 15a.
  • the sealing material 15a is applied to each component arranged on the substrate 12a, specifically, a part of the electrode 17a, a part of the electrode 18a, a part of the electrode 19a, the semiconductor chips 21a, 21b, and the like.
  • the members on the base plate 11a are fixed by the sealing material 15a.
  • a resin having high insulation and heat resistance is adopted as the sealing material 15a.
  • a thermosetting resin such as an epoxy resin, a phenol resin, a silicone resin, or the like is employed as the sealing material 15a.
  • the lid portion 16a is plate-shaped.
  • the lid portion 16a has a rectangular shape in which the length in the X direction is longer than the length in the Y direction when viewed in the thickness direction of the substrate 12a, and four cut corners are provided near the four corners. It has a shape with a notch.
  • the lid portion 16a is adhered to the frame 14a with an adhesive (not shown).
  • the lid portion 16a is arranged so as to cover the opening 14g of the frame 14a.
  • Three terminal blocks 16b, 16c, and 16d are formed on the lid portion 16a and are spaced apart in the longitudinal direction.
  • the terminal blocks 16b, 16c, and 16d are spaced apart in the X direction.
  • Three through holes 16e, 16f, and 16g are formed in the lid portion 16a so as to penetrate in the thickness direction (Z direction).
  • the three through holes 16e, 16f, 16g are formed at positions where the three terminal blocks 16b, 16c, 16d are provided, respectively.
  • the three through-holes 16e, 16f, and 16g allow the electrode 17a, the electrode 18a, and the electrode 18a in a state in which third regions 17d, 18d, and 19d, which will be described later, are not bent when the cover portion 16a is attached to the frame 14a.
  • a part of 19a is arranged in a position to penetrate each.
  • Fastening members used for electrically connecting the electrodes 17a, 18a and 19a to external electrodes are provided in the lid portion 16a at positions where the terminal blocks 16b, 16c and 16d are provided.
  • the material of the lid portion 16a for example, the same material as that of the frame body 14a, specifically PPS resin or PBT resin, is employed.
  • semiconductor chips 21a, 21b, 21c, 21d; semiconductor chips 22a, 22b, 22c, 22d; semiconductor chips 23a, 23b, 23c, 23d; semiconductor chips 24a, 24b, 24c, 24d; 22f, semiconductor chips 23e and 23f, and semiconductor chips 24e and 24f are wide bandgap semiconductor chips, respectively.
  • semiconductor chips 21a, 21b, 21c, 21d, semiconductor chips 22a, 22b, 22c, 22d, semiconductor chips 23a, 23b, 23c, 23d, semiconductor chips 24a, 24b, 24c, 24d, semiconductor chips 21e, 21f , semiconductor chips 22e, 22f, semiconductor chips 23e, 23f, and semiconductor chips 24e, 24f each include a semiconductor layer made of SiC (silicon carbide).
  • the semiconductor layer may be made of Si (silicon) or GaN (gallium nitride), for example.
  • the semiconductor chips 21a, 21b, 21c and 21d, the semiconductor chips 22a, 22b, 22c and 22d, the semiconductor chips 21e and 21f and the semiconductor chips 22e and 22f are metal-oxide-semiconductor field effect transistors (MOSFETs), respectively.
  • MOSFETs metal-oxide-semiconductor field effect transistors
  • the semiconductor chips 21a, 21b, 21c and 21d, the semiconductor chips 22a, 22b, 22c and 22d, the semiconductor chips 21e and 21f, and the semiconductor chips 22e and 22f are vertical transistor chips.
  • the semiconductor chips 21a, 21b, 21c, 21d, the semiconductor chips 22a, 22b, 22c, 22d, the semiconductor chips 21e, 21f, and the semiconductor chips 22e, 22f are transistor chips through which current flows in the thickness direction (Z direction). be.
  • the semiconductor chips 21a, 21b, 21c and 21d, the semiconductor chips 22a, 22b, 22c and 22d, the semiconductor chips 21e and 21f and the semiconductor chips 22e and 22f are switching elements, respectively.
  • the semiconductor chips 21a, 21b, 21c, and 21d are arranged on the first circuit board 13b. Specifically, the semiconductor chips 21a and 21b are arranged on the first circuit board 13b, which is closer to the side wall portion 14b, of the divided first circuit boards 13b. The semiconductor chips 21c and 21d are arranged on the first circuit board 13b that is closer to the side wall portion 14c of the divided first circuit boards 13b. The semiconductor chips 21a and 21b are spaced apart in the X direction. The semiconductor chips 21c and 21d are spaced apart in the X direction. The semiconductor chips 21a and 21c are spaced apart in the Y direction. The semiconductor chips 21b and 21d are spaced apart in the Y direction.
  • the semiconductor chips 21a, 21b, 21c, and 21d are bonded to the first circuit board 13b by a conductive bonding material (not shown), thereby connecting the drain electrode pads of the semiconductor chips 21a, 21b, 21c, and 21d to the second circuit board.
  • 1 circuit board 13b is electrically connected.
  • the semiconductor chips 22a, 22b, 22c, 22d are arranged on the third circuit board 13d. Specifically, the semiconductor chips 22a and 22b are arranged on the third circuit board 13d at positions close to the side wall portion 14b. The semiconductor chips 22c and 22d are arranged on the third circuit board 13d at positions near the side wall portion 14c. The semiconductor chips 22a and 22b are spaced apart in the X direction. The semiconductor chips 22c and 22d are spaced apart in the X direction. The semiconductor chips 22a and 22c are spaced apart in the Y direction. The semiconductor chips 22b and 22d are spaced apart in the Y direction.
  • the semiconductor chips 22a, 22b, 22c, and 22d are bonded to the third circuit board 13d by a conductive bonding material (not shown), thereby connecting the drain electrode pads of the semiconductor chips 22a, 22b, 22c, and 22d to the third circuit board.
  • the circuit board 13d is electrically connected.
  • the semiconductor chips 21e and 21f are arranged on the fifth circuit board 13f. Specifically, the semiconductor chip 21e is arranged on the fifth circuit board 13f closer to the side wall portion 14b among the divided fifth circuit boards 13f. The semiconductor chip 21f is arranged on the fifth circuit board 13f closer to the side wall part 14c among the divided fifth circuit boards 13f. The semiconductor chips 21e and 21f are spaced apart in the Y direction. The semiconductor chips 21e and 21f are bonded to the fifth circuit board 13f by a conductive bonding material (not shown), thereby electrically connecting the drain electrode pads of the semiconductor chips 21e and 21f and the fifth circuit board 13f. connected to The semiconductor chips 22e, 22f are arranged on the sixth circuit board 13g.
  • the semiconductor chip 22e is arranged on the sixth circuit board 13g at a position close to the side wall portion 14b.
  • the semiconductor chip 22f is arranged on the sixth circuit board 13g at a position close to the side wall portion 14c.
  • the semiconductor chips 22e and 22f are spaced apart in the Y direction.
  • the semiconductor chips 22e and 22f are bonded to the sixth circuit board 13g with a conductive bonding material (not shown), thereby electrically connecting the drain electrode pads of the semiconductor chips 22e and 22f and the sixth circuit board 13g. connected to
  • the semiconductor chips 23a, 23b, 23c and 23d, the semiconductor chips 24a, 24b, 24c and 24d, the semiconductor chips 23e and 23f and the semiconductor chips 24e and 24f are Schottky barrier diodes (SBD) respectively.
  • the semiconductor chips 23a, 23b, 23c, and 23d, the semiconductor chips 24a, 24b, 24c, and 24d, the semiconductor chips 23e, 23f, and the semiconductor chips 24e, 24f each have a current in the thickness direction (Z direction). It is a flowing diode chip.
  • the semiconductor chips 23a, 23b, 23c, and 23d are arranged on the first circuit board 13b. Specifically, the semiconductor chips 23a and 23b are arranged on the first circuit board 13b that is closer to the side wall portion 14b of the divided first circuit board 13b. The semiconductor chips 23c and 23d are arranged on the first circuit board 13b, which is closer to the side wall part 14c, of the divided first circuit boards 13b. Moreover, the semiconductor chips 23a and 23b are respectively arranged between the side wall portion 14b and the semiconductor chips 21a and 21b in the Y direction. The semiconductor chips 23c and 23d are respectively arranged between the side wall portion 14c and the semiconductor chips 21c and 21d in the Y direction.
  • the semiconductor chips 23a and 23b are spaced apart in the X direction.
  • the semiconductor chips 23c and 23d are spaced apart in the X direction.
  • the semiconductor chips 23a and 23c are spaced apart in the Y direction.
  • the semiconductor chips 23b and 23d are spaced apart in the Y direction.
  • the semiconductor chips 23a, 23b, 23c, and 23d are bonded to the first circuit board 13b with a conductive bonding material (not shown) to form the respective cathode electrode pads of the semiconductor chips 23a, 23b, 23c, and 23d and the second electrode pads.
  • 1 circuit board 13b is electrically connected.
  • the semiconductor chips 24a, 24b, 24c, 24d are arranged on the third circuit board 13d. Specifically, the semiconductor chips 24a and 24b are arranged on the third circuit board 13d at positions close to the side wall portion 14b. Also, the semiconductor chips 24c and 24d are arranged on the third circuit board 13d at positions close to the side wall portion 14c. Moreover, the semiconductor chips 24a and 24b are respectively arranged between the side wall portion 14b and the semiconductor chips 22a and 22b in the Y direction. The semiconductor chips 24c and 24d are respectively arranged between the side wall portion 14c and the semiconductor chips 22c and 22d in the Y direction. The semiconductor chips 24a and 24b are spaced apart in the X direction.
  • the semiconductor chips 24c and 24d are spaced apart in the X direction.
  • the semiconductor chips 24a and 24c are spaced apart in the Y direction.
  • the semiconductor chips 24b and 24d are spaced apart in the Y direction.
  • the semiconductor chips 24a, 24b, 24c, and 24d are bonded to the third circuit board 13d with a conductive bonding material (not shown) to form the respective cathode electrode pads of the semiconductor chips 24a, 24b, 24c, and 24d and the third circuit board 13d.
  • the circuit board 13d is electrically connected.
  • the semiconductor chips 23e and 23f are arranged on the fifth circuit board 13f. Specifically, the semiconductor chip 23e is arranged on the fifth circuit board 13f closer to the side wall portion 14b among the divided fifth circuit boards 13f. The semiconductor chip 23f is arranged on the fifth circuit board 13f closer to the side wall part 14c among the divided fifth circuit boards 13f. Also, the semiconductor chip 23e is arranged between the side wall portion 14b and the semiconductor chip 21e in the Y direction. The semiconductor chip 23f is arranged between the side wall portion 14c and the semiconductor chip 21f in the Y direction. The semiconductor chips 23e and 23f are spaced apart in the Y direction.
  • the semiconductor chips 23e and 23f are bonded to the fifth circuit board 13f by a conductive bonding material (not shown), thereby electrically connecting the cathode electrode pads of the semiconductor chips 23e and 23f and the fifth circuit board 13f. connected to The semiconductor chips 24e and 24f are arranged on the sixth circuit board 13g. Specifically, the semiconductor chip 24e is arranged on the sixth circuit board 13g at a position close to the side wall portion 14b. The semiconductor chip 24f is arranged on the sixth circuit board 13g at a position close to the side wall portion 14c. Also, the semiconductor chip 24e is arranged between the side wall portion 14b and the semiconductor chip 22e in the Y direction.
  • the semiconductor chip 24f is arranged between the side wall portion 14c and the semiconductor chip 22f in the Y direction.
  • the semiconductor chips 24e and 24f are spaced apart in the Y direction.
  • the semiconductor chips 24e and 24f are bonded to the sixth circuit board 13g with a conductive bonding material (not shown), thereby electrically connecting the cathode electrode pads of the semiconductor chips 24e and 24f and the sixth circuit board 13g. connected to
  • the conductive members 26a, 26b, 26c, 26d, the conductive members 27a, 27b, 27c, 27d, the conductive members 26e, 26f, and the conductive members 27e, 27f are solid cylindrical and conductive. It is an aluminum wire with The conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f, the conductive members 27e and 27f, and the wires 28a, 28b, 28c, 28d and 28e are each bonded using a bonding tool. It is joined to each member by wire bonding.
  • the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f, and the conductive members 27e and 27f may be conductive copper wires, aluminum or copper wires.
  • plate-shaped conductive member Such a conductive member has a small electric resistance and can be effectively used as a member constituting the semiconductor device 10a.
  • Aluminum and copper may be pure aluminum or pure copper, or may be aluminum alloys or copper alloys. In the case of plate-like members, they are joined by soldering, for example.
  • the conductive members 26a, 26b, 26c, 26d electrically connect the semiconductor chips 21a, 21b, 21c, 21d and the second circuit board 13c. Specifically, the conductive members 26a, 26b, 26c, 26d electrically connect the source electrode pads of the semiconductor chips 21a, 21b, 21c, 21d and the second circuit board 13c. The conductive members 26a, 26b, 26c and 26d electrically connect the source electrode pads of the semiconductor chips 21a, 21b, 21c and 21d and the anode electrode pads of the semiconductor chips 23a, 23b, 23c and 23d.
  • the conductive members 27a, 27b, 27c, 27d electrically connect the semiconductor chips 22a, 22b, 22c, 22d and the fourth circuit board 13e. Specifically, the conductive members 27a, 27b, 27c, 27d electrically connect the source electrode pads of the semiconductor chips 22a, 22b, 22c, 22d and the fourth circuit board 13e. The conductive members 27a, 27b, 27c and 27d electrically connect the source electrode pads of the semiconductor chips 22a, 22b, 22c and 22d and the anode electrode pads of the semiconductor chips 24a, 24b, 24c and 24d.
  • the conductive members 26e, 26f electrically connect the semiconductor chips 21e, 21f and the sixth circuit board 13g. Specifically, the conductive members 26e and 26f electrically connect the source electrode pads of the semiconductor chips 21e and 21f and the sixth circuit board 13g. The conductive members 26e and 26f electrically connect the source electrode pads of the semiconductor chips 21e and 21f and the anode electrode pads of the semiconductor chips 23e and 23f. The conductive members 27e, 27f electrically connect the semiconductor chips 22e, 22f and the seventh circuit board 13h. Specifically, the conductive members 27e and 27f electrically connect the source electrode pads of the semiconductor chips 22e and 22f and the seventh circuit board 13h. The conductive members 27e and 27f electrically connect the source electrode pads of the semiconductor chips 22e and 22f and the anode electrode pads of the semiconductor chips 24e and 24f.
  • first control terminal 25a and the eighth circuit board 13i are connected by a wire 28a.
  • the second control terminal 25b and the ninth circuit board 13j are connected by a wire 28b.
  • the third control terminal 25c and the tenth circuit board 13k are connected by a wire 28c.
  • the fourth control terminal 25d and the eleventh circuit board 13l are connected by a wire 28d.
  • the eleventh circuit board 13l and the twelfth circuit board 13m are connected by a wire 28e.
  • the gate electrode pads of the semiconductor chips 21a, 21b, 21c, 21d and the semiconductor chips 21e, 21f and the eighth circuit board 13i are electrically connected by wires.
  • the source electrode pads of the semiconductor chips 21a, 21b, 21c, 21d and the semiconductor chips 21e, 21f and the ninth circuit board 13j are electrically connected by wires.
  • the gate electrode pads of the semiconductor chips 22a, 22b, 22c, 22d and the semiconductor chips 22e, 22f and the tenth circuit board 13k are electrically connected by wires.
  • the source electrode pads of the semiconductor chips 22a, 22b, 22c, 22d and the semiconductor chips 22e, 22f and the eleventh circuit board 13l or the twelfth circuit board 13m are electrically connected by wires.
  • Electrode 17a, electrode 18a and electrode 19a are each plate-shaped. Electrode 17a, electrode 18a and electrode 19a are conductive. In this embodiment, the electrodes 17a, 18a and 19a are each made of a bent copper plate. Electrode 17a, electrode 18a and electrode 19a are each arranged on circuit pattern 13a. In this embodiment, the electrodes 17a, 18a, and 19a are arranged separately from the side wall portions 14b, 14c, 14d, and 14e that constitute the frame 14a. Through holes 17e, 18e, and 19e are formed through the electrodes 17a, 18a, and 19a, respectively, in the portions exposed from the cover portion 16a. In this embodiment, the electrode 17a is a so-called P terminal, the electrode 18a is a so-called O terminal, and the electrode 19a is a so-called N terminal.
  • the electrode 17a is connected to the first circuit board 13b of the circuit pattern 13a.
  • the electrode 17a has a first region 17b connected to the first circuit board 13b and a second region 17c extending in the direction intersecting the first main surface 12b, which is connected to the first region 17b and extending in the Z direction in this embodiment. and a third region 17d that extends in a direction that intersects the direction in which the second region 17c extends and that is exposed from the sealing material 15a.
  • the third region 17d includes a portion extending in the X direction.
  • the first region 17b is joined to the first circuit board 13b by a conductive joining material such as solder. Parts of the first region 17b and the second region 17c are located inside the sealing material 15a.
  • the third region 17d includes a region exposed to the outside, that is, a region exposed from the lid portion 16a.
  • the above-described through hole 17e is formed in the third region 17d.
  • the electrode 17a is also connected to the fifth circuit board 13f.
  • the electrode 17a is electrically connected to the first circuit board 13b and the fifth circuit board 13f. Since the electrode 17a has the above configuration, that is, includes the first region 17b, the second region 17c, and the third region 17d, it becomes easy to electrically connect the inside of the semiconductor device 10a and the external electrode. .
  • the electrodes 18a are connected to the second circuit board 13c and the third circuit board 13d of the circuit pattern 13a.
  • the electrodes 18a are arranged in a first region 18b connected to the second circuit board 13c and the third circuit board 13d, and in a direction connecting the first region 18b and crossing the first main surface 12b, which is the Z direction in this embodiment. and a third region 18d that is continuous with the second region 18c and extends in a direction that intersects the direction in which the second region 18c extends and that is exposed from the sealing material 15a.
  • the third region 18d includes a portion extending in the X direction.
  • the first region 18b is joined to each of the second circuit board 13c and the third circuit board 13d with a conductive joining material such as solder.
  • the third region 18d includes a region exposed to the outside, that is, a region exposed from the lid portion 16a.
  • the above-described through hole 18e is formed in the third region 18d.
  • the electrode 18a is also connected to the sixth circuit board 13g. Thus, the electrodes 18a are electrically connected to the second circuit board 13c, the third circuit board 13d and the sixth circuit board 13g.
  • the second circuit board 13c and the third circuit board 13d are electrically connected by the plate-shaped electrodes 18a. Therefore, in the electrical path between the second circuit board 13c and the third circuit board 13d, compared to the case where the second circuit board 13c and the third circuit board 13d are connected by wiring such as wires or circuit patterns 13a, A reduction in wiring resistance can be realized.
  • the electrode 19a is connected to the fourth circuit board 13e of the circuit pattern 13a.
  • the electrode 19a has a first region 19b connected to the fourth circuit board 13e, and a second region 19c extending in the direction intersecting the first main surface 12b, which is connected to the first region 19b and extending in the Z direction in this embodiment. and a third region 19d that is continuous with the second region 19c and extends in a direction intersecting the direction in which the second region 19c extends and that is exposed from the sealing material 15a.
  • the third region 19d includes a portion extending in the X direction.
  • the first region 19b is joined to the fourth circuit board 13e by a conductive joining material such as solder.
  • the third region 19d includes a region exposed to the outside, that is, a region exposed from the lid portion 16a.
  • the above-described through hole 19e is formed in the third region 19d.
  • the electrode 19a is also connected to the seventh circuit board 13h. Thus, the electrodes 19a are electrically connected to the fourth circuit board 13e and the seventh circuit board 13h.
  • the electrode 19a includes a first flat plate portion 19f and a second flat plate portion 19g, which are arranged parallel to each other with a space therebetween.
  • the first flat plate portion 19f and the second flat plate portion 19g are spaced apart in the Y direction.
  • the first flat plate portion 19f and the second flat plate portion 19g are perpendicular to the first major surface 12b.
  • the first flat plate portion 19f and the second flat plate portion 19g are each parallel to the XZ plane.
  • the electrode 18a includes a third flat plate portion 18f.
  • the third flat plate portion 18f is perpendicular to the first major surface 12b.
  • the third flat plate portion 18f is parallel to the XZ plane.
  • the third flat plate portion 18f is arranged between the first flat plate portion 19f and the second flat plate portion 19g and spaced apart from each of the first flat plate portion 19f and the second flat plate portion 19g. That is, the first flat plate portion 19f, the second flat plate portion 19g, and the third flat plate portion 18f constitute parallel flat plates.
  • the electrode 18a includes a first portion 18g arranged parallel to and spaced from the electrode 19a.
  • the first portion 18g is the third flat plate portion 18f.
  • the electrode 17a includes a seventh flat plate portion 17f (see FIG. 6 in particular).
  • the seventh flat plate portion 17f is perpendicular to the first main surface 12b.
  • the seventh flat plate portion 17f is parallel to the YZ plane.
  • the electrode 19a includes an eighth flat plate portion 19h.
  • the eighth flat plate portion 19h is perpendicular to the first major surface 12b.
  • the eighth flat plate portion 19h is parallel to the YZ plane. That is, the seventh flat plate portion 17f and the eighth flat plate portion 19h constitute parallel flat plates.
  • the electrode 17a includes a third portion 17g arranged parallel to and spaced from the electrode 19a.
  • the third portion 17g is the seventh flat plate portion 17f.
  • the electrode 18a includes a ninth flat plate portion 18h.
  • the ninth flat plate portion 18h is perpendicular to the first major surface 12b.
  • the ninth flat plate portion 18h is parallel to the YZ plane.
  • FIG. 14 is an enlarged view of region R indicated by a dashed line in FIG.
  • the gap 29a between the first region 19b of the electrode 19a and the conductive member 27b, more specifically, the Y-direction end 29b of the conductive member 27b and the Y-direction end of the first region 19b 29c is indicated by D1 in FIG.
  • the gap D1 is 1 mm or more in this embodiment. More specifically, the gap D1 is 5 mm or more.
  • the frame 14a includes ribs 41a.
  • the ribs 41a protrude from the inner wall surfaces 14n, 14o of the side wall portions 14d, 14e.
  • the rib 41a is provided so as to extend in the X direction from the inner wall surface 14n of the side wall portion 14d toward the opposing inner wall surface 14o.
  • the rib 41a is provided from the side wall portion 14d to the side wall portion 14e. That is, the rib 41a is provided in the frame 14a so as to have a beam shape connecting the side wall portion 14d and the side wall portion 14e.
  • the frame 14a is configured to be less likely to vibrate, and vibration resistance can be improved.
  • the rib 41a is integrated with the side wall portions 14d and 14e.
  • the ribs 41a are also made of the thermoplastic resin described above. By doing so, the rib 41a can be easily manufactured.
  • the frame body 14a can be molded with one mold, it can be constructed at a low cost.
  • the rib 41a is connected to the inner wall surface 14n of the side wall portion 14d and extends straight in the X direction
  • the second protrusion portion 43a is connected to the inner wall surface 14o of the side wall portion 14e and extends straight in the X direction.
  • a central portion 44a connected to each of the first protrusion 42a and the second protrusion 43a.
  • Central portion 44a is not in contact with inner wall surface 14l of side wall portion 14b and inner wall surface 14m of side wall portion 14c.
  • Central portion 44a includes a first support portion 45a that supports electrode 17a and electrode 19a, and a second support portion 46a that supports electrode 18a and electrode 19a.
  • the first support portion 45a is connected to the first projecting portion 42a.
  • the second support portion 46a is connected to the second projecting portion 43a.
  • the first support portion 45a and the second support portion 46a are arranged side by side in the X direction.
  • a first guide hole 47a and a second guide hole 48a are formed in the first support portion 45a.
  • the first guide hole 47a and the second guide hole 48a respectively penetrate in the thickness direction (Z direction) of the substrate 12a.
  • the first guide hole 47a and the second guide hole 48a are spaced apart in the X direction.
  • the wall surfaces of the first guide hole 47a and the second guide hole 48a are rectangular along the contours of the electrodes 17a and 19a, respectively, when viewed in the thickness direction of the substrate 12a.
  • the first guide hole 47a is configured to be able to pass through the third region 17d of the electrode 17a before bending.
  • the second guide hole 48a is configured to be able to pass through the third region 19d of the electrode 19a before bending.
  • a portion positioned between the first guide hole 47a and the second guide hole 48a serves as an entrance portion 49a that enters between the electrodes 17a and 19a.
  • a first guide groove 51a and a second guide groove 52a are formed in the second support portion 46a.
  • the first guide groove 51a is formed so as to be recessed in the Z direction.
  • the second support portion 46a includes an eleventh flat plate portion 53a, a twelfth flat plate portion 54a, and a first connection portion 55a.
  • the eleventh flat plate portion 53a and the twelfth flat plate portion 54a are arranged in parallel with a gap in the Y direction.
  • the first connecting portion 55a is provided to connect the Z-direction end of the eleventh flat plate portion 53a and the Z-direction end of the twelfth flat plate portion 54a.
  • the first guide groove 51a is formed between an eleventh flat plate portion 53a and a twelfth flat plate portion 54a that are spaced apart in the Y direction.
  • a portion of the third flat plate portion 18f of the electrode 18a is arranged in the first guide groove 51a.
  • the first flat plate portion 19f of the electrode 19a is arranged on the facing surface 56a side of the eleventh flat plate portion 53a facing the inner wall surface 14m of the side wall portion 14c.
  • the eleventh flat plate portion 53a serves as an entrance portion 58a that enters between the electrodes 18a and 19a.
  • the second flat plate portion 19g of the electrode 19a is arranged on the facing surface 57a side of the twelfth flat plate portion 54a facing the inner wall surface 14l of the side wall portion 14b.
  • the twelfth flat plate portion 54a serves as an entry portion 59a that enters between the electrodes 18a and 19a.
  • the second guide groove 52a is formed so as to be recessed in the Y direction.
  • the second support portion 46a includes a thirteenth flat plate portion 61a, a fourteenth flat plate portion 62a, and a second connection portion 63a.
  • the thirteenth flat plate portion 61a and the fourteenth flat plate portion 62a are arranged in parallel with an interval in the X direction.
  • the second connecting portion 63a is provided to connect the Y-direction end of the thirteenth flat plate portion 61a and the Y-direction end of the fourteenth flat plate portion 62a.
  • the second guide groove 52a is formed between a thirteenth flat plate portion 61a and a fourteenth flat plate portion 62a that are spaced apart in the X direction.
  • a portion of the ninth flat plate portion 18h is arranged in the second guide groove 52a.
  • each of the entry portions 49a, 58a, 59a included in the rib 41a is configured to reach the position where the sealing material 15a is arranged. That is, the entry portions 49a, 58a, 59a are in contact with the sealing material 15a, respectively, as shown in FIG.
  • a current path when current flows in the semiconductor device 10a is from the electrode 17a to the first circuit board 13b, the semiconductor chips 21a, 21b, 21c, 21d, the conductive members 26a, 26b, 26c, 26d, the second circuit board 13c, and the electrode 18a. up to. Furthermore, the electrodes 18a, the third circuit board 13d, the semiconductor chips 22a, 22b, 22c and 22d, the conductive members 27a, 27b, 27c and 27d, the fourth circuit board 13e and the electrode 19a.
  • capacitors 101 such as smoothing capacitors may be connected in parallel with semiconductor chips 21a, 21b, 21c and 21d and semiconductor chips 22a, 22b, 22c and 22d. At this time, a closed circuit is formed between the capacitor 101 and the semiconductor chips 21a, 21b, 21c and 21d and the semiconductor chips 22a, 22b, 22c and 22d.
  • the path of this closed circuit is from the electrode 17a to the first circuit board 13b, the semiconductor chips 21a, 21b, 21c, 21d, the conductive members 26a, 26b, 26c, 26d, the second circuit board 13c, the electrode 18a, the 3 circuit board 13d, semiconductor chips 22a, 22b, 22c, 22d, conductive members 27a, 27b, 27c, 27d, fourth circuit board 13e, and a path to electrode 19a.
  • a high di/dt occurs in this closed circuit at the time of switching.
  • the inductance In the surge voltage, if the inductance is large, a high surge voltage is generated when a high di/dt occurs, and is applied to the semiconductor chips 21a, 21b, 21c, 21d and the semiconductor chips 22a, 22b, 22c, 22d. Become. Such a state may damage the semiconductor chips 21a, 21b, 21c, 21d and the semiconductor chips 22a, 22b, 22c, 22d. Therefore, suppression of surge voltage is required. If the inductance can be reduced in the current path from the electrode 17a to the electrode 19a, the surge voltage can be suppressed.
  • semiconductor chips 21e and 21f can be arranged in parallel with the semiconductor chips 21a, 21b, 21c and 21d. Also, the semiconductor chips 22e and 22f can be arranged in parallel with the semiconductor chips 22a, 22b, 22c and 22d.
  • the electrode 18a current flows from the first region 18b to the third region 18d via the second region 18c.
  • the third flat plate portion 18f which is the first portion 18g in the second region 18c
  • the electrode 19a current flows from the first region 19b to the third region 19d via the second region 19c.
  • the current flows from the third region 17d to the first region 17b via the second region 17c.
  • the second region 17c current flows in the direction opposite to arrow Z , as indicated by arrow V3.
  • current flows from the first region 19b to the third region 19d via the second region 19c.
  • current flows in the direction of arrow Z as indicated by arrow V4.
  • the electrode 18a includes a first portion 18g arranged parallel to and spaced from the electrode 19a. Therefore, by making the direction of the current flowing through the electrode 19a and the direction of the current flowing through the electrode 18a opposite to each other in the portion arranged in parallel, the magnetic flux generated when the current flows through the electrode 18a and the electrode 19a , and mutual inductance subtracts the inductance of the current path. Therefore, it is possible to reduce the inductance of the semiconductor device 10a.
  • the electrode 19a includes a first flat plate portion 19f and a second flat plate portion 19g that are arranged in parallel with each other with a space therebetween.
  • the electrode 18a includes a third plate portion 18f arranged between the first plate portion 19f and the second plate portion 19g and spaced from each of the first plate portion 19f and the second plate portion 19g. .
  • the third flat plate portion 18f serves as the first portion 18g. Therefore, between the third flat plate portion 18f and the first flat plate portion 19f and the second flat plate portion 19g arranged in parallel, the direction of the current flowing through the electrode 19a is reversed to the direction of the current flowing through the electrode 18a.
  • the orientation cancels the magnetic flux produced when current flows in electrodes 19a and 18a, and mutual inductance subtracts the inductance of the path. Therefore, the inductance of the semiconductor device 10a can be further reduced.
  • the electrode 17a includes a third portion 17g arranged parallel to and spaced from the electrode 19a. Therefore, by making the direction of the current flowing through the electrode 17a and the direction of the current flowing through the electrode 19a opposite in the portions arranged in parallel, the magnetic flux generated when the current flows through the electrode 17a and the electrode 19a can be reduced. Cancellation, mutual inductance subtracts the inductance of the path. Therefore, the inductance of the semiconductor device 10a can be further reduced.
  • the electrode 17a includes a seventh flat plate portion 17f.
  • the electrode 19a includes an eighth flat plate portion 19h arranged parallel to the seventh flat plate portion 17f.
  • the seventh flat plate portion 17f serves as the third portion 17g. Therefore, between the seventh flat plate portion 17f and the eighth flat plate portion 19h, which are arranged in parallel, the direction of the current flowing through the electrode 17a is opposite to the direction of the current flowing through the electrode 19a. and canceling the magnetic flux produced when current flows in electrodes 19a, mutual inductance subtracts the inductance of the path. Therefore, the inductance of the semiconductor device 10a can be further reduced.
  • the frame 14a includes insulating ribs 41a protruding from the inner wall surfaces 14n, 14o of the side wall portions 14d, 14e.
  • the ribs 41a enter between the parallel-arranged portions, specifically, the electrodes 18a and 19a, and enter portions 58a, 58a, 58a, 58a, 58a, 58a, 58a, 58a, 58a, 58a, 58a, 58a. 59a.
  • the rib 41a includes an entry portion 49a which enters between the electrodes 17a and 19a and secures a creepage distance between the electrodes 17a and 19a arranged in parallel.
  • the insulation between the parts arranged in parallel can be enhanced by the entrances 49a, 58a, 59a.
  • the ribs 41a projecting from the inner wall surfaces 14l and 14o are included in the frame 14a, the ribs 41a can be arranged when the frame 14a is attached to the base plate 11a. Therefore, it is possible to easily ensure high insulation between the electrodes.
  • the entering portions 58a, 59a enter between the first flat plate portion 19f and the third flat plate portion 18f and between the second flat plate portion 19g and the third flat plate portion 18f. Therefore, the entry portions 58a, 59a easily form a high gap between the electrodes 18a and 19a between the first plate portion 19f and the third plate portion 18f and between the second plate portion 19g and the third plate portion 18f. Insulation can be secured.
  • the entrance portion 49a is arranged between the seventh flat plate portion 17f and the eighth flat plate portion 19h. Therefore, the entering portion 49a can be easily arranged between the seventh flat plate portion 17f of the electrode 17a and the eighth flat plate portion 19h of the electrode 19a which are arranged in parallel. Therefore, it is possible to easily ensure high insulation between the electrodes 17a and 19a.
  • FIG. 15 is a schematic perspective view showing a state in which the substrate 12a is bonded to the base plate 11a, and the semiconductor chips such as the electrodes 17a, 18a, 19a and the semiconductor chip 21a are bonded to the circuit pattern 13a.
  • the frame 14a is attached to the base plate 11a using an adhesive.
  • a first control terminal 25a, a second control terminal 25b, a third control terminal 25c, and a fourth control terminal 25d are attached in advance to the frame 14a.
  • the seventh flat plate portion 17f of the electrode 17a is accommodated in the first guide hole 47a
  • the eighth flat plate portion 19h of the electrode 19a is accommodated in the second guide hole 48a
  • the third flat plate portion of the electrode 18a is accommodated.
  • 18f is accommodated in the first guide groove 51a
  • the ninth plate portion 18h of the electrode 18a is accommodated in the second guide groove 52a, and attached to the base plate 11a.
  • the facing surface 56a is arranged to face the first flat plate portion 19f of the electrode 19a
  • the facing surface 57a is arranged to face the second flat plate portion 19g of the electrode 19a.
  • the first flat plate portion 19f, the second flat plate portion 19g and the third flat plate portion 18f are perpendicular to the first main surface 12b. Therefore, when attaching the frame 14a to the base plate 11a, the entrance portions 58a, 59a are positioned between the first flat plate portion 19f and the third flat plate portion 18f and between the second flat plate portion 19g and the third flat plate portion 18f. It can be easily arranged. Therefore, it is possible to more easily ensure high insulation between the electrodes 18a and 19a.
  • the seventh flat plate portion 17f and the eighth flat plate portion 19h are perpendicular to the first major surface 12b. Therefore, when the frame 14a is attached to the base plate 11a, the entrance portion 49a can be easily arranged between the seventh flat plate portion 17f and the eighth flat plate portion 19h. Therefore, high insulation between the electrodes 17a and 19a can be more easily ensured.
  • FIG. 16 is a schematic perspective view showing a state in which the frame 14a is attached to the base plate 11a and the conductive member 26a and the like are joined.
  • the semiconductor device 10a of the present disclosure when viewed in the thickness direction of the substrate 12a, the electrodes 17a, 18a and 19a covered with the sealing material 15a and the conductive members 26a, 26b, 26c and 26d, Between the conductive members 27a, 27b, 27c, 27d, the conductive members 26e, 26f, and the conductive members 27e, 27f, there is a gap 29a.
  • Such a semiconductor device 10a includes electrodes 17a, 18a and 19a, conductive members 26a, 26b, 26c and 26d, conductive members 27a, 27b, 27c and 27d and conductive members 26e when viewed in the thickness direction of the substrate 12a.
  • the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f, and the conductive members 27e and 27f are bonded using a bonding tool. It is possible to reduce the risk of the bonding tool interfering with the electrodes 17a, 18a and 19a during wiring. Therefore, productivity can be improved.
  • the electrodes 17a, 18a, and 19a covered with the sealing material 15a are formed by wires 28a, 28b, 28c, 28d, and 28e, as well as circuits.
  • the wires connecting the chips 22e and 22f, the semiconductor chips 23e and 23f, and the semiconductor chips 24e and 24f do not overlap. Therefore, it is possible to further improve productivity.
  • the gap 29a is 1 mm or more. Therefore, interference between the bonding tool and the electrode can be suppressed more reliably. Moreover, in this embodiment, the clearance 29a is 5 mm or more. Therefore, interference between the bonding tool and the electrode can be suppressed more reliably.
  • the electrodes 17a, 18a and 19a and the circuit pattern 13a are joined by solder. Therefore, the plate-shaped electrodes 17a, 18a and 19a are joined to the circuit pattern 13a by soldering, and the circuit pattern 13a and the semiconductor chips 21a, 21b, 21c and 21d, the semiconductor chips 22a, 22b, 22c and 22d, and the semiconductor chips 23a, 23b, 23c, 23d, semiconductor chips 24a, 24b, 24c, 24d, semiconductor chips 21e, 21f, semiconductor chips 22e, 22f, semiconductor chips 23e, 23f, and semiconductor chips 24e, 24f are simultaneously joined by soldering. be able to. Therefore, it is possible to further improve productivity.
  • the space 14f surrounded by the frame 14a is filled with the liquid sealing material 15a from the opening 14g side.
  • the sealing material 15a is filled so that the sealing material 15a and the entrance portions 49a, 58a, 59a are in contact with each other even after the sealing material 15a is cured.
  • the ribs 41a are integrated with the side wall portions 14d and 14e. Therefore, it is possible to suppress the movement of the rib 41a due to buoyancy when the sealing material 15a is enclosed. Therefore, reliable insulation can be achieved.
  • the first flat plate portion 19f, the second flat plate portion 19g and the third flat plate portion 18f are perpendicular to the first main surface 12b. Therefore, when the sealing material 15a is filled, air bubbles trapped in the sealing material 15a are prevented from accumulating in the lower regions of the first flat plate portion 19f, the second flat plate portion 19g, and the third flat plate portion 18f. be able to. Therefore, it is possible to avoid the possibility that air bubbles are accumulated in the sealing material 15a, suppress the deterioration of the insulation performance, and improve the reliability of the semiconductor device 10a.
  • the seventh flat plate portion 17f and the eighth flat plate portion 19h are perpendicular to the first major surface 12b. Therefore, when enclosing the sealing material 15a, it is possible to prevent the voids that have been entrapped during enclosing the sealing material 15a from accumulating in the lower regions of the seventh flat plate portion 17f and the eighth flat plate portion 19h. Therefore, it is possible to avoid the possibility that voids are accumulated in the sealing material 15a, suppress the deterioration of the insulation performance, and improve the reliability of the semiconductor device 10a.
  • FIG. 17 is a schematic perspective view showing a state in which the lid portion 16a is attached to the frame 14a.
  • electrode 17a, electrode 18a and electrode 19a specifically, unfolded third region 17d of electrode 17a, unfolded third region 18d of electrode 18a and electrode 19a
  • the lid portion 16a is attached to the frame 14a such that the unfolded third regions 19d pass through the through holes 16e, 16f, and 16g of the lid portion 16a.
  • the portions of the electrodes 17a, 18a and 19a exposed from the lid portion 16a are bent 90 degrees in the X direction.
  • the exposed portions of the electrodes 17a, 18a and 19a follow the contours of the terminal blocks 16b, 16c and 16d, and the openings of the through holes 17e, 18e and 19e are aligned with the nuts 16h, 16i and 16j, respectively. Configure to match the screw holes.
  • the semiconductor device 10a shown in FIG. 1 is manufactured.
  • the electrodes 17a, 18a and 19a and the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f and the conductive members 27e and 27f Although it is assumed that there is a gap 29a between all of them, the present invention is not limited to this, and the gap 29a may not necessarily be present at all.
  • one electrode may overlap with the conductive member 26a or the like when performing bonding different from bonding with the semiconductor chip 21a or the like (for example, when performing ultrasonic bonding). The same applies to the embodiments described below.
  • the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f, and the conductive members 27e and 27f are solid cylindrical.
  • the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, 27c and 27d, the conductive members 26e and 26f, and the conductive members 27e and 27f may be plate-shaped. That is, the conductive member may be solid cylindrical or plate-shaped. By doing so, a conductive member having a different cross-sectional area can be selected according to the current. The same applies to the embodiments described below.
  • solder is used to join the electrodes 17a, 18a and 19a to the circuit pattern 13a. It may be used for bonding the electrodes 18a and 19a to the circuit pattern 13a. The same applies to the embodiments described below. By doing so, it is possible to increase the bonding strength between the electrodes 17a, 18a and 19a and the circuit pattern 13a by bonding through an irreversible reaction. Moreover, since the melting point of such a sintered material after sintering is high, high heat resistance can be realized.
  • FIG. 18 is a schematic perspective view showing part of the semiconductor device according to the second embodiment.
  • illustration of a lid, a sealing material, and a frame is omitted.
  • 19 is a schematic side view of the semiconductor device shown in FIG. 18.
  • FIG. 20 is a schematic cross-sectional view of the semiconductor device shown in FIG. 19 cut along XX-XX in FIG.
  • FIG. 21 is a schematic cross-sectional view of the semiconductor device shown in FIG. 20 when illustration of an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) is omitted.
  • FIG. 20 is a schematic perspective view showing part of the semiconductor device according to the second embodiment.
  • illustration of a lid, a sealing material, and a frame is omitted.
  • 19 is a schematic side view of the semiconductor device shown in FIG. 18.
  • FIG. 20 is a schematic cross-sectional view of the semiconductor device shown in FIG. 19 cut along XX-XX in FIG.
  • FIG. 21 is a schematic cross-section
  • FIG. 22 is a schematic cross-sectional view showing only an electrode (first electrode), an electrode (second electrode) and an electrode (third electrode) in the semiconductor device shown in FIG.
  • the semiconductor device of the second embodiment differs from that of the first embodiment in that the electrode (first electrode), the electrode (second electrode) and the electrode (third electrode) are configured differently. Further, in the second embodiment, the fourth circuit board 13e and the seventh circuit board 13h are not divided.
  • a semiconductor device 10b of the second embodiment includes an electrode (first electrode) 17j, an electrode (second electrode) 18j, and an electrode (third electrode) 19j.
  • the electrode 17j includes a fourth flat plate portion 17k and a fifth flat plate portion 17l, which are arranged parallel to each other with a space therebetween.
  • the fourth flat plate portion 17k and the fifth flat plate portion 17l are spaced apart in the Y direction.
  • the fourth flat plate portion 17k and the fifth flat plate portion 17l are perpendicular to the first major surface 12b.
  • the fourth flat plate portion 17k and the fifth flat plate portion 17l are each parallel to the XZ plane.
  • the electrode 18j includes a sixth flat plate portion 18k.
  • the sixth flat plate portion 18k is perpendicular to the first major surface 12b.
  • the sixth flat plate portion 18k is parallel to the XZ plane.
  • the sixth flat plate portion 18k is arranged between the fourth flat plate portion 17k and the fifth flat plate portion 17l and is spaced apart from each of the fourth flat plate portion 17k and the fifth flat plate portion 17l. That is, the fourth flat plate portion 17k, the fifth flat plate portion 17l, and the sixth flat plate portion 18k constitute parallel flat plates.
  • the electrode 18j includes a second portion 18l arranged parallel to and spaced from the electrode 17j.
  • the second portion 18l is the sixth flat plate portion 18k.
  • the electrode 17j includes a seventh flat plate portion 17m (see FIG. 19 in particular).
  • the seventh flat plate portion 17m is perpendicular to the first main surface 12b.
  • the seventh flat plate portion 17m is parallel to the YZ plane.
  • the electrode 19j includes an eighth flat plate portion 19k.
  • the eighth flat plate portion 19k is perpendicular to the first major surface 12b.
  • the eighth flat plate portion 19k is parallel to the YZ plane. That is, the seventh flat plate portion 17m and the eighth flat plate portion 19k constitute parallel flat plates.
  • the electrode 17j includes a third portion 17n arranged parallel to and spaced from the electrode 19j.
  • the third portion 17n is the seventh flat plate portion 17m.
  • the electrode 18j includes the ninth flat plate portion 18m.
  • the ninth flat plate portion 18m is perpendicular to the first major surface 12b.
  • the ninth flat plate portion 18m is parallel to the YZ plane.
  • the first guide hole, the second guide hole, the first guide groove, the second guide hole, and the second guide hole are formed according to the configuration of the electrode 17j, the electrode 18j, and the electrode 19j.
  • a frame 14a including grooved ribs is used.
  • the electrode 18j includes a second portion 18l arranged parallel to and spaced from the electrode 17j. Therefore, by making the direction of the current flowing through the electrode 19j opposite to the direction of the current flowing through the electrode 18j in the portion arranged in parallel, the magnetic flux generated when the current flows through the electrode 18j and the electrode 19j , and mutual inductance subtracts the inductance of the current path. Therefore, it is possible to reduce the inductance of the semiconductor device 10b.
  • the electrode 17j includes a fourth flat plate portion 17k and a fifth flat plate portion 17l that are arranged in parallel with each other with a space therebetween.
  • the electrode 18j includes a sixth plate portion 18k arranged between the fourth plate portion 17k and the fifth plate portion 17l and spaced apart from each of the fourth plate portion 17k and the fifth plate portion 17l.
  • the sixth flat plate portion 18k is the second portion 18l.
  • the magnetic flux generated when the current flows through the electrode 18j and the electrode 17j is canceled, and the mutual inductance is The inductance of the path is subtracted by Therefore, the inductance of the semiconductor device 10b can be further reduced.
  • the fourth flat plate portion 17k, the fifth flat plate portion 17l and the sixth flat plate portion 18k are perpendicular to the first main surface 12b. Therefore, when the sealing material 15a is filled, air bubbles caught in the sealing material 15a are prevented from accumulating in the lower regions of the fourth flat plate portion 17k, the fifth flat plate portion 17l, and the sixth flat plate portion 18k. be able to. Therefore, it is possible to avoid the possibility that air bubbles are accumulated in the sealing material 15a, suppress the deterioration of the insulation performance, and improve the reliability of the semiconductor device 10b.
  • the entry portions 58a and 59a are positioned between the fourth flat plate portion 17k and the sixth flat plate portion 18k and between the fifth flat plate portion 17l and the sixth flat plate portion 18k. It can be easily arranged. Therefore, it is possible to more easily ensure high insulation between the electrodes 18j and 19j.
  • the electrode 17j includes the seventh flat plate portion 17m.
  • the electrode 19j includes an eighth flat plate portion 19k arranged parallel to the seventh flat plate portion 17m. Therefore, between the seventh flat plate portion 17m and the eighth flat plate portion 19k, which are arranged in parallel, the direction of the current flowing through the electrode 17j is opposite to the direction of the current flowing through the electrode 19j. and the magnetic flux produced when current flows in electrodes 19j, mutual inductance subtracts the inductance of the path. Therefore, the inductance of the semiconductor device 10b can be further reduced.
  • the seventh flat plate portion 17m and the eighth flat plate portion 19k are perpendicular to the first major surface 12b. Therefore, it is possible to prevent air bubbles trapped in the sealing material 15a from accumulating in the lower regions of the seventh flat plate portion 17m and the eighth flat plate portion 19k when the sealing material 15a is filled. Therefore, it is possible to avoid the possibility that air bubbles are accumulated in the sealing material 15a, suppress the deterioration of the insulation performance, and improve the reliability of the semiconductor device 10b.
  • the entrance portion 49a can be easily arranged between the seventh flat plate portion 17m and the eighth flat plate portion 19k. Therefore, it is possible to more easily ensure high insulation between the electrodes 17j and 19j.
  • the electrodes 17j, 18j and 19j located inside the sealing material 15a and the conductive members 26a, 26b, 26c and 26d, the conductive members 27a, 27b, Between 27c, 27d, conductive members 26e, 26f, and conductive members 27e, 27f, there is a gap 29a. Therefore, productivity can be improved.
  • the electrodes 17j, 18j, and 19j located inside the sealing material 15a when viewed in the thickness direction of the substrate 12a are connected to the wires 28a, 28b, 28c, 28d, and 28e, as well as the circuits.
  • the wires connecting the chips 22e and 22f, the semiconductor chips 23e and 23f, and the semiconductor chips 24e and 24f do not overlap. Therefore, it is possible to further improve productivity.
  • the third region of each of the electrode (first electrode), electrode (second electrode), and electrode (third electrode) is bent 90 degrees at the portion exposed from the lid.
  • the portion exposed from the lid portion may be configured to extend in a shape as it is without being bent, for example, in a direction perpendicular to the first main surface.
  • another member may be attached by welding or the like to constitute an electrode (first electrode) or the like.
  • At least one of the first circuit board 13b, the second circuit board 13c, the third circuit board 13d, and the fourth circuit board 13e includes a plurality of electrically connected circuit boards. It may be divided into circuit boards. By doing so, the degree of freedom in designing the shape of the circuit pattern 13a can be increased.

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Abstract

半導体装置は、第１の主面を有する基板と、第１の主面上に配置される回路パターンと、回路パターン上に配置される半導体チップと、回路パターンと半導体チップとを接続する導電部材と、回路パターン上に配置される板状の電極と、基板上を覆う封止材と、を備える。封止材は、基板の側面および第１の主面の一部と接触している。電極の一部および導電部材は、封止材によって覆われている。基板の厚さ方向に見て、封止材によって覆われている電極と導電部材との間には、隙間がある。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　本出願は、２０２１年１月２２日出願の日本出願第２０２１－００８８３７号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体素子が基板上に配置された半導体装置が知られている（例えば、特許文献１参照）。特許文献１に開示の半導体装置は、パワー半導体モジュールであり、正極電源端子と、負極電源端子と、出力端子と、を含む。
特開２０２０－９８９２１号公報
　本開示に従った半導体装置は、第１の主面を有する基板と、第１の主面上に配置される回路パターンと、回路パターン上に配置される半導体チップと、回路パターンと半導体チップとを接続する導電部材と、回路パターン上に配置される板状の電極と、基板上を覆う封止材と、を備える。封止材は、基板の側面および第１の主面の一部と接触している。電極の一部および導電部材は、封止材によって覆われている。基板の厚さ方向に見て、封止材によって覆われている電極と導電部材との間には、隙間がある。
図１は、実施の形態１における半導体装置の概略斜視図である。 図２は、図１に示す半導体装置を図１中のＩＩ－ＩＩで切断した場合の概略断面図である。 図３は、図１に示す半導体装置を図１中のＩＩＩ－ＩＩＩで切断した場合の概略断面図である。 図４は、図１に示す半導体装置において、後述する蓋部の図示を省略した場合の概略斜視図である。 図５は、図１に示す半導体装置において、後述する蓋部、封止材および枠体の図示を省略した場合の概略斜視図である。 図６は、図５に示す半導体装置の概略側面図である。 図７は、図６に示す半導体装置を図６中のＶＩＩ－ＶＩＩで切断した場合の概略断面図である。 図８は、図７に示す半導体装置において、後述する電極（第１電極）、電極（第２電極）および電極（第３電極）の図示を省略した場合の概略断面図である。 図９は、図７に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）のみを図示した場合の概略断面図である。 図１０は、図１に示す半導体装置の回路図の一部を概略的に示す図である。 図１１は、図１に示す半導体装置に含まれる枠体の概略斜視図である。 図１２は、図１に示す半導体装置の一部を模式的に示す概略断面図である。 図１３は、図１に示す半導体装置の一部を模式的に示す概略断面図である。 図１４は、図７中に示す領域Ｒの拡大図である。 図１５は、ベース板に基板を接合し、回路パターンに電極（第１電極）、電極（第２電極）、電極（第３電極）および第１半導体チップ等の各半導体チップを接合した状態を示す概略斜視図である。 図１６は、枠体をベース板に取り付け、第１導電部材等を接合した状態を示す概略斜視図である。 図１７は、蓋部を枠体に取り付けた状態を示す概略斜視図である。 図１８は、実施の形態２における半導体装置の一部を示す概略斜視図である。 図１９は、図１８に示す半導体装置の概略側面図である。 図２０は、図１９に示す半導体装置を図１９中のＸＸ－ＸＸで切断した場合の概略断面図である。 図２１は、図２０に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）の図示を省略した場合の概略断面図である。 図２２は、図２０に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）のみを図示した場合の概略断面図である。
　［本開示が解決しようとする課題］
　特許文献１に開示されるパワー半導体モジュールのような半導体装置においては、回路パターンと半導体チップとを接合する工程や、回路パターンと端子（電極）とを接合する工程、さらにワイヤ等の配線部材で各部材を配線する工程といった複数の工程が実施される。このような半導体装置の製造において、生産性の向上が求められる。
　そこで、生産性の向上を図ることができる半導体装置を提供することを目的の１つとする。
　［本開示の効果］
　上記半導体装置によれば、生産性の向上を図ることができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、第１の主面を有する基板と、第１の主面上に配置される回路パターンと、回路パターン上に配置される半導体チップと、回路パターンと半導体チップとを接続する導電部材と、回路パターン上に配置される板状の電極と、基板上を覆う封止材と、を備える。封止材は、基板の側面および第１の主面の一部と接触している。電極の一部および導電部材は、封止材によって覆われている。基板の厚さ方向に見て、封止材によって覆われている電極と導電部材との間には、隙間がある。
　半導体装置の製造においては、回路パターンと半導体チップとをはんだ等の接合材により接合した後、ワイヤのような導電部材を用いて各部材を接続する配線を実施し、回路パターンと電極とをはんだ等の接合材を用いて接合する場合がある。しかし、このような工程によると、はんだ等の接合材による接合工程が二度にわたることとなる。本開示の半導体装置によると、封止材によって覆われている電極と導電部材との間には、隙間がある。このような半導体装置は、基板の厚さ方向に見て、封止材によって覆われている電極と導電部材とは重ならない構成である。よって、回路パターンと半導体チップとの接合および回路パターンと電極との接合を同時に行うことができる。また、このような構成の半導体装置においては、ボンディングツールを用いて導電部材により配線を行うに際し、配線時においてボンディングツールが電極と干渉するおそれを低減することができる。したがって、生産性の向上を図ることができる。
　上記半導体装置において、導電部材は、中実円筒状であるかまたは板状であってもよい。このようにすることにより、電流に応じて断面積の異なる導電部材を選択することができる。
　上記半導体装置において、導電部材は、アルミニウムまたは銅で構成されていてもよい。このような導電部材は、電気抵抗が小さく、半導体装置を構成する部材として有効に利用できる。
　上記半導体装置において、電極は、回路パターンと接合される第１領域と、第１領域と連なって第１の主面と交差する方向に延びる第２領域と、第２領域と連なって第２領域の延びる方向と交差して延び、封止材から露出する第３領域を含んでもよい。このようにすることにより、半導体装置の内部と外部電極との電気的接続を行うことが容易となる。
　上記半導体装置は、基板を搭載するベース板と、ベース板に取り付けられ、基板を取り囲む枠体と、をさらに備えてもよい。このようにすることにより、ベース板を介して半導体チップを放熱することができる。また、枠体により半導体装置の内部を封止材で充填することができ、絶縁性を確保することができる。
　上記半導体装置において、隙間は、１ｍｍ以上であってもよい。このようにすることにより、より確実にボンディングツールと電極との干渉を抑制することができる。
　上記半導体装置において、隙間は、５ｍｍ以上であってもよい。このようにすることにより、さらに確実にボンディングツールと電極との干渉を抑制することができる。
　上記半導体装置において、電極と回路パターンとは、はんだによって接合されていてもよい。このようにすることにより、板状の電極と回路パターンとのはんだによる接合と、回路パターンと半導体チップとのはんだによる接合とを同時に行うことができる。
　上記半導体装置において、電極と回路パターンとは、銅焼結または銀焼結によって接合されていてもよい。このようにすることにより、不可逆的な反応で接合して、電極と回路パターンとの接合強度を高くすることができる。また、このような焼結材の焼結後の融点は高くなるため、高耐熱性を実現することができる。
　上記半導体装置において、電極は、複数備えられてもよい。基板の厚さ方向に見て、封止材によって覆われている全ての電極といずれかの導電部材との間には、隙間があってもよい。このようにすることにより、全ての電極とボンディングツールとの干渉を回避することができる。
　［本開示の実施形態の詳細］
　次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置の概略斜視図である。図２は、図１に示す半導体装置を図１中のＩＩ－ＩＩで切断した場合の概略断面図である。図３は、図１に示す半導体装置を図１中のＩＩＩ－ＩＩＩで切断した場合の概略断面図である。図４は、図１に示す半導体装置において、後述する蓋部の図示を省略した場合の概略斜視図である。なお、理解を容易にする観点から、図４において後述するナットを図示している。図５は、図１に示す半導体装置において、後述する蓋部、封止材および枠体の図示を省略した場合の概略斜視図である。図６は、図５に示す半導体装置の概略側面図である。図７は、図６に示す半導体装置を図６中のＶＩＩ－ＶＩＩで切断した場合の概略断面図である。図７は、後述する基板の厚さ方向に見た図である。なお、図７は、後述する封止材が位置しない領域における断面で切断した場合を図示している。図８は、図７に示す半導体装置において、後述する電極（第１電極）、電極（第２電極）および電極（第３電極）の図示を省略した場合の概略断面図である。なお、図２は、図７中の一点鎖線を含む平面で切断した場合の断面に対応する。また、図３は、図７中の二点鎖線を含む平面で切断した場合の断面に対応する。図９は、図７に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）のみを図示した場合の概略断面図である。図１０は、図１に示す半導体装置の回路図の一部を概略的に示す図である。なお、図１０においては、理解を容易にする観点から、後述する半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄと並列接続される、本開示の半導体装置に含まれない構成のコンデンサも図示している。図１１は、図１に示す半導体装置に含まれる枠体の概略斜視図である。図１２は、図１に示す半導体装置の一部を模式的に示す概略断面図である。図１３は、図１に示す半導体装置の一部を模式的に示す概略断面図である。図１２は、Ｘ－Ｙ平面で切断した場合を示し、図１３は、Ｘ－Ｚ平面で切断した場合を示す。
　図１～図１３を参照して、実施の形態１における半導体装置１０ａは、ベース部としての板状のベース板１１ａと、基板１２ａと、回路パターン１３ａと、枠体１４ａと、封止材１５ａと、蓋部１６ａと、電極（第１電極）１７ａと、電極（第２電極）１８ａと、電極（第３電極）１９ａと、半導体チップ（第１半導体チップ）２１ａ，２１ｂ，２１ｃ，２１ｄと、半導体チップ（第２半導体チップ）２２ａ，２２ｂ，２２ｃ，２２ｄと、半導体チップ（第３半導体チップ）２３ａ，２３ｂ，２３ｃ，２３ｄと、半導体チップ（第４半導体チップ）２４ａ，２４ｂ，２４ｃ，２４ｄと、半導体チップ（第５半導体チップ）２１ｅ，２１ｆと、半導体チップ（第６半導体チップ）２２ｅ，２２ｆと、半導体チップ（第７半導体チップ）２３ｅ，２３ｆと、半導体チップ（第８半導体チップ）２４ｅ，２４ｆと、第１制御端子２５ａと、第２制御端子２５ｂと、第３制御端子２５ｃと、第４制御端子２５ｄと、導電部材（第１導電部材）２６ａ，２６ｂ，２６ｃ，２６ｄと、導電部材（第２導電部材）２７ａ，２７ｂ，２７ｃ，２７ｄと、導電部材（第３導電部材）２６ｅ，２６ｆと、導電部材（第４導電部材）２７ｅ，２７ｆと、ワイヤ２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅと、を含む。
　本実施形態においては、ベース板１１ａは、厚さ方向（Ｚ方向）に見て、Ｘ方向の長さの方がＹ方向の長さよりも長い矩形状である。ベース板１１ａは、例えば金属製である。ベース板１１ａは、厚さ方向の一方に位置する第１の主面１１ｂと、厚さ方向の他方に位置する第２の主面１１ｃと、を含む。ベース板１１ａの四隅に近い部分には、それぞれ厚さ方向に貫通する貫通孔１１ｄ，１１ｅ，１１ｆ，１１ｇが形成されている。貫通孔１１ｄ，１１ｅ，１１ｆ，１１ｇは、後述する貫通孔１４ｈ，１４ｉ，１４ｊ，１４ｋと共に、半導体装置１０ａを所定の設置個所に取り付ける際に有効に利用される。このようなベース板１１ａを半導体装置１０ａが備えることにより、後述する回路パターン１３ａと後述する半導体チップ２１ａ等との接合時において、ベース板１１ａを介して半導体チップ２１ａ等を放熱することができる。
　第１の主面１１ｂ上には、基板１２ａが配置されている。すなわち、ベース板１１ａは、基板１２ａを搭載する。本実施形態においては、基板１２ａは、厚さ方向（Ｚ方向）に見て、Ｘ方向の長さの方がＹ方向の長さよりも長い矩形状である。基板１２ａは、絶縁性を有する。基板１２ａは、例えばセラミック製である。基板１２ａは、厚さ方向の一方に位置する第１の主面１２ｂと、厚さ方向の他方に位置する第２の主面１２ｃと、を含む。基板１２ａの第２の主面１２ｃは、接合材によりベース板１１ａの第１の主面１１ｂに接合されている。
　基板１２ａの第１の主面１２ｂ上には、回路パターン１３ａが配置されている。回路パターン１３ａは、導電性を有する部材、具体的には例えば銅板から構成されている。回路パターン１３ａは、それぞれ離れて位置する第１回路板１３ｂ、第２回路板１３ｃ、第３回路板１３ｄおよび第４回路板１３ｅを含む。回路パターン１３ａはさらに、それぞれ離れて位置する第５回路板１３ｆ、第６回路板１３ｇ、第７回路板１３ｈ、第８回路板１３ｉ、第９回路板１３ｊ、第１０回路板１３ｋ、第１１回路板１３ｌおよび第１２回路板１３ｍを含む。第１回路板１３ｂおよび第４回路板１３ｅはそれぞれ、Ｙ方向に分離されて配置されている。分離する第１回路板１３ｂのＹ方向の間に、第２回路板１３ｃが配置される。第１回路板１３ｂ、第２回路板１３ｃ、第３回路板１３ｄおよび第４回路板１３ｅのうち、第１回路板１３ｂおよび第４回路板１３ｅは、電気的に接続される複数の回路板、具体的には２つの回路板に分割されている（特に図８参照）。なお、第５回路板１３ｆおよび第７回路板１３ｈについても、電気的に接続される複数の回路板、具体的には２つの回路板に分割されている。本実施形態においては、第５回路板１３ｆおよび第７回路板１３ｈはそれぞれ、Ｙ方向に分離されて配置されている。
　第１回路板１３ｂおよび第２回路板１３ｃが配置される領域と、第３回路板１３ｄおよび第４回路板１３ｅが配置される領域と、第５回路板１３ｆ、第６回路板１３ｇおよび第７回路板１３ｈが配置される領域は、Ｘ方向に並んで配置される。具体的には、Ｘ方向において、第１制御端子２５ａに近い位置に第１回路板１３ｂおよび第２回路板１３ｃが配置される領域が配置され、次に、第５回路板１３ｆ、第６回路板１３ｇおよび第７回路板１３ｈが配置される領域が配置され、次に、第３回路板１３ｄおよび第４回路板１３ｅが配置される領域が配置される。すなわち、Ｘ方向において、第１回路板１３ｂおよび第２回路板１３ｃが配置される領域と第３回路板１３ｄおよび第４回路板１３ｅが配置される領域との間に、第５回路板１３ｆ、第６回路板１３ｇおよび第７回路板１３ｈが配置される領域が配置される。
　半導体装置１０ａの動作時において、第１回路板１３ｂ、第２回路板１３ｃ、第３回路板１３ｄ、第４回路板１３ｅ、第５回路板１３ｆ、第６回路板１３ｇおよび第７回路板１３ｈは、電極１７ａ、電極１８ａおよび電極１９ａと共に電流経路を構成する。第８回路板１３ｉ、第９回路板１３ｊ、第１０回路板１３ｋ、第１１回路板１３ｌおよび第１２回路板１３ｍは、第１制御端子２５ａ、第２制御端子２５ｂ、第３制御端子２５ｃおよび第４制御端子２５ｄによる半導体チップ２１ａ等の制御に用いられる。
　枠体１４ａは、ベース板１１ａに取り付けられる。具体的には、ベース板１１ａの第１の主面１１ｂ上に図示しない接着剤により取り付けられる。本実施形態においては、枠体１４ａは、基板１２ａの厚さ方向に見て、Ｘ方向の長さの方がＹ方向の長さよりも長い矩形状である。枠体１４ａは、基板１２ａの外周を取り囲む４つの側壁部１４ｂ，１４ｃ，１４ｄ，１４ｅを含む。側壁部１４ｂ，１４ｃ，１４ｄ，１４ｅは、側壁部１４ｂの内壁面１４ｌと側壁部１４ｃの内壁面１４ｍとが対向し、側壁部１４ｄの内壁面１４ｎと側壁部１４ｅの内壁面１４ｏとが対向するように配置される。枠体１４ａの４つの側壁部１４ｂ，１４ｃ，１４ｄ，１４ｅによって取り囲まれる空間１４ｆに、基板１２ａが配置される。枠体１４ａの四隅に近い部分には、Ｚ方向に貫通する４つの貫通孔１４ｈ，１４ｉ，１４ｊ，１４ｋが形成されている。貫通孔１４ｈ，１４ｉ，１４ｊ，１４ｋは、枠体１４ａがベース板１１ａに取り付けられた際に、ベース板１１ａの４つの貫通孔１１ｄ，１１ｅ，１１ｆ，１１ｇの位置とそれぞれ合わさるように配置される。なお、第１制御端子２５ａ、第２制御端子２５ｂ、第３制御端子２５ｃおよび第４制御端子２５ｄは、枠体１４ａの側壁部１４ｄにインサートされる。また、半導体装置１０ａが枠体１４ａを備えることにより、半導体装置１０ａの内部を後述する封止材１５ａで充填することができ、絶縁性を確保することができる。
　枠体１４ａの材質としては、絶縁性および強度が高い材質が用いられ、具体的には例えばＰＰＳ（Ｐｏｌｙｐｈｅｎｙｌｅｎｅｓｕｌｆｉｄｅ）樹脂が採用される。このような樹脂は、熱可塑性樹脂であって成形性が良好であり、絶縁性、耐湿性、耐熱性が優れており、強度も高い。なお、枠体１４ａの材質として他にＰＢＴ（Ｐｏｌｙ　Ｂｕｔｙｌｅｎｅ　Ｔｅｒｅｐｈｔａｌａｔｅ）樹脂を用いてもよい。枠体１４ａは、リブ４１ａを含む。枠体１４ａの具体的な構成については、後に詳述する。
　封止材１５ａは、基板１２ａ上を覆う。封止材１５ａは、枠体１４ａ内の空間１４ｆの一部を充填する。封止材１５ａは、蓋部１６ａと間隔をあけて配置される。封止材１５ａは、基板１２ａの側面および第１の主面１２ｂの一部と接触している。具体的には、封止材１５ａは、基板１２ａの側面および半導体チップ２１ａ等が配置されていない部分における第１の主面１２ｂと接触している。封止材１５ａは、枠体１４ａに取り囲まれた領域のうちの基板１２ａの側面側の空間および基板１２ａ上の空間を電気的に絶縁する。電極１７ａの一部、電極１８ａの一部、電極１９ａの一部および導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆは、封止材１５ａによって覆われている。具体的には、封止材１５ａは、基板１２ａ上に配置される各部品、具体的には、電極１７ａの一部、電極１８ａの一部、電極１９ａの一部、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆ、半導体チップ２４ｅ，２４ｆ、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆおよびワイヤ２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅの封止をするために用いられる。封止材１５ａにより、ベース板１１ａ上の部材は固定される。封止材１５ａの材質としては、例えば、絶縁性および耐熱性が高い樹脂が採用される。具体的には、熱硬化性樹脂であるエポキシ樹脂やフェノール樹脂、シリコーン樹脂等が封止材１５ａとして採用される。
　蓋部１６ａは、板状である。本実施形態においては、蓋部１６ａは、基板１２ａの厚さ方向に見て、Ｘ方向の長さの方がＹ方向の長さよりも長い矩形状であって、四隅に近い部分に４つの切り欠きが設けられた形状である。蓋部１６ａは、図示しない接着剤により枠体１４ａに接着される。蓋部１６ａは、上記した枠体１４ａの開口１４ｇを覆うように配置される。蓋部１６ａには、長手方向に間隔をあけて配置される３つの端子台１６ｂ，１６ｃ，１６ｄが形成されている。端子台１６ｂ，１６ｃ，１６ｄは、Ｘ方向に間隔をあけて配置されている。また、蓋部１６ａには、厚さ方向（Ｚ方向）に貫通する３つの貫通孔１６ｅ，１６ｆ，１６ｇが形成されている。３つの貫通孔１６ｅ，１６ｆ，１６ｇはそれぞれ、３つの端子台１６ｂ，１６ｃ，１６ｄが設けられた位置に形成されている。３つの貫通孔１６ｅ，１６ｆ，１６ｇは、蓋部１６ａが枠体１４ａに取り付けられた際に、それぞれ後述する第３領域１７ｄ，１８ｄ，１９ｄが折り曲げられていない状態の電極１７ａ、電極１８ａおよび電極１９ａの一部がそれぞれ貫通する位置に配置される。蓋部１６ａのうち、端子台１６ｂ，１６ｃ，１６ｄが設けられた位置には、それぞれ電極１７ａ、電極１８ａおよび電極１９ａを外部電極（図示せず）と電気的に接続するために用いられる締結部材としてのナット１６ｈ，１６ｉ，１６ｊがアウトサートまたは圧入されている。なお、理解を容易にする観点から、図４においてナット１６ｈ，１６ｉ，１６ｊを図示している。蓋部１６ａの材質としては、例えば枠体１４ａと同じ材質、具体的にはＰＰＳ樹脂やＰＢＴ樹脂が採用される。
　半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆはそれぞれ、ワイドバンドギャップ半導体チップである。具体的には、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆはそれぞれ、ＳｉＣ（炭化ケイ素）から構成される半導体層を含む。なお、半導体層としては、例えばＳｉ（シリコン）やＧａＮ（窒化ガリウム）から構成されていてもよい。
　半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２１ｅ，２１ｆおよび半導体チップ２２ｅ，２２ｆはそれぞれ、金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。本実施形態においては、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２１ｅ，２１ｆおよび半導体チップ２２ｅ，２２ｆはそれぞれ、縦型のトランジスタチップである。すなわち、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２１ｅ，２１ｆおよび半導体チップ２２ｅ，２２ｆはそれぞれ、厚さ方向（Ｚ方向）に電流が流れるトランジスタチップである。半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２１ｅ，２１ｆおよび半導体チップ２２ｅ，２２ｆはそれぞれ、スイッチング素子である。
　半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄは、第１回路板１３ｂ上に配置される。具体的には、半導体チップ２１ａ，２１ｂは、分割された第１回路板１３ｂのうち、側壁部１４ｂに近い方の第１回路板１３ｂ上に配置される。また、半導体チップ２１ｃ，２１ｄは、分割された第１回路板１３ｂのうち、側壁部１４ｃに近い方の第１回路板１３ｂ上に配置される。半導体チップ２１ａ，２１ｂは、Ｘ方向に間隔をあけて配置される。半導体チップ２１ｃ，２１ｄは、Ｘ方向に間隔をあけて配置される。半導体チップ２１ａ，２１ｃは、Ｙ方向に間隔をあけて配置される。半導体チップ２１ｂ，２１ｄは、Ｙ方向に間隔をあけて配置される。半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄは、導電性を有する図示しない接合材により第１回路板１３ｂと接合されることにより、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄのそれぞれのドレイン電極パッドと、第１回路板１３ｂとが電気的に接続される。
　半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄは、第３回路板１３ｄ上に配置される。具体的には、半導体チップ２２ａ，２２ｂは、第３回路板１３ｄのうち、側壁部１４ｂに近い位置に配置される。また、半導体チップ２２ｃ，２２ｄは、第３回路板１３ｄのうち、側壁部１４ｃに近い位置に配置される。半導体チップ２２ａ，２２ｂは、Ｘ方向に間隔をあけて配置される。半導体チップ２２ｃ，２２ｄは、Ｘ方向に間隔をあけて配置される。半導体チップ２２ａ，２２ｃは、Ｙ方向に間隔をあけて配置される。半導体チップ２２ｂ，２２ｄは、Ｙ方向に間隔をあけて配置される。半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄは、導電性を有する図示しない接合材により第３回路板１３ｄと接合されることにより、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれのドレイン電極パッドと、第３回路板１３ｄとが電気的に接続される。
　半導体チップ２１ｅ，２１ｆは、第５回路板１３ｆ上に配置される。具体的には、半導体チップ２１ｅは、分割された第５回路板１３ｆのうち、側壁部１４ｂに近い方の第５回路板１３ｆ上に配置される。半導体チップ２１ｆは、分割された第５回路板１３ｆのうち、側壁部１４ｃに近い方の第５回路板１３ｆ上に配置される。半導体チップ２１ｅ，２１ｆは、Ｙ方向に間隔をあけて配置される。半導体チップ２１ｅ，２１ｆは、導電性を有する図示しない接合材により第５回路板１３ｆと接合されることにより、半導体チップ２１ｅ，２１ｆのそれぞれのドレイン電極パッドと、第５回路板１３ｆとが電気的に接続される。半導体チップ２２ｅ，２２ｆは、第６回路板１３ｇ上に配置される。具体的には、半導体チップ２２ｅは、第６回路板１３ｇのうち、側壁部１４ｂに近い位置に配置される。半導体チップ２２ｆは、第６回路板１３ｇのうち、側壁部１４ｃに近い位置に配置される。半導体チップ２２ｅ，２２ｆは、Ｙ方向に間隔をあけて配置される。半導体チップ２２ｅ，２２ｆは、導電性を有する図示しない接合材により第６回路板１３ｇと接合されることにより、半導体チップ２２ｅ，２２ｆのそれぞれのドレイン電極パッドと、第６回路板１３ｇとが電気的に接続される。
　半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆはそれぞれ、ショットキーバリアダイオード（ＳＢＤ）である。本実施形態においては、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆはそれぞれ、厚さ方向（Ｚ方向）に電流が流れるダイオードチップである。
　半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄは、第１回路板１３ｂ上に配置される。具体的には、半導体チップ２３ａ，２３ｂは、分割された第１回路板１３ｂのうち、側壁部１４ｂに近い方の第１回路板１３ｂ上に配置される。また、半導体チップ２３ｃ，２３ｄは、分割された第１回路板１３ｂのうち、側壁部１４ｃに近い方の第１回路板１３ｂ上に配置される。また、半導体チップ２３ａ，２３ｂはそれぞれ、Ｙ方向において側壁部１４ｂと半導体チップ２１ａ，２１ｂとの間に配置される。半導体チップ２３ｃ，２３ｄはそれぞれ、Ｙ方向において側壁部１４ｃと半導体チップ２１ｃ，２１ｄとの間に配置される。半導体チップ２３ａ，２３ｂは、Ｘ方向に間隔をあけて配置される。半導体チップ２３ｃ，２３ｄは、Ｘ方向に間隔をあけて配置される。半導体チップ２３ａ，２３ｃは、Ｙ方向に間隔をあけて配置される。半導体チップ２３ｂ，２３ｄは、Ｙ方向に間隔をあけて配置される。半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄは、導電性を有する図示しない接合材により第１回路板１３ｂと接合されることにより、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれのカソード電極パッドと、第１回路板１３ｂとが電気的に接続される。
　半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄは、第３回路板１３ｄ上に配置される。具体的には、半導体チップ２４ａ，２４ｂは、第３回路板１３ｄのうち、側壁部１４ｂに近い位置に配置される。また、半導体チップ２４ｃ，２４ｄは、第３回路板１３ｄのうち、側壁部１４ｃに近い位置に配置される。また、半導体チップ２４ａ，２４ｂはそれぞれ、Ｙ方向において側壁部１４ｂと半導体チップ２２ａ，２２ｂとの間に配置される。半導体チップ２４ｃ，２４ｄはそれぞれ、Ｙ方向において側壁部１４ｃと半導体チップ２２ｃ，２２ｄとの間に配置される。半導体チップ２４ａ，２４ｂは、Ｘ方向に間隔をあけて配置される。半導体チップ２４ｃ，２４ｄは、Ｘ方向に間隔をあけて配置される。半導体チップ２４ａ，２４ｃは、Ｙ方向に間隔をあけて配置される。半導体チップ２４ｂ，２４ｄは、Ｙ方向に間隔をあけて配置される。半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄは、導電性を有する図示しない接合材により第３回路板１３ｄと接合されることにより、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄのそれぞれのカソード電極パッドと、第３回路板１３ｄとが電気的に接続される。
　半導体チップ２３ｅ，２３ｆは、第５回路板１３ｆ上に配置される。具体的には、半導体チップ２３ｅは、分割された第５回路板１３ｆのうち、側壁部１４ｂに近い方の第５回路板１３ｆ上に配置される。半導体チップ２３ｆは、分割された第５回路板１３ｆのうち、側壁部１４ｃに近い方の第５回路板１３ｆ上に配置される。また、半導体チップ２３ｅは、Ｙ方向において側壁部１４ｂと半導体チップ２１ｅとの間に配置される。半導体チップ２３ｆは、Ｙ方向において側壁部１４ｃと半導体チップ２１ｆとの間に配置される。半導体チップ２３ｅ，２３ｆは、Ｙ方向に間隔をあけて配置される。半導体チップ２３ｅ，２３ｆは、導電性を有する図示しない接合材により第５回路板１３ｆと接合されることにより、半導体チップ２３ｅ，２３ｆのそれぞれのカソード電極パッドと、第５回路板１３ｆとが電気的に接続される。半導体チップ２４ｅ，２４ｆは、第６回路板１３ｇ上に配置される。具体的には、半導体チップ２４ｅは、第６回路板１３ｇのうち、側壁部１４ｂに近い位置に配置される。半導体チップ２４ｆは、第６回路板１３ｇのうち、側壁部１４ｃに近い位置に配置される。また、半導体チップ２４ｅは、Ｙ方向において側壁部１４ｂと半導体チップ２２ｅとの間に配置される。半導体チップ２４ｆは、Ｙ方向において側壁部１４ｃと半導体チップ２２ｆとの間に配置される。半導体チップ２４ｅ，２４ｆは、Ｙ方向に間隔をあけて配置される。半導体チップ２４ｅ，２４ｆは、導電性を有する図示しない接合材により第６回路板１３ｇと接合されることにより、半導体チップ２４ｅ，２４ｆのそれぞれのカソード電極パッドと、第６回路板１３ｇとが電気的に接続される。
　導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆはそれぞれ、本実施形態においては、中実円筒状であって、導電性を有するアルミニウム製のワイヤである。導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆ、ワイヤ２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅはそれぞれ、ボンディングツールを用いたワイヤボンディングにより各部材に接合される。なお、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆは、導電性を有する銅製のワイヤでもよいし、アルミニウム製や銅製の板状の導電性の部材でもよい。このような導電部材は、電気抵抗が小さく、半導体装置１０ａを構成する部材として有効に利用できる。なお、アルミニウムおよび銅については、純粋なアルミニウムや純粋な銅であってもよいし、アルミニウム合金や銅合金であってもよい。板状の部材の場合には、例えばはんだにより接合される。
　導電部材２６ａ，２６ｂ，２６ｃ，２６ｄは、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄと第２回路板１３ｃとを電気的に接続する。具体的には、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄは、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄのソース電極パッドと第２回路板１３ｃとを電気的に接続する。なお、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄは、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄのソース電極パッドと半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄのアノード電極パッドとを電気的に接続する。
　導電部材２７ａ，２７ｂ，２７ｃ，２７ｄは、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄと第４回路板１３ｅとを電気的に接続する。具体的には、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄは、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄのソース電極パッドと第４回路板１３ｅとを電気的に接続する。なお、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄは、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄのソース電極パッドと半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄのアノード電極パッドとを電気的に接続する。
　導電部材２６ｅ，２６ｆは、半導体チップ２１ｅ，２１ｆと第６回路板１３ｇとを電気的に接続する。具体的には、導電部材２６ｅ，２６ｆは、半導体チップ２１ｅ，２１ｆのソース電極パッドと第６回路板１３ｇとを電気的に接続する。なお、導電部材２６ｅ，２６ｆは、半導体チップ２１ｅ，２１ｆのソース電極パッドと半導体チップ２３ｅ，２３ｆのアノード電極パッドとを電気的に接続する。導電部材２７ｅ，２７ｆは、半導体チップ２２ｅ，２２ｆと第７回路板１３ｈとを電気的に接続する。具体的には、導電部材２７ｅ，２７ｆは、半導体チップ２２ｅ，２２ｆのソース電極パッドと第７回路板１３ｈとを電気的に接続する。なお、導電部材２７ｅ，２７ｆは、半導体チップ２２ｅ，２２ｆのソース電極パッドと半導体チップ２４ｅ，２４ｆのアノード電極パッドとを電気的に接続する。
　また、第１制御端子２５ａと第８回路板１３ｉとは、ワイヤ２８ａにより接続されている。第２制御端子２５ｂと第９回路板１３ｊとは、ワイヤ２８ｂにより接続されている。第３制御端子２５ｃと第１０回路板１３ｋとは、ワイヤ２８ｃにより接続されている。第４制御端子２５ｄと第１１回路板１３ｌとは、ワイヤ２８ｄにより接続されている。第１１回路板１３ｌと第１２回路板１３ｍとは、ワイヤ２８ｅにより接続されている。
　なお、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２１ｅ，２１ｆのゲート電極パッドと第８回路板１３ｉとは、ワイヤにより電気的に接続されている。半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２１ｅ，２１ｆのソース電極パッドと第９回路板１３ｊとは、ワイヤにより電気的に接続されている。半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄおよび半導体チップ２２ｅ，２２ｆのゲート電極パッドと第１０回路板１３ｋとは、ワイヤにより電気的に接続されている。半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄおよび半導体チップ２２ｅ，２２ｆのソース電極パッドと第１１回路板１３ｌまたは第１２回路板１３ｍとは、ワイヤにより電気的に接続されている。
　次に、電極１７ａ、電極１８ａおよび電極１９ａの構成について説明する。電極１７ａ、電極１８ａおよび電極１９ａはそれぞれ、板状である。電極１７ａ、電極１８ａおよび電極１９ａは、導電性を有する。本実施形態においては、電極１７ａ、電極１８ａおよび電極１９ａはそれぞれ、折り曲げられた銅板から構成されている。電極１７ａ、電極１８ａおよび電極１９ａはそれぞれ、回路パターン１３ａ上に配置される。本実施形態においては、電極１７ａ、電極１８ａおよび電極１９ａはそれぞれ、枠体１４ａを構成する側壁部１４ｂ，１４ｃ，１４ｄ，１４ｅから離れて配置される。電極１７ａ、電極１８ａおよび電極１９ａにはそれぞれ、蓋部１６ａから露出する部分において、厚さ方向に貫通する貫通孔１７ｅ，１８ｅ，１９ｅが形成されている。本実施形態においては、電極１７ａは、いわゆるＰ端子であり、電極１８ａは、いわゆるＯ端子であり、電極１９ａは、いわゆるＮ端子である。
　電極１７ａは、回路パターン１３ａの第１回路板１３ｂと接続される。電極１７ａは、第１回路板１３ｂと接続される第１領域１７ｂと、第１領域１７ｂと連なって第１の主面１２ｂと交差する方向、本実施形態においてはＺ方向に延びる第２領域１７ｃと、第２領域１７ｃと連なって第２領域１７ｃの延びる方向と交差する方向に延び、封止材１５ａから露出する第３領域１７ｄと、を含む。本実施形態においては、第３領域１７ｄは、Ｘ方向に延びる部分を含む。第１領域１７ｂは、第１回路板１３ｂと導電性を有する接合材、例えばはんだにより接合される。第１領域１７ｂおよび第２領域１７ｃの一部は、封止材１５ａの内部に位置する。第３領域１７ｄは、外部に露出する領域、すなわち、蓋部１６ａから露出する領域を含む。第３領域１７ｄには、上記した貫通孔１７ｅが形成されている。なお、電極１７ａは、第５回路板１３ｆとも接続される。このようにして、電極１７ａと、第１回路板１３ｂおよび第５回路板１３ｆとは電気的に接続されている。電極１７ａが上記構成、すなわち、第１領域１７ｂと、第２領域１７ｃと、第３領域１７ｄとを含むことにより、半導体装置１０ａの内部と外部電極との電気的接続を行うことが容易となる。以下、電極１８ａおよび電極１９ａについても同様である。
　電極１８ａは、回路パターン１３ａの第２回路板１３ｃおよび第３回路板１３ｄと接続される。電極１８ａは、第２回路板１３ｃおよび第３回路板１３ｄと接続される第１領域１８ｂと、第１領域１８ｂと連なって第１の主面１２ｂと交差する方向、本実施形態においてはＺ方向に延びる第２領域１８ｃと、第２領域１８ｃと連なって第２領域１８ｃの延びる方向と交差する方向に延び、封止材１５ａから露出する第３領域１８ｄと、を含む。本実施形態においては、第３領域１８ｄは、Ｘ方向に延びる部分を含む。第１領域１８ｂは、第２回路板１３ｃおよび第３回路板１３ｄのそれぞれと導電性を有する接合材、例えばはんだにより接合される。第１領域１８ｂおよび第２領域１８ｃの一部は、封止材１５ａの内部に位置する。第３領域１８ｄは、外部に露出する領域、すなわち、蓋部１６ａから露出する領域を含む。第３領域１８ｄには、上記した貫通孔１８ｅが形成されている。なお、電極１８ａは、第６回路板１３ｇとも接続される。このようにして、電極１８ａと、第２回路板１３ｃ、第３回路板１３ｄおよび第６回路板１３ｇとは電気的に接続されている。
　ここで、板状の電極１８ａにより第２回路板１３ｃと第３回路板１３ｄとは、電気的に接続されている。よって、第２回路板１３ｃと第３回路板１３ｄとの間の電気経路において、ワイヤや回路パターン１３ａ等の配線により第２回路板１３ｃと第３回路板１３ｄとを接続する場合に比べて、配線抵抗の低下を実現することができる。
　電極１９ａは、回路パターン１３ａの第４回路板１３ｅと接続される。電極１９ａは、第４回路板１３ｅと接続される第１領域１９ｂと、第１領域１９ｂと連なって第１の主面１２ｂと交差する方向、本実施形態においてはＺ方向に延びる第２領域１９ｃと、第２領域１９ｃと連なって第２領域１９ｃの延びる方向と交差する方向に延び、封止材１５ａから露出する第３領域１９ｄと、を含む。本実施形態においては、第３領域１９ｄは、Ｘ方向に延びる部分を含む。第１領域１９ｂは、第４回路板１３ｅと導電性を有する接合材、例えばはんだにより接合される。第１領域１９ｂおよび第２領域１９ｃの一部は、封止材１５ａの内部に位置する。第３領域１９ｄは、外部に露出する領域、すなわち、蓋部１６ａから露出する領域を含む。第３領域１９ｄには、上記した貫通孔１９ｅが形成されている。なお、電極１９ａは、第７回路板１３ｈとも接続される。このようにして、電極１９ａと、第４回路板１３ｅおよび第７回路板１３ｈとは電気的に接続されている。
　ここで、電極１７ａ、電極１８ａおよび電極１９ａの具体的な構成について説明する（特に図６～図９参照）。
　電極１９ａは、間隔をあけてそれぞれ平行に配置される第１平板部１９ｆおよび第２平板部１９ｇを含む。第１平板部１９ｆと第２平板部１９ｇとは、Ｙ方向に間隔をあけて設けられている。第１平板部１９ｆおよび第２平板部１９ｇは、第１の主面１２ｂに対して垂直である。第１平板部１９ｆおよび第２平板部１９ｇはそれぞれ、Ｘ－Ｚ平面に平行である。
　電極１８ａは、第３平板部１８ｆを含む。第３平板部１８ｆは、第１の主面１２ｂに対して垂直である。第３平板部１８ｆは、Ｘ－Ｚ平面に平行である。第３平板部１８ｆは、第１平板部１９ｆと第２平板部１９ｇとの間であって、第１平板部１９ｆおよび第２平板部１９ｇのそれぞれと間隔をあけて配置される。すなわち、第１平板部１９ｆ、第２平板部１９ｇおよび第３平板部１８ｆは、平行平板を構成している。
　電極１８ａは、電極１９ａと間隔をあけて平行に配置される第１部分１８ｇを含む。本実施形態においては、第１部分１８ｇは、第３平板部１８ｆである。
　また、電極１７ａは、第７平板部１７ｆを含む（特に図６参照）。第７平板部１７ｆは、第１の主面１２ｂに対して垂直である。第７平板部１７ｆは、Ｙ－Ｚ平面に平行である。
　電極１９ａは、第８平板部１９ｈを含む。第８平板部１９ｈは、第１の主面１２ｂに対して垂直である。本実施形態においては、第８平板部１９ｈは、Ｙ－Ｚ平面に平行である。すなわち、第７平板部１７ｆおよび第８平板部１９ｈは、平行平板を構成している。
　電極１７ａは、電極１９ａと間隔をあけて平行に配置される第３部分１７ｇを含む。本実施形態においては、第３部分１７ｇは、第７平板部１７ｆである。
　なお、電極１８ａは、第９平板部１８ｈを含む。第９平板部１８ｈは、第１の主面１２ｂに対して垂直である。第９平板部１８ｈは、Ｙ－Ｚ平面に平行である。
　次に、導電部材２６ａ等の配置について説明する。基板１２ａの厚さ方向に見て封止材１５ａの内部に位置する電極、ここでは、封止材１５ａの内部に位置する電極１７ａ、電極１８ａおよび電極１９ａと、導電部材、ここでは、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆとの間には、それぞれ隙間がある。すなわち、図７に示すように、基板１２ａの厚さ方向に見て、電極１７ａ、電極１８ａおよび電極１９ａのそれぞれと、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆ、導電部材２７ｅ，２７ｆとは重なった領域を有さず、それぞれ間隔をあけて配置されている。
　図１４は、図７中に破線で示す領域Ｒの拡大図である。図１４を参照して、基板１２ａの厚さ方向に見て、封止材１５ａによって覆われている電極１９ａと導電部材２７ｂとの間には、隙間２９ａがある。具体的には、電極１９ａの第１領域１９ｂと導電部材２７ｂとの間の隙間２９ａ、より具体的には、導電部材２７ｂのＹ方向の端部２９ｂと第１領域１９ｂのＹ方向の端部２９ｃとの間の隙間２９ａは、図１４中のＤ１で示される。隙間Ｄ１は、本実施形態においては、１ｍｍ以上である。より具体的には、隙間Ｄ１は、５ｍｍ以上である。
　次に、枠体１４ａの具体的な構成について説明する（特に図１１および図１２参照）。枠体１４ａは、リブ４１ａを含む。リブ４１ａは、側壁部１４ｄ，１４ｅの内壁面１４ｎ，１４ｏから突出する。具体的には、リブ４１ａは、側壁部１４ｄの内壁面１４ｎから対向する内壁面１４ｏに向かってＸ方向に延びるように設けられている。リブ４１ａは、側壁部１４ｄから側壁部１４ｅにわたって設けられている。すなわち、リブ４１ａは、枠体１４ａにおいて、側壁部１４ｄと側壁部１４ｅとを接続する梁状となるよう設けられている。このような梁状のリブ４１ａを備えることにより、枠体１４ａが振れにくい構成となり、耐振動性を向上させることができる。本実施形態においては、リブ４１ａは、側壁部１４ｄ，１４ｅと一体である。リブ４１ａについても、上記した熱可塑性樹脂から構成されている。このようにすることにより、リブ４１ａを容易に製造することができる。また、一つの金型で枠体１４ａを成形できるため、安価に構成することができる。
　リブ４１ａは、側壁部１４ｄの内壁面１４ｎに接続され、Ｘ方向に真っ直ぐに延びる第１突出部４２ａと、側壁部１４ｅの内壁面１４ｏに接続され、Ｘ方向に真っ直ぐに延びる第２突出部４３ａと、第１突出部４２ａおよび第２突出部４３ａのそれぞれに接続される中央部４４ａと、を含む。中央部４４ａは、側壁部１４ｂの内壁面１４ｌおよび側壁部１４ｃの内壁面１４ｍのそれぞれと接触していない。中央部４４ａは、電極１７ａおよび電極１９ａを支持する第１支持部４５ａと、電極１８ａおよび電極１９ａを支持する第２支持部４６ａと、を含む。第１支持部４５ａは、第１突出部４２ａと接続されている。第２支持部４６ａは、第２突出部４３ａと接続されている。第１支持部４５ａと第２支持部４６ａとは、Ｘ方向に並んで配置されている。
　第１支持部４５ａには、第１ガイド孔４７ａと、第２ガイド孔４８ａと、が形成されている。第１ガイド孔４７ａおよび第２ガイド孔４８ａはそれぞれ、基板１２ａの厚さ方向に（Ｚ方向）に貫通している。第１ガイド孔４７ａと第２ガイド孔４８ａとは、Ｘ方向に間隔をあけて配置されている。第１ガイド孔４７ａおよび第２ガイド孔４８ａを構成する壁面はそれぞれ、基板１２ａの厚さ方向に見て、それぞれ電極１７ａおよび電極１９ａの外形形状に沿った矩形状である。第１ガイド孔４７ａは、電極１７ａの折り曲げる前の第３領域１７ｄを貫通可能に構成されている。第２ガイド孔４８ａは、電極１９ａの折り曲げる前の第３領域１９ｄを貫通可能に構成されている。第１ガイド孔４７ａと第２ガイド孔４８ａとの間に位置する部分が、電極１７ａと電極１９ａとの間に進入する進入部４９ａとなる。
　第２支持部４６ａには、第１ガイド溝５１ａと、第２ガイド溝５２ａと、が形成されている。第１ガイド溝５１ａは、Ｚ方向に凹むように形成されている。第２支持部４６ａは、第１１平板部５３ａと、第１２平板部５４ａと、第１接続部５５ａと、を含む。第１１平板部５３ａと第１２平板部５４ａとは、Ｙ方向に間隔をあけて平行に配置される。第１接続部５５ａは、第１１平板部５３ａのＺ方向の端部と第１２平板部５４ａのＺ方向の端部とを接続するように設けられる。第１ガイド溝５１ａは、Ｙ方向に間隔をあけて配置される第１１平板部５３ａと第１２平板部５４ａとの間に形成される。第１ガイド溝５１ａ内には、電極１８ａの第３平板部１８ｆの一部が配置される。第１１平板部５３ａのうち、側壁部１４ｃの内壁面１４ｍと対向する対向面５６ａ側には、電極１９ａの第１平板部１９ｆが配置される。第１１平板部５３ａは、電極１８ａと電極１９ａとの間に進入する進入部５８ａとなる。第１２平板部５４ａのうち、側壁部１４ｂの内壁面１４ｌと対向する対向面５７ａ側には、電極１９ａの第２平板部１９ｇが配置される。第１２平板部５４ａは、電極１８ａと電極１９ａとの間に進入する進入部５９ａとなる。
　第２ガイド溝５２ａは、Ｙ方向に凹むように形成されている。第２支持部４６ａは、第１３平板部６１ａと、第１４平板部６２ａと、第２接続部６３ａと、を含む。第１３平板部６１ａと第１４平板部６２ａとは、Ｘ方向に間隔をあけて平行に配置される。第２接続部６３ａは、第１３平板部６１ａのＹ方向の端部と第１４平板部６２ａのＹ方向の端部とを接続するように設けられる。第２ガイド溝５２ａは、Ｘ方向に間隔をあけて配置される第１３平板部６１ａと第１４平板部６２ａとの間に形成される。第２ガイド溝５２ａ内には、第９平板部１８ｈの一部が配置される。
　本実施形態においては、リブ４１ａに含まれる進入部４９ａ，５８ａ，５９ａはそれぞれ、封止材１５ａが配置される位置に至るよう構成されている。すなわち、進入部４９ａ，５８ａ，５９ａはそれぞれ、図１３に示すように封止材１５ａと接触している。
　次に、半導体装置１０ａの動作時において流れる電流経路について説明する。半導体装置１０ａにおいて電流が流れる際の電流経路は、電極１７ａから第１回路板１３ｂ、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、第２回路板１３ｃ、電極１８ａに至る。さらに、電極１８ａ、第３回路板１３ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、第４回路板１３ｅ、そして電極１９ａに至る。また、電流経路として、電極１７ａから第５回路板１３ｆ、半導体チップ２１ｅ，２１ｆ、導電部材２６ｅ，２６ｆ、第６回路板１３ｇ、電極１８ａに至り、さらに、電極１８ａ、第７回路板１３ｈ、導電部材２７ｅ，２７ｆ、半導体チップ２２ｅ，２２ｆ、第６回路板１３ｇ、そして電極１９ａに至る経路もある。
　ここで、電極１７ａから電極１９ａに至る電流経路について考える。半導体装置１０ａには、図１０に示すように、例えば平滑コンデンサといったコンデンサ１０１が半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄと並列に接続される場合がある。この時、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄとコンデンサ１０１との間において閉回路が形成される。半導体装置１０ａにおいてこの閉回路の経路は、電極１７ａから第１回路板１３ｂ、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、第２回路板１３ｃ、電極１８ａ、第３回路板１３ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、第４回路板１３ｅ、そして電極１９ａに至る経路となる。この閉回路には、スイッチング時において高いｄｉ／ｄｔが発生してしまう。サージ電圧において、インダクタンスが大きいと、高いｄｉ／ｄｔが発生した場合に高いサージ電圧が発生し、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄに印加されることになる。このような状態は、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄの損傷を招くおそれがある。よって、サージ電圧の抑制が求められる。電極１７ａから電極１９ａに至る電流経路において、インダクタンスの低減を図ることができれば、サージ電圧の抑制を図ることができる。
　なお、図１０に示すように、半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄと並列に半導体チップ２１ｅ，２１ｆを配置することができる。また、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄと並列に半導体チップ２２ｅ，２２ｆを配置することもできる。
　ここで、電極１８ａ内において、電流は、第１領域１８ｂから第２領域１８ｃを経由して第３領域１８ｄに流れる。図９に示すように第２領域１８ｃにおける第１部分１８ｇである第３平板部１８ｆにおいては、矢印Ｖ１で示すように矢印Ｘの向きに電流は流れる。一方、電極１９ａ内において、電流は、第１領域１９ｂから第２領域１９ｃを経由して第３領域１９ｄに流れる。第２領域１９ｃにおける第１平板部１９ｆおよび第２平板部１９ｇにおいては、矢印Ｖ２で示すように矢印Ｘと逆の向きに電流は流れる。
　また、電極１７ａ内において、電流は、第３領域１７ｄから第２領域１７ｃを経由して第１領域１７ｂに流れる。第２領域１７ｃにおいては、矢印Ｖ３で示すように矢印Ｚと逆の向きに電流は流れる。一方、電極１９ａ内においては、電流は第１領域１９ｂから第２領域１９ｃを経由して第３領域１９ｄに流れる。第２領域１９ｃにおける第８平板部１９ｈにおいては、矢印Ｖ４で示すように矢印Ｚの向きに電流は流れる。
　本開示の半導体装置１０ａにおいては、電極１８ａは、電極１９ａと間隔をあけて平行に配置される第１部分１８ｇを含む。したがって、この平行に配置される部分において、電極１９ａを流れる電流の向きと、電極１８ａを流れる電流の向きとを逆向きとすることにより、電極１８ａおよび電極１９ａ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより電流経路のインダクタンスは差し引かれる。したがって、半導体装置１０ａのインダクタンスの低減を図ることができる。
　本実施形態においては、電極１９ａは、間隔をあけてそれぞれ平行に配置される第１平板部１９ｆおよび第２平板部１９ｇを含む。電極１８ａは、第１平板部１９ｆと第２平板部１９ｇとの間であって、第１平板部１９ｆおよび第２平板部１９ｇのそれぞれと間隔をあけて配置される第３平板部１８ｆを含む。本実施形態においては、第３平板部１８ｆが、第１部分１８ｇとなっている。したがって、平行に配置される第３平板部１８ｆと第１平板部１９ｆおよび第２平板部１９ｇとのそれぞれの間において、電極１９ａを流れる電流の向きと、電極１８ａを流れる電流の向きとを逆向きとすることにより、電極１９ａおよび電極１８ａ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより経路のインダクタンスは差し引かれる。よって、半導体装置１０ａのインダクタンスをさらに低減することができる。
　本実施形態においては、電極１７ａは、電極１９ａと間隔をあけて平行に配置される第３部分１７ｇを含む。したがって、平行に配置される部分において、電極１７ａを流れる電流の向きと、電極１９ａを流れる電流の向きとを逆向きとすることにより、電極１７ａおよび電極１９ａ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより経路のインダクタンスは差し引かれる。よって、半導体装置１０ａのインダクタンスをさらに低減することができる。
　本実施形態においては、電極１７ａは、第７平板部１７ｆを含む。電極１９ａは、第７平板部１７ｆと平行に配置される第８平板部１９ｈを含む。本実施形態においては、第７平板部１７ｆが、第３部分１７ｇとなっている。したがって、平行に配置される第７平板部１７ｆと第８平板部１９ｈとの間において、電極１７ａを流れる電流の向きと、電極１９ａを流れる電流の向きとを逆向きとすることにより、電極１７ａおよび電極１９ａ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより経路のインダクタンスは差し引かれる。よって、半導体装置１０ａのインダクタンスをさらに低減することができる。
　本開示の半導体装置１０ａにおいて、枠体１４ａは、側壁部１４ｄ，１４ｅの内壁面１４ｎ，１４ｏから突出する絶縁性のリブ４１ａを含む。リブ４１ａは、平行に配置されている部分、具体的には、電極１８ａと電極１９ａとの間に進入し、平行に配置された電極１８ａおよび電極１９ａ間の沿面距離を確保する進入部５８ａ，５９ａを含む。また、リブ４１ａは、電極１７ａと電極１９ａとの間に進入し、平行に配置された電極１７ａおよび電極１９ａ間の沿面距離を確保する進入部４９ａを含む。したがって、平行に配置されている部分の間の絶縁性を進入部４９ａ，５８ａ，５９ａにより高めることができる。この場合、内壁面１４ｌ，１４ｏから突出するリブ４１ａは、枠体１４ａに含まれているため、枠体１４ａのベース板１１ａへの取り付け時にリブ４１ａを配置することができる。よって、容易に電極間の高い絶縁性を確保することができる。
　本実施形態においては、進入部５８ａ，５９ａは、第１平板部１９ｆと第３平板部１８ｆとの間および第２平板部１９ｇと第３平板部１８ｆとの間に進入する。したがって、進入部５８ａ，５９ａは、第１平板部１９ｆと第３平板部１８ｆとの間および第２平板部１９ｇと第３平板部１８ｆとの間において、容易に電極１８ａおよび電極１９ａ間の高い絶縁性を確保することができる。
　本実施形態においては、進入部４９ａは、第７平板部１７ｆと第８平板部１９ｈとの間に配置されている。したがって、平行に配置される電極１７ａの第７平板部１７ｆと電極１９ａの第８平板部１９ｈとの間に進入する進入部４９ａを容易に配置することができる。したがって、容易に電極１７ａと電極１９ａとの間の高い絶縁性を確保することができる。
　次に、上記構成の半導体装置１０ａの製造方法について簡単に説明する。まず、ベース板１１ａを準備する。次に、板はんだやペーストはんだ等の導電性を有する接合材を用い、ベース板１１ａに基板１２ａを接合すると共に、回路パターン１３ａに電極１７ａ、電極１８ａ、電極１９ａおよび半導体チップ２１ａ等の各半導体チップを接合する。ここで、電極１７ａ、電極１８ａ、電極１９ａは、各第３領域１７ｄ，１８ｄ，１９ｄが折り曲げられていない状態のものを用いる。図１５は、ベース板１１ａに基板１２ａを接合し、回路パターン１３ａに電極１７ａ、電極１８ａ、電極１９ａおよび半導体チップ２１ａ等の各半導体チップを接合した状態を示す概略斜視図である。
　その後、接着剤を用いて枠体１４ａをベース板１１ａに取り付ける。なお、枠体１４ａには、第１制御端子２５ａ、第２制御端子２５ｂ、第３制御端子２５ｃおよび第４制御端子２５ｄが予め取り付けられている。枠体１４ａは、電極１７ａの第７平板部１７ｆが第１ガイド孔４７ａ内に収容され、電極１９ａの第８平板部１９ｈが第２ガイド孔４８ａ内に収容され、電極１８ａの第３平板部１８ｆが第１ガイド溝５１ａ内に収容され、電極１８ａの第９平板部１８ｈが第２ガイド溝５２ａ内に収容されるようにして、ベース板１１ａに取り付けられる。この時、対向面５６ａが電極１９ａの第１平板部１９ｆに対向し、対向面５７ａが電極１９ａの第２平板部１９ｇに対向するように配置される。
　本実施形態においては、第１平板部１９ｆ、第２平板部１９ｇおよび第３平板部１８ｆは、第１の主面１２ｂに対して垂直である。したがって、枠体１４ａをベース板１１ａに取り付ける際に、進入部５８ａ，５９ａを第１平板部１９ｆと第３平板部１８ｆとの間および第２平板部１９ｇと第３平板部１８ｆとの間に容易に配置しやすくすることができる。よって、より容易に電極１８ａおよび電極１９ａ間の高い絶縁性を確保することができる。
　本実施形態においては、第７平板部１７ｆおよび第８平板部１９ｈは、第１の主面１２ｂに対して垂直である。したがって、枠体１４ａをベース板１１ａに取り付ける際に、進入部４９ａを第７平板部１７ｆと第８平板部１９ｈとの間に容易に配置しやすくすることができる。よって、より容易に電極１７ａおよび電極１９ａ間の高い絶縁性を確保することができる。
　次に、導電部材２６ａ等により、各部材を電気的に接続する。この場合、ボンディングツールを用い、ワイヤボンディングにより各部材を接続する。図１６は、枠体１４ａをベース板１１ａに取り付け、導電部材２６ａ等を接合した状態を示す概略斜視図である。
　ここで、本開示の半導体装置１０ａによると、基板１２ａの厚さ方向に見て、封止材１５ａによって覆われている電極１７ａ、電極１８ａおよび電極１９ａと導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆとの間には、全て隙間２９ａがある。このような半導体装置１０ａは、基板１２ａの厚さ方向に見て、電極１７ａ、電極１８ａおよび電極１９ａと導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆとが重ならない構成である。よって、回路パターン１３ａと半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆとの接合および回路パターン１３ａと電極１７ａ、電極１８ａおよび電極１９ａとの接合を同時に行うことができる。また、このような構成の半導体装置１０ａにおいては、ボンディングツールを用いて導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆにより配線を行うに際し、配線時においてボンディングツールが電極１７ａ、電極１８ａおよび電極１９ａと干渉するおそれを低減することができる。したがって、生産性の向上を図ることができる。
　なお、本実施形態においては、基板１２ａの厚さ方向に見て、封止材１５ａによって覆われている電極１７ａ、電極１８ａおよび電極１９ａは、ワイヤ２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ、さらに回路パターン１３ａと半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆとを接続するワイヤとも重ならない構成である。よって、さらに生産性の向上を図ることができる。
　本実施形態においては、隙間２９ａは、１ｍｍ以上である。したがって、より確実にボンディングツールと電極との干渉を抑制することができる。また、本実施形態においては、隙間２９ａは、５ｍｍ以上である。したがって、さらに確実にボンディングツールと電極との干渉を抑制することができる。
　本実施形態においては、電極１７ａ、電極１８ａおよび電極１９ａと回路パターン１３ａとは、はんだによって接合されている。したがって、板状の電極１７ａ、電極１８ａおよび電極１９ａと回路パターン１３ａとのはんだによる接合と、回路パターン１３ａと半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆとのはんだによる接合とを同時に行うことができる。よって、さらに生産性の向上を図ることができる。
　その後、開口１４ｇ側から枠体１４ａによって取り囲まれた空間１４ｆに液状の封止材１５ａが充填される。封止材１５ａは、封止材１５ａの硬化後においても封止材１５ａと進入部４９ａ，５８ａ，５９ａとが接触するように充填される。
　本実施形態においては、リブ４１ａは、側壁部１４ｄ，１４ｅと一体である。したがって、封止材１５ａを封入した際に、リブ４１ａが浮力で動くことを抑制することができる。よって、確実な絶縁を図ることができる。
　本実施形態においては、第１平板部１９ｆ、第２平板部１９ｇおよび第３平板部１８ｆは、第１の主面１２ｂに対して垂直である。したがって、封止材１５ａを充填する際に封止材１５ａ中に噛み込んだ気泡が第１平板部１９ｆ、第２平板部１９ｇおよび第３平板部１８ｆの下部領域に溜まってしまうことを回避することができる。したがって、封止材１５ａ中に気泡が溜まるおそれを回避して絶縁性能の低下を抑制することができ、半導体装置１０ａの信頼性の向上を図ることができる。
　本実施形態においては、第７平板部１７ｆおよび第８平板部１９ｈは、第１の主面１２ｂに対して垂直である。したがって、封止材１５ａを封入する際に、封止材１５ａの封入時に噛み込んだボイドが第７平板部１７ｆおよび第８平板部１９ｈの下部領域に溜まってしまうことを回避することができる。したがって、封止材１５ａ中にボイドが溜まるおそれを回避して絶縁性能の低下を抑制することができ、半導体装置１０ａの信頼性の向上を図ることができる。
　充填された封止材１５ａが硬化した後、蓋部１６ａが枠体１４ａに取り付けられる。図１７は、蓋部１６ａを枠体１４ａに取り付けた状態を示す概略斜視図である。図１７を参照して、電極１７ａ、電極１８ａおよび電極１９ａ、具体的には電極１７ａのうちの折り曲げられていない第３領域１７ｄ、電極１８ａのうちの折り曲げられていない第３領域１８ｄおよび電極１９ａのうちの折り曲げられていない第３領域１９ｄがそれぞれ、蓋部１６ａの貫通孔１６ｅ，１６ｆ，１６ｇを貫通するようにして、蓋部１６ａは、枠体１４ａに取り付けられる。
　その後、電極１７ａ、電極１８ａおよび電極１９ａのうちの蓋部１６ａから露出した部分をＸ方向に９０度折り曲げる。このようにして、電極１７ａ、電極１８ａおよび電極１９ａの露出した部分が端子台１６ｂ，１６ｃ，１６ｄの外形に沿い、貫通孔１７ｅ，１８ｅ，１９ｅの開口部分がナット１６ｈ，１６ｉ，１６ｊのそれぞれのねじ孔と一致するように構成する。このようにして図１に示す半導体装置１０ａが製造される。
　なお、本実施形態において、必ずしも同時に回路パターン１３ａと半導体チップ２１ａ等との接合および回路パターン１３ａと電極１７ａ等との接合を行う必要はなく、接合する時間をずらしてもよいし、従来の製造工程にも対応できる。すなわち、本開示の半導体装置１０ａによれば、製造工程の自由度を高めることができ、このような観点からも生産性の向上を図ることができる。
　また、上記の実施の形態においては、電極１７ａ、電極１８ａおよび電極１９ａと導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆとの間には、全て隙間２９ａがあることとしたが、これに限らず、必ずしも全て隙間２９ａがなくてもよい。例えば、一つの電極について、半導体チップ２１ａ等との接合と異なる接合をする場合（例えば超音波接合をする場合）には、その一つの電極は導電部材２６ａ等と重なっていてもよい。以下に示す実施の形態においても同様である。
　なお、上記の実施の形態において、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆは、中実円筒状であることとしたが、これに限らず、導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆは、板状であってもよい。すなわち、導電部材は、中実円筒状であるかまたは板状であってもよい。このようにすることにより、電流に応じて断面積の異なる導電部材を選択することができる。以下に示す実施の形態においても同様である。
　また、上記の実施の形態において、電極１７ａ、電極１８ａおよび電極１９ａと回路パターン１３ａとの接合にはんだを用いることとしたが、これに限らず、例えば銅製や銀製の焼結材を電極１７ａ、電極１８ａおよび電極１９ａと回路パターン１３ａとの接合に用いることとしてもよい。以下に示す実施の形態においても同様である。このようにすることにより、不可逆的な反応で接合して、電極１７ａ、電極１８ａおよび電極１９ａと回路パターン１３ａとの接合強度を高くすることができる。また、このような焼結材の焼結後の融点は高くなるため、高耐熱性を実現することができる。
　（実施の形態２）
　次に、他の実施の形態である実施の形態２について説明する。図１８は、実施の形態２における半導体装置の一部を示す概略斜視図である。図１８に示す半導体装置において、蓋部、封止材および枠体の図示を省略している。図１９は、図１８に示す半導体装置の概略側面図である。図２０は、図１９に示す半導体装置を図１９中のＸＸ－ＸＸで切断した場合の概略断面図である。図２１は、図２０に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）の図示を省略した場合の概略断面図である。図２２は、図２０に示す半導体装置において、電極（第１電極）、電極（第２電極）および電極（第３電極）のみを図示した場合の概略断面図である。実施の形態２の半導体装置は、電極（第１電極）、電極（第２電極）および電極（第３電極）の構成が異なる点において、実施の形態１の場合と相違する。また、実施の形態２において、第４回路板１３ｅおよび第７回路板１３ｈは分割されていない。
　図１８～図２２を参照して、実施の形態２の半導体装置１０ｂは、電極（第１電極）１７ｊと、電極（第２電極）１８ｊと、電極（第３電極）１９ｊと、を含む。
　電極１７ｊは、間隔をあけてそれぞれ平行に配置される第４平板部１７ｋおよび第５平板部１７ｌを含む。第４平板部１７ｋと第５平板部１７ｌとは、Ｙ方向に間隔をあけて設けられている。第４平板部１７ｋおよび第５平板部１７ｌは、第１の主面１２ｂに対して垂直である。第４平板部１７ｋおよび第５平板部１７ｌはそれぞれ、Ｘ－Ｚ平面に平行である。
　電極１８ｊは、第６平板部１８ｋを含む。第６平板部１８ｋは、第１の主面１２ｂに対して垂直である。第６平板部１８ｋは、Ｘ－Ｚ平面に平行である。第６平板部１８ｋは、第４平板部１７ｋと第５平板部１７ｌとの間であって、第４平板部１７ｋおよび第５平板部１７ｌのそれぞれと間隔をあけて配置される。すなわち、第４平板部１７ｋ、第５平板部１７ｌおよび第６平板部１８ｋは、平行平板を構成している。
　電極１８ｊは、電極１７ｊと間隔をあけて平行に配置される第２部分１８ｌを含む。本実施形態においては、第２部分１８ｌは、第６平板部１８ｋである。
　また、電極１７ｊは、第７平板部１７ｍを含む（特に図１９参照）。第７平板部１７ｍは、第１の主面１２ｂに対して垂直である。第７平板部１７ｍは、Ｙ－Ｚ平面に平行である。
　電極１９ｊは、第８平板部１９ｋを含む。第８平板部１９ｋは、第１の主面１２ｂに対して垂直である。本実施形態においては、第８平板部１９ｋは、Ｙ－Ｚ平面に平行である。すなわち、第７平板部１７ｍおよび第８平板部１９ｋは、平行平板を構成している。
　電極１７ｊは、電極１９ｊと間隔をあけて平行に配置される第３部分１７ｎを含む。本実施形態においては、第３部分１７ｎは、第７平板部１７ｍである。
　なお、電極１８ｊは、第９平板部１８ｍを含む。第９平板部１８ｍは、第１の主面１２ｂに対して垂直である。第９平板部１８ｍは、Ｙ－Ｚ平面に平行である。
　なお、本実施形態における半導体装置１０ｂに含まれる枠体１４ａについては、電極１７ｊ、電極１８ｊおよび電極１９ｊの構成に応じて、第１ガイド孔、第２ガイド孔、第１ガイド溝、第２ガイド溝が設けられたリブを含む枠体１４ａが用いられる。
　本実施形態においては、電極１８ｊは、電極１７ｊと間隔をあけて平行に配置される第２部分１８ｌを含む。したがって、この平行に配置される部分において、電極１９ｊを流れる電流の向きと、電極１８ｊを流れる電流の向きとを逆向きとすることにより、電極１８ｊおよび電極１９ｊ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより電流経路のインダクタンスは差し引かれる。したがって、半導体装置１０ｂのインダクタンスの低減を図ることができる。
　本実施形態においては、電極１７ｊは、間隔をあけてそれぞれ平行に配置される第４平板部１７ｋおよび第５平板部１７ｌを含む。電極１８ｊは、第４平板部１７ｋと第５平板部１７ｌとの間であって、第４平板部１７ｋおよび第５平板部１７ｌのそれぞれと間隔をあけて配置される第６平板部１８ｋを含む。本実施形態においては、第６平板部１８ｋが、第２部分１８ｌとなっている。したがって、平行に配置される第６平板部１８ｋと第４平板部１７ｋおよび第５平板部１７ｌとのそれぞれの間において、電極１８ｊおよび電極１７ｊ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより経路のインダクタンスは差し引かれる。よって、半導体装置１０ｂのインダクタンスをさらに低減することができる。
　本実施形態においては、第４平板部１７ｋ、第５平板部１７ｌおよび第６平板部１８ｋは、第１の主面１２ｂに対して垂直である。したがって、封止材１５ａを充填する際に封止材１５ａ中に噛み込んだ気泡が第４平板部１７ｋ、第５平板部１７ｌおよび第６平板部１８ｋの下部領域に溜まってしまうことを回避することができる。したがって、封止材１５ａ中に気泡が溜まるおそれを回避して絶縁性能の低下を抑制することができ、半導体装置１０ｂの信頼性の向上を図ることができる。また、枠体１４ａをベース板１１ａに取り付ける際に、進入部５８ａ，５９ａを第４平板部１７ｋと第６平板部１８ｋとの間および第５平板部１７ｌと第６平板部１８ｋとの間に容易に配置しやすくすることができる。よって、より容易に電極１８ｊおよび電極１９ｊ間の高い絶縁性を確保することができる。
　本実施形態においては、電極１７ｊは、第７平板部１７ｍを含む。電極１９ｊは、第７平板部１７ｍと平行に配置される第８平板部１９ｋを含む。したがって、平行に配置される第７平板部１７ｍと第８平板部１９ｋとの間において、電極１７ｊを流れる電流の向きと、電極１９ｊを流れる電流の向きとを逆向きとすることにより、電極１７ｊおよび電極１９ｊ内を電流が流れる際に生ずる磁束を打ち消し、相互インダクタンスにより経路のインダクタンスは差し引かれる。よって、半導体装置１０ｂのインダクタンスをさらに低減することができる。
　本実施形態においては、第７平板部１７ｍおよび第８平板部１９ｋは、第１の主面１２ｂに対して垂直である。したがって、封止材１５ａを充填する際に封止材１５ａ中に噛み込んだ気泡が第７平板部１７ｍおよび第８平板部１９ｋの下部領域に溜まってしまうことを回避することができる。したがって、封止材１５ａ中に気泡が溜まるおそれを回避して絶縁性能の低下を抑制することができ、半導体装置１０ｂの信頼性の向上を図ることができる。また、枠体１４ａをベース板１１ａに取り付ける際に、進入部４９ａを第７平板部１７ｍと第８平板部１９ｋとの間に容易に配置しやすくすることができる。よって、より容易に電極１７ｊおよび電極１９ｊ間の高い絶縁性を確保することができる。
　本実施形態においては、基板１２ａの厚さ方向に見て、封止材１５ａの内部に位置する電極１７ｊ、電極１８ｊおよび電極１９ｊと導電部材２６ａ，２６ｂ，２６ｃ，２６ｄ、導電部材２７ａ，２７ｂ，２７ｃ，２７ｄ、導電部材２６ｅ，２６ｆおよび導電部材２７ｅ，２７ｆとの間には、全て隙間２９ａがある。よって、生産性の向上を図ることができる。
　なお、本実施形態においても、基板１２ａの厚さ方向に見て、封止材１５ａの内部に位置する電極１７ｊ、電極１８ｊおよび電極１９ｊは、ワイヤ２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ、さらに回路パターン１３ａと半導体チップ２１ａ，２１ｂ，２１ｃ，２１ｄ、半導体チップ２２ａ，２２ｂ，２２ｃ，２２ｄ、半導体チップ２３ａ，２３ｂ，２３ｃ，２３ｄ、半導体チップ２４ａ，２４ｂ，２４ｃ，２４ｄ、半導体チップ２１ｅ，２１ｆ、半導体チップ２２ｅ，２２ｆ、半導体チップ２３ｅ，２３ｆおよび半導体チップ２４ｅ，２４ｆとを接続するワイヤとも重ならない構成である。よって、さらに生産性の向上を図ることができる。
　（他の実施の形態）
　なお、上記の実施の形態において、電極（第１電極）、電極（第２電極）および電極（第３電極）のそれぞれの第３領域において、蓋部から露出している部分を９０度折り曲げることとしたが、これに限らず、蓋部から露出している部分を折り曲げずにそのままの形状、例えば第１の主面に垂直な方向に延びるよう構成してもよい。また、第３領域において、他の部材を溶接等により取り付け、電極（第１電極）等を構成することとしてもよい。
　なお、上記の実施の形態において、第１回路板１３ｂ、第２回路板１３ｃ、第３回路板１３ｄおよび第４回路板１３ｅのうちの少なくともいずれか１つは、電気的に接続される複数の回路板に分割されていてもよい。このようにすることにより、回路パターン１３ａの形状の設計の自由度を高めることができる。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ａ，１０ｂ　半導体装置、１１ａ　ベース板、１１ｂ，１２ｂ　第１の主面、１１ｃ，１２ｃ　第２の主面、１１ｄ，１１ｅ，１１ｆ，１１ｇ，１４ｈ，１４ｉ，１４ｊ，１４ｋ，１６ｅ，１６ｆ，１６ｇ，１７ｅ，１８ｅ，１９ｅ　貫通孔、１２ａ　基板、１３ａ　回路パターン、１３ｂ　第１回路板、１３ｃ　第２回路板、１３ｄ　第３回路板、１３ｅ　第４回路板、１３ｆ　第５回路板、１３ｇ　第６回路板、１３ｈ　第７回路板、１３ｉ　第８回路板、１３ｊ　第９回路板、１３ｋ　第１０回路板、１３ｌ　第１１回路板、１３ｍ　第１２回路板、１４ａ　枠体、１４ｂ，１４ｃ，１４ｄ，１４ｅ　側壁部、１４ｆ　空間、１４ｇ　開口、１４ｌ，１４ｍ，１４ｎ，１４ｏ　内壁面、１５ａ　封止材、１６ａ　蓋部、１６ｂ，１６ｃ，１６ｄ　端子台、１６ｈ，１６ｉ，１６ｊ　ナット、１７ａ，１７ｊ　電極（第１電極）、１７ｂ，１８ｂ，１９ｂ　第１領域、１７ｃ，１８ｃ，１９ｃ　第２領域、１７ｄ，１８ｄ，１９ｄ　第３領域、１７ｆ，１７ｍ　第７平板部、１７ｇ，１７ｎ　第３部分、１７ｋ　第４平板部、１７ｌ　第５平板部、１８ａ，１８ｊ　電極（第２電極）、１８ｆ　第３平板部、１８ｇ　第１部分、１８ｈ　第９平板部、１８ｋ　第６平板部、１８ｌ　第２部分、１９ａ，１９ｊ　電極（第３電極）、１９ｆ　第１平板部、１９ｇ　第２平板部、１９ｈ、１９ｋ　第８平板部、２１ａ，２１ｂ，２１ｃ，２１ｄ　半導体チップ（第１半導体チップ）、２１ｅ，２１ｆ　半導体チップ（第５半導体チップ）、２２ａ，２２ｂ，２２ｃ，２２ｄ　半導体チップ（第２半導体チップ）、２２ｅ，２２ｆ　半導体チップ（第６半導体チップ）、２３ａ，２３ｂ，２３ｃ，２３ｄ　半導体チップ（第３半導体チップ）、２３ｅ，２３ｆ　半導体チップ（第７半導体チップ）、２４ａ，２４ｂ，２４ｃ，２４ｄ　半導体チップ（第４半導体チップ）、２４ｅ，２４ｆ　半導体チップ（第８半導体チップ）、２５ａ　第１制御端子、２５ｂ　第２制御端子、２５ｃ　第３制御端子、２５ｄ　第４制御端子、２６ａ，２６ｂ，２６ｃ，２６ｄ　導電部材（第１導電部材）、２６ｅ，２６ｆ　導電部材（第３導電部材）、２７ａ，２７ｂ，２７ｃ，２７ｄ　導電部材（第２導電部材）、２７ｅ，２７ｆ　導電部材（第４導電部材）、２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ　ワイヤ、２９ａ、隙間、２９ｂ，２９ｃ　端部、４１ａ　リブ、４２ａ　第１突出部、４３ａ　第２突出部、４４ａ　中央部、４５ａ　第１支持部、４６ａ　第２支持部、４７ａ　第１ガイド孔、４８ａ　第２ガイド孔、４９ａ，５８ａ，５９ａ　進入部、５１ａ　第１ガイド溝、５２ａ　第２ガイド溝、５３ａ　第１１平板部、５４ａ　第１２平板部、５５ａ　第１接続部、５６ａ，５７ａ　対向面、６１ａ　第１３平板部、６２ａ　第１４平板部、６３ａ　第２接続部、１０１　コンデンサ、Ｄ１　隙間、Ｒ　領域、Ｖ１，Ｖ２，Ｖ３，Ｖ４　矢印

Claims (10)

  1. 　第１の主面を有する基板と、
    　前記第１の主面上に配置される回路パターンと、
    　前記回路パターン上に配置される半導体チップと、
    　前記回路パターンと前記半導体チップとを接続する導電部材と、
    　前記回路パターン上に配置される板状の電極と、
    　前記基板上を覆う封止材と、を備え、
    　前記封止材は、前記基板の側面および前記第１の主面の一部と接触しており、
    　前記電極の一部および前記導電部材は、前記封止材によって覆われており、
    　前記基板の厚さ方向に見て、前記封止材によって覆われている前記電極と前記導電部材との間には、隙間がある、半導体装置。
  2. 　前記導電部材は、中実円筒状であるかまたは板状である、請求項１に記載の半導体装置。
  3. 　前記導電部材は、アルミニウムまたは銅で構成されている、請求項１または請求項２に記載の半導体装置。
  4. 　前記電極は、
    　前記回路パターンと接合される第１領域と、
    　前記第１領域と連なって前記第１の主面と交差する方向に延びる第２領域と、
    　前記第２領域と連なって前記第２領域の延びる方向と交差して延び、前記封止材から露出する第３領域を含む、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記基板を搭載するベース板と、
    　前記ベース板に取り付けられ、前記基板を取り囲む枠体と、をさらに備える、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記隙間は、１ｍｍ以上である、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記隙間は、５ｍｍ以上である、請求項６に記載の半導体装置。
  8. 　前記電極と前記回路パターンとは、はんだによって接合されている、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記電極と前記回路パターンとは、銅焼結または銀焼結によって接合されている、請求項１から請求項７のいずれか１項に記載の半導体装置。
  10. 　前記電極は、複数備えられ、
    　前記基板の厚さ方向に見て、前記封止材によって覆われている全ての前記電極といずれかの前記導電部材との間には、隙間がある、請求項１から請求項９のいずれか１項に記載の半導体装置。
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