WO2024075463A1 - 半導体装置 - Google Patents

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WO2024075463A1
WO2024075463A1 PCT/JP2023/032467 JP2023032467W WO2024075463A1 WO 2024075463 A1 WO2024075463 A1 WO 2024075463A1 JP 2023032467 W JP2023032467 W JP 2023032467W WO 2024075463 A1 WO2024075463 A1 WO 2024075463A1
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WO
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circuit pattern
region
wall portion
semiconductor device
substrate
Prior art date
Application number
PCT/JP2023/032467
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English (en)
French (fr)
Inventor
智紀 池田
吉純 川端
Original Assignee
住友電気工業株式会社
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • a semiconductor device includes a substrate having a metal pattern, a case, resin filled in the case, and a semiconductor element electrically connected to the metal pattern (see, for example, Patent Document 1).
  • the case has a wall portion extending upward, and a protrusion connected to the wall portion and protruding toward the center of the substrate.
  • the protrusion has a first surface that is connected to the tip of the protrusion and is a slope that approaches the substrate the further away from the tip of the protrusion, and a second surface that is connected below the first surface and is closer to perpendicular to the top surface of the substrate than the first surface.
  • the metal pattern is located directly below the first surface.
  • the semiconductor device comprises a substrate having a circuit pattern, a semiconductor chip mounted on the circuit pattern and electrically connected to the circuit pattern, a frame including a wall portion, and a plate-shaped terminal electrically connected to the circuit pattern.
  • the wall portion surrounds the substrate.
  • the terminal includes a first region attached to the wall portion and a second region connected to the first region and disposed inside the frame portion. The distance between the inner wall surface of the wall portion and the circuit pattern is 500 ⁇ m or less. The second region is directly connected to the circuit pattern.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment as viewed in the thickness direction of a substrate.
  • FIG. 2 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG.
  • FIG. 3 is a schematic cross-sectional view showing a semiconductor device at an intermediate stage in the manufacturing process.
  • FIG. 4 is a schematic cross-sectional view showing a semiconductor device at an intermediate stage in the manufacturing process.
  • FIG. 5 is a schematic cross-sectional view showing a semiconductor device at an intermediate stage in the manufacturing process.
  • FIG. 6 is a schematic perspective view showing a part of a semiconductor device according to the second embodiment.
  • one of the objectives is to provide a semiconductor device that can be easily miniaturized and has reduced inductance.
  • a semiconductor device includes a substrate having a circuit pattern, a semiconductor chip mounted on the circuit pattern and electrically connected to the circuit pattern, a frame including a wall portion, and a plate-shaped terminal electrically connected to the circuit pattern.
  • the wall portion surrounds the substrate.
  • the terminal includes a first region attached to the wall portion and a second region connected to the first region and disposed inside the frame body. The distance between the inner wall surface of the wall portion and the circuit pattern is 500 ⁇ m or less. The second region is directly connected to the circuit pattern.
  • the distance between the inner wall surface of the wall portion and the circuit pattern is 500 ⁇ m or less, and the second region of the terminal is directly connected to the circuit pattern, making it easy to simplify the device configuration and reduce its size.
  • components such as wires that connect the terminal and the circuit pattern are no longer necessary, making it possible to reduce inductance while omitting wiring work. Therefore, with such a semiconductor device, it is easy to reduce its size and inductance can be reduced.
  • the semiconductor device includes: (2) A substrate having a circuit pattern, a semiconductor chip mounted on the circuit pattern and electrically connected to the circuit pattern, a frame including a wall, and a plate-shaped terminal electrically connected to the circuit pattern.
  • the wall surrounds the substrate.
  • the terminal includes a third region attached to the wall, a fourth region disposed inside the frame and directly connected to the circuit pattern, and a fifth region disposed between the third and fourth regions.
  • the distance between the inner wall surface of the wall and the circuit pattern is 500 ⁇ m or less.
  • a through hole penetrating the substrate in the thickness direction is formed in the fifth region.
  • the distance between the inner wall surface of the wall and the circuit pattern is 500 ⁇ m or less, and the fourth region of the terminal is directly connected to the circuit pattern, so that it is easy to simplify the device configuration and reduce the size.
  • a member such as a wire connecting the terminal and the circuit pattern is not necessary, and the inductance can be reduced while omitting the wiring work. Therefore, with this semiconductor device, it is easy to reduce the size and the inductance can be reduced.
  • a through hole is formed in the fifth region having a gap between the circuit pattern and the fifth region.
  • the distance between the inner wall surface of the wall portion and the circuit pattern may be 100 ⁇ m or less from the viewpoint of further suppressing the generation of air bubbles.
  • the inner wall surface of the wall portion may be in contact with the circuit pattern.
  • the inner wall surface of the wall portion and the circuit pattern can be brought into close contact with each other, reducing the risk of resin containing air bubbles being disposed between the inner wall surface of the wall portion and the circuit pattern. This can further suppress the decrease in resistance and further improve reliability.
  • At least one of the second region and the circuit pattern and the fourth region and the circuit pattern may be connected by welding, ultrasonic bonding, a conductive adhesive, or solder. Such a connection makes it possible to more reliably connect the second region and the circuit pattern while ensuring electrical conductivity.
  • a base plate may be provided so as to come into contact with the substrate and to which the frame is attached. Such a base plate is effectively used to fasten the frame and is also effectively used to dissipate heat from the semiconductor chip.
  • a sealant may be further provided to fill the space surrounded by the wall portion.
  • the terminal may include a control terminal that controls the operation of the semiconductor chip. In this way, the inductance of the control terminal can be reduced.
  • the terminal may include a main terminal that electrically connects the semiconductor device to the outside. In this way, the inductance of the main terminal can be reduced.
  • the outer wall surface of the substrate and the inner wall surface of the wall portion may be in contact with each other.
  • the outer wall surface of the substrate can be fitted into the inner wall surface of the wall portion, making it easy to attach the frame to the substrate.
  • the substrate can be more reliably positioned relative to the frame.
  • At least one of the first region and the third region may include a portion that is inserted into the wall portion.
  • the terminal can be pre-fixed to the wall portion of the frame body, so that the terminal can be more reliably attached to the frame body.
  • the semiconductor chip may include a SiC transistor chip.
  • a semiconductor chip includes SiC (silicon carbide) as a semiconductor layer, and therefore is capable of high-speed switching. Therefore, it is suitable for the semiconductor device of the present disclosure, which is premised on switching of a current path.
  • the inner wall surface of the wall portion may extend in the thickness direction of the substrate. This reduces the risk of preventing trapped air bubbles from escaping when degassing when the sealant is filled inside the frame.
  • Such a semiconductor device is highly reliable as it suppresses the deterioration of resistance.
  • FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment as viewed in the thickness direction of the substrate.
  • FIG. 2 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a schematic cross-sectional view taken along the YZ plane. In order to facilitate understanding, FIG. 2 omits some of the components shown in FIG. 1.
  • the thickness direction of the substrate is defined as the Z direction.
  • the semiconductor device 11a in the first embodiment includes a base plate 12, a frame body 13, a substrate 15 having a circuit pattern 16, four terminals 19a (main terminal 19a), 19b (main terminal 19b), 19c (main terminal 19c), and 19d (main terminal 19d), four terminals 29a (control terminal 29a), 29b (control terminal 29b), 29c (control terminal 29c), and 29d (control terminal 29d), and six semiconductor chips 21a, 21b, 21c, 21d, 21e, and 21f.
  • the base plate 12 is made of metal.
  • the base plate 12 is made of copper, for example.
  • the base plate 12 is a so-called heat sink, and is used to dissipate heat from the semiconductor chips 21a, 21b, 21c, 21d, 21e, and 21f.
  • the external shape of the base plate 12 is a rectangle whose long sides extend in the X direction and whose short sides extend in the Y direction, and the four corners are rounded.
  • the substrate 15 having the circuit pattern 16 is disposed on the base plate 12. Specifically, the substrate 15 is disposed on the first surface 12a located in the thickness direction of the base plate 12.
  • the substrate 15 is insulating. Examples of materials for the substrate 15 include Al2O3 , AlN , and Si3N4 .
  • the thickness direction of the base plate 12 and the thickness direction of the substrate 15 are both Z directions.
  • the outer shape of the substrate 15 is a rectangle with the long side extending in the X direction and the short side extending in the Y direction when viewed in the thickness direction of the substrate 15. The configuration of the circuit pattern 16 will be described in detail later.
  • the frame body 13 rises from the first surface 12a of the base plate 12 and is arranged to surround the substrate 15.
  • the frame body 13 includes a wall portion 13a (first wall portion 13a), a wall portion 13b (second wall portion 13b), a wall portion 13c (third wall portion 13c), and a wall portion 13d (fourth wall portion 13d).
  • the first wall portion 13a, the second wall portion 13b, the third wall portion 13c, and the fourth wall portion 13d surround the substrate 15.
  • the inner wall surfaces 27 of the first wall portion 13a, the second wall portion 13b, the third wall portion 13c, and the fourth wall portion 13d extend in the thickness direction of the substrate 15, i.e., in the Z direction.
  • the first wall portion 13a and the second wall portion 13b are arranged opposite each other in the Y direction.
  • the third wall portion 13c and the fourth wall portion 13d are arranged opposite each other in the X direction.
  • the frame 13 is made of, for example, an insulating resin.
  • the frame 13 is fixed to the base plate 12 by, for example, an adhesive.
  • the base plate 12 and the frame 13 form the case 20 included in the semiconductor device 11a.
  • the space 30 inside the case 20 is filled with a resin sealant 14.
  • Circuit pattern 16 is disposed on substrate 15.
  • Circuit pattern 16 is made of, for example, copper.
  • Circuit pattern 16 includes seven circuit boards 17a, 17b, 17c, 17d, 17e, 17f, and 17g. That is, circuit pattern 16 is composed of seven circuit boards 17a, 17b, 17c, 17d, 17e, 17f, and 17g provided on substrate 15.
  • Circuit board 17a is a strip extending in the X direction and is disposed in contact with first wall 13a.
  • Circuit board 17b is disposed closer to second wall 13b than circuit board 17a and includes a strip portion that is long in the X direction.
  • Circuit board 17b also has a portion that contacts first wall 13a.
  • Circuit board 17c is a strip that is long in the X direction and is disposed in contact with third wall 13c.
  • Circuit board 17e has a strip-shaped portion that is long in the X direction and has a portion that contacts third wall portion 13c.
  • Circuit board 17f includes a strip-shaped portion that is long in the X direction.
  • Circuit board 17f also has a portion that contacts second wall portion 13b.
  • Circuit board 17g is strip-shaped extending in the X direction and is disposed in contact with second wall portion 13b.
  • Circuit boards 17a, 17b, 17c, 17d, 17e, 17f, and 17g are disposed with a gap between each other.
  • the circuit board 17d includes a first portion 18a in a strip shape extending in the X direction, a second portion 18b in a strip shape also extending in the X direction, and a third portion 18c in a strip shape extending in the Y direction connecting the first portion 18a and the second portion 18b.
  • the first portion 18a and the second portion 18b are disposed at a distance in the Y direction.
  • the circuit board 17c is disposed between the first portion 18a and the circuit board 17b.
  • the circuit board 17e is disposed between the first portion 18a and the second portion 18b.
  • the third portion 18c is in contact with the fourth wall portion 13d.
  • Main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d are each plate-shaped and made of metal.
  • main terminal 19a is a P terminal
  • main terminal 19b and main terminal 19c are O terminals
  • main terminal 19d is an N terminal.
  • Main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d each have a curved belt-like shape.
  • main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d are each formed, for example, by bending a belt-shaped copper plate.
  • Main terminal 19a and main terminal 19d are attached to third wall portion 13c with a gap in the Y direction, and main terminal 19b and main terminal 19c are attached to fourth wall portion 13d with a gap in the Y direction.
  • Semiconductor device 11a ensures electrical connection with the outside by main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d.
  • Each of main terminals 19a, 19b, 19c, and 19d has a portion that is exposed from the inner wall surface 27 of the frame body 13 toward the space 30 inside the case 20. These portions are used to electrically connect the wires that serve as connection members.
  • the main terminal 19a includes a first region 31a attached to the third wall portion 13c and a second region 32a arranged inside the frame body 13. In this embodiment, the first region 31a is embedded in the third wall portion 13c.
  • the main terminal 19b includes a first region 31b attached to the fourth wall portion 13d and a second region 32b arranged inside the frame body 13. In this embodiment, the first region 31b is embedded in the fourth wall portion 13d.
  • the main terminal 19c includes a first region 31c attached to the fourth wall portion 13d and a second region 32c arranged inside the frame body 13. In this embodiment, the first region 31c is embedded in the fourth wall portion 13d.
  • the main terminal 19d includes a first region 31d attached to the third wall portion 13c and a second region 32d arranged inside the frame body 13. In this embodiment, the first region 31d is embedded in the third wall portion 13c.
  • the main terminals 19a, 19b, 19c, and 19d are each inserted into the frame body 13. That is, the main terminals 19a, 19b, 19c, and 19d are attached to the frame body 13 by insert molding.
  • Semiconductor chip 21a, semiconductor chip 21b, semiconductor chip 21c, semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f each contain SiC as a semiconductor layer.
  • Semiconductor chip 21a, semiconductor chip 21b, semiconductor chip 21c, semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f are each SiC transistor chips.
  • semiconductor chip 21a, semiconductor chip 21b, semiconductor chip 21c, semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f are each, for example, metal-oxide-semiconductor field effect transistors (MOSFETs).
  • MOSFETs metal-oxide-semiconductor field effect transistors
  • Semiconductor chip 21a, semiconductor chip 21b, and semiconductor chip 21c are each electrically connected to circuit board 17c by, for example, solder or the like.
  • Semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f are arranged on second portion 18b of circuit board 17d at intervals in the X direction.
  • Semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f are each electrically connected to circuit board 17d by, for example, solder or the like.
  • the control terminals 29a, 29b, 29c, and 29d are also plate-shaped and made of metal.
  • the control terminal 29a is a gate terminal
  • the control terminal 29b is a source sense terminal
  • the control terminal 29c is a gate terminal
  • the control terminal 29d is a source sense terminal.
  • the control terminals 29a, 29b, 29c, and 29d each have a curved belt-like shape.
  • the control terminals 29a, 29b, 29c, and 29d are each formed, for example, by bending a belt-shaped copper plate.
  • control terminals 29a and 29b are attached to the first wall portion 13a with a gap in the X direction
  • the control terminals 29c and 29d are attached to the second wall portion 13b with a gap in the X direction.
  • Semiconductor device 11a controls the operation of six semiconductor chips 21a, 21b, 21c, 21d, 21e, and 21f by control terminals 29a, 29b, 29c, and 29d.
  • Control terminals 29a, 29b, 29c, and 29d each have a portion exposed from inner wall surface 27 of frame 13 toward space 30 inside case 20. These portions are used to electrically connect the wires that serve as connection members.
  • Each of the control terminals 29a includes a first region 33a attached to the first wall portion 13a and a second region 34a disposed inside the frame body 13.
  • the control terminal 29b includes a first region attached to the first wall portion 13a and a second region disposed inside the frame body 13.
  • Each of the control terminals 29c and 29d also includes a first region attached to the second wall portion 13b and a second region disposed inside the frame body 13.
  • Each of the control terminals 29a, 29b, 29c, and 29d is inserted into the frame body 13. That is, the control terminals 29a, 29b, 29c, and 29d are attached to the frame body 13 by insert molding.
  • the gate pad of the semiconductor chip 21a and the circuit board 17b are electrically connected by a wire 22a.
  • the source pad of the semiconductor chip 21a and the circuit board 17a are electrically connected by a wire 23a.
  • the source pad of the semiconductor chip 21a and the first portion 18a of the circuit board 17d are electrically connected by a plurality of wires 24a.
  • the gate pad of the semiconductor chip 21b and the circuit board 17b are electrically connected by a wire 22b.
  • the source pad of the semiconductor chip 21b and the circuit board 17a are electrically connected by a wire 23b.
  • the source pad of the semiconductor chip 21b and the first portion 18a of the circuit board 17d are electrically connected by a plurality of wires 24b.
  • the gate pad of the semiconductor chip 21c and the circuit board 17b are electrically connected by a wire 22c.
  • the source pad of the semiconductor chip 21c and the circuit board 17a are electrically connected by a wire 23c.
  • the source pad of the semiconductor chip 21c and the first portion 18a of the circuit board 17d are electrically connected by a plurality of wires 24c.
  • the gate pad of the semiconductor chip 21d and the circuit board 17f are electrically connected by a wire 22d.
  • the source pad of the semiconductor chip 21d and the circuit board 17g are electrically connected by a wire 23d.
  • the source pad of the semiconductor chip 21d and the circuit board 17e are electrically connected by a plurality of wires 24d.
  • the gate pad of the semiconductor chip 21e and the circuit board 17f are electrically connected by a wire 22e.
  • the source pad of the semiconductor chip 21e and the circuit board 17g are electrically connected by a wire 23e.
  • the source pad of the semiconductor chip 21d and the circuit board 17e are electrically connected by a plurality of wires 24e.
  • the gate pad of the semiconductor chip 21f and the circuit board 17f are electrically connected by a wire 22f.
  • the source pad of the semiconductor chip 21f and the circuit board 17g are electrically connected by a wire 23f.
  • the source pad of the semiconductor chip 21f and the circuit board 17e are electrically connected by a plurality of wires 24f.
  • the distance D between the inner wall surface 27 of the wall portion 13a (first wall portion 13a) and the circuit pattern 16 is 500 ⁇ m or less.
  • the distance D is the distance in the Y direction.
  • the distance between the inner wall surface 27 of the first wall portion 13a and the circuit pattern 16 is 0 ⁇ m. In other words, the inner wall surface 27 of the first wall portion 13a and the circuit pattern 16 are in contact.
  • the second region 34a of the control terminal 29a is directly connected to the circuit pattern 16. Specifically, the second region 34a and the circuit board 17b of the circuit pattern 16 are directly connected by ultrasonic bonding. Similarly, the control terminals 29b, 29c, 29d, main terminals 19a, 19b, 19c, and 19d are each directly connected to the circuit pattern 16 by ultrasonic bonding.
  • the flow of current can be briefly explained as follows: When semiconductor chip 21a, semiconductor chip 21b, and semiconductor chip 21c are turned on by control via control terminals 29a, 29b, 29c, and 29d, the electrical connection between main terminal 19a and main terminal 19b is on, and the electrical connection between main terminal 19c and main terminal 19d is off, current flows from main terminal 19a to circuit board 17c of circuit pattern 16, flows to semiconductor chip 21a, semiconductor chip 21b, and semiconductor chip 21c which are in the on state, flows to wires 24a, 24b, and 24c, flows to first portion 18a of circuit board 17d of circuit pattern 16, third portion 18c of circuit board 17d of circuit pattern 16, and flows to main terminal 19b. At this time, no current flows through the second portion 18b of the circuit board 17d of the circuit pattern 16 on which the semiconductor chips 21d, 21e, and 21f are mounted, which are in the off state.
  • Figures 3, 4, and 5 are schematic cross-sectional views showing intermediate stages in the manufacturing process of the semiconductor device 11a.
  • the substrate 15 having the circuit pattern 16 and the base plate 12 are bonded with an adhesive (not shown).
  • the semiconductor chip 21a is bonded on the circuit pattern 16 with solder.
  • the drain pad of the semiconductor chip 21a and the circuit pattern 16 are electrically connected.
  • wire bonding is performed using a bond tool to electrically connect each member with a wire.
  • the frame body 13 to which the control terminal 29a and the like are attached by insert molding is bonded to the base plate 12 with an adhesive.
  • the second region 34a of the control terminal 29a is ultrasonically bonded to the circuit pattern 16. In this way, the control terminal 29a is directly connected to the circuit pattern 16. Then, as shown in Figure 2, the space 30 formed by the base plate 12 and the frame body 13 is filled with the sealant 14 and sealed. In this way, the semiconductor device 11a is manufactured.
  • the distance D between the inner wall surface 27 of the wall 13a, the wall 13b, the wall 13c, and the wall 13d and the circuit pattern 16 is 500 ⁇ m or less, and the second region 32a, the second region 32b, the second region 32c, the second region 32d, and the second region 34a of the control terminal 29a, the control terminal 29b, the control terminal 29c, and the control terminal 29d are directly connected to the circuit pattern 16, so that it is easy to simplify the device configuration and achieve miniaturization.
  • members such as wires connecting the control terminal 29a, the control terminal 29b, the control terminal 29c, and the control terminal 29d to the circuit pattern 16 are not required, and the inductance can be reduced while omitting wiring work. Therefore, with this semiconductor device 11a, it is easy to achieve miniaturization and reduce inductance.
  • the inner wall surface 27 of the wall portion 13a is in contact with the circuit pattern 16. Therefore, the inner wall surface 27 of the wall portion 13a and the circuit pattern 16 can be brought into close contact with each other, reducing the risk of resin containing air bubbles being disposed between the inner wall surface 27 of the wall portion 13a and the circuit pattern 16. This further reduces the decrease in resistance and further improves reliability.
  • the second region 34a and the circuit pattern 16 are connected by ultrasonic bonding. This type of connection makes it possible to more reliably connect the second region 34a and the circuit pattern 16 while ensuring electrical conductivity.
  • a base plate 12 is provided that is in contact with the substrate 15 and to which the frame body 13 is attached.
  • Such a base plate 12 is effectively used to fix the frame body 13 and is also effectively used to dissipate heat from the semiconductor chip 21a, etc.
  • a sealant 14 is provided that fills the space surrounded by walls 13a, 13b, 13c, and 13d. By providing such a sealant 14, it is possible to suppress a decrease in the resistance of semiconductor device 11a, and to improve reliability.
  • the terminals include control terminals 29a, 29b, 29c, and 29d that control the operation of semiconductor chip 21a, semiconductor chip 21b, semiconductor chip 21c, semiconductor chip 21d, semiconductor chip 21e, and semiconductor chip 21f. Therefore, it is possible to reduce the inductance at control terminals 29a, 29b, 29c, and 29d.
  • the terminals include main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d that electrically connect semiconductor device 11a to the outside. Therefore, it is possible to reduce the inductance in main terminal 19a, main terminal 19b, main terminal 19c, and main terminal 19d.
  • the outer wall surface of the substrate 15 is in contact with the inner wall surfaces 27 of the walls 13a, 13b, 13c, and 13d. Therefore, the outer wall surface of the substrate 15 can be fitted into the inner wall surfaces 27 of the walls 13a, 13b, 13c, and 13d, making it easy to attach the frame 13 to the substrate 15. In addition, the positioning of the substrate 15 relative to the frame 13 can be more reliably performed.
  • the first region 31a, the first region 31b, the first region 31c, and the first region 31d include portions inserted into the walls 13a, 13b, 13c, and 13d. Therefore, the main terminals 19a, 19b, 19c, 19d, the control terminals 29a, 29b, 29c, and 29d can be pre-fixed to the walls 13a, 13b, 13c, and 13d of the frame body 13, so that the main terminals 19a, 19b, 19c, 19d, the control terminals 29a, 29b, 29c, and 29d can be more reliably attached to the frame body 13.
  • the inner wall surfaces 27 of the walls 13a, 13b, 13c, and 13d extend in the thickness direction of the substrate 15. This reduces the risk that the trapped air bubbles will be prevented from escaping when degassing when the sealant 14 is filled inside the frame 13.
  • This semiconductor device 11a has high reliability by suppressing the decrease in resistance.
  • FIG. 6 is a schematic perspective view showing a part of a semiconductor device according to embodiment 2.
  • the semiconductor device in embodiment 2 basically has the same configuration as embodiment 1, and achieves the same effects. However, the semiconductor device in embodiment 2 has a different terminal configuration from embodiment 1.
  • the semiconductor device 11b of the second embodiment includes a plate-shaped terminal 41 electrically connected to the circuit pattern.
  • the terminal 41 includes a third region 43a attached to the wall 13a, a fourth region 44a disposed inside the frame body and directly connected to the circuit pattern, specifically, a circuit board 17b included in the circuit pattern, and a fifth region 45a disposed between the third region 43a and the fourth region 44a.
  • the inner wall surface of the wall 13a extends in the thickness direction of the substrate.
  • the distance between the inner wall surface of the wall 13a and the circuit pattern is 500 ⁇ m or less.
  • a through hole 42 penetrating the fifth region 45a in the thickness direction of the substrate is formed.
  • the distance between the inner wall surface 27 of the wall portion 13a and the circuit board 17b of the circuit pattern 16 is 500 ⁇ m or less, and the fourth region 44a of the terminal 41 is directly connected to the circuit board 17b of the circuit pattern 16, making it easy to simplify the device configuration and reduce its size.
  • a through hole 42 is formed in the fifth region 45a having a gap 46 between the circuit pattern 16 and the fifth region 45a, penetrating the substrate 15 in the thickness direction.
  • a gap 46 may be formed during ultrasonic bonding or the like during manufacturing based on a design that takes tolerances into account.
  • the air bubbles can escape through the through hole 42 formed in the fifth region 45a during degassing, and the air bubbles can be removed from the sealant 14. This prevents air bubbles from accumulating on the lower side of the terminal 41, and prevents a decrease in the resistance of the semiconductor device 11b. As a result, the reliability of this semiconductor device 11b can be improved.
  • At least one of the second region and the circuit pattern and the fourth region and the circuit pattern may be connected by welding, ultrasonic bonding, a conductive adhesive, or soldering. Such a connection can more reliably connect the second region and the circuit pattern while ensuring electrical conductivity.
  • At least one of the first region and the third region may include a portion that is inserted into the wall portion.
  • the terminal can be pre-fixed to the wall portion of the frame body, so that the terminal can be more securely attached to the frame body.
  • 11a, 11b semiconductor device 12 base plate, 12a first surface, 13 frame, 13a wall portion (first wall portion), 13b wall portion (second wall portion), 13c wall portion (third wall portion), 13d wall portion (fourth wall portion), 14 sealing material, 15 substrate, 16 circuit pattern, 17a, 17b, 17c, 17d, 17e, 17f, 17g circuit board, 18a first portion, 18b second portion, 18c third portion, 19a, 19b, 19c, 19d main terminal, 20 case, 21a, 21b, 21c, 21d, 21e, 21f Semiconductor chips, 22a, 22b, 22c, 22d, 22e, 22f, 23a, 23b, 23c, 23d, 23e, 23f, 24a, 24b, 24c, 24d, 24e, 24 Wires, 27 Inner wall surface, 29a, 29b, 29c, 29d Control terminals, 31a, 31b, 31c, 31d, 33a First region, 32a, 32b, 32c, 32d, 34a Second region

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Abstract

半導体装置は、回路パターンを有する基板と、回路パターン上に搭載され、回路パターンと電気的に接続される半導体チップと、壁部を含む枠体と、回路パターンと電気的に接続される板状の端子と、を備える。壁部は、基板を取り囲む。端子は、壁部に取り付けられる第１領域と、第１領域と連なって枠体の内側に配置される第２領域と、を含む。壁部の内壁面と回路パターンとの間の距離は、５００μｍ以下である。第２領域は、回路パターンに直接接続されている。

Description

半導体装置
　本開示は、半導体装置に関するものである。本出願は、２０２２年１０月７日出願の日本出願第２０２２－１６２３９０号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　金属パターンを有する基板と、ケースと、ケースに充填された樹脂と、金属パターンと電気的に接続された半導体素子とを含む半導体装置が開示されている（例えば、特許文献１参照）。特許文献１に開示の半導体装置において、ケースは、上方向に延びる壁部分と、壁部分につながり基板の中央方向に突出した突出部と、を有する。突出部は、突出部の先端につながり突出部の先端から離れるほどに基板との距離が近づく斜面である第１面と、第１面の下側につながり基板の上面に対して第１面よりは垂直に近い第２面と、を有する。第１面の直下に金属パターンがある。
特開２０２０－１４０２５号公報
　本開示に従った半導体装置は、回路パターンを有する基板と、回路パターン上に搭載され、回路パターンと電気的に接続される半導体チップと、壁部を含む枠体と、回路パターンと電気的に接続される板状の端子と、を備える。壁部は、基板を取り囲む。端子は、壁部に取り付けられる第１領域と、第１領域と連なって枠体の内側に配置される第２領域と、を含む。壁部の内壁面と回路パターンとの間の距離は、５００μｍ以下である。第２領域は、回路パターンに直接接続されている。
図１は、実施の形態１における半導体装置を基板の厚さ方向に見た概略平面図である。 図２は、図１に示す半導体装置の一部を示す概略断面図である。 図３は、半導体装置の製造工程の途中段階を示す概略断面図である。 図４は、半導体装置の製造工程の途中段階を示す概略断面図である。 図５は、半導体装置の製造工程の途中段階を示す概略断面図である。 図６は、実施の形態２に係る半導体装置の一部を示す概略斜視図である。
　［本開示が解決しようとする課題］
　昨今、半導体装置においては、小型化が求められることに加え、インダクタンスの低減が求められる。
　そこで、小型化を図ることが容易であり、インダクタンスの低減を図ることができる半導体装置を提供することを目的の１つとする。
　［本開示の効果］
　このような半導体装置によると、小型化を図ることが容易であり、インダクタンスの低減を図ることができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、
　（１）回路パターンを有する基板と、回路パターン上に搭載され、回路パターンと電気的に接続される半導体チップと、壁部を含む枠体と、回路パターンと電気的に接続される板状の端子と、を備える。壁部は、基板を取り囲む。端子は、壁部に取り付けられる第１領域と、第１領域と連なって枠体の内側に配置される第２領域と、を含む。壁部の内壁面と回路パターンとの間の距離は、５００μｍ以下である。第２領域は、回路パターンに直接接続されている。
　このような半導体装置によると、壁部の内壁面と回路パターンとの間の距離は５００μｍ以下であり、端子の第２領域は、回路パターンと直接接続されているため、装置構成を単純化して小型化を図ることが容易となる。また、端子と回路パターンとを接続するワイヤ等の部材が不要となり、配線作業を省略しながら、インダクタンスの低減を図ることができる。したがって、このような半導体装置によれば、小型化を図ることが容易であり、インダクタンスの低減を図ることができる。
　また、本開示に係る半導体装置は、
　（２）回路パターンを有する基板と、回路パターン上に搭載され、回路パターンと電気的に接続される半導体チップと、壁部を含む枠体と、回路パターンと電気的に接続される板状の端子と、を備える。壁部は、基板を取り囲む。端子は、壁部に取り付けられる第３領域と、枠体の内側に配置され、回路パターンに直接接続される第４領域と、第３領域と第４領域との間に配置される第５領域と、を含む。壁部の内壁面と回路パターンとの間の距離は、５００μｍ以下である。第５領域と回路パターンとの間には、隙間を有する。第５領域には、基板の厚さ方向に貫通する貫通孔が形成されている。
　このような半導体装置によると、壁部の内壁面と回路パターンとの間の距離は５００μｍ以下であり、端子の第４領域は、回路パターンと直接接続されているため、装置構成を単純化して小型化を図ることが容易となる。また、端子と回路パターンとを接続するワイヤ等の部材が不要となり、配線作業を省略しながら、インダクタンスの低減を図ることができる。したがって、このような半導体装置によれば、小型化を図ることが容易であり、インダクタンスの低減を図ることができる。また、このような半導体装置によると、回路パターンとの間に隙間を有する第５領域には、基板の厚さ方向に貫通する貫通孔が形成されている。そうすると、枠体の内部に封止材を充填した際に気泡を巻き込み、上記隙間に気泡があったとしても、脱泡時において第５領域に形成された貫通孔を通じて気泡が抜け出て、封止材中から気泡を取り除くことができる。したがって、端子の下部側に気泡が滞留することを抑制して、半導体装置の耐性の低下を抑制することができる。その結果、このような半導体装置は、信頼性の向上を図ることができる。
　なお、上記（１）または（２）において、壁部の内壁面と回路パターンとの間の距離については、気泡発生をより抑制する観点からすると、１００μｍ以下としてもよい。
　（３）上記（１）または（２）において、壁部の内壁面は、回路パターンと接触していてもよい。このようにすることにより、壁部の内壁面と回路パターンとを密着させて、壁部の内壁面と回路パターンとの間に気泡を巻き込んだ樹脂が配置されるおそれを低減することができる。したがって、耐性の低下をより抑制して、信頼性のさらなる向上を図ることができる。
　（４）上記（１）から（３）のいずれかにおいて、第２領域と回路パターンおよび第４領域と回路パターンのうちの少なくともいずれか１つは、溶接、超音波接合、導電性接合剤またははんだにより接続されていてもよい。このような接続によれば、より確実に導電性を確保しながら第２領域と回路パターンとを接続することができる。
　（５）上記（１）から（４）のいずれかにおいて、基板に接触するように設けられ、枠体が取り付けられるベース板をさらに備えてもよい。このようなベース板は、枠体の固定に有効に利用されると共に、半導体チップの放熱にも有効に利用される。
　（６）上記（１）から（５）のいずれかにおいて、壁部によって取り囲まれる空間に充填される封止材をさらに備えてもよい。このような封止材を備えることにより、半導体装置の耐性の低下を抑制することができ、信頼性の向上を図ることができる。
　（７）上記（１）から（６）のいずれかにおいて、端子は、半導体チップの動作を制御する制御端子を含んでもよい。このようにすることにより、制御端子におけるインダクタンスの低減を図ることができる。
　（８）上記（１）から（６）のいずれかにおいて、端子は、半導体装置と外部とを電気的に接続する主端子を含んでもよい。このようにすることにより、主端子におけるインダクタンスの低減を図ることができる。
　（９）上記（１）から（８）のいずれかにおいて、基板の外壁面と壁部の内壁面とは接触していてもよい。このようにすることにより、壁部の内壁面に基板の外壁面を嵌め込んで、基板への枠体の取り付けを容易に行うことができる。また、枠体に対する基板の位置決めをより確実に行うことができる。
　（１０）上記（１）から（９）のいずれかにおいて、第１領域および第３領域のうちの少なくともいずれか１つは、壁部にインサートされている部分を含んでもよい。このようにすることにより、枠体の壁部に端子を予め固定することができるため、より確実に枠体に端子を取り付けることができる。
　（１１）上記（１）から（１０）のいずれかにおいて、半導体チップは、ＳｉＣトランジスタチップを含んでもよい。このようにすることにより、このような半導体チップは、半導体層としてＳｉＣ（炭化ケイ素）を含むため、高速でスイッチングが可能である。したがって、電流経路の切り替えを前提とする本開示の半導体装置に好適である。
　（１２）上記（１）から（１１）のいずれかにおいて、壁部の内壁面は、基板の厚さ方向に延びていてもよい。このようにすることにより、枠体の内部に封止材を充填した際に、巻き込んだ気泡の脱泡時における離脱を阻害するおそれを低減することができる。このような半導体装置は、耐性の低下を抑制して信頼性の高いものとなる。
　［本開示の実施形態の詳細］
　次に、本開示の半導体装置の実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置について説明する。図１は、実施の形態１における半導体装置を基板の厚さ方向に見た概略平面図である。図２は、図１に示す半導体装置の一部を示す概略断面図である。図２は、Ｙ－Ｚ平面で切断した場合の概略断面図である。図２は、理解を容易にする観点から、図１に示す構成部材の一部を省略して図示している。なお、図１以下に示す図において、基板の厚さ方向をＺ方向とする。
　図１および図２を参照して、実施の形態１における半導体装置１１ａは、ベース板１２と、枠体１３と、回路パターン１６を有する基板１５と、４つの端子１９ａ（主端子１９ａ）、端子１９ｂ（主端子１９ｂ）、端子１９ｃ（主端子１９ｃ）、端子１９ｄ（主端子１９ｄ）と、４つの端子２９ａ（制御端子２９ａ）、端子２９ｂ（制御端子２９ｂ）、端子２９ｃ（制御端子２９ｃ）、端子２９ｄ（制御端子２９ｄ）と、６つの半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆと、を含む。
　ベース板１２は、金属製である。ベース板１２は、例えば銅製である。ベース板１２は、いわゆる放熱板であり、半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆの放熱に利用される。ベース板１２の外形形状は、厚さ方向（Ｚ方向）に見て、Ｘ方向に延びる辺を長辺とし、Ｙ方向に延びる辺を短辺とする長方形であって、４つの角が丸められている。
　回路パターン１６を有する基板１５は、ベース板１２上に配置される。具体的には、ベース板１２の厚さ方向に位置する第１の面１２ａ上に、基板１５が配置される。基板１５は、絶縁性である。基板１５の材質としては、例えばＡｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４が挙げられる。ベース板１２の厚さ方向および基板１５の厚さ方向は、共にＺ方向である。基板１５の外形形状は、基板１５の厚さ方向に見て、Ｘ方向に延びる辺を長辺とし、Ｙ方向に延びる辺を短辺とする長方形である。回路パターン１６の構成については、後に詳述する。
　枠体１３は、ベース板１２の第１の面１２ａから立ち上がり、基板１５を取り囲むように配置される。枠体１３は、壁部１３ａ（第１壁部１３ａ）と、壁部１３ｂ（第２壁部１３ｂ）と、壁部１３ｃ（第３壁部１３ｃ）と、壁部１３ｄ（第４壁部１３ｄ）と、を含む。第１壁部１３ａ、第２壁部１３ｂ、第３壁部１３ｃ、第４壁部１３ｄは、基板１５を取り囲む。第１壁部１３ａ、第２壁部１３ｂ、第３壁部１３ｃ、第４壁部１３ｄの内壁面２７は、基板１５の厚さ方向、すなわち、Ｚ方向に延びている。第１壁部１３ａと第２壁部１３ｂとは、Ｙ方向において対向して配置される。第３壁部１３ｃと第４壁部１３ｄとは、Ｘ方向において対向して配置される。枠体１３は、例えば絶縁性を有する樹脂製である。枠体１３は、例えば、接着剤によりベース板１２に固定される。ベース板１２および枠体１３によって、半導体装置１１ａに含まれるケース２０が構成される。ケース２０の内部の空間３０には、樹脂製の封止材１４が充填される。
　回路パターン１６は、基板１５上に配置される。回路パターン１６は、例えば銅製である。回路パターン１６は、７つの回路板１７ａ、回路板１７ｂ、回路板１７ｃ、回路板１７ｄ、回路板１７ｅ、回路板１７ｆ、回路板１７ｇを含む。すなわち、回路パターン１６は、基板１５上に設けられた７つの回路板１７ａ、回路板１７ｂ、回路板１７ｃ、回路板１７ｄ、回路板１７ｅ、回路板１７ｆ、回路板１７ｇから構成されている。回路板１７ａは、Ｘ方向に延びる帯状であり、第１壁部１３ａと接触して配置される。回路板１７ｂは、回路板１７ａよりも第２壁部１３ｂ側に配置され、Ｘ方向に長い帯状部分を含む。また、回路板１７ｂは、第１壁部１３ａと接触する部分を有する。回路板１７ｃは、Ｘ方向に長い帯状であって、第３壁部１３ｃと接触して配置される。回路板１７ｄの構成については、後述する。回路板１７ｅは、Ｘ方向に長い帯状の部分を有し、第３壁部１３ｃと接触する部分を有する。回路板１７ｆは、Ｘ方向に長い帯状部分を含む。また、回路板１７ｆは、第２壁部１３ｂと接触する部分を有する。回路板１７ｇは、Ｘ方向に延びる帯状であり、第２壁部１３ｂと接触して配置される。回路板１７ａ、回路板１７ｂ、回路板１７ｃ、回路板１７ｄ、回路板１７ｅ、回路板１７ｆ、回路板１７ｇはそれぞれ間隔をあけて配置される。
　回路板１７ｄは、Ｘ方向に延びる帯状の第１部分１８ａと、同じくＸ方向に延びる帯状の第２部分１８ｂと、Ｙ方向に延びる帯状であって、第１部分１８ａと第２部分１８ｂとを連結する第３部分１８ｃと、を含む。第１部分１８ａと第２部分１８ｂとは、Ｙ方向に間隔をあけて配置される。Ｙ方向において、第１部分１８ａと回路板１７ｂとの間に回路板１７ｃが配置される。Ｙ方向において、第１部分１８ａと第２部分１８ｂとの間に、回路板１７ｅが配置される。第３部分１８ｃは、第４壁部１３ｄと接触している。
　主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄはそれぞれ、板状であって、金属製である。本実施形態においては、主端子１９ａはＰ端子であり、主端子１９ｂおよび主端子１９ｃはＯ端子であり、主端子１９ｄはＮ端子である。主端子１９ａ、主端子１９ｂ、主端子１９ｃおよび主端子１９ｄは、それぞれ屈曲した帯状の形状を有する。本実施形態において、主端子１９ａ、主端子１９ｂ、主端子１９ｃおよび主端子１９ｄは、それぞれ例えば、帯状の銅板を折り曲げて形成される。主端子１９ａおよび主端子１９ｄは、Ｙ方向に間隔をあけて第３壁部１３ｃに取り付けられ、主端子１９ｂおよび主端子１９ｃは、Ｙ方向に間隔をあけて第４壁部１３ｄに取り付けられる。半導体装置１１ａは、主端子１９ａ、主端子１９ｂ、主端子１９ｃおよび主端子１９ｄによって外部との電気的な接続を確保する。なお、主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄはそれぞれ、枠体１３の内壁面２７からケース２０の内部の空間３０側に露出する部分を有する。この部分を利用して、接続部材としての各ワイヤが電気的に接続される。
　主端子１９ａは、第３壁部１３ｃに取り付けられる第１領域３１ａと、枠体１３の内側に配置される第２領域３２ａと、を含む。本実施形態においては、第１領域３１ａは、第３壁部１３ｃに埋め込まれている。主端子１９ｂは、第４壁部１３ｄに取り付けられる第１領域３１ｂと、枠体１３の内側に配置される第２領域３２ｂと、を含む。本実施形態においては、第１領域３１ｂは、第４壁部１３ｄに埋め込まれている。主端子１９ｃは、第４壁部１３ｄに取り付けられる第１領域３１ｃと、枠体１３の内側に配置される第２領域３２ｃと、を含む。本実施形態においては、第１領域３１ｃは、第４壁部１３ｄに埋め込まれている。主端子１９ｄは、第３壁部１３ｃに取り付けられる第１領域３１ｄと、枠体１３の内側に配置される第２領域３２ｄと、を含む。本実施形態においては、第１領域３１ｄは、第３壁部１３ｃに埋め込まれている。主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄはそれぞれ、枠体１３にインサートされている。すなわち、主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄは、インサート成形により、枠体１３に取り付けられている。
　半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆはそれぞれ、半導体層としてＳｉＣを含む。半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆはそれぞれ、ＳｉＣトランジスタチップである。本実施形態においては、半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆはそれぞれ、例えば金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃはそれぞれ、Ｘ方向に間隔をあけて回路板１７ｃ上に配置されている。半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃはそれぞれ、例えばはんだ等により回路板１７ｃに電気的に接続されている。半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆはそれぞれ、Ｘ方向に間隔をあけて回路板１７ｄの第２部分１８ｂ上に配置されている。半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆはそれぞれ、例えばはんだ等により回路板１７ｄに電気的に接続されている。
　制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄもそれぞれ、板状であって、金属製である。本実施形態においては、制御端子２９ａはゲート端子であり、制御端子２９ｂはソースセンス端子であり、制御端子２９ｃはゲート端子であり、制御端子２９ｄはソースセンス端子である。制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃおよび制御端子２９ｄは、それぞれ屈曲した帯状の形状を有する。本実施形態において、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃおよび制御端子２９ｄは、それぞれ例えば、帯状の銅板を折り曲げて形成される。制御端子２９ａおよび制御端子２９ｂは、Ｘ方向に間隔をあけて第１壁部１３ａに取り付けられ、制御端子２９ｃおよび制御端子２９ｄは、Ｘ方向に間隔をあけて第２壁部１３ｂに取り付けられる。半導体装置１１ａは、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃおよび制御端子２９ｄによって６つの半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆの動作を制御する。制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄはそれぞれ、枠体１３の内壁面２７からケース２０の内部の空間３０側に露出する部分を有する。この部分を利用して、接続部材としての各ワイヤが電気的に接続される。
　制御端子２９ａはそれぞれ、第１壁部１３ａに取り付けられる第１領域３３ａと、枠体１３の内側に配置される第２領域３４ａと、を含む。同様に、制御端子２９ｂは、第１壁部１３ａに取り付けられる第１領域と、枠体１３の内側に配置される第２領域と、を含む。制御端子２９ｃ、制御端子２９ｄについてもそれぞれ、第２壁部１３ｂに取り付けられる第１領域と、枠体１３の内側に配置される第２領域と、を含む。制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄはそれぞれ、枠体１３にインサートされている。すなわち、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄは、インサート成形により、枠体１３に取り付けられている。
　半導体チップ２１ａのゲートパッドと回路板１７ｂとは、ワイヤ２２ａによって電気的に接続されている。半導体チップ２１ａのソースパッドと回路板１７ａとは、ワイヤ２３ａによって電気的に接続されている。半導体チップ２１ａのソースパッドと回路板１７ｄの第１部分１８ａとは、複数のワイヤ２４ａによって電気的に接続されている。半導体チップ２１ｂのゲートパッドと回路板１７ｂとは、ワイヤ２２ｂによって電気的に接続されている。半導体チップ２１ｂのソースパッドと回路板１７ａとは、ワイヤ２３ｂによって電気的に接続されている。半導体チップ２１ｂのソースパッドと回路板１７ｄの第１部分１８ａとは、複数のワイヤ２４ｂによって電気的に接続されている。半導体チップ２１ｃのゲートパッドと回路板１７ｂとは、ワイヤ２２ｃによって電気的に接続されている。半導体チップ２１ｃのソースパッドと回路板１７ａとは、ワイヤ２３ｃによって電気的に接続されている。半導体チップ２１ｃのソースパッドと回路板１７ｄの第１部分１８ａとは、複数のワイヤ２４ｃによって電気的に接続されている。半導体チップ２１ｄのゲートパッドと回路板１７ｆとは、ワイヤ２２ｄによって電気的に接続されている。半導体チップ２１ｄのソースパッドと回路板１７ｇとは、ワイヤ２３ｄによって電気的に接続されている。半導体チップ２１ｄのソースパッドと回路板１７ｅとは、複数のワイヤ２４ｄによって電気的に接続されている。半導体チップ２１ｅのゲートパッドと回路板１７ｆとは、ワイヤ２２ｅによって電気的に接続されている。半導体チップ２１ｅのソースパッドと回路板１７ｇとは、ワイヤ２３ｅによって電気的に接続されている。半導体チップ２１ｄのソースパッドと回路板１７ｅとは、複数のワイヤ２４ｅによって電気的に接続されている。半導体チップ２１ｆのゲートパッドと回路板１７ｆとは、ワイヤ２２ｆによって電気的に接続されている。半導体チップ２１ｆのソースパッドと回路板１７ｇとは、ワイヤ２３ｆによって電気的に接続されている。半導体チップ２１ｆのソースパッドと回路板１７ｅとは、複数のワイヤ２４ｆによって電気的に接続されている。
　ここで、壁部１３ａ（第１壁部１３ａ）の内壁面２７と回路パターン１６との間の距離Ｄは、５００μｍ以下である。距離Ｄは、Ｙ方向の距離である。本実施形態においては、第１壁部１３ａの内壁面２７と回路パターン１６との間の距離は、０μｍである。すなわち、第１壁部１３ａの内壁面２７と回路パターン１６とは接触している。
　また、制御端子２９ａの第２領域３４ａは、回路パターン１６に直接接続されている。具体的には、第２領域３４ａと回路パターン１６の回路板１７ｂとは、超音波接合により直接接続されている。制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄ、主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄについても同様に、それぞれ回路パターン１６と超音波接合により直接接続されている。
　なお、電流の流れについて簡単に説明すると、以下の通りとなる。制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄによる制御により、半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃがオン状態となって、主端子１９ａと主端子１９ｂとの間の電気的な接続がオン状態であり主端子１９ｃと主端子１９ｄとの間の電気的な接続がオフ状態である時には、主端子１９ａから回路パターン１６の回路板１７ｃに流れ、オン状態の半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃに流れ、ワイヤ２４ａ、ワイヤ２４ｂ、ワイヤ２４ｃに流れ、回路パターン１６の回路板１７ｄの第１部分１８ａ、そして回路パターン１６の回路板１７ｄの第３部分１８ｃ、主端子１９ｂに電流が流れる。この時、オフ状態となっている半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆを搭載する回路パターン１６の回路板１７ｄの第２部分１８ｂには、電流が流れない。
　次に、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄによる制御により、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆがオン状態となって、主端子１９ｃと主端子１９ｄとの間の電気的な接続がオン状態であり主端子１９ａと主端子１９ｂとの間の電気的な接続がオフ状態である時には、主端子１９ｃから回路パターン１６の回路板１７ｄの第３部分１８ｃ、そして第２部分１８ｂに流れ、オン状態の半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆに流れ、ワイヤ２４ｄ、ワイヤ２４ｅ、ワイヤ２４ｆに流れ、回路パターン１６の回路板１７ｅ、そして主端子１９ｄに電流が流れる。この時、オフ状態となっている半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃを搭載する回路パターン１６の回路板１７ｄの第１部分１８ａには、電流が流れない。
　ここで、上記した半導体装置１１ａの製造方法について簡単に説明する。図３、図４および図５はそれぞれ、半導体装置１１ａの製造工程の途中段階を示す概略断面図である。まず、図３に示すように、回路パターン１６を有する基板１５とベース板１２とを接着剤（図示せず）により接着する。次に、図４に示すように、回路パターン１６上に半導体チップ２１ａをはんだにより接着する。この時、半導体チップ２１ａのドレインパッドと回路パターン１６とが電気的に接続される。その後、図５に示すように、ボンドツールを使用してワイヤボンディングを行い、各部材をワイヤにより電気的に接続する。その後、制御端子２９ａ等がインサート成形されて取り付けられた枠体１３をベース板１２に接着剤を用いて接着する。次に、制御端子２９ａの第２領域３４ａを回路パターン１６に超音波接合する。このようにして、制御端子２９ａを回路パターン１６に直接接続する。その後、図２に示すように、ベース板１２および枠体１３によって形成される空間３０に封止材１４を充填して封止する。このようにして、半導体装置１１ａは製造される。
　このような半導体装置１１ａによると、壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄの内壁面２７と回路パターン１６との間の距離Ｄは５００μｍ以下であり、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄの第２領域３２ａ、第２領域３２ｂ、第２領域３２ｃ、第２領域３２ｄ、第２領域３４ａは、回路パターン１６と直接接続されているため、装置構成を単純化して小型化を図ることが容易となる。また、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄと回路パターン１６とを接続するワイヤ等の部材が不要となり、配線作業を省略しながら、インダクタンスの低減を図ることができる。したがって、このような半導体装置１１ａによれば、小型化を図ることが容易であり、インダクタンスの低減を図ることができる。
　本実施形態においては、壁部１３ａの内壁面２７は、回路パターン１６と接触している。よって、壁部１３ａの内壁面２７と回路パターン１６とを密着させて、壁部１３ａの内壁面２７と回路パターン１６との間に気泡を巻き込んだ樹脂が配置されるおそれを低減することができる。したがって、耐性の低下をより抑制して、信頼性のさらなる向上を図ることができる。
　本実施形態においては、第２領域３４ａと回路パターン１６とは、超音波接合により接続されている。このような接続によれば、より確実に導電性を確保しながら第２領域３４ａと回路パターン１６とを接続することができる。
　本実施形態においては、基板１５に接触するように設けられ、枠体１３が取り付けられるベース板１２を備える。このようなベース板１２は、枠体１３の固定に有効に利用されると共に、半導体チップ２１ａ等の放熱にも有効に利用される。
　本実施形態においては、壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄによって取り囲まれる空間に充填される封止材１４を備える。このような封止材１４を備えることにより、半導体装置１１ａの耐性の低下を抑制することができ、信頼性の向上を図ることができる。
　本実施形態においては、端子は、半導体チップ２１ａ、半導体チップ２１ｂ、半導体チップ２１ｃ、半導体チップ２１ｄ、半導体チップ２１ｅ、半導体チップ２１ｆの動作を制御する制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄを含む。よって、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄにおけるインダクタンスの低減を図ることができる。
　本実施形態においては、端子は、半導体装置１１ａと外部とを電気的に接続する主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄを含む。よって、主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄにおけるインダクタンスの低減を図ることができる。
　本実施形態においては、基板１５の外壁面と壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄの内壁面２７とは接触している。よって、壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄの内壁面２７に基板１５の外壁面を嵌め込んで、基板１５への枠体１３の取り付けを容易に行うことができる。また、枠体１３に対する基板１５の位置決めをより確実に行うことができる。
　本実施形態においては、第１領域３１ａ、第１領域３１ｂ、第１領域３１ｃ、第１領域３１ｄは、壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄにインサートされている部分を含む。よって、枠体１３の壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄに主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄ、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄを予め固定することができるため、より確実に枠体１３に主端子１９ａ、主端子１９ｂ、主端子１９ｃ、主端子１９ｄ、制御端子２９ａ、制御端子２９ｂ、制御端子２９ｃ、制御端子２９ｄを取り付けることができる。
　本実施形態においては、壁部１３ａ、壁部１３ｂ、壁部１３ｃ、壁部１３ｄの内壁面２７は、基板１５の厚さ方向に延びている。よって、枠体１３の内部に封止材１４を充填した際に、巻き込んだ気泡の脱泡時における離脱を阻害するおそれを低減することができる。このような半導体装置１１ａは、耐性の低下を抑制して信頼性の高いものとなる。
　（実施の形態２）
　他の実施の形態である実施の形態２について説明する。図６は、実施の形態２に係る半導体装置の一部を示す概略斜視図である。実施の形態２における半導体装置は、基本的には実施の形態１の場合と同様の構成を有し、同様の効果を奏する。しかし、実施の形態２の半導体装置は、端子の構成が実施の形態１の場合とは異なっている。
　図６を参照して、実施の形態２の半導体装置１１ｂは、回路パターンと電気的に接続される板状の端子４１を備える。端子４１は、壁部１３ａに取り付けられる第３領域４３ａと、枠体の内側に配置され、回路パターン、具体的には回路パターンに含まれる回路板１７ｂに直接接続される第４領域４４ａと、第３領域４３ａと第４領域４４ａとの間に配置される第５領域４５ａと、を含む。壁部１３ａの内壁面は、基板の厚さ方向に延びている。壁部１３ａの内壁面と回路パターンとの間の距離は、５００μｍ以下である。第５領域４５ａと回路パターンの回路板１７ｂとの間には、隙間４６を有する。第５領域４５ａには、基板の厚さ方向に貫通する貫通孔４２が形成されている。
　このような半導体装置１１ｂによると、壁部１３ａの内壁面２７と回路パターン１６の回路板１７ｂとの間の距離は５００μｍ以下であり、端子４１の第４領域４４ａは、回路パターン１６の回路板１７ｂと直接接続されているため、装置構成を単純化して小型化を図ることが容易となる。また、端子４１と回路パターン１６の回路板１７ｂとを接続するワイヤ等の部材が不要となり、配線作業を省略しながら、インダクタンスの低減を図ることができる。したがって、このような半導体装置１１ｂによれば、小型化を図ることが容易であり、インダクタンスの低減を図ることができる。
　また、このような半導体装置１１ｂによると、回路パターン１６との間に隙間４６を有する第５領域４５ａには、基板１５の厚さ方向に貫通する貫通孔４２が形成されている。このような隙間４６は、公差を考慮した設計に基づく製造時において超音波接合時等に形成される場合がある。そうすると、枠体１３の内部に封止材１４を充填した際に気泡を巻き込み、上記隙間４６に気泡があったとしても、脱泡時において第５領域４５ａに形成された貫通孔４２を通じて気泡が抜け出て、封止材１４中から気泡を取り除くことができる。したがって、端子４１の下部側に気泡が滞留することを抑制して、半導体装置１１ｂの耐性の低下を抑制することができる。その結果、このような半導体装置１１ｂは、信頼性の向上を図ることができる。
　（他の実施の形態）
　なお、上記の実施の形態において、第２領域と回路パターンおよび第４領域と回路パターンのうちの少なくともいずれか１つは、溶接、超音波接合、導電性接合剤またははんだにより接続されていてもよい。このような接続によれば、より確実に導電性を確保しながら第２領域と回路パターンとを接続することができる。
　また、上記の実施の形態において、第１領域および第３領域のうちの少なくともいずれか１つは、壁部にインサートされている部分を含んでもよい。このようにすることにより、枠体の壁部に端子を予め固定することができるため、より確実に枠体に端子を取り付けることができる。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１ａ，１１ｂ　半導体装置、１２　ベース板、１２ａ　第１の面、１３　枠体、１３ａ　壁部（第１壁部）、１３ｂ　壁部（第２壁部）、１３ｃ　壁部（第３壁部）、１３ｄ　壁部（第４壁部）、１４　封止材、１５　基板、１６　回路パターン、１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ　回路板、１８ａ　第１部分、１８ｂ　第２部分、１８ｃ　第３部分、１９ａ，１９ｂ，１９ｃ，１９ｄ　主端子、２０　ケース、２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ　半導体チップ、２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４　ワイヤ、２７　内壁面、２９ａ，２９ｂ，２９ｃ，２９ｄ　制御端子、３１ａ，３１ｂ，３１ｃ，３１ｄ，３３ａ　第１領域、３２ａ，３２ｂ，３２ｃ，３２ｄ，３４ａ　第２領域、４１　端子、４２　貫通孔、４３ａ　第３領域、４４ａ　第４領域、４５ａ　第５領域、４６　隙間、Ｄ　距離。
 

Claims (12)

  1. 　回路パターンを有する基板と、
    　前記回路パターン上に搭載され、前記回路パターンと電気的に接続される半導体チップと、
    　壁部を含む枠体と、
    　前記回路パターンと電気的に接続される板状の端子と、を備え、
    　前記壁部は、前記基板を取り囲み、
    　前記端子は、
    　前記壁部に取り付けられる第１領域と、
    　前記枠体の内側に配置される第２領域と、を含み、
    　前記壁部の内壁面と前記回路パターンとの間の距離は、５００μｍ以下であり、
    　前記第２領域は、前記回路パターンに直接接続されている、半導体装置。
  2. 　回路パターンを有する基板と、
    　前記回路パターン上に搭載され、前記回路パターンと電気的に接続される半導体チップと、
    　壁部を含む枠体と、
    　前記回路パターンと電気的に接続される板状の端子と、を備え、
    　前記壁部は、前記基板を取り囲み、
    　前記端子は、
    　前記壁部に取り付けられる第３領域と、
    　前記枠体の内側に配置され、前記回路パターンに直接接続される第４領域と、
    　前記第３領域と前記第４領域との間に配置される第５領域と、を含み、
    　前記壁部の内壁面と前記回路パターンとの間の距離は、５００μｍ以下であり、
    　前記第５領域と前記回路パターンとの間には、隙間を有し、
    　前記第５領域には、前記基板の厚さ方向に貫通する貫通孔が形成されている、半導体装置。
  3. 　前記壁部の内壁面は、前記回路パターンと接触している、請求項１または請求項２に記載の半導体装置。
  4. 　前記第２領域と前記回路パターンおよび前記第４領域と前記回路パターンのうちの少なくともいずれか１つは、溶接、超音波接合、導電性接合剤またははんだにより接続されている、請求項１または請求項２に記載の半導体装置。
  5. 　前記基板に接触するように設けられ、前記枠体が取り付けられるベース板をさらに備える、請求項１または請求項２に記載の半導体装置。
  6. 　前記壁部によって取り囲まれる空間に充填される封止材をさらに備える、請求項１または請求項２に記載の半導体装置。
  7. 　前記端子は、前記半導体チップの動作を制御する制御端子を含む、請求項１または請求項２に記載の半導体装置。
  8. 　前記端子は、前記半導体装置と外部とを電気的に接続する主端子を含む、請求項１または請求項２に記載の半導体装置。
  9. 　前記基板の外壁面と前記壁部の内壁面とは接触している、請求項１または請求項２に記載の半導体装置。
  10. 　前記第１領域および前記第３領域のうちの少なくともいずれか１つは、前記壁部にインサートされている部分を含む、請求項１または請求項２に記載の半導体装置。
  11. 　前記半導体チップは、ＳｉＣトランジスタチップを含む、請求項１または請求項２に記載の半導体装置。
  12. 　前記壁部の内壁面は、前記基板の厚さ方向に延びている、請求項１または請求項２に記載の半導体装置。
     
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