WO2022147997A1 - 半导体标记制作方法及半导体标记 - Google Patents

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WO2022147997A1
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semiconductor
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单闯
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长鑫存储技术有限公司
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Definitions

  • the present disclosure relates to the technical field of semiconductors, and in particular, to a method for fabricating a semiconductor mark and a semiconductor mark.
  • DRAM Dynamic Random Access Memory
  • the present disclosure provides a method for manufacturing a semiconductor mark and a semiconductor mark, so as to improve the manufacturing efficiency of the semiconductor mark.
  • a method for fabricating a semiconductor mark comprising:
  • a semiconductor mark comprising a semiconductor mark obtained according to the above-mentioned method for fabricating a semiconductor mark.
  • the semiconductor mark manufacturing method of the present disclosure obtains a semiconductor mark with OPC-corrected circumferential edges by cutting and splicing the graphics whose circumferential edges have been corrected by OPC, that is, a circumferential edge can be formed after splicing a plurality of alignment segments.
  • the OPC-corrected semiconductor mark to the edge saves the time for OPC correction after forming the semiconductor mark, thereby improving the production efficiency of the semiconductor mark.
  • FIG. 1 is a schematic flowchart of a method for fabricating a semiconductor mark according to an exemplary embodiment
  • FIG. 2 is a schematic flow chart of a method for fabricating a semiconductor mark according to the first exemplary embodiment
  • FIG. 3 is a schematic flow chart of a method for fabricating a semiconductor mark according to a second exemplary embodiment
  • FIG. 4 is a schematic flow chart of a method for fabricating a semiconductor mark according to a third exemplary embodiment
  • FIG. 5 is a schematic flow chart of a method for fabricating a semiconductor mark according to a fourth exemplary embodiment
  • FIG. 6 is a schematic flow chart of a method for fabricating a semiconductor mark according to a fifth exemplary embodiment
  • FIG. 7 is a schematic flow chart of a method for fabricating a semiconductor mark according to a sixth exemplary embodiment
  • FIG. 8 is a schematic flow chart of a method for fabricating a semiconductor mark according to a seventh exemplary embodiment
  • FIG. 9 is a schematic flow chart of a method for fabricating a semiconductor mark according to an eighth exemplary embodiment.
  • FIG. 10 is a schematic flow chart of a method for fabricating a semiconductor mark according to a ninth exemplary embodiment
  • FIG. 11 is a schematic flow chart of a method for fabricating a semiconductor mark according to a tenth exemplary embodiment
  • FIG. 12 is a schematic flow chart of a method for fabricating a semiconductor mark according to an eleventh exemplary embodiment
  • FIG. 13 is a simplified schematic diagram of the flow structure of a method for fabricating a semiconductor mark according to an eleventh exemplary embodiment
  • FIG. 14 is a schematic flow chart of a method for fabricating a semiconductor mark according to a twelfth exemplary embodiment
  • Fig. 15 is a simplified schematic diagram of the flow structure of a method for fabricating a semiconductor mark according to the twelfth exemplary embodiment.
  • the first alignment segment 14. The second alignment segment; 20. The first semiconductor mark;
  • An embodiment of the present disclosure provides a method for fabricating a semiconductor mark. Please refer to FIG. 1 .
  • the method for fabricating a semiconductor mark includes:
  • the semiconductor mark manufacturing method of an embodiment of the present disclosure obtains a semiconductor mark with OPC-corrected circumferential edges by cutting and splicing the graphics 10 whose circumferential edges have been corrected by OPC, that is, after splicing multiple alignment segments In this way, a semiconductor mark whose circumferential edge is corrected by OPC can be formed, which saves the time for performing OPC correction after forming the semiconductor mark, thereby improving the manufacturing efficiency of the semiconductor mark.
  • the optical proximity correction Optical Proximity Correction, OPC
  • OPC optical Proximity Correction
  • the alignment segment includes an OPC-corrected raw edge 11 and an un-OPC-corrected trimmed edge 12; wherein the respective trimmed edges 12 of the multiple alignment segments are spliced to form a semiconductor mark. That is, the alignment segment to be spliced is spliced according to the corresponding trimming edge 12, and the original edge 11 corrected by OPC surrounds the circumferential edge of the semiconductor mark, so the final formed semiconductor mark is a semiconductor mark whose circumferential edge has been corrected by OPC. .
  • the plurality of alignment segments include: a first alignment segment 13 including a trimming edge 12 ; a second alignment segment 14 including a trimming edge 12 , the first alignment segment 13 and the second alignment segment 14 are butted to form the first semiconductor mark 20; wherein, the first alignment segment 13 and the second alignment segment 14 are obtained by cutting opposite sides of the pattern 10, namely The corresponding two corners of the obtained first alignment segment 13 and the second alignment segment 14 are OPC corrected.
  • the first alignment segment 13 and the second alignment segment 14 may be formed by cutting two opposite corners of the pattern 10 . That is, the opposite sides of the cutting pattern 10 include the upper and lower sides, the left and right sides, or two opposite corners of the cutting pattern 10 .
  • a method of fabricating a semiconductor mark includes:
  • a figure 10 with a circumferential edge corrected by OPC is provided;
  • a first semiconductor mark 20 is formed by abutting the trimmed edge 12 of the first alignment segment 13 with the trimmed edge 12 of the second alignment segment 14 .
  • a method of fabricating a semiconductor mark includes:
  • a figure 10 with a circumferential edge corrected by OPC is provided;
  • the first semiconductor mark 20 is formed by abutting the trimmed edge 12 of the first alignment segment 13 with the trimmed edge 12 of the second alignment segment 14 .
  • the first alignment segment 13 and the second alignment segment 14 may be paired with each other.
  • the middle section of the alignment section 14 is cut off and then spliced, that is, the first alignment section 13 and the second alignment section 14 are shortened, so that the spliced semiconductor mark is shorter than the first semiconductor mark 20 .
  • the method for fabricating the semiconductor mark further includes: cutting the first semiconductor mark 20 into a first segment 21 , a second segment 22 and a third segment 23 in sequence; and connecting the first segment 21 and the third segment 23 to form the second semiconductor mark 30 . That is, by removing the middle portion of the first semiconductor mark 20 , a second semiconductor mark 30 that is shorter than the first semiconductor mark 20 can be obtained.
  • a method of fabricating a semiconductor mark includes:
  • a first semiconductor mark 20 whose circumferential edge is corrected by OPC is formed
  • the first semiconductor mark 20 is cut into three sections to obtain a first section 21 , a second section 22 and a third section 23 ;
  • the trimming edge 12 of the first segment 21 and the trimming edge 12 of the third segment 23 are abutted to form the second semiconductor mark 30 , that is, the second segment 22 is removed.
  • a method of fabricating a semiconductor mark includes:
  • a first semiconductor mark 20 whose circumferential edge is corrected by OPC is formed
  • the first semiconductor mark 20 is cut into three sections to obtain a first section 21 , a second section 22 and a third section 23 ;
  • the trimmed edge 12 of the first segment 21 and the trimmed edge 12 of the third segment 23 are abutted to form the second semiconductor mark 30 , that is, the second segment 22 is removed.
  • the first semiconductor mark 20 in FIG. 3 is obtained by the method for manufacturing a semiconductor mark in FIG. 2
  • the first semiconductor mark 20 in FIG. 6 is obtained by the method for manufacturing a semiconductor mark in FIG. 5 .
  • the method for fabricating the semiconductor mark further includes: cutting the first semiconductor mark 20 into a first segment 24 and a second segment 25 ; and making the first segment 24 and the second segment 25 opposite and spaced to form a first filling region 1; filling a first compensation pattern segment in the first filling region 1 to form a third semiconductor mark 40; wherein the first compensation pattern segment is modified by OPC before filling, or the first compensation pattern segment is A compensation graphic segment is OPC corrected after filling. That is, by cutting the first semiconductor mark 20 from the middle to perform the lengthening process, a third semiconductor mark 40 longer than the first semiconductor mark 20 is obtained.
  • first compensation graphic segment is supplemented between the first segment 24 and the second segment 25, so when performing OPC correction on it, only the straight edge correction is performed, and the corner correction is not required, and the entire correction is difficult. lower, so the correction efficiency will be relatively high.
  • a method of fabricating a semiconductor mark includes:
  • a first semiconductor mark 20 whose circumferential edge is corrected by OPC is formed
  • the first semiconductor mark 20 is cut into two sections to obtain the first section 24 and the second section 25 , and the cutting edge 12 of the first section 24 and the cutting edge 12 of the second section 25 are cut After the edge 12 is pulled apart, a first filling area 1 is formed between the two;
  • a third semiconductor mark 40 is obtained.
  • a method of fabricating a semiconductor mark includes:
  • a first semiconductor mark 20 whose circumferential edge is corrected by OPC is formed
  • the first semiconductor mark 20 is cut into two sections to obtain the first section 24 and the second section 25 , and the cutting edge 12 of the first section 24 and the cutting edge 12 of the second section 25 are cut After the edge 12 is pulled apart, a first filling area 1 is formed between the two;
  • a third semiconductor mark 40 is obtained.
  • first semiconductor mark 20 in FIG. 4 is obtained by the method of manufacturing a semiconductor mark in FIG. 2
  • first semiconductor mark 20 in FIG. 7 is obtained by the method of manufacturing a semiconductor mark in FIG. 5 .
  • the plurality of independent alignment segments include: a first alignment segment 131 that includes a trim edge 12; a second alignment segment 141 that includes a trim edge 12; the first alignment segment 131 and the second alignment segment 141 are arranged opposite and spaced to form a second filling region 2; the second compensation pattern segment is filled in the second filling region 2 to form a fourth semiconductor mark 50; wherein the pattern 10 is cut from the middle to obtain the first alignment segment 131 and the second alignment segment 141, the second compensation pattern segment is modified by OPC before filling, or the second compensation pattern segment is OPC after filling Correction. That is, by cutting the pattern 10 from the middle to perform lengthening processing, a fourth semiconductor mark 50 that is longer than the pattern 10 is obtained.
  • a method of fabricating a semiconductor mark includes:
  • the graphic 10 is cut into two sections to obtain the first alignment section 131 and the second alignment section 141 , and the cut edge 12 of the first alignment section 131 and the second pair of After the cutting edge 12 of the quasi-section 141 is pulled apart, a second filling area 2 is formed between the two;
  • a fourth semiconductor mark 50 is obtained after filling the second filling region 2 with the second compensation pattern segment.
  • the pattern 10 can be cut into left and right sections, and then a semiconductor mark can be obtained according to the above manufacturing method.
  • the plurality of independent alignment segments include: a first alignment segment 16 comprising two trimmed edges 12; a second alignment segment 17 comprising two a third alignment segment 18, the third alignment segment 18 includes two trimming edges 12; a fourth alignment segment 19, the fourth alignment segment 19 includes two trimming edges 12; the first alignment The segment 16 , the second alignment segment 17 , the third alignment segment 18 , and the fourth alignment segment 19 abut to form a fifth semiconductor mark 60 , the area of which is smaller than that of the pattern 10 .
  • the first alignment segment 16 , the second alignment segment 17 , the third alignment segment 18 and the fourth alignment segment 19 are obtained by trimming four diagonal corners of the pattern 10 . That is, the middle part of the pattern 10 is removed, so that a relatively small fifth semiconductor mark 60 is obtained by splicing four diagonal segments of the pattern 10 .
  • a method of fabricating a semiconductor mark includes:
  • first alignment segment 16 As shown in FIG. 9( b ), four corner segments of the pattern 10 are cut to obtain a first alignment segment 16 , a second alignment segment 17 , a third alignment segment 18 and a fourth alignment segment 19 ;
  • one trimming edge 12 of the first alignment segment 16 is abutted with one trimming edge 12 of the second alignment segment 17 , and the other trimming edge 12 of the first alignment segment 16 is aligned with the first trimming edge 12 of the second alignment segment 17 .
  • One trimming edge 12 of the three alignment segments 18 abuts, another trimming edge 12 of the second alignment segment 17 abuts one trimming edge 12 of the fourth alignment segment 19, and another trimming edge 12 of the third alignment segment 18 is trimmed
  • the edge 12 abuts the other trimmed edge 12 of the fourth alignment segment 19 to form the fifth semiconductor mark 60 .
  • the graphic 10 is cut into four parts along two perpendicular directions, and then the second cut is performed respectively to obtain the first alignment segment 16 , the second alignment segment 17 , the third alignment segment 18 and the fourth alignment segment 18 .
  • Align segment 19 That is, the graphic 10 is first cut into four parts, and then the cut out four parts are cut small to obtain relatively small first alignment segment 16 , second alignment segment 17 , third alignment segment 18 and fourth alignment segment 18 . Align segment 19.
  • a method of fabricating a semiconductor mark includes:
  • the graphic 10 with the circumferential edge corrected by OPC is provided;
  • the graphic 10 is cut into four parts to obtain the first alignment segment 161 , the second alignment segment 171 , the third alignment segment 181 and the fourth alignment segment 191 ;
  • the first alignment segment 161 , the second alignment segment 171 , the third alignment segment 181 and the fourth alignment segment 191 are cut out respectively to obtain the first alignment segment 16 , the first alignment segment 181 and the fourth alignment segment 191 .
  • one trimming edge 12 of the first alignment segment 16 is abutted with one trimming edge 12 of the second alignment segment 17 , and the other trimming edge 12 of the first alignment segment 16 is aligned with the first trimming edge 12 of the second alignment segment 17
  • One trimming edge 12 of the three alignment segments 18 abuts, another trimming edge 12 of the second alignment segment 17 abuts one trimming edge 12 of the fourth alignment segment 19, and another trimming edge 12 of the third alignment segment 18 is trimmed
  • the edge 12 abuts the other trimmed edge 12 of the fourth alignment segment 19 to form the fifth semiconductor mark 60 .
  • the plurality of independent alignment segments include: a first alignment segment 161 comprising two trimmed edges 12; a second alignment segment 171 comprising two a third alignment segment 181, the third alignment segment 181 includes two trimming edges 12; a fourth alignment segment 191, the fourth alignment segment 191 includes two trimming edges 12; align the first The segment 161 , the second alignment segment 171 , the third alignment segment 181 and the fourth alignment segment 191 are oppositely and spaced apart to form a third filling region 3 ; the third compensation pattern segment is filled in the third filling region 3 , to form the sixth semiconductor mark 70; wherein the pattern 10 is cut in two perpendicular directions to obtain the first alignment segment 161, the second alignment segment 171, the third alignment segment 181 and the fourth alignment segment 191 , the third compensation graphic segment is OPC corrected before filling, or the third compensation graphic segment is OPC corrected after filling. That is, by cutting the pattern 10 into four parts, and filling the middle of the third compensation pattern, a sixth semiconductor mark 70 with a larger area is obtained.
  • a method of fabricating a semiconductor mark includes:
  • the graphic 10 is cut into four parts to obtain the first alignment segment 161 , the second alignment segment 171 , the third alignment segment 181 and the fourth alignment segment 191 , and the One trimming edge 12 of an alignment segment 161 is opposite to and spaced apart from one trimming edge 12 of the second alignment segment 171 , and the other trimming edge 12 of the first alignment segment 161 and one trimming edge of the third alignment segment 181 12 are arranged opposite and spaced apart, the other cutting edge 12 of the second alignment segment 171 is opposite to and spaced apart from one cutting edge 12 of the fourth alignment segment 191, and the other cutting edge 12 of the third alignment segment 181 is opposite to the fourth
  • the other trimmed edge 12 of the alignment segment 191 is opposite and spaced apart, ie, a third alignment segment is formed between the first alignment segment 161 , the second alignment segment 171 , the third alignment segment 181 and the fourth alignment segment 191 . fill area 3;
  • the semiconductor marks obtained in FIG. 2 to FIG. 11 may be overlay accurate measurement marks (overlay, OVL marks).
  • the plurality of independent alignment segments include: a first alignment segment 101, the first alignment segment 101 includes two trimmed edges 12, the first alignment segment 101 is L-shaped; the second alignment segment 102, the second alignment segment 102 includes two trimming edges 12, the second alignment segment 102 is linear; the third alignment segment 103, the third alignment segment 103 includes two trimming edges 12, the third alignment segment 103 is linear; the second alignment segment 102 is abutted with the first alignment segment 101, and the third alignment segment 103 is butted with the first alignment segment 101 to form the seventh semiconductor mark 80, that is, by cutting out After an L-shaped first alignment segment 101 is formed, the first alignment segment 101 forms an alignment standard when the second alignment segment 102 and the third alignment segment 103 are docked, so that the docking efficiency can be improved.
  • the length of the second alignment segment 102 is equal to the length of one trimming edge 12 of the first alignment segment 101
  • the length of the third alignment segment 103 is equal to the length of the other trimming edge 12 of the first alignment segment 101 , that is, after the seventh semiconductor mark 80 is formed, parts of the second alignment segment 102 and the third alignment segment 103 overlap.
  • a method of fabricating a semiconductor mark includes:
  • a graphic 10 with one or more circumferential edges corrected by OPC is provided;
  • a first alignment segment 101, a second alignment segment 102 and a third alignment segment 103 are cut out around one or more graphics 10;
  • one trimming edge 12 of the first alignment segment 101 is abutted with one trimming edge 12 of the second alignment segment 102 , and the other trimming edge 12 of the first alignment segment 101 is aligned with the first trimming edge 12 of the second alignment segment 102 .
  • One trimmed edge 12 of the three alignment segments 103 abuts to form the seventh semiconductor mark 80 , wherein the second alignment segment 102 and the third alignment segment 103 overlap at the corners of the first alignment segment 101 .
  • both sides of the figure 10 are cut out, thereby forming an L-shaped first alignment section 101 .
  • the third side portion of the pattern 10 is cut out, thereby forming a second alignment segment 102 in a straight line.
  • the fourth side portion of the pattern 10 is cut out, thereby forming a straight third alignment segment 103 .
  • the length of the second alignment segment 102 is equal to the length of one trimming edge 12 of the first alignment segment 101
  • the length of the third alignment segment 103 is equal to the length of the other trimming edge 12 of the first alignment segment 101 .
  • the first alignment segment 101 , the second alignment segment 102 and the third alignment segment 103 are obtained by cutting at least two graphics 10 .
  • they may be trimmed twice, that is, the middle segment may be removed, or the middle segment may be cut from the middle It is not limited here and can be adjusted according to actual needs.
  • the length of the second alignment segment 102 is equal to the length of one trimming edge 12 of the first alignment segment 101
  • the length of the third alignment segment 103 is equal to the length of the other trimming edge 12 of the first alignment segment 101
  • a method of fabricating a semiconductor mark includes:
  • a graphic 10 with one or more circumferential edges corrected by OPC is provided;
  • a first alignment segment 101 , a second alignment segment 102 and a third alignment segment 103 are cut out around one or more graphics 10 ;
  • one trimming edge 12 of the first alignment segment 101 is abutted with one trimming edge 12 of the second alignment segment 102 , and the other trimming edge 12 of the first alignment segment 101 is aligned with the first trimming edge 12 of the second alignment segment 102 .
  • One of the trimmed edges 12 of the three alignment segments 103 abuts to form the seventh semiconductor mark 80, wherein the second alignment segment 102 and the third alignment segment 103 just abut at the corners of the first alignment segment 101, not There is overlap.
  • both sides of the figure 10 are cut out, thereby forming an L-shaped first alignment section 101 .
  • the third side portion of the pattern 10 is trimmed, thereby forming a second alignment segment 102 in a linear shape.
  • the fourth side portion of the pattern 10 is cut out, thereby forming a straight third alignment segment 103 .
  • the length of the second alignment segment 102 is equal to the length of one trimming edge 12 of the first alignment segment 101
  • the length of the third alignment segment 103 is equal to the length of the other trimming edge 12 of the first alignment segment 101 .
  • the first alignment segment 101 , the second alignment segment 102 and the third alignment segment 103 are obtained by cutting at least two graphics 10 .
  • they may be trimmed twice, that is, the middle segment may be removed, or the middle segment may be cut from the middle It is not limited here and can be adjusted according to actual needs.
  • first alignment segment 101 and the second alignment segment 102 are obtained by clipping from the same graphic 10
  • the third alignment segment 103 is obtained by cropping from another graphic 10 , that is, directly cropped from the graphic 10 .
  • the first alignment segment 101 , the second alignment segment 102 and the third alignment segment 103 respectively having two trimming edges 12 can be obtained.
  • the first alignment segment 101, the second alignment segment 102 and the third alignment segment 103 are all obtained by cutting out the same graphic 10, and the first alignment segment 101 and the second alignment segment 102 are obtained by cutting Afterwards, OPC correction is performed on the remaining graphics 10 to cut out the third alignment segment 103 .
  • the first alignment segment 101 , the second alignment segment 102 and the third alignment segment 103 are obtained by cropping from one graphic 10
  • the first alignment segment 101 and the second alignment segment 102 may be obtained by cropping first, and then continue During cropping, OPC correction needs to be performed on the cropped graphic 10 to ensure that one of its corners is corrected by OPC, so that the third alignment segment 103 obtained by cropping also includes only two cropping edges 12 .
  • the first alignment segment 101, the second alignment segment 102 and the third alignment segment 103 are all obtained by cutting out the same graphic 10, and the first alignment segment 101 and the second alignment segment 102 are obtained by cutting Afterwards, the remaining graphics 10 are trimmed to obtain a trimmed segment, and OPC correction is performed on the trimmed segment to obtain a third alignment segment 103 . That is, when the first alignment segment 101, the second alignment segment 102, and the third alignment segment 103 are obtained by cutting out one graphic 10, the first alignment segment 101 and the second alignment segment 102 can be obtained by cropping first. Then continue to cut to obtain a cut segment with three cut edges 12 , and perform OPC correction on its corners, thereby obtaining a third alignment segment 103 including only two cut edges 12 .
  • the length of the specific semiconductor mark needs to be considered, of course in some cases It can be done by adding a compensation graphic segment.
  • the semiconductor marks obtained in FIGS. 12 to 15 may be dicing marks.
  • An embodiment of the present disclosure also provides a semiconductor mark, including a semiconductor mark obtained according to the above-mentioned method for fabricating a semiconductor mark.
  • the semiconductor marker in this embodiment can be obtained according to the above-mentioned manufacturing method of the semiconductor marker according to the size requirements.

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Abstract

本公开涉及半导体技术领域，提出了一种半导体标记制作方法及半导体标记。半导体标记制作方法包括：提供周向边缘经OPC修正后的图形；在图形上裁剪出多个独立的对准段；拼接多个对准段，以形成周向边缘经OPC修正的半导体标记。通过对周向边缘经OPC修正后的图形进行裁剪后拼接，以此获得周向边缘经OPC修正的半导体标记，即可以在多个对准段拼接后即可形成周向边缘经OPC修正的半导体标记，省去了形成半导体标记后再进行OPC修正的时间，以此提高半导体标记的制作效率。

Description

半导体标记制作方法及半导体标记
交叉引用
本公开要求于2021年01月07日提交的申请号为202110016542.8、名称为“半导体标记制作方法及半导体标记”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体标记制作方法及半导体标记。
背景技术
在半导体制作过程中，尤其是DRAM(Dynamic Random Access Memory)的制作过程中，需要利用半导体标记辅助实现半导体结构与机台的对准等。相关技术中针对半导体标记的制作没有较为统一的方式，且整体制作效率较低。
发明内容
本公开提供一种半导体标记制作方法及半导体标记，以提高半导体标记的制作效率。
根据本公开的第一个方面，提供了一种半导体标记制作方法，包括：
提供周向边缘经OPC修正后的图形；
在图形上裁剪出多个独立的对准段；
拼接多个对准段，以形成周向边缘经OPC修正的半导体标记。
根据本公开的第二个方面，提供了一种半导体标记，包括根据上述的半导体标记制作方法获得的半导体标记。
本公开的半导体标记制作方法通过对周向边缘经OPC修正后的图形进行裁剪后拼接，以此获得周向边缘经OPC修正的半导体标记，即可以在多个对准段拼接后即可形成周向边缘经OPC修正的半导体标记，省去了形成半导体标记后再进行OPC修正的时间，以此提高半导体标记的制作效率。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特 征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体标记制作方法的流程示意图；
图2是根据第一个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图3是根据第二个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图4是根据第三个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图5是根据第四个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图6是根据第五个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图7是根据第六个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图8是根据第七个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图9是根据第八个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图10是根据第九个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图11是根据第十个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图12是根据第十一个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图13是根据第十一个示例性实施方式示出的一种半导体标记制作方法的流程结构简易示意图；
图14是根据第十二个示例性实施方式示出的一种半导体标记制作方法的流程结构示意图；
图15是根据第十二个示例性实施方式示出的一种半导体标记制作方法的流程结构简 易示意图。
附图标记说明如下：
10、图形；11、原始边缘；12、裁剪边缘；
13、第一对准段；14、第二对准段；20、第一半导体标记；
21、第一段；22、第二段；23、第三段；30、第二半导体标记；
24、第一段；25、第二段；1、第一填充区域；40、第三半导体标记；
131、第一对准段；141、第二对准段；2、第二填充区域；50、第四半导体标记；
16、第一对准段；17、第二对准段；18、第三对准段；19、第四对准段；60、第五半导体标记；
161、第一对准段；171、第二对准段；181、第三对准段；191、第四对准段；3、第三填充区域；70、第六半导体标记；
101、第一对准段；102、第二对准段；103、第三对准段；80、第七半导体标记。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本公开的一个实施例提供了一种半导体标记制作方法，请参考图1，半导体标记制作方法包括：
S101，提供周向边缘经OPC修正后的图形10；
S103，在图形10上裁剪出多个独立的对准段；
S105，拼接多个对准段，以形成周向边缘经OPC修正的半导体标记。
本公开一个实施例的半导体标记制作方法通过对周向边缘经OPC修正后的图形10进 行裁剪后拼接，以此获得周向边缘经OPC修正的半导体标记，即可以在多个对准段拼接后即可形成周向边缘经OPC修正的半导体标记，省去了形成半导体标记后再进行OPC修正的时间，以此提高半导体标记的制作效率。
需要说明的是，光学邻近修正(Optical Proximity Correction，OPC)技术就是通过对图形做系统的改变，补偿图形的扭曲和偏移，使在晶片衬底上最终形成的曝光图形达到电路图形的设计要求。而本实施例中，通过选用经OPC修正后的图形10再对其进行裁剪，即裁剪出的至少部分的对准段经OPC修正，因此将多个对准段拼接后可以形成周向边缘经OPC修正的半导体标记。
在一个实施例中，对准段包括经OPC修正的原始边缘11和未经OPC修正的裁剪边缘12；其中，多个对准段的相应的裁剪边缘12相拼接以形成半导体标记。即待拼接的对准段按照相应的裁剪边缘12进行拼接，而经OPC修正的原始边缘11围成了半导体标记的周向边缘，因此最终形成的半导体标记是周向边缘经OPC修正的半导体标记。
在一个实施例中，多个对准段包括：第一对准段13，第一对准段13包括一个裁剪边缘12；第二对准段14，第二对准段14包括一个裁剪边缘12，第一对准段13与第二对准段14相对接以形成第一半导体标记20；其中，第一对准段13和第二对准段14通过裁剪图形10相对的两侧获得，即获得的第一对准段13和第二对准段14的相应的两个拐角处均是经OPC修正过的。
可选地，第一对准段13和第二对准段14可以通过裁剪图形10相对的两个对角形成。即裁剪图形10相对的两侧包括裁剪图形10的上下两侧，左右两侧，或者是相对的两个拐角。
在一些实施例中，如图2所示，半导体标记制作方法包括：
如图2(a)所示，提供一周向边缘经OPC修正后的图形10；
如图2(b)所示，剪切图形10上下两侧，以得到第一对准段13与第二对准段14；
如图2(c)所示，将第一对准段13的裁剪边缘12与第二对准段14的裁剪边缘12相对接形成第一半导体标记20。
在一些实施例中，如图5所示，半导体标记制作方法包括：
如图5(a)所示，提供一周向边缘经OPC修正后的图形10；
如图5(b)所示，剪切图形10左右两侧，以得到第一对准段13与第二对准段14；
如图5(c)所示，将第一对准段13的裁剪边缘12与第二对准段14的裁剪边缘12相对接形成第一半导体标记20。
在一些实施例中，在得到图2(b)或者如图5(b)所示的第一对准段13与第二对准段14后，可以将第一对准段13与第二对准段14的中间段切除后进行拼接，即将第一对准段13与第二对准段14剪短，以此拼接出来的半导体标记要比第一半导体标记20短。
在一个实施例中，形成第一半导体标记20后，半导体标记制作方法还包括：将第一半导体标记20依次裁剪为第一段21、第二段22以及第三段23；对接第一段21和第三段23，以形成第二半导体标记30。即通过将第一半导体标记20的中间部分去除，可以得到一个比第一半导体标记20短的第二半导体标记30。
在一些实施例中，如图3所示，半导体标记制作方法包括：
如图3(a)所示，形成一周向边缘经OPC修正后的第一半导体标记20；
如图3(b)所示，将第一半导体标记20剪切为三段，以得到第一段21、第二段22以及第三段23；
如图3(c)所示，将第一段21的裁剪边缘12和第三段23的裁剪边缘12相对接形成第二半导体标记30，即去除了第二段22。
在一些实施例中，如图6所示，半导体标记制作方法包括：
如图6(a)所示，形成一周向边缘经OPC修正后的第一半导体标记20；
如图6(b)所示，将第一半导体标记20剪切为三段，以得到第一段21、第二段22以及第三段23；
如图6(c)所示，将第一段21的裁剪边缘12和第三段23的裁剪边缘12相对接形成第二半导体标记30，即去除了第二段22。
需要说明的是，图3中的第一半导体标记20由图2的半导体标记制作方法获得，而图6中的第一半导体标记20由图5的半导体标记制作方法获得。
在一个实施例中，形成第一半导体标记20后，半导体标记制作方法还包括：将第一半导体标记20裁剪为第一段24和第二段25；将第一段24和第二段25相对且间隔设置，以形成第一填充区域1；在第一填充区域1内填充第一补偿图形段，以形成第三半导体标记40；其中，第一补偿图形段在填充之前经OPC修正，或第一补偿图形段在填充之后经OPC修正。即通过将第一半导体标记20由中间剪开，以此进行加长处理，从而得到一个比第一半导体标记20长的第三半导体标记40。
需要说明的是，第一补偿图形段是补充在第一段24和第二段25之间，因此在对其进行OPC修正时只是进行直边的修正，而不用进行拐角处修正，整个修正难度较低，因此修正的效率会相对较高。
在一些实施例中，如图4所示，半导体标记制作方法包括：
如图4(a)所示，形成一周向边缘经OPC修正后的第一半导体标记20；
如图4(b)所示，将第一半导体标记20剪切为两段，以得到第一段24和第二段25，且将第一段24的裁剪边缘12与第二段25的裁剪边缘12拉开后在二者之间形成了第一填充区域1；
如图4(c)所示，向第一填充区域1填充第一补偿图形段后得到了第三半导体标记40。
在一些实施例中，如图7所示，半导体标记制作方法包括：
如图7(a)所示，形成一周向边缘经OPC修正后的第一半导体标记20；
如图7(b)所示，将第一半导体标记20剪切为两段，以得到第一段24和第二段25，且将第一段24的裁剪边缘12与第二段25的裁剪边缘12拉开后在二者之间形成了第一填充区域1；
如图7(c)所示，向第一填充区域1填充第一补偿图形段后得到了第三半导体标记40。
需要说明的是，图4中的第一半导体标记20由图2的半导体标记制作方法获得，而图7中的第一半导体标记20由图5的半导体标记制作方法获得。
在一个实施例中，多个独立的对准段包括：第一对准段131，第一对准段131包括一个裁剪边缘12；第二对准段141，第二对准段141包括一个裁剪边缘12；将第一对准段131和第二对准段141相对且间隔设置，以形成第二填充区域2；在第二填充区域2内填充第二补偿图形段，以形成第四半导体标记50；其中，将图形10由中部剪开以获得第一对准段131和第二对准段141，第二补偿图形段在填充之前经OPC修正，或第二补偿图形段在填充之后经OPC修正。即通过将图形10由中间剪开，以此进行加长处理，从而得到一个比图形10长的第四半导体标记50。
在一些实施例中，如图8所示，半导体标记制作方法包括：
如图8(a)所示，提供一周向边缘经OPC修正后的图形10；
如图8(b)所示，将图形10剪切为两段，以得到第一对准段131和第二对准段141，且将第一对准段131的裁剪边缘12与第二对准段141的裁剪边缘12拉开后在二者之间形成了第二填充区域2；
如图8(c)所示，向第二填充区域2填充第二补偿图形段后得到了第四半导体标记50。
在一些实施例中，在图8的基础上，可以将图形10剪切为左右两段，然后依据上述制作方法得到一半导体标记。
在一个实施例中，多个独立的对准段包括：第一对准段16，第一对准段16包括两个裁剪边缘12；第二对准段17，第二对准段17包括两个裁剪边缘12；第三对准段18，第三对准段18包括两个裁剪边缘12；第四对准段19，第四对准段19包括两个裁剪边缘12；将第一对准段16、第二对准段17、第三对准段18以及第四对准段19相对接，以形成第五半导体标记60，第五半导体标记60的面积小于图形10的面积。
可选地，第一对准段16、第二对准段17、第三对准段18以及第四对准段19通过裁剪图形10的四个对角获得。即将图形10的中间部分进行去除，从而通过图形10的四个对角段拼接得到一个相对较小的第五半导体标记60。
在一些实施例中，如图9所示，半导体标记制作方法包括：
如图9(a)所示，提供一周向边缘经OPC修正后的图形10；
如图9(b)所示，剪切图形10的四个拐角段，以得到第一对准段16、第二对准段17、第三对准段18以及第四对准段19；
如图9(c)所示，将第一对准段16的一个裁剪边缘12与第二对准段17的一个裁剪边缘12相对接，第一对准段16的另一个裁剪边缘12与第三对准段18的一个裁剪边缘12相对接，第二对准段17的另一个裁剪边缘12与第四对准段19的一个裁剪边缘12相对接，第三对准段18的另一个裁剪边缘12与第四对准段19的另一个裁剪边缘12相对接，以形成第五半导体标记60。
可选地，将图形10沿相垂直的两个方向裁剪为四部分，然后分别进行二次裁剪以获得第一对准段16、第二对准段17、第三对准段18以及第四对准段19。即先将图形10裁剪为四部分，然后在将裁剪出来的四部分剪小以此得到相对较小的第一对准段16、第二对准段17、第三对准段18以及第四对准段19。
在一些实施例中，如图10所示，半导体标记制作方法包括：
如图10(a)所示，提供一周向边缘经OPC修正后的图形10；
如图10(b)所示，将图形10裁剪为四部分，以得到第一对准段161、第二对准段171、第三对准段181以及第四对准段191；
如图10(c)所示，对第一对准段161、第二对准段171、第三对准段181以及第四对准段191分别进行裁剪，得到第一对准段16、第二对准段17、第三对准段18以及第四对准段19；
如图10(d)所示，将第一对准段16的一个裁剪边缘12与第二对准段17的一个裁剪边缘12相对接，第一对准段16的另一个裁剪边缘12与第三对准段18的一个裁剪边缘12相对接，第二对准段17的另一个裁剪边缘12与第四对准段19的一个裁剪边缘12相对接，第三对准段18的另一个裁剪边缘12与第四对准段19的另一个裁剪边缘12相对接，以形成第五半导体标记60。
在一个实施例中，多个独立的对准段包括：第一对准段161，第一对准段161包括两个裁剪边缘12；第二对准段171，第二对准段171包括两个裁剪边缘12；第三对准段181，第三对准段181包括两个裁剪边缘12；第四对准段191，第四对准段191包括两个裁剪边缘12；将第一对准段161、第二对准段171、第三对准段181以及第四对准段191相对且间隔设置，以形成第三填充区域3；在第三填充区域3内填充第三补偿图形段，以形成第六半导体标记70；其中，将图形10沿相垂直的两个方向裁剪以获得第一对准段161、第二对准段171、第三对准段181以及第四对准段191，第三补偿图形段在填充之前经OPC修正，或第三补偿图形段在填充之后经OPC修正。即通过将图形10裁剪为四部分，并在其中间填充第三补偿图形，以此得到一个面积较大的第六半导体标记70。
在一些实施例中，如图11所示，半导体标记制作方法包括：
如图11(a)所示，提供一周向边缘经OPC修正后的图形10；
如图11(b)所示，将图形10裁剪为四部分，以得到第一对准段161、第二对准段171、第三对准段181以及第四对准段191，且将第一对准段161的一个裁剪边缘12与第二对准段171的一个裁剪边缘12相对且间隔设置，第一对准段161的另一个裁剪边缘12与第三对准段181的一个裁剪边缘12相对且间隔设置，第二对准段171的另一个裁剪边缘12与第四对准段191的一个裁剪边缘12相对且间隔设置，第三对准段181的另一个裁剪边缘12与第四对准段191的另一个裁剪边缘12相对且间隔设置，即在第一对准段161、第二对准段171、第三对准段181以及第四对准段191之间形成了第三填充区域3；
如图11(c)所示，向第三填充区域3填充第三补偿图形段后得到了第六半导体标记70。
需要说明的是，图2至图11中得到的半导体标记可以为叠对精准测量标识(overlay，OVL mark)。
在一个实施例中，多个独立的对准段包括：第一对准段101，第一对准段101包括两个裁剪边缘12，第一对准段101呈L形；第二对准段102，第二对准段102包括两个裁剪边缘12，第二对准段102呈直线形；第三对准段103，第三对准段103包括两个裁剪边缘 12，第三对准段103呈直线形；将第二对准段102与第一对准段101相对接，第三对准段103与第一对准段101相对接，以形成第七半导体标记80，即通过裁剪出一L形的第一对准段101后，在对接第二对准段102和第三对准段103时第一对准段101形成了一个对准标准，从而可以提高对接效率。
可选地，第二对准段102的长度等于第一对准段101的一个裁剪边缘12的长度，第三对准段103的长度等于第一对准段101的另一个裁剪边缘12的长度，即在形成第七半导体标记80后，第二对准段102和第三对准段103的部分相重叠。
在一些实施例中，如图12所示，半导体标记制作方法包括：
如图12(a)所示，提供一个或多个周向边缘经OPC修正后的图形10；
如图12(b)所示，在一个或多个图形10的四周裁剪出第一对准段101、第二对准段102以及第三对准段103；
如图12(c)所示，将第一对准段101的一个裁剪边缘12与第二对准段102的一个裁剪边缘12相对接，第一对准段101的另一个裁剪边缘12与第三对准段103的一个裁剪边缘12相对接，以形成第七半导体标记80，其中，第二对准段102和第三对准段103在第一对准段101的拐角处相重叠。
结合图13可以看出，如图13(a)所示，裁剪图形10的两侧侧部，从而形成了L形的第一对准段101。如图13(b)所示，裁剪图形10的第三个侧部，从而形成了直线形的第二对准段102。如图13(c)所述，裁剪图形10的第四个侧部，从而形成了直线形的第三对准段103。其中，第二对准段102的长度等于第一对准段101的一个裁剪边缘12的长度，第三对准段103的长度等于第一对准段101的另一个裁剪边缘12的长度。
需要说明的是，图13所示实施例中，第一对准段101、第二对准段102以及第三对准段103至少通过两个图形10裁剪获得。在一些实施例中，在裁剪出第一对准段101、第二对准段102以及第三对准段103后可以将其进行二次裁剪，即可以去掉中间段，或者可以将其由中部剪开，进行加长，此处不作限定可以根据实际需求进行调整。
可选地，第二对准段102的长度等于第一对准段101的一个裁剪边缘12的长度，第三对准段103的长度等于第一对准段101的另一个裁剪边缘12的长度减去第二对准段102的宽度，即在形成第七半导体标记80后，第二对准段102和第三对准段103的部分正好对接。
在一些实施例中，如图14所示，半导体标记制作方法包括：
如图14(a)所示，提供一个或多个周向边缘经OPC修正后的图形10；
如图14(b)所示，在一个或多个图形10的四周裁剪出第一对准段101、第二对准段102以及第三对准段103；
如图14(c)所示，将第一对准段101的一个裁剪边缘12与第二对准段102的一个裁剪边缘12相对接，第一对准段101的另一个裁剪边缘12与第三对准段103的一个裁剪边缘12相对接，以形成第七半导体标记80，其中，第二对准段102和第三对准段103在第一对准段101的拐角处正好对接，不存在重叠部分。
结合图15可以看出，如图15(a)所示，裁剪图形10的两侧侧部，从而形成了L形的第一对准段101。如图15(b)所示，裁剪图形10的第三个侧部，从而形成了直线形的第二对准段102。如图15(c)所述，裁剪图形10的第四个侧部，从而形成了直线形的第三对准段103。其中，第二对准段102的长度等于第一对准段101的一个裁剪边缘12的长度，第三对准段103的长度等于第一对准段101的另一个裁剪边缘12的长度。
需要说明的是，图15所示实施例中，第一对准段101、第二对准段102以及第三对准段103至少通过两个图形10裁剪获得。在一些实施例中，在裁剪出第一对准段101、第二对准段102以及第三对准段103后可以将其进行二次裁剪，即可以去掉中间段，或者可以将其由中部剪开，进行加长，此处不作限定可以根据实际需求进行调整。
在一个实施例中，第一对准段101和第二对准段102由同一个图形10上裁剪获得，第三对准段103由另一个图形10上裁剪获得，即由图形10上直接裁剪即可获得分别具有两个裁剪边缘12的第一对准段101、第二对准段102以及第三对准段103。
可选地，第一对准段101、第二对准段102以及第三对准段103均由同一个图形10上裁剪获得，在裁剪获得第一对准段101和第二对准段102之后，对剩余的图形10进行OPC修正，以裁剪获得第三对准段103。在由一个图形10上裁剪获得第一对准段101、第二对准段102以及第三对准段103时，则可以先裁剪获得第一对准段101和第二对准段102，继续裁剪时，则需要对裁剪后的图形10进行OPC修正，保证其某一个拐角经过OPC修正，从而使得裁剪获得的第三对准段103也仅包括两个裁剪边缘12。
可选地，第一对准段101、第二对准段102以及第三对准段103均由同一个图形10上裁剪获得，在裁剪获得第一对准段101和第二对准段102之后，裁剪剩余的图形10获得一裁剪段，对裁剪段进行OPC修正以获得第三对准段103。即在由一个图形10上裁剪获得第一对准段101、第二对准段102以及第三对准段103时，则可以先裁剪获得第一对准段101和第二对准段102，然后继续裁剪得到一个具有三个裁剪边缘12的裁剪段，并对其拐角进行OPC修正，从而得到仅包括两个裁剪边缘12的第三对准段103。
需要说明的是，对于由一个图形10上裁剪获得第一对准段101、第二对准段102以及第三对准段103的实施例，需要考虑具体半导体标记的长度，当然在某些情况下可以通过添加补偿图形段即可。
需要说明的是，图12至图15中得到的半导体标记可以为切割标识(Dicing mark)。
本公开的一个实施例还提供了一种半导体标记，包括根据上述的半导体标记制作方法获得的半导体标记。
本实施例中的半导体标记可以根据具有的尺寸要求依据上述半导体标记制作方法获得。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本公开的真正范围和精神由前面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (15)

  1. 一种半导体标记制作方法，包括：
    提供周向边缘经OPC修正后的图形；
    在所述图形上裁剪出多个独立的对准段；
    拼接多个所述对准段，以形成周向边缘经OPC修正的半导体标记。
  2. 根据权利要求1所述半导体标记制作方法，其中，所述对准段包括经OPC修正的原始边缘和未经OPC修正的裁剪边缘；
    其中，多个所述对准段的相应的所述裁剪边缘相拼接以形成所述半导体标记。
  3. 根据权利要求2所述半导体标记制作方法，其中，多个所述对准段包括：
    第一对准段，所述第一对准段包括一个所述裁剪边缘；
    第二对准段，所述第二对准段包括一个所述裁剪边缘，所述第一对准段与所述第二对准段相对接以形成第一半导体标记；
    其中，所述第一对准段和所述第二对准段通过裁剪所述图形相对的两侧获得。
  4. 根据权利要求3所述半导体标记制作方法，其中，形成所述第一半导体标记后，所述半导体标记制作方法还包括：
    将所述第一半导体标记依次裁剪为第一段、第二段以及第三段；
    对接所述第一段和所述第三段，以形成第二半导体标记。
  5. 根据权利要求3所述半导体标记制作方法，其中，形成所述第一半导体标记后，所述半导体标记制作方法还包括：
    将所述第一半导体标记裁剪为第一段和第二段；
    将所述第一段和所述第二段相对且间隔设置，以形成第一填充区域；
    在所述第一填充区域内填充第一补偿图形段，以形成第三半导体标记；
    其中，所述第一补偿图形段在填充之前经OPC修正，或所述第一补偿图形段在填充之后经OPC修正。
  6. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括一个所述裁剪边缘；
    第二对准段，所述第二对准段包括一个所述裁剪边缘；
    将所述第一对准段和所述第二对准段相对且间隔设置，以形成第二填充区域；
    在所述第二填充区域内填充第二补偿图形段，以形成第四半导体标记；
    其中，将所述图形由中部剪开以获得所述第一对准段和所述第二对准段，所述第二补偿图形段在填充之前经OPC修正，或所述第二补偿图形段在填充之后经OPC修正。
  7. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括两个所述裁剪边缘；
    第二对准段，所述第二对准段包括两个所述裁剪边缘；
    第三对准段，所述第三对准段包括两个所述裁剪边缘；
    第四对准段，所述第四对准段包括两个所述裁剪边缘；
    将所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段相对接，以形成第五半导体标记，所述第五半导体标记的面积小于所述图形的面积；
    其中，所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段通过裁剪所述图形的四个对角获得。
  8. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括两个所述裁剪边缘；
    第二对准段，所述第二对准段包括两个所述裁剪边缘；
    第三对准段，所述第三对准段包括两个所述裁剪边缘；
    第四对准段，所述第四对准段包括两个所述裁剪边缘；
    将所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段相对接，以形成第五半导体标记，所述第五半导体标记的面积小于所述图形的面积；
    其中，将所述图形沿相垂直的两个方向裁剪为四部分，然后分别进行二次裁剪以获得所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段。
  9. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括两个所述裁剪边缘；
    第二对准段，所述第二对准段包括两个所述裁剪边缘；
    第三对准段，所述第三对准段包括两个所述裁剪边缘；
    第四对准段，所述第四对准段包括两个所述裁剪边缘；
    将所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段相对且间隔设置，以形成第三填充区域；
    在所述第三填充区域内填充第三补偿图形段，以形成第六半导体标记；
    其中，将所述图形沿相垂直的两个方向裁剪以获得所述第一对准段、所述第二对准段、所述第三对准段以及所述第四对准段，所述第三补偿图形段在填充之前经OPC修正，或 所述第三补偿图形段在填充之后经OPC修正。
  10. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括两个所述裁剪边缘，所述第一对准段呈L形；
    第二对准段，所述第二对准段包括两个所述裁剪边缘，所述第二对准段呈直线形；
    第三对准段，所述第三对准段包括两个所述裁剪边缘，所述第三对准段呈直线形；
    将所述第二对准段与所述第一对准段相对接，所述第三对准段与所述第一对准段相对接，以形成第七半导体标记；
    其中，所述第二对准段的长度等于所述第一对准段的一个所述裁剪边缘的长度，所述第三对准段的长度等于所述第一对准段的另一个所述裁剪边缘的长度。
  11. 根据权利要求2所述半导体标记制作方法，其中，多个独立的对准段包括：
    第一对准段，所述第一对准段包括两个所述裁剪边缘，所述第一对准段呈L形；
    第二对准段，所述第二对准段包括两个所述裁剪边缘，所述第二对准段呈直线形；
    第三对准段，所述第三对准段包括两个所述裁剪边缘，所述第三对准段呈直线形；
    将所述第二对准段与所述第一对准段相对接，所述第三对准段与所述第一对准段相对接，以形成第七半导体标记；
    其中，所述第二对准段的长度等于所述第一对准段的一个所述裁剪边缘的长度，所述第三对准段的长度等于所述第一对准段的另一个所述裁剪边缘的长度减去所述第二对准段的宽度。
  12. 根据权利要求10或11所述半导体标记制作方法，其中，所述第一对准段和所述第二对准段由同一个所述图形上裁剪获得，所述第三对准段由另一个所述图形上裁剪获得。
  13. 根据权利要求10或11所述半导体标记制作方法，其中，所述第一对准段、所述第二对准段以及所述第三对准段均由同一个所述图形上裁剪获得，在裁剪获得所述第一对准段和所述第二对准段之后，对剩余的所述图形进行OPC修正，以裁剪获得所述第三对准段。
  14. 根据权利要求10或11所述半导体标记制作方法，其中，所述第一对准段、所述第二对准段以及所述第三对准段均由同一个所述图形上裁剪获得，在裁剪获得所述第一对准段和所述第二对准段之后，裁剪剩余的所述图形获得一裁剪段，对所述裁剪段进行OPC修正以获得所述第三对准段。
  15. 一种半导体标记，其中，包括根据权利要求1至14中任一项所述的半导体标记制作方法获得的半导体标记。
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